WO2022119354A1 - 혼색 발광 장치 - Google Patents

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semiconductor
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이정훈
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서울바이오시스주식회사
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Definitions

  • Embodiments of the present invention generally relate to a light emitting device, and more particularly, to a mixed color light emitting device having a spectrum of a plurality of bands.
  • Nitride semiconductors are mainly used as light emitting diodes or laser diodes that emit blue or green light, as well as light sources for display devices, traffic lights, lighting, or optical communication devices.
  • the nitride semiconductor may be used in a heterojunction bipolar transistor (HBT), a high electron mobility transistor (HEMT), and the like.
  • a light emitting diode using a nitride semiconductor has a heterojunction structure having a quantum well structure between an N-contact layer and a P-contact layer.
  • the light emitting diode emits light of a specific wavelength according to the composition of the well layer in the quantum well structure.
  • light emitting diodes are generally designed to emit light in a spectrum with a single peak, i.e. monochromatic light.
  • a light source for general lighting emits mixed light in which light of a plurality of wavelengths is mixed, it is difficult to implement the light source only with a monochromatic light emitting diode having a single peak. Accordingly, a plurality of light emitting diodes emitting different monochromatic lights are used together, or a plurality of phosphors for converting the wavelength of light emitted from the light emitting diodes are used to realize mixed color light.
  • An object of the present disclosure is to provide a light emitting device that emits mixed color light having a novel structure.
  • Another problem to be solved by the present disclosure is to provide a light emitting device emitting white light having a high color rendering index.
  • a light emitting device includes: a first semiconductor stacked structure configured to emit multicolor light; and a red light source configured to emit red light
  • the first semiconductor stacked structure includes: a first conductivity type nitride semiconductor layer; an active layer positioned on the first conductivity type nitride semiconductor layer; and a second conductivity-type nitride semiconductor layer disposed on the active layer, wherein the active layer has a multi-quantum well structure including a plurality of barrier layers and a plurality of well layers alternately stacked with each other, wherein the active layer includes multi-color light is configured to emit
  • the red light source may include a phosphor configured to convert a wavelength of light emitted from the first semiconductor stacked structure.
  • the light emitting device may further include a printed circuit board, and the first semiconductor laminate structure may be disposed on the printed circuit board.
  • the first semiconductor stack structure and the phosphor may be disposed together at each of a plurality of positions on the printed circuit board.
  • the red light source may include a second semiconductor stacked structure configured to emit red light.
  • the second semiconductor stacked structure may be disposed to be horizontally spaced apart from the first semiconductor stacked structure.
  • the light emitting device may further include a printed circuit board, and the first semiconductor stacked structure and the second semiconductor stacked structure may be disposed together at each of a plurality of positions on the printed circuit board.
  • the second semiconductor stacked structure may be coupled to the first semiconductor stacked structure by a bonding layer.
  • the light emitting device may further include a substrate disposed on the side of the first semiconductor stacked structure, wherein the multicolor light generated by the first semiconductor stacked structure and the red light generated from the second semiconductor stacked structure pass through the substrate. It may be configured to be emitted to the outside of the light emitting device.
  • the first semiconductor stacked structure and the second semiconductor stacked structure may be bonded by a bonding layer, and the bonding layer may include an insulating layer or a transparent electrode.
  • the light emitting device may include: a first bonding pad commonly electrically connected to the first semiconductor stacked structure and the second semiconductor stacked structure; and a second bonding pad and a third bonding pad electrically connected to the first semiconductor stacked structure and the second semiconductor stacked structure, respectively.
  • the second semiconductor stacked structure may include a first conductivity type semiconductor layer and a second conductivity type semiconductor layer
  • the first bonding pad may include a first conductivity type nitride semiconductor layer and the second conductivity type semiconductor layer of the first semiconductor stack structure.
  • the second bonding pad may be electrically connected to a second conductivity type nitride semiconductor layer of the first semiconductor stacked structure
  • the bonding pad may be electrically connected to the second conductivity type semiconductor layer of the second semiconductor stacked structure.
  • the light emitting device electrically connects the first to third bonding pads to the first conductivity type nitride semiconductor layer, the first conductivity type semiconductor layer, the second conductivity type nitride semiconductor layer, and the second conductivity type semiconductor layer. It may further include buried vias for connecting them.
  • the polychromatic light may include blue light and yellow light.
  • a first wafer is prepared by growing a first semiconductor stacked structure on a first substrate
  • a second wafer is prepared by growing a first semiconductor stacked structure on a second substrate and bonding the second wafer to the first wafer
  • the first semiconductor stacked structure includes: a first conductivity type nitride semiconductor layer; an active layer positioned on the first conductivity type nitride semiconductor layer; and a second conductivity-type nitride semiconductor layer disposed on the active layer, wherein the active layer has a multi-quantum well structure including a plurality of barrier layers and a plurality of well layers alternately stacked with each other, wherein the active layer includes multi-color light is configured to emit red light, and the second semiconductor stacked structure is configured to emit red light.
  • the method of manufacturing the light emitting device may further include removing the first substrate or the second substrate.
  • the method of manufacturing the light emitting device may further include forming bonding pads electrically connected to the first semiconductor stacked structure and the second semiconductor stacked structure, wherein the second semiconductor stacked structure includes a first conductivity type semiconductor layer and a second conductivity type semiconductor layer, wherein the bonding pads include first bonding pads commonly connected to the first nitride semiconductor layer of the first semiconductor stacked structure and the first conductivity type semiconductor layer of the second semiconductor stacked structure. ; a second bonding pad electrically connected to the second conductivity-type nitride semiconductor layer of the first semiconductor stacked structure; and a third bonding pad connected to the second conductivity-type semiconductor layer of the second semiconductor stacked structure.
  • the light emitting device manufacturing method includes buried vias for connecting the bonding pads to the first conductivity type nitride semiconductor layer, the first conductivity type semiconductor layer, the second conductivity type nitride semiconductor layer, and the second conductivity type semiconductor layer. It may further include forming.
  • the first wafer and the second wafer may be bonded by a bonding layer, and the bonding layer may include an insulating layer or a transparent electrode.
  • the polychromatic light may include blue light and yellow light.
  • FIG. 1 is a schematic cross-sectional view of a first semiconductor stacked structure in a light emitting device according to an exemplary embodiment.
  • FIG. 2A is a partially enlarged view of the first semiconductor stacked structure of FIG. 1 according to an exemplary embodiment.
  • FIG. 2B is a partially enlarged view of the first semiconductor stacked structure of FIG. 2 according to an exemplary embodiment.
  • FIG 3 is a schematic perspective view of an enlarged V-pit generation layer of a light emitting diode according to an embodiment.
  • FIG. 4 is a schematic cross-sectional view of a color mixture light emitting device according to an exemplary embodiment.
  • 5A is a schematic cross-sectional view of a multi-color light emitting device according to another embodiment.
  • 5B is a schematic cross-sectional view of a color mixture light emitting device according to another embodiment of the present disclosure.
  • FIG. 6 is a schematic cross-sectional view of a color mixture light emitting device according to another embodiment.
  • FIG. 7 is a schematic plan view of a color mixture light emitting device according to another embodiment.
  • FIG. 8 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • FIG. 9 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • FIG. 10 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • FIG. 11 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • FIG. 12 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • FIG. 13 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • FIG. 14 is a schematic plan view of a multi-color light emitting device according to an exemplary embodiment.
  • 15A is a schematic cross-sectional view taken along line A-A' of FIG. 14 ;
  • 15B is a schematic cross-sectional view taken along line B-B' of FIG. 14 ;
  • 16 is a schematic plan view of a color mixture light emitting device according to another embodiment.
  • 17A is a schematic cross-sectional view taken along line C-C' of FIG. 16 ;
  • 17B is a schematic cross-sectional view taken along line D-D' of FIG. 16 ;
  • 18A and 18B are schematic cross-sectional views of a multi-color light emitting device according to another embodiment.
  • 19A and 19B are schematic cross-sectional views of a multi-color light emitting device according to another embodiment.
  • 20 is a schematic plan view of a color mixture light emitting device according to another embodiment.
  • 21A is a schematic cross-sectional view taken along line E-E' of FIG. 20;
  • 21B is a schematic cross-sectional view taken along line F-F' of FIG. 20 .
  • FIG. 22 is a schematic circuit diagram of the multi-color light emitting device of FIG. 20 .
  • 23, 24, and 25 are schematic circuit diagrams of a multi-color light emitting device according to some embodiments.
  • an element such as a layer
  • the element is directly on, connected to, or connected to the other element or layer. may be joined, or intervening elements or layers may be present.
  • an element or layer is referred to as being “directly on,” directly connected to,” or directly coupled to” another element or layer, there are no intervening elements or layers present.
  • the term “connected” may refer to a physical, electrical and/or fluid connection, with or without intervening elements.
  • the D1-axis, D2-axis, and D3-axis are not limited to the three axes of a Cartesian coordinate system, such as the x, y, and z-axis, and may be interpreted in a broader sense.
  • the D1-axis, D2-axis, and D3-axis may be orthogonal to each other, or may represent different directions that are not orthogonal to each other.
  • “at least one of X, Y and Z” and “at least one selected from the group consisting of X, Y and Z” refer to only X, only Y, only Z or, such as XYZ, XYY, YZ and ZZ, as any combination of two or more of X, Y and Z.
  • the term “and/or” includes any and all combinations of one or more of the associated listed articles.
  • first, second, etc. may be used herein to describe various types of elements, these elements should not be limited by these terms. These terms are used to distinguish one element from another. Therefore, a first element discussed below may be termed a second element without departing from the teachings of the present disclosure.
  • the first semiconductor stacked structure may be provided as the light emitting diode chip 100 .
  • the light emitting diode chip 100 includes an n-type nitride semiconductor layer 27 , a V-pit generation layer 29 , an active layer 30 , a p-type AlGaN layer 31 , and a p-type nitride semiconductor layer. (33) may be included.
  • the light emitting diode chip 100 may also include a substrate 21 , a nuclear layer 23 , and a high temperature buffer layer 25 .
  • the substrate 21 may include a sapphire substrate, a SiC substrate, a Si substrate, a spinel substrate, or the like, and may be used to grow a gallium nitride-based semiconductor layer.
  • the substrate 21 may have a flat top surface.
  • the nuclear layer 23 may include (Al, Ga)N such as AlGaN or GaN, and may be formed on the substrate 21 at a low temperature of 400° C. to 600° C.
  • the composition of the nuclear layer 23 may be changed according to the substrate 21 .
  • the nucleus layer 23 may be formed of AlGaN
  • the substrate 21 is a sapphire substrate having a flat top surface
  • the nucleus layer 23 is formed of GaN.
  • the nuclear layer 23 may be formed, for example, to have a thickness of about 25 nm, but is not limited thereto.
  • the high-temperature buffer layer 25 may be grown at a relatively high temperature in order to mitigate the occurrence of defects such as dislocations between the substrate 21 and the n-type nitride semiconductor layer 27 .
  • the high temperature buffer layer 25 may be formed of undoped GaN or GaN doped with n-type impurities. While the high temperature buffer layer 25 is being formed, an actual dislocation may be generated due to a lattice mismatch between the substrate 21 and the high temperature buffer layer 25 .
  • the high temperature buffer layer 25 may be formed to a thickness of, for example, about 4.2um, but is not limited thereto.
  • the n-type nitride semiconductor layer 27 may be a nitride-based semiconductor layer doped with n-type impurities, for example, a GaN layer doped with Si. Si may be doped into the n-type nitride semiconductor layer 27 at a concentration of 5E17/cm 2 to 5E19/cm 2 .
  • the n-type nitride semiconductor layer 27 may be grown under a growth pressure of 150 Torr to 200 Torr at 1000° C. to 1200° C., for example, 1050° C. to 1100° C. by supplying a metal source gas into the chamber using MOCVD technology.
  • the n-type nitride semiconductor layer 27 may be continuously formed on the high-temperature buffer layer 25 , and an actual potential formed in the high-temperature buffer layer 25 may be transferred to the n-type nitride semiconductor layer 27 .
  • the n-type nitride semiconductor layer 27 may be formed to be relatively thinner than the high temperature buffer layer 25 .
  • the n-type nitride semiconductor layer 27 may have a thickness of about 2.5 ⁇ m, but is not limited thereto.
  • the V-pit generation layer 29 is disposed on the n-type nitride semiconductor layer 27 .
  • the V-pit generation layer 29 may be formed of, for example, a GaN layer.
  • the V-pit generation layer 29 may be grown at a relatively lower temperature than that of the n-type nitride semiconductor layer 27 , for example, about 900°C. In this way, V-pits are formed in the V-pit creation layer 29 .
  • V-pit generation layer 29 is grown at a relatively lower temperature than that of the n-type nitride semiconductor layer 27 , the crystal quality is artificially reduced and the three-dimensional growth is promoted to generate the V-pits 29v.
  • the V-pits 29v may have a hexagonal pyramid shape when the growth surface of the nitride semiconductor layer is the C-plane.
  • the V-pits 29v may be formed at the top of the actual potential.
  • the V-pit generation layer 29 may be formed to a thickness smaller than the thickness of the n-type nitride semiconductor layer 27 .
  • the V-pit generation layer 29 may have a thickness of about 450 to 600 nm.
  • the size of the V-pits 29v formed in the V-pit generation layer 29 may be controlled through the growth conditions and growth time of the V-pit generation layer 29 .
  • the maximum width of the entrance of the V-pits 29v formed in the V-pit generation layer 29 may generally exceed about 230 nm.
  • the thickness of the V-pit generation layer 29 may particularly affect the size of the V-pits 29v, and the size of the V-pits 29v plays a major role in generating multi-band spectral light. considered to be performed.
  • the term polychromatic light refers to a mixture of multiple bands of visible light.
  • the polychromatic light may be a mixture of blue light and yellow light.
  • the V-pit generation layer 29 is a single layer, it is not limited thereto. In some embodiments, the V-pit creation layer 29 may be formed in multiple layers.
  • the V-pit generation layer 29 may include at least two of GaN, AlGaN, InGaN, or AlGaInN layers.
  • the active layer 30 is disposed on the V-pit creation layer 29 .
  • the active layer 30 emits light by recombination of electrons and holes.
  • the active layer 30 may have a single quantum well structure or a multiple quantum well (MQW) structure in which a barrier layer 30b and a well layer 30w are alternately stacked.
  • MQW multiple quantum well
  • the active layer 30 may be in contact with the V-pit generation layer 29 , but the present disclosure is not limited thereto.
  • the active layer 30 may be formed along the V-pit 29v.
  • the thickness of the active layer 30 formed in the V-pit 29v is smaller than the thickness of the active layer 30 formed on the flat surface of the V-pit creation layer 29 .
  • the thickness of the active layer 30 in the V-pit 29v may vary depending on the depth of the V-pit 29v.
  • the thickness of the active layer 30 may be about 1/3 or less of the thickness of the active layer 30 formed on the flat surface of the V-pit generation layer 29 .
  • the thickness of the well layer 30w at an intermediate depth of the V-pit 29v may be less than or equal to about 1/3 of the thickness of the well layer 30w formed on the flat surface of the V-pit creation layer 29. have.
  • the well layer 30w may be formed of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1).
  • the composition ratio of In, Al, and Ga may be determined in consideration of required light.
  • the well layer 30w (hereinafter, "first well layer portion") formed on the flat surface of the V-pit generation layer 29 has a composition for emitting multi-band, long-wavelength-side spectrum light.
  • the well layer 30w (hereinafter, "second well layer portion”) formed in the V-pit 29v has a composition for emitting multi-band, short-wavelength-side spectrum light.
  • the first well layer portion may have a higher In composition ratio than the second well layer portion.
  • the first well layer portion may emit yellow light by adjusting the In composition ratio
  • the second well layer portion may emit green and/or green light and/or Blue light may be emitted.
  • the second well layer portion may be formed on each surface in the V-pit 29v to have the same composition, but is not limited thereto. In some embodiments, the second well layer portion may be formed of a different composition on each side of the V-pit. As described above, the light emitting diode according to an embodiment may implement light having at least two bands at a single chip level using the first well layer portion and the second well layer portion.
  • the barrier layer 30b may be formed of a nitride semiconductor layer such as GaN, InGaN, AlGaN, or AlInGaN having a wider bandgap than the well layer 30w.
  • the barrier layer 30b may be formed of InGaN having a lower In content than the well layer 30w.
  • a capping layer 30c may be interposed between the well layer 30w and the barrier layer 30b.
  • a capping layer 30c is formed on the well layer (eg, the lower well layer 30w in FIG. 2B ) as a barrier. It may be formed prior to depositing the layer 30b (eg, the top barrier layer 30b of FIG. 2B ).
  • the capping layer 30c may include Al, for example, may be formed of AlGaN or AlInGaN.
  • the Al composition contained in the capping layer 30c includes a first capping layer portion, that is, a portion of the capping layer disposed on the flat surface of the V-pit generating layer 29, and a second capping layer portion, that is, a V-pit 29v. ) formed in the capping layer may be different from each other.
  • the Al content in the first capping layer portion is greater than the Al content in the second capping layer portion.
  • the Al composition in the first capping layer portion may be 10 atomic % or more, further 12 atomic % or more, with respect to the total composition in the capping layer 30c
  • the Al composition in the second capping layer portion is the capping layer 30c It may be about 5 atomic % or more with respect to the total composition in the interior.
  • the remaining capping layers 30c may be formed to have a thickness substantially similar to or smaller than that of the adjacent well layer 30w.
  • the last capping layer 30c may be formed to be thicker than the well layer 30w adjacent thereto.
  • a p-type AlGaN layer 31 is deposited on the active layer 30 .
  • the p-type AlGaN layer 31 may also be formed in the V-pit 29v.
  • the Al composition ratio in the p-type AlGaN layer 31 is relatively lower than the Al composition ratio used in the electron block layer.
  • the Al composition ratio in the p-type AlGaN layer 31 may be smaller than the Al composition ratio in the capping layer 30c.
  • the p-type AlGaN layer 31 may be expressed by the general formula Al x Ga 1-x N, where x may be greater than 0 and less than 0.1.
  • the thickness of the p-type AlGaN layer 31 may be less than about 100 nm, and in a particular embodiment, about 70 nm.
  • the p-type nitride semiconductor layer 33 may be formed of a semiconductor layer doped with a p-type impurity such as Mg, for example, GaN.
  • the p-type nitride semiconductor layer 33 may be formed as a single layer or multiple layers, and may include a p-type contact layer. As shown in FIG. 1 , the p-type nitride semiconductor layer 33 may have a concave groove in the V-pit 29v. Since the V-pit 29v is not completely filled with the p-type nitride semiconductor layer 33, loss of light generated in the well layer 30w in the V-pit 29v can be prevented.
  • the light emitting diode chip 100 may be manufactured in various types such as a well-known vertical type, horizontal type, and flip chip type.
  • the light emitting diode chip 100 includes a first semiconductor stacked structure including an n-type nitride semiconductor layer 27 , an active layer 30 , and a p-type nitride semiconductor layer 33 .
  • the substrate 21 , the nucleus layer 23 , and the high temperature buffer layer 25 may be removed from the light emitting diode chip 100 .
  • the light emitting diode chip 100 according to the present embodiment may emit white light without a phosphor.
  • Table 1 compares the characteristics of white light generated in the light emitting diode package according to the present embodiment and the conventional light emitting diode package.
  • 'multicolor LED' refers to a light emitting diode package manufactured by mounting the light emitting diode chip 100 according to the present embodiment in a housing and molding the light emitting diode chip 100 with a transparent molding part
  • 'blue LED + phosphor' denotes a conventional light emitting diode package using a conventional blue light emitting diode and a phosphor.
  • the white light using the light emitting diode chip 100 according to the present embodiment has relatively low color rendering index (CRI) and lower color rendering index (CRI) compared to the conventional white light using a blue wavelength light emitting diode chip and a phosphor. It can be seen that there is a correlated color temperature.
  • FIG. 4 is a schematic cross-sectional view of a multi-color light emitting device 200a according to an exemplary embodiment.
  • the mixed color light emitting device 200a includes a light emitting diode chip 100 and a wavelength converter 55 , and may include a housing 51 and a molding part 57 .
  • the housing 51 has leads for electrical connection and may define a cavity.
  • the light emitting diode chip 100 may be mounted in the cavity of the housing 51 and electrically connected to leads.
  • the light emitting diode chip 100 may be generally formed as a horizontal light emitting diode chip, may be mounted on the housing 51 using a solder paste S, and may be electrically connected to leads by bonding wires.
  • the light emitting diode chip 100 may be formed of a vertical light emitting diode chip or a flip chip type light emitting diode chip. Since the light emitting diode chip 100 is similar to that described with reference to FIG. 1 , a redundant description thereof will be omitted.
  • the wavelength converter 55 may be disposed in the cavity of the housing 51 to cover the light emitting diode chip 100 .
  • the wavelength converter 55 converts the light emitted from the light emitting diode chip 100 into red light.
  • the wavelength converter 55 may include one or more types of phosphors. Color rendering can be improved by using the light emitting diode chip 100 and the wavelength converter 55 together.
  • the wavelength converter 55 may include, for example, a red-based phosphor.
  • the red-based phosphor include a Nitride, Sulfide, Fluoride, or Oxynitride-based phosphor, and specifically, CASN (CaAlSiN 3 :Eu 2+ ), (Ba,Sr,Ca) 2 Si 5 N 8 :Eu 2 + , (Ca,Sr)S 2 :Eu 2+ ), (Sr,Ca) 2 SiS 4 :Eu 2+ , or KSF (K 2 SiF 6 :Mn 4+ ), and the like.
  • the red phosphor may have a peak wavelength within a range of 580 to 700 nm. Also, the shape of the red phosphor may be varied.
  • the red-based phosphor may include quantum dots.
  • the quantum dots may comprise or consist of at least one semiconductor material.
  • Each quantum dot may comprise a core comprising a first semiconductor material, and may also comprise at least one shell comprising a second, different semiconductor material, said shell at least partially, preferably comprising, said core. can be completely covered.
  • the semiconductor materials include Group II-VI, III-V, IV-VI, I-III-VI, and II-IV-VI semiconductors as well as alloys or mixtures thereof, in particular CdSe, InAs, It may include or consist of ZnSe, InP, GaP, CdS, ZnS, HgTe, PbSe, PbS as well as three-star doped materials such as CuInS2 and alloys or mixtures thereof.
  • Quantum dots may be spherical or rod-shaped, and may have diameters between them, including 2 nm and 20 nm, for example, 9 ⁇ 12 nm for rod-shaped quantum dots.
  • the molding part 57 is formed in the cavity of the housing 51 to cover the wavelength converter 55 .
  • the molding part 57 is formed of a material transparent to visible light.
  • the molding part 57 may be formed of methyl-based silicone or phenyl-based silicone, and further, may be formed of phenyl-based silicone. Phenyl silicone has higher strength than methyl silicone.
  • this embodiment since the visible light emitted from the light emitting diode chip 100 is converted into red light by the wavelength converter 55, this reduces the yellowing shape, and thus phenyl-based silicon can be used.
  • the molding part 57 is formed to cover the wavelength converter 55 , but in some embodiments, the molding part 57 and the wavelength converter 55 may be integrally formed. More specifically, the wavelength converter 55 may include a molding part together with the phosphor. In this case, the molding part covering the wavelength converter may be omitted.
  • 5A is a schematic cross-sectional view of a multi-color light emitting device 200b according to another embodiment.
  • the mixed color light emitting device 200b may include a printed circuit board 71 , a plurality of light emitting diode chips 100 , and wavelength converters 55a .
  • the printed circuit board 71 has circuits for supplying power to the light emitting diode chips 100 .
  • the printed circuit board 71 may have a circuit formed in a multi-layered structure therein, and may have pads on its surface for connecting to the circuit.
  • Light emitting diode chips 100 are arranged on a printed circuit board 71 .
  • the light emitting diode chips 100 may be bonded to the pads of the printed circuit board 71 using a bonding material.
  • Each light emitting diode chip 100 is similar to that described above with reference to FIG. 1 , and thus a redundant description will be omitted.
  • 5A illustrates the flip-chip type light emitting diode chip 100, the present invention is not limited thereto.
  • the light emitting diode chips 100 may be connected in various ways, such as in series, parallel, or series-parallel using a circuit in the printed circuit board 71 , and may be driven individually or collectively.
  • the wavelength converters 55a respectively cover the light emitting diode chips 100 .
  • the wavelength converters 55a include a red-based phosphor as described with reference to FIG. 4 .
  • the wavelength converters 55a are illustrated and described as respectively covering the light emitting diode chips 100 in a dome shape, but in some embodiments, a single wavelength converter connects the plurality of light emitting diode chips 100 successively. may be covered with
  • the wavelength converters 55a may be formed by mounting the light emitting diode chips 100 on the printed circuit board 71 and then dotting each light emitting diode chip 100 .
  • 5B is a schematic cross-sectional view of a multi-color light emitting device according to another embodiment.
  • the mixed color light emitting device 200c is substantially similar to the mixed color light emitting device 200b described with reference to FIG. 5A , but the wavelength converters 55b are formed on the light emitting diode chips 100 , respectively. There is a difference in the limited arrangement.
  • the wavelength converters 55b may have a larger area than the light emitting diode chip 100 .
  • the wavelength converter 55b may be stacked on the light emitting diode chip 100, and after the wavelength converter 55b is stacked, the light emitting diode chip 100 is mounted on the printed circuit board 71 together with the wavelength converter 55b. can be mounted on
  • FIG. 6 is a schematic cross-sectional view of a multi-color light emitting device 300a according to another embodiment.
  • the mixed color light emitting device 300a includes a first light emitting diode chip 100 having a first semiconductor stacked structure and a second light emitting diode chip 200 having a second semiconductor stacked structure.
  • the mixed color light emitting device 300a may also include a housing 81 and a molding part 57a.
  • the first semiconductor stacked structure emits polychromatic light. Since the first light emitting diode chip 100 is substantially the same as that described with reference to FIG. 1 , a redundant description thereof will be omitted.
  • the second light emitting diode chip 200 is a red light emitting diode chip emitting red light.
  • the second semiconductor stacked structure includes a p-type semiconductor layer, an active layer and an n-type semiconductor layer, wherein these semiconductor layers include a semiconductor material capable of emitting red light.
  • the second semiconductor stacked structure may include, for example, aluminum gallium arsenide (AlGaAs), gallium arsenide phosphide (GaAsP), aluminum gallium indium phosphide (AlGaInP), and gallium phosphide (GaP), but is not limited thereto.
  • the second light emitting diode chip 200 may also include a substrate.
  • the second light emitting diode chip 200 may emit red light within a range of, for example, 580 nm to 700 nm.
  • the first and second light emitting diode chips 100 and 200 may be of a horizontal type, a vertical type, or a flip chip type, and may have the same structure or different structures. Also, the first and second light emitting diode chips 100 and 200 may have the same height, but are not limited thereto, and may have different heights.
  • first and second light emitting diode chips 100 and 200 may be spaced apart from each other in the cavity of the housing 81 and may be covered with the molding part 57a.
  • the molding part 57a may be formed of a transparent material that transmits visible light.
  • the first and second light emitting diode chips 100 and 200 may be connected in series or parallel, and may be driven together or separately.
  • the first light emitting diode chip 100 for emitting multi-color light and the second light emitting diode chip 200 for emitting red light are mounted together, so that the mixed color light emitting device 300a has improved color rendering (CRI).
  • CRI color rendering
  • FIG. 7 is a schematic plan view of a multi-color light emitting device 300b according to another exemplary embodiment.
  • the mixed color light emitting device 300b includes a printed circuit board 91 , a plurality of first light emitting diode chips 100 , and a plurality of second light emitting diode chips 200 , and includes a unit module. configurable.
  • the printed circuit board 91 has circuits for supplying power to the first and second light emitting diode chips 100 and 200 .
  • the printed circuit board 91 may have a circuit formed in a multilayer structure therein, and may have pads on its surface for connecting to the circuit.
  • the first and second light emitting diode chips 100 and 200 are arranged on the printed circuit board 91 .
  • the first light emitting diode chip 100 and the second light emitting diode chip 200 may be arranged to be adjacent to each other.
  • the first and second light emitting diode chips 100 and 200 may be covered with a transparent molding that transmits visible light.
  • the mixed color light emitting device 300b may function as a surface light source.
  • the first and second light emitting diode chips 100 and 200 may be arranged in a matrix, but is not limited thereto, and may be arranged in a line to function as a bar-type light source. have.
  • FIG. 8 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • the mixed color light emitting device includes a first light emitting part WL, a second light emitting part RL, and an insulating layer 50 .
  • the first light emitting part WL may include a first semiconductor stacked structure 120 , and may further include a first transparent electrode 129 .
  • the second light emitting part RL may include the second semiconductor stacked structure 130 , and may further include a second transparent electrode 139 .
  • the first semiconductor stacked structure 120 is substantially similar to the first semiconductor stacked structure described with reference to FIG. 1 .
  • the first semiconductor stacked structure 120 may include a first conductivity-type semiconductor layer 123 , an active layer 125 , and a second conductivity-type semiconductor layer 127 , and further, V - It may further include a pit generation layer and a p-type AlGaN layer.
  • the first conductivity type semiconductor layer 123, the V-pit generation layer, the active layer 125, the p-type AlGaN layer, and the second conductivity type semiconductor layer 127 are the n-type nitride semiconductor layers ( 27), the V-pit generation layer 29, the active layer 30, the p-type AlGaN layer 31, and the p-type nitride semiconductor layer 33 are substantially the same, and thus repeated description is omitted.
  • the second semiconductor stacked structure 130 may include a first conductivity type semiconductor layer 133 , an active layer 135 , and a second conductivity type semiconductor layer 137 .
  • the second semiconductor stacked structure 130 is substantially the same as the second semiconductor stacked structure of the second light emitting diode chip 200 described with reference to FIG. 6 .
  • the first conductivity type semiconductor layer 133 , the active layer 135 , and the second conductivity type semiconductor layer 137 are the n-type semiconductor layer and the active layer of the second light emitting diode chip 200 described with reference to FIG. 6 , respectively. Since it is substantially the same as , and the p-type semiconductor layer, a redundant description of , is omitted.
  • the first transparent electrode 129 may contact the second conductivity-type semiconductor layer 127 of the first semiconductor stacked structure 120 .
  • the first transparent electrode 129 may be formed using a transparent conductive oxide (TCO) or a metal layer. Examples of the transparent conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, IZO, and the like.
  • TCO transparent conductive oxide
  • the first transparent electrode 129 transmits light generated in the first semiconductor stacked structure 120 or the second semiconductor stacked structure 130 .
  • the second transparent electrode 139 may contact the second conductivity-type semiconductor layer 137 of the second semiconductor stacked structure 130 .
  • the second transparent electrode 139 may be formed using a transparent conductive oxide (TCO) or a metal layer. Examples of the transparent conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, IZO, and the like.
  • TCO transparent conductive oxide
  • the second transparent electrode 139 transmits light generated in the first semiconductor stacked structure 120 or the second semiconductor stacked structure 130 .
  • the insulating layer 150 is disposed between the first light emitting part WL and the second light emitting part RL.
  • the insulating layer 150 may couple the first light emitting part WL and the second light emitting part RL.
  • the insulating layer 150 may be interposed between the first transparent electrode 129 and the second transparent electrode 139 .
  • the insulating layer 150 may be formed of a transparent organic material layer or a transparent inorganic material layer.
  • the organic layer include SU8, poly(methylmethacrylate) (PMMA), polyimide, parylene, and benzocyclobutene (BCB).
  • the inorganic layer may be, for example, Al 2 O 3 , SiO 2 , or SiNx.
  • the insulating layer 150 may be formed of spin-on-glass (SOG).
  • the mixed color light emitting device may further include a first substrate 121 .
  • the first substrate 121 may be disposed on the side of the first light emitting part WL.
  • the first substrate 121 may be a substrate that may be used to grow the first semiconductor stacked structure 120 , for example, a sapphire substrate, a SiC substrate, or a GaN substrate.
  • the first substrate 121 may be a flat sapphire substrate, but may also be a patterned sapphire substrate.
  • the nuclear layer and the high-temperature buffer layer described above with reference to FIG. 1 may be formed on the substrate 121 .
  • Light generated from the first light emitting part WL and the second light emitting part RL may be emitted to the outside through the first substrate 121 .
  • the first substrate 121 may be a transparent substrate that transmits the light generated by the first light emitting part WL and the second light emitting part RL.
  • the mixed color light emitting device may further include a second substrate 131 .
  • the second substrate 131 may be disposed on the side of the second light emitting part RL.
  • the second substrate 131 may be a substrate that can be used to grow the second semiconductor stacked structure 130 , for example, a Si substrate, a GaAs substrate, or a GaP substrate.
  • Light generated from the first light emitting part WL and the second light emitting part RL may be emitted in a direction away from the second substrate 131 , and thus the second substrate 131 may be an opaque substrate.
  • the mixed color light emitting device includes, for example, first conductivity type semiconductor layers 123 and 133 , active layers 125 and 135 , and second conductivity type semiconductor layers on the first substrate 121 and the second substrate 131 , respectively.
  • the first transparent electrode 129 ) and the second transparent electrode 139 may be formed by bonding using the insulating layer 150 to face each other.
  • the light emitting device of FIG. 9 may be manufactured by separating the second substrate 131
  • the light emitting device of FIG. 10 may be manufactured by separating the first substrate 121 . Both the first substrate 121 and the second substrate 131 may be removed, and another substrate may be attached to the first light emitting part WL or the second light emitting part RL.
  • the first semiconductor stacked structure 120 or the second semiconductor stacked structure 130 may be patterned, and/or additional Electrode pads may be formed on the first transparent electrode 129 or the second transparent electrode 139 .
  • FIG. 11 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • the mixed color light emitting device is substantially similar to the light emitting device of FIG. 10 , but the insulating layer 150 combines the first transparent electrode 129 and the first conductivity type semiconductor layer 133 . There is a difference in doing The active layer 135 is disposed on the first conductivity-type semiconductor layer 133 , and the second conductivity-type semiconductor layer 137 is disposed on the active layer 135 . The second transparent electrode 139 may be positioned on the second conductivity-type semiconductor layer 137 .
  • light generated in the second semiconductor stacked structure 130 may be emitted through the first substrate 121 , and in this case, the light does not need to travel through the second transparent electrode 139 .
  • a reflective metal layer may be disposed on the second conductivity-type semiconductor layer 137 instead of or in addition to the second transparent electrode 139 .
  • the second semiconductor stacked structure 130 and the second transparent electrode 139 grown on the second substrate 131 are transferred to a temporary substrate, and the second substrate ( It may be manufactured by first separating the 131 , and then combining the second semiconductor stacked structure 130 and the first semiconductor stacked structure 120 .
  • the temporary substrate may be separated after the second semiconductor stacked structure 130 and the first semiconductor stacked structure 120 are combined, and thus, the light emitting device has a second transparent electrode spaced apart from the second insulating layer 150 ( 139) can have.
  • the light emitting device is described as exemplified in which the second substrate 131 is removed and includes the first substrate.
  • the second substrate 131 may be held in the light emitting device and the first substrate 121 may be removed through a process similar to that described with reference to FIG. 12 .
  • the second transparent electrode 139 will be transparent to light generated in the first semiconductor stacked structure 120 or the second semiconductor stacked structure 130 .
  • FIG. 12 the illustrated embodiment of FIG.
  • the first transparent A reflective metal layer may be disposed on the second conductivity-type semiconductor layer 127 instead of the electrode 129 or in addition to the first transparent electrode 129 .
  • FIG. 13 is a schematic cross-sectional view of a basic structure of a color mixture light emitting device according to another embodiment.
  • the mixed color light emitting device is substantially similar to the light emitting device described with reference to FIG. 8 , but the first light emitting part is formed by the transparent electrode 159 instead of the insulating layer 150 shown in FIG. 8 . There is a difference in that the WL and the second light emitting part RL are combined.
  • the transparent electrode 159 of FIG. 13 may be formed by directly bonding the first transparent electrode 129 and the second transparent electrode 139 of FIG. 9 .
  • the transparent electrode 159 is electrically connected to the second conductivity type semiconductor layers 127 and 137 in common, and thus, the second conductivity type semiconductor layer 127 and the second semiconductor layer 127 of the first semiconductor stacked structure 120 .
  • the second conductivity-type semiconductor layers 137 of the stacked structure 130 are electrically connected to each other.
  • the first substrate 121 may be disposed on the first conductivity-type semiconductor layer 123 side, and the second substrate 131 may be disposed on the first conductivity-type semiconductor layer 133 side. may be
  • the stacked structure of the mixed color light emitting device in which the first light emitting part WL and the second light emitting part RL are coupled by the insulating layer 150 or the transparent electrode layer 159 has been described according to the embodiments.
  • the stacked structure of the multi-color light emitting device is not limited thereto, and other various configurations are also possible. Meanwhile, electrodes may be disposed to supply external power to the first light emitting unit WL and the second light emitting unit RL.
  • the mixed color light emitting devices of various structures in which electrodes are formed will be described in detail.
  • FIG. 14 is a schematic plan view of a multi-color light emitting device 1000a according to an embodiment
  • FIG. 15A is a schematic cross-sectional view taken along the cut line A-A' of FIG. 14
  • FIG. 15B is a cross-sectional view taken along the line B-B' of FIG. 14 . It is a schematic cross-sectional view taken along
  • the bonding pads 167a , 167b , 167c are shown and described as being disposed above the multi-color light emitting device. However, in some embodiments, the multi-color light emitting device may be flip-bonded on a circuit board or lead frame, in which case bonding pads 167a , 167b , and 167c are disposed below the device.
  • the mixed color light emitting device 1000a includes a first semiconductor stacked structure 120 , a second semiconductor stacked structure 130 , a first transparent electrode 129 , and a second transparent electrode. 139 , lower p electrode pad 147 , upper p electrode pad 157 , insulating layer 150 , planarization layer 161 , sidewall insulating layer 163 , buried vias 165a , 165b , 165c , 165d ), and first to third bonding pads 167a, 167b, and 167c.
  • the multi-color light emitting device 1000a includes through holes H1 and H2 penetrating the second semiconductor laminate structure 130 , a through hole H3 partially penetrating the second semiconductor laminate structure 130 , and the second semiconductor laminate structure 130 . 2 It may include a through hole H4 formed on the semiconductor stacked structure 130 .
  • the basic layer structure of the first light emitting part WL and the second light emitting part RL is similar to that described with reference to FIG. 11 , but the first transparent electrode 129 and the second transparent electrode ( A lower p-electrode pad 147 and an upper p-electrode pad 157 may be added on the 139 , respectively.
  • first and second semiconductor stack structures 120 and 130 are vertically stacked.
  • the first semiconductor stacked structure 120 is disposed on the substrate 121
  • the second semiconductor stacked structure 130 is coupled to the first semiconductor stacked structure 120 .
  • a lower p-electrode pad 147 may be formed on the first transparent electrode 129 .
  • the lower p-electrode pad 147 may be formed using, for example, a lift-off technique.
  • the lower p-electrode pad 147 may be formed of a metal layer.
  • the lower p-electrode pad 147 may be formed of, for example, Cr/Au/Ti, but is not limited thereto. In some embodiments, the lower p-electrode pad 147 may be omitted.
  • the second semiconductor stacked structure 130 is formed by the insulating layer 150 using the TBDB (themporary bonding debonding) technology to form the first semiconductor stacked structure. may be bonded to 120 .
  • the second transparent electrode 139 may be formed before or after bonding the second semiconductor stacked structure 130 to the first semiconductor stacked structure 120 .
  • the upper p-electrode pad 157 may be partially formed on the second transparent electrode 139 .
  • the upper p-electrode pad 157 may be formed of a metal layer, and the material thereof is not particularly limited.
  • the upper p-electrode pad 157 may be formed of the same material as the lower p-electrode pad 147 , but is not limited thereto.
  • the upper p-electrode pad 157 may be disposed not to overlap the lower p-electrode pad 147 .
  • the planarization layer 161 may cover the second transparent electrode 139 and the upper p-electrode pad 157 .
  • the planarization layer 161 may have a flat top surface.
  • the planarization layer 161 is disposed on the upper region of the second conductivity type semiconductor layer 137 .
  • a side surface of the planarization layer 161 may be parallel to the second conductivity type semiconductor layer 137 , but is not limited thereto.
  • the side surface of the planarization layer 161 may be recessed inward from the edge of the second semiconductor stacked structure 130 .
  • a side surface of the planarization layer 161 may be parallel to a side surface of the second transparent electrode 139 .
  • the planarization layer 161 may be patterned by a photolithography process and an etching process, and in this case, the second transparent electrode 139 may also be patterned. Accordingly, the second conductivity type semiconductor layer 137 may be exposed around the planarization layer 161 .
  • the planarization layer 161 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film.
  • the through holes H1 , H2 , H3 , and H4 may be formed to provide an electrical path to the first light emitting part WL and the second light emitting part RL.
  • the through holes H1, H2, H3, and H4 are spaced apart from each other. Since the through holes H1, H2, H3, and H4 have different depths, they may be formed using different processes.
  • the through hole H1 includes the planarization layer 161 , the second transparent electrode 139 , the second semiconductor stacked structure 130 , the insulating layer 150 , the first transparent electrode 129 , and the second conductivity type semiconductor layer ( 127 ) and the active layer 125 , and the first conductivity-type semiconductor layer 123 may be exposed.
  • the through hole H2 may penetrate the planarization layer 161 , the second transparent electrode 139 , the second semiconductor stacked structure 130 , and the insulating layer 150 to expose the lower p-electrode pad 147 .
  • the through hole H3 penetrates the planarization layer 161 , the second transparent electrode 139 , the second conductivity type semiconductor layer 137 , and the active layer 135 to expose the first conductivity type semiconductor layer 123 .
  • the through hole H4 may penetrate the planarization layer 161 to expose the upper p-electrode pad 157 .
  • the sidewall insulating layer 163 covers sidewalls of the through holes H1 , H2 , H3 , and H4 , and has openings exposing bottoms of the through holes.
  • the sidewall insulating layer 163 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like.
  • a sidewall insulating layer 163 may be formed to cover the planarization layer 161 and the inside of the through holes H1 , H2 , H3 , and H4 . .
  • the sidewall insulating layer formed at the bottom of the through-holes may be removed through blanket etching, so that, for example, openings exposing the bottom surface may be formed.
  • the buried vias 165a , 165b , 165c , and 165d may fill the through holes H1 , H2 , H3 , and H4 , respectively.
  • the buried vias 165a , 165b , and 165c are insulated from the inner walls of the through holes H1 , H2 , and H3 by the sidewall laminated layer 163 , and thus an electrical short circuit is prevented.
  • the buried via 165a is electrically connected to the first conductivity-type semiconductor layer 123 of the first semiconductor stacked structure 120 .
  • the buried via 165b is electrically connected to the lower p-electrode pad 147 , and is to be electrically connected to the second conductivity-type semiconductor layer 127 through the lower p-electrode pad 147 and the first transparent electrode 129 .
  • the buried via 165c may be electrically connected to the first conductivity type semiconductor layer 133 of the second semiconductor stacked structure 130
  • the buried via 165d may be electrically connected to the upper p-electrode pad 157 . .
  • the buried vias 165a , 165b , 165c , and 165d may be formed using a chemical mechanical polishing technique. For example, a seed layer is formed and the through-holes H1, H2, H3, and H4 are filled with a conductive material such as Cu using a plating technique, and then a metal layer on the planarization layer 161 using a chemical mechanical polishing technique.
  • the buried vias 165a , 165b , 165c , and 165d may be formed by removing them.
  • the buried vias 165a, 165b, and 165c may have a relatively wider width at the inlet of the through-holes H1, H2, and H3 than the bottom surface, and thus, Electrical connections can be strengthened.
  • the buried via 165d may have a pillar shape in which the top and bottom surfaces have substantially the same size.
  • the buried vias 165a , 165b , 165c , and 165d may be formed together through the same process. Accordingly, top surfaces of the buried vias 165a , 165b , 165c , and 165d may be substantially parallel to the planarization layer 161 .
  • Bonding pads 167a , 167b , and 167c may be disposed on respective regions of the planarization layer 161 .
  • the first bonding pad 167a may be electrically connected to the buried via 165a and may extend laterally to be electrically connected to the buried via 165c. Accordingly, the first conductivity-type semiconductor layer 123 of the first semiconductor stacked structure 120 and the first conductivity-type semiconductor layer 133 of the second semiconductor stacked structure 130 may be electrically connected in common.
  • the first bonding pad 167a may cover the buried vias 165a and 165c as shown in FIG. 14 .
  • the second bonding pad 167b is electrically connected to the buried via 165b.
  • the second bonding pad 167b may cover the buried via 165b.
  • the third bonding pad 167c is electrically connected to the buried via 165d.
  • the third bonding pad 167c may cover the buried via 165d.
  • each of the first to third bonding pads 167a , 167b , and 167c is disposed on the planarization layer 161 .
  • the first to third bonding pads 167a , 167b , and 167c may be formed together in the same process, and thus, their upper surfaces may be disposed on the same surface.
  • the first to third bonding pads 167a, 167b, and 167c are attached to the pads on the circuit board by a bonding material such as solder paste. can be bonded.
  • bumps may be additionally formed on the first to third bonding pads 167a, 167b, and 167c, and the mixed color light emitting device 1000a is bonded to the circuit board using the bumps. You may.
  • the multi-color light emitting device 1000a may emit multicolor light using the first semiconductor stacked structure 120 and may emit red light using the second semiconductor stacked structure 130 .
  • Polychromatic light has a shorter wavelength than red light.
  • the polychromatic light may be a mixture of blue light and yellow light.
  • the mixed color light emitting device 1000a may realize mixed color light, for example, white light, by combining the multicolor light and the red light, and thus color rendering may be improved.
  • the first bonding pad is electrically connected to the first conductivity type semiconductor layer 123 of the first semiconductor stacked structure 120 and the first conductivity type semiconductor layer 133 of the second semiconductor stacked structure 130 in common.
  • the first conductivity-type semiconductor layers 123 and 133 may be electrically connected to one 167a. Accordingly, the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 may be independently driven using the three bonding pads 167a , 167b and 167c .
  • the buried vias 165a and 165b electrically connected to the first conductivity type semiconductor layer 123 and the second conductivity type semiconductor layer 127 of the first semiconductor stacked structure 120 are formed in the mixed color light emitting device 1000a.
  • the buried vias 165c and 165d electrically connected to the first conductivity-type semiconductor layer 133 and the second conductivity-type semiconductor layer 137 of the second semiconductor stacked structure 130 are formed in the mixed color light emitting device 1000a. placed diagonally within the The first semiconductor by disposing the buried vias 165a and 165b connected to the first semiconductor stacked structure 120 and the buried vias 165c and 165d electrically connected to the second semiconductor stacked structure 130 in a diagonal direction It may help to distribute current in the stacked structure 120 and the second semiconductor stacked structure 130 , and thus, light emitting efficiency may be increased.
  • the first conductivity type semiconductor layer 123 of the first semiconductor stacked structure 120 and the first conductivity type semiconductor layer 133 of the second semiconductor stacked structure 130 are electrically connected in common. described, but is not limited thereto.
  • the second conductivity type semiconductor layer 127 of the first semiconductor stacked structure 120 and the second conductivity type semiconductor layer 137 of the second semiconductor stacked structure 130 are common. can be electrically connected to.
  • the first bonding pad 167a is divided to be disposed on the buried vias 165a and 165c, respectively, and the second bonding pad 167b and the third bonding pad 167c are connected to each other, and thus, The second conductivity type semiconductor layer 127 of the first semiconductor stack structure 120 and the second conductivity type semiconductor layer 137 of the second semiconductor stack structure 130 may be electrically connected in common.
  • the second conductivity type semiconductor layer 127 of the first semiconductor stacked structure 120 and the second conductivity type semiconductor layer 137 of the second semiconductor stacked structure 130 are attached to one bonding pad. It can also be electrically connected. In this case, the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 may be simultaneously driven using two bonding pads.
  • FIG. 16 is a schematic plan view of a multi-color light emitting device 1000b according to still another embodiment
  • FIG. 17A is a schematic cross-sectional view taken along the cut line C-C' of FIG. 16
  • FIG. 17B is a line D-D of FIG. 16 . It is a schematic cross-sectional view taken along '.
  • the mixed color light emitting device 1000b according to the present embodiment is substantially similar to the mixed color light emitting device 1000a described with reference to FIGS. 14, 15A, and 15B, but One difference is that the semiconductor stack structure 120 is patterned and further includes a lower n-electrode pad 147a.
  • the first transparent electrode 129 , the second conductivity-type semiconductor layer 127 , and the active layer 125 of the first semiconductor stacked structure 120 are patterned to expose the first conductivity-type semiconductor layer 123 . do.
  • the lower n-electrode pad 147a may be formed on the exposed first conductivity-type semiconductor layer 123 .
  • the lower n-electrode pad 147a may be formed of a material layer in ohmic contact with the first conductivity-type semiconductor layer 123 , for example, Cr/Au/Ti.
  • the lower p-electrode pad 147b may be disposed on the first transparent electrode 129 .
  • a top surface height of the lower p-electrode pad 147b may be substantially similar to a top surface height of the lower n-electrode pad 147a.
  • the through hole H1 may expose the lower n-electrode pad 147a instead of exposing the first conductivity-type semiconductor layer 123 . Since the height of the upper surface of the lower n-electrode pad 147a is substantially similar to the height of the upper surface of the lower p-electrode pad 147b, the through-holes H1 and H2 may be formed together through the same process.
  • the patterning of the first semiconductor stacked structure 120 may be performed before bonding the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 using the insulating layer 150 .
  • the insulating layer 150 may cover the exposed first conductivity-type semiconductor layer 123 , and together with the upper surface of the first transparent electrode 129 , the first transparent electrode 129 and the second conductivity-type semiconductor layer The side surfaces of the 127 and the active layer 125 may be covered.
  • the first semiconductor stacked structure 120 is patterned, but in some embodiments, the second semiconductor stacked structure 130 is also patterned to expose the first conductivity-type semiconductor layer 133 .
  • an upper n-electrode pad may be formed on the exposed first conductivity-type semiconductor layer 133 .
  • the upper p-electrode pad 157b may be disposed on the second transparent electrode 139 .
  • the top surface height of the upper p-electrode pad 157b and the top surface height of the upper n-electrode pad formed on the first conductivity-type semiconductor layer 133 may be formed to be substantially similar, and thus the through-holes H3, H4) may be formed together in the same process.
  • 18A and 18B are schematic cross-sectional views of a multi-color light emitting device 1000c according to another exemplary embodiment.
  • the mixed color light emitting device 1000c is substantially similar to the mixed color light emitting device 1000a described with reference to FIGS. 14, 15A, and 15B, but a second transparent electrode ( 139 is disposed on the surface of the insulating layer 150 , and the first conductivity-type semiconductor layer 133 is spaced apart from the insulating layer 150 .
  • the stacking order of the first semiconductor stacked structure 120 , the second semiconductor stacked structure 130 , the first transparent electrode 129 , and the second transparent electrode 139 disposed on the first substrate 121 is illustrated in FIG. It is similar to the light emitting device described with reference to 9, and thus, redundant description is omitted.
  • the planarization layer 161 covers the first conductivity type semiconductor layer 133 .
  • the planarization layer 161 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film. As described above with reference to FIGS. 14, 15A, and 15B , in some embodiments, the planarization layer 161 may be recessed to expose an edge of the first conductivity-type semiconductor layer 133 . .
  • the through hole H1 may expose the first conductivity type semiconductor layer 123 .
  • the first semiconductor stacked structure 120 may be patterned and the lower n-electrode pad may be formed on the exposed first conductivity-type semiconductor layer 123 , and a through hole may be formed. (H1) may expose the lower n-electrode pad.
  • the through hole H2 may expose the first transparent electrode 129 .
  • a lower p-electrode pad may be disposed on the first transparent electrode 129 , and the through hole H2 is formed to expose the lower p-electrode pad. may be
  • the through hole H3 may expose the first conductivity type semiconductor layer 133 .
  • an upper n-electrode pad may be added on the first conductivity-type semiconductor layer 133 , and the through hole H3 may expose the upper n-electrode pad.
  • the through hole H4 may penetrate the planarization layer 161 and the second semiconductor stacked structure 130 , and may expose the second transparent electrode 139 .
  • the sidewall insulating layer 163 may cover inner walls of the through holes H1 , H2 , H3 , and H4 , and expose the bottom surface. Also, as described above, buried vias 165a , 165b , 165c , and 165d are respectively formed in the through holes H1 , H2 , H3 , and H4 , and the bonding pads 167a , 167b , 167c are buried vias. It may be disposed on the planarization layer 161 to cover the areas 165a, 165b, 165c, and 1 65d.
  • the first bonding pad 167a electrically connects the buried vias 165a and 165c , and thus, the first bonding pad 167a of the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 .
  • the conductive semiconductor layers 123 and 133 are electrically connected in common.
  • the second bonding pad 167b may be electrically connected to the second conductivity-type semiconductor layer 127 through the buried via 165b and the first transparent electrode 129
  • the third bonding pad 167c is buried It may be electrically connected to the second conductivity-type semiconductor layer 137 through the via 165d and the second transparent electrode 139 .
  • the second conductivity-type semiconductor layers 127 and 137 of the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 are electrically connected in common, and the first conductivity-type semiconductor layer is The ones 123 and 133 may be electrically separated from each other.
  • the first conductivity-type semiconductor layers 123 and 133 of the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 are electrically connected in common, and the second conductivity-type semiconductor Layers 127 and 137 may also be electrically connected in common.
  • 19A and 19B are schematic cross-sectional views of a multi-color light emitting device 1000d according to another embodiment.
  • the mixed color light emitting device 1000d includes a transparent electrode 159 coupling the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 .
  • the first semiconductor stacked structure 120 and the second semiconductor stacked structure 130 are bonded to each other by the transparent electrode 159 .
  • the transparent electrode 159 is electrically connected to the second conductivity type semiconductor layer 127 of the first semiconductor stacked structure 120 and the second conductivity type semiconductor layer 137 of the second semiconductor stacked structure 130 in common. .
  • the through hole H1 exposes the transparent electrode 159
  • the through hole H2 exposes the first conductivity type semiconductor layer 123
  • the through hole H3 exposes the first conductivity type semiconductor layer 133 .
  • the multi-color light emitting device 1000d may have three through-holes H1, H2, and H3, and the fourth through-hole H4 may be omitted.
  • the sidewall insulating layer 163 is formed, buried vias 165a , 165b , and 165c are formed in the through holes H1 , H2 , and H3 , and bonding pads are formed on the planarization layer 161 . (167a, 167b, 167c) may be formed.
  • the first bonding pad 167a may be electrically connected to the second conductivity-type semiconductor layers 127 and 137 through the transparent electrode 159, and the second and third bonding pads 167b and 167c may be electrically connected to the first conductivity-type semiconductor layer 123 and the first conductivity-type semiconductor layer 133 , respectively.
  • FIG. 20 is a schematic plan view of a multi-color light emitting device 1000e according to another embodiment
  • FIG. 21A is a schematic cross-sectional view taken along the cut-out line E-E' of FIG. 20
  • FIG. 21B is a cut-off line F-F of FIG. It is a schematic cross-sectional view taken along '.
  • 22 is a schematic circuit diagram of the light emitting device of FIG. 20 .
  • the mixed color light emitting device 1000e according to the present embodiment is substantially similar to the mixed color light emitting device 1000a described with reference to FIGS. 14, 15A, and 15B, but a plurality of There is a difference in that it has the light emitting cells C1 and C2 of Since the layer structure of each of the light emitting cells C1 and C2 is substantially similar to that of the mixed color light emitting device 1000a, a redundant description thereof will be omitted.
  • the light emitting cells C1 and C2 are spaced apart from each other on the substrate 121 .
  • the first transparent electrode 129 , and the first semiconductor stacked structure 120 may be sequentially etched to form the light emitting cells C1 and C2 spaced apart from each other.
  • the planarization layer 261 may cover the substrate 121 in the separation region between the light emitting cells C1 and C2 together with the light emitting cells C1 and C2 .
  • a top surface of the planarization layer 261 may be flat.
  • through-holes H1, H2, H3, and H4 and a sidewall insulating layer 163 are formed, and the through-hole Buried vias 265a , 265b , 265c , and 265d are formed in the fields H1 , H2 , H3 , and H4 .
  • the first conductivity type semiconductor layer 123 and the second conductivity type semiconductor layer 127 of the first semiconductor stacked structure 120 are electrically connected to each other.
  • the buried vias 265a and 265b to be used are diagonally disposed in each of the light emitting cells C1 and C2.
  • the buried vias 265c and 265d electrically connected to the first conductivity-type semiconductor layer 133 and the second conductivity-type semiconductor layer 137 of the second semiconductor stacked structure 130 are formed in the light emitting cells C1 and C1, respectively. It is arranged diagonally within C2).
  • the first semiconductor by disposing the buried vias 265a and 265b connected to the first semiconductor stacked structure 120 and the buried vias 265c and 265d electrically connected to the second semiconductor stacked structure 130 in a diagonal direction It may help to distribute current in the stacked structure 120 and the second semiconductor stacked structure 130 , and thus, light emitting efficiency may be increased.
  • connectors 267e and 267f may be formed together with the bonding pads 267a, 267b, and 267c.
  • the bonding pad 267a may be disposed on the second light emitting cell C2, and the first conductivity type semiconductor layers 123 and 133 through the buried vias 265a and 265c in the second light emitting cell C2. can be electrically connected to.
  • the bonding pad 267b and the bonding pad 267c may be disposed on the first light emitting cell C1 and may be electrically connected to the buried vias 265b and 265c, respectively.
  • the connectors 267e and 267f electrically connect the first light emitting cell C1 and the second light emitting cell C2. More specifically, the connector 267e electrically connects the buried vias 265a and 265c of the first light emitting cell C1 and the buried via 265d of the second light emitting cell C2 to each other, and the connector 267f to electrically connect the buried vias 265a and 265c of the first light emitting cell C1 and the buried via 265b of the second light emitting cell C2 to each other.
  • the first light emitting unit WL1 and the second light emitting unit RL1 of the first light emitting cell C1, and the first light emitting unit (WL1) of the second light emitting cell C2 A mixed color light emitting device 1000e is provided in which the WL2 and the second light emitting unit RL2 are connected in series and parallel.
  • first conductivity-type semiconductor layers 123 and 133 of the first light emitting part WL1 and the second light emitting part RL1 of the first light emitting cell C1 are electrically connected to each other, and further, the second light emitting part
  • the second conductivity-type semiconductor layers 127 and 137 of the first light emitting part WL2 of the cell C2 and the second light emitting part RL2 are also electrically connected.
  • the through holes H1 , H2 , H3 , and H4 are formed in each of the light emitting cells C1 and C2 , but the present invention is not necessarily limited thereto.
  • the first and second conductivity-type semiconductor layers 123 , 133 , 127 , 137 or the first and second conductivity-type semiconductor layers 123 , 133 , 127 and 137 using various techniques such as mesa etching instead of forming through-holes
  • the two transparent electrodes 129 and 139 may be exposed, and an electrical connection may be formed thereon.
  • the plurality of light emitting cells C1 and C2 may be connected to each other in various ways. Hereinafter, light emitting devices connected to the light emitting cells C1 and C2 will be described using a circuit diagram.
  • 23 to 25 are schematic circuit diagrams for explaining the multi-color light emitting devices 1000f, 1000g, and 1000h according to embodiments.
  • the mixed color light emitting device 1000f is substantially similar to the mixed color light emitting device 1000e described with reference to FIG. 22 , but the first light emitting part WL1 of the first light emitting cell C1 . and the first conductivity-type semiconductor layers 123 and 133 of the second light emitting part RL1 are electrically separated from each other. Furthermore, the first light emitting part WL2 of the second light emitting cell C2 and the second conductivity type semiconductor layers 127 and 137 of the second light emitting part RL2 are also electrically spaced apart from each other. For example, the connectors 267e and 267f shown in FIG. 20 are separated from each other to obtain a circuit diagram as shown in FIG. 23 .
  • the mixed color light emitting device 1000g is substantially similar to the mixed color light emitting device 1000e described with reference to FIG. 22 , but the first light emitting part WL1 of the first light emitting cell C1 . and the second conductivity-type semiconductor layers 127 and 137 of the second light emitting part RL1 are electrically connected to each other, and the first light emitting part WL2 and the second light emitting part ( There is a difference in that the second conductivity-type semiconductor layers 127 and 137 of RL2 are electrically spaced apart from each other.
  • the first light emitting part WL1 of the first light emitting cell C1 and the first conductivity type semiconductor layers 123 and 133 of the second light emitting part RL1 are electrically connected in common, and the second light emitting cell C2 ) of the first light emitting part WL2 and the first conductivity type semiconductor layers 123 and 133 of the second light emitting part RL2 are electrically connected to each other.
  • the first light emitting part WL1 of the first light emitting cell C1 is the first light emitting part WL2 of the second light emitting cell C2.
  • the second light emitting part RL1 of the first light emitting cell C1 is connected in series with the second light emitting part light emitting part RL2 of the second light emitting cell C2.
  • the first light emitting units WL1 and WL2 and the second light emitting units RL1 and RL2 are electrically spaced apart from each other.
  • first light emitting part WL1 and the second light emitting part RL1 of the first light emitting cell C1 are connected, and the first light emitting part WL2 and the second light emitting part of the second light emitting cell C2 are connected.
  • the light emitting part RL2 is connected, the present invention is not limited to the specific embodiment described above.

Abstract

발광 장치는 다색광을 방출하도록 구성된 제1 반도체 적층 구조, 및 적색광을 방출하도록 구성된 적색광원을 포함하며, 상기 제1 반도체 적층 구조는 제1 도전형 질화물 반도체층, 상기 제1 도전형 질화물 반도체층 상에 위치하는 활성층, 및 상기 활성층 상에 위치하는 제2 도전형 질화물 반도체층을 포함하고, 상기 활성층은 서로 교대로 적층된 복수의 장벽층과 복수의 우물층을 포함하는 다중 양자 우물 구조를 가지며, 상기 활성층은 다색광을 방출하도록 구성된다.

Description

혼색 발광 장치
본 발명의 실시예들은 일반적으로 발광 장치에 관한 것으로, 더욱 상세하게는 복수 대역의 스펙트럼을 가지는 혼색 발광 장치에 관한 것이다.
질화물 반도체는 청색이나 녹색을 발광하는 발광 다이오드(light emitting diode)나 레이저 다이오드(laser diode)뿐만 아니라, 디스플레이 장치, 신호등, 조명이나 광통신 장치용 광원으로 주로 사용되고 있다. 또한, 질화물 반도체는 이종 접합 바이폴라 트랜지스터(HBT) 및 고전자 이동도 트랜지스터(HEMT) 등에도 사용될 수 있다.
일반적으로, 질화물 반도체를 이용한 발광 다이오드는 N- 컨택층과 P-컨택층 사이에 양자우물구조를 갖는 이종접합 구조를 갖는다. 발광 다이오드는 양자우물구조 내의 우물층의 조성에 따라 특정 파장의 광을 방출한다. 내부 양자 효율을 증가시키고, 광 흡수에 의한 손실을 줄이기 위해 발광 다이오드는 일반적으로 단일 피크를 갖는 스펙트럼의 광, 즉 단색광을 방출하도록 설계된다. 그러나, 일반 조명용 광원이 복수 파장의 광이 혼합된 혼합광을 방출할 때, 단일 피크를 가지는 단색광 발광 다이오드만으로는 상기 광원을 구현하기 어렵다. 이에 따라, 서로 다른 단색광을 방출하는 복수의 발광다이오드들을 함께 사용하거나, 발광다이오드에서 방출된 광의 파장을 변환하는 복수개의 형광체들을 사용하여 혼색광을 구현한다.
본 개시가 해결하고자 하는 과제는, 새로운 구조의 혼색광을 방출하는 발광 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 높은 연색지수를 갖는 백색광을 방출하는 발광 장치를 제공하는 것이다.
본 발명의 다른 특징들은 다음의 설명에서 언급될 것이며, 그리고 부분적으로는 설명으로부터 명확해지거나 발명의 개념의 실시에 의해 알게 될 것이다.
일 실시예에 따른 발광 장치는, 다색광을 방출하도록 구성된 제1 반도체 적층 구조; 및 적색광을 방출하도록 구성된 적색광원을 포함하며, 상기 제1 반도체 적층 구조는, 제1 도전형 질화물 반도체층; 상기 제1 도전형 질화물 반도체층 상에 위치하는 활성층; 및 상기 활성층 상에 위치하는 제2 도전형 질화물 반도체층을 포함하고, 상기 활성층은 서로 교대로 적층된 복수의 장벽층과 복수의 우물층을 포함하는 다중 양자 우물 구조를 가지며, 상기 활성층이 다색광을 방출하도록 구성된다.
상기 적색광원은 상기 제1 반도체 적층 구조에서 방출된 광의 파장을 변환하도록 구성된 형광체를 포함할 수 있다.
상기 발광 장치는 인쇄회로 기판을 더 포함할 수 있고, 상기 제1 반도체 적층 구조는 상기 인쇄회로 기판 상에 배치될 수 있다.
상기 인쇄회로 기판 상의 복수의 위치 각각에 상기 제1 반도체 적층 구조 및 상기 형광체가 함께 배치될 수 있다.
상기 적색광원은 적색광을 방출하도록 구성된 제2 반도체 적층 구조를 포함할 수 있다.
상기 제2 반도체 적층 구조는 상기 제1 반도체 적층 구조로부터 횡방향으로 이격되어 배치될 수 있다.
상기 발광 장치는 인쇄회로 기판을 더 포함할 수 있고, 상기 인쇄회로 기판 상의 복수의 위치 각각에 상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조가 함께 배치될 수 있다.
상기 제2 반도체 적층 구조는 결합층에 의해 상기 제1 반도체 적층 구조에 결합될 수 있다.
상기 발광 장치는 상기 제1 반도체 적층 구조측에 배치된 기판을 더 포함할 수 있고, 상기 제1 반도체 적층 구조에서 생성된 다색광 및 상기 제2 반도체 적층 구조에서 생성된 적색광은 상기 기판을 통해 상기 발광 장치의 외부로 방출되도록 구성될 수 있다.
상기 제1 반도체 적층 구조와 상기 제2 반도체 적층 구조는 결합층에 의해 본딩될 수 있으며, 상기 결합층은 절연층 또는 투명 전극을 포함할 수 있다.
상기 발광 장치는, 상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조에 공통으로 전기적으로 접속된 제1 본딩 패드; 및 상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조에 각각 전기적으로 접속된 제2 본딩 패드 및 제3 본딩 패드를 더 포함할 수 있다.
상기 제2 반도체 적층 구조는 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함할 수 있고, 상기 제1 본딩 패드는 상기 제1 반도체 적층 구조의 제1 도전형 질화물 반도체층 및 상기 제2 반도체 적층 구조의 제1 도전형 반도체층에 공통으로 전기적으로 접속될 수 있고, 상기 제2 본딩 패드는 상기 제1 반도체 적층 구조의 제2 도전형 질화물 반도체층에 전기적으로 접속될 수 있으며, 상기 제3 본딩 패드는 상기 제2 반도체 적층 구조의 제2 도전형 반도체층에 전기적으로 접속될 수 있다.
상기 발광 장치는 상기 제1 내지 제3 본딩 패드들을 상기 제1 도전형 질화물 반도체층, 상기 제1 도전형 반도체층, 상기 제2 도전형 질화물 반도체층, 및 상기 제2 도전형 반도체층에 전기적으로 연결하는 매립 비아들을 더 포함할 수 있다.
상기 다색광은 청색광 및 황색광을 포함할 수 있다.
또 다른 실시예에 따른 발광 장치 제조 방법은, 제1 기판 상에 제1 반도체 적층 구조를 성장시켜 제1 웨이퍼를 준비하고, 제2 기판 상에 제1 반도체 적층 구조를 성장시켜 제2 웨이퍼를 준비하고, 상기 제1 웨이퍼에 상기 제2 웨이퍼를 본딩하는 단계들을 포함하되, 상기 제1 반도체 적층 구조는, 제1 도전형 질화물 반도체층; 상기 제1 도전형 질화물 반도체층 상에 위치하는 활성층; 및 상기 활성층 상에 위치하는 제2 도전형 질화물 반도체층을 포함하고, 상기 활성층은 서로 교대로 적층된 복수의 장벽층과 복수의 우물층을 포함하는 다중 양자 우물 구조를 가지며, 상기 활성층이 다색광을 방출하도록 구성되고, 상기 제2 반도체 적층 구조는 적색광을 방출하도록 구성된다.
상기 발광 장치 제조 방법은 상기 제1 기판 또는 상기 제2 기판을 제거하는 단계를 더 포함할 수 있다.
상기 발광 장치 제조 방법은, 상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조에 전기적으로 연결된 본딩 패드들을 형성하는 단계를 더 포함할 수 있으며, 상기 제2 반도체 적층 구조는 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고, 상기 본딩 패드들은, 상기 제1 반도체 적층 구조의 제1 질화물 반도체층 및 상기 제2 반도체 적층 구조의 제1 도전형 반도체층에 공통으로 연결된 제1 본딩 패드; 상기 제1 반도체 적층 구조의 제2 도전형 질화물 반도체층에 전기적으로 연결된 제2 본딩 패드; 및 상기 제2 반도체 적층 구조의 제2 도전형 반도체층에 연결된 제3 본딩 패드를 포함할 수 있다.
상기 발광 장치 제조 방법은 상기 본딩 패드들을 상기 제1 도전형 질화물 반도체, 상기 제1 도전형 반도체층, 상기 제2 도전형 질화물 반도체층, 및 상기 제2 도전형 반도체층에 연결하기 위한 매립 비아들을 형성하는 것을 더 포함할 수 있다.
상기 제1 웨이퍼 및 제2 웨이퍼는 결합층에 의해 본딩될 수 있으며, 상기 결합층은 절연층 또는 투명 전극을 포함할 수 있다.
상기 다색광은 청색광 및 황색광을 포함할 수 있다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 일 실시예에 따른 발광 장치 내 제1 반도체 적층 구조의 개략적인 단면도이다.
도 2a는 일 실시예에 따른 도 1의 제1 반도체 적층 구조의 부분 확대도이다.
도 2b는 일 실시예에 따른 도 2의 제1 반도체 적층 구조의 부분 확대도이다.
도 3은 일 실시예에 따른 발광 다이오드의 확대된 V-피트 생성층의 개략적인 사시도이다.
도 4는 일 실시예에 따른 혼색 발광 장치의 개략적인 단면도이다.
도 5a는 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 단면도이다.
도 5b는 본 개시의 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 단면도이다.
도 6은 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 단면도이다.
도 7은 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 평면도이다.
도 8은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 9는 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 10은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 11은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 12는 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 13은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 14는 일 실시예에 따른 혼색 발광 장치의 개략적인 평면도이다.
도 15a는 도 14의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
도 15b는 도 14의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 16은 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 평면도이다.
도 17a는 도 16의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 17b는 도 16의 절취선 D-D'를 따라 취해진 개략적인 단면도이다.
도 18a 및 도 18b는 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 단면도들이다.
도 19a 및 도 19b는 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 단면도들이다.
도 20은 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 평면도이다.
도 21a는 도 20의 절취선 E-E'를 따라 취해진 개략적인 단면도이다.
도 21b는 도 20의 절취선 F-F'를 따라 취해진 개략적인 단면도이다.
도 22는 도 20의 혼색 발광 장치의 개략적인 회로도이다.
도 23, 도 24, 및 도 25는 몇몇 실시예들에 따른 혼색 발광 장치의 개략적인 회로도들이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다.　본 명세서에 사용되는 “실시예” 및 “구현예”는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 균등한 배열체들을 이용하여 실시될 수 있다는 것을 명백히 알 수 있다.　다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다.　그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다.　예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다.　또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다.　이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다.　본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니 된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은", (예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다.　또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다.　또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니 된다.
도 1은 일 실시예에 따른 발광 장치 내 제1 반도체 적층 구조의 개략적인 단면도이다. 상기 제1 반도체 적층 구조는 발광 다이오드 칩(100)으로 제공될 수 있다.
도 1을 참조하면, 상기 발광 다이오드 칩(100)은 n형 질화물 반도체층(27), V-피트 생성층(29), 활성층(30), p형 AlGaN층(31), p형 질화물 반도체층(33)을 포함할 수 있다. 상기 발광 다이오드 칩(100)은 또한 기판(21), 핵층(23), 및 고온 버퍼층(25)을 포함할 수 있다.
기판(21)은 사파이어 기판, SiC 기판, Si 기판, 스피넬 기판 등을 포함할 수 있으며, 질화 갈륨계 반도체층을 성장시키기 위해 사용될 수 있다. 기판(21)은 평평한 상면을 가질 수 있다.
핵층(23)은 AlGaN 또는 GaN과 같은 (Al, Ga)N을 포함할 수 있으며, 기판(21) 상에 400℃내지 600℃ 저온에서 형성될 수 있다. 핵층(23)의 조성은 기판(21)에 따라 변경될 수 있다. 예를 들어, 기판(21)이 패터닝된 사파이어 기판인 경우, 핵층(23)은 AlGaN을 형성될 수 있으며, 기판(21)이 평평한 상면을 갖는 사파이어 기판인 경우, 핵층(23)은 GaN로 형성될 수 있다. 핵층(23)은 예컨대 약 25nm 두께로 형성될 수 있으나 이에 한정되지 않는다.
고온 버퍼층(25)은 기판(21)과 n형 질화물 반도체층(27) 사이에서 전위 등의 결함이 발생하는 것을 완화하기 위해 상대적으로 고온에서 성장될 수 있다. 고온 버퍼층(25)은 언도프 GaN 또는 n형 불순물이 도핑된 GaN으로 형성될 수 있다. 고온 버퍼층(25)이 형성되는 동안 기판(21)과 고온 버퍼층(25) 사이의 격자 부정합에 의해 실전위가 발생할 수 있다. 고온 버퍼층(25)은 예를 들어 약 4.2um의 두께로 형성될 수 있으나, 이에 한정되지 않는다.
n형 질화물 반도체층(27)은 n형 불순물이 도핑된 질화물계 반도체층으로, 예컨대 Si가 도핑된 GaN층으로 형성될 수 있다. Si가 n형 질화물 반도체층(27)에 5E17/㎠ 내지 5E19/㎠의 농도로 도핑될 수 있다. n형 질화물 반도체층(27)은 MOCVD 기술을 사용하여 챔버 내로 금속 소스 가스를 공급하여 1000 ℃ 내지 1200℃, 예컨대, 1050℃내지 1100℃에서 150Torr 내지 200Torr의 성장 압력 하에서 성장될 수 있다. 이때, n형 질화물 반도체층(27)은 고온 버퍼층(25) 상에 연속적으로 형성될 수 있으며, 고온 버퍼층(25) 내에 형성된 실전위는 n형 질화물 반도체층(27)으로 전사될 수 있다. n형 질화물 반도체층(27)은 고온 버퍼층(25)보다 상대적으로 얇게 형성될 수 있다. 예를 들어, n형 질화물 반도체층(27)은 약 2.5um의 두께를 가질 수 있으나, 이에 한정되지 않는다.
V-피트 생성층(29)은 n형 질화물 반도체층(27)의 상부에 배치된다. 본 개시의 일 실시예에서 V-피트 생성층(29)은 예를 들어 GaN층으로 형성될 수 있다. V- 피트 생성층(29)은 n형 질화물 반도체층(27)보다 상대적으로 낮은 온도, 예컨대 약 900℃에서 성장될 수 있다. 이러한 방식으로, V-피트들이 V-피트 생성층(29)에서 형성된다.
V-피트 생성층(29)이 n형 질화물 반도체층(27)보다 상대적으로 낮은 온도에서 성장됨으로써, 결정 품질을 인위적으로 저하시키고 3차원 성장을 촉진하여 V-피트(29v)를 생성할 있다.
도 3에 도시된 바와 같이, V-피트들(29v)은 질화물 반도체층의 성장면이 C면인 경우, 육각뿔 형상을 가질 수 있다. V-피트들(29v)은 실전위의 상단에서 형성될 수 있다.
V-피트 생성층(29)은 n형 질화물 반도체층(27)의 두께보다 작은 두께로 형성될 수 있다. 예를 들어, V-피트 생성층(29)은 약 450 내지 600nm의 두께를 가질 수 있다. V-피트 생성층(29) 내에 형성되는 V-피트들(29v)의 크기는 V-피트 생성층(29)의 성장 조건 및 성장 시간 등을 통해 조절될 수 있다. 일 실시예에 있어서, V-피트 생성층(29)에 형성된 V-피트(29v)의 입구의 최대 폭은 대체로 약 230nm를 초과할 수 있다.
V-피트 생성층(29)의 두께는 특히 V-피트(29v)의 크기에 영향을 미칠 수 있ㅇ으며, V-피트(29v)의 크기는 멀티 밴드 스펙트럼의 광을 생성하는 데 주요한 역할을 수행하는 것으로 고려된다. 여기에 사용되듯이, 용어 다색광은 복수 밴드의 가시광의 혼합광을 나타낸다. 예를 들어, 다색광은 청색광과 황색광의 혼합광일 수 있다.
본 실시예에서, V-피트 생성층(29)이 단일층인 것으로 설명하지만, 이에 한정되는 것은 아니다. 몇몇 실시예들에 있어서, V-피트 생성층(29)은 다중층으로 형성될 수 있다. 예를 들어, V-피트 생성층(29)은 GaN, AlGaN, InGaN, 또는 AlGaInN층들 중 적어도 두 개의 층을 포함할 수 있다.
활성층(30)은 V-피트 생성층(29) 상에 배치된다. 활성층(30)은 전자와 정공의 재결합에 의해 광을 방출한다. 그리고 활성층(30)은 단일 양자우물구조 또는 장벽층(30b)과 우물층(30w)이 교대로 적층된 다중양자우물(MQW) 구조를 가질 수 있다.
활성층(30)은 V-피트 생성층(29)에 접할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 활성층(30)은 V-피트(29v)를 따라 형성될 수 있다. V-피트(29v) 내에 형성된 활성층(30)의 두께는 V-피트 생성층(29)의 평평한 면 상에 형성된 활성층(30)의 두께보다 작다. V-피트(29v) 내의 활성층(30)의 두께는 V-피트(29v)의 깊이에 따라 다를 수 있다. V-피트(29v)의 중간 정도의 깊이에서 활성층(30)의 두께는 V-피트 생성층(29)의 평평한 면 상에 형성된 활성층(30)의 두께의 약 1/3 이하일 수 있다. 특히, V-피트(29v)의 중간 정도의 깊이에서 우물층(30w)의 두께는 V-피트 생성층(29)의 평평한 면 상에 형성된 우물층(30w)의 두께의 약 1/3 이하일 수 있다.
우물층(30w)은 InxAlyGa1-x-yN(0<x<1, 0≤y<1)으로 형성될 수 있다. In, Al, Ga의 조성비는 요구되는 광을 고려하여 결정될 수 있다. 특히, V-피트 생성층(29)의 평평한 면 상에 형성된 우물층(30w, 이하 "제1 우물층 부분")은 멀티 밴드의 장파장측 스펙트럼의 광을 방출하는 조성을 갖는다. 한편, V-피트(29v) 내에 형성된 우물층(30w, 이하 "제2 우물층 부분")은 멀티 밴드의 단파장측 스펙트럼의 광을 방출하는 조성을 갖는다. 일 실시예에 따르면, 제1 우물층 부분은 제2 우물층 부분보다 더 높은 In 조성비를 가질 수 있다. 예를 들어, 제1 및 제2 우물층 부분이 InGaN을 포함할 때, In 조성비를 조절함으로써 제1 우물층 부분은 황색 계열의 광을 방출할 수 있으며, 제2 우물층 부분은 녹색 및/또는 청색 계열의 광을 방출할 수 있다.
제2 우물층 부분은 V-피트(29v) 내의 각 면 상에 서로 동일한 조성으로 형성될 수도 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예들에 있어서, 제2 우물층 부분은 V-피트의 각 면에 서로 다른 조성으로 형성될 수도 있다. 이와 같이, 일 실시예에 따른 발광 다이오드는 제1 우물층 부분과 제2 우물층 부분을 이용하여 적어도 2개의 밴드를 갖는 광을 단일칩 레벨에서 구현할 수 있다.
장벽층(30b)은 우물층(30w)에 비해 밴드갭이 넓은 GaN, InGaN, AlGaN 또는 AlInGaN 등의 질화물 반도체층으로 형성될 수 있다. 예를 들어, 제1 우물층 부분이 황색 계열의 광을 방출하도록 InGaN으로 형성된 경우, 장벽층(30b)은 우물층(30w)보다 In 함량이 적은 InGaN으로 형성될 수 있다.
도 2b를 참조하면, 우물층(30w)과 장벽층(30b) 사이에 캐핑층(30c)이 개재될 수 있다. 장벽층(30b)을 증착하는 동안 우물층(30w) 내의 In이 해리되는 것을 방지하기 위해, 캐핑층(30c)이 우물층(예를 들어, 도 2b의 하부 우물층(30w)) 상에 장벽층(30b)(예를 들어, 도 2b의 상부 장벽층(30b))을 증착하기 전에 형성될 수 있다. 캐핑층(30c)은 Al을 포함할 수 있으며, 예를 들어 AlGaN 또는 AlInGaN으로 형성될 수 있다. 캐핑층(30c) 내에 함유되는 Al 조성은 제1 캐핑층 부분, 즉 V-피트 생성층(29)의 평평한 면 상부에 배치된 캐핑층 부분과, 제2 캐핑층 부분, 즉 V-피트(29v) 내에 형성된 캐핑층 부분이 서로 다를 수 있다. 제1 캐핑층 부분 내의 Al 함량이 제2 캐핑층 부분 내의 Al 함량보다 많다. 예를 들어, 제1 캐핑층 부분 내의 Al 조성은 캐핑층(30c) 내의 전체 조성에 대해 10 원자% 이상, 나아가 12 원자% 이상일 수 있으며, 제2 캐핑층 부분 내의 Al 조성은 캐핑층(30c) 내의 전체 조성에 대해 약 5 원자% 이상일 수 있다.
P형 질화물 반도체층(33)에 가장 가까운 마지막 캐핑층(30c)을 제외한 나머지 캐핑층들(30c)은 인접한 우물층(30w)과 대체로 유사한 두께 또는 그보다 작은 두께로 형성될 수 있다. 마지막 캐핑층(30c)은 그것에 인접한 우물층(30w)보다 더 두껍게 형성될 수 있다.
p형 AlGaN층(31)은 활성층(30) 상에 증착된다. p형 AlGaN층(31)은 V-피트(29v) 내에도 형성될 수 있다. p형 AlGaN층(31) 내의 Al 조성비는 전자 블록층에 사용되는 Al 조성비보다 상대적으로 낮다. 또한, p형 AlGaN층(31) 내의 Al 조성비는 캐핑층(30c) 내의 Al 조성비보다 작을 수 있다. 예를 들어, p형 AlGaN층(31)을 일반식 AlxGa1-xN으로 표현될 수 있으며, 여기서 x는 0보다 크고 0.1보다 작을 수 있다. 일 실시예에 따르면, p형 AlGaN층(31)의 두께는 약 100nm 미만일 수 있으며, 특정 실시예에 있어서, 약 70 nm일 수 있다.
p형 질화물 반도체층(33) Mg와 같은 p형 불순물이 도핑된 반도체층, 예컨대 GaN으로 형성될 수 있다. p형 질화물 반도체층(33)은 단일층이나 다중층으로 형성될 수 있으며, p형 콘택층을 포함할 수 있다. 도 1에 도시한 바와 같이, p형 질화물 반도체층(33)은 V-피트(29v)에 오목한 홈을 가질 수 있다. p형 질화물 반도체층(33)으로 V-피트(29v)를 완전히 메우지 않기 때문에, V-피트(29v) 내의 우물층(30w)에서 생성된 광의 손실을 방지할 수 있다.
발광 다이오드 칩(100)은 공지의 수직형, 수평형, 플립칩 형 등 다양한 유형으로 제작될 수 있다. 발광 다이오드 칩(100)은 n형 질화물 반도체층(27), 활성층(30), 및 p형 질화물 반도체층(33)을 포함하는 제1 반도체 적층 구조를 포함한다. 몇몇 실시예에 있어서, 기판(21), 핵층(23), 및 고온 버퍼층(25)은 발광 다이오드 칩(100)에서 제거될 수 있다.
본 실시예에 따른 발광 다이오드 칩(100)은 형광체 없이 백색광을 방출할 수 있다. 표 1은 본 실시예에 따른 발광 다이오드 패키지와 통상적인 발광 다이오드 패키지에서 생성된 백색광의 특성을 대비한다. 특히, '다색 LED'는 하우징 내에 본 실시예에 따른 발광 다이오드 칩(100)을 실장하고 투명 몰딩부로 상기 발광 다이오드 칩(100)을 몰딩하여 제작된 발광 다이오드 패키지를 나타내고, '청색 LED + 형광체'는 통상적인 청색 발광 다이오드 및 형광체를 이용한 통상적인 발광 다이오드 패키지를 나타낸다.
표 1을 참조하면, 본 실시예에 따른 발광 다이오드 칩(100)을 이용한 백색광은 종래의 청색파장의 발광 다이오드 칩과 형광체를 이용한 백색광에 비해 상대적으로 낮은 연색성(Color Rendering Index: CRI) 및 더 낮은 상관 색온도를 갖는 것을 알 수 있다.
PKG@100mA x-좌표 y-좌표 CRI CCT/K
청색 LED + 형광체 0.34 0.35 85.2 5096
다색 LED 0.36 0.34 35.6 4264
이하에서, 다색광을 방출하는 발광 다이오드 칩(100)의 연색성을 향상시키기 위한 혼색 발광 장치의 구성이 예시적인 실시예들에 따라 상세하게 설명된다.
도 4는 일 실시예에 따른 혼색 발광 장치(200a)의 개략적인 단면도이다.
도 4를 참조하면, 상기 혼색 발광 장치(200a)는 발광 다이오드 칩(100) 및 파장변환기(55)를 포함하며, 하우징(51) 및 몰딩부(57)를 포함할 수 있다.
하우징(51)은 전기적 연결을 위한 리드들을 가지며, 캐비티를 정의할 수 있다. 발광 다이오드 칩(100)은 하우징(51)의 캐비티 내에 실장될 수 있으며, 리드들에 전기적으로 연결된다. 발광 다이오드 칩(100)은 일반적으로 수평형 발광 다이오드 칩으로 형성될 수 있으며, 솔더 페이스트(S)를 이용하여 하우징(51)에 실장되고, 본딩 와이어들에 의해 리드들에 전기적으로 연결될 수 있다. 몇몇 실시예들에 있어서, 발광 다이오드 칩(100)은 수직형 발광 다이오드 칩 또는 플립칩형 발광 다이오드 칩으로 형성될 수 있다. 발광 다이오드 칩(100)은 도 1을 참조하여 설명한 것과 유사하므로, 중복 설명은 생략한다.
파장변환기(55)는 발광 다이오드 칩(100)을 덮도록 하우징(51)의 캐비티 내에 배치될 수 있다. 파장변환기(55)는 발광 다이오드 칩(100)에서 방출된 광을 그 보다 적색광으로 변환한다. 파장변환기(55)는 한 종류 이상의 형광체를 포함할 수 있다. 발광 다이오드 칩(100)과 파장변환기(55)를 함께 이용함으로써 연색성을 향상시킬 수 있다.
파장변환기(55)는 예를 들어 적색계열의 형광체를 포함할 수 있다. 적색계열의 형광체의 예로는 Nitride, Sulfide, Fluoride 또는 Oxynitride 계의 형광체를 들 수 있고, 구체적으로, CASN (CaAlSiN3:Eu2+), (Ba,Sr,Ca)2Si5N8:Eu2+, (Ca,Sr)S2:Eu2+), (Sr,Ca)2SiS4:Eu2+, 또는 KSF(K2SiF6 : Mn4+) 등을 들 수 있다. 또 다른 적색계열의 형광체는 일반식 (A4-aBa)m/2+n/2X2m[MX4O2]n (A = H 및/또는 D, 여기서 D 는 중수소이다; B = Li, Na, K, Rb, Cs, NH4, ND4 및/또는 NR4, 여기서 R 은 알킬 또는 아릴 라디칼이다; X = F 및/또는 Cl; M = Cr, Mo, W 및/또는 Re; 0 ≤ a ≤ 4; 0 < m ≤ 10; 및 1 ≤ n ≤ 10)으로 표현되는 Mn(IV) 활성화 형광체이다. 적색 형광체는 580 내지 700nm 범위 내에 피크 파장을 가질 수 있다. 또한, 적색 형광체의 형태도 다양할 수 있다.여기서, 몇몇 적색 계열의 형광체가 예시적으로 설명되지만, 본 발명은 이들 형광체들에 한정되는 것은 아니다. 예를 들어, 상기 적색계열 형광체는 양자점들을 포함할 수 있다. 양자점은 적어도 하나의 반도체 재료를 포함하거나 그것으로 이루어질 수 있다. 각각의 양자점은 제1 반도체 재료를 포함하는 코어를 포함할 수 있으며, 제2의 다른 반도체 재료를 포함하는 적어도 하나의 쉘도 포함할 수 있으며, 상기 쉘은 상기 코어를 적어도 부분적으로, 바람직하게는 완전히 감쌀 수 있다. 상기 반도체 재료들은 II-VI족, III-V족, IV-VI족, I-III-VI족, 및 II-IV-VI족 반도체 뿐만 아니라 이들의 얼로이 또는 혼합물들, 특히, CdSe, InAs, ZnSe, InP, GaP, CdS, ZnS, HgTe, PbSe, PbS 뿐만 아니라 CuInS2와 같은 3성계의 도핑된 재료 및 이들의 얼로이 또는 혼합물들을 포함하거나 이들로 구성될 수 있다. 양자점은 구형 또는 막대형일 수 있으며, 2 nm 및 20 nm를 포함하여 이들 사이의 직경을 가질 수 있고, 예를 들어, 막대형 양자점의 경우 9×12 nm일 수 있다.
몰딩부(57)는 파장변환기(55)를 덮도록 하우징(51)의 캐비티에 형성된다. 몰딩부(57)는 가시광에 투명한 재료로 형성된다. 특히, 몰딩부(57)는 메틸계 실리콘 또는 페닐계 실리콘으로 형성될 수 있으며, 더욱이, 페닐계 실리콘으로 형성될 수 있다. 페닐계 실리콘은 메틸계 실리콘에 비해 강도가 높다. 특히, 본 실시예에서, 발광 다이오드 칩(100)에서 방출된 가시광이 파장변환기(55)에 의해 적색광으로 변환되므로, 이는 황변 형상을 경감하고, 따라서 페닐계 실리콘을 사용할 수 있다.
본 실시예에서, 몰딩부(57)가 파장변환기(55)를 덮도록 형성된 것을 예시하였으나, 몇몇 실시예들에 있어서, 몰딩부(57)와 파장변환기(55)가 일체로 형성될 수 있다. 더 구체적으로, 파장변환기(55)가 형광체와 함께 몰딩부를 포함할 수 있으며, 이 경우, 파장변환기를 덮는 몰딩부는 생략될 수 있다.
도 5a는 또 다른 실시예에 따른 혼색 발광 장치(200b)의 개략적인 단면도이다.
도 5a를 참조하면, 상기 혼색 발광 장치(200b)는 인쇄회로 기판(71), 복수의 발광 다이오드 칩들(100), 및 파장변환기들(55a)을 포함할 수 있다.
인쇄회로 기판(71)은 발광 다이오드 칩들(100)에 전력을 공급하기 위한 회로들을 갖는다. 인쇄회로 기판(71)은 내부에 다층 구조로 형성된 회로를 가질 수 있으며, 표면에 회로에 접속하기 위한 패드들을 가질 수 있다.
발광 다이오드 칩들(100)이 인쇄회로 기판(71) 상에 배열된다. 발광 다이오드 칩들(100)은 인쇄회로 기판(71)의 패드들에 본딩재를 이용하여 본딩될 수 있다. 각각의 발광 다이오드 칩(100)은 앞에서 도 1을 참조하여 설명한 바와 유사하므로, 중복 설명은 생략한다. 도 5a가 플립칩형 발광 다이오드 칩(100)을 예시하지만, 본 발명이 이에 한정되는 것은 아니다.
발광 다이오드 칩들(100)은 인쇄회로 기판(71) 내의 회로를 이용하여 직렬, 병렬, 또는 직병렬 등 다양하게 연결될 수 있으며, 개별적으로 또는 집단적으로 구동될 수 있다.
파장변환기들(55a)이 발광 다이오드 칩들(100)을 각각 덮는다. 파장변환기들(55a)은 도 4를 참조하여 설명한 바와 같은 적색 계열의 형광체를 포함한다. 본 실시예에서, 파장변환기들(55a)이 발광 다이오드 칩들(100)을 각각 돔 형태로 덮는 것으로 도시 및 설명하지만, 몇몇 실시예들에서 단일의 파장변환기가 복수의 발광 다이오드 칩들(100)을 연속적으로 덮을 수도 있다.
파장변환기들(55a)은 인쇄회로 기판(71) 상에 발광 다이오드 칩들(100)을 실장한 후, 각 발광 다이오드 칩(100) 상에 도팅하여 형성될 수 있다.
도 5b는 또 다른 실시예에 따른 혼색 발광 장치의 개략적인 단면도이다.
도 5b를 참조하면, 본 실시예에 따른 혼색 발광 장치(200c)는 도 5a를 참조하여 설명한 혼색 발광 장치(200b)와 대체로 유사하나, 파장변환기들(55b)이 각각 발광 다이오드 칩들(100) 상에 한정되어 배치된 것에 차이가 있다.
일 실시예에서, 파장변환기들(55b)은 발광 다이오드 칩(100)보다 넓은 면적을 가질 수 있다. 파장변환기(55b)는 발광 다이오드 칩(100) 상에 적층될 수 있으며, 파장변환기(55b)가 적층된 후, 발광 다이오드 칩(100)이 파장변환기(55b)와 함께 인쇄회로 기판(71) 상에 실장될 수 있다.
도 6은 또 다른 실시예에 따른 혼색 발광 장치(300a)의 개략적인 단면도이다.
도 6을 참조하면, 상기 혼색 발광 장치(300a)는 제1 반도체 적층 구조를 갖는 제1 발광 다이오드 칩(100) 및 제2 반도체 적층 구조를 갖는 제2 발광 다이오드 칩(200)을 포함한다. 상기 혼색 발광 장치(300a)는 또한 하우징(81) 및 몰딩부(57a)를 포함할 수 있다.
제1 반도체 적층 구조는 다색광을 방출한다. 제1 발광 다이오드 칩(100)은 도 1을 참조하여 설명한 바와 실질적으로 같으므로 중복 설명은 생략한다.
한편, 제2 발광 다이오드 칩(200)은 적색광을 방출하는 적색 발광 다이오드 칩이다. 제2 반도체 적층 구조는 p형 반도체층, 활성층 및 n형 반도체층을 포함하되, 이들 반도체층들은 적색광을 방출할 수 있는 반도체 재료를 포함한다. 제2 반도체 적층 구조는 예컨대, 알루미늄 갈륨비소(AlGaAs), 갈륨비소인화물(GaAsP), 알루미늄갈륨인듐인화물(AlGaInP) 및 갈륨인화물(GaP)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 발광 다이오드 칩(200)은 또한 기판을 포함할 수 있다. 상기 제2 발광 다이오드 칩(200)은 예를 들어 580nm 내지 700nm 범위 내의 적색광을 방출할 수 있다.
상기 제1 및 제2 발광 다이오드 칩들(100, 200)은 수평형, 수직형, 또는 플립칩형일 수 있으며, 서로 같은 구조 또는 서로 다른 구조를 가질 수 있다. 또한, 제1 및 제2 발광 다이오드 칩들(100, 200)은 동일한 높이를 가질 수 있지만, 이에 한정되는 것은 아니며, 서로 다른 높이를 가질 수 있다.
한편, 제1 및 제2 발광 다이오드 칩들(100, 200)은 하우징(81)의 캐비티 내에서 서로 이격될 수 있으며, 몰딩부(57a)로 덮일 수 있다. 몰딩부(57a)는 가시광을 투과하는 투명 재료로 형성될 수 있다. 또한, 제1 및 제2 발광 다이오드 칩들(100, 200)은 직렬 또는 병렬로 연결될 수 있으며, 함께 또는 개별적으로 구동될 수 있다.
본 실시예에 따르면, 다색광을 방출하는 제1 발광 다이오드 칩(100)과 적색광을 방출하는 제2 발광 다이오드 칩(200)을 함께 실장함으로써 개선된 연색성(CRI)을 갖는 혼색 발광 장치(300a)를 제공할 수 있다.
도 7은 또 다른 실시예에 따른 혼색 발광 장치(300b)의 개략적인 평면도이다.
도 7을 참조하면, 상기 혼색 발광 장치(300b)는 인쇄회로 기판(91), 복수의 제1 발광 다이오드 칩들(100), 및 복수의 제2 발광 다이오드 칩들(200)을 포함하며, 단위 모듈을 구성할 수 있다.
인쇄회로 기판(91)은 제1 및 제2 발광 다이오드 칩들(100, 200)에 전력을 공급하기 위한 회로들을 갖는다. 인쇄회로 기판(91)은 내부에 다층 구조로 형성된 회로를 가질 수 있으며, 표면에 회로에 접속하기 위한 패드들을 가질 수 있다.
제1 및 제2 발광 다이오드 칩들(100, 200)은 인쇄회로 기판(91) 상에 배열된다. 제1 발광 다이오드 칩(100)과 제2 발광 다이오드 칩(200)이 서로 인접하도록 배열될 수 있다. 제1 및 제2 발광 다이오드 칩들(100, 200)은 가시광을 투과하는 투명 몰딩부로 덮일 수 있다.
본 실시예에 있어서, 제1 및 제2 발광 다이오드 칩들(100, 200)을 인쇄회로 기판(91) 상에 배열함으로써 혼색 발광 장치(300b)가 면광원으로 기능할 수 있다. 도시한 바와 같이, 제1 및 제2 발광 다이오드 칩들(100, 200)은 행렬로 배열될 수 있으나, 이에 한정되는 것은 아니며, 바 타입(bar-type)의 광원으로 기능하기 위해 일렬로 배열될 수도 있다.
앞서 설명한 제1 반도체 적층 구조와 제2 반도체 적층 구조가 결합층에 의해 결합된 혼색 발광 장치의 구성이 이하에서 설명된다. 우선, 예시적인 실시예들에 따른 혼색 발광 장치의 기본 구조가 도 8을 참조하여 설명된다.
도 8은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 8을 참조하면, 본 실시예에 따른 혼색 발광 장치는 제1 발광부(WL), 제2 발광부(RL), 및 절연층(50)을 포함한다. 제1 발광부(WL)는 제1 반도체 적층 구조(120)를 포함하며, 제1 투명 전극(129)을 더 포함할 수 있다. 제2 발광부(RL)는 제2 반도체 적층 구조(130)를 포함하며, 제2 투명 전극(139)을 더 포함할 수 있다.
제1 반도체 적층 구조(120)는 도 1을 참조하여 설명한 제1 반도체 적층 구조와 실질적으로 유사하다. 특히, 제1 반도체 적층 구조(120)는 도시한 바와 같이, 제1 도전형 반도체층(123), 활성층(125), 및 제2 도전형 반도체층(127)을 포함할 수 있으며, 나아가, V-피트 생성층 및 p형 AlGaN층을 더 포함할 수 있다. 제1 도전형 반도체층(123), V-피트 생성층, 활성층(125), p형 AlGaN층, 및 제2 도전형 반도체층(127)은 각각 도 1을 참조하여 설명한 n형 질화물 반도체층(27), V-피트 생성층(29), 활성층(30), p형 AlGaN층(31), 및 p형 질화물 반도체층(33)과 실질적으로 동일하므로, 중복 설명은 생략한다.
제2 반도체 적층 구조(130)는 제1 도전형 반도체층(133), 활성층(135), 및 제2 도전형 반도체층(137)을 포함할 수 있다. 제2 반도체 적층 구조(130)는 도 6을 참조하여 설명한 제2 발광 다이오드 칩(200)의 제2 반도체 적층 구조와 실질적으로 동일하다. 특히, 제1 도전형 반도체층(133), 활성층(135), 및 제2 도전형 반도체층(137)은 각각 도 6을 참조하여 설명한 제2 발광 다이오드 칩(200)의 n형 반도체층, 활성층, 및 p형 반도체층과 실질적으로 동일하므로 ,중복 설명은 생략한다.
제1 투명 전극(129)은 제1 반도체 적층 구조(120)의 제2 도전형 반도체층(127)에 콘택할 수 있다. 제1 투명 전극(129)은 투명 도전성 산화물(Transparent conductive Oxide; TCO)이나 금속층을 이용하여 형성될 수 있다. 투명 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 제1 투명 전극(129)은 제1 반도체 적층 구조(120) 또는 제2 반도체 적층 구조(130)에서 생성된 광을 투과시킨다.
제2 투명 전극(139)은 제2 반도체 적층 구조(130)의 제2 도전형 반도체층(137)에 콘택할 수 있다. 제2 투명 전극(139)은 투명 도전성 산화물(Transparent conductive Oxide; TCO)이나 금속층을 이용하여 형성될 수 있다. 투명 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 제2 투명 전극(139)은 제1 반도체 적층 구조(120) 또는 제2 반도체 적층 구조(130)에서 생성된 광을 투과시킨다.
절연층(150)은 제1 발광부(WL)와 제2 발광부(RL) 사이에 배치된다. 절연층(150)은 제1 발광부(WL)와 제2 발광부(RL)를 결합시킬 수 있다. 예를 들어, 절연층(150)은 제1 투명 전극(129)과 제2 투명 전극(139) 사이에 개재될 수 있다.
절연층(150)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있다. 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 절연층(150)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
일 실시예에 있어서, 도 9에 도시한 바와 같이, 상기 혼색 발광 장치는 제1 기판(121)을 더 포함할 수 있다. 제1 기판(121)은 제1 발광부(WL) 측에 배치될 수 있다. 제1 기판(121)은 제1 반도체 적층 구조(120)를 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제1 기판(121)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 몇몇 실시예들에 있어서, 도 1을 참조하여 위에서 설명된 핵층 및 고온 버퍼층이 기판(121) 상에 형성될 수 있다.
제1 발광부(WL) 및 제2 발광부(RL)에서 생성된 광은 제1 기판(121)을 통해 외부로 방출될 수 있다. 이와 같이, 제1 기판(121)은 제1 발광부(WL) 및 제2 발광부(RL)에서 생성된 광을 투과시키는 투명 기판일 수 있다.
다른 실시예에 있어서, 도 10에 도시한 바와 같이, 상기 혼색 발광 장치는 제2 기판(131)을 더 포함할 수 있다. 제2 기판(131)은 제2 발광부(RL) 측에 배치될 수 있다. 제2 기판(131)은 제2 반도체 적층 구조(130)를 성장시키기 위해 사용될 수 있는 기판, 예컨대 Si 기판, GaAs 기판 또는 GaP 기판 등일 수 있다. 제1 발광부(WL) 및 제2 발광부(RL)에서 생성된 광은 제2 기판(131)으로부터 멀어지는 방향으로 방출될 수 있으며, 따라서, 제2 기판(131)은 불투명 기판일 수도 있다.
혼색 발광 장치는 예를 들어, 제1 기판(121) 및 제2 기판(131) 상에 각각 제1 도전형 반도체층(123, 133), 활성층(125, 135), 및 제2 도전형 반도체층(127, 137)을 성장시키고, 제2 도전형 반도체층들(127, 137) 상에 각각 제1 투명 전극(129) 및 제2 투명 전극(139)을 형성한 후, 제1 투명 전극(129)과 제2 투명 전극(139)이 서로 마주보도록 절연층(150)을 이용하여 본딩함으로써 형성될 수 있다. 그 후, 제2 기판(131)이 분리됨으로써 도 9와 같은 발광 장치가 제조되거나, 제1 기판(121)이 분리됨으로써 도 10과 같은 발광 장치가 제조될 수 있다. 제1 기판(121) 및 제2 기판(131)이 모두 제거되고, 제1 발광부(WL) 또는 제2 발광부(RL)에 다른 기판이 부착될 수도 있다.
몇몇 실시예들에 있어서, 제1 투명 전극과 제2 투명 전극을 본딩하기 전에, 제1 반도체 적층 구조(120) 또는 제2 반도체 적층 구조(130)가 패터닝될 수 있으며, 및/또는, 추가의 전극 패드들이 제1 투명 전극(129) 또는 제2 투명 전극(139) 상에 형성될 수 있다.
도 11은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 11을 참조하면, 본 실시예에 따른 혼색 발광 장치는 도 10의 발광 장치와 대체로 유사하나, 절연층(150)이 제1 투명 전극(129)과 제1 도전형 반도체층(133)을 결합하는 것에 차이가 있다. 활성층(135)은 제1 도전형 반도체층(133) 상에 배치되며, 제2 도전형 반도체층(137)은 활성층(135) 상에 배치된다. 제2 투명 전극(139)은 제2 도전형 반도체층(137) 상에 위치할 수 있다.
본 실시예에 있어서, 제2 반도체 적층 구조(130)에서 생성된 광은 제1 기판(121)을 통해 방출될 수 있으며, 이 경우, 광은 제2 투명 전극(139)을 통해 진행할 필요가 없다. 따라서, 제2 투명 전극(139) 대신 또는 제2 투명 전극(139)에 더하여 제2 도전형 반도체층(137) 상에 반사 금속층이 배치될 수도 있다.
본 실시예에 따른 혼색 발광 장치는 예를 들어, 제2 기판(131) 상에 성장된 제2 반도체 적층 구조(130)와 제2 투명 전극(139)을 임시 기판에 전사하고, 제2 기판(131)을 먼저 분리한 후, 제2 반도체 적층 구조(130)와 제1 반도체 적층 구조(120)를 결합함으로써 제조될 수 있다. 임시 기판은 제2 반도체 적층 구조(130)와 제1 반도체 적층 구조(120)가 결합된 후 분리될 수 있으며, 따라서, 상기 발광 장치는 제2 절연층(150)으로부터 이격된 제2 투명 전극(139)을 가질 수 있다.
본 실시예에 있어서, 상기 발광 장치는 제2 기판(131)이 제거되고 제1 기판을 포함하도록 예시된 바와 같이 설명된다. 몇몇 실시예들에 있어서, 도 12를 참조하여 설명된 유사한 공정을 통해, 제2 기판(131) 상기 발광 장치 내에 보유되고, 제1 기판(121)이 제거될 수도 있다. 도 12의 예시된 실시예에서, 제2 투명 전극(139)은 제1 반도체 적층 구조(120) 또는 제2 반도체 적층 구조(130)에서 생성된 광에 투명할 것이다. 또한, 도 12의 예시된 실시예에서, 제1 반도체 적층 구조(120) 및 제2 반도체 적층 구조(130)에서 생성된 광이 제2 기판(131)을 통해 외부로 방출될 경우, 제1 투명 전극(129) 대신 또는 제1 투명 전극(129)에 더하여 반사 금속층이 제2 도전형 반도체층(127) 상에 배치될 수도 있다.
도 13은 또 다른 실시예에 따른 혼색 발광 장치의 기본 구조의 개략적인 단면도이다.
도 13을 참조하면, 본 실시예에 따른 혼색 발광 장치는 도 8을 참조하여 설명한 발광 장치와 대체로 유사하나, 도 8에 도시된 절연층(150) 대신 투명 전극(159)에 의해 제1 발광부(WL)와 제2 발광부(RL)가 결합된 것에 차이가 있다. 예를 들어, 도 9의 제1 투명 전극(129)과 제2 투명 전극(139)을 직접 본딩함으로써 도 13의 투명 전극(159)이 형성될 수 있다.
투명 전극(159)은 제2 도전형 반도체층들(127, 137)에 공통으로 전기적으로 접속되며, 따라서, 제1 반도체 적층 구조(120)의 제2 도전형 반도체층(127)과 제2 반도체 적층 구조(130)의 제2 도전형 반도체층(137)은 서로 전기적으로 접속된다.
몇몇 실시예들에 있어서, 제1 기판(121)이 제1 도전형 반도체층(123) 측에 배치될 수도 있고, 제2 기판(131)이 제1 도전형 반도체층(133) 측에 배치될 수도 있다.
위에서, 제1 발광부(WL)와 제2 발광부(RL)가 절연층(150) 또는 투명 전극층(159)에 의해 결합된 혼색 발광 장치의 적층 구조가 실시예들에 따라 설명되었다. 상기 혼색 발광 장치의 적층 구조는 이에 한정되는 것은 아니며, 다른 다양한 구성들이 또한 가능할 것이다. 한편, 제1 발광부(WL)와 제2 발광부(RL)에 외부 전원을 공급하기 위해 전극들이 배치될 수 있다. 이하에서, 전극들이 형성된 다양한 구조의 혼색 발광 장치들에 대해 상세히 설명할 것이다.
도 14는 일 실시예에 따른 혼색 발광 장치(1000a)의 개략적인 평면도이고, 도 15a는 도 14의 절취선 A-A'를 따라 취해진 개략적인 단면도이며, 도 15b는 도 14의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도면들에서, 본딩 패드들(167a, 167b, 167c)이 혼색 발광 장치의 위쪽에 배치된 것으로 도시 및 설명된다. 그러나 몇몇 실시예들에 있어서, 혼색 발광 장치는 회로 기판 또는 리드 프레임 상에 플립 본딩될 수 있으며, 이 경우, 본딩 패드들(167a, 167b, 167c)이 상기 장치의 아래쪽에 배치된다.
도 14, 도 15a, 및 도 15b를 참조하면, 혼색 발광 장치(1000a)는 제1 반도체 적층 구조(120), 제2 반도체 적층 구조(130), 제1 투명 전극(129), 제2 투명 전극(139), 하부 p 전극 패드(147), 상부 p 전극 패드(157), 절연층(150), 평탄화층(161), 측벽 절연층(163), 매립 비아들(165a, 165b, 165c, 165d), 및 제1 내지 제3 본딩 패드들(167a, 167b, 167c)을 포함할 수 있다.
나아가, 혼색 발광 장치(1000a)는 제2 반도체 적층 구조(130)를 관통하는 관통홀들(H1, H2), 제2 반도체 적층 구조(130)를 부분적으로 관통하는 관통홀(H3), 및 제2 반도체 적층 구조(130) 상에 형성된 관통홀(H4)을 포함할 수 있다.
혼색 발광 장치(1000a)는 제1 발광부(WL) 및 제2 발광부(RL)의 기본적인 층 구조는 도 11를 참조하여 설명한 바와 유사하나, 제1 투명 전극(129) 및 제2 투명 전극(139) 상에 각각 하부 p 전극 패드(147) 및 상부 p 전극 패드(157)가 추가될 수 있다.
도 15a 및 도 15b에 도시되듯이, 본 개시의 실시예들은 제1 및 제2 반도체 적층 구조들(120, 130)이 수직 방향으로 적층된다. 기판(121) 상에 제1 반도체 적층 구조(120)가 배치되고, 제1 반도체 적층 구조(120)에 제2 반도체 적층 구조(130)가 결합된다. 제2 반도체 적층 구조(130)가 상기 제1 반도체 적층 구조(120)에 결합되기 전에, 제1 투명 전극(129) 상에 하부 p 전극 패드(147)가 형성될 수 있다. 하부 p 전극 패드(147)는 예를 들어, 리프트 오프 기술을 이용하여 형성될 수 있다. 하부 p 전극 패드(147)는 금속층으로 형성될 수 있다. 하부 p 전극 패드(147)는 예를 들어, 예를 들어, Cr/Au/Ti로 형성될 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예들에 있어서, 하부 p 전극 패드(147)는 생략될 수도 있다.
제2 반도체 적층 구조(130)가 제2 기판 상에 성장된 후, 상기 제2 반도체 적층 구조(130)는 TBDB(themporary bonding debonding) 기술을 이용하여 절연층(150)에 의해 제1 반도체 적층 구조(120)에 본딩될 수 있다. 제2 투명 전극(139)은 제2 반도체 적층 구조(130)를 제1 반도체 적층 구조(120)에 본딩하기 전 또는 후에 형성될 수 있다.
상부 p 전극 패드(157)는 제2 투명 전극(139) 상에 부분적으로 형성될 수 있다. 상부 p 전극 패드(157)는 금속층으로 형성될 수 있으며, 그 재료는 특별히 한정되지 않는다. 상부 p 전극 패드(157)는 하부 p 전극 패드(147)를 형성한 재료와 동일 재료로 형성될 수 있으나, 이에 한정되지 않는다. 상부 p 전극 패드(157)는 하부 p 전극 패드(147)와 중첩하지 않도록 배치될 수 있다.
평탄화층(161)은 제2 투명 전극(139) 및 상부 p 전극 패드(157)를 덮을 수 있다. 평탄화층(161)은 평탄한 상면을 가질 수 있다. 평탄화층(161)은 제2 도전형 반도체층(137) 상부 영역에 배치된다. 평탄화층(161)의 측면은 제2 도전형 반도체층(137)과 나란할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 도 15a 및 도 15b에 도시한 바와 같이, 평탄화층(161)의 측면은 제2 반도체 적층 구조(130)의 가장자리로부터 내측으로 리세스될 수 있다. 또한, 평탄화층(161)의 측면은 제2 투명 전극(139)의 측면과 나란할 수 있다. 평탄화층(161)은 사진 및 식각 공정에 의해 패터닝될 수 있으며, 이때, 제2 투명 전극(139)도 함께 패터닝될 수 있다. 이에 따라, 평탄화층(161)의 주위에 제2 도전형 반도체층(137)이 노출될 수 있다. 평탄화층(161)은 알루미늄 산화막, 실리콘 산화막, 또는 실리콘 질화막으로 형성될 수 있다.
관통홀들(H1, H2, H3, H4)은 제1 발광부(WL) 및 제2 발광부(RL)에 전기적 통로를 제공하기 위해 형성될 수 있다. 관통홀들(H1, H2, H3, H4)은 서로 이격된다. 관통홀들(H1, H2, H3, H4)은 서로 다른 깊이를 갖기 때문에, 서로 다른 공정을 이용하여 형성될 수 있다.
관통홀(H1)은 평탄화층(161), 제2 투명 전극(139), 제2 반도체 적층 구조(130), 절연층(150), 제1 투명 전극(129), 제2 도전형 반도체층(127), 및 활성층(125)을 관통할 수 있으며, 제1 도전형 반도체층(123)을 노출시킬 수 있다. 관통홀(H2)은 평탄화층(161), 제2 투명 전극(139), 제2 반도체 적층 구조(130), 절연층(150)을 관통하여 하부 p 전극 패드(147)를 노출시킬 수 있다. 관통홀(H3)은 평탄화층(161), 제2 투명 전극(139), 제2 도전형 반도체층(137), 및 활성층(135)을 관통하여 제1 도전형 반도체층(123)을 노출시킬 수 있다. 관통홀(H4)은 평탄화층(161)을 관통하여 상부 p 전극 패드(157)를 노출시킬 수 있다.
측벽 절연층(163)은 관통홀들(H1, H2, H3, H4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 측벽 절연층(163)은 예컨대, 화학 기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다. 관통홀들(H1, H2, H3, H4)이 형성된 후, 측벽 절연층(163)이 평탄화층(161) 및 관통홀들(H1, H2, H3, H4)의 내부를 덮도록 형성될 수 있다. 그 후, 블랭킷 식각을 통해 관통홀들 바닥에 형성된 측벽 절연층이 제거되어, 예를 들어, 바닥면을 노출시키는 개구부들이 형성될 수 있다.
매립 비아들(165a, 165b, 165c, 165d)은 각각 관통홀들(H1, H2, H3, H4)을 채울 수 있다. 매립 비아들(165a, 165b, 165c)은 측벽 적연층(163)에 의해 관통홀들(H1, H2, H3)의 내벽으로부터 절연되며, 따라서 전기적 단락이 방지된다.
매립 비아(165a)는 제1 반도체 적층 구조(120)의 제1 도전형 반도체층(123)에 전기적으로 접속된다. 매립 비아(165b)는 하부 p 전극 패드(147)에 전기적으로 접속되며, 하부 p 전극 패드(147) 및 제1 투명 전극(129)을 통해 제2 도전형 반도체층(127)에 전기적으로 접속될 수 있다. 매립 비아(165c)는 제2 반도체 적층 구조(130)의 제1 도전형 반도체층(133)에 전기적으로 접속되고, 매립 비아(165d)는 상부 p 전극 패드(157)에 전기적으로 접속될 수 있다.
매립 비아들(165a, 165b, 165c, 165d)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(H1, H2, H3, H4)을 Cu 등의 도전 재료로 채운 후, 화학기계 연마 기술을 이용하여 평탄화층(161) 상의 금속층들을 제거함으로써 매립 비아들(165a, 165b, 165c, 165d)이 형성될 수 있다. 도 15a 및 도 15b에 도시한 바와 같이, 매립 비아들(165a, 165b, 165c)은 바닥면보다 관통홀들(H1, H2, H3)의 입구에서 상대적으로 더 넓은 폭을 가질 수 있으며, 이에 따라, 전기적인 접속을 강화할 수 있다. 한편, 매립 비아(165d)는 윗면과 바닥면이 대체로 동일한 크기를 갖는 기둥 형상을 가질 수 있다.
매립 비아들(165a, 165b, 165c, 165d)은 동일 공정을 통해 함께 형성될 수 있다. 이에 따라, 매립 비아들(165a, 165b, 165c, 165d)의 상면이 평탄화층(161)과 대체로 나란할 수 있다.
평탄화층(161)의 각 영역들 상에 본딩 패드들(167a, 167b, 167c)이 배치될 수 있다. 제1 본딩 패드(167a)는 매립 비아(165a)에 전기적으로 접속하며, 또한, 횡방향으로 연장되어 매립 비아(165c)에 전기적으로 접속될 수 있다. 이에 따라, 제1 반도체 적층 구조(120)의 제1 도전형 반도체층(123)과 제2 반도체 적층 구조(130)의 제1 도전형 반도체층(133)이 전기적으로 공통으로 연결될 수 있다. 제1 본딩 패드(167a)는 도 14에 도시된 바와 같이 매립 비아들(165a, 165c)을 덮을 수 있다.
제2 본딩 패드(167b)는 매립 비아(165b)에 전기적으로 접속된다. 제2 본딩 패드(167b)는 매립 비아(165b)를 덮을 수 있다. 제3 본딩 패드(167c)는 매립 비아(165d)에 전기적으로 접속된다. 제3 본딩 패드(167c)는 매립 비아(165d)를 덮을 수 있다.
본 실시예에 있어서, 제1 내지 제3 본딩 패드들(167a, 167b, 167c) 각각은 평탄화층(161) 상에 배치된다. 제1 내지 제3 본딩 패드들(167a, 167b, 167c)은 동일 공정으로 함께 형성될 수 있으며, 따라서, 이들의 상면은 동일면 상에 배치될 수 있다.
본 실시예에 있어서, 혼색 발광 장치(1000a)를 회로 기판 등에 본딩할 때, 제1 내지 제3 본딩 패드들(167a, 167b, 167c)이 솔더 페이스트 등의 본딩재에 의해 회로 기판 상의 패드들에 본딩될 수 있다. 몇몇 실시예들에 있어서, 제1 내지 제3 본딩 패드들(167a, 167b, 167c) 상에 범프들이 추가로 형성될 수 있고, 상기 범프들을 이용하여 혼색 발광 장치(1000a)를 회로 기판 상에 본딩할 수도 있다.
본 실시예에 따른 혼색 발광 장치(1000a)는 제1 반도체 적층 구조(120)를 이용하여 다색광을 방출하고, 제2 반도체 적층 구조(130)를 이용하여 적색광을 방출할 수 있다. 다색광은 적색광보다 짧은 파장을 갖는다. 예를 들어, 다색광은 청색광 및 황색광의 혼합광일 수 있다. 혼색 발광 장치(1000a)는 다색광과 적색광의 조합에 의해 혼색광, 예를 들어 백색광을 구현할 수 있으며, 이에 따라, 연색성을 개선할 수 있다.
나아가, 제1 반도체 적층 구조(120)의 제1 도전형 반도체층(123)과 제2 반도체 적층 구조(130)의 제1 도전형 반도체층(133)을 공통으로 전기적으로 접속시킴으로써 제1 본딩 패드(167a) 하나에 제1 도전형 반도체층들(123, 133)을 전기적으로 연결할 수 있다. 따라서, 3개의 본딩 패드들(167a, 167b, 167c)을 이용하여 제1 반도체 적층 구조(120)와 제2 반도체 적층 구조(130)을 독립적으로 구동할 수 있다. 더욱이, 제1 반도체 적층 구조(120)의 제1 도전형 반도체층(123)과 제2 도전형 반도체층(127)에 전기적으로 접속되는 매립 비아들(165a, 165b)은 혼색 발광 장치(1000a) 내에서 대각 방향으로 배치된다. 또한, 제2 반도체 적층 구조(130)의 제1 도전형 반도체층(133)과 제2 도전형 반도체층(137)에 전기적으로 접속되는 매립 비아들(165c, 165d)은 혼색 발광 장치(1000a) 내에서 대각 방향으로 배치된다. 제1 반도체 적층 구조(120)에 접속되는 매립 비아들(165a, 165b) 및 제2 반도체 적층 구조(130)에 전기적으로 접속되는 매립 비아들(165c, 165d)을 대각 방향으로 배치함으로써 제1 반도체 적층 구조(120) 및 제2 반도체 적층 구조(130) 내의 전류 분산을 도울 수 있으며, 이에 따라, 발광 효율을 증가시킬 수 있다.
본 실시예에 있어서, 제1 반도체 적층 구조(120)의 제1 도전형 반도체층(123)과 제2 반도체 적층 구조(130)의 제1 도전형 반도체층(133)이 공통으로 전기적으로 접속되는 것으로 설명지만, 이에 한정되는 것은 아니다. 예를 들어, 몇몇 실시예들에 있어서, 제1 반도체 적층 구조(120)의 제2 도전형 반도체층(127)과 제2 반도체 적층 구조(130)의 제2 도전형 반도체층(137)이 공통으로 전기적으로 접속될 수 있다. 이 경우, 제1 본딩 패드(167a)는 매립 비아들(165a, 165c) 상에 각각 배치되도록 분할되고, 제2 본딩 패드(167b)와 제3 본딩 패드(167c)는 서로 연결되며, 따라서, 제1 반도체 적층 구조(120)의 제2 도전형 반도체층(127)과 제2 반도체 적층 구조(130)의 제2 도전형 반도체층(137)이 공통으로 전기적으로 접속될 수 있다.
또 다른 실시예에 있어서, 제1 반도체 적층 구조(120)의 제2 도전형 반도체층(127)과 제2 반도체 적층 구조(130)의 제2 도전형 반도체층(137)을 하나의 본딩 패드에 전기적으로 연결할 수도 있다. 이 경우, 두 개의 본딩 패드들을 이용하여 제1 반도체 적층 구조(120)와 제2 반도체 적층 구조(130)를 동시에 구동할 수 있다.
도 16은 또 다른 실시예에 따른 혼색 발광 장치(1000b)의 개략적인 평면도이고, 도 17a는 도 16의 절취선 C-C'를 따라 취해진 개략적인 단면도이며, 도 17b는 도 16의 절취선 D-D'를 따라 취해진 개략적인 단면도이다.
도 16, 도 17a, 및 도 17b를 참조하면, 본 실시예에 따른 혼색 발광 장치(1000b)는 도 14, 도 15a, 및 도 15b를 참조하여 설명한 혼색 발광 장치(1000a)와 대체로 유사하나, 제1 반도체 적층 구조(120)이 패터닝되고, 하부 n 전극 패드(147a)를 더 포함하는 것에 차이가 있다.
더 구체적으로, 제1 반도체 적층 구조(120)의 제1 투명 전극(129), 제2 도전형 반도체층(127), 및 활성층(125)이 패터닝되어 제1 도전형 반도체층(123)이 노출된다. 하부 n 전극 패드(147a)는 노출된 제1 도전형 반도체층(123) 상에 형성될 수 있다. 하부 n 전극 패드(147a)는 제1 도전형 반도체층(123)에 오믹 콘택하는 물질층, 예컨대 Cr/Au/Ti로 형성될 수 있다.
한편, 하부 p 전극 패드(147b)는 제1 투명 전극(129) 상에 배치될 수 있다. 하부 p 전극 패드(147b)의 상면 높이는 하부 n 전극 패드(147a)의 상면 높이와 대체로 유사할 수 있다.
관통홀(H1)은 제1 도전형 반도체층(123)을 노출시키는 대신 하부 n 전극 패드(147a)를 노출시킬 수 있다. 하부 n 전극 패드(147a)의 상면 높이가 하부 p 전극 패드(147b)의 상면 높이와 대체로 유사하므로, 관통홀들(H1, H2)은 동일 공정으로 함께 형성될 수 있다.
본 실시예에 있어서, 제1 반도체 적층 구조(120)를 패터닝하는 것은 절연층(150)을 이용하여 제1 반도체 적층 구조(120)와 제2 반도체 적층 구조(130)를 결합하기 전에 수행될 수 있다. 따라서, 절연층(150)은 노출된 제1 도전형 반도체층(123)을 덮을 수 있으며, 제1 투명 전극(129)의 상면과 함께, 제1 투명 전극(129), 제2 도전형 반도체층(127) 및 활성층(125)의 측면을 덮을 수 있다.
본 실시예에서, 제1 반도체 적층 구조(120)가 패터닝된 것을 설명하지만, 몇몇 실시예들에 있어서, 제2 반도체 적층 구조(130)도 패터닝되어 제1 도전형 반도체층(133)이 노출될 수 있으며, 노출된 제1 도전형 반도체층(133) 상에 상부 n 전극 패드가 형성될 수도 있다. 또한, 상부 p 전극 패드(157b)는 제2 투명 전극(139) 상에 배치될 수 있다. 이 경우, 상부 p 전극 패드(157b)의 상면 높이와 제1 도전형 반도체층(133) 상에 형성된 상부 n 전극 패드의 상면 높이가 대체로 유사하게 형성될 수 있으며, 따라서, 관통홀들(H3, H4)을 동일 공정으로 함께 형성할 수도 있다.
도 18a 및 도 18b는 또 다른 실시예에 따른 혼색 발광 장치(1000c)의 개략적인 단면도들이다.
도 18a 및 도 18b를 참조하면, 본 실시예에 따른 혼색 발광 장치(1000c)는 도 14, 도 15a, 및 도 15b를 참조하여 설명한 혼색 발광 장치(1000a)와 대체로 유사하나, 제2 투명 전극(139)이 절연층(150) 표면 상에 배치되고, 제1 도전형 반도체층(133)이 절연층(150)으로부터 이격된 것에 차이가 있다. 제1 기판(121) 상에 배치된 제1 반도체 적층 구조(120), 제2 반도체 적층 구조(130), 제1 투명 전극(129), 및 제2 투명 전극(139)의 적층 순서는 앞서 도 9를 참조하여 설명한 발광 소자와 유사하며, 따라서, 중복 설명은 생략한다.
평탄화층(161)은 제1 도전형 반도체층(133)을 덮는다. 평탄화층(161)은 알루미늄 산화막, 실리콘 산화막, 또는 실리콘 질화막으로 형성될 수 있다. 도 14, 도 15a, 및 도 15b를 참조하여 앞서 설명한 바와 같이, 몇몇 실시예들에 있어서, 평탄화층(161)은 제1 도전형 반도체층(133)의 가장자리를 노출시키도록 리세스될 수 있다.
본 실시예에 있어서, 관통홀(H1)은 제1 도전형 반도체층(123)을 노출시킬 수 있다. 다른 실시예에 있어서, 도 16을 참조하여 설명한 바와 같이 제1 반도체 적층 구조(120)이 패터닝되고 하부 n 전극 패드가 노출된 제1 도전형 반도체층(123) 상에 형성될 수도 있으며, 관통홀(H1)은 하부 n 전극 패드를 노출시킬 수도 있다.
관통홀(H2)은 제1 투명 전극(129)을 노출시킬 수 있다. 다른 실시예에 있어서, 도 14 또는 도 16을 참조하여 설명한 바와 같이, 제1 투명 전극(129) 상에 하부 p 전극 패드가 배치될 수 있으며, 관통홀(H2)은 하부 p 전극 패드를 노출시킬 수도 있다.
관통홀(H3)은 제1 도전형 반도체층(133)을 노출시킬 수 있다. 몇몇 실시예들에 있어서, 제1 도전형 반도체층(133) 상에 상부 n 전극 패드가 추가될 수 있으며, 관통홀(H3)은 상부 n 전극 패드를 노출시킬 수도 있다. 관통홀(H4)은 평탄화층(161), 제2 반도체 적층 구조(130)를 관통하고, 제2 투명 전극(139)을 노출시킬 수 있다.
측벽 절연층(163)이 관통홀들(H1, H2, H3, H4)의 내벽을 덮을 수 있으며, 바닥면을 노출시킬 수 있다. 또한, 앞서 설명한 바와 같이, 관통홀들(H1, H2, H3, H4) 내에 매립 비아들(165a, 165b, 165c, 165d)이 각각 형성되고, 본딩 패드들(167a, 167b, 167c)이 매립 비아들(165a, 165b, 165c,1 65d)을 덮도록 평탄화층(161) 상에 배치될 수 있다.
본 실시예에 따르면, 제1 본딩 패드(167a)는 매립 비아들(165a, 165c)을 전기적으로 연결하며, 따라서, 제1 반도체 적층 구조(120) 및 제2 반도체 적층 구조(130)의 제1 도전형 반도체층들(123, 133)이 공통으로 전기적으로 연결된다. 한편, 제2 본딩 패드(167b)는 매립 비아(165b) 및 제1 투명 전극(129)을 통해 제2 도전형 반도체층(127)에 전기적으로 연결될 수 있으며, 제3 본딩 패드(167c)는 매립 비아(165d) 및 제2 투명 전극(139)을 통해 제2 도전형 반도체층(137)에 전기적으로 연결될 수 있다. 다른 실시예에 있어서, 제1 반도체 적층 구조(120) 및 제2 반도체 적층 구조(130)의 제2 도전형 반도체층들(127, 137)이 공통으로 전기적으로 연결되고, 제1 도전형 반도체층들(123, 133)이 전기적으로 이격될 수도 있다. 또 다른 실시예에 있어서, 제1 반도체 적층 구조(120) 및 제2 반도체 적층 구조(130)의 제1 도전형 반도체층들(123, 133)이 공통으로 전기적으로 연결되고, 제2 도전형 반도체층들(127, 137)이 또한 공통으로 전기적으로 연결될 수 있다.
도 19a 및 도 19b는 또 다른 실시예에 따를 혼색 발광 장치(1000d)의 개략적인 단면도들이다.
도 19a 및 도 19b를 참조하면, 본 실시예에 따른 혼색 발광 장치(1000d)는 제1 반도체 적층 구조(120)와 제2 반도체 적층 구조(130)을 결합하는 투명 전극(159)을 포함한다. 특히, 제1 반도체 적층 구조(120)와 제2 반도체 적층 구조(130)는 투명 전극(159)에 의해 서로 본딩된다. 투명 전극(159)은 제1 반도체 적층 구조(120)의 제2 도전형 반도체층(127) 및 제2 반도체 적층 구조(130)의 제2 도전형 반도체층(137)에 공통으로 전기적으로 접속된다.
관통홀(H1)은 투명 전극(159)을 노출시키며, 관통홀(H2)은 제1 도전형 반도체층(123)을 노출시키고, 관통홀(H3)은 제1 도전형 반도체층(133)을 노출시킨다. 본 실시예에 있어서, 혼색 발광 장치(1000d)는 3개의 관통홀들(H1, H2, H3)을 가질 수 있으며, 제4 관통홀(H4)은 생략될 수 있다.
앞서 설명한 바와 같이, 측벽 절연층(163)이 형성되고, 관통홀들(H1, H2, H3) 내에 매립 비아들(165a, 165b, 165c)이 형성되며, 평탄화층(161) 상에 본딩 패드들(167a, 167b, 167c)이 형성될 수 있다.
본 실시예에 있어서, 제1 본딩 패드(167a)는 투명 전극(159)을 통해 제2 도전형 반도체층들(127, 137)에 공통으로 전기적으로 연결될 수 있으며, 제2 및 제3 본딩 패드들(167b, 167c)은 각각 제1 도전형 반도체층(123) 및 제1 도전형 반도체층(133)에 전기적으로 연결될 수 있다.
도 20은 또 다른 실시예에 따른 혼색 발광 장치(1000e)의 개략적인 평면도이고, 도 21a는 도 20의 절취선 E-E'를 따라 취해진 개략적인 단면도이며, 도 21b는 도 20의 절취선 F-F'를 따라 취해진 개략적인 단면도이다. 도 22는 도 20의 발광 소자의 개략적인 회로도이다.
도 20, 도 21a, 및 도 21b를 참조하면, 본 실시예에 따른 혼색 발광 장치(1000e)는 도 14, 도 15a, 및 도 15b를 참조하여 설명한 혼색 발광 장치(1000a)와 대체로 유사하나, 복수의 발광셀(C1, C2)을 갖는 점에서 차이가 있다. 각 발광셀(C1, C2)의 층 구조는 혼색 발광 장치(1000a)와 대체로 유사하므로, 중복 설명은 생략한다.
발광셀들(C1, C2)은 기판(121) 상에서 서로 이격된다. 제1 반도체 적층 구조(120)와 제2 반도체 적층 구조(130)를 절연층(150)을 이용하여 본딩한 후, 제2 투명 전극(139), 제2 반도체 적층 구조(130), 절연층(150), 제1 투명 전극(129), 제1 반도체 적층 구조(120)를 차례로 식각하여 서로 이격된 발광셀들(C1, C2)을 형성할 수 있다.
평탄화층(261)은 발광셀들(C1, C2)과 함께 발광셀들(C1, C2) 사이의 분리 영역 내 기판(121)을 덮을 수 있다. 평탄화층(261)의 상면은 평탄할 수 있다.
발광셀들(C1, C2) 각각에 도 14, 도 15a, 및 도 15b를 참조하여 설명한 바와 같이 관통홀들(H1, H2, H3, H4) 및 측벽 절연층(163)이 형성되고, 관통홀들(H1, H2, H3, H4) 내에 매립 비아들(265a, 265b, 265c, 265d)이 형성된다.
또한, 도 14, 도 15a, 및 도 15b를 참조하여 설명한 바와 같이, 제1 반도체 적층 구조(120)의 제1 도전형 반도체층(123)과 제2 도전형 반도체층(127)에 전기적으로 접속되는 매립 비아들(265a, 265b)은 각 발광셀(C1, C2) 내에서 대각 방향으로 배치된다. 또한, 제2 반도체 적층 구조(130)의 제1 도전형 반도체층(133)과 제2 도전형 반도체층(137)에 전기적으로 접속되는 매립 비아들(265c, 265d)은 각 발광셀(C1, C2) 내에서 대각 방향으로 배치된다. 제1 반도체 적층 구조(120)에 접속되는 매립 비아들(265a, 265b) 및 제2 반도체 적층 구조(130)에 전기적으로 접속되는 매립 비아들(265c, 265d)을 대각 방향으로 배치함으로써 제1 반도체 적층 구조(120) 및 제2 반도체 적층 구조(130) 내의 전류 분산을 도울 수 있으며, 이에 따라, 발광 효율을 증가시킬 수 있다.
이어서, 본딩 패드들(267a, 267b, 267c)과 함께 커넥터들(267e, 267f)이 형성될 수 있다. 본딩 패드(267a)는 제2 발광셀(C2) 상에 배치될 수 있으며, 제2 발광셀(C2) 내의 매립 비아들(265a, 265c)을 통해 제1 도전형 반도체층들(123, 133)에 전기적으로 접속될 수 있다.
본딩 패드(267b) 및 본딩 패드(267c)는 제1 발광셀(C1) 상에 배치될 수 있으며, 각각 매립 비아들(265b, 265c)에 전기적으로 접속될 수 있다.
한편, 커넥터들(267e, 267f)은 제1 발광셀(C1)과 제2 발광셀(C2)을 전기적으로 연결한다. 더 구체적으로, 커넥터(267e)는 제1 발광셀(C1)의 매립 비아들(265a, 265c)과 제2 발광셀(C2)의 매립 비아(265d)를 서로 전기적으로 연결하고, 커넥터(267f)는 제1 발광셀(C1)의 매립 비아들(265a, 265c)과 제2 발광셀(C2)의 매립 비아(265b)를 서로 전기적으로 연결한다.
이에 따라, 도 22에 도시한 바와 같이, 제1 발광셀(C1)의 제1 발광부(WL1)와 제2 발광부(RL1), 그리고, 제2 발광셀(C2)의 제1 발광부(WL2)와 제2 발광부(RL2)가 직병렬로 연결된 혼색 발광 장치(1000e)가 제공된다. 특히, 제1 발광셀(C1)의 제1 발광부(WL1)와 제2 발광부(RL1)의 제1 도전형 반도체층들(123, 133)이 서로 전기적으로 연결되며, 나아가, 제2 발광셀(C2)의 제1 발광부(WL2)와 제2 발광부(RL2)의 제2 도전형 반도체층들(127, 137)도 전기적으로 연결된다.
본 실시예에 있어서, 관통홀들(H1, H2, H3, H4)이 각각의 발광셀들(C1, C2)에 형성된 것으로 설명하지만, 본 발명이 반드시 이에 한정되는 것은 아니다. 예를 들어, 몇몇 실시예들에 있어서, 관통홀들을 형성하는 대신 메사 식각과 같은 다양한 기술을 이용하여 제1 및 제2 도전형 반도체층들(123, 133, 127, 137) 또는 제1 및 제2 투명 전극들(129, 139)을 노출시킬 수 있으며, 이들에 전기적 접속을 형성할 수 있다.
복수의 발광셀들(C1, C2)은 다양한 방법으로 서로 연결될 수 있다. 이하에서 회로도를 이용하여 발광셀들(C1, C2)을 연결한 발광 소자들에 대해 설명한다.
도 23 내지 도 25는 실시예들에 따른 혼색 발광 장치들(1000f, 1000g, 1000h)을 설명하기 위한 개략적인 회로도들이다.
도 23을 참조하면, 본 실시예에 따른 혼색 발광 장치(1000f)는 도 22를 참조하여 설명한 혼색 발광 장치(1000e)와 대체로 유사하나, 제1 발광셀(C1)의 제1 발광부(WL1)와 제2 발광부(RL1)의 제1 도전형 반도체층들(123, 133)이 서로 전기적으로 분리된 것에 차이가 있다. 나아가, 제2 발광셀(C2)의 제1 발광부(WL2)와 제2 발광부(RL2)의 제2 도전형 반도체층들(127, 137)도 전기적으로 이격된다. 예를 들어, 도 20에 도시된 커넥터들(267e, 267f)이 서로 분리되어 도 23과 같은 회로도를 얻을 수 있다.
도 24를 참조하면, 본 실시예에 따른 혼색 발광 장치(1000g)는 도 22를 참조하여 설명한 혼색 발광 장치(1000e)와 대체로 유사하나, 제1 발광셀(C1)의 제1 발광부(WL1)와 제2 발광부(RL1)의 제2 도전형 반도체층들(127, 137)이 공통으로 전기적으로 연결되고, 제2 발광셀(C2)의 제1 발광부(WL2)와 제2 발광부(RL2)의 제2 도전형 반도체층들(127, 137)이 서로 전기적으로 이격된 것에 차이가 있다. 제1 발광셀(C1)의 제1 발광부(WL1)와 제2 발광부(RL1)의 제1 도전형 반도체층들(123, 133)은 공통으로 전기적으로 연결되며, 제2 발광셀(C2)의 제1 발광부(WL2)와 제2발광부(RL2)의 제1 도전형 반도체층들(123, 133)이 서로 전기적으로 연결된다.
도 25를 참조하면, 본 실시예에 따른 혼색 발광 장치(1000h)에 있어서, 제1 발광셀(C1)의 제1 발광부(WL1)는 제2 발광셀(C2)의 제1 발광부(WL2)와 직렬 연결되고, 제1 발광셀(C1)의 제2발광부(RL1)는 제2 발광셀(C2)의 제2발광부 발광부(RL2)와 직렬 연결된다. 한편, 제1 발광부(WL1, WL2)와 제2 발광부(RL1, RL2)는 서로 전기적으로 이격된다.
위에서, 제1 발광셀(C1)의 제1 발광부(WL1) 및 제2 발광부(RL1)가 연결되는 것으로 설명되고, 제2 발광셀(C2)의 제1 발광부(WL2) 및 제2 발광부(RL2)가 연결되는 것으로 설명하지만, 본 발명은 위에서 설명한 특정 실시예에 한정되는 것은 아니다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 발광 장치에 있어서,
    다색광을 방출하도록 구성된 제1 반도체 적층 구조; 및
    적색광을 방출하도록 구성된 적색광원을 포함하며,
    상기 제1 반도체 적층 구조는,
    제1 도전형 질화물 반도체층;
    상기 제1 도전형 질화물 반도체층 상에 위치하는 활성층; 및
    상기 활성층 상에 위치하는 제2 도전형 질화물 반도체층을 포함하고,
    상기 활성층은 서로 교대로 적층된 복수의 장벽층과 복수의 우물층을 포함하는 다중 양자 우물 구조를 가지며,
    상기 활성층이 다색광을 방출하도록 구성된 발광 장치.
  2. 청구항 1에 있어서,
    상기 적색광원은 상기 제1 반도체 적층 구조에서 방출된 광의 파장을 변환하도록 구성된 형광체를 포함하는 발광 장치.
  3. 청구항 2에 있어서,
    인쇄회로 기판을 더 포함하고,
    상기 제1 반도체 적층 구조는 상기 인쇄회로 기판 상에 배치된 발광 장치.
  4. 청구항 3에 있어서,
    상기 인쇄회로 기판 상의 복수의 위치 각각에 상기 제1 반도체 적층 구조 및 상기 형광체가 함께 배치된 발광 장치.
  5. 청구항 1에 있어서,
    상기 적색광원은 적색광을 방출하도록 구성된 제2 반도체 적층 구조를 포함하는 발광 장치.
  6. 청구항 5에 있어서,
    상기 제2 반도체 적층 구조는 상기 제1 반도체 적층 구조로부터 횡방향으로 이격되어 배치된 발광 장치.
  7. 청구항 6에 있어서,
    인쇄회로 기판을 더 포함하고,
    상기 인쇄회로 기판 상의 복수의 위치 각각에 상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조가 함께 배치된 발광 장치.
  8. 청구항 5에 있어서,
    상기 제2 반도체 적층 구조는 결합층에 의해 상기 제1 반도체 적층 구조에 결합된 발광 장치.
  9. 청구항 8에 있어서,
    상기 제1 반도체 적층 구조측에 배치된 기판을 더 포함하고,
    상기 제1 반도체 적층 구조에서 생성된 다색광 및 상기 제2 반도체 적층 구조에서 생성된 적색광은 상기 기판을 통해 상기 발광 장치의 외부로 방출되도록 구성된 발광 장치.
  10. 청구항 9에 있어서,
    상기 제1 반도체 적층 구조와 상기 제2 반도체 적층 구조는 결합층에 의해 본딩되되, 상기 결합층은 절연층 또는 투명 전극을 포함하는 발광 장치.
  11. 청구항 10에 있어서,
    상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조에 공통으로 전기적으로 접속된 제1 본딩 패드; 및
    상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조에 각각 전기적으로 접속된 제2 본딩 패드 및 제3 본딩 패드를 더 포함하는 발광 장치.
  12. 청구항 11에 있어서,
    상기 제2 반도체 적층 구조는 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고,
    상기 제1 본딩 패드는 상기 제1 반도체 적층 구조의 제1 도전형 질화물 반도체층 및 상기 제2 반도체 적층 구조의 제1 도전형 반도체층에 공통으로 전기적으로 접속되고,
    상기 제2 본딩 패드는 상기 제1 반도체 적층 구조의 제2 도전형 질화물 반도체층에 전기적으로 접속되고,
    상기 제3 본딩 패드는 상기 제2 반도체 적층 구조의 제2 도전형 반도체층에 전기적으로 접속된 발광 장치.
  13. 청구항 12에 있어서,
    상기 제1 내지 제3 본딩 패드들을 상기 제1 도전형 질화물 반도체층, 상기 제1 도전형 반도체층, 상기 제2 도전형 질화물 반도체층, 및 상기 제2 도전형 반도체층에 전기적으로 연결하는 매립 비아들을 더 포함하는 발광 장치.
  14. 청구항 1에 있어서,
    상기 다색광은 청색광 및 황색광을 포함하는 발광 장치.
  15. 발광 장치 제조 방법에 있어서,
    제1 기판 상에 제1 반도체 적층 구조를 성장시켜 제1 웨이퍼를 준비하고,
    제2 기판 상에 제1 반도체 적층 구조를 성장시켜 제2 웨이퍼를 준비하고,
    상기 제1 웨이퍼에 상기 제2 웨이퍼를 본딩하는 것을 포함하되,
    상기 제1 반도체 적층 구조는,
    제1 도전형 질화물 반도체층;
    상기 제1 도전형 질화물 반도체층 상에 위치하는 활성층; 및
    상기 활성층 상에 위치하는 제2 도전형 질화물 반도체층을 포함하고,
    상기 활성층은 서로 교대로 적층된 복수의 장벽층과 복수의 우물층을 포함하는 다중 양자 우물 구조를 가지며,
    상기 활성층이 다색광을 방출하도록 구성되고,
    상기 제2 반도체 적층 구조는 적색광을 방출하도록 구성된, 발광 장치 제조 방법.
  16. 청구항 15에 있어서,
    상기 제1 기판 또는 상기 제2 기판을 제거하는 것을 더 포함하는 발광 장치 제조 방법.
  17. 청구항 16에 있어서,
    상기 제1 반도체 적층 구조 및 상기 제2 반도체 적층 구조에 전기적으로 연결된 본딩 패드들을 형성하는 것을 더 포함하되,
    상기 제2 반도체 적층 구조는 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고,
    상기 본딩 패드들은,
    상기 제1 반도체 적층 구조의 제1 질화물 반도체층 및 상기 제2 반도체 적층 구조의 제1 도전형 반도체층에 공통으로 연결된 제1 본딩 패드;
    상기 제1 반도체 적층 구조의 제2 도전형 질화물 반도체층에 전기적으로 연결된 제2 본딩 패드; 및
    상기 제2 반도체 적층 구조의 제2 도전형 반도체층에 연결된 제3 본딩 패드를 포함하는 발광 장치 제조 방법.
  18. 청구항 17에 있어서,
    상기 본딩 패드들을 상기 제1 도전형 질화물 반도체, 상기 제1 도전형 반도체층, 상기 제2 도전형 질화물 반도체층, 및 상기 제2 도전형 반도체층에 연결하기 위한 매립 비아들을 형성하는 것을 더 포함하는 발광 장치 제조 방법.
  19. 청구항 15에 있어서,
    상기 제1 웨이퍼 및 제2 웨이퍼는 결합층에 의해 본딩되되,
    상기 결합층은 절연층 또는 투명 전극을 포함하는 발광 장치 제조 방법.
  20. 청구항 15에 있어서,
    상기 다색광은 청색광 및 황색광을 포함하는 발광 장치 제조 방법.
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