WO2022088952A1 - 阵列基板及其制造方法、显示装置 - Google Patents

Abstract

一种阵列基板，包括多条数据线（DL）和多个子像素（10）。至少一子像素（10）包括：第一衬底基板（100）、栅极（101）、第一绝缘层（102）、有源层（103）、像素电极（104）、第一电极（105）、第二电极（106）、第二绝缘层（107）、连接电极（108）和公共电极（109）。第一电极（105）位于有源层（103）和像素电极（104）远离第一衬底基板（100）一侧，且连接至有源层（103）并与像素电极（104）接触。第二电极（106）连接至有源层（103）和一数据线（DL）。第二绝缘层（107）具有第一开口（V1），第一开口（V1）与像素电极（104）和第一电极（105）在第一衬底基板（100）上的正投影部分交叠。连接电极（108）通过第一开口（V1）与像素电极（104）和第一电极（105）接触。公共电极（109）远离像素电极（104）一侧且与连接电极（108）间隔开。还提供了一种阵列基板的制造方法和包括该阵列基板的显示装置。

Description

阵列基板及其制造方法、显示装置

相关申请的交叉引用

本公开以中国申请号为202011189386.7，申请日为2020年10月30日的申请为基础，并主张其优先权，该中国申请的公开内容在此作为整体引入本公开中。

技术领域

本公开涉及显示技术领域，尤其涉及一种阵列基板及其制造方法、显示装置。

背景技术

随着显示技术的快速发展，人们对液晶显示装置例如电视机等的分辨率的要求也越来越高，8K分辨率的液晶显示装置逐步成为了研究的热点。

随着液晶显示装置的分辨率的提高，液晶显示装置中的子像素数目越来越多，单个子像素的尺寸也越来越小。

发明内容

根据本公开实施例的一方面，提供一种阵列基板，包括第一衬底基板、多条数据线和连接至所述多条数据线的多个子像素，所述多个子像素中的至少一个包括：第一绝缘层，位于所述第一衬底基板的一侧；栅极，位于所述第一衬底基板与所述第一绝缘层之间；有源层，位于所述第一绝缘层远离所述栅极的一侧；像素电极，位于所述第一绝缘层远离所述第一衬底基板的一侧；第一电极，位于所述有源层和所述像素电极远离所述第一衬底基板的一侧，所述第一电极连接至所述有源层，并且与所述像素电极接触；第二电极，与所述第一电极间隔开，并且连接至所述有源层和所述多条数据线中的一条数据线；第二绝缘层，位于所述像素电极、所述第一电极和所述第二电极远离所述第一衬底基板的一侧，并且具有第一开口，所述第一开口在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影部分交叠，并且与所述第一电极在所述第一衬底基板上的正投影部分交叠；连接电极，通过所述第一开口与所述像素电极和所述第一电极接触；和公共电极，位于所述第二绝缘层远离所述像素电极的一侧，并且与所述连接电极间隔开。

在一些实施例中，所述多个子像素中的部分子像素的公共电极彼此连接，其余子 像素的公共电极彼此间隔开。

在一些实施例中，所述多个子像素包括多列子像素，所述部分子像素包括所述多列子像素中的至少一列子像素，所述至少一列子像素中的每列子像素包括相邻的两个子像素，所述相邻的两个子像素的两个公共电极通过公共电极连接件连接。

在一些实施例中，所述多个子像素包括多行子像素，所述多行子像素中每行子像素中相邻的两个子像素的两个栅极通过栅极连接件连接，所述栅极连接件与所述公共电极连接件和所述数据线部分交叠。

在一些实施例中，所述数据线沿着第一方向延伸，所述数据线包括：第一数据线部，与所述栅极连接件不交叠；和与所述第一数据线部邻接的第二数据线部，与所述栅极连接件部分交叠，其中，所述第二数据线部在与所述第一方向垂直的第二方向上的长度大于所述第一数据线部在所述第二方向上的长度。

在一些实施例中，所述栅极连接件的延伸方向与所述第一方向的夹角大于或等于45度且小于90度。

在一些实施例中，所述第二数据线部在所述第二方向上的长度与所述第一数据线部在所述第二方向上的长度之比大于1且小于或等于1.4。

在一些实施例中，所述多列子像素包括被配置为发出第一颜色的光的多列第一子像素、被配置为发出第二颜色的光的多列第二子像素和被配置为发出第三颜色的光的多列第三子像素，所述多列第三子像素中相邻的两列第三子像素被所述多列第一子像素中的一列第一子像素和所述多列第二子像素中的一列第二子像素间隔开，所述第一颜色、所述第二颜色和所述第三颜色彼此不同；以及所述至少一列子像素包括所述多列第三子像素中的两列或两列以上第三子像素。

在一些实施例中，所述两列或两列以上第三子像素中相邻的两列第三子像素被所述多列第三子像素中除所述两列或两列以上第三子像素之外的一列第三子像素间隔开。

在一些实施例中，所述两个公共电极与所述公共电极连接件一体设置。

在一些实施例中，所述多个子像素包括多行子像素；以及所述阵列基板还包括与所述多行子像素连接的多条公共电压线，所述多条公共电压线中的每条公共电压线被配置为向所述多行子像素中的对应行子像素的公共电极施加公共电压。

在一些实施例中，所述阵列基板还包括：第一配向层，位于所述公共电极远离所述第一衬底基板的一侧；所述多行子像素中每行子像素中的每个子像素的所述第二绝 缘层具有第二开口；以及所述每行子像素中的每个子像素的所述公共电极通过所述第二开口与所述多条公共电压线中与所述每行子像素对应的一条公共电压线和所述第一衬底基板接触。

在一些实施例中，所述公共电压线包括第一公共电压线部、第二公共电压线部和第三公共电压线部，所述第三公共电压线部位于所述第一公共电压线部和所述第二公共电压线部之间，并且分别与所述第一公共电压线部和所述第二公共电压线部邻接，所述第二公共电压线部在与所述公共电压线延伸的第二方向垂直的第一方向上的长度大于所述第一公共电压线部在所述第一方向上的长度，所述第一公共电压线部在所述第一方向上的长度大于所述第三公共电压线部在所述第一方向上的长度；以及所述每行子像素中的每个子像素的所述公共电极通过所述第二开口与所述第二公共电压线部接触。

在一些实施例中，所述多条公共电压线与所述栅极位于同一层。

在一些实施例中，所述公共电极与所述连接电极位于同一层。

在一些实施例中，所述公共电极包括：第一电极部，具有狭缝，位于所述连接电极远离所述栅极的一侧；和与所述第一电极部邻接的第二电极部，不具有狭缝，位于所述连接电极远离所述数据线的一侧。

根据本公开实施例的另一方面，提供一种显示装置，包括：上述任意一个实施例所述的阵列基板。

在一些实施例中，所述显示装置还包括与所述阵列基板相对设置的彩膜基板，所述彩膜基板包括：第二衬底基板；黑矩阵和滤光层，位于所述第二衬底基板靠近所述阵列基板的一侧，所述滤光层包括多个滤光单元，所述多个滤光单元中相邻的滤光单元被所述黑矩阵间隔开；平坦化层，位于所述黑矩阵和所述滤光层靠近所述阵列基板的一侧；和多个隔垫物，位于所述平坦化层与所述阵列基板之间，所述多个隔垫物中的每个隔垫物在所述第二衬底基板上的正投影位于所述黑矩阵在所述第二衬底基板上的正投影之内。

在一些实施例中，所述多个子像素包括被配置为发出第一颜色的光的多列第一子像素、被配置为发出第二颜色的光的多列第二子像素和被配置为发出第三颜色的光的多列第三子像素，所述多列第二子像素中相邻的两列第二子像素被所述多列第一子像素中的一列第一子像素和所述多列第三子像素中的一列第三子像素间隔开，所述第一颜色、所述第二颜色和所述第三颜色彼此不同；以及所述多个隔垫物包括与所述多列 第二子像素对应的多列隔垫物，所述多列隔垫物中的每列隔垫物中的每个隔垫物在所述第一衬底基板上的正投影为第一投影，所述多列第二子像素中与所述每列隔垫物对应的一列第二子像素中的一个第二子像素的所述栅极在所述第一衬底基板上的正投影为第二投影，所述第二子像素的所述有源层在所述第一衬底基板上的正投影为第三投影，所述第二子像素连接的所述数据线在所述第一衬底基板上的正投影为第四投影，所述第一投影位于所述第二投影之内，并且位于所述第三投影远离所述第四投影的一侧。

在一些实施例中，所述第二颜色为红色。

在一些实施例中，所述多列第一子像素中的每个第一子像素、所述多列第二子像素中的每个第二子像素和所述多列第三子像素中的每个第三子像素未被所述黑矩阵覆盖的区域为发光区域，每个第二子像素的所述发光区域的面积小于每个第一子像素的所述发光区域的面积和每个第三子像素的所述发光区域的面积。

在一些实施例中，所述第二子像素还包括多个阻挡部，所述多个阻挡部中的每个阻挡部在所述第一衬底基板上的正投影位于所述黑矩阵在所述第一衬底基板上的正投影之内，所述多个阻挡部包括：第一阻挡部，位于所述多个隔垫物中与所述第二子像素对应的一个隔垫物靠近所述像素电极的一侧；和第二阻挡部，位于所述第一阻挡部远离所述隔垫物的一侧，所述第二阻挡部的高度大于所述第一阻挡部的高度。

在一些实施例中，所述第二子像素未被所述黑矩阵覆盖的区域为发光区域；所述第一阻挡部和所述第二阻挡部位于所述发光区域的第一侧；以及所述多个阻挡部还包括第三阻挡部，位于所述发光区域与所述第一侧相对的第二侧。

在一些实施例中，所述第一阻挡部包括在所述第一衬底基板的所述一侧依次设置的第一层、第二层、第三层、第四层和第五层；所述第二阻挡部和所述第三阻挡部中的至少一个包括在所述第一衬底基板的所述一侧依次设置的第六层、第七层、第八层、第九层、第十层和第十一层；以及所述第一层、所述第七层和所述第一绝缘层位于同一层，所述第二层、所述第八层和所述像素电极位于同一层，所述第三层、所述第九层和所述第一电极位于同一层，所述第四层、所述第十层和所述第二绝缘层位于同一层，所述第五层、所述第十一层和所述公共电极位于同一层，所述第六层与所述栅极位于同一层。

根据本公开实施例的又一方面，提供一种阵列基板的制造方法，包括在第一衬底基板的一侧形成多条数据线和多个子像素，形成所述多个子像素中的至少一个包括： 在所述第一衬底基板的所述一侧形成栅极；在所述栅极远离所述第一衬底基板的一侧形成第一绝缘层；在所述第一绝缘层远离所述栅极的一侧形成有源层；在所述第一绝缘层远离所述第一衬底基板的一侧形成像素电极；形成第一电极和第二电极，其中：所述第一电极位于所述有源层和所述像素电极远离所述第一衬底基板的一侧，连接至所述有源层，并且与所述像素电极接触，所述第二电极与所述第一电极间隔开，并且连接至所述有源层和所述多条数据线中的一条数据线；在所述像素电极、所述第一电极和所述第二电极远离所述第一衬底基板一侧形成第二绝缘层，所述第二绝缘层具有第一开口，所述第一开口在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影部分交叠，并且与所述第一电极在所述第一衬底基板上的正投影部分交叠；和形成连接电极和与所述连接电极间隔开的公共电极，所述连接电极通过所述第一开口与所述像素电极和所述第一电极接触，所述公共电极位于所述第二绝缘层远离所述像素电极的一侧。

在一些实施例中，形成所述第二绝缘层包括：形成覆盖所述像素电极、所述第一电极和所述第二电极的绝缘材料层；在所述绝缘材料层远离所述第一衬底基板的一侧形成具有第三开口的掩模；和利用所述掩模对所述绝缘材料层进行图案化，以得到所述第二绝缘层。

本公开实施例提供的阵列基板中，一方面，像素电极与公共电极之间的距离减小，增大了子像素的存储电容，减小了阵列基板的垂直串扰。另一方面，第一电极与像素电极接触，并且，第一电极与像素电极均与第一开口中的连接电极接触，增大了第一电极与像素电极之间的接触面积，减小了第一电极与像素电极之间的电阻，有利于提高子像素的驱动能力，提高阵列基板的显示效果。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，在附图中：

图1A是示出根据本公开一个实施例的阵列基板的结构示意图；

图1B是示出图1A所示阵列基板的局部放大示意图；

图2A是沿着图1B所示的A-A’截取的截面示意图；

图2B是沿着图1B所示的B-B’截取的截面示意图；

图2C是沿着图1A所示的C-C’截取的截面示意图；

图3是示出根据本公开一个实施例的显示装置的结构示意图；

图4是沿着图1B所示的D-D’截取的截面示意图；

图5是示出根据本公开一个实施例的子像素的制造方法的流程示意图；

图6-图8是示出根据本公开一些实施例的移位寄存器单元的结构示意图。

应当明白，附图中所示出的各个部分的尺寸并不必然是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。

本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

发明人注意到，子像素的尺寸越来越小后，子像素中的存储电容也越来越小，从而导致子像素容易受到子像素中薄膜晶体管的漏电流、以及子像素与数据线之间的电容耦合作用的干扰，从而产生垂直串扰(Vertical Crosstalk)。

图1A是示出根据本公开一个实施例的阵列基板的布局示意图。

如图1A所示，阵列基板TA包括第一衬底基板100、多条数据线DL和连接至多条数据线DL的多个子像素10。例如，多个子像素10中连接至同一数据线DL的子像素10位于该数据线DL的同一侧，即，同一列子像素10连接至同一数据线DL。

图1B是示出图1A所示阵列基板的局部放大示意图。图2A是沿着图1B所示的A-A’截取的截面示意图；图2B是沿着图1B所示的B-B’截取的截面示意图。

下面结合图1B、图2A和图2B介绍根据本公开一些实施例的子像素10的结构。阵列基板TA的多个子像素10中的至少一个的结构可以是下文所描述的子像素10的结构。在一些实施例中，阵列基板TA的每个子像素10的结构均可以是下文所描述的子像素10的结构。

参见图1B、图2A和图2B，子像素10包括栅极101、第一绝缘层102、有源层103、像素电极104、第一电极105、第二电极106、第二绝缘层107、连接电极108和公共电极109。

栅极101位于第一衬底基板100的一侧，如图2A所示。这里，栅极101被示出为位于第一衬底基板100的上侧。第一衬底基板100例如可以是玻璃基板等。栅极101的材料例如可以包括铝、铜等金属。

第一绝缘层102位于第一衬底基板100的一侧，并且栅极101位于第一衬底基板100与第一绝缘层102之间，如图2A所示。应理解，第一绝缘层102还覆盖第一衬底基板100的一部分，如图2B所示。作为一些实现方式，第一绝缘层102的材料可以包括硅的氧化物、硅的氮化物(例如SiN _x)或硅的氮氧化物等。

有源层103位于第一绝缘层102远离栅极101的一侧，如图2A所示。例如，有源层103的材料可以包括非晶硅、低温多晶硅、氧化物半导体等半导体材料。在一些实施例中，有源层103的材料可以包括P型半导体材料。

像素电极104位于第一绝缘层102远离第一衬底基板100的一侧，如图2B所示。另外，例如，像素电极104与有源层103间隔开，如图1B所示。作为一些实现方式，像素 电极104的材料可以包括氧化铟锡(ITO)等透明材料。应理解，在本公开中，部件A与部件B间隔开表示部件A与部件B之间绝缘。

第一电极105位于有源层103和像素电极104远离第一衬底基板100的一侧，如图2A和图2B所示。参见图2A，第一电极105连接至有源层103。例如，第一电极105可以与有源层103接触。参见图2B，第一电极105与像素电极104接触。

第二电极106与第一电极105间隔开，如图1B和图2A所示。第二电极106连接至有源层103。例如，第二电极106与有源层103接触。此外，第二电极106还连接至多条数据线DL中的一条数据线DL。例如，第二电极106可以与所连接的数据线DL一体设置。这里，第一电极105和第二电极106中的一个为源极，另一个为漏极。例如，第一电极105为漏极，第二电极106为源极。

第二绝缘层107覆盖像素电极104、第一电极105和第二电极106，如图2A和图2B所示。参见图1B和图2B，第二绝缘层107具有第一开口V1。第一开口V1在第一衬底基板100上的正投影与像素电极104在第一衬底基板100上的正投影部分交叠，并且与第一电极105在第一衬底基板100上的正投影部分交叠。换言之，第一开口V1使得像素电极104的一部分露出，并且使得第一电极105的一部分露出。也即，第一开口V1在第一衬底基板100上的正投影的一部分(例如称为第一部分)与像素电极104在第一衬底基板100上的正投影交叠，并且与第一电极105在第一衬底基板100上的正投影不交叠；第一开口V1在第一衬底基板100上的正投影的另一部分(例如称为第二部分)与第一电极105在第一衬底基板100上的正投影交叠。应理解，虽然图1B示出的第一开口V1在第一衬底基板100上的正投影的第一部分的面积大于第二部分的面积，但这并非是限制性的。例如，第一开口V1在第一衬底基板100上的正投影的第一部分的面积也可以小于或等于第二部分的面积。作为一些实现方式，第一绝缘层102的材料可以包括硅的氧化物、硅的氮化物(例如SiN _x)或硅的氮氧化物等。

连接电极108通过第一开口V1与像素电极104和第一电极105接触，如图2B所示。换言之，连接电极108至少部分地位于第一开口V1中，并且与像素电极104的露出部分和第一电极105的露出部分接触。作为一些实现方式，连接电极108的材料可以包括ITO等透明材料。

公共电极109位于第二绝缘层107远离像素电极104的一侧，并且与连接电极108间隔开，如图1B和图2B所示。作为一些实现方式，连接电极108的材料可以包括氧化铟锡等透明材料。

在一些实施例中，公共电极109与连接电极108位于同一层。需要说明的是，在本公开实施例中，多个部件位于同一层是指多个部件是通过对同一材料层进行构图工艺而形成的。例如，公共电极109和连接电极108的材料均包括氧化铟锡。在一些实施例中，通过对同一氧化铟锡材料层进行图案化，可以形成彼此间隔开的公共电极109和连接电极108。

上述实施例中，一方面，像素电极104与公共电极109之间的距离减小，增大了子像素10的存储电容，减小了阵列基板的垂直串扰。另一方面，第一电极105与像素电极104接触，并且，第一电极105与像素电极104均与第一开口V1中的连接电极108接触，增大了第一电极105与像素电极104之间的接触面积，减小了第一电极105与像素电极104之间的电阻，有利于提高子像素10的驱动能力，提高阵列基板的显示效果。

在一些实施例中，上述实施例的阵列基板可以利用现有的掩模版来制造，无需额外增加掩模版的数量，便于工艺实现。

在一些实施例中，参见图1A，子像素10的公共电极109可以包括第一公共电极部109A和与第一公共电极部109A邻接的第二公共电极部109B。第一公共电极部109A位于连接电极108远离栅极101的一侧，例如上侧；第二公共电极部109B位于连接电极108远离子像素10连接的数据线DL的一侧，例如左侧。这里，第二公共电极部109B可以视为相对于第一公共电极部109A而向外凸出。第一公共电极部109A具有狭缝SL，而第二公共电极部109B不具有狭缝。这样的方式下，既可以提高子像素10的发光效率，又可以进一步增大像素电极104与公共电极109之间的电容，从而进一步减小阵列基板的垂直串扰。

在一些实施例中，多个子像素10中的部分子像素10的公共电极109彼此连接，其余子像素10的公共电极109彼此间隔开。这样的方式下，有利于提高公共电极109上施加的公共电压的均一性，以提高阵列基板的显示均一性。

在一些实施例中，多个子像素10包括多列子像素。多列子像素中的至少一列子像素包括相邻两个的子像素，这两个相邻的子像素的两个公共电极109彼此连接。即，上述部分子像素10可以包括多列子像素中的至少一列子像素。在该至少一列子像素中，每列子像素中相邻的两个子像素10的两个公共电极109通过公共电极连接件CCL连接。

例如，参见图1A，多列子像素可以包括被配置为发出第一颜色的光的多列第一子像素P1、被配置为发出第二颜色的光的多列第二子像素P2和被配置为发出第三颜色的光的多列第三子像素P3。这里，多列第三子像素P3中相邻的两列第三子像素P3被多列第 一子像素P1中的一列第一子像素P1和多列第二子像素P2中的一列第二子像素P2间隔开。例如，多列子像素按照第一列子像素P1、第二列子像素P2、第三子像素P3的顺序重复排列。第一颜色、第二颜色和第三颜色彼此不同。在一些实施例中，第一颜色、第二颜色和第三颜色中的一个是红色，另外两个是绿色和蓝色。例如，第二颜色是红色，第一颜色和第三颜色中的一个是蓝色，另一个是绿色。

在一些实施例中，两列或两列以上第三子像素P3中的每列第三子像素P3的公共电极109彼此连接，而其他列子像素的公共电极109彼此间隔开。例如，第三子像素P3可以是蓝色子像素或绿色子像素。参见图1A，在每列第三子像素P3中，相邻的两个子像素10的两个公共电极109通过公共电极连接件CCL连接。在一些实施例中，相邻的两个公共电极109与公共电极连接件CCL一体设置。例如，可以在形成公共电极109的过程中，同时形成公共电极连接件CCL。例如，可以通过对同一材料层进行图案化，以使得形成的公共电极109与公共电极连接件CCL为一体。

在一些实施例中，在每列第三子像素P3的公共电极109彼此连接的两列或两列以上第三子像素P3中，相邻的两列第三子像素P3被多列第三子像素P3中的一列第三子像素P3间隔开。这里，多列第三子像素P3中的一列第三子像素P3是除公共电极109彼此连接的两列或两列以上第三子像素P3之外的一列第三子像素P3。也即，该列第三子像素P3中的公共电极109彼此间隔开。例如，多列第三子像素P3包括从左至右排列的第一列第三子像素P3、第二列第三子像素P3、第三列第三子像素P3。第一列第三子像素P3和第三列第三子像素P3中的每列第三子像素P3的公共电极109彼此连接，而第二列第三子像素P3的公共电极109彼此间隔开。这样的方式下，既可以提高阵列基板的显示均一性，又可以避免过多的公共电极连接件CCL与其他金属层之间的耦合电容过大，进一步提高了阵列基板的显示效果。

在一些实施例中，参见图1A，多个子像素10包括多行子像素，例如R1行子像素、R2行子像素等。应理解，图1A仅示意性地示出了两行子像素。多行子像素中每行子像素中相邻的两个子像素10的两个栅极101通过栅极连接件GCL连接。这里，栅极连接件GCL在第一衬底100上的正投影与公共电极连接件CCL在第一衬底100上的正投影部分交叠，并且与数据线DL在第一衬底100上的正投影部分交叠。

发明人还注意到，数据线DL与栅极连接件GCL交叠的位置处存在断裂的可能性，从而可能影响阵列基板的显示效果。据此，本公开实施例还提出了如下解决方案。

在一些实施例中，数据线DL沿着第一方向(例如列方向)延伸。参见图1B，数据 线DL可以包括第一数据线部DL11和与第一数据线部DL11邻接的第二数据线部DL12。这里，第一数据线部DL11与栅极连接件GCL不交叠，第二数据线部DL12与栅极连接件GCL部分交叠。另外，第二数据线部DL12在与第一方向垂直的第二方向(例如行方向)上的长度L2大于第一数据线部DL11在第二方向上的长度L1。这样的方式下，可以增大数据线DL与栅极连接件GCL交叠的区域，从而减小数据线DL在与栅极连接件GCL交叠的位置处断裂的可能性。

应理解，在本公开中，部件A与部件B邻接可以理解为部件A与部件B相邻并且连接。在一些实施例中，部件A与部件B可以一体设置。这种情况下，部件A和部件B是同一部件的不同部分。

作为一些实现方式，第二数据线部DL12在第二方向上的长度L2与第一数据线部DL11在第二方向上的长度L1之比大于1且小于或等于1.4，例如，为1.2、1.3等。作为一些实现方式，L2比L1大1微米至2微米，例如，1微米、1.5微米、1.18微米、2微米等。这样的方式下，既可以减小数据线DL在与栅极连接件GCL交叠的位置处断裂的可能性，又可以避免过宽的数据线DL与周边金属之间的耦合电容过大。

在另一些实施例中，栅极连接件GCL的延伸方向与数据线DL延伸的第一方向不垂直、且不平行。例如，栅极连接件GCL的延伸方向与数据线DL延伸的第一方向的夹角大于或等于45度且小于90度，例如为60度、80度等。这样的方式下，可以增大栅极连接件GCL与数据线DL交叠的区域，从而减小数据线DL在与栅极连接件GCL交叠的位置处断裂的可能性。

在又一些实施例中，第二数据线部DL12在与数据线DL延伸的第一方向垂直的第二方向上的长度L2大于第一数据线部DL11在第二方向上的长度L1，并且，栅极连接件GCL的延伸方向与数据线DL延伸的第一方向不垂直、且不平行。这样的方式下，可以进一步减小数据线DL在与栅极连接件GCL交叠的位置处断裂的可能性。

在一些实施例中，参见图1A，阵列基板还包括与多行子像素连接的多条公共电压线11。多条公共电压线11中的每条公共电压线11被配置为向多行子像素中的对应行子像素的公共电极施加公共电压。例如，多条公共电压线11的数量与多行子像素的行数相同，一条公共电压线11对应一行子像素。这种情况下，每条公共电压线11向对应的一行子像素的公共电极施加公共电压。

在一些实施例中，公共电压线11在第一衬底基板100上的正投影与像素电极104在第一衬底基板100上的正投影不交叠。

发明人还注意到，公共电压线11与公共电极109的连接方式会影响配向层的厚度均一性，进而影响阵列基板的显示均一性。据此，本公开实施例还提供了如下解决方案。

图2C是沿着图1A所示的C-C’截取的截面示意图。

如图2C所示，在一些实施例中，阵列基板TA还包括第一配向层12。第一配向层12位于公共电极109远离第一衬底基板100的一侧。作为一些实现方式，第一配向层12的材料可以包括聚酰亚胺(PI)。

多行子像素中每行子像素中的每个子像素10的第二绝缘层107具有第二开口V2，如图1A所示。每行子像素中的每个子像素10的公共电极109通过第二开口V2与多条公共电压线11中与每行子像素对应的一条公共电压线11和第一衬底基板100接触。在一些实施例中，多条公共电压线11与栅极101位于同一层。

应理解，对于某一行子像素来说，每个子像素10的第二开口V2使得与该行子像素对应的公共电极线11的一部分露出，并且使得第一衬底基板100的一部分露出，如图2C所示。公共电极109部分地位于第二开口V2中，并且与公共电极线11的露出部分和第一衬底基板100的露出部分接触。

上述实施例中，公共电极109通过第二开口V2与公共电压线11和第一衬底基板100均接触。与公共电极109通过第二开口V2仅与公共电压线11接触(即，第二开口V2仅使得公共电压线11的一部分露出)相比，这样的结构有利于用于形成第一配向层12的液体流入第二开口V2，使得该液体的流动更为均匀，从而使得第一配向层12的厚度更为均匀，进而提高阵列基板的显示均一性。

发明人注意到，在某些情况下，第二开口V2的位置可能会偏移期望的位置。这种情况下，公共电极109通过第二开口V2可能只能与第一衬底基板100接触，而无法与对应的公共电压线11接触。有鉴于此，本公开实施例提出了如下解决方案。

在一些实施例中，参见图1A，每行子像素10连接的公共电压线11包括第一公共电压线部111、第二公共电压线部112和第三公共电压线部113。第三公共电压线部113位于第一公共电压线部111和第二公共电压线部112之间，并且分别与第一公共电压线部111和第二公共电压线部112邻接。第二公共电压线部112在与公共电压线11延伸的第二方向垂直的第一方向上的长度L4大于第一公共电压线部111在第一方向上的长度L3，第一公共电压线部111在第一方向上的长度L3大于第三公共电压线部113在第一方向上的长度L5。每行子像素中的每个子像素10的公共电极109通过第二开口V2与第二公共电压线部112接触。

这样的方式下，更宽的第二公共电压线部112更利于确保公共电极109与第一衬底基板100接触。另外，由于第三公共电压线部113比第一公共电压线部111和第二公共电压线部112相对更窄，故，更有利于确保公共电极109与第一衬底基板100接触。如此，这样的结构更有利于公共电极109与第一衬底基板100和公共电压线11两者均接触。

在一些实施例中，公共电压线11还包括与数据线DL交叠的第四公共电压线部114，第四公共电压线部112与第二公共电压线部112邻接。第四公共电压线部114在第一方向上的长度L6小于第二公共电压线部112在第一方向上的长度L4。如此可以减小公共电压线11与数据线DL之间的耦合电容。

本公开实施例还提供了一种显示装置，显示装置可以包括上述任意一个实施例的阵列基板。在一些实施例中，显示装置例如可以是显示面板、移动终端、电视机、显示器、笔记本电脑、数码相框、导航仪、电子纸等任何具有显示功能的产品或部件。例如，显示装置的尺寸可以是55寸、65寸、75寸等，分辨率可以是4K、8K或更高。

图3是示出根据本公开一个实施例的显示装置的结构示意图。

如图3所示，显示装置包括阵列基板TA和与阵列基板TA相对设置的彩膜基板TB。彩膜基板TB包括第二衬底基板200、黑矩阵201、滤光层202、平坦化层203和多个隔垫物204。应理解，阵列基板TA和彩膜基板TB之间设置有液晶。

第二衬底基板200例如可以是玻璃基板。黑矩阵201和滤光层202均位于第二衬底基板200靠近阵列基板TA的一侧。图1A以虚线示出了黑矩阵201。应理解，子像素10未被黑矩阵201覆盖的区域为发光区域。

滤光层202包括多个滤光单元，例如红色滤光单元R、绿色滤光单元G和蓝色滤光单元B。多个滤光单元中相邻的滤光单元被黑矩阵201间隔开。例如，红色滤光单元R和绿色滤光单元G被黑矩阵201间隔开，绿色滤光单元G和蓝色滤光单元B被黑矩阵201间隔开。

平坦化层203位于黑矩阵201和滤光层202靠近阵列基板TA的一侧。例如，平坦化层203的材料包括树脂、光刻胶等。

多个隔垫物204位于平坦化层203和阵列基板TA之间。多个隔垫物204中的每个隔垫物在第二衬底基板200上的正投影位于黑矩阵201在第二衬底基板100上的正投影之内。例如，隔垫物204的材料可以包括树脂、光刻胶。

发明人注意到，多个隔垫物204在外力的作用下可能会移动，从而对阵列基板TA的造成损伤，例如，可能会对阵列基板TA的第一配向层12造成损伤，从而影响显示装置 的显示效果。由于隔垫物204在第二衬底基板100上的正投影位于黑矩阵201在第二衬底基板100上的正投影之内，因此，即便隔垫物204移动，只要在被黑矩阵201覆盖，则不会对显示装置的显示效果产生不利影响。因此，这样的结构有利于减小隔垫物204的移动对显示装置的显示效果的不利影响。

在一些实施例中，多列第一子像素P1中的每个第一子像素、多列第二子像素P2中的每个第二子像素和多列第三子像素P3中的每个第三子像素未被黑矩阵201覆盖的区域为发光区域。每个第二子像素的发光区域的面积小于每个第一子像素的发光区域的面积和每个第三子像素的发光区域的面积。

在一些实施例中，彩膜基板TB还包括位于平坦化层203靠近阵列基板TA一侧以及隔垫物204表面的第二配向层205。作为一些实现方式，第二配向层205的材料可以包括聚酰亚胺(PI)。

在一些实施例中，多个子像素10包括被配置为发出第一颜色的光的多列第一子像素P1、被配置为发出第二颜色的光的多列第二子像素P2和被配置为发出第三颜色的光的多列第三子像素P3。多列第二子像素P2中相邻的两列第二子像素P2被多列第一子像素P1中的一列第一子像素P1和多列第三子像素P3中的一列第三子像素P3间隔开。多个隔垫物204包括与多列第二子像素P2对应的多列隔垫物。例如，多列第二子像素P2的列数和多列隔垫物的列数相同，即，一列第二子像素P2对应一列隔垫物。

为了便于说明，将多列隔垫物中的每列隔垫物中的每个隔垫物204在第一衬底基板100上的正投影定义为第一投影，将多列第二子像素P2中与每列隔垫物对应的一列第二子像素P2中的一个第二子像素P2的栅极101在第一衬底基板100上的正投影定义为第二投影，将该第二子像素P2的有源层103在第一衬底基板100上的正投影定义为第三投影，将该第二子像素P2连接的数据线DL在第一衬底基板100上的正投影定义为第四投影。

参见图1A和图1B，在一些实施例中，隔垫物204的第一投影位于栅极101的第二投影之内，并且位于有源层103的第三投影远离数据线DL的第四投影的一侧。这样的结构下，隔垫物204对子像素10的发光的不利影响较小。

需要说明的是，在图1A和图1B中，隔垫物204的第一投影被示出为与隔垫物204一致。类似地，图1A和图1B示出的其他部件也同时可以理解为其他部件在第一衬底基板100上的正投影。图1A和图1B示出的隔垫物204的第一投影可以理解为是隔垫物204靠近平坦化层203的表面在第一衬底基板100上的正投影。

还需要说明的是，虽然图1A和图1B示出的隔垫物204的第一投影的形状为八边形，但这并非是限制性的，隔垫物204的第一投影的形状也可以是圆形、或者其他多边形。

在一些实施例中，第二颜色为红色，即第二子像素P2为红色子像素。红色子像素的亮度小于蓝色子像素和绿色子像素的亮度，将多列隔垫物的位置设置为与多列红色子像素对应，可以尽可能减小多个隔垫物204对显示装置的显示效果的不利影响。

在一些实施例中，参见图1A和图1B，每列第二子像素中的每个第二子像素P2还包括被配置为阻挡隔垫物204移动的多个阻挡部110，每个阻挡部110在第一衬底基板100上的正投影位于黑矩阵201在第一衬底基板100上的正投影之内。多个阻挡部110包括第一阻挡部110A和第二阻挡部110B。第一阻挡部110A位于多个隔垫物204中与该第二子像素P2对应的一个隔垫物204靠近像素电极104的一侧，第二阻挡部110B位于第一阻挡部110A远离该隔垫物204的一侧。另外，第二阻挡部110B的高度大于第一阻挡部110A的高度。应理解，在本公开中，某个部件的高度可以理解为该部件在与第一衬底基板100的表面垂直的方向上延伸的长度。

上述实施例中，高度较小的第一阻挡部110A可以阻挡隔垫物204移动，即便隔垫物204跨过第一阻挡部110A，第一阻挡部110A也起到了缓冲作用，减小了隔垫物204的移动速度，从而使得高度较大的第二阻挡部110B可以更有效地阻挡隔垫物204移动。这样的方式下，可以更有效地阻挡隔垫物204移动至第二子像素P2的发光区域，从而防止隔垫物204对该第二子像素P2的不利影响。

在一些实施例中，参见图1A，第二子像素P2的多个阻挡部110还包括第三阻挡部110C。第一阻挡部110A和第二阻挡部110B位于第二子像素P2的发光区域的第一侧。第三阻挡部110C位于第二子像素P2的发光区域的与第一侧相对的第二侧。第三阻挡部110C可以阻挡与该第二子像素P2位于同一列的相邻的第二子像素P2中的隔垫物204移动至该第二子像素P2的发光区域，从而进一步防止隔垫物204对该第二子像素P2的影响。

在一些实施例中，多个阻挡部110可以在形成阵列基板的其他层的过程中形成。下面结合图4、图2A和图2B进行介绍。

图4是沿着图1B所示的D-D’截取的截面示意图。

如图4所示，第一阻挡部110A包括在第一衬底基板100的一侧依次设置的第一层LY1、第二层LY2、第三层LY3、第四层LY4和第五层LY5，第二阻挡部110B和第三阻挡部110C中的至少一个包括在第一衬底基板100的一侧依次设置的第六层LY6、第七层 LY7、第八层LY8、第九层LY9、第十层LY10和第十一层LY11。

第一层LY1、第七层LY7和图2B所示的第一绝缘层102位于同一层，第二层LY2、第八层LY8和图2B所示的像素电极104位于同一层，第三层LY3、第九层LY9和图2B所示的第一电极105位于同一层，第四层LY4、第十层LY10和图2B所示的第二绝缘层107位于同一层，第五层LY5、第十一层LY11和图2B所示的公共电极109位于同一层，第六层LY6与图2A所示的栅极101位于同一层。

本公开实施例还提供了一种阵列基板的制造方法，包括在第一衬底基板的一侧形成多条数据线和多个子像素。下面结合图5介绍形成多个子像素中的至少一个的过程。

图5是示出根据本公开一个实施例的子像素的制造方法的流程示意图。

在步骤502，在第一衬底基板的一侧形成栅极。

在步骤504，在栅极远离第一衬底基板的一侧形成第一绝缘层。

在步骤506，在第一绝缘层远离栅极的一侧形成有源层。

在步骤508，在第一绝缘层远离第一衬底基板的一侧形成像素电极。

在步骤510，形成第一电极和第二电极。例如，第一电极和第二电极可以通过同一构图工艺来形成。

第一电极位于有源层和像素电极远离第一衬底基板的一侧，并且连接至有源层。另外，第一电极与像素电极接触。

第二电极与第一电极间隔开，并且连接至有源层和多条数据线中的一条数据线。

在步骤512，在像素电极、第一电极和第二电极远离第一衬底基板的一侧形成第二绝缘层。第二绝缘层具有第一开口，第一开口在第一衬底基板上的正投影与像素电极在第一衬底基板上的正投影部分交叠，并且与第一电极在第一衬底基板上的正投影部分交叠。

在步骤514，形成连接电极和与连接电极间隔开的公共电极。例如，公共电极和连接电极可以通过同一构图工艺来形成。

这里，连接电极通过第一开口与像素电极和第一电极接触，公共电极位于第二绝缘层远离像素电极的一侧。

上述实施例形成的阵列基板中，一方面，像素电极与公共电极之间的距离减小，增大了子像素的存储电容，减小了阵列基板的垂直串扰。另一方面，第一电极与像素电极直接接触，并且，第一电极与像素电极均与第一开口中的连接电极接触，增大了第一电极与像素电极之间的接触面积，减小了第一电极与像素电极之间的电阻，有利于提高子像素的驱动能力，提高阵列基板的显示效果。

在一些实现方式中，可以通过如下方式形成第二绝缘层。首先，形成覆盖像素电极、第一电极和第二电极的绝缘材料层；然后，在绝缘材料层远离第一衬底基板的一侧形成具有第三开口的掩模；之后，利用该掩模对绝缘材料层进行图案化，以得到具有第二开口的第二绝缘层。

上述具有第三开口的掩模可以利用现有的掩模版来制造，无需额外增加掩模版的数量，便于工艺实现。

在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅极线写入栅极扫描信号，同时给数据线写入数据电压信号，以使显示面板中的子像素逐行被点亮。

栅极扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供。在一些实施例中，可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中。在另一些实施例中，为了较少芯片数量，以及实现窄边框或者无边框，可以将栅极驱动电路集成在阵列基板上。栅极驱动电路包括集成在阵列基板上的多个级联的移位寄存器单元，多个移位寄存器单元与多条栅极线一一对应连接。每个移位寄存器单元用于为与之连接的栅极线线提供栅扫描信号。

为了更清楚说明移位寄存器单元如何实现栅极扫描信号的输出，以下结合移位寄存器单元的一些示例进行说明。

图6-图8是示出根据本公开一些实施例的移位寄存器单元的结构示意图。

在一些实施例中，如图6所示，移位寄存器单元包括输入子电路1、输出子电路2、上拉复位子电路3和输出复位子电路4。输入子电路1响应于信号输入端INPUT所输入的输入信号，给上拉节点PU进行充电。输出子电路2响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过信号输出端OUTPUT输出。上拉复位子电路3响应于上拉复位信号端RESET_PU输出的上拉复位信号，对上拉节点PU进行复位，例如将上拉节点PU的电位复位至低电平。输出复位子电路4响应于输出复位信号，对信号输出端OUTPUT进行复位，例如将信号输出端OUTPUT的电位复位至低电平。

在一些实施例中，如图6所示，输入子电路1包括第一晶体管M1，上拉复位子电路3包括第二晶体管M2，输出子电路2包括第三晶体管M3和存储电容器C，输出复位子电路4包括第四晶体管M4。第一晶体管M1的栅极和源极连接至信号输入端INPUT，第一晶体管M1的漏极连接至上拉节点PU。第二晶体管M2的栅极连接至上拉复位信号端RESET_PU，第二晶体管M2的源极连接至上拉节点PU，第二晶体管M2的漏极连接低电平信号端VSS。第三晶体管M3的栅极连接至上拉节点PU，第三晶体管M3的源极 连接至时钟信号端CLK，第三晶体管M3的漏极连接至信号输出端OUTPUT。存储电容器C的第一端连接至上拉节点PU，存储电容器C的第二端连接至信号输出端OUTPUT。第四晶体管M4的栅极连接至输出复位信号端RESET_OUTPUT，第四晶体管M4的源极连接至信号输出端OUTPUT，第四晶体管M4的漏极连接至低电平信号端VSS。

下面介绍图6所示移位寄存器单元的工作过程。

在输入阶段，信号输入端INPUT被写入高电平信号，第一晶体管M1导通。高电平信号拉高上拉节点PU的电位，并对存储电容器C进行充电。

在输出阶段，由于在输入阶段上拉节点PU的电位被拉高，第三晶体管M3导通，将时钟信号端CLK输入的高电平信号通过信号输出端OUTPUT输出至与移位寄存器单元连接的栅极线。

在复位阶段，输出复位信号端RESET_OUTPUT被输入高电平信号，第四晶体管M4导通，通过低电平信号端VSS输入的低电平信号拉低信号输出端OUTPUT的输出的电位。上拉复位信号端RESET_PU被输入高电平信号，第二晶体管M2导通，通过低电平信号端VSS输入的低电平信号拉低上拉节点PU的电位。如此完成上拉节点PU和信号输出端OUTPUT的复位。

需要说明的是，在一些实施例中，移位寄存器单元中可以不设置输出复位子电路4。在复位阶段，对上拉节点PU进行复位后，上拉节点PU的电位为低电平，此时第三晶体管M3关断，信号输出端OUTPUT不再输出时钟信号端CLK输入的高电平信号，从而实现对信号输出端OUTPUT的复位。

在一些实施例中，包括上述移位寄存器单元的栅极驱动电路中的某一级移位寄存器单元的信号输出端OUTPUT连接上一级移位寄存器单元的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。

在另一些实施例中，如图7所示，移位寄存器单元除了包括上述输入子电路、输出子电路、上拉复位子电路外，还包括第一下拉控制子电路、第二下拉控制子电路、第一下拉子电路、第二下拉子电路、第一降噪子电路、第二降噪子电路、放电子电路、第一辅助子电路和第二辅助子电路。放电子电路响应于信号端STV0输入的信号，通过低平信号端VGL所输入的低电平信号对上拉节点PU进行放电。第一下拉控制子电路和第二下拉控制子电路的结构和功能相同，并且分时工作。类似地，第一下拉子电路和第二下拉子电路的结构和功能相同，第一辅助子电路和第二辅助子电路结构和功能相同，第一降噪子电路和第二降噪子电路的结构和功能相同。输入子电路、输出子电路、上拉复位 子电路与上文描述的结构和功能相同，在此不再赘述。

第一辅助子电路和第二辅助子电路均响应于信号输入端INPUT所输入的输入信号，分别通过低电平信号拉低第一下拉节点PD1和第二下拉节点PD2的电位。第一下拉控制子电路响应于第一电源电压信号端VDDO所输入的第一电源电压，控制第一下拉节点PD1的电位；第二下拉控制子电路响应于第二电源电压信号端VDDE所输入的第二电源电压，控制第二下拉节点PD2的电位。第一下拉子电路响应于上拉节点PU的电位，通过低电平信号端VGL输入的低电平信号下拉第一下拉节点PD1和第一下拉控制节点PD_CN1的电位。第二下拉子电路响应于上拉节点PU的电位，通过低电平信号端VGL输入的电平信号下拉第二下拉节点PD2和第二下拉控制节点PD_CN2的电位。第一降噪子电路响应于第一下拉节点PD1的电位，通过低电平信号端VGL输入的低电平信号对上拉节点PU、信号输出端OUTPUT所输出的信号进行降噪。

在一些实施例中，如图7所示，第一下拉控制子电路和第二下拉控制子电路均包括第五晶体管和第九晶体管。第一下拉控制子电路和第二控制子电路中的第五晶体管分别用M5和M5'表示，第九晶体管分别用M9和M9'表示。第一下拉子电路和第二下拉子电路均包括第六晶体管和第八晶体管。第一下拉子电路和第二下拉子电路中的第六晶体管分别用M6和M6'表示，第八晶体管分别用M8和M8'表示。第一降噪子电路和第二降噪子电路均包括第十晶体管和第十一晶体管。第一降噪子电路和第二降噪子电路中的第十晶体管分别用M10和M10'表示，第十一晶体管分别用M11和M11'表示。放电子电路包括第七晶体管M7。第一辅助子电路和第二辅助子电路均包括第是六晶体管，分别用M16和M16'表示。

参见图7，第一晶体管M1的栅极和源极连接至信号输入端INPUT，第一晶体管M1的漏极连接至上拉节点PU。第二晶体管M2的栅极连接至上拉复位信号端RESET_PU，第二晶体管M2的源极连接至上拉节点PU，第二晶体管M2的漏极连接至低电平信号端VGL。第三晶体管M3的栅极连接至上拉节点PU，第三晶体管M3的源极连接至时钟信号端CLK，第三晶体管M3的漏极连接至信号输出端OUTPUT。存储电容器C的第一端连接至上拉节点PU，存储电容器C的第二端连接至信号输出端OUTPUT。第九晶体管M9的栅极和源极均连接至第一电源电压端VDDO，第九晶体管M9的漏极连接至第一下拉控制节点PD_CN1。第五晶体管M5的栅极连接至第一下拉控制节点PD_CN1，第五晶体管M5的源极连接至第一电源电压端VDDO，第五晶体管M5的漏极连接至第一下拉节点PD1。第九晶体管M9'的栅极和源极均连接第二电源电压端VDDE，第九晶 体管M9'的漏极连接至第二下拉控制节点PD_CN2；第五晶体管M5'的栅极连接至第二下拉控制节点PD_CN2，第五晶体管M5'的源极连接第二电源电压端VDDE，第五晶体管M5'的漏极连接至第二下拉节点PD2。第六晶体管M6的栅极连接至上拉节点PU，第六晶体管M6的源极连接至第一下拉节点PD1，第六晶体管M6的漏极连接低电平信号端VGL。第八晶体管M8的栅极连接至上拉节点PU，第八晶体管M8的源极连接至第一下拉控制节点PD_CN1，第八晶体管M8的漏极连接至低电平信号端VGL。第六晶体管M6'的栅极连接至上拉节点PU，第六晶体管M6'的源极连接至第二下拉节点PD2，第六晶体管M6'的漏极连接至低电平信号端VGL。第八晶体管M8'的栅极连接至上拉节点PU，第八晶体管M8'的源极连接至第二下拉控制节点PD_CN2，第八晶体管M8'的漏极连接低电平信号端VGL。第十晶体管M10的栅极连接至第一下拉节点PD1，第十晶体管M10的源极连接至上拉节点PU，第十晶体管M10的漏极连接低电平信号端VGL。第十一晶体管M11的栅极连接至第一下拉节点PD1，第十一晶体管M11的源极连接至信号输出端OUTPUT，第十一晶体管M11的漏极连接至低电平信号端VGL。第十晶体管M10'的栅极连接第二下拉节点PD2，第十晶体管M10'的源极连接至上拉节点PU，第十晶体管M10'的漏极连接至低电平信号端VGL。第十一晶体管M11'的栅极连接至第二下拉节点PD2，第十一晶体管M11'的源极连接至信号输出端OUTPUT，第十一晶体管M11'的漏极连接至低电平信号端VGL。第七晶体管M7的栅极连接至信号端STV0，第七晶体管M7的源极连接至上拉节点PU，第七晶体管M7的漏极连接至低电平信号端VGL。第十六晶体管M16的栅极连接至信号输入端INPUT，第十六晶体管M16的源极连接第一下拉节点PD1，第十六晶体管M16的漏极连接至低电平信号端VGL。第十六晶体管M16'的栅极连接至信号输入端INPUT，第十六晶体管M16'的源极连接至第二下拉节点PD2，第十六晶体管M16'的漏极连接至低电平信号端VGL。

第五晶体管M5和第九晶体管M9组成第一下拉控制子电路，第五晶体管M5'和第九晶体管M9'组成第二下拉控制子电路，第一下拉控制子电路和第二下拉控制子电路分时工作，也即轮流工作。第十晶体管M10和第十一晶体管M11组成的第一降噪子电路由第一下拉控制子电路，第十晶体管M10'和第十一晶体管M11M11'组成的第二降噪子电路由第二下拉控制子电路控制，故第一降噪子电路和第二降噪子电路也分时工作。

第一下拉控制子电路和第二下拉控制子电路的工作原理相同，第一降噪子电路和第二降噪子电路的工作原理相同。下面仅以第一下拉控制子电路和第一降噪子电路工作时，对移位寄存器单元的工作原理进行说明。

在放电阶段，即一帧画面显示之前，信号端STV0被输入高电平信号，第七晶体管M7导通。通过低电平信号端VGL所输入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU残留的电荷造成显示异常。

在输入阶段，信号输入端INPUT被输入高电平信号，第一晶体管M1导通。通过高电平信号拉高上拉节点PU的电位，并对存储电容器C进行充电。

在输出阶段，由于在输入阶段上拉节点PU的电位被拉高，故第三晶体管M3导通。时钟信号端CLK输入的高电平信号通过信号输出端OUTPUT输出至对应的栅极线。

在复位阶段，上拉复位信号端RESET_PU被输入高电平信号，第二晶体管M2导通。通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，以对上拉节点PU进行复位。由于上拉节点PU的电位被拉低，故第三晶体管M3关断，信号输出端OUTPUT和级联信号输出端OUT_C均不再输出高电平信号。与此同时，第一下拉控制节点PD_CN1和第一下拉节点PD1均为高电平信号，第十晶体管M10和第十一晶体管M11导通，从而对上拉节点PU和信号输出端OUTPUT进行降噪，直至下一帧画面开始，上拉节点PU电位再次被拉高。

在一些实施例中，如图8所示，为了降低信号输出端OUTPUT的负载，移位寄存器中还设置有级联子电路。级联子电路响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C输出。级联信号输出端OUT_C与信号输出端OUTPUT所输出的信号相同。例如，级联信号输出端OUT_C输出高电平信号至上一级移位寄存器单元的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。级联子电路包括第十三晶体管M13，第十三晶体管M13的栅极连接至上拉节点PU，第十三晶体管M13的源极连接至时钟信号端CLK，第十三晶体管M13的漏极连接至级联信号端OUT_C。此外，在第一降噪子电路和第二降噪子电路中均还设置第十二晶体管，分别用M12和M12'表示，用于对级联信号输出端OUT_C所输出的信号进行降噪。第十二晶体管M12的栅极连接至第一下拉节点PD1，第十二晶体管M12的源极连接至级联信号输出端OUT_C，第十二晶体管M12的漏极连接低电平信号端LVGL。第十二晶体管M12'的栅极连接至第二下拉节点PD2，第十二晶体管M12'的源极连接至级联信号输出端OUT_C，第十二晶体管M12'的漏极连接低电平信号端LVGL。

单独设置级联子电路可以降低信号输出端OUTPUT的负载，以避免影响信号输出端OUTPUT所输出的栅扫描信号。

对于采用上述移位寄存器单元的栅极驱动电路而言，如图8所示，本级移位寄存器 单元的级联信号输出端OUT_C连接至上一级移位寄存器的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。应当理解的是，上述移位寄存器单元中也可以不设置级联子电路，此时本级移位寄存器单元的信号输出端OUTPUT连接至上一级移位寄存器的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。

另外，与图7相比，在图8中，第十一晶体管M11和M11’的漏极连接至低电平信号端VGL，其他需要连接到低电平信号端的晶体管的漏极均连接到低电平信号端LVGL。

至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (26)

1. 一种阵列基板，包括第一衬底基板、多条数据线和连接至所述多条数据线的多个子像素，所述多个子像素中的至少一个包括：

   第一绝缘层，位于所述第一衬底基板的一侧；

   栅极，位于所述第一衬底基板与所述第一绝缘层之间；

   有源层，位于所述第一绝缘层远离所述栅极的一侧；

   像素电极，位于所述第一绝缘层远离所述第一衬底基板的一侧；

   第一电极，位于所述有源层和所述像素电极远离所述第一衬底基板的一侧，所述第一电极连接至所述有源层，并且与所述像素电极接触；

   第二电极，与所述第一电极间隔开，并且连接至所述有源层和所述多条数据线中的一条数据线；

   第二绝缘层，位于所述像素电极、所述第一电极和所述第二电极远离所述第一衬底基板的一侧，并且具有第一开口，所述第一开口在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影部分交叠，并且与所述第一电极在所述第一衬底基板上的正投影部分交叠；

   连接电极，通过所述第一开口与所述像素电极和所述第一电极接触；和

   公共电极，位于所述第二绝缘层远离所述像素电极的一侧，并且与所述连接电极间隔开。
2. 根据权利要求1所述的阵列基板，其中，所述多个子像素中的部分子像素的公共电极彼此连接，其余子像素的公共电极彼此间隔开。
3. 根据权利要求2所述的阵列基板，其中，所述多个子像素包括多列子像素，所述部分子像素包括所述多列子像素中的至少一列子像素，所述至少一列子像素中的每列子像素包括相邻的两个子像素，所述相邻的两个子像素的两个公共电极通过公共电极连接件连接。
4. 根据权利要求3所述的阵列基板，其中，所述多个子像素包括多行子像素，所述多行子像素中每行子像素中相邻的两个子像素的两个栅极通过栅极连接件连接，所述栅 极连接件与所述公共电极连接件和所述数据线部分交叠。
5. 根据权利要求4所述的阵列基板，其中，所述数据线沿着第一方向延伸，所述数据线包括：

   第一数据线部，与所述栅极连接件不交叠；和

   与所述第一数据线部邻接的第二数据线部，与所述栅极连接件部分交叠，其中，所述第二数据线部在与所述第一方向垂直的第二方向上的长度大于所述第一数据线部在所述第二方向上的长度。
6. 根据权利要求4或5所述的阵列基板，其中，所述栅极连接件的延伸方向与所述第一方向的夹角大于或等于45度且小于90度。
7. 根据权利要求5所述的阵列基板，其中，所述第二数据线部在所述第二方向上的长度与所述第一数据线部在所述第二方向上的长度之比大于1且小于或等于1.4。
8. 根据权利要求3所述的阵列基板，其中：

   所述多列子像素包括被配置为发出第一颜色的光的多列第一子像素、被配置为发出第二颜色的光的多列第二子像素和被配置为发出第三颜色的光的多列第三子像素，所述多列第三子像素中相邻的两列第三子像素被所述多列第一子像素中的一列第一子像素和所述多列第二子像素中的一列第二子像素间隔开，所述第一颜色、所述第二颜色和所述第三颜色彼此不同；以及

   所述至少一列子像素包括所述多列第三子像素中的两列或两列以上第三子像素。
9. 根据权利要求8所述的阵列基板，其中，所述两列或两列以上第三子像素中相邻的两列第三子像素被所述多列第三子像素中除所述两列或两列以上第三子像素之外的一列第三子像素间隔开。
10. 根据权利要求3所述的阵列基板，其中，所述两个公共电极与所述公共电极连接件一体设置。
11. 根据权利要求1-10任意一项所述的阵列基板，其中：

    所述多个子像素包括多行子像素；以及

    所述阵列基板还包括与所述多行子像素连接的多条公共电压线，所述多条公共电压线中的每条公共电压线被配置为向所述多行子像素中的对应行子像素的公共电极施加公共电压。
12. 根据权利要求11所述的阵列基板，还包括：

    第一配向层，位于所述公共电极远离所述第一衬底基板的一侧；

    所述多行子像素中每行子像素中的每个子像素的所述第二绝缘层具有第二开口；以及

    所述每行子像素中的每个子像素的所述公共电极通过所述第二开口与所述多条公共电压线中与所述每行子像素对应的一条公共电压线和所述第一衬底基板接触。
13. 根据权利要求12所述的阵列基板，其中：

    所述公共电压线包括第一公共电压线部、第二公共电压线部和第三公共电压线部，所述第三公共电压线部位于所述第一公共电压线部和所述第二公共电压线部之间，并且分别与所述第一公共电压线部和所述第二公共电压线部邻接，所述第二公共电压线部在与所述公共电压线延伸的第二方向垂直的第一方向上的长度大于所述第一公共电压线部在所述第一方向上的长度，所述第一公共电压线部在所述第一方向上的长度大于所述第三公共电压线部在所述第一方向上的长度；以及

    所述每行子像素中的每个子像素的所述公共电极通过所述第二开口与所述第二公共电压线部接触。
14. 根据权利要求11所述的阵列基板，其中，所述多条公共电压线与所述栅极位于同一层。
15. 根据权利要求1-14任意一项所述的阵列基板，其中，所述公共电极与所述连接电极位于同一层。
16. 根据权利要求1-15任意一项所述的阵列基板，其中，所述公共电极包括：

    第一电极部，具有狭缝，位于所述连接电极远离所述栅极的一侧；和

    与所述第一电极部邻接的第二电极部，不具有狭缝，位于所述连接电极远离所述数据线的一侧。
17. 一种显示装置，包括：如权利要求1-16任意一项所述的阵列基板。
18. 根据权利要求17所述的显示装置，还包括与所述阵列基板相对设置的彩膜基板，所述彩膜基板包括：

    第二衬底基板；

    黑矩阵和滤光层，位于所述第二衬底基板靠近所述阵列基板的一侧，所述滤光层包括多个滤光单元，所述多个滤光单元中相邻的滤光单元被所述黑矩阵间隔开；

    平坦化层，位于所述黑矩阵和所述滤光层靠近所述阵列基板的一侧；和

    多个隔垫物，位于所述平坦化层与所述阵列基板之间，所述多个隔垫物中的每个隔垫物在所述第二衬底基板上的正投影位于所述黑矩阵在所述第二衬底基板上的正投影之内。
19. 根据权利要求18所述的显示装置，其中：

    所述多个子像素包括被配置为发出第一颜色的光的多列第一子像素、被配置为发出第二颜色的光的多列第二子像素和被配置为发出第三颜色的光的多列第三子像素，所述多列第二子像素中相邻的两列第二子像素被所述多列第一子像素中的一列第一子像素和所述多列第三子像素中的一列第三子像素间隔开，所述第一颜色、所述第二颜色和所述第三颜色彼此不同；以及

    所述多个隔垫物包括与所述多列第二子像素对应的多列隔垫物，所述多列隔垫物中的每列隔垫物中的每个隔垫物在所述第一衬底基板上的正投影为第一投影，所述多列第二子像素中与所述每列隔垫物对应的一列第二子像素中的一个第二子像素的所述栅极在所述第一衬底基板上的正投影为第二投影，所述第二子像素的所述有源层在所述第一衬底基板上的正投影为第三投影，所述第二子像素连接的所述数据线在所述第一衬底基板上的正投影为第四投影，所述第一投影位于所述第二投影之内，并且位于所述第三投影远离所述第四投影的一侧。
20. 根据权利要求19所述的显示装置，其中，所述第二颜色为红色。
21. 根据权利要求19所述的显示装置，其中，所述多列第一子像素中的每个第一子像素、所述多列第二子像素中的每个第二子像素和所述多列第三子像素中的每个第三子像素未被所述黑矩阵覆盖的区域为发光区域，每个第二子像素的所述发光区域的面积小于每个第一子像素的所述发光区域的面积和每个第三子像素的所述发光区域的面积。
22. 根据权利要求19所述的显示装置，其中，所述第二子像素还包括多个阻挡部，所述多个阻挡部中的每个阻挡部在所述第一衬底基板上的正投影位于所述黑矩阵在所述第一衬底基板上的正投影之内，所述多个阻挡部包括：

    第一阻挡部，位于所述多个隔垫物中与所述第二子像素对应的一个隔垫物靠近所述像素电极的一侧；和

    第二阻挡部，位于所述第一阻挡部远离所述隔垫物的一侧，所述第二阻挡部的高度大于所述第一阻挡部的高度。
23. 根据权利要求22所述的显示装置，其中：

    所述第二子像素未被所述黑矩阵覆盖的区域为发光区域；

    所述第一阻挡部和所述第二阻挡部位于所述发光区域的第一侧；以及

    所述多个阻挡部还包括第三阻挡部，位于所述发光区域与所述第一侧相对的第二侧。
24. 根据权利要求23所述的显示装置，其中：

    所述第一阻挡部包括在所述第一衬底基板的所述一侧依次设置的第一层、第二层、第三层、第四层和第五层；

    所述第二阻挡部和所述第三阻挡部中的至少一个包括在所述第一衬底基板的所述一侧依次设置的第六层、第七层、第八层、第九层、第十层和第十一层；以及

    所述第一层、所述第七层和所述第一绝缘层位于同一层，所述第二层、所述第八层和所述像素电极位于同一层，所述第三层、所述第九层和所述第一电极位于同一层，所述第四层、所述第十层和所述第二绝缘层位于同一层，所述第五层、所述第十一层和所述公共电极位于同一层，所述第六层与所述栅极位于同一层。
25. 一种阵列基板的制造方法，包括在第一衬底基板的一侧形成多条数据线和多个子像素，形成所述多个子像素中的至少一个包括：

    在所述第一衬底基板的所述一侧形成栅极；

    在所述栅极远离所述第一衬底基板的一侧形成第一绝缘层；

    在所述第一绝缘层远离所述栅极的一侧形成有源层；

    在所述第一绝缘层远离所述第一衬底基板的一侧形成像素电极；

    形成第一电极和第二电极，其中：

    所述第一电极位于所述有源层和所述像素电极远离所述第一衬底基板的一侧，连接至所述有源层，并且与所述像素电极接触，

    所述第二电极与所述第一电极间隔开，并且连接至所述有源层和所述多条数据线中的一条数据线；

    在所述像素电极、所述第一电极和所述第二电极远离所述第一衬底基板一侧形成第二绝缘层，所述第二绝缘层具有第一开口，所述第一开口在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影部分交叠，并且与所述第一电极在所述第一衬底基板上的正投影部分交叠；和

    形成连接电极和与所述连接电极间隔开的公共电极，所述连接电极通过所述第一开口与所述像素电极和所述第一电极接触，所述公共电极位于所述第二绝缘层远离所述像素电极的一侧。
26. 根据权利要求25所述的方法，其中，形成所述第二绝缘层包括：

    形成覆盖所述像素电极、所述第一电极和所述第二电极的绝缘材料层；

    在所述绝缘材料层远离所述第一衬底基板的一侧形成具有第三开口的掩模；和

    利用所述掩模对所述绝缘材料层进行图案化，以得到所述第二绝缘层。

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