WO2022034636A1 - 炭化珪素半導体装置および電力変換装置 - Google Patents

炭化珪素半導体装置および電力変換装置 Download PDF

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貴規 田中
啓之 網城
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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device and a power conversion device, and more particularly to a silicon carbide semiconductor device having an ohmic electrode and a power conversion device having the same.
  • the SiC semiconductor device typically has a single crystal SiC substrate and a SiC layer which is an epitaxial layer formed on the single crystal SiC substrate. If the device includes a pn diode configuration, continued flow of forward or bipolar currents through the pn diode may result in stacking defects in the crystals of the SiC layer. This is due to the recombination energy when the minority carriers injected through the pn junction of the pn diode recombine with the majority carriers, starting from the basal plane dislocation (BPD) existing in the SiC substrate and the like. It is believed that this is because the stacking defects, which are defects, expand in the SiC layer. Expansion of stacking defects causes characteristic deterioration such as an increase in forward voltage (on-voltage) due to obstruction of current flow and a decrease in withstand voltage.
  • BPD basal plane dislocation
  • the above-mentioned characteristic deterioration can occur not only when the semiconductor device is a simple pn diode but also when it is a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor). This is because the vertical MOSFET has a built-in body diode (parasitic diode) between the source and drain, which is a kind of pn diode. Specifically, the above-mentioned deterioration of characteristics occurs when a body diode functions as a freewheeling diode of a MOSFET in a power electronics system, and a forward current flows through the body diode.
  • a body diode functions as a freewheeling diode of a MOSFET in a power electronics system
  • a SiC-PWM and a SiC-Schottky barrier diode have an epitaxial layer grown on a SiC substrate. Used as a pressure resistant holding layer.
  • a large number of defects are usually present in a SiC substrate, and these defects also include defects that are the starting points for expansion of laminated defects in the epitaxial layer. Therefore, in order to improve the quality of the epitaxial layer growing on the SiC substrate, attempts have been made for many years to detoxify various defects.
  • the following three methods have been mainly studied so far as methods for suppressing the above-mentioned characteristic deterioration caused by the flow of forward current through the body diode.
  • a first method when the epitaxial layer is grown on the SiC substrate, the basal plane dislocations inherited from the SiC substrate to the epitaxial layer are converted from the basal plane dislocations to the through-blade dislocations in the initial stage of growth.
  • a method for preventing the expansion of stacking defects from surface dislocations has been studied (see, for example, Non-Patent Document 1).
  • the second method is to prevent the occurrence of stacking defects from dislocations of the basal plane of the SiC substrate by promoting recombination of holes and electrons by a buffer layer having a high impurity concentration formed on the SiC substrate. It has been studied (see, for example, Non-Patent Document 2). As a third method, the recombination center is introduced in the region where the parasitic pn diode is provided to reduce the injected holes, whereby the holes and electrons in the vicinity of the dislocation of the basal plane of the SiC substrate are transferred. A method for preventing recombination has been studied (see, for example, Patent Document 2).
  • the present inventors have noticed that none of the above-mentioned conventional methods has sufficiently examined the difference in bipolar current density in a semiconductor chip as a SiC semiconductor device. Specifically, the present inventors have found that the bipolar current density is locally increased in a local region near the boundary between the active region and the outer peripheral region of the chip. By studying the influence of such a bipolar current density distribution, the expansion of stacking defects can be suppressed in most regions of the chip by simply applying the above-mentioned conventional method. The present inventors have conceived that it may not be sufficiently suppressed in the above-mentioned local region. Hereinafter, this problem will be described more specifically.
  • the recombination center is usually a defect such as a point defect, the presence of an excessive recombination center causes a decrease in withstand voltage, an increase in on-voltage, and an increase in leakage current. It ends up.
  • the present disclosure has been made to solve the above problems, and an object thereof is to provide a silicon carbide semiconductor device capable of suppressing deterioration of characteristics while avoiding a significant increase in manufacturing cost. ..
  • the silicon carbide semiconductor device includes a silicon carbide substrate, a silicon carbide layer, a gate insulating film, a gate electrode, a gate pad, a source electrode, and a plurality of ohmic electrodes. ing.
  • the silicon carbide substrate has a first conductive type.
  • the silicon carbide layer has a first surface facing the silicon carbide substrate and a second surface opposite to the first surface in the thickness direction, and the active region and the active region in the in-plane direction perpendicular to the thickness direction. It has an outer peripheral area arranged on the outer circumference.
  • the silicon carbide layer includes a drift layer, a plurality of first well regions, a plurality of source regions, and a second well region.
  • the drift layer is arranged on a silicon carbide substrate and has a first conductive type.
  • the plurality of first well regions are arranged on the drift layer in the active region, have a second conductive type different from the first conductive type, and are separated from each other in at least one cross-sectional view.
  • the plurality of source regions are arranged on the plurality of first well regions and have a first conductive type.
  • the second well region is arranged on the drift layer in the outer peripheral region and has a second conductive type.
  • the gate insulating film faces a plurality of first well regions.
  • the gate electrode has a portion arranged above the active region and facing a plurality of first well regions via a gate insulating film, and a portion arranged above the outer peripheral region and insulated from the second well region.
  • the gate pad is located above the second well region, is isolated from the second well region, and is connected to the gate electrode.
  • the source electrode is provided above the second surface of the silicon carbide layer.
  • the plurality of ohmic electrodes are provided on the second surface of the silicon carbide layer, are connected to the source electrode, and are electrically ohmicly connected to the plurality of first well regions, and are connected to the first well region of the silicon carbide layer. It has a plurality of surface regions that make ohmic contact with the portion of the two surfaces having the second conductive mold.
  • the active region includes a standard region portion and a thinning region portion between the standard region portion and the outer peripheral region. The area density of the plurality of surface areas in the plan view is lower in the thinned area portion than in the standard region portion.
  • the silicon carbide semiconductor device includes a silicon carbide substrate, a silicon carbide layer, a gate insulating film, a gate electrode, a gate pad, a source electrode, and a plurality of ohmic electrodes. ing.
  • the silicon carbide substrate has a first conductive type.
  • the silicon carbide layer has a first surface facing the silicon carbide substrate and a second surface opposite to the first surface in the thickness direction, and the active region and the active region in the in-plane direction perpendicular to the thickness direction. It has an outer peripheral area arranged on the outer circumference.
  • the silicon carbide layer includes a drift layer, a plurality of first well regions, a plurality of source regions, and a second well region.
  • the drift layer is arranged on a silicon carbide substrate and has a first conductive type.
  • the plurality of first well regions are arranged on the drift layer in the active region, have a second conductive type different from the first conductive type, and are separated from each other in at least one cross-sectional view.
  • the plurality of source regions are arranged on the plurality of first well regions and have a first conductive type.
  • the second well region is arranged on the drift layer in the outer peripheral region and has a second conductive type.
  • the gate insulating film faces a plurality of first well regions.
  • the gate electrode has a portion arranged above the active region and facing a plurality of first well regions via a gate insulating film, and a portion arranged above the outer peripheral region and insulated from the second well region.
  • the gate pad is located above the second well region, is isolated from the second well region, and is connected to the gate electrode.
  • the source electrode is provided above the second surface of the silicon carbide layer.
  • the plurality of ohmic electrodes are provided on the second surface of the silicon carbide layer, are connected to the source electrode, and are electrically ohmicly connected to the plurality of first well regions and second well regions. It has a plurality of surface regions that make ohmic contact with the portion of the second surface of the silicon carbide layer having the second conductive type.
  • the outer peripheral region includes an outer region portion and a thinning region portion between the outer region portion and the active region. The area density of the plurality of surface regions in the plan view is lower in the thinned region portion than in the active region.
  • FIG. 2 is a partial cross-sectional view schematically showing the configuration of a silicon carbide semiconductor device along lines III-III in FIG. 2.
  • a first well region, a second well region, a portion of the upper surface of the silicon carbide layer having the second conductive type, and a plurality of surface regions in which a plurality of ohmic electrodes are in ohmic contact are formed.
  • a partial top view which shows roughly.
  • FIG. 5 is a cross-sectional view showing the configuration of a pn diode used in a simulation of a current density distribution (FIGS. 8 and 9) and a hole concentration distribution (FIG. 10) in a reflux operation, corresponding to a comparative example. It is a distribution map which shows the simulation result of the current density distribution in the configuration of the pn diode shown in FIG. 7 corresponding to the comparative example.
  • FIG. 11 at the depth position of the bottom surface of the drift layer. It is a partial top view which shows the 1st modification of the structure shown in FIG. It is a partial top view which shows the 2nd modification of the structure shown in FIG. It is a partial top view which shows the 3rd modification of the structure shown in FIG. It is a partial top view which shows the 4th modification of the structure shown in FIG.
  • the first well region, the second well region, the portion of the upper surface of the silicon carbide layer having the second conductive type, and the plurality of ohmic electrodes are in ohmic contact.
  • FIG. 3 is a partial top view schematically showing a plurality of surface regions with the same field of view as in FIG. It is a block diagram which shows the structure of the power conversion system to which the power conversion apparatus which concerns on this Embodiment 3 is applied.
  • an n-channel MOSFET that is, a MOSFET in which the first conductive type is n-type and the second conductive type is p-type is an example. It will be explained by listing in. The description of the high and low potentials in the above description is for the case where the first conductive type is n type and the second conductive type is p type, and the first conductor is p type and the second conductive type is p type. In the case of n-type, the high and low potentials are reversed.
  • FIG. 1 is a top view schematically showing the configuration of the MOSFET 711 (silicon carbide semiconductor device) according to the first embodiment.
  • the MOSFET 711 has a source electrode 80, a gate pad 81, and a gate wiring 82 on the upper surface thereof.
  • the gate wiring 82 extends from the gate pad 81, and the source electrode 80 is arranged away from the gate pad 81.
  • FIG. 2 is a partial top view schematically showing the configuration of the silicon carbide layer SL (FIG. 3) included in the MOSFET 711 in the broken line portion II in FIG. 1.
  • FIG. 3 is a partial cross-sectional view schematically showing the configuration of MOSFET 711 along lines III-III in FIG.
  • the MOSFET 711 includes a silicon carbide substrate 10 (hereinafter, also referred to as SiC substrate 10), a silicon carbide layer SL (hereinafter, also referred to as SiC layer SL), a gate insulating film 50, a gate electrode 60, a gate pad 81, and a source. It has an electrode 80, a plurality of ohmic electrodes 70, and a drain electrode 84.
  • the SiC substrate 10 has an n-type (first conductive type).
  • the SiC layer SL has a lower surface (first surface) facing the SiC substrate 10 and an upper surface (second surface opposite to the first surface in the thickness direction). The lower surface of the SiC layer SL may be in contact with the SiC substrate 10.
  • the SiC layer SL has an active region 100 and an outer peripheral region 200 arranged on the outer periphery of the active region 100 in the in-plane direction perpendicular to the thickness direction. Typically, in the in-plane direction (in other words, in a plan view), the outer peripheral region 200 surrounds the active region 100.
  • the active region 100 directly bears the main function of the MOSFET 711, that is, the function of switching the current. Therefore, the MOS gate structure of the MOSFET 711 is arranged not in the outer peripheral region 200 but in the active region 100.
  • the SiC layer SL includes a drift layer 20, a plurality of first well regions 30, a plurality of source regions 40, a second well region 31, a contact region 35, and a JTE (Junction Termination Extension) region 37. And include.
  • the drift layer 20 has an n-type.
  • the impurity concentration of the drift layer 20 is lower than the impurity concentration of the SiC substrate 10.
  • the drift layer 20 is arranged on the SiC substrate 10.
  • the first well region 30 has a p-type (a second conductive type different from the first conductive type).
  • the first well region 30 is arranged on the drift layer 20 in the active region 100 and typically partially forms the upper surface of the SiC layer SL.
  • the first well regions 30 are separated from each other in at least one cross-sectional view (eg, the cross-sectional view shown in FIG. 3).
  • the drift layer 20 has a JFET region 21 between two adjacent first well regions 30.
  • the impurity concentration of the JFET region 21 which is a part of the drift layer 20 may be the same as or different from the impurity concentration of the other part of the drift layer 20.
  • the source area 40 has an n type.
  • the source region 40 is arranged on the plurality of first well regions 30.
  • the source region 40 is separated from the drift layer 20 by a first well region 30.
  • the outer edge of each source region 40 is arranged inside the outer edge of each first well region 30 on the upper surface of the silicon carbide layer SL, whereby the upper surface of the silicon carbide layer SL is arranged.
  • each source region 40 is separated from the drift layer 20 by a first well region 30.
  • the contact region 35 has a p-type and has an impurity concentration higher than that of the first well region 30.
  • the contact region 35 has an upper end reaching the upper surface of the SiC layer SL and a lower end reaching the first well region 30.
  • the contact region 35 is surrounded by the source region 40 in plan view.
  • the second well region 31 has a p-type.
  • the second well region 31 typically partially forms the upper surface of the SiC layer SL.
  • the second well region 31 is typically larger than each of the first well regions 30.
  • the second well region 31 is arranged on the drift layer 20 in the outer peripheral region 200. Specifically, the second well region 31 is arranged outside the outermost first well region 30 via the JFET region 21. Although the second well region 31 is separated from the first well region 30 in the first embodiment, it may be connected to the first well region 30 as a modification (see, for example, FIG. 13). ..
  • a plurality of ohmic electrodes 70 are provided on the upper surface of the SiC layer SL.
  • the ohmic electrode 70 in the active region 100 is in ohmic contact with the source region 40 and the contact region 35 reaching the first well region 30.
  • the ohmic electrode 70 in the outer peripheral region 200 is in ohmic contact with the contact region 35 reaching the second well region 31.
  • the plurality of ohmic electrodes 70 are electrically ohmicly connected to the plurality of first well regions 30 and second well regions 31.
  • the plurality of ohmic electrodes 70 have a plurality of portions that make ohmic contact with the portion of the upper surface of the SiC layer having an n-type (specifically, the source region 40) and the p-type of the upper surface of the SiC layer. It has a plurality of portions that make ohmic contact with the portion (specifically, the contact region 35), and in particular, the latter is also referred to as a plurality of surface regions in the following. According to this definition, each of the plurality of surface regions is a boundary surface between the portion of the upper surface of the SiC layer having a p-shape and the ohmic electrode 70.
  • the material of the ohmic electrode 70 is selected so that electrons and holes can be easily transferred to and from the source region 40 and the contact region 35, both of which have relatively high impurity concentrations.
  • This material is typically a silicide alloy, for example a nickel silicide alloy.
  • the gate insulating film 50 has at least a portion facing a plurality of first well regions 30.
  • the gate insulating film 50 covers the portion straddling the boundary between the source region 40 and the first well region 30 and the first well region 30 between the boundary and the JFET region 21.
  • the gate insulating film 50 may further have a portion facing the second well region 31.
  • the gate electrode 60 is arranged above the active region 100 and faces a plurality of first well regions 30 via the gate insulating film 50, and is arranged above the outer peripheral region 200 and insulated from the second well region 31. It has a part and. Of the first well region 30, the surface layer facing the gate electrode 60 via the gate insulating film 50 has a function as a channel region.
  • the gate electrode 60 extends from the active region 100 into the outer peripheral region 200.
  • the interlayer insulating film 55 covers the gate electrode 60.
  • the gate electrode 60 is connected to the gate wiring 82 via the contact hole 95 of the interlayer insulating film 55 while being insulated from the second well region 31 by the gate insulating film 50 and the field insulating film 51.
  • the field insulating film 51 is provided on the outer peripheral region 200.
  • the thickness of the field insulating film 51 is larger than the thickness of the gate insulating film 50.
  • the field insulating film 51 is arranged only in the outer peripheral region 200 in the example shown in FIG. 3, but as a modification, it may have a portion extending from the outer peripheral region 200 into the active region 100. In the modification, the field insulating film 51 may extend over the JFET region 21 and above a part of the first well region 30.
  • the gate pad 81 (FIG. 1) and the gate wiring 82 (FIG. 1) are arranged above the second well region 31 (FIG. 3) and are insulated from the second well region 31.
  • the gate pad 81 is connected to the gate electrode 60 via the gate wiring 82.
  • the gate pad 81 and the gate wiring 82 are insulated from the second well region 31.
  • This insulation is secured by the field insulating film 51 in the configuration shown in FIG.
  • this insulation may be secured by another insulating film in place of the field insulating film 51 or together with the field insulating film 51, and the other insulating film is, for example, the gate insulating film 50. good.
  • the source electrode 80 is provided above the upper surface of the SiC layer SL, and is connected to each of the plurality of ohmic electrodes 70. As a result, the source electrode 80 is electrically ohmicly connected to the source region 40 via the ohmic electrode 70, and is connected to the first well region 30 and the second well region 31 via the ohmic electrode 70 and the contact region 35. It is electrically connected to ohmic. Further, the source electrode 80 is insulated from the gate electrode 60 by the interlayer insulating film 55.
  • a contact hole 90 penetrating the gate insulating film 50 and the interlayer insulating film 55 is formed on the ohmic electrode 70 connected to the first well region 30.
  • the source electrode 80 reaches the ohmic electrode 70 connected to the first well region 30 through the contact hole 90.
  • the first well region 30 is electrically ohmicly connected to the source electrode 80.
  • a contact hole 91 penetrating the gate insulating film 50 and the interlayer insulating film 55 is formed on the ohmic electrode 70 connected to the second well region 31.
  • the source electrode 80 reaches the ohmic electrode 70 connected to the second well region 31 through the contact hole 91.
  • the second well region 31 is electrically ohmicly connected to the source electrode 80.
  • another configuration in which the second well region 31 is electrically ohmically connected to the source electrode 80 may be used. For example, when the second well region 31 and the first well region 30 are connected at an arbitrary position in a plan view, the source electrode 80 and the second well region 31 can be connected without forming the contact hole 91.
  • a configuration in which the source electrode 80 and the second well region 31 are capacitively connected may be used, in which case the source electrode 80 and the second well region 31 are connected. It is not necessary that the 2-well region 31 is electrically connected to the ohmic. In that case, the displacement current during switching flows between the source electrode 80 and the second well region 31 via the capacitive connection.
  • the JTE region 37 is arranged on the outer peripheral side of the second well region 31 (the side opposite to the first well region 30) on the drift layer 20.
  • the JTE region 37 has a p-type, and its impurity concentration is lower than that of the second well region 31.
  • the drain electrode 84 is provided on the back surface of the SiC substrate 10.
  • the drain electrode 84 is electrically ohmicly connected to the SiC substrate 10, and a back surface ohmic electrode (not shown) may be provided between the drain electrode 84 and the SiC substrate 10 in order to obtain an ohmic connection.
  • the active region 100 includes a standard region portion 102 and a thinning region portion 101 between the standard region portion 102 and the outer peripheral region 200.
  • the thinning area portion 101 is arranged adjacent to the standard area portion 102.
  • the outer peripheral region 200 is arranged outside the standard region portion 102 via the thinning region portion 101.
  • the thinned-out region portion 101 surrounds the standard region portion 102 that occupies most of the active region 100, and the thinned-out region portion 101 is surrounded by the outer peripheral region 200.
  • the active region 100 is divided into a plurality of periodic region RPs.
  • the active region 100 is formed by periodically and repeatedly arranging the periodic region RPs in a plurality of directions.
  • each of the periodic region RPs has a square shape with a side length LP, and the active region 100 is formed by arranging a plurality of periodic region RPs along the sides. Is configured.
  • the layout of the impurity region of each of the periodic region RPs will be described below.
  • the unit cell UC0 is arranged in each of the periodic region RPs. Therefore, the standard region portion 102 is configured by periodically arranging the unit cells UC0.
  • the unit cell U0 has a first well region 30, a source region 40, and a contact region 35.
  • the unit cell U1 or the unit cell U2 is arranged in each of the plurality of periodic area RPs.
  • the thinning area portion 101 includes at least one unit cell U1 and at least one unit cell U2.
  • the pattern in which the unit cell U1 and the unit cell U2 coexist is preferably periodic.
  • Unit cells U1 and unit cells U2 are arranged alternately.
  • Each of the unit cell U1 and the unit cell U2 has a first well region 30 and a source region 40.
  • the unit cell U1 has a contact region 35 like the unit cell U0.
  • the unit cell U2 does not have a contact region 35.
  • the outer edge pattern of the source region 40 of the unit cells U0 to U2 may be common.
  • the first well region 30 of the unit cell U2 is directly connected to the first well region 30 of the unit cell U1 or indirectly via the first well region 30 of another unit cell U2.
  • the first well region 30 of the unit cell U2 is directly connected to the first well region 30 of the unit cell U1.
  • At least one of the first well regions 30 of the unit cell U1 and the unit cell U2 may have an extension that extends the shape of the first well region 30 of the unit cell U0 so that this connection is obtained.
  • the first well region 30 of each of the unit cell U1 and the unit cell U2 has an expansion portion EX1 and an expansion portion EX2.
  • Each of the extended portion EX1 and the extended portion EX2 is connected to the first well region 30 of the adjacent periodic region RP, and in particular, in the example shown in FIG. 2, the expanded portion EX1 and the extended portion EX2 are connected to each other. Has been done.
  • the plurality of first well regions 30 have a polygonal shape repeatedly arranged in the in-plane direction, and in the example shown in FIG. 2, the plurality of first well regions 30 are repeatedly arranged along the x direction and the y direction. It has an arranged square shape. Further, if the expansion portion EX1 and the expansion portion EX2 are ignored, the plurality of first well regions 30 also have a polygonal shape repeatedly arranged in the in-plane direction even in the thinning region portion 101. In other words, if expansion EX1 and expansion EX2 are ignored, the plurality of first well regions 30 are repeatedly arranged in the in-plane direction in the entire active region 100 including the standard region 102 and the thinned region 101. It has a polygonal shape, and particularly in the example shown in FIG. 2, it has a square shape repeatedly arranged along the x-direction and the y-direction.
  • the outer peripheral region 200 is provided with a second well region 31 that is larger than each first well region 30 of the standard region portion 102.
  • a plurality of contact regions 35 are periodically arranged on the second well region 31.
  • each first well region 30 of the standard region portion 102 has a square shape
  • a rectangular shape having a long side and a short side may be used.
  • Or other polygonal shapes may be used.
  • FIG. 4 is a partial top view schematically showing the first well region 30, the second well region 31, and the surface region 71 in the field of view of FIG. 2, and the source region 40 (FIG. 2) is shown. do not have.
  • the surface region 71 is defined as a region in which the portion of the upper surface of the SiC layer SL (FIG. 3) having a p-shape and the ohmic electrode 70 (FIG. 3) are in ohmic contact.
  • the thinned-out area portion 101 has a lower surface density of the surface region 71 in a plan view than the standard region portion 102.
  • FIG. 5 is a diagram showing the field of view in FIG. 4 enlarged in the vertical direction (y direction), and the definition of the above surface density will be described in detail with reference to this figure.
  • the y direction is along the boundary line between the active region 100 and the outer peripheral region 200
  • the x direction is a direction perpendicular to the boundary line.
  • the rectangular region RR has a length LR in the x direction, a width WR in the y direction, and a center position CR.
  • the value obtained by dividing the area of the surface area 71 in the rectangular area RR by the area of the rectangular area RR is defined as the area density in the position CR.
  • the length LR is an integral multiple of the length LP (FIG.
  • the width WR is an integral multiple of the length LP (FIG. 2), which is the period of the periodic region RP, specifically, is 10 times or more, and is the total width (dimension in the y direction) of the SiC layer SL. ) Is sufficiently smaller in length.
  • the period of the periodic region RP is common in the x direction and the y direction has been described, but these may be different from each other.
  • the thinned-out area portion 101 has a lower surface density of the surface region 71 in a plan view than the standard region portion 102.
  • an example of a method for determining whether or not the surface density distribution satisfies this condition will be described.
  • the areal density is calculated in a region sufficiently distant from the four corners of the chip.
  • the center position CR (FIG. 5) is a position within a region sufficiently distant from the four corners of the chip.
  • the length LR (FIG. 5) is 10 times the length LP (FIG. 2)
  • the width WR (FIG. 5) is twice the length LP.
  • FIG. 6 shows the relationship between the x-coordinate of the center position CR and the surface density S when the y-coordinate of the center position CR is constant.
  • the surface density S in the thinning region portion 101 is lower than the surface density S in the standard region portion 102 (specifically, (It is about half), so the above conditions are met. Further, regardless of whether or not the vicinity of the boundary is ignored as described above, the average surface density S in the thinned area portion 101 is lower than the average surface density S in the standard region portion 102 (specifically). It is about half of the above), so the above conditions are met.
  • a SiC substrate 10 having a 4H polytype, n-type, and low resistance silicon carbide is prepared.
  • the plane orientation of the upper surface of the SiC substrate 10 has a slight off angle from the (0001) plane.
  • a SiC layer SL having a thickness of 5 ⁇ m to 200 ⁇ m and having an n-type is formed by epitaxial growth by a chemical vapor deposition (CVD method).
  • the n-type impurity concentration (donor concentration) is, for example, 1 ⁇ 10 14 cm -3 to 1 ⁇ 10 17 cm -3 .
  • the SiC layer SL thus formed the portion other than the portion where the conductive type is inverted by ion implantation described later becomes the drift layer 20 for the MOSFET 711.
  • an injection mask is formed on the upper surface of the SiC layer SL by a photoresist or the like.
  • a p-type impurity (acceptor) Al (aluminum) is added to the upper surface of the SiC layer SL by ion implantation.
  • the depth of this ion implantation does not exceed the thickness of the SiC layer SL, and is, for example, about 0.3 ⁇ m to 3 ⁇ m.
  • the doping concentration of Al is higher than the impurity concentration of the drift layer 20, for example, in the range of 1 ⁇ 10 17 cm -3 to 1 ⁇ 10 19 cm -3 .
  • the injection mask is removed.
  • the regions to which the p-type is imparted by adding Al in this step become the first well region 30 and the second well region 31.
  • some additional layer may be provided on the upper surface side of the SiC substrate 10 before forming the SiC layer SL, and in that case, this additional layer is regarded as a part of the SiC substrate 10.
  • an n-type buffer layer having a higher concentration than that of the drift layer 20 may be formed.
  • the n-type buffer layer can recombine a minority carrier that invades the SiC substrate 10 from the drift layer 20.
  • a conversion layer that converts BPD existing on the surface of the SiC substrate 10 into through-blade dislocations may be formed by epitaxial growth in place of or in addition to the n-type buffer layer.
  • an injection mask is formed on the upper surface of the SiC layer SL by a photoresist or the like.
  • the p-type impurity Al is added to the upper surface of the SiC layer SL by ion implantation.
  • the depth of this ion implantation does not exceed the thickness of the SiC layer SL, and is, for example, about 0.3 ⁇ m to 3 ⁇ m.
  • the doping concentration of Al is higher than the impurity concentration of the drift layer 20 and lower than the impurity concentration of the second well region 31, for example, in the range of 1 ⁇ 10 16 cm -3 to 5 ⁇ 10 18 cm -3 . be. After that, the injection mask is removed. After that, the injection mask is removed.
  • the region to which the p-type is imparted by adding Al in this step becomes the JTE region 37.
  • the contact region 35 is formed by ion-implanting Al into a predetermined region on the surface of the first well region 30 at an impurity concentration higher than the impurity concentration of the first well region 30.
  • an injection mask is formed by a photoresist or the like so that a predetermined portion inside the outer edge of the first well region 30 is exposed on the upper surface of the SiC layer SL.
  • N nitrogen
  • N of an n-type impurity (donor) is added to the upper surface of the SiC layer SL by ion implantation.
  • the depth of this ion implantation is shallower than the thickness of the first well region 30.
  • the doping concentration of N exceeds the p-type impurity concentration in the first well region 30, and is, for example, in the range of 1 ⁇ 10 18 cm -3 to 1 ⁇ 10 21 cm -3 .
  • the region to which the n-type is added by adding N in this step becomes the source region 40.
  • the heat treatment apparatus performs annealing in an atmosphere of an inert gas such as argon (Ar) gas at a temperature of 1300 ° C to 1900 ° C for 30 seconds to 1 hour.
  • This annealing electrically activates N and Al added by ion implantation.
  • a field insulating film 51 made of silicon oxide having a film thickness of 0.3 ⁇ m to 2 ⁇ m is formed on the SiC layer SL in a part of the outer peripheral region 200.
  • the silicon oxide film as the gate insulating film 50 is formed by thermally oxidizing the portion of the upper surface of the SiC layer SL that is not covered with the field insulating film 51.
  • a conductive polycrystalline silicon film is formed on the gate insulating film 50 and the field insulating film 51 by the reduced pressure CVD method.
  • the gate electrode 60 is formed by patterning this polycrystalline silicon film.
  • the interlayer insulating film 55 made of silicon oxide is formed by the reduced pressure CVD method. Subsequently, a contact hole 90 is formed that penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the contact region 35 and the source region 40 in the active region 100. Similarly, a contact hole 91 that reaches the second well region 31 is formed.
  • a metal film containing Ni as a main component is formed by a sputtering method or the like. Then, by heat treatment at a temperature of 600 ° C. to 1100 ° C., the Ni atom of the metal film and the Si atom of the SiC layer SL are reacted in the contact hole 90 and the contact hole 91 to cause the SiC layer SL and the metal.
  • a silicide layer as an ohmic electrode 70 is formed between the film and the film. Subsequently, the portion of the metal film that has not changed to the silicide layer is removed by wet etching.
  • a metal film containing Ni as a main component is formed on the back surface of the SiC substrate 10.
  • a back surface ohmic electrode (not shown) is formed.
  • the contact hole 95 penetrating the interlayer insulating film 55 is formed by etching using a photoresist or the like as a mask.
  • a part of the source electrode 80 is formed on the ohmic electrode 70 in the contact hole 90 and the contact hole 91 by the film formation by the sputtering method or the like and the patterning by the photolithography method or the like.
  • the balance of the source electrode 80, the gate pad 81, and the gate wiring 82 are formed by depositing a wiring metal such as Al by a sputtering method or a vapor deposition method and patterning by a photolithography method or the like. It is formed.
  • the drain electrode 84 is formed on the surface of the back surface ohmic electrode (not shown) formed on the back surface of the SiC substrate 10. With the above, the MOSFET 711 is completed.
  • the state of the channel region of the MOSFET 711 is switched between an on state and an off state.
  • the off state there is a period in which the drain voltage (voltage of the drain electrode 84) becomes lower than the source voltage (voltage of the source electrode 80), and at this time, the drain voltage becomes, for example, ⁇ several V to ⁇ 10) V.
  • the MOSFET 711 performs a reflux operation.
  • the pn junction formed by the first well region 30 and the second well region 31 ohmicly connected to the source electrode 80 and the drift layer 20 ohmicly connected to the drain electrode 84.
  • a forward voltage of more than 2 V, which corresponds to the diffusion potential, is applied. That is, a voltage exceeding the forward voltage is applied to the body diode of the MOSFET 711.
  • the MOSFET 711 operates as a freewheeling diode. Therefore, a large bipolar current flows in the direction from the source electrode 80 to the drain electrode 84. When the current density of this current is 100 A / cm 2 or more, significant conductivity modulation occurs in the drift layer 20.
  • FIG. 7 is a cross-sectional view modeling a body diode of a comparative example in which the surface density S (FIG. 6) is substantially uniform in the active region 100 (FIG. 3).
  • the cathode electrode 84D, the SiC substrate 10D, the SiC layer SLD, and the anode electrode 80D are set by modeling each of the drain electrode 84, the SiC substrate 10, the SiC layer SL, and the source electrode 80 in the MOSFET 711 (FIG. 3).
  • the SiC layer SLD has a drift layer 20D that models the drift layer 20 (FIG. 3) and a well region 30D that models the first well region 30 and the second well region 31 (FIG. 3).
  • the SiC substrate 10 has a thickness t sub , the drift layer 20D has a thickness t drift , and the sum of these has a thickness t tot .
  • the left end of the model of FIG. 7 corresponds to the center position of the active region 100 (FIG. 3).
  • the electrode width LA is the dimension from the center position to the outer edge of the anode electrode 80D
  • the electrode width LC is the dimension from the center position to the outer edge of the cathode electrode 84D.
  • the vertical dimensions are exaggerated to make the drawing easier to see, and in the actual dimensions, the electrode width LA and the electrode width LC are much larger than the thickness t tot . ..
  • FIG. 8 shows the simulation results of the current density when a current corresponding to 1000 A per unit area of the anode electrode 80D is applied to the center position (left end position in FIG. 7) of the anode electrode 80D (FIG. 7). It is a distribution map which shows in the vicinity of the end of the electrode 80D. According to this simulation, the region where the current density becomes extremely high appears in an elliptical shape centered on the end portion of the anode electrode 80D.
  • the thickness tsub of the SiC substrate 10 is large, the peak value and the peak width of the current density are larger, which indicates that the thickness tsub of the SiC substrate 10 affects the state of current concentration.
  • the current spread in the drift layer 20D and the current spread in the SiC substrate 10D are almost continuous. It is considered that this is because the resistivity of the drift layer 20D is reduced to about the resistivity of the SiC substrate 10D due to the conductivity modulation.
  • the thickness t tot of the resistor that includes both the SiC substrate 10D and the drift layer 20D is relative to the current density distribution. It is considered to have a more direct correlation.
  • the current density is 10% based on the current density on the center side of the anode electrode 80D (current density on the left end side in the graph of FIG. 9) in any of the two thickness conditions.
  • the position where the current density is 30% higher than the current density on the center side of the anode electrode 80D is a position at a distance of 30% of the thickness t tot inward from the end position of the anode electrode 80D.
  • the position where the current density is 50% higher than the current density on the center side of the anode electrode 80D is a position 20% of the thickness t tot inward from the end position of the anode electrode 80D.
  • the width (dimension in the x direction) of the thinned-out region portion 101 is 20% or more of the sum of the thickness of the SiC substrate 10 (FIG. 3) and the thickness of the SiC layer SL (FIG. 3). It is preferably 30% or more, more preferably 50% or more, and even more preferably 50% or more.
  • FIG. 10 is a graph showing the simulation results of the hole concentration distribution under the same conditions as in FIG. As for the hole concentration distribution, the same distribution as the current density distribution (Fig. 9) can be seen. Therefore, it is considered that the local increase in the hole concentration can be suppressed by adopting the configuration that relaxes the concentration of the current density. It is considered that a highly reliable silicon carbide semiconductor device can be realized by suppressing the deterioration of the characteristics of the body diode.
  • the width of the thinned-out region portion 101 is set so as to suppress this new increase, it is presumed that the above-mentioned effect can be obtained more reliably. Analyzing the simulation results of FIG. 10, the position where the hole concentration is 1% higher than the hole concentration on the center side of the anode electrode 80D (the hole concentration on the left end side in the graph of FIG. 10) is the end of the anode electrode 80D.
  • the width (dimension in the x direction) of the thinned out region portion 101 is 110% or less of the sum of the thickness of the SiC substrate 10 (FIG. 3) and the thickness of the SiC layer SL (FIG. 3). It is preferably 70% or more, and more preferably 70% or more.
  • FIG. 11 is a cross-sectional view modeling the body diode in consideration of the difference in the surface density S (FIG. 6) in the active region 100 (FIG. 3).
  • the difference from the model of FIG. 7 described above is that the contact resistivity is defined at the boundary between the anode electrode 80D and the well region 30D in order to model the difference in the surface density S in the active region.
  • the contact resistivity ⁇ ct ⁇ cc ⁇ TM ( ⁇ ⁇ cm 2 ) (TM is a coefficient) in the range corresponding to (FIG. 3).
  • FIG. 12 shows the simulation results of the hole concentration distribution when a current corresponding to 1000 A per unit area of the anode electrode 80D is applied to the center position (left end position in FIG. 11) of the anode electrode 80D (FIG. 11).
  • the average contact resistivity in the thinned area portion 101 is 1.5 times or more the average contact resistivity in the standard region portion 102. .. Since the contact resistivity of the surface region 71 is considered to be almost constant, it is necessary to change the surface density of the surface region 71 in order to change the distribution of the average contact resistivity. It is preferable that the surface density of the surface region 71 of the thinning region portion 101 is 2/3 or less of the surface density of the surface region 71 of the standard region portion 102 in order to obtain the distribution of.
  • the surface density of the surface area 71 of the thinned area portion 101 is preferably 1/10 or more of the surface density of the surface area 71 of the standard region portion 102.
  • the thinned-out area portion 101 has a lower surface density S (FIG. 6) of the surface region 71 (FIG. 4) in a plan view than the standard region portion 102. Since such a surface density distribution can be obtained without particularly complicating the manufacturing method, it does not lead to a significant increase in manufacturing cost. Since the surface density S of the surface region 71 of the thinned region portion 101 is lower than that of the standard region portion 102, the bipolar current is locally increased in the local region near the boundary between the outer peripheral region 200 and the active region 100. Is suppressed. As a result, the expansion of stacking defects can be sufficiently suppressed even in the local region.
  • the contact resistivity of the thinned region portion 101 is 1. It is 5 times or more and 10 times or less.
  • the width (horizontal dimension in FIG. 2) of the thinned-out region portion 101 is 20% or more of the sum of the thickness of the SiC substrate 10 (FIG. 3) and the thickness of the SiC layer SL (FIG. 3), it is shown in FIG.
  • the local increase in the bipolar current is suppressed in approximately the entire range in which the local increase in the bipolar current is particularly large. It should be noted that this effect is more sufficiently obtained when the percentage reaches about 70%, and is approximately ideally obtained when the percentage reaches about 110% for the reason described above in relation to the simulation. Therefore, from the viewpoint of avoiding an excessive proportion of the thinned-out region portion 101 in the active region 100, the upper limit of the percentage may be 110%, and further may be 70%.
  • the current density of the MOSFET 711 in the ON state may be 100 A / cm 2 or more, and when the current density is such a large value, a large amount of holes flow into the drift layer 20 to cause significant conductivity modulation. Therefore, the resistivity of the drift layer 20 is significantly reduced. According to the present embodiment, the local increase in the bipolar current generated under such conditions can be effectively suppressed.
  • the plurality of first well regions 30 (FIG. 4) in the standard region portion 102 have a polygonal shape (specifically, a rectangular shape, more specifically, a square shape) in which the first well regions 30 (FIG. 4) are repeatedly arranged. is doing. Thereby, a polygonal outer edge can be provided in each of the plurality of first well regions 30 in a plan view.
  • FIG. 13 is a partial top view showing a MOSFET 712 (silicon carbide semiconductor device) as a first modification of the MOSFET 711 (FIG. 4).
  • MOSFET 712 silicon carbide semiconductor device
  • the surface region 71 is arranged outside the second well region 31.
  • the ohmic electrode 70 (FIG. 3) is arranged off the second well region 31.
  • the second well region 31 (FIG. 13) is connected to the first well region 30 at the boundary between the outer peripheral region 200 and the active region 100.
  • FIG. 14 is a partial top view showing a MOSFET 713 (silicon carbide semiconductor device) as a second modification of the MOSFET 711 (FIG. 4). Unlike the MOSFET 711 (FIG. 4), in the MOSFET 713 (FIG. 14), the plurality of first well regions 30 have a striped shape in the in-plane direction.
  • MOSFET 713 silicon carbide semiconductor device
  • FIG. 15 is a partial top view showing a MOSFET 714 (silicon carbide semiconductor device) as a third modification of the MOSFET 711 (FIG. 4).
  • the surface region 71 is arranged outside the second well region 31 as in the MOSFET 712 (FIG. 13), and a plurality of positions in the in-plane direction are arranged as in the MOSFET 713 (FIG. 14).
  • the 1-well region 30 has a striped shape.
  • FIG. 16 is a partial top view showing a MOSFET 715 (silicon carbide semiconductor device) as a fourth modification of the MOSFET 711 (FIG. 4).
  • MOSFET 715 silicon carbide semiconductor device
  • FIG. 14 With respect to the surface area 71, the area density of the thinned area portion 101 decreases toward the outside (right side in FIG. 16).
  • the thinning area portion 101 is composed of a plurality of portions from the inside to the outside (toward the right side in FIG. 16), and the surface density of these plurality of portions decreases toward the outside. .. Therefore, the surface density of the thinned-out area portion 101 has a plurality of levels.
  • the thinned-out region portion 101 is composed of the portion 101a and the portion 101b from the inside to the outside, and the surface density of the portion 101b is lower than the surface density of the portion 101a. Therefore, the surface density of the thinned-out region portion 101 has a relatively high level in the portion 101a and a relatively low level in the portion 101b.
  • the degree of freedom in designing the distribution of the surface density is improved, and therefore, the width (horizontal dimension in FIG. 16) of the thinned-out area portion 101 is further suppressed, and the above-described first embodiment is performed.
  • the number of surface density levels is two is illustrated in FIG. 16, the number of surface density levels is not limited to two, and as a modification, the number of levels is sufficiently large. By doing so, a configuration may be used in which the surface density of the thinned-out area portion 101 decreases substantially continuously toward the outside.
  • the second well region 31 may be located depending on the position and direction of the diagonal straight line. It appears separated from the first well region 30 (similar to the case of FIG. 3). Therefore, in common with the first embodiment and its modifications, the first well region 30 and the second well region 31 are separated from each other in at least one cross-sectional view.
  • FIG. 17 is a partial top view schematically showing the configuration of the MOSFET 721 according to the second embodiment in the same field of view as the field of view of FIG. 4 (first embodiment).
  • the active region 100 does not need to have the thinned out region portion 101 (FIG. 4), for example, only from the standard region portion 102 (FIG. 4). It may be configured.
  • the outer peripheral region 200 includes an outer region portion 202 and a thinning region portion 201 between the outer region portion 202 and the active region 100.
  • the thinned area portion 201 has a lower surface density of the surface region 71 in a plan view than the active region 100. Further, the preferable relationship between the surface density of the standard region portion 102 (FIG. 4) and the surface density of the thinned region portion 101 (FIG. 4) described in the first embodiment is the active region 100 in the second embodiment. It may also be applied to the relationship between (FIG. 17) and the thinned area portion 201 (FIG. 17).
  • Embodiment 3 In this embodiment, any one of the above-described embodiments or any of the silicon carbide semiconductor devices (PWMs 711 to 715 and 721) according to the modified example thereof is applied to the power conversion device.
  • the application of these silicon carbide semiconductor devices is not limited to a specific power conversion device, but the case where these silicon carbide semiconductor devices are applied to a three-phase inverter will be described below as the third embodiment.
  • FIG. 18 is a block diagram showing the configuration of the power conversion system according to the third embodiment.
  • the power conversion system includes a power supply 910, a power conversion device 920, and a load 930.
  • the power supply 910 is a DC power supply and supplies DC power to the power conversion device 920.
  • the power supply 910 may be composed of, for example, a DC system, a solar cell, or a storage battery, or may be composed of a rectifier circuit or an AC / DC converter connected to an AC system.
  • the power supply 910 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 920 is a three-phase inverter connected between the power supply 910 and the load 930, converts the DC power supplied from the power supply 910 into AC power, and supplies AC power to the load 930.
  • the power conversion device 920 controls a main conversion circuit 921 that converts DC power into AC power and outputs it, a drive circuit 922 that outputs a drive signal that drives each switching element of the main conversion circuit 921, and a drive circuit 922. It has a control circuit 923 that outputs a control signal to the drive circuit 922.
  • the load 930 is a three-phase electric motor driven by AC power supplied from the power conversion device 920.
  • the load 930 is not limited to a specific application, and is, for example, an electric motor mounted on various electric devices, and is used as an electric motor for, for example, a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner. Will be.
  • the details of the power conversion device 920 will be described below.
  • the main conversion circuit 921 receives the input power from the power supply 910, converts the input power into the output power, and outputs the output power to the load 930.
  • the main conversion circuit 921 has a switching element and a freewheeling diode (not shown), and the switching element switches to convert the DC power supplied from the power supply 910 into AC power. Supply to load 930.
  • the main conversion circuit 921 according to the third embodiment is a two-level three-phase full bridge circuit, and has six switching elements and their respective switching elements. It can be composed of six freewheeling diodes connected in antiparallel to.
  • each switching element of the main conversion circuit 921 a silicon carbide semiconductor device according to any one of the above-described embodiments or a modification thereof is applied.
  • the six switching elements are connected in series for each of the two switching elements, thereby forming three upper and lower arms.
  • Each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of each upper and lower arm that is, the three output terminals of the main conversion circuit 921 are connected to the load 930.
  • the drive circuit 922 generates a drive signal for driving the switching element of the main conversion circuit 921, and supplies the drive signal to the control electrode of the switching element of the main conversion circuit 921. Specifically, the drive circuit 922 uses a drive signal for turning on the switching element and a drive signal for turning off the switching element in the control electrode of each switching element according to the control signal from the control circuit 923 described later. Output.
  • the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element, and when the switching element is kept off, the drive signal is a voltage lower than the threshold voltage of the switching element. It is a signal (off signal).
  • the control circuit 923 controls the switching element of the main conversion circuit 921 via the drive circuit 922 so that the desired power is supplied to the load 930.
  • the control circuit 923 calculates the time (on time) for each switching element of the main conversion circuit 921 to be in the on state based on the electric power to be supplied to the load 930.
  • the main conversion circuit 921 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output.
  • the control circuit 923 outputs a control signal (control command) for controlling the drive circuit 922 to the drive circuit 922.
  • the drive circuit 922 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element.
  • the control signal of the control circuit 923 is generated from the drive circuit 922 at each time point so that the on signal is output to the switching element that should be turned on and the off signal is output to the switching element that should be turned off. ..
  • the silicon carbide semiconductor device according to any one of the above-described embodiments or a modification thereof is applied as the switching element of the main conversion circuit 921, the manufacturing cost is significantly increased. While avoiding it, it is possible to realize a power conversion device in which deterioration of characteristics is suppressed.
  • a two-level three-phase inverter is exemplified as the power conversion device, but the power conversion device to which the silicon carbide semiconductor device according to any one of the above-described embodiments or a modification thereof is applied is to this. Not limited.
  • the power conversion device may be, for example, a multi-level power conversion device having three or more levels, or a single-phase inverter that supplies power to a single-phase load.
  • the power conversion device may be a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the silicon carbide semiconductor device according to any one of the above-described embodiments or a modification thereof is applied may be used not only when the above-mentioned load is an electric motor.
  • the power converter may be used as a power supply for an electric discharge machine, a laser machine, an induction cooker, or a contactless power supply system.
  • the power conversion device may be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.
  • SiC substrate Si carbide substrate
  • 20 drift layer 30 1st well region, 31 2nd well region, 35 contact region, 40 source region, 50 gate insulating film, 60 gate electrode, 70 ohmic electrode, 71 plane region, 80 source electrode, 81 gate pad, 82 gate wiring, 84 drain electrode, 100 active region, 101, 201 thinning region, 102 standard region, 200 outer peripheral region, 202 outer region, 711 to 715,721 MOSFET (silicon carbide) Semiconductor device), 910 power supply, 920 power conversion device, 921 main conversion circuit, 922 drive circuit, 923 control circuit, 930 load, SL SiC layer (silicon carbide layer).

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Abstract

炭化珪素層（ＳＬ）は面内方向において、活性領域（１００）と、活性領域（１００）の外周に配置された外周領域（２００）とを有している。複数の第１ウェル領域（３０）は活性領域（１００）に配置されている。第２ウェル領域（３１）は外周領域（２００）に配置されている。複数のオーミック電極（７０）は、炭化珪素層（ＳＬ）の第２面上に設けられており、ソース電極（８０）に接続されており、複数の第１ウェル領域（３０）に電気的にオーミックに接続されており、炭化珪素層（ＳＬ）の第２面のうち第２導電型を有する部分にオーミックに接触する複数の面領域を有している。活性領域（１００）は、標準領域部（１０２）と、標準領域部（１０２）と外周領域（２００）との間の間引き領域部（１０１）と、を含む。間引き領域部（１０１）は標準領域部（１０２）に比して平面視における複数の面領域の面密度が低い。

Description

炭化珪素半導体装置および電力変換装置
　本開示は、炭化珪素半導体装置および電力変換装置に関するものであり、特に、オーミック電極を有する炭化珪素半導体装置と、それを有する電力変換装置とに関するものである。
　近年、炭化珪素（ＳｉＣ）を用いた半導体装置が、電力用半導体装置として、広く用いられている。ＳｉＣ半導体装置は、典型的には、単結晶ＳｉＣ基板と、その上に形成されたエピタキシャル層であるＳｉＣ層とを有している。この装置がｐｎダイオードの構成を含んでいる場合、ｐｎダイオードに、順方向電流すなわちバイポーラ電流を流し続けると、ＳｉＣ層の結晶中に積層欠陥が発生することがある。これは、ｐｎダイオードのｐｎ接合を通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、ＳｉＣ基板中に存在する基底面転位（ＢＰＤ：Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）などを起点として、面欠陥である積層欠陥がＳｉＣ層中において拡張するため、と考えられている。積層欠陥の拡張は、電流の流れを阻害することによる順方向電圧（オン電圧）の増加、および耐圧の低下、などといった特性劣化を引き起こす。
　上記のような特性劣化は、半導体装置が単純なｐｎダイオードである場合だけでなく、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の場合においても発生し得る。これは、縦型ＭＯＳＦＥＴがソース－ドレイン間にボディダイオード（寄生ダイオード）を内蔵しており、これが一種のｐｎダイオードだからである。具体的には、上記のような特性劣化は、パワーエレクトロニクスシステムにおいてボディダイオードがＭＯＳＦＥＴの還流ダイオードとして機能する際に、当該ボディダイオードに順方向電流が流れることによって発生する。
　例えば国際公開第２０１８／１５５５５３号（特許文献１）に開示されているように、ＳｉＣ―ＭＯＳＦＥＴおよびＳｉＣ―ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）は、ＳｉＣ基板上に成長されたエピタキシャル層を耐圧保持層として用いる。ＳｉＣ基板には、通常、多数の欠陥が存在し、これら欠陥には、エピタキシャル層における積層欠陥の拡張の起点となる欠陥も含まれる。そこで、ＳｉＣ基板上に成長するエピタキシャル層を高品質化すべく、さまざまな欠陥を無害化する試みが長年行われてきている。
　ボディダイオードに順方向電流が流れることによって発生する前述の特性劣化を抑制する方法として、これまで主に、次の３つの方法が検討されている。第１の方法として、ＳｉＣ基板上でエピタキシャル層を成長させる際に、ＳｉＣ基板からエピタキシャル層へ引き継がれる基底面転位を成長の初期段階において基底面転位から貫通刃状転位に転換することによって、基底面転位からの積層欠陥の拡張を防ぐ方法が検討されている（例えば非特許文献１を参照）。第２の方法として、ＳｉＣ基板上に形成された高不純物濃度のバッファ層によって正孔と電子との再結合を促進させることにより、ＳｉＣ基板の基底面転位からの積層欠陥の発生を防ぐ方法が検討されている（例えば非特許文献２を参照）。第３の方法として、寄生ｐｎダイオードが設けられた領域に再結合中心を導入することによって、注入される正孔を減らし、それによりＳｉＣ基板の基底面転位の近傍での正孔と電子との再結合を防ぐ方法が検討されている（例えば特許文献２を参照）。
国際公開第２０１８／１５５５５３号 国際公開第２０１５／１８９９２９号
"Ｉｎｆｌｕｅｎｃｅ　ｏｆ　ｇｒｏｗｔｈ　ｃｏｎｄｉｔｉｏｎｓ　ｏｎ　ｂａｓａｌ　ｐｌａｎｅ　ｄｉｓｌｏｃａｔｉｏｎ　ｉｎ　４Ｈ－ＳｉＣ　ｅｐｉｔａｘｉａｌ　ｌａｙｅｒ"，　Ｊｏｕｒｎａｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ　２７１　（２００４）　１－７ "Ｓｈｏｒｔ　ｍｉｎｏｒｉｔｙ　ｃａｒｒｉｅｒ　ｌｉｆｅｔｉｍｅｓ　ｉｎ　ｈｉｇｈｌｙ　ｎｉｔｒｏｇｅｎ－ｄｏｐｅｄ　４Ｈ－ＳｉＣ　ｅｐｉｌａｙｅｒｓ　ｆｏｒ　ｓｕｐｐｒｅｓｓｉｏｎ　ｏｆ　ｔｈｅ　ｓｔａｃｋｉｎｇ　ｆａｕｌｔ　ｆｏｒｍａｔｉｏｎ　ｉｎ　ＰｉＮ　ｄｉｏｄｅｓ"，　ＪＯＵＲＮＡＬ　ＯＦ　ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　Ｖｏｌ．１２０，　１１５１０１　（２０１６）
　本発明者らは、上記従来の方法のいずれも、ＳｉＣ半導体装置としての半導体チップにおけるバイポーラ電流密度の相違について十分に検討していないことに気付いた。具体的には、本発明者らは、チップにおける活性領域と外周領域との境界近傍の局所的領域においてバイポーラ電流密度が局所的に高くなることを発見した。そして、このようなバイポーラ電流密度の分布の影響について検討を進めることによって、上記従来の方法を単純に適用しただけでは、積層欠陥の拡張をチップの大部分の領域において抑制することができるものの、上記局所的領域においては十分に抑制することができない可能性があることに本発明者らは想到した。以下、この問題について、より具体的に説明する。
　前述した第１の方法を効果的に適用するためには、基底面転位から貫通刃状転位への転換点を、エピタキシャル層の表面からなるべく深い位置に形成する必要がある。従って、当該第１の方法を単純に適用することによって上記局所的領域においても十分な効果を得るためには、エピタキシャル層をより厚くする必要がある。その結果、チップの製造コストが顕著に増大してしまう。
　前述した第２の方法を効果的に適用するためには、少数キャリアの貫通を十分に防ぐことができる程度に十分に厚いバッファ層を形成する必要がある。従って、当該第２の方法を単純に適用することによって上記局所的領域においても十分な効果を得るためには、バッファ層をより厚くする必要がある。その結果、チップの製造コストが顕著に増大してしまう。
　前述した第３の方法を効果的に適用するためには、注入される正孔を十分に減らすことができる程度に、ｐｎダイオードが設けられた領域に再結合中心を導入する必要がある。従って、当該第２の方法を単純に適用することによって上記局所的領域においても十分な効果を得るためには、外周領域およびその近傍において再結合中心をより多く導入するか、または、チップ全体において再結合中心をより多く導入するか、のいずれかが必要である。前者の場合、工程数の増加、および、フォトリソグラフィにおけるマスク数の増加などから、チップの製造コストが顕著に増大してしまう。後者の場合、再結合中心は、通常、点欠陥などの欠陥であることから、過剰な再結合中心の存在に起因して、耐圧の低下、オン電圧の増加、およびリーク電流の増大が生じてしまう。
　以上のように、従来の方法を単純に適用することによって積層欠陥の拡張を上記局所的領域においても十分に抑制しようとすると、製造コストが顕著に増大したり、あるいは、特性劣化を引き起こす新たな要因が生じたりする。
　本開示は以上のような課題を解決するためになされたものであり、その目的は、製造コストの顕著な増大を避けつつ特性劣化を抑制することができる炭化珪素半導体装置を提供することである。
　本開示の一の態様に係る炭化珪素半導体装置は、炭化珪素基板と、炭化珪素層と、ゲート絶縁膜と、ゲート電極と、ゲートパッドと、ソース電極と、複数のオーミック電極と、を有している。炭化珪素基板は第１導電型を有している。炭化珪素層は、炭化珪素基板に面する第１面と、厚み方向において第１面と反対の第２面とを有しており、厚み方向に垂直な面内方向において活性領域と活性領域の外周に配置された外周領域とを有している。炭化珪素層は、ドリフト層と、複数の第１ウェル領域と、複数のソース領域と、第２ウェル領域とを含む。ドリフト層は、炭化珪素基板上に配置されており、第１導電型を有している。複数の第１ウェル領域は、活性領域においてドリフト層上に配置されており、第１導電型と異なる第２導電型を有しており、少なくとも一の断面視において互いに分離されている。複数のソース領域は、複数の第１ウェル領域上に配置されており、第１導電型を有している。第２ウェル領域は、外周領域においてドリフト層上に配置されており、第２導電型を有している。ゲート絶縁膜は、複数の第１ウェル領域に面している。ゲート電極は、活性領域の上方に配置されゲート絶縁膜を介して複数の第１ウェル領域に面する部分と、外周領域の上方に配置され第２ウェル領域から絶縁された部分と、を有している。ゲートパッドは、第２ウェル領域の上方に配置されており、第２ウェル領域から絶縁されており、ゲート電極に接続されている。ソース電極は、炭化珪素層の第２面の上方に設けられている。複数のオーミック電極は、炭化珪素層の第２面上に設けられており、ソース電極に接続されており、複数の第１ウェル領域に電気的にオーミックに接続されており、炭化珪素層の第２面のうち第２導電型を有する部分にオーミックに接触する複数の面領域を有している。活性領域は、標準領域部と、標準領域部と外周領域との間の間引き領域部と、を含む。間引き領域部は標準領域部に比して平面視における複数の面領域の面密度が低い。
　本開示の他の態様に係る炭化珪素半導体装置は、炭化珪素基板と、炭化珪素層と、ゲート絶縁膜と、ゲート電極と、ゲートパッドと、ソース電極と、複数のオーミック電極と、を有している。炭化珪素基板は第１導電型を有している。炭化珪素層は、炭化珪素基板に面する第１面と、厚み方向において第１面と反対の第２面とを有しており、厚み方向に垂直な面内方向において活性領域と活性領域の外周に配置された外周領域とを有している。炭化珪素層は、ドリフト層と、複数の第１ウェル領域と、複数のソース領域と、第２ウェル領域とを含む。ドリフト層は、炭化珪素基板上に配置されており、第１導電型を有している。複数の第１ウェル領域は、活性領域においてドリフト層上に配置されており、第１導電型と異なる第２導電型を有しており、少なくとも一の断面視において互いに分離されている。複数のソース領域は、複数の第１ウェル領域上に配置されており、第１導電型を有している。第２ウェル領域は、外周領域においてドリフト層上に配置されており、第２導電型を有している。ゲート絶縁膜は、複数の第１ウェル領域に面している。ゲート電極は、活性領域の上方に配置されゲート絶縁膜を介して複数の第１ウェル領域に面する部分と、外周領域の上方に配置され第２ウェル領域から絶縁された部分と、を有している。ゲートパッドは、第２ウェル領域の上方に配置されており、第２ウェル領域から絶縁されており、ゲート電極に接続されている。ソース電極は、炭化珪素層の第２面の上方に設けられている。複数のオーミック電極は、炭化珪素層の第２面上に設けられており、ソース電極に接続されており、複数の第１ウェル領域および第２ウェル領域に電気的にオーミックに接続されており、炭化珪素層の第２面のうち第２導電型を有する部分にオーミックに接触する複数の面領域を有している。外周領域は、外側領域部と、外側領域部と活性領域との間の間引き領域部と、を含む。間引き領域部は活性領域に比して平面視における複数の面領域の面密度が低い。
　本開示によれば、製造コストの顕著な増大を避けつつ炭化珪素半導体装置の特性劣化を抑制することができる。
　本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本実施の形態１に係る炭化珪素半導体装置の構成を概略的に示す上面図である。 図１における破線部ＩＩにおいて炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分上面図である。 図２における線ＩＩＩ－ＩＩＩに沿って炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２の視野において、第１ウェル領域と、第２ウェル領域と、炭化珪素層の上面のうち第２導電型を有する部分と複数のオーミック電極とがオーミックに接触する複数の面領域と、を概略的に示す部分上面図である。 図４における視野を縦方向に拡大して示しつつ面領域の面密度の定義について説明する部分上面図である。 図５において定義された面密度の、ｘ軸方向における分布を示すグラフ図である。 比較例に対応しての、還流動作における電流密度分布（図８および図９）および正孔濃度分布（図１０）についてのシミュレーションに用いられるｐｎダイオードの構成を示す断面図である。 比較例に対応しての、図７に示されたｐｎダイオードの構成における電流密度分布のシミュレーション結果を示す分布図である。 比較例に対応しての、図７に示されたｐｎダイオードの構成における２種類の基板厚みを用いての電流密度分布のシミュレーション結果を、ウェル領域の底面に沿って示すグラフ図である。 比較例に対応しての、図７に示されたｐｎダイオードの構成における２種類の基板厚みを用いての正孔濃度分布のシミュレーション結果を、ドリフト層の底面の深さ位置において示すグラフ図である。 還流動作における正孔濃度分布（図１２）についての、面密度分布を変化させてのシミュレーションに用いられるｐｎダイオードの構成を示す断面図である。 図１１に示されたｐｎダイオードの構成における、異なる面密度分布を用いての正孔濃度分布のシミュレーション結果を、ドリフト層の底面の深さ位置において示すグラフ図である。 図４に示された構成の第１変形例を示す部分上面図である。 図４に示された構成の第２変形例を示す部分上面図である。 図４に示された構成の第３変形例を示す部分上面図である。 図４に示された構成の第４変形例を示す部分上面図である。 本実施の形態２に係る炭化珪素半導体装置における、第１ウェル領域と、第２ウェル領域と、炭化珪素層の上面のうち第２導電型を有する部分と複数のオーミック電極とがオーミックに接触する複数の面領域と、を図４と同様の視野で概略的に示す部分上面図である。 本実施の形態３に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　以下、図面に基づいて本開示の実施の形態について説明する。なお、本明細書に記載の各実施の形態においては、炭化珪素半導体装置の一例として、ｎチャネルＭＯＳＦＥＴ、すなわち、第１導電型がｎ型であり第２導電型がｐ型であるＭＯＳＦＥＴを例に挙げて説明する。当該説明における電位の高低についての記述は、第１導電型がｎ型であり第２導電型がｐ型である場合についての記述であり、第１導電体がｐ型であり第２導電型がｎ型である場合には、電位の高低は逆になる。
　＜１．　実施の形態１＞
　＜１－１．　基本的構成＞
　図１は、本実施の形態１に係るＭＯＳＦＥＴ７１１（炭化珪素半導体装置）の構成を概略的に示す上面図である。ＭＯＳＦＥＴ７１１はその上面に、ソース電極８０と、ゲートパッド８１と、ゲート配線８２とを有している。ゲート配線８２はゲートパッド８１から延びており、これらから離れてソース電極８０が配置されている。
　図２は、図１における破線部ＩＩにおいてＭＯＳＦＥＴ７１１が有する炭化珪素層ＳＬ（図３）の構成を概略的に示す部分上面図である。図３は、図２における線ＩＩＩ－ＩＩＩに沿ってＭＯＳＦＥＴ７１１の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７１１は、炭化珪素基板１０（以下、ＳｉＣ基板１０とも称する）と、炭化珪素層ＳＬ（以下、ＳｉＣ層ＳＬとも称する）と、ゲート絶縁膜５０と、ゲート電極６０と、ゲートパッド８１と、ソース電極８０と、複数のオーミック電極７０と、ドレイン電極８４とを有している。
　ＳｉＣ基板１０はｎ型（第１導電型）を有している。ＳｉＣ層ＳＬは、ＳｉＣ基板１０に面する下面（第１面）と、上面（厚み方向において第１面と反対の第２面）とを有している。ＳｉＣ層ＳＬの下面はＳｉＣ基板１０に接していてよい。
　ＳｉＣ層ＳＬは、厚み方向に垂直な面内方向において、活性領域１００と、活性領域１００の外周に配置された外周領域２００と、を有している。典型的には、面内方向において（言い換えれば平面視において）、外周領域２００は活性領域１００の周りを取り囲んでいる。活性領域１００は、ＭＯＳＦＥＴ７１１の主な機能、すなわち電流のスイッチングを行う機能、を直接的に担っている。よって、ＭＯＳＦＥＴ７１１が有するＭＯＳゲート構造は、外周領域２００ではなく活性領域１００に配置されている。ＳｉＣ層ＳＬは、ドリフト層２０と、複数の第１ウェル領域３０と、複数のソース領域４０と、第２ウェル領域３１と、コンタクト領域３５と、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ：接合終端構造）領域３７とを含む。
　ドリフト層２０は、ｎ型を有している。ドリフト層２０の不純物濃度はＳｉＣ基板１０の不純物濃度よりも低い。ドリフト層２０はＳｉＣ基板１０上に配置されている。
　第１ウェル領域３０はｐ型（第１導電型と異なる第２導電型）を有している。第１ウェル領域３０は、活性領域１００においてドリフト層２０上に配置されており、典型的にはＳｉＣ層ＳＬの上面を部分的になしている。第１ウェル領域３０は少なくとも一の断面視（例えば図３に示された断面視）において互いに分離されている。隣り合う２つの第１ウェル領域３０の間において、ドリフト層２０は、ＪＦＥＴ領域２１を有している。ドリフト層２０の一部であるＪＦＥＴ領域２１の不純物濃度は、ドリフト層２０の他部の不純物濃度と同じであっても異なってもよい。
　ソース領域４０はｎ型を有している。ソース領域４０は、複数の第１ウェル領域３０上に配置されている。ソース領域４０は、第１ウェル領域３０によってドリフト層２０から隔てられている。特に図３に示された構成においては、炭化珪素層ＳＬの上面において各ソース領域４０の外縁は各第１ウェル領域３０の外縁よりも内側に配置されており、これにより炭化珪素層ＳＬの上面において各ソース領域４０は第１ウェル領域３０によってドリフト層２０から隔てられている。
　コンタクト領域３５は、ｐ型を有しており、第１ウェル領域３０の不純物濃度よりも高い不純物濃度を有している。コンタクト領域３５は、ＳｉＣ層ＳＬの上面に達する上端と、第１ウェル領域３０に達する下端とを有している。図２に示された例においては、コンタクト領域３５は平面視においてソース領域４０に囲まれている。
　第２ウェル領域３１はｐ型を有している。第２ウェル領域３１は典型的にはＳｉＣ層ＳＬの上面を部分的になしている。第２ウェル領域３１は、典型的には、第１ウェル領域３０の各々よりも大きい。第２ウェル領域３１は、外周領域２００においてドリフト層２０上に配置されている。具体的には、第２ウェル領域３１は、最外周の第１ウェル領域３０の外側にＪＦＥＴ領域２１を介して配置されている。なお本実施の形態１においては第２ウェル領域３１は第１ウェル領域３０から分離されているが、変形例として、第１ウェル領域３０に接続されていてよい（例えば、図１３等を参照）。
　複数のオーミック電極７０はＳｉＣ層ＳＬの上面上に設けられている。活性領域１００内のオーミック電極７０は、ソース領域４０と、第１ウェル領域３０に達するコンタクト領域３５と、にオーミックに接触している。外周領域２００内のオーミック電極７０は、第２ウェル領域３１に達するコンタクト領域３５にオーミックに接触している。コンタクト領域３５との接触によって、複数のオーミック電極７０は複数の第１ウェル領域３０および第２ウェル領域３１に電気的にオーミックに接続されている。
　複数のオーミック電極７０は上記のように、ＳｉＣ層の上面のうちｎ型を有する部分（具体的にはソース領域４０）にオーミックに接触する複数の部分と、ＳｉＣ層の上面のうちｐ型を有する部分（具体的にはコンタクト領域３５）にオーミックに接触する複数の部分と、を有しており、特に後者を、以下において、複数の面領域とも称する。この定義によれば、複数の面領域の各々は、ＳｉＣ層の上面のうちｐ型を有する部分と、オーミック電極７０との間の境界面である。
　オーミック電極７０の材料は、共に比較的高い不純物濃度を有するソース領域４０およびコンタクト領域３５に対して、電子および正孔の授受を容易に行うことができるように選択されている。この材料は、典型的にはシリサイド合金であり、例えばニッケルシリサイド合金である。
　ゲート絶縁膜５０は、少なくとも、複数の第１ウェル領域３０に面する部分を有している。図３に示された例においては、ゲート絶縁膜５０は、ソース領域４０と第１ウェル領域３０との境界にまたがる部分と、当該境界とＪＦＥＴ領域２１との間で第１ウェル領域３０を覆う部分とを有している。ゲート絶縁膜５０はさらに、第２ウェル領域３１に面する部分を有していてよい。
　ゲート電極６０は、活性領域１００の上方に配置されゲート絶縁膜５０を介して複数の第１ウェル領域３０に面する部分と、外周領域２００の上方に配置され第２ウェル領域３１から絶縁された部分と、を有している。第１ウェル領域３０のうち、ゲート絶縁膜５０を介してゲート電極６０に対向する表層は、チャネル領域としての機能を有している。ゲート電極６０は、活性領域１００内から外周領域２００内へと延びている。
　層間絶縁膜５５は、ゲート電極６０を覆っている。外周領域２００内においてゲート電極６０は、ゲート絶縁膜５０およびフィールド絶縁膜５１によって第２ウェル領域３１から絶縁されつつ、層間絶縁膜５５のコンタクトホール９５を介してゲート配線８２に接続されている。
　フィールド絶縁膜５１は外周領域２００上に設けられている。フィールド絶縁膜５１の厚みはゲート絶縁膜５０の厚みよりも大きい。なおフィールド絶縁膜５１は、図３に示された例においては外周領域２００にのみ配置されているが、変形例として、外周領域２００から活性領域１００内へ延びる部分を有していてもよい。当該変形例においては、フィールド絶縁膜５１は、ＪＦＥＴ領域２１をまたぎ、第１ウェル領域３０の一部の上方にまで延びていてよい。
　ゲートパッド８１（図１）およびゲート配線８２（図１）は、第２ウェル領域３１（図３）の上方に配置されており、第２ウェル領域３１から絶縁されている。ゲートパッド８１はゲート配線８２を介してゲート電極６０に接続されている。ゲートパッド８１およびゲート配線８２は第２ウェル領域３１から絶縁されている。この絶縁は、図３に示された構成においては、フィールド絶縁膜５１によって確保されている。なお変形例として、この絶縁が、フィールド絶縁膜５１に代わって、またはフィールド絶縁膜５１と共に、他の絶縁膜によって確保されてもよく、当該他の絶縁膜は、例えばゲート絶縁膜５０であってよい。
　ソース電極８０は、ＳｉＣ層ＳＬの上面の上方に設けられており、複数のオーミック電極７０の各々に接続されている。これによりソース電極８０は、オーミック電極７０を介してソース領域４０に電気的にオーミックに接続されており、またオーミック電極７０およびコンタクト領域３５を介して第１ウェル領域３０および第２ウェル領域３１に電気的にオーミックに接続されている。またソース電極８０は層間絶縁膜５５によってゲート電極６０から絶縁されている。
　図３に示された構成例においては、第１ウェル領域３０に接続されたオーミック電極７０上に、ゲート絶縁膜５０および層間絶縁膜５５を貫通するコンタクトホール９０が形成されている。コンタクトホール９０を通ってソース電極８０が、第１ウェル領域３０に接続されたオーミック電極７０に達している。この構成により、第１ウェル領域３０がソース電極８０に電気的にオーミックに接続されている。
　さらに、図３に示された構成例においては、第２ウェル領域３１に接続されたオーミック電極７０上に、ゲート絶縁膜５０および層間絶縁膜５５を貫通するコンタクトホール９１が形成されている。コンタクトホール９１を通ってソース電極８０が、第２ウェル領域３１に接続されたオーミック電極７０に達している。この構成により、第２ウェル領域３１がソース電極８０に電気的にオーミックに接続されている。変形例として、第２ウェル領域３１がソース電極８０に電気的にオーミックに接続されている他の構成が用いられてもよい。例えば、平面視上の任意の箇所において第２ウェル領域３１と第１ウェル領域３０とが接続されている場合は、コンタクトホール９１を形成しなくても、ソース電極８０と第２ウェル領域３１とを電気的にオーミックに接続することができる。さらなる変形例として、ソース電極８０と第２ウェル領域３１とが容量接続される構成（例えば、前述した国際公開第２０１８／１５５５５３号を参照）が用いられてよく、その場合、ソース電極８０と第２ウェル領域３１とが電気的にオーミックに接続されている必要はない。その場合、スイッチング時の変位電流は、ソース電極８０と第２ウェル領域３１との間で容量接続を介して流れる。
　ＪＴＥ領域３７は、ドリフト層２０上における、第２ウェル領域３１の外周側（第１ウェル領域３０と反対の側）に配置されている。ＪＴＥ領域３７は、ｐ型を有しており、その不純物濃度は第２ウェル領域３１の不純物濃度より低い。
　ドレイン電極８４は、ＳｉＣ基板１０の裏面上に設けられている。ドレイン電極８４はＳｉＣ基板１０に電気的にオーミックに接続されており、オーミック接続を得るためにドレイン電極８４とＳｉＣ基板１０との間に裏面オーミック電極（図示せず）が設けられていてよい。
　＜１－２．　面内方向における不純物領域のレイアウトの詳細＞
　図２を参照して、活性領域１００は、標準領域部１０２と、標準領域部１０２と外周領域２００との間の間引き領域部１０１と、を含む。間引き領域部１０１は、標準領域部１０２に隣接して配置されている。標準領域部１０２の外側に間引き領域部１０１を介して外周領域２００が配置されている。典型的には、活性領域１００の大部分の割合を占める標準領域部１０２を間引き領域部１０１が取り囲み、この間引き領域部１０１を外周領域２００が取り囲む。
　以下に記載される説明の便宜上、活性領域１００が複数の周期的領域ＲＰに区分される。言い換えれば、説明の便宜上、周期的領域ＲＰが複数方向において周期的に繰り返し配置されることによって活性領域１００が構成される、と考える。図２に示された例においては、周期的領域ＲＰの各々は一辺の長さＬＰの正方形状を有しており、複数の周期的領域ＲＰが辺に沿って配列されることによって活性領域１００が構成される。周期的領域ＲＰの各々が有する不純物領域のレイアウトについて、以下に説明する。
　標準領域部１０２においては、周期的領域ＲＰの各々にユニットセルＵＣ０が配置されている。よって標準領域部１０２は、ユニットセルＵＣ０が周期的に配列されることによって構成されている。ユニットセルＵ０は、第１ウェル領域３０と、ソース領域４０と、コンタクト領域３５とを有している。
　間引き領域部１０１においては、複数の周期的領域ＲＰの各々にユニットセルＵ１またはユニットセルＵ２が配置されている。ユニットセルＵ１およびユニットセルＵ２が混在することによって間引き領域部１０１は、少なくとも１つのユニットセルＵ１と、少なくとも１つのユニットセルＵ２とを含む。ユニットセルＵ１とユニットセルＵ２とが混在するパターンは周期的であることが好ましく、例えば図２においては、ｘ方向（図中、横方向）およびｙ方向（図中、縦方向）の各々において、ユニットセルＵ１とユニットセルＵ２とが交互に配置されている。ユニットセルＵ１およびユニットセルＵ２の各々は、第１ウェル領域３０と、ソース領域４０とを有している。さらに、ユニットセルＵ１は、ユニットセルＵ０と同様、コンタクト領域３５を有している。一方、ユニットセルＵ２はコンタクト領域３５を有していない。ユニットセルＵ０～Ｕ２のソース領域４０の外縁パターンは共通であってよい。
　ユニットセルＵ２の第１ウェル領域３０は、ユニットセルＵ１の第１ウェル領域３０に直接的に、または、他のユニットセルＵ２の第１ウェル領域３０を介して間接的に、接続されており、特に図２に示された例においては、ユニットセルＵ２の第１ウェル領域３０は、ユニットセルＵ１の第１ウェル領域３０に直接的に接続されている。この接続によって、ユニットセルＵ２の第１ウェル領域３０がフローティング状態となることが避けられる。この接続が得られるように、ユニットセルＵ１およびユニットセルＵ２の少なくともいずれかの第１ウェル領域３０は、ユニットセルＵ０の第１ウェル領域３０の形状を拡張する拡張部を有していてよく、特に図２に示された例においては、ユニットセルＵ１およびユニットセルＵ２のそれぞれの第１ウェル領域３０が拡張部ＥＸ１および拡張部ＥＸ２を有している。拡張部ＥＸ１および拡張部ＥＸ２の各々は、隣接する周期的領域ＲＰの第１ウェル領域３０に接続されており、特に図２に示された例においては、拡張部ＥＸ１および拡張部ＥＸ２が互いに接続されている。
　標準領域部１０２において複数の第１ウェル領域３０は、面内方向において繰り返し配列された多角形形状を有しており、図２に示された例においては、ｘ方向およびｙ方向に沿って繰り返し配列された正方形状を有している。さらに、拡張部ＥＸ１および拡張部ＥＸ２が無視されれば、複数の第１ウェル領域３０は、間引き領域部１０１においても、面内方向において繰り返し配列された多角形形状を有している。言い換えれば、拡張部ＥＸ１および拡張部ＥＸ２が無視されれば、複数の第１ウェル領域３０は、標準領域部１０２および間引き領域部１０１を含む活性領域１００の全体において、面内方向において繰り返し配列された多角形形状を有しており、特に図２に示された例においては、ｘ方向およびｙ方向に沿って繰り返し配列された正方形状を有している。
　一方、外周領域２００については、周期的領域ＲＰによる区分に基づく上記説明は該当していない。外周領域２００には、標準領域部１０２の各第１ウェル領域３０よりも大きな第２ウェル領域３１が設けられている。特に図２に示された例においては、第２ウェル領域３１上に複数のコンタクト領域３５が周期的に配列されている。
　なお、上記においては、標準領域部１０２の各々の第１ウェル領域３０が正方形状を有する場合について詳述したが、正方形状に代わって、長辺および短辺を有する長方形状が用いられてよく、あるいは、他の多角形状が用いられてよい。
　図４は、図２の視野において、第１ウェル領域３０と、第２ウェル領域３１と、面領域７１とを概略的に示す部分上面図であり、ソース領域４０（図２）は図示されていない。ここで、面領域７１は、ＳｉＣ層ＳＬ（図３）の上面のうちｐ型を有する部分と、オーミック電極７０（図３）とがオーミックに接触する領域として定義される。図４に示されているように、間引き領域部１０１は、標準領域部１０２に比して平面視における面領域７１の面密度が低い。
　図５は、図４における視野を縦方向（ｙ方向）に拡大して示す図であり、この図を参照して上記の面密度の定義について詳述する。図中、ｙ方向は活性領域１００と外周領域２００との境界線に沿っており、ｘ方向はそれに垂直な方向である。図５において、矩形領域ＲＲは、ｘ方向における長さＬＲと、ｙ方向における幅ＷＲと、中心位置ＣＲとを有している。矩形領域ＲＲ内の面領域７１の面積を矩形領域ＲＲの面積で割った値を、位置ＣＲにおける面密度と定義する。長さＬＲは、周期的領域ＲＰの周期である長さＬＰ（図２）の整数倍であり、具体的には、２倍以上であって、かつ、ＳｉＣ層ＳＬの全長（ｘ方向における寸法）よりは十分に小さな長さである。また幅ＷＲは、周期的領域ＲＰの周期である長さＬＰ（図２）の整数倍であり、具体的には、１０倍以上であって、かつ、ＳｉＣ層ＳＬの全幅（ｙ方向における寸法）よりは十分に小さな長さである。なお、上記においては周期的領域ＲＰの周期がｘ方向およびｙ方向において共通である場合について説明したが、これらは互いに異なってよい。
　前述したように、間引き領域部１０１は標準領域部１０２に比して平面視における面領域７１の面密度が低い。以下、面密度の分布がこの条件を満たしているか否かを判断する方法の例について説明する。
　図１に示されるような四角形のチップに関しては、面密度は、チップの四隅から十分離れた領域において算出される。言い換えれば、中心位置ＣＲ（図５）は、チップの四隅から十分離れた領域内における位置とされる。また、長さＬＲ（図５）は長さＬＰ（図２）の１０倍とされ、幅ＷＲ（図５）は長さＬＰの２倍とされる。図６は、中心位置ＣＲのｙ座標を一定としたときの、中心位置ＣＲのｘ座標と、面密度Ｓとの関係を示す。図６において、標準領域部１０２と間引き領域部１０１との境界近傍を無視すれば、間引き領域部１０１における面密度Ｓは、標準領域部１０２における面密度Ｓより低くなっており（具体的には半分程度になっており）、よって上記条件を満たしている。また、上記のように境界近傍を無視するか否かにかかわらず、間引き領域部１０１における平均的な面密度Ｓは、標準領域部１０２における平均的な面密度Ｓより低くなっており（具体的には半分程度になっており）、よって上記条件を満たしている。
　＜１－３．　製造方法＞
　次に、ＭＯＳＦＥＴ７１１の製造方法の例について、以下に説明する。
　図３を参照して、まず、４Ｈのポリタイプを有し、ｎ型で低抵抗の炭化珪素からなるＳｉＣ基板１０が準備される。ＳｉＣ基板１０の上面の面方位は、（０００１）面から若干のオフ角を有している。次に、ＳｉＣ基板１０の上面上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によって、５μｍから２００μｍの厚みを有し、ｎ型を有するＳｉＣ層ＳＬが、エピタキシャル成長によって形成される。ｎ型不純物濃度（ドナー濃度）は、例えば１×１０１４ｃｍ－３から１×１０１７ｃｍ－３である。このように形成されたＳｉＣ層ＳＬのうち、後述するイオン注入によって導電型が反転される部分以外の部分が、ＭＯＳＦＥＴ７１１にとってのドリフト層２０となる。
　続いて、ＳｉＣ層ＳＬの上面上にフォトレジスト等により注入マスクが形成される。この注入マスクを用いて、ＳｉＣ層ＳＬの上面へｐ型不純物（アクセプタ）のＡｌ（アルミニウム）がイオン注入によって添加される。このイオン注入の深さは、ＳｉＣ層ＳＬの厚みを超えず、例えば０．３μｍから３μｍ程度とされる。また、Ａｌのドーピング濃度は、ドリフト層２０の不純物濃度よりも高く、例えば１×１０１７ｃｍ－３から１×１０１９ｃｍ－３の範囲である。その後、注入マスクが除去される。本工程においてＡｌが添加されることによってｐ型が付与された領域が、第１ウェル領域３０および第２ウェル領域３１となる。
　なお、ＳｉＣ層ＳＬを形成する前にＳｉＣ基板１０の上面側に何らかの付加的な層が設けられてもよく、その場合、この付加的な層はＳｉＣ基板１０の一部とみなす。付加的な層として、例えば、ドリフト層２０よりも高濃度のｎ型バッファ層が形成されてよい。ｎ型バッファ層は、ドリフト層２０中からＳｉＣ基板１０中へ侵入する少数キャリアを再結合させることができる。ｎ型バッファ層に代わって、あるいはそれとともに、付加的な層として、ＳｉＣ基板１０表面に存在するＢＰＤを貫通刃状転位へ転換する転換層が、エピタキシャル成長によって形成されてよい。
　次に、ＳｉＣ層ＳＬの上面上にフォトレジスト等により注入マスクが形成される。この注入マスクを用いて、ＳｉＣ層ＳＬの上面へｐ型不純物のＡｌがイオン注入によって添加される。このイオン注入の深さは、ＳｉＣ層ＳＬの厚みを超えず、例えば０．３μｍから３μｍ程度とされる。また、Ａｌのドーピング濃度は、ドリフト層２０の不純物濃度よりも高く、かつ第２ウェル領域３１の不純物濃度よりも低く、例えば１×１０１６ｃｍ－３から５×１０１８ｃｍ－３の範囲である。その後、注入マスクが除去される。その後、注入マスクが除去される。本工程においてＡｌが添加されることによってｐ型が付与された領域がＪＴＥ領域３７となる。同様に、第１ウェル領域３０の表面の所定の領域に、第１ウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することによって、コンタクト領域３５が形成される。
　続いて、ＳｉＣ層ＳＬの上面において第１ウェル領域３０外縁よりも内側の所定の箇所が露出されるように、フォトレジスト等により注入マスクが形成される。この注入マスクを用いて、ＳｉＣ層ＳＬの上面へｎ型不純物（ドナー）のＮ（窒素）がイオン注入によって添加される。このイオン注入の深さは、第１ウェル領域３０の厚みより浅いものとされる。また、Ｎのドーピング濃度は、第１ウェル領域３０のｐ型不純物濃度を超え、例えば１×１０１８ｃｍ－３から１×１０２１ｃｍ－３の範囲である。本工程においてＮが添加されることによってｎ型が付与された領域がソース領域４０となる。
　次に、熱処理装置により、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００℃から１９００℃の温度で、３０秒から１時間のアニールが行われる。このアニールにより、イオン注入によって添加されたＮおよびＡｌが電気的に活性化される。
　続いて、ＣＶＤ法またはフォトリソグラフィ技術等を用いて、外周領域２００の一部において、ＳｉＣ層ＳＬ上に、膜厚０．３μｍから２μｍの、酸化珪素からなるフィールド絶縁膜５１が形成される。次に、ＳｉＣ層ＳＬの上面のうちフィールド絶縁膜５１に覆われていない部分を熱酸化することによって、ゲート絶縁膜５０としての酸化珪素膜が形成される。続いて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜が減圧ＣＶＤ法により形成される。この多結晶シリコン膜をパターニングすることによってゲート電極６０が形成される。次に、酸化珪素からなる層間絶縁膜５５が、減圧ＣＶＤ法によって形成される。続いて、層間絶縁膜５５およびゲート絶縁膜５０を貫き活性領域１００内のコンタクト領域３５とソース領域４０とに到達するコンタクトホール９０が形成される。同様に、第２ウェル領域３１に到達するコンタクトホール９１が形成される。
　次に、スパッタ法等によって、Ｎｉを主成分とする金属膜が形成される。その後、６００℃から１１００℃の温度での熱処理によって、コンタクトホール９０およびコンタクトホール９１内にて、金属膜のＮｉ原子と、ＳｉＣ層ＳＬのＳｉ原子とを反応させることによって、ＳｉＣ層ＳＬと金属膜との間に、オーミック電極７０としてのシリサイド層が形成される。続いて、金属膜の、シリサイド層へ変化しなかった部分が、ウェットエッチングにより除去される。
　続いて、ＳｉＣ基板１０の裏面上に、Ｎｉを主成分とする金属膜が形成される。この金属膜を熱処理することによって裏面オーミック電極（図示せず）が形成される。
　次に、層間絶縁膜５５を貫くコンタクトホール９５が、フォトレジスト等をマスクとして用いてのエッチングによって形成される。
　続いて、スパッタ法等による成膜と、フォトリソグラフィ法等によるパターニングとによって、コンタクトホール９０内およびコンタクトホール９１内においてオーミック電極７０上にソース電極８０の一部が形成される。
　次に、ＳｉＣ基板１０の上面側において、スパッタ法または蒸着法によるＡｌ等の配線金属の堆積と、フォトリソグラフィ法等によるパターニングとによって、ソース電極８０の残部、ゲートパッド８１、およびゲート配線８２が形成される。
　次に、ＳｉＣ基板１０の裏面上に形成された裏面オーミック電極（図示せず）の表面上にドレイン電極８４が形成される。以上により、ＭＯＳＦＥＴ７１１が完成される。
　＜１－４．　動作＞
　次に、ＭＯＳＦＥＴ７１１の動作、特にその還流動作、について、ＳｉＣ層ＳＬのＳｉＣ材料がポリタイプ４Ｈを有する場合を例にして、以下に説明する。なおポリタイプ４ＨのＳｉＣのｐｎ接合の拡散電位は、おおよそ２Ｖである。
　ＭＯＳＦＥＴ７１１が、例えば後述する実施の形態３における電力変換システムにおけるスイッチング素子として用いられる場合において、ＭＯＳＦＥＴ７１１のチャネル領域の状態は、オン状態とオフ状態とにスイッチングされる。オフ状態において、ソース電圧（ソース電極８０の電圧）に対してドレイン電圧（ドレイン電極８４の電圧）が低くなる期間があり、このときドレイン電圧は、例えば－数Ｖから－十数Ｖになる。この期間においてＭＯＳＦＥＴ７１１は還流動作を行う。
　具体的には、ソース電極８０にオーミックに接続されている第１ウェル領域３０および第２ウェル領域３１と、ドレイン電極８４にオーミックに接続されているドリフト層２０と、が形成するｐｎ接合に、拡散電位に相当する２Ｖを超える順方向電圧が印加される。すなわち、ＭＯＳＦＥＴ７１１のボディダイオードに、順方向電圧を超える電圧が印加される。その結果、ＭＯＳＦＥＴ７１１は還流ダイオードとして動作する。よって、ソース電極８０からドレイン電極８４へ向かう方向に、大きなバイポーラ電流が流れる。この電流の電流密度が１００Ａ／ｃｍ２以上の場合、ドリフト層２０において、有意な伝導度変調が発生する。すなわち、ドリフト層２０中に多量の正孔が流れ込むことによってドリフト層に正孔が蓄積され、この正孔に電気的に引き寄せられることによって、熱平衡状態における濃度よりも高い濃度の電子が、正孔と同様にドリフト層２０中に蓄積される。その結果、ドリフト層２０の抵抗率は、低抵抗であるＳｉＣ基板１０の抵抗値と同程度にまで低下する。
　なお、還流動作以外の動作については、通常のＭＯＳＦＥＴとほぼ同様であるため、その説明を省略する。
　＜１－５．　シミュレーション＞
　上記還流動作において、面密度Ｓ（図６）の分布が最適化されていないと活性領域１００と外周領域２００との境界近傍などにおいて電流密度が局所的に増大し、一方、本実施の形態のように面密度Ｓ（図６）の分布が最適化されていると当該増大を抑制することができる。このことについて説明するため、縦型ＭＯＳＦＥＴに含まれるボディダイオードをモデル化しての２次元Ｔ－ＣＡＤシミュレーションについて、以下に記す。
　図７は、面密度Ｓ（図６）が活性領域１００（図３）においてほぼ均等である比較例のボディダイオードをモデル化した断面図である。ＭＯＳＦＥＴ７１１（図３）におけるドレイン電極８４、ＳｉＣ基板１０、ＳｉＣ層ＳＬおよびソース電極８０のそれぞれをモデル化して、カソード電極８４Ｄ、ＳｉＣ基板１０Ｄ、ＳｉＣ層ＳＬＤおよびアノード電極８０Ｄが設定されている。ＳｉＣ層ＳＬＤは、ドリフト層２０（図３）をモデル化したドリフト層２０Ｄと、第１ウェル領域３０および第２ウェル領域３１（図３）をモデル化したウェル領域３０Ｄとを有している。ＳｉＣ基板１０は厚みｔｓｕｂを有しており、ドリフト層２０Ｄは厚みｔｄｒｉｆｔを有しており、これらの和が厚みｔｔｏｔである。面内方向（図７における横方向）については、図７のモデルの左端が活性領域１００（図３）の中心位置に対応している。電極幅ＬＡは上記中心位置からアノード電極８０Ｄの外縁までの寸法であり、電極幅ＬＣは上記中心位置からカソード電極８４Ｄの外縁までの寸法である。なお図７においては、図面を見やすくするために縦方向の寸法を誇張して描いており、実際の寸法においては、厚みｔｔｏｔに比して電極幅ＬＡおよび電極幅ＬＣの方がはるかに大きい。
　図８は、アノード電極８０Ｄ（図７）の中心位置（図７においては左端位置）へ、アノード電極８０Ｄの単位面積当たり１０００Ａに相当する電流が印加される場合の電流密度のシミュレーション結果を、アノード電極８０Ｄの端部近傍において示す分布図である。本シミュレーションによれば、電流密度が極端に高くなる領域が、アノード電極８０Ｄの端部を中心に楕円形状で現れている。
　図９は、上記と同様のシミュレーションを、ｔｓｕｂ＝ｔｄｒｉｆｔ×３９の場合と、ｔｓｕｂ＝ｔｄｒｉｆｔ×１１の場合との２条件で行うことによって得られた電流密度を、ウェル領域３０Ｄ（図７）の底面に沿って示すグラフ図である。いずれの条件においても、アノード電極８０Ｄの端部位置（図９におけるｘ＝０の位置）において電流密度が最大となっている。ＳｉＣ基板１０の厚みｔｓｕｂが大きい場合の方が、電流密度のピーク値およびピーク幅が大きく、これは、ＳｉＣ基板１０の厚みｔｓｕｂが電流集中の状態に影響を与えることを示している。
　再び図８を参照して、ドリフト層２０Ｄ中での電流の広がりと、ＳｉＣ基板１０Ｄ中での電流の広がりとが、ほぼ連続的であることがわかる。これは、ドリフト層２０Ｄの抵抗率が、伝導度変調によってＳｉＣ基板１０Ｄの抵抗率程度にまで低下していることに起因すると考えられる。よって、ＳｉＣ基板１０Ｄの厚みｔｓｕｂまたはドリフト層２０Ｄの厚みｔｄｒｉｆｔの一方ではなく、ＳｉＣ基板１０Ｄおよびドリフト層２０Ｄの両方を包含する抵抗体の厚みｔｔｏｔが、電流密度の分布に対して、より直接的な相関を有していると考えられる。
　図９のシミュレーション結果を解析すると、２種類の厚み条件のいずれの場合においても、アノード電極８０Ｄの中心側の電流密度（図９のグラフにおける左端側の電流密度）を基準として電流密度が１０％高い位置は、アノード電極８０Ｄの端部位置（図９におけるｘ＝０の位置）から内側方向（図９における左方向）へ厚みｔｔｏｔの６０％の距離の位置である。また、アノード電極８０Ｄの中心側の電流密度を基準として電流密度が３０％高い位置は、アノード電極８０Ｄの端部位置から内側方向へ厚みｔｔｏｔの３０％の距離の位置である。また、アノード電極８０Ｄの中心側の電流密度を基準として電流密度が５０％高い位置は、アノード電極８０Ｄの端部位置から内側方向へ厚みｔｔｏｔの２０％の距離の位置である。この解析から、間引き領域部１０１（図２）の幅（ｘ方向における寸法）は、ＳｉＣ基板１０（図３）の厚みとＳｉＣ層ＳＬ（図３）の厚みとの和の２０％以上であることが好ましく、３０％以上であることがより好ましく、５０％以上であることがより一層好ましい。
　図１０は、図９と同様の条件での正孔濃度分布のシミュレーション結果を示すグラフ図である。正孔濃度分布についても、電流密度分布（図９）と同様の分布が見られる。従って、電流密度の集中を緩和する構成を採用することによって、正孔濃度の局所的な増大も抑制することができると考えられる。それによりボディダイオードの特性劣化を抑制することで、信頼性の高い炭化珪素半導体装置を実現することができると考えられる。
　なお、正孔濃度の増大が実質的に生じない領域にまで間引き領域部１０１が広げられると、間引き領域部１０１の内側において正孔濃度の増大が新たに生じることが考えられる。よって、この新たな増大が抑制されるように間引き領域部１０１の幅が設定されれば、上述した効果が、より確実に得られると推測される。図１０のシミュレーション結果を解析すると、アノード電極８０Ｄの中心側の正孔濃度（図１０のグラフにおける左端側の正孔濃度）を基準として正孔濃度が１％高い位置は、アノード電極８０Ｄの端部位置（図９におけるｘ＝０の位置）から内側方向（図１０における左方向）へ厚みｔｔｏｔの１１０％の距離の位置である。また、アノード電極８０Ｄの中心側の正孔濃度を基準として正孔濃度が３％高い位置は、アノード電極８０Ｄの端部位置から内側方向へ厚みｔｔｏｔの７０％の距離の位置である。この解析から、間引き領域部１０１（図２）の幅（ｘ方向における寸法）は、ＳｉＣ基板１０（図３）の厚みとＳｉＣ層ＳＬ（図３）の厚みとの和の１１０％以下であることが好ましく、７０％以上であることがより好ましいと推測される。
　図１１は、活性領域１００（図３）における面密度Ｓ（図６）の差異を考慮してボディダイオードをモデル化した断面図である。前述した図７のモデルとの差異は、活性領域における面密度Ｓの差異をモデル化するために、アノード電極８０Ｄとウェル領域３０Ｄとの境界にコンタクト抵抗率が定義されていることである。具体的には当該境界は、間引き領域部１０１（図３）に対応する幅ＬＴの範囲においてコンタクト抵抗率ρｃｃ＝１×１０－４（Ω・ｃｍ２）を有しており、標準領域部１０２（図３）に対応する範囲においてコンタクト抵抗率ρｃｔ＝ρｃｃ×ＴＭ（Ω・ｃｍ２）（ＴＭは係数）を有している。図１１のモデルにおいては、厚みｔｔｏｔが単位寸法とされている。言い換えれば、ｔｔｏｔ＝１とされている。そして、ｔｄｒｉｆｔ＝０．０８、ｔｓｕｂ＝０．９２、ＬＡ＝３９、ＬＴ＝０．８８とされている。
　図１２は、アノード電極８０Ｄ（図１１）の中心位置（図１１においては左端位置）へ、アノード電極８０Ｄの単位面積当たり１０００Ａに相当する電流が印加される場合の正孔濃度分布のシミュレーション結果を、アノード電極８０Ｄの端部近傍において示す分布図である。このシミュレーションにおいて、ρｃｔ＝ρｃｃ×ＴＭ（図１１）の値への依存性を調べるために、ＴＭ＝１．０、１．２、１．５、２．０、５．０、１０．０、２０．０および５０．０とされている。
　このシミュレーションの結果から、ρｃｔをρｃｃの１．５倍以上とすることによって、ｘ＝０近傍位置における正孔濃度ピークが顕著に抑制されることがわかる。この特徴をＭＯＳＦＥＴ７１１（図４）に適用することを考えると、間引き領域部１０１における平均的コンタクト抵抗率が、標準領域部１０２における平均的コンタクト抵抗率の１．５倍以上とされることが好ましい。面領域７１のコンタクト抵抗率はほぼ一定とみなされることから、平均的コンタクト抵抗率の分布を変化させるためには、面領域７１の面密度を変化させる必要があり、上述した平均的コンタクト抵抗率の分布を得るために、間引き領域部１０１の面領域７１の面密度が、標準領域部１０２の面領域７１の面密度の２／３以下であることが好ましい。
　一方で、係数ＴＭの値が１よりも大きくなると、より中心側の位置（図１２のグラフにおけるｘ＝－１近傍の位置）に、正孔濃度の新たなピークが現れる。係数ＴＭが２０以上のときの当該ピークの値は、ＴＭ＝１のときのｘ＝０近傍のピークの値にほぼ近くなる。よって、上記の新たなピークの位置での正孔濃度の増大に起因した悪影響を避けるためには、係数ＴＭは１０以下であることが好ましい。これに対応して、間引き領域部１０１の面領域７１の面密度は、標準領域部１０２の面領域７１の面密度の１／１０以上であることが好ましい。
　＜１－６．　効果＞
　本実施の形態によれば、間引き領域部１０１は標準領域部１０２に比して平面視における面領域７１（図４）の面密度Ｓ（図６）が低い。このような面密度の分布は、製造方法を特段に複雑化することなく得られるので、製造コストの顕著な増大にはつながらない。そして、間引き領域部１０１が標準領域部１０２に比して面領域７１の面密度Ｓが低いことによって、外周領域２００と活性領域１００との境界近傍の局所的領域におけるバイポーラ電流の局所的な増大が抑制される。これにより、当該局所的領域においても積層欠陥の拡張を十分に抑制することができる。よって、ＳｉＣ層ＳＬ（図３）における積層欠陥の拡張に起因してのＭＯＳＦＥＴ７１１の特性劣化を十分に抑制することができる。以上から、製造コストの顕著な増大を避けつつＭＯＳＦＥＴ７１１の特性劣化を抑制することができる。
　間引き領域部１０１の面密度Ｓが活性領域１００の面密度Ｓの１／１０以上２／３以下であれば、間引き領域部１０１のコンタクト抵抗率は、標準領域部１０２のコンタクト抵抗率の１．５倍以上１０倍以下である。その場合、正孔濃度分布のシミュレーション結果（図１２）を勘案すれば、間引き領域部１０１と外周領域２００との境界近傍（図１２におけるｘ＝０近傍）と、間引き領域部１０１と標準領域部１０２との境界近傍（図１２におけるｘ＝－１近傍）と、の両方において、正孔濃度分布の局所的ピークが過大となることが避けられる。よって、上記の各境界近傍での積層欠陥の拡張の局所的な増大が避けられる。
　間引き領域部１０１の幅（図２における横方向の寸法）がＳｉＣ基板１０（図３）の厚みとＳｉＣ層ＳＬ（図３）の厚みとの和の２０％以上である場合、図９に示されたシミュレーション結果を勘案すると、バイポーラ電流の局所的な増大が特に大きい範囲のおおよそ全体において、バイポーラ電流の局所的な増大が抑制される。なおこの効果は、当該パーセンテージが７０％程度に達していればより十分に得られ、当該シミュレーションに関連して前述した理由から、１１０％程度に達していればおおよそ理想的に得られる。従って、活性領域１００における間引き領域部１０１の割合が過大となることを避ける観点で、当該パーセンテージの上限が１１０％とされてよく、さらに、７０％とされてもよい。
　オン状態におけるＭＯＳＦＥＴ７１１の電流密度は１００Ａ／ｃｍ２以上であってよく、このように電流密度が大きい場合、ドリフト層２０中へは多量の正孔が流れ込むことによって有意な伝導度変調が生じる。よってドリフト層２０の抵抗率が顕著に低下する。このような条件下で生じるバイポーラ電流の局所的な増大を、本実施の形態によれば、効果的に抑制することができる。
　本実施の形態においては、標準領域部１０２において複数の第１ウェル領域３０（図４）が、繰り返し配列された多角形形状（具体的には矩形形状、より具体的には正方形状）を有している。これにより、平面視において複数の第１ウェル領域３０の各々に多角形形状の外縁を設けることができる。
　＜１－７．　実施の形態１の変形例＞
　図１３は、ＭＯＳＦＥＴ７１１（図４）の第１変形例としてのＭＯＳＦＥＴ７１２（炭化珪素半導体装置）を示す部分上面図である。ＭＯＳＦＥＴ７１１（図４）と異なりＭＯＳＦＥＴ７１２（図１３）においては、面領域７１が第２ウェル領域３１から外れて配置されている。言い換えれば、オーミック電極７０（図３）が第２ウェル領域３１上から外れて配置されている。また上記実施の形態１と異なり本変形例においては、第２ウェル領域３１（図１３）は、外周領域２００と活性領域１００との境界部において第１ウェル領域３０に接続されている。
　図１４は、ＭＯＳＦＥＴ７１１（図４）の第２変形例としてのＭＯＳＦＥＴ７１３（炭化珪素半導体装置）を示す部分上面図である。ＭＯＳＦＥＴ７１１（図４）と異なりＭＯＳＦＥＴ７１３（図１４）においては、面内方向において複数の第１ウェル領域３０がストライプ形状を有している。
　図１５は、ＭＯＳＦＥＴ７１１（図４）の第３変形例としてのＭＯＳＦＥＴ７１４（炭化珪素半導体装置）を示す部分上面図である。ＭＯＳＦＥＴ７１３（図１４）においては、ＭＯＳＦＥＴ７１２（図１３）と同様に面領域７１が第２ウェル領域３１から外れて配置されており、かつ、ＭＯＳＦＥＴ７１３（図１４）と同様に面内方向において複数の第１ウェル領域３０がストライプ形状を有している。
　図１６は、ＭＯＳＦＥＴ７１１（図４）の第４変形例としてのＭＯＳＦＥＴ７１５（炭化珪素半導体装置）を示す部分上面図である。ＭＯＳＦＥＴ７１５（図１４）においては、面領域７１に関して、間引き領域部１０１の面密度が外側（図１６における右側）に向かうにつれて低下している。具体的には、間引き領域部１０１が内側から外側に向かって（図１６において右側に向かって）複数の部分によって構成されており、これら複数の部分の面密度が外側に向かうにつれて低下している。よって間引き領域部１０１の面密度は、複数の水準を有している。より具体的には、間引き領域部１０１が内側から外側に向かって部分１０１ａおよび部分１０１ｂによって構成されており、部分１０１ａの面密度に比して部分１０１ｂの面密度の方が低い。よって、間引き領域部１０１の面密度は、部分１０１ａにおける相対的に高い水準と、部分１０１ｂにおける相対的に低い水準と、を有している。
　上記第４変形例によれば、面密度の分布の設計自由度が向上し、よって、間引き領域部１０１の幅（図１６における横方向の寸法）をより抑制しつつ、上述した実施の形態１と同様の効果を得ることができる。なお図１６においては面密度の水準の数が２つの場合が例示されているが、面密度の水準の数は２つに限定されるものではなく、変形例として、水準の数を十分に大きくすることによって、間引き領域部１０１の面密度が外側に向かうにつれておおよそ連続的に低下するような構成が用いられてよい。
　なお、図１３～図１６の平面視において斜めの直線（図示せず）に沿った断面視（図示せず）を想定すると、当該斜めの直線の位置および方向によっては、第２ウェル領域３１が（図３の場合と同様に）第１ウェル領域３０から分離されて現れる。よって、本実施の形態１およびその変形例に共通することとして、第１ウェル領域３０と第２ウェル領域３１とは、少なくとも一の断面視において互いに分離されている。
　＜２．　実施の形態２＞
　図１７は、本実施の形態２に係るＭＯＳＦＥＴ７２１の構成を、図４（実施の形態１）の視野と同様の視野で概略的に示す部分上面図である。
　上述した実施の形態１と異なり本実施の形態２においては、活性領域１００は、間引き領域部１０１（図４）を有している必要はなく、例えば、標準領域部１０２（図４）のみから構成されていてよい。一方で、本実施の形態２においては、外周領域２００は、外側領域部２０２と、外側領域部２０２と活性領域１００との間の間引き領域部２０１と、を含む。
　間引き領域部２０１は活性領域１００に比して平面視における面領域７１の面密度が低い。さらに、標準領域部１０２（図４）の面密度と間引き領域部１０１（図４）の面密度との、上記実施の形態１において説明した好適な関係が、本実施の形態２における活性領域１００（図１７）と間引き領域部２０１（図１７）との関係にも適用されてよい。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。また、実施の形態１の変形例において説明された変形と同様の変形が本実施の形態２にも適用されてよい。
　＜３．　実施の形態３＞
　本実施の形態は、前述した実施の形態のいずれかまたはその変形例に係る炭化珪素半導体装置（ＭＯＳＦＥＴ７１１～７１５および７２１）のいずれかを電力変換装置に適用したものである。これら炭化珪素半導体装置の適用は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに、これら炭化珪素半導体装置を適用した場合について説明する。
　図１８は、本実施の形態３に係る電力変換システムの構成を示すブロック図である。電力変換システムは、電源９１０、電力変換装置９２０、および負荷９３０から構成される。
　電源９１０は、直流電源であり、電力変換装置９２０に直流電力を供給する。電源９１０は、例えば、直流系統、太陽電池、もしくは蓄電池で構成されてよく、または、交流系統に接続された、整流回路もしくはＡＣ／ＤＣコンバータで構成されてよい。あるいは、電源９１０は、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成されてよい。
　電力変換装置９２０は、電源９１０と負荷９３０との間に接続された三相のインバータであり、電源９１０から供給された直流電力を交流電力に変換し、負荷９３０に交流電力を供給する。電力変換装置９２０は、直流電力を交流電力に変換して出力する主変換回路９２１と、主変換回路９２１の各スイッチング素子を駆動する駆動信号を出力する駆動回路９２２と、駆動回路９２２を制御する制御信号を駆動回路９２２に出力する制御回路９２３とを有している。
　負荷９３０は、電力変換装置９２０から供給された交流電力によって駆動される三相の電動機である。なお、負荷９３０は特定の用途に限られるものではなく、例えば、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置９２０の詳細を説明する。
　主変換回路９２１は、電源９１０からの入力電力を受け付け、当該入力電力を出力電力へ変換し、当該出力電力を負荷９３０へ出力する。具体的には、主変換回路９２１は、スイッチング素子および還流ダイオード（図示せず）を有しており、スイッチング素子がスイッチングすることによって、電源９１０から供給される直流電力を交流電力に変換し、負荷９３０に供給する。主変換回路９２１の具体的な回路構成は種々のものがあるが、本実施の形態３に係る主変換回路９２１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続された６つの還流ダイオードとから構成することができる。主変換回路９２１の各スイッチング素子としては、前述した実施の形態のいずれかまたはその変形例に係る炭化珪素半導体装置が適用される。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され、これにより３つの上下アームが構成される。各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路９２１の３つの出力端子は、負荷９３０に接続される。
　駆動回路９２２は、主変換回路９２１のスイッチング素子を駆動する駆動信号を生成し、当該駆動信号を主変換回路９２１のスイッチング素子の制御電極に供給する。具体的には、駆動回路９２２は、後述する制御回路９２３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを、各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧未満の電圧信号（オフ信号）である。
　制御回路９２３は、負荷９３０に所望の電力が供給されるように、主変換回路９２１のスイッチング素子を、駆動回路９２２を介して制御する。その目的で制御回路９２３は、負荷９３０に供給すべき電力に基づいて、主変換回路９２１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、主変換回路９２１を制御することができる。そして制御回路９２３は、駆動回路９２２を制御する制御信号（制御指令）を駆動回路９２２に出力する。この制御信号に従って駆動回路９２２は、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。制御回路９２３の制御信号は、各時点において駆動回路９２２から、オン状態となるべきスイッチング素子にオン信号が出力され、かつオフ状態となるべきスイッチング素子にオフ信号が出力されるように生成される。
　本実施の形態に係る電力変換装置では、主変換回路９２１のスイッチング素子として、前述した実施の形態のいずれかまたはその変形例に係る炭化珪素半導体装置を適用するため、製造コストの顕著な増大を避けつつ、特性劣化が抑制された電力変換装置を実現することができる。
　本実施の形態３では、電力変換装置として２レベルの三相インバータを例示したが、前述した実施の形態のいずれかまたはその変形例に係る炭化珪素半導体装置が適用される電力変換装置はこれに限定されるものではない。電力変換装置は、例えば、３レベル以上のマルチレベルの電力変換装置、または、単相負荷に電力を供給する単相インバータであってよい。また直流負荷等に電力を供給する場合には、電力変換装置は、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータであってよい。
　また、前述した実施の形態のいずれかまたはその変形例に係る炭化珪素半導体装置が適用された電力変換装置は、上述した負荷が電動機である場合に限らず使用されてよい。例えば、電力変換装置は、放電加工機、レーザー加工機、誘導加熱調理器、または非接触給電システムの電源装置として用いられてよい。あるいは、電力変換装置は、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いられてよい。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、それに限定するものではない。例示されていない無数の変形例が、本開示から想定され得るものと解される。
　１０　ＳｉＣ基板（炭化珪素基板）、２０　ドリフト層、３０　第１ウェル領域、３１　第２ウェル領域、３５　コンタクト領域、４０　ソース領域、５０　ゲート絶縁膜、６０　ゲート電極、７０　オーミック電極、７１　面領域、８０　ソース電極、８１　ゲートパッド、８２　ゲート配線、８４　ドレイン電極、１００　活性領域、１０１，２０１　間引き領域部、１０２　標準領域部、２００　外周領域、２０２　外側領域部、７１１～７１５，７２１　ＭＯＳＦＥＴ（炭化珪素半導体装置）、９１０　電源、９２０　電力変換装置、９２１　主変換回路、９２２　駆動回路、９２３　制御回路、９３０　負荷、ＳＬ　ＳｉＣ層（炭化珪素層）。

Claims (11)

  1. 　炭化珪素半導体装置であって、
    　第１導電型を有する炭化珪素基板と、
    　前記炭化珪素基板に面する第１面と、厚み方向において前記第１面と反対の第２面とを有し、前記厚み方向に垂直な面内方向において活性領域と前記活性領域の外周に配置された外周領域とを有する炭化珪素層と、を備え、前記炭化珪素層は、
    　　前記炭化珪素基板上に配置され、前記第１導電型を有するドリフト層と、
    　　前記活性領域において前記ドリフト層上に配置され、前記第１導電型と異なる第２導電型を有し、少なくとも一の断面視において互いに分離されている複数の第１ウェル領域と、
    　　前記複数の第１ウェル領域上に配置され、前記第１導電型を有する複数のソース領域と、
    　　前記外周領域において前記ドリフト層上に配置され、前記第２導電型を有する第２ウェル領域と、を含み、前記炭化珪素半導体装置はさらに、
    　前記複数の第１ウェル領域に面するゲート絶縁膜と、
    　前記活性領域の上方に配置され前記ゲート絶縁膜を介して前記複数の第１ウェル領域に面する部分と、前記外周領域の上方に配置され前記第２ウェル領域から絶縁された部分と、を有するゲート電極と、
    　前記第２ウェル領域の上方に配置され、前記第２ウェル領域から絶縁され、前記ゲート電極に接続されたゲートパッドと、
    　前記炭化珪素層の前記第２面の上方に設けられたソース電極と、
    　前記炭化珪素層の前記第２面上に設けられ、前記ソース電極に接続され、前記複数の第１ウェル領域に電気的にオーミックに接続され、前記炭化珪素層の前記第２面のうち前記第２導電型を有する部分にオーミックに接触する複数の面領域を有する複数のオーミック電極と、を備え、
    　前記活性領域は、標準領域部と、前記標準領域部と前記外周領域との間の間引き領域部と、を含み、前記間引き領域部は前記標準領域部に比して平面視における前記複数の面領域の面密度が低いことを特徴とする炭化珪素半導体装置。
  2. 　前記複数のオーミック電極が前記第２ウェル上から外れて配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記面内方向において前記複数の第１ウェル領域がストライプ形状を有していることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記面内方向において前記複数の第１ウェル領域が、前記標準領域部において、繰り返し配列された多角形形状を有していることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  5. 　炭化珪素半導体装置であって、
    　第１導電型を有する炭化珪素基板と、
    　前記炭化珪素基板に面する第１面と、厚み方向において前記第１面と反対の第２面とを有し、前記厚み方向に垂直な面内方向において活性領域と前記活性領域の外周に配置された外周領域とを有する炭化珪素層と、を備え、前記炭化珪素層は、
    　　前記炭化珪素基板上に配置され、前記第１導電型を有するドリフト層と、
    　　前記活性領域において前記ドリフト層上に配置され、前記第１導電型と異なる第２導電型を有し、少なくとも一の断面視において互いに分離されている複数の第１ウェル領域と、
    　　前記複数の第１ウェル領域上に配置され、前記第１導電型を有する複数のソース領域と、
    　　前記外周領域において前記ドリフト層上に配置され、前記第２導電型を有する第２ウェル領域と、を含み、前記炭化珪素半導体装置はさらに、
    　前記複数の第１ウェル領域に面するゲート絶縁膜と、
    　前記活性領域の上方に配置され前記ゲート絶縁膜を介して前記複数の第１ウェル領域に面する部分と、前記外周領域の上方に配置され前記第２ウェル領域から絶縁された部分と、を有するゲート電極と、
    　前記第２ウェル領域の上方に配置され、前記第２ウェル領域から絶縁され、前記ゲート電極に接続されたゲートパッドと、
    　前記炭化珪素層の前記第２面の上方に設けられたソース電極と、
    　前記炭化珪素層の前記第２面上に設けられ、前記ソース電極に接続され、前記複数の第１ウェル領域および前記第２ウェル領域に電気的にオーミックに接続され、前記炭化珪素層の前記第２面のうち前記第２導電型を有する部分にオーミックに接触する複数の面領域を有する複数のオーミック電極と、を備え、
    　前記外周領域は、外側領域部と、前記外側領域部と前記活性領域との間の間引き領域部と、を含み、前記間引き領域部は前記活性領域に比して平面視における前記複数の面領域の面密度が低いことを特徴とする炭化珪素半導体装置。
  6. 　前記間引き領域部の幅が、前記炭化珪素基板の厚みと前記炭化珪素層の厚みとの和の２０％以上であることを特徴とする請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記間引き領域部の前記面密度が前記活性領域の前記面密度の１／１０以上２／３以下であることを特徴とする請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記間引き領域部の面密度が外側に向かうにつれて低下することを特徴とする請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記間引き領域部の面密度が複数の水準を有していることを特徴とする請求項１から８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　オン状態における電流密度が１００Ａ／ｃｍ２以上である請求項１から９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　請求項１から１０のいずれか１項に記載の炭化珪素半導体装置を有し、入力電力を受け付け、前記入力電力を出力電力へ変換し、前記出力電力を出力する主変換回路と、
    　前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
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