WO2022028113A1 - 半导体结构的制作方法及半导体结构 - Google Patents

半导体结构的制作方法及半导体结构 Download PDF

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WO2022028113A1
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photoresist layer
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manufacturing
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李森
夏军
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长鑫存储技术有限公司
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • the present disclosure relates to, but is not limited to, methods of fabricating semiconductor structures and semiconductor structures.
  • DRAM Dynamic Random Access Memory
  • Each memory cell usually includes a capacitor and a transistor.
  • the gate of the transistor is connected to the word line, the drain is connected to the bit line, and the source is connected to the capacitor; the voltage signal on the word line can control the opening or closing of the transistor, and then through the bit line
  • the data information stored in the capacitor is read, or the data information is written into the capacitor through the bit line for storage.
  • the integration of DRAM continues to increase, and the lateral dimensions of components continue to shrink, making capacitors with higher aspect ratios and more difficult manufacturing processes.
  • the patterns in the incomplete die area of the wafer edge area may have the risk of collapse and peeling during the etching process, causing wafer contamination and contamination of the process chamber for processing the wafer, reducing the product yield.
  • the present disclosure provides a method for fabricating a semiconductor structure, comprising:
  • the stack including a sacrificial layer and a support layer;
  • the stack is etched using the first mask layer in the complete die region and the first photoresist layer in the incomplete die region as masks.
  • the method for fabricating the semiconductor structure further includes: forming a transition layer on the stack, the first mask layer being located on the transition layer;
  • the stack is etched using the transition layer as a mask.
  • the transition layer includes a multilayer film structure.
  • the first photoresist layer is a negative photoresist layer.
  • the first photoresist layer of the incomplete die region is exposed by a stepper exposure method.
  • the stepper exposure method does not need to use a photomask, and the light spot of the stepper exposure method can at least cover a single complete die.
  • the light spot area of the stepper exposure method is smaller than the area of a single exposure unit.
  • the light spot of the stepper exposure method just completely covers a single complete die.
  • the first photoresist layer is a positive photoresist layer, and the first photoresist layer in the complete die region is exposed and developed to remove the complete die region of the first photoresist layer.
  • the first pattern includes first lines along a first direction
  • the second pattern includes second lines along a second direction
  • the first direction intersects the second direction.
  • the first mask layer includes a first mandrel layer and a first sidewall layer, the first sidewall layer is formed on a surface of the first mandrel layer; the first The second mask layer includes a second mandrel layer and a second sidewall layer, and the second sidewall layer is formed on the surface of the second mandrel layer.
  • the second photoresist layer is opened in the device area of the complete die area, and covers the peripheral area of the complete die area;
  • the second photoresist layer is opened in the device region of the incomplete crystal grain region, and covers the peripheral region of the incomplete crystal grain region.
  • a lower electrode is formed in the capacitor hole, and the lower electrode covers the sidewall and the bottom of the capacitor hole.
  • the third photoresist layer is exposed to light, and the third photoresist layer in the complete die region is removed after developing.
  • the third photoresist layer is a negative photoresist layer.
  • a fourth photoresist layer is formed on the developed third photoresist layer of the incomplete die region and the complete die region;
  • the fourth photoresist layer has an array-distributed opening pattern in the device region of the complete die region, and the opening pattern intersects the sidewall of the capacitor hole.
  • the third photoresist layer and the fourth photoresist layer are used to etch a portion of the lower electrode and the support layer of the capacitive hole.
  • the present disclosure also provides a semiconductor structure.
  • the semiconductor structure according to the embodiment of the present disclosure is formed by the above-mentioned manufacturing method of the semiconductor structure.
  • FIG. 1 is a schematic diagram of a wafer according to an embodiment of the present invention.
  • FIG. 2 is a partial enlarged structural schematic diagram of the complete crystal grain D1 and the incomplete crystal grain D2 in FIG. 1;
  • FIG. 3 is a flowchart of a method for fabricating a semiconductor structure provided by an embodiment of the present invention.
  • FIG. 4 is a flowchart of another method for fabricating a semiconductor structure provided by an embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of the substrate after the fabrication method of the semiconductor structure shown in FIG. 3 completes step S101;
  • step S102 is completed and a transition layer 40 is formed on the stack;
  • FIG. 7 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 3 after step S103 is completed;
  • FIG. 8 is a schematic structural diagram of forming a second mask layer 52 having a second pattern on the first mask layer 51 by the fabrication method of the semiconductor structure shown in FIG. 3 ;
  • FIG. 9 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 3 after step S104 is completed;
  • FIG. 10 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 3 after step S105 is completed;
  • FIG. 11 is a schematic structural diagram of forming a second photoresist layer PR2 on the first photoresist layer PR1 and the complete crystal grain area A1 in the incomplete die area A2 after development in the manufacturing method of the semiconductor structure shown in FIG. 3 . ;
  • FIG. 12 is a schematic view of the structure after etching the transition layer 40 in the manufacturing method of the semiconductor structure shown in FIG. 3;
  • FIG. 13 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 3 after step S106 is completed;
  • FIG. 14 is a schematic view of the structure of the semiconductor structure shown in FIG. 4 after forming the lower electrode 60 in the capacitor hole before step S207;
  • FIG. 15 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 4 after step S207 is completed;
  • step S208 is completed
  • FIG. 17 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 4 after step S209 is completed;
  • FIG. 18 is a schematic structural diagram of the manufacturing method of the semiconductor structure shown in FIG. 4 after step S210 is completed.
  • FIG. 1 is a schematic diagram of a wafer provided by an embodiment of the present invention
  • FIG. 2 is a partial enlarged structural schematic diagram of a complete die D1 and an incomplete die D2 in FIG. 1
  • a plurality of exposure units are used.
  • the exposure map composed of S1 exposes the wafer to form a complete die area A1 and an incomplete die area A2, and a single exposure unit S1 is an area for single exposure using a photomask.
  • a single exposure unit S1 may include a plurality of dies. As an example, as shown in FIG. 1 , a single exposure unit S1 includes 12 dies arranged in 4 rows and 3 columns.
  • the wafer includes a complete die area A1 and an incomplete die area A2.
  • the complete die area A1 consists of complete dies D1 inside the wafer; the incomplete die area A2 consists of incomplete dies D2 around the wafer; the incomplete die area A2 is located at the periphery of the complete die area A1.
  • the complete die D1 is a die whose entire area is located on the wafer; the incomplete die D2 is a die whose partial area is located on the wafer.
  • the complete die D1 includes a device region B1 and a peripheral region B2, and the peripheral region B2 surrounds the device region B1.
  • the incomplete die D2 also includes a device region B1 and a peripheral region B2, and the peripheral region B2 surrounds the device region B1.
  • FIG. 3 is a flowchart of a method for fabricating a semiconductor structure provided by an embodiment of the present invention
  • FIGS. 5-18 are schematic diagrams of a fabrication process of a semiconductor structure provided by an embodiment of the present invention.
  • the fabrication method of the semiconductor structure includes the following steps:
  • the material of the substrate 10 may be monocrystalline silicon, polycrystalline silicon, amorphous silicon, silicon germanium compound, or silicon-on-insulator (SOI).
  • SOI silicon-on-insulator
  • the stack includes a first support layer 21 , a first sacrificial layer 31 , a second support layer 22 , a second sacrificial layer 32 and a third support layer 23 in a direction away from the substrate 10 .
  • the stack may further include other numbers of sacrificial layers and other numbers of support layers, which are not limited in this embodiment of the present invention.
  • the first mask layer 51 is formed on the stack of the complete die regions A1, and the first mask layer 51 is formed on the stack of the incomplete die regions A2.
  • the first mask layer 51 may include a first mandrel layer 511 and a first sidewall layer 512 .
  • the first mandrel layer 511 and the first sidewall layer 512 are formed by using the SADP process.
  • the first sidewall layer 512 is conformally formed on the surface of the first mandrel layer 511; for example, the first sidewall layer 512 covers the sidewalls and the top of the first mandrel layer 511; the first sidewall layer 512 can also be In order to only cover the sidewall of the first mandrel layer 511, it is not limited here, and can be adjusted according to the actual process. It should be noted that the first mandrel layer 511 and the first sidewall layer 512 shown in FIG.
  • first mask layer 51 in FIG. 8 may be etched to form the structure of the first mask layer 51 in FIG. 8 , that is, the first sidewall layer is removed. The portion of the layer 512 on top of the first mandrel layer 511 and the portion of the first sidewall layer 512 on the sidewall of the first mandrel layer 511 remain.
  • the first mask layer 51 covering the complete die area A1 and the incomplete die area A2 forms a first photoresist layer PR1.
  • the first photoresist layer PR1 is exposed to light, and after development, the first photoresist layer PR1 in the complete die area A1 is removed, and the first photoresist layer PR1 in the incomplete die area A2 is retained.
  • the photoresist layer PR1 serves as a protective layer for the incomplete grain region A2.
  • the first photoresist layer PR1 is exposed by partial exposure, and the first photoresist layer PR1 in the complete die area A1 is removed after development.
  • the partial exposure can be realized by, for example, blocking by a light hood; in other feasible embodiments, the partial exposure can be realized by, for example, stepping exposure.
  • the step-by-step exposure method will be further introduced later.
  • the first photoresist layer PR1 is exposed by partial exposure, for example, only the first photoresist layer PR1 in the complete die area A1 is exposed, or only the incomplete die area A2 is exposed The first photoresist layer PR1 is exposed.
  • the first photoresist layer PR1 in the complete die area A1 can be removed and retained The first photoresist layer PR1 in the incomplete die area A2.
  • An embodiment of the present invention provides a method for fabricating a semiconductor structure.
  • a first photoresist layer PR1 is first formed, and the first photoresist layer PR1 in the complete die area A1 is removed, leaving the incomplete The first photoresist layer PR1 in the die area A2.
  • the pattern can be transferred to the stack; in the incomplete grain area A2, the first photoresist layer PR1 protects the incomplete grain
  • the stacked layers in the region A2 are not etched and patterned, thereby solving the problem that the wafer edge is prone to collapse and peeling during the formation of the semiconductor structure.
  • the fabrication method of the semiconductor structure further includes the following steps:
  • Step 1 A transition layer 40 is formed on the stack, and the first mask layer 51 is located on the transition layer 40 .
  • the embodiment of the present invention takes the transition layer 40 as one film layer as an example for explanation, which is not a limitation of the present invention.
  • the transition layer 40 may also include a plurality of film layers.
  • the transition layer 40 may include, for example, one of a polysilicon layer, a silicon oxide layer, a silicon nitride layer, an amorphous carbon layer or a silicon oxynitride layer, or any combination thereof.
  • step 2 the transition layer 40 is etched using the first mask layer 51 of the complete die area A1 and the first photoresist layer PR1 of the incomplete die area A2 as masks.
  • Step 3 using the transition layer 40 as a mask to etch the stack.
  • a transition layer 40 may also be formed on the stack, and a first mask layer 51 may be formed on the transition layer 40 to form the first mask layer 51 of the complete die area A1 and the incomplete die area A2
  • step 2 in the embodiment of the present invention may be performed first, and then step 3 in the embodiment of the present invention is performed.
  • the first photoresist layer PR1 is a negative photoresist layer.
  • the stepper exposure method can be used to expose the first photoresist layer PR1 in the incomplete die area A2 without exposing the complete die area.
  • the first photoresist layer PR1 of A1 is exposed. Since the incomplete die area A2 is only located at the outer periphery of the wafer and has a small area, the stepper exposure method is used to perform the first photolithography of the incomplete die area A2.
  • the exposure of the adhesive layer PR1 can save exposure time and reduce production costs.
  • the first photoresist layer PR1 on the exposed incomplete die area A2 is retained, and the first photoresist layer PR1 on the non-exposed complete die area A1 is removed. It should be noted that the first photoresist layer PR1 on the complete die area A1 needs to be completely removed here, and the first photoresist layer PR1 on the device area B1 in the incomplete die D2 of the incomplete die area A2 If it needs to be retained, the first photoresist layer PR1 on the peripheral region B2 in the incomplete die D2 of the incomplete die region A2 can be removed.
  • the stepper exposure method does not need to use a photomask, and the light spot of the stepper exposure method can at least cover a single complete die. Since it is necessary to retain the first photoresist layer PR1 of the incomplete die area A2, a maskless exposure method can be used, and the light spot S2 that can cover a single complete die area can be used for exposure, which can not only ensure the exposure effect but also effectively lower the cost.
  • the area of the light spot S2 in the stepper exposure method is smaller than that of a single exposure unit S1.
  • the light spot S2 in the stepping exposure mode just completely covers the area of a single complete die. In this way, the area of the light source is reduced, the power consumption of the light source is reduced, and the production cost is saved.
  • the first photoresist layer PR1 is a positive photoresist layer, the first photoresist layer PR1 in the complete die area A1 is exposed and developed, and the first photoresist layer in the complete die area A1 is removed.
  • the photoresist layer PR1 retains the first photoresist layer PR1 in the incomplete grain region A2.
  • the fabrication method of the semiconductor structure further includes the following steps: forming a second mask layer 52 with a second pattern on the first mask layer 51 , a first photoresist Layer PR1 is located on the second mask layer 52 .
  • the first pattern includes first lines (not shown in the figure) along the first direction
  • the second pattern includes second lines (not shown in the figure) along the second direction
  • the second mask layer 52 is formed on the first mask layer 51, and the area where the first line of the first mask layer 51 and the second line of the second mask layer 52 intersect is to be etched In the area where the capacitor holes are etched, the first mask layer 51 and the second mask layer 52 are arranged to facilitate the formation of smaller capacitor holes.
  • the second mask layer 52 includes a second mandrel layer 521 and a second sidewall layer 522 , and the second sidewall layer 522 is formed on the second mandrel layer 521 . surface.
  • the second mandrel layer 521 is located between the second sidewall layer 522 and the first mask layer 51 .
  • the second mandrel layer 521 has a patterned pattern, and the second sidewall layer 522 is formed on the surface of the second mandrel layer 521 .
  • the second sidewall layer 522 is located on the sidewall and the top of the mandrel layer 521; the second sidewall layer 522 may also only cover the sidewall of the second mandrel layer 521, which is not limited here, and can be based on Adjust the actual process.
  • the method for fabricating the semiconductor structure further includes the following steps: forming on the first photoresist layer PR1 of the developed incomplete crystal grain region A2 and the complete crystal grain region A1
  • the second photoresist layer PR2 is opened in the device region B1 of the complete crystal grain region A1, and covers the peripheral region B2 of the complete crystal grain region A1. That is to say, in the complete die area A1, the second photoresist layer PR2 only covers the peripheral area B2 and does not cover the device area A1.
  • the second photoresist layer PR2 is opened in the device region B1 of the incomplete crystal grain region A2, and covers the peripheral region B2 of the incomplete crystal grain region A2.
  • the second photoresist layer PR2 only covers the peripheral region B2 and does not cover the device region A1.
  • the first photoresist layer PR1 is formed first, and the first photoresist layer PR1 in the complete die area A1 is removed, and the incomplete die area A2 is retained inside the first photoresist layer PR1.
  • the first photoresist layer PR1 protects the stack of the incomplete die region A2 from being etched and patterned in the incomplete die region A2.
  • the fabrication method of the semiconductor structure further includes the following steps:
  • Step 1 Use the transition layer 40, the first mask layer 51, the second mask layer 52, the first photoresist layer PR1 and the second photoresist layer PR2 as masks for etching to form in the stack capacitor hole.
  • the first mask layer 51 , the second mask layer 52 , the first photoresist layer PR1 and the second photoresist layer PR2 are used as the mask to transition Layer 40 is etched; the stack is then etched using transition layer 40 as a mask to form capacitive holes in the stack. Since the transition layer 40 does not form openings in the incomplete die region A2, nor does it form capacitor holes in the stack, the wafer periphery is not prone to collapse and peeling problems.
  • Step 2 A lower electrode 60 is formed in the capacitor hole, and the lower electrode 60 covers the sidewall and bottom of the capacitor hole.
  • a metal layer is formed in the capacitor hole, and the metal layer part above the capacitor hole can be removed by a planarization or etching process, and the metal layer part remaining in the capacitor hole forms the lower electrode 60 .
  • the planarization process may be, for example, a chemical mechanical polishing process (CMP) or the like.
  • the transition layer 40 may be formed on the stack
  • the second mask layer 52 may be formed on the first mask layer 51
  • the second transition layer PR2 may be formed on the first transition layer PR1 to complete the
  • step 1 in the embodiment of the present invention may be performed first, and then Step 2 in the embodiment of the present invention is performed, and a capacitor hole is formed and a lower electrode 60 is formed in the capacitor hole.
  • FIG. 4 is a flowchart of another method for fabricating a semiconductor structure provided by an embodiment of the present invention
  • FIGS. 5-18 are schematic diagrams of a fabrication process of a semiconductor structure provided by an embodiment of the present invention.
  • the fabrication method of the semiconductor structure includes the following steps:
  • Capacitive holes may be formed in the stack prior to this step. Further, before this step, the lower electrode 60 may also be formed in the capacitor hole.
  • a third photoresist layer PR3 is formed covering the complete die area A1 and the incomplete die area A2.
  • the third photoresist layer PR3 may be a positive photoresist layer or a negative photoresist layer.
  • the third photoresist layer PR3 is a negative photoresist layer, the complete die area A1 is not exposed, and the incomplete die area A2 is exposed, and the area of the incomplete die area A2 is smaller than that of the complete die area A1 , so that when the third photoresist layer PR3 is a negative photoresist layer, the area that needs to be exposed can be reduced.
  • the third photoresist layer PR3 is exposed to light, and after development, the third photoresist layer PR3 in the complete die area A1 is removed, and the third photoresist layer PR3 in the incomplete die area A2 is retained.
  • the photoresist layer PR3 serves as a protective layer for the incomplete grain region A2.
  • the third photoresist layer PR3 is exposed by partial exposure, and the third photoresist layer PR3 in the complete die area A1 is removed after development.
  • the fourth photoresist layer PR4 has an array-distributed opening pattern in the device region B1 of the complete die region A1, and the opening pattern intersects the sidewall of the capacitor hole. Specifically, in the direction perpendicular to the substrate 10, the opening pattern intersects the projection of the capacitive hole.
  • step S209 Since the opening pattern formed in step S209 intersects the sidewall of the capacitor hole, in this step, the lower electrode 60 and the supporting layer exposed by the opening pattern can be partially etched away, thereby forming an opening exposing the sacrificial layer to At least one sacrificial layer is removed by wet etching in a subsequent process.
  • the third photoresist layer PR3 is formed first, and the third photoresist layer PR3 in the complete die area A1 is removed, and the incomplete die area A2 is retained inside the third photoresist layer PR3.
  • the third photoresist layer PR3 protects the stack of the incomplete crystal grain region A2 from being etched and patterned.
  • the method for fabricating the semiconductor structure may further include: removing at least one sacrificial layer of the complete die region A1 .
  • the third support layer 23 of the complete grain region A1 may be removed.
  • the second sacrificial layer 32 of the complete die region A1 is removed.
  • Embodiments of the present invention further provide a semiconductor structure formed by the method for fabricating a semiconductor structure provided by the present invention.
  • the semiconductor structure is formed by the manufacturing method of the semiconductor structure provided by the present invention, and the manufacturing method of the semiconductor structure includes the manufacturing method of the semiconductor structure in the above-mentioned embodiments, so as to solve the problem that the wafer edge is prone to appear during the formation of the semiconductor structure. Collapse and peeling problems.
  • the semiconductor structure includes a substrate 10 , alternately stacked sacrificial and support layers, and a lower electrode 60 .
  • the substrate 10 includes a complete grain region A1 and an incomplete grain region A2 located around the complete grain region A1. Alternately stacked sacrificial layers and support layers are located on the substrate 10 .
  • the number of sacrificial layers in the incomplete crystal grain region A2 is greater than that of the sacrificial layers outside the region where the lower electrode 60 is located in the complete crystal grain region A1.
  • the number of support layers in the incomplete crystal grain region A2 is greater than the number of support layers outside the region where the lower electrode 60 is located in the complete crystal grain region A1.
  • the alternately stacked sacrificial layers and supporting layers include a first supporting layer 21 , a first sacrificial layer 31 , a second supporting layer 22 , a second sacrificial layer 32 and a third supporting layer in a direction away from the substrate 10 Layer 23.
  • the first support layer 21, the first sacrificial layer 31 and the second support layer 22 are located in the complete grain region A1 and the incomplete grain region A2, and the second sacrificial layer 32 and the third support layer 23 are located in the complete grain region A1 In the area where the lower electrode 60 is located, the second sacrificial layer 32 and the third supporting layer 23 are not located in the area outside the area where the lower electrode 60 is located in the complete die area A1, and the second sacrificial layer 32 and the third supporting layer 23 are also located in the area In the incomplete grain region A2.
  • a first photoresist layer is first formed, and the first photoresist layer in the complete crystal grain area is removed , the first photoresist layer in the incomplete grain region is retained.
  • the pattern can be transferred to the stack; in the incomplete grain region, the first photoresist layer protects the stack in the incomplete grain region It is not etched and patterned, thereby solving the problem that the wafer edge is prone to collapse and peeling during the formation of the semiconductor structure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开公开了一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供衬底，衬底包括完整晶粒区和非完整晶粒区；在衬底上形成叠层；在叠层上形成具有第一图案的第一掩膜层；在第一掩膜层上形成第一光刻胶层；对第一光刻胶层曝光，显影后去除完整晶粒区的第一光刻胶层；以完整晶粒区的第一掩膜层和非完整晶粒区的第一光刻胶层为掩膜对叠层进行刻蚀。

Description

半导体结构的制作方法及半导体结构
本公开要求在2020年08月05日提交中国专利局、申请号为202010779931.1、发明名称为“半导体结构的制作方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及但不限于半导体结构的制作方法及半导体结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着制程工艺持续演进，DRAM集成度不断提高，元件横向尺寸不断地微缩，使得电容器具有较高的纵横比，制作工艺愈加困难。具体的，在加工过程中，晶圆边缘区域的非完整晶粒区中的图形在刻蚀过程中会出现塌陷和剥落的风险，造成晶圆污染以及处理晶圆的工艺腔体的污染，降低了产品的良率。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开中提供了一种半导体结构的制作方法，包括：
提供衬底，所述衬底包括完整晶粒区和非完整晶粒区；
在所述衬底上形成叠层，所述叠层包括牺牲层和支撑层；
在所述叠层上形成具有第一图案的第一掩膜层；
在所述第一掩膜层上形成第一光刻胶层；
对所述第一光刻胶层曝光，显影后去除所述完整晶粒区的所述第一光刻胶层；
以所述完整晶粒区的所述第一掩膜层和所述非完整晶粒区的所述第一光刻胶层为掩膜对所述叠层进行刻蚀。
根据本公开的一些实施例，所述半导体结构的制作方法还包括：在所述叠层上形成过渡层，所述第一掩膜层位于所述过渡层上；
以所述完整晶粒区的所述第一掩膜层和所述非完整晶粒区的所述第一光刻胶层为掩膜对所述过渡层进行刻蚀；
以所述过渡层为掩膜对所述叠层进行刻蚀。
根据本公开的一些实施例，所述过渡层包括多层膜结构。
根据本公开的一些实施例，所述第一光刻胶层为负性光刻胶层。
根据本公开的一些实施例，采用步进曝光方式对所述非完整晶粒区的所述第一光刻胶层进行曝光。
根据本公开的一些实施例，所述步进曝光方式无需使用光掩膜版，所述步进曝方式的光斑至少能够覆盖单个完整晶粒。
根据本公开的一些实施例，所述步进曝光方式的光斑面积小于单个曝光单元的面积。
根据本公开的一些实施例，所述步进曝光方式的光斑刚好完全覆盖单个完整晶粒。
根据本公开的一些实施例，所述第一光刻胶层为正性光刻胶层，对所述完整晶粒区的所述第一光刻胶层进行曝光显影，去除所述完整晶粒区的所述第一光刻胶层。
根据本公开的一些实施例，还包括：在所述第一掩膜层上形成具有第二图案的第二掩膜层，所述第一光刻胶层位于所述第二掩膜层上；
所述第一图案包括沿第一方向的第一线条；
所述第二图案包括沿第二方向的第二线条；
所述第一方向与所述第二方向交叉。
根据本公开的一些实施例，所述第一掩膜层包括第一心轴层和第一侧壁层，所述第一侧壁层形成在所述第一心轴层的表面；所述第二掩膜层包括第二心轴层和第二侧壁层，所述第二侧壁层形成在所述第二心轴层的表面。
根据本公开的一些实施例，还包括：在显影后的所述非完整晶粒区的所述第一光刻胶层和所述完整晶粒区上形成第二光刻胶层；
所述第二光刻胶层在所述完整晶粒区的器件区打开，在所述完整晶粒区的外围区域覆盖；
所述第二光刻胶层在所述非完整晶粒区的器件区打开，在所述非完整晶粒区的外围区域覆盖。
根据本公开的一些实施例，还包括：利用所述过渡层，所述第一掩膜层，所述第二掩膜层，所述第一光刻胶层和所述第二光刻胶层为掩膜进行刻蚀，以在所述叠层中形成电容孔；
在所述电容孔中形成下电极，所述下电极覆盖所述电容孔的侧壁和底部。
根据本公开的一些实施例，还包括：在形成有所述电容孔的所述叠层上形成第三光刻胶层；
对所述第三光刻胶层曝光，显影后去除所述完整晶粒区的所述第三光刻胶层。
根据本公开的一些实施例，还包括：所述第三光刻胶层为负性光刻胶层。
根据本公开的一些实施例，在显影后的所述非完整晶粒区的第三光刻胶层和所述完整晶粒区上形成第四光刻胶层；
所述第四光刻胶层在所述完整晶粒区的器件区具有阵列分布的开口图案，所述开口图案与所述电容孔的侧壁相交。
根据本公开的一些实施例，利用所述第三光刻胶层和所述第四光刻胶层，对所述电容孔的部分下电极和支撑层进行刻蚀。
根据本公开的一些实施例，还包括：去除完整晶粒区的至少一层牺牲层。
本公开还提供一种半导体结构。
根据本公开实施例的半导体结构，由上述的半导体结构的制作方法形成。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种晶圆的示意图；
图2为图1中完整晶粒D1和非完整晶粒D2的局部放大结构示意图；
图3为本发明实施例提供的一种半导体结构的制作方法流程图；
图4为本发明实施例提供的另一种半导体结构的制作方法流程图；
图5为图3所示的半导体结构的制作方法完成步骤S101后衬底的结构示意图；
图6为图3所示的半导体结构的制作方法完成步骤S102后在叠层上形成过渡层40后的结构示意图；
图7为图3所示的半导体结构的制作方法完成步骤S103后的结构示意图；
图8为图3所示的半导体结构的制作方法在第一掩膜层51上形成具有第二图案的第二掩膜层52的结构示意图；
图9为图3所示的半导体结构的制作方法完成步骤S104后的结构示意图；
图10为图3所示的半导体结构的制作方法完成步骤S105后的结构示意图；
图11为图3所示的半导体结构的制作方法中在显影后的非完整晶粒区A2的第一光刻胶层PR1和完整晶粒区A1上形成第二光刻胶层PR2的结构示意图；
图12为图3所示的半导体结构的制作方法中对过渡层40进行刻蚀后的结构示意图；
图13为图3所示的半导体结构的制作方法完成步骤S106后的结构示意图；
图14为图4所示的半导体结构的制作方法在步骤S207之前在电容孔中形成下电极60后的结构示意图；
图15为图4所示的半导体结构的制作方法完成步骤S207后的结构示意图；
图16为图4所示的半导体结构的制作方法完成步骤S208后的结构示意图；
图17为图4所示的半导体结构的制作方法完成步骤S209后的结构示意图；
图18为图4所示的半导体结构的制作方法完成步骤S210后的结构示意图。
具体实施方式
以下结合附图和具体实施方式对本公开提出的一种半导体器件的制备方法进行说明。
图1为本发明实施例提供的一种晶圆的示意图，图2为图1中完整晶粒D1和非完整晶粒D2的局部放大结构示意图，参考图1和图2，利用多个曝光单元S1组成的曝光图对晶圆曝光形成完整晶粒区A1和非完整晶粒区A2，单个曝光单元S1即为利用光掩膜版进行单次曝光的区域。单个曝光单元S1可以包括多个晶粒，作为示例，如图1所示，单个曝光单元S1包括4行和3列排布的12个晶粒。
晶圆包括完整晶粒区A1和非完整晶粒区A2。完整晶粒区A1由晶圆内部的完整晶粒D1组成；非完整晶粒区A2由晶圆周边的非完整晶粒D2组成；非完整晶粒区A2位于完整晶粒区A1的周边。完整晶粒D1为全部区域位于晶圆上的晶粒；非完整晶粒D2为部分区域位于晶圆上的晶粒。完整晶粒D1包括器件区B1和外围区域B2，外围区域B2围绕器件区B1。非完整晶粒D2也包括器件区B1和外围区域B2，外围区域B2围绕器件区B1。
图3为本发明实施例提供的一种半导体结构的制作方法流程图，图5-图18为本发明实施例提供的一种半导体结构制作过程示意图。参考图3以及图5-图18，半导体结构的制作方法包括如下步骤：
S101、提供衬底10，衬底10包括完整晶粒区A1和非完整晶粒区A2。
本步骤中，衬底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或者绝缘体上硅(SOI)等。非完整晶粒区A2位于完整晶粒区A1的周边，非完整晶粒区A2可以包围完整晶粒区A1一周。
S102、在衬底10上形成叠层，叠层包括牺牲层和支撑层。
本步骤中，在衬底10上形成交替层叠的牺牲层和支撑层。示例性地，叠层包括沿远离衬底10方向的第一支撑层21、第一牺牲层31、第二支撑层22、第 二牺牲层32和第三支撑层23。在其他实施方式中，叠层还可以包括其他数量的牺牲层和其他数量的支撑层，本发明实施例对此不作限制。
S103、在叠层上形成具有第一图案的第一掩膜层51。
本步骤中，在完整晶粒区A1的叠层上形成第一掩膜层51，在非完整晶粒区A2的叠层上形成第一掩膜层51。
在示例性实施方式中，第一掩膜层51可以包括第一心轴层511和第一侧壁层512。具体的，利用SADP工艺形成的第一心轴层511和第一侧壁层512。第一侧壁层512共形的形成在第一心轴层511的表面；例如第一侧壁层512覆盖在第一心轴层511的侧壁和顶部上；第一侧壁层512也可以为只覆盖在第一心轴层511侧壁上，此处不做限定，可根据实际工艺进行调整。需要说明的是，可以对图7中所示第一心轴层511和第一侧壁层512进行刻蚀，以形成图8中第一掩膜层51的结构，即，去除第一侧壁层512位于第一心轴层511的顶部的部分，并保留第一侧壁层512位于第一心轴层511的侧壁的部分。
S104、在第一掩膜层51上形成第一光刻胶层PR1。
本步骤中，覆盖完整晶粒区A1和非完整晶粒区A2的第一掩膜层51形成第一光刻胶层PR1。
S105、对第一光刻胶层PR1曝光，显影后去除完整晶粒区A1的第一光刻胶层PR1。
本步骤中，对第一光刻胶层PR1曝光，显影后去除完整晶粒区A1的第一光刻胶层PR1，并保留非完整晶粒区A2的第一光刻胶层PR1，第一光刻胶层PR1作为非完整晶粒区A2的保护层。采用部分曝光的方式对第一光刻胶层PR1曝光，显影后去除完整晶粒区A1的第一光刻胶层PR1。在一些可行的实施方式中，部分曝光例如可以通过遮光罩的遮挡实现；在另一些可行的实施方式中，部分曝光例如可以通过步进曝光的方式实现。步进曝光的方式将在后续做进一步地介绍。
本步骤中，采用部分曝光的方式对第一光刻胶层PR1曝光，例如，仅对完整晶粒区A1内的第一光刻胶层PR1曝光，或者，仅对非完整晶粒区A2内的第一光刻胶层PR1曝光。而不是同时对完整晶粒区A1和非完整晶粒区A2内的第一光刻胶层PR1曝光，从而在显影后，可以去除完整晶粒区A1的第一光刻胶 层PR1，并保留非完整晶粒区A2内的第一光刻胶层PR1。
S106、以完整晶粒区A1的第一掩膜层51和非完整晶粒区A2的第一光刻胶层PR1为掩膜对叠层进行刻蚀。
本发明实施例提供一种半导体结构的制作方法，在对叠层刻蚀之前，先形成第一光刻胶层PR1，并且去除完整晶粒区A1的第一光刻胶层PR1，保留非完整晶粒区A2内的第一光刻胶层PR1。在对衬底10上叠层进行刻蚀时，在完整晶粒区A1，可以将图案转移到叠层上；在非完整晶粒区A2，第一光刻胶层PR1保护了非完整晶粒区A2的叠层不被刻蚀图案化，从而解决了半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。
在示例性实施方式中，参考图5-图18，半导体结构的制作方法还包括如下步骤：
步骤一、在叠层上形成过渡层40，第一掩膜层51位于过渡层40上。
本步骤中，本发明实施例以过渡层40为一个膜层为例进行解释说明，并非对本发明的限定，在其他实施方式中，过渡层40还可以包括多个膜层。过渡层40例如可以包括多晶硅层，氧化硅层，氮化硅层，无定形碳层或氮氧化硅层等中的一种或其任意组合。
步骤二、以完整晶粒区A1的第一掩膜层51和非完整晶粒区A2的第一光刻胶层PR1为掩膜对过渡层40进行刻蚀。
步骤三、以过渡层40为掩膜对叠层进行刻蚀。
本发明实施例中，在叠层上还可以形成过渡层40，在过渡层40上形成第一掩膜层51，以完整晶粒区A1的第一掩膜层51和非完整晶粒区A2的第一光刻胶层PR1为掩膜对叠层进行刻蚀时，可以先执行本发明实施例中的步骤二，再执行本发明实施例中的步骤三。
在示例性实施方式中，第一光刻胶层PR1为负性光刻胶层。具体的，第一光刻胶层PR1为负性光刻胶层时，可采用步进曝光方式对非完整晶粒区A2的第一光刻胶层PR1进行曝光，而无需对完整晶粒区A1的第一光刻胶层PR1进行曝光，由于非完整晶粒区A2仅位于晶圆的外周部，面积较少，因此，采用步进曝光方式对非完整晶粒区A2的第一光刻胶层PR1进行曝光可以节约曝光时间，降低生产成本。在后续显影时，保留曝光的非完整晶粒区A2上的第一光刻 胶层PR1，去除非曝光的完整晶粒区A1上的第一光刻胶层PR1。需要注意的是，此处完整晶粒区A1上的第一光刻胶层PR1需要全部去除，非完整晶粒区A2的非完整晶粒D2中器件区B1上的第一光刻胶层PR1需要保留，非完整晶粒区A2的非完整晶粒D2中外围区域B2上的第一光刻胶层PR1可以去除。
在示例性实施方式中，步进曝光方式无需使用光掩膜版，步进曝光方式的光斑至少能够覆盖单个完整晶粒。由于需要保留非完整晶粒区A2的第一光刻胶层PR1，因此可以采用无掩膜的曝光方式，使用能够覆盖单个完整晶粒面积的光斑S2进行曝光，既能保证曝光效果又能有效降低成本。
在示例性实施方式中，步进曝光方式的光斑S2面积小于单个曝光单元S1的面积。优选的，步进曝光方式的光斑S2刚好完全覆盖单个完整晶粒的面积。以此减少光源面积，降低光源功耗，节约生产成本。
在示例性实施方式中，第一光刻胶层PR1为正性光刻胶层，对完整晶粒区A1的第一光刻胶层PR1进行曝光显影，去除完整晶粒区A1的第一光刻胶层PR1，保留非完整晶粒区A2的第一光刻胶层PR1。
在示例性实施方式中，参考图5-图18，半导体结构的制作方法还包括如下步骤：在第一掩膜层51上形成具有第二图案的第二掩膜层52，第一光刻胶层PR1位于第二掩膜层52上。本步骤中，第一图案包括沿第一方向的第一线条(图中未示出)，第二图案包括沿第二方向的第二线条(图中未示出)，第一方向与第二方向交叉，也就是说，第一方向不与第二方向平行。本发明实施例中，在第一掩膜层51上形成第二掩膜层52，第一掩膜层51的第一线条与第二掩膜层52的第二线条交叉出的区域为需要刻蚀出电容孔的区域，第一掩膜层51和第二掩膜层52的设置以利于形成较小的电容孔。
在示例性实施方式中，参考图8-图11，第二掩膜层52包括第二心轴层521和第二侧壁层522，第二侧壁层522形成在第二心轴层521的表面。第二心轴层521位于第二侧壁层522与第一掩膜层51之间。第二心轴层521具有图案化的图形，第二侧壁层522形成在第二心轴层521的表面。例如，第二侧壁层522位于心轴层521的侧壁和顶部；第二侧壁层522也可以为只覆盖在第二心轴层521的侧壁上，此处不做限定，可根据实际工艺进行调整。
在示例性实施方式中，参考图5-图18，半导体结构的制作方法还包括如下 步骤：在显影后的非完整晶粒区A2的第一光刻胶层PR1和完整晶粒区A1上形成第二光刻胶层PR2。其中，第二光刻胶层PR2在完整晶粒区A1的器件区B1打开，在完整晶粒区A1的外围区域B2覆盖。也就是说，完整晶粒区A1内，第二光刻胶层PR2仅覆盖外围区域B2，不覆盖器件区A1。第二光刻胶层PR2在非完整晶粒区A2的器件区B1打开，在非完整晶粒区A2的外围区域B2覆盖。也就是说，非完整晶粒区A2内，第二光刻胶层PR2仅覆盖外围区域B2，不覆盖器件区A1。本发明实施例中，在形成第二光刻胶层PR2之前，先形成第一光刻胶层PR1，并且去除完整晶粒区A1的第一光刻胶层PR1，保留非完整晶粒区A2内的第一光刻胶层PR1。在对衬底10上叠层进行刻蚀时，在非完整晶粒区A2，第一光刻胶层PR1保护了非完整晶粒区A2的叠层不被刻蚀图案化。
在示例性实施方式中，参考图5-图18，半导体结构的制作方法还包括如下步骤：
步骤一、利用过渡层40，第一掩膜层51，第二掩膜层52，第一光刻胶层PR1和第二光刻胶层PR2为掩膜进行刻蚀，以在叠层中形成电容孔。
本步骤中，示例性地，参考图11-图13，以第一掩膜层51，第二掩膜层52，第一光刻胶层PR1和第二光刻胶层PR2为掩膜对过渡层40进行刻蚀；然后以过渡层40为掩膜对叠层进行刻蚀，以在叠层中形成电容孔。由于过渡层40在非完整晶粒区A2未形成开口，也未在叠层中形成电容孔，从而晶圆周边不容易出现塌陷和剥落的问题。
步骤二、在电容孔中形成下电极60，下电极60覆盖电容孔的侧壁和底部。
本步骤中，在电容孔中形成一层金属层，可以通过平坦化或刻蚀工艺去除电容孔之上的金属层部分，保留在电容孔中的金属层部分形成了下电极60。平坦化工艺例如可以为化学机械研磨工艺(CMP)等。
本发明实施例中，在叠层上可以形成过渡层40，在第一掩膜层51上可以形成第二掩膜层52，在第一过渡层PR1上可以形成第二过渡层PR2，以完整晶粒区A1的第一掩膜层51和非完整晶粒区A2的第一光刻胶层PR1为掩膜对叠层进行刻蚀时，可以先执行本发明实施例中的步骤一，再执行本发明实施例中的步骤二，且形成电容孔以及在电容孔中形成下电极60。
图4为本发明实施例提供的另一种半导体结构的制作方法流程图，图5-图 18为本发明实施例提供的一种半导体结构制作过程示意图。参考图4以及图5-图18，半导体结构的制作方法包括如下步骤：
S201、提供衬底10，衬底10包括完整晶粒区A1和非完整晶粒区A2。
S202、在衬底10上形成叠层，叠层包括牺牲层和支撑层。
S203、在叠层上形成具有第一图案的第一掩膜层51。
S204、在第一掩膜层51上形成第一光刻胶层PR1。
S205、对第一光刻胶层PR1曝光，显影后去除完整晶粒区A1的第一光刻胶层PR1。
S206、以完整晶粒区A1的第一掩膜层51和非完整晶粒区A2的第一光刻胶层PR1为掩膜对叠层进行刻蚀。
S207、在形成有电容孔的叠层上形成第三光刻胶层PR3。
在本步骤之前，可以先在叠层中形成电容孔。进一步地，在本步骤之前，还可以在电容孔中形成下电极60。
本步骤中，覆盖完整晶粒区A1和非完整晶粒区A2形成第三光刻胶层PR3。第三光刻胶层PR3可以为正性光刻胶层或者负性光刻胶层。第三光刻胶层PR3为负性光刻胶层时，对完整晶粒区A1不曝光，对非完整晶粒区A2曝光，非完整晶粒区A2的面积小于完整晶粒区A1的面积，从而第三光刻胶层PR3为负性光刻胶层时，可以减小需要曝光的面积。
S208、对第三光刻胶层PR3曝光，显影后去除完整晶粒区A1的第三光刻胶层PR3。
本步骤中，对第三光刻胶层PR3曝光，显影后去除完整晶粒区A1的第三光刻胶层PR3，并保留非完整晶粒区A2的第三光刻胶层PR3，第三光刻胶层PR3作为非完整晶粒区A2的保护层。采用部分曝光的方式对第三光刻胶层PR3曝光，显影后去除完整晶粒区A1的第三光刻胶层PR3。
S209、在显影后的非完整晶粒区A2的第三光刻胶层PR3和完整晶粒区A1上形成第四光刻胶层PR4。
其中，第四光刻胶层PR4在完整晶粒区A1的器件区B1具有阵列分布的开口图案，开口图案与电容孔的侧壁相交。具体的，在垂直衬底10的方向上，开 口图案与电容孔的投影相交。
S210、利用第三光刻胶层PR3和第四光刻胶层PR4，对电容孔的部分下电极60和支撑层进行刻蚀。
由于在步骤S209中形成的开口图案与电容孔的侧壁相交，因此本步骤中，开口图案暴露出的下电极60和支撑层可以被部分刻蚀掉，从而形成暴露出牺牲层的开口，以在后续工艺通过湿法刻蚀的方式去除至少一个牺牲层。
本发明实施例中，在形成第四光刻胶层PR4之前，先形成第三光刻胶层PR3，并且去除完整晶粒区A1的第三光刻胶层PR3，保留非完整晶粒区A2内的第三光刻胶层PR3。在对衬底10上下电极60和支撑层进行刻蚀时，在非完整晶粒区A2，第三光刻胶层PR3保护了非完整晶粒区A2的叠层不被刻蚀图案化。
在示例性实施方式中，参考图18，在步骤S210之后，半导体结构的制作方法还可以包括：去除完整晶粒区A1的至少一层牺牲层。例如可以去除完整晶粒区A1的第三支撑层23。去除完整晶粒区A1的第二牺牲层32。
本发明实施例还提供一种半导体结构，该半导体结构由本发明提供的半导体结构的制作方法形成。本发明实施例中，半导体结构由本发明提供的半导体结构的制作方法形成，半导体结构的制作方法包括上述实施例中的半导体结构的制作方法，从而解决了半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。
在示例性实施方式中，半导体结构包括衬底10、交替层叠的牺牲层和支撑层以及下电极60。衬底10包括完整晶粒区A1和位于完整晶粒区A1周边的非完整晶粒区A2。交替层叠的牺牲层和支撑层位于衬底10上。非完整晶粒区A2中牺牲层的数量大于完整晶粒区A1中下电极60所在区域外的牺牲层的数量。
在示例性实施方式中，非完整晶粒区A2中支撑层的数量大于完整晶粒区A1中下电极60所在区域外的支撑层的数量。
在示例性实施方式中，交替层叠的牺牲层和支撑层包括沿远离衬底10方向的第一支撑层21、第一牺牲层31、第二支撑层22、第二牺牲层32和第三支撑层23。第一支撑层21、第一牺牲层31以及第二支撑层22位于完整晶粒区A1和非完整晶粒区A2中，第二牺牲层32和第三支撑层23位于完整晶粒区A1中设置下电极60所在区域内，第二牺牲层32和第三支撑层23不位于完整晶粒区 A1中设置下电极60所在区域外的区域，第二牺牲层32和第三支撑层23还位于非完整晶粒区A2中。
本领域技术人员在考虑说明书及实践的公开后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。
工业实用性
本公开所提供的半导体结构的制作方法及半导体结构，半导体结构的制作方法，在对叠层刻蚀之前，先形成第一光刻胶层，并且去除完整晶粒区的第一光刻胶层，保留非完整晶粒区内的第一光刻胶层。在对衬底上叠层进行刻蚀时，在完整晶粒区，可以将图案转移到叠层上；在非完整晶粒区，第一光刻胶层保护了非完整晶粒区的叠层不被刻蚀图案化，从而解决了半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。

Claims (19)

  1. 一种半导体结构的制作方法，其中，所述半导体结构的制作方法包括：
    提供衬底，所述衬底包括完整晶粒区和非完整晶粒区；
    在所述衬底上形成叠层，所述叠层包括牺牲层和支撑层；
    在所述叠层上形成具有第一图案的第一掩膜层；
    在所述第一掩膜层上形成第一光刻胶层；
    对所述第一光刻胶层曝光，显影后去除所述完整晶粒区的所述第一光刻胶层；
    以所述完整晶粒区的所述第一掩膜层和所述非完整晶粒区的所述第一光刻胶层为掩膜对所述叠层进行刻蚀。
  2. 根据权利要求1所述的制作方法，所述半导体结构的制作方法还包括：
    在所述叠层上形成过渡层，所述第一掩膜层位于所述过渡层上；
    以所述完整晶粒区的所述第一掩膜层和所述非完整晶粒区的所述第一光刻胶层为掩膜对所述过渡层进行刻蚀；
    以所述过渡层为掩膜对所述叠层进行刻蚀。
  3. 根据权利要求2所述的制作方法，其中，
    所述过渡层包括多层膜结构。
  4. 根据权利要求2所述的制作方法，其中，所述第一光刻胶层为负性光刻胶层。
  5. 根据权利要求4所述的制作方法，其中，
    采用步进曝光方式对所述非完整晶粒区的所述第一光刻胶层进行曝光。
  6. 根据权利要求5所述的制作方法，其中，所述步进曝光方式无需使用光掩膜版，所述步进曝方式的光斑至少能够覆盖单个完整晶粒。
  7. 根据权利要求6所述的制作方法，其中，所述步进曝光方式的光斑面积小于单个曝光单元的面积。
  8. 根据权利要求6所述的制作方法，其中，
    所述步进曝光方式的光斑刚好完全覆盖单个完整晶粒。
  9. 根据权利要求1所述的制作方法，其中，所述第一光刻胶层为正性光刻胶层，对所述完整晶粒区的所述第一光刻胶层进行曝光显影，去除所述完整晶粒区的所述第一光刻胶层。
  10. 根据权利要求2所述的制作方法，其中，还包括：
    在所述第一掩膜层上形成具有第二图案的第二掩膜层，所述第一光刻胶层位于所述第二掩膜层上；
    所述第一图案包括沿第一方向的第一线条；
    所述第二图案包括沿第二方向的第二线条；
    所述第一方向与所述第二方向交叉。
  11. 根据权利要求10所述的制作方法，其中，所述第一掩膜层包括第一心轴层和第一侧壁层，所述第一侧壁层形成在所述第一心轴层的表面；所述第二掩膜层包括第二心轴层和第二侧壁层，所述第二侧壁层形成在所述第二心轴层的表面。
  12. 根据权利要求11所述的制作方法，其中，还包括：
    在显影后的所述非完整晶粒区的所述第一光刻胶层和所述完整晶粒区上形成第二光刻胶层；
    所述第二光刻胶层在所述完整晶粒区的器件区打开，在所述完整晶粒区的外围区域覆盖；
    所述第二光刻胶层在所述非完整晶粒区的器件区打开，在所述非完整晶粒区的外围区域覆盖。
  13. 根据权利要求12所述的制作方法，其中，还包括：
    利用所述过渡层，所述第一掩膜层，所述第二掩膜层，所述第一光刻胶层和所述第二光刻胶层为掩膜进行刻蚀，以在所述叠层中形成电容孔；
    在所述电容孔中形成下电极，所述下电极覆盖所述电容孔的侧壁和底部。
  14. 根据权利要求13所述的制作方法，其中，还包括：
    在形成有所述电容孔的所述叠层上形成第三光刻胶层；
    对所述第三光刻胶层曝光，显影后去除所述完整晶粒区的所述第三光刻胶层。
  15. 根据权利要求14所述的制作方法，其中，还包括：
    所述第三光刻胶层为负性光刻胶层。
  16. 根据权利要求14所述的制作方法，其中，在显影后的所述非完整晶粒区的第三光刻胶层和所述完整晶粒区上形成第四光刻胶层；
    所述第四光刻胶层在所述完整晶粒区的器件区具有阵列分布的开口图案，所述开口图案与所述电容孔的侧壁相交。
  17. 根据权利要求16所述的制作方法，其中，利用所述第三光刻胶层和所述第四光刻胶层，对所述电容孔的部分下电极和支撑层进行刻蚀。
  18. 根据权利要求17所述的制作方法，其中，还包括：
    去除完整晶粒区的至少一层牺牲层。
  19. 一种半导体结构，根据权利要求1所述的半导体结构的制作方法形成。
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