WO2022019522A1 - 집적도를 개선한 3차원 플래시 메모리 - Google Patents

집적도를 개선한 3차원 플래시 메모리 Download PDF

Info

Publication number
WO2022019522A1
WO2022019522A1 PCT/KR2021/008499 KR2021008499W WO2022019522A1 WO 2022019522 A1 WO2022019522 A1 WO 2022019522A1 KR 2021008499 W KR2021008499 W KR 2021008499W WO 2022019522 A1 WO2022019522 A1 WO 2022019522A1
Authority
WO
WIPO (PCT)
Prior art keywords
word lines
flash memory
row decoder
peripheral circuit
dimensional flash
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2021/008499
Other languages
English (en)
French (fr)
Inventor
송윤흡
남인호
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industry University Cooperation Foundation IUCF HYU
Original Assignee
Industry University Cooperation Foundation IUCF HYU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020200092124A external-priority patent/KR102424408B1/ko
Priority claimed from KR1020200107043A external-priority patent/KR102446185B1/ko
Priority claimed from KR1020200109573A external-priority patent/KR102509656B1/ko
Application filed by Industry University Cooperation Foundation IUCF HYU filed Critical Industry University Cooperation Foundation IUCF HYU
Priority to US18/005,929 priority Critical patent/US12628348B2/en
Publication of WO2022019522A1 publication Critical patent/WO2022019522A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • the following embodiments relate to a three-dimensional flash memory, and in more detail, a technology for a three-dimensional flash memory with improved integration.
  • Flash memory is an electrically erasable and programmable read only memory (EEPROM), which electrically controls input and output of data by means of Fowler-Nordheimtunneling (FN tunneling) or hot electron injection. .
  • EEPROM electrically erasable and programmable read only memory
  • the three-dimensional flash memory 100 includes a channel layer 120 formed in a vertical direction on a substrate 110 and a charge storage layer formed to surround the channel layer 120 .
  • 130 including a plurality of word lines 140 connected to the charge storage layer 130 and stacked in a horizontal direction, and a plurality of insulating layers 150 alternately interposed between the plurality of word lines 140 .
  • the charge storage layer 130 , the channel layer 120 , and the plurality of word lines 140 which are components directly related to storage and reading of data, may constitute a memory cell string.
  • the conventional 3D flash memory 100 includes a row decoder 160 disposed below the plurality of word lines 140 and performing a selection operation on the plurality of word lines 140 .
  • a row decoder 160 disposed below the plurality of word lines 140 and performing a selection operation on the plurality of word lines 140 . may include more.
  • each of the plurality of word lines 140 is connected to the row decoder ( 160) is connected. Accordingly, since the outer wiring 161 has a connection path out of the plane of the plurality of word lines 140 , in the conventional 3D flash memory 100 , the operation speed is delayed, the degree of integration is lowered, and the problem of having a complex layout structure This can happen.
  • COP Cell On Peripheral
  • the following embodiments intend to propose a three-dimensional flash memory to which a structure for efficient layout is applied.
  • the three-dimensional flash memory 1500 has a channel layer formed extending in one direction (eg, the vertical Z direction) on the substrate 1510 ( 1521 ) and a plurality of memory cell strings 120 including a charge storage layer 1522 formed to surround the channel layer 1521 , and a plurality of words connected in a vertical direction with respect to the plurality of memory cell strings 1520 . It has a structure including the lines 1530 and the common source line 1540 extending to the upper portion of the substrate 1510 by the height of the plurality of memory cell strings 1520 to have a step difference.
  • the common source line 1540 functions not only as a source electrode for the plurality of memory cell strings 1520 , but also includes a plurality of memory blocks in which the plurality of memory cell strings 1520 are grouped in an arbitrary number.
  • a function of separating the plurality of word lines 1530 for each (1521, 1522) and a string selection line (SSL) positioned at the top of the plurality of word lines 1530 in the plurality of memory blocks 1521 and 1522 (1531) has the function of separating.
  • the conventional 3D flash memory since the common source line 1540 is formed to have a step difference above the substrate 1510 , the conventional 3D flash memory has disadvantages in that the source line manufacturing process complexity is high and cell integration is lowered. .
  • one embodiment is to arrange a connection path from a plurality of word lines to a row decoder in a plane of a plurality of word lines to minimize the length of the connection path.
  • a three-dimensional flash memory with a structure is proposed.
  • each of a plurality of word lines is connected to a row decoder through a contact of each of the plurality of word lines, a plurality of connection wires, and a plug via of each of the plurality of word lines.
  • a three-dimensional flash memory with a structure is proposed.
  • One embodiment proposes a three-dimensional flash memory to which a structure for efficient layout is applied and a method of manufacturing the same.
  • embodiments provide a structure for an efficient layout by dividing and disposing a row decoder and a column decoder so that a plurality of peripheral circuit blocks are symmetrical to each other in a plane of a three-dimensional flash memory.
  • a three-dimensional flash memory and a method for manufacturing the same are proposed.
  • the embodiments propose a three-dimensional flash memory and a method of manufacturing the same, which reduce the complexity of a manufacturing process of a source line and improve cell integration.
  • one embodiment proposes a three-dimensional flash memory and a method of manufacturing the same in which a common source line is buried in a substrate.
  • a 3D flash memory to which an efficient word line connection structure is applied may include at least one memory cell string extending in one direction; a plurality of word lines vertically connected to the at least one memory cell string; and a row decoder positioned below the plurality of word lines, wherein each of the plurality of word lines has a plug via connected to a contact of each of the plurality of word lines. ) through which it is connected to the row decoder.
  • the plug via of each of the plurality of word lines may pass through each of the plurality of word lines on a plane of the plurality of word lines and may be in contact with the row decoder.
  • the plug via of each of the plurality of word lines may have a structure that is isolated from each of the plurality of word lines on a plane.
  • the plug via of each of the plurality of word lines may be insulated from each of the plurality of word lines on a plane by an oxide film formed between each of the plurality of word lines.
  • a plurality of connection wires through which a plug via of each of the plurality of word lines is connected to a contact of each of the plurality of word lines may be arranged in a plane of the plurality of word lines.
  • a 3D flash memory having a structure for an efficient layout includes: at least one cell block each including a plurality of memory cell strings extending in one direction on a substrate; a plurality of peripheral circuit blocks each including at least one peripheral circuit while being positioned under the at least one cell block as a cell on peripheral (COP) structure is applied to the substrate; a row decoder for the at least one cell block and the plurality of peripheral circuit blocks; and a column decoder for the at least one cell block and the plurality of peripheral circuit blocks, wherein the row decoder and the column decoder include the plurality of peripheral circuit blocks such that the plurality of peripheral circuit blocks are symmetrical to each other. It is characterized in that the circuit blocks are divided and arranged.
  • the row decoder and the column decoder are arranged in a cross shape in the plane of the 3D flash memory, and the plurality of peripheral circuit blocks are symmetrically divided in a quadrant by the cross shape. It can be characterized as
  • the row decoder and the column decoder as the row decoder is positioned in a vertical direction in the plane of the 3D flash memory and the column decoder is positioned in a horizontal direction crossing an intermediate point of the row decoder , it may be characterized in that it is arranged in the cross shape.
  • the row decoder and the column decoder are arranged in a T-shape in the plane of the 3D flash memory, and the plurality of peripheral circuit blocks are symmetrically divided into two quadrants by the T-shape. It can be characterized as
  • the column decoder is positioned in a horizontal direction in a plane of the 3D flash memory and the row decoder is positioned in a vertical direction from an intermediate point of the column decoder to a point Accordingly, it may be characterized in that it is arranged in the T-shape.
  • a three-dimensional flash memory with improved integration includes: a plurality of memory cell strings each including a channel layer and a charge storage layer extending in one direction on a substrate; a plurality of word lines connected in a vertical direction to the plurality of memory cell strings; at least one buried source line buried in the substrate; and at least one word line separation slit separating the plurality of word lines.
  • portions in which the plurality of word lines are separated include a plurality of memory blocks, and the plurality of memory blocks are formed by grouping the plurality of memory cell strings in an arbitrary number. - It may be formed to extend in a vertical direction with respect to the plurality of word lines to be spaced apart from each other to separate the plurality of word lines.
  • the at least one word line separation slit may be formed to extend in a vertical direction by a depth of an area corresponding to the plurality of word lines.
  • the three-dimensional flash memory may further include at least one SSL separation slit for separating at least one string selection line (SSL) positioned on top of the plurality of word lines.
  • SSL string selection line
  • the at least one word line separation slit may be used as a passage through which a conductive material forming the plurality of word lines is inserted.
  • Embodiments may propose a 3D flash memory having a structure in which a connection path from a plurality of word lines to a row decoder is arranged in a plane of a plurality of word lines to minimize the length of the connection path.
  • each of a plurality of word lines is connected to a row decoder through a contact of each of the plurality of word lines, a plurality of connection wires, and a plug via of each of the plurality of word lines.
  • a three-dimensional flash memory with a structure can be proposed.
  • one embodiment may propose a three-dimensional flash memory that prevents operation speed delay, improves integration, and has a simple layout structure.
  • Embodiments may propose a 3D flash memory to which a structure for efficient layout is applied and a method of manufacturing the same.
  • embodiments provide a structure for an efficient layout by dividing and disposing a row decoder and a column decoder so that a plurality of peripheral circuit blocks are symmetrical to each other in a plane of a three-dimensional flash memory.
  • a three-dimensional flash memory and a manufacturing method thereof can be proposed.
  • a three-dimensional flash memory and a method for manufacturing the same which reduce the complexity of the manufacturing process of the source line and improve the cell density, may solve the disadvantages of the existing three-dimensional flash memory.
  • embodiments may propose a three-dimensional flash memory in which a common source line is buried in a substrate and a method of manufacturing the same.
  • one embodiment proposes a three-dimensional flash memory in which a buried source line is connected to a memory cell string through a substrate and a manufacturing method thereof, thereby simplifying wiring layout design by removing a wiring connecting the source line to the memory cell string. effect can be achieved.
  • 1 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • FIG. 2 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 3 is an X-Z cross-sectional view illustrating a cross-section taken along line A-A' of the three-dimensional flash memory shown in FIG. 2 .
  • FIG. 4 is an X-Z cross-sectional view illustrating a cross-section taken along line B-B' of the three-dimensional flash memory shown in FIG. 2 .
  • FIG. 5 is a Y-Z cross-sectional view illustrating a cross-section C-C′ of a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 7A to 7E are X-Y plan views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 8A to 8D are cross-sectional views taken along line A-A' of the 3D flash memory shown in FIGS. 7A to 7E , and are cross-sectional views taken along X-Z for explaining a method of manufacturing the 3D flash memory.
  • 9A to 9D are cross-sectional views taken along X-Z for explaining a method of manufacturing a 3D flash memory through a cross-section taken along line B-B' of the 3D flash memory shown in FIGS. 7A to 7E.
  • 10A to 10E are Y-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory through a cross-section taken along line C-C' of the 3D flash memory shown in FIGS. 7A to 7E.
  • FIG. 11 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 12 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 13 is an X-Y plan view illustrating a three-dimensional flash memory according to another exemplary embodiment.
  • FIG. 14 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 15A is an X-Y plan view illustrating a conventional three-dimensional flash memory.
  • 15B is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • 16A is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • 16B is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • 17 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 18A to 18F are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 19A is an X-Y plan view illustrating a 3D flash memory according to another exemplary embodiment.
  • 19B is an X-Z cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • FIG. 20 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 21A to 21F are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • FIG. 2 is an XY plan view illustrating a three-dimensional flash memory according to an embodiment
  • FIG. 3 is an XZ cross-sectional view illustrating a cross-section A-A′ of the three-dimensional flash memory shown in FIG. 2
  • FIG. 4 is shown in FIG. It is an XZ cross-sectional view showing a cross-section taken along line B-B' of the three-dimensional flash memory
  • FIG. 5 is a YZ cross-sectional view illustrating a cross-section taken along line C-C' of the three-dimensional flash memory according to an embodiment.
  • the 3D flash memory 200 includes at least one memory cell string 210 , a plurality of word lines 220 and 230 , and a row decoder 240 . can do.
  • At least one memory cell string 210 is formed to extend in one direction (eg, Z-direction) on the substrate 211 , and is composed of a channel layer 212 and a charge storage layer 213 surrounding the channel layer 212 .
  • the channel layer 212 may be formed of single-crystalline silicon or poly-silicon, and the charge storage layer 213 stores charges from current flowing through the plurality of word lines 220 and 230 .
  • it may be formed of an oxide-nitride-oxide (ONO) structure.
  • each of the at least one memory cell string 210 will be described as including only a vertical element extending in one direction (eg, Z direction) orthogonal to the substrate 211 , but is not limited thereto and is not limited thereto.
  • a horizontal element (not shown) of the charge storage layer 213 parallel to the 211 may be further included.
  • the row decoder 240 is disposed below the plurality of word lines 220 and 230 and may perform a selection operation on the plurality of word lines 220 and 230 . Since the function and arrangement position of the row decoder 240 are the same as those of the conventionally known row decoder, a detailed description thereof will be omitted.
  • the plurality of word lines 220 and 230 may be formed of a conductive material such as W (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold) to function as a word line. have.
  • a part of the plurality of word lines 220 and 230 has a step shape for connection to the row decoder 240, and each of the plurality of word lines 220 and 230 has a contact 221, formed on the step shape. 231) may be included.
  • each of the plurality of word lines 220 and 230 is connected to the row decoder 240 through the plug vias 222 and 232 connected to the contacts 221 and 231, respectively. .
  • each of the plurality of word lines 220 and 230 are configured to be in contact with the row decoder 240
  • the respective contacts of the plurality of word lines 220 and 230 are 221 and 222 and the plug vias 222 and 232 of each of the plurality of word lines 220 and 230 are connected through a plurality of connection wires 223 and 233, and thus the plurality of word lines 220 and 230
  • Each may be connected to the row decoder 240 via the contacts 221 and 222 , the connection wires 223 and 233 , and the plug vias 222 and 232 .
  • the contacts 221 and 222 of each of the plurality of word lines 220 and 230 and the plug vias 222 and 232 of each of the plurality of word lines 220 and 230, as well as the plurality of connection wires Since 223 and 233 are disposed in the plane of the plurality of word lines 220 and 230 , a connection path from the plurality of word lines 220 and 230 to the row decoder 240 is connected to the plurality of word lines 220 , 220 , 230) and can have a short distance.
  • plug vias 222 and 232 of each of the plurality of word lines 220 and 230 and the contacts 221 and 231 of each of the plurality of word lines 220 and 230 are connected to the plurality of word lines 220,
  • the position formed on the plane of the plurality of connection wires 223 and 233 is adjusted to minimize the lengths 223 - 1 and 233 - 1 of each of the plurality of connection wires 223 and 233 , thereby forming a row from the plurality of word lines 220 and 230 .
  • a connection path to the decoder 240 may have the shortest distance.
  • the plug vias 222 and 232 of each of the plurality of word lines 220 and 230 pass through each of the plurality of word lines 220 and 230 on the plane of the plurality of word lines 220 and 230 , respectively.
  • it may have a structure that is isolated from each of the plurality of word lines 220 and 230 on a plane.
  • the plug vias 222 and 232 of each of the plurality of word lines 220 and 230 are formed by oxide films 224 and 234 formed between the plurality of word lines 220 and 230 respectively.
  • Each of the word lines 220 and 230 may be isolated on a plane.
  • each of the plurality of word lines 220 and 230 includes contacts 221 and 231 of each of the plurality of word lines 220 and 230 , and a plurality of connection wires. It is connected to the row decoder 240 through the plug vias 222 and 232 of the plurality of word lines 220 and 230 and the plurality of word lines 220 and 230 to form a connection path of the plurality of word lines 220 and 230 .
  • FIGS. 7A to 7E are XY plan views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 8A through 8D is an XZ cross-sectional view for explaining a method of manufacturing a three-dimensional flash memory through a cross section taken along line A-A' of the three-dimensional flash memory shown in FIGS. 7A to 7E
  • FIGS. 9A to 9D are three-dimensional views shown in FIGS. 7A to 7E.
  • FIG. 2 It is an XZ cross-sectional view for explaining a method of manufacturing a three-dimensional flash memory through a cross-section taken along line B-B' of the flash memory, and FIGS. It is a YZ cross-sectional view for explaining a manufacturing method of a three-dimensional flash memory.
  • the manufacturing method described below is for manufacturing the 3D flash memory 200 illustrated in FIG. 2 , and is assumed to be performed by an automated and mechanized manufacturing system.
  • step S610 the manufacturing system performs at least one memory cell string 210 extending in one direction on the substrate 211 as shown in FIGS. 7A , 8A , 9A and 10A , and at least one memory.
  • a semiconductor structure including a plurality of word lines 220 and 230 vertically connected to the cell string 210 and a row decoder 240 positioned below the plurality of word lines 220 and 230 is prepared.
  • an upper insulating layer is formed on the semiconductor structure, and the upper insulating layer is not shown in FIGS. 7A to 7E for convenience of description.
  • step S620 the manufacturing system for each of the plurality of word lines 220 and 230 to expose each of the plurality of word lines 220 and 230 in the semiconductor structure as shown in FIGS. 7B, 8B, and 10B.
  • the contact holes 250 and 260 are formed to extend in one direction.
  • step S630 the manufacturing system performs a plurality of word lines on the plane of the plurality of word lines 220 and 230 such that the row decoder 240 is exposed in the semiconductor structure as shown in FIGS. 7c, 9b, and 10c. Via holes 270 and 280 for each of the plurality of word lines 220 and 230 passing through 220 and 230 are formed to extend in one direction.
  • step S640 the manufacturing system provides a plurality of word lines with a conductive material in contact holes 250 and 260 for each of the plurality of word lines 220 and 230 and in the via holes 270 and 280 .
  • Contacts 221 and 231 and plug vias 222 and 232 are respectively extended to 220 and 230, and each of the contacts 221 and 231 and plug vias 222 and 222 of the plurality of word lines 220 and 230 are respectively extended.
  • each of the plurality of word lines 220 and 230 is connected to the row decoder 240 .
  • step S640 the manufacturing system performs a plurality of words with a conductive material in the contact holes 250 and 260 for the plurality of word lines 220 and 230, respectively, as shown in FIGS. 7D, 8C, 9C, and 10D.
  • a plurality of word lines forming contacts 221 and 231 of the lines 220 and 230, respectively, and passing through each of the plurality of word lines 220 and 230 on a plane of the plurality of word lines 220 and 230, respectively.
  • the plug vias 222 and 232 of each of the plurality of word lines 220 and 230 are formed with a conductive material in the via holes 270 and 280 of the respective ones 220 and 230 to be in contact with the row decoder 240 .
  • the manufacturing system provides a connection to each of the plurality of word lines 220 and 230 .
  • the plurality of plug vias 222 and 232 of each of the plurality of word lines 220 and 230 in the via holes 270 and 280 for the plurality of words have a structure insulated from each of the plurality of word lines 220 and 230 on a plane.
  • the plug vias 222 and 232 of each of the word lines 220 and 230 may be formed to extend.
  • the oxide films 224 and 234 including internal holes are extended in the via holes 270 and 280 for the plurality of word lines 220 and 230, respectively, and then the plurality of word lines ( 220 and 230 of the respective oxide films 224 and 234 of the plurality of word lines 220 and 230, respectively, in a plane isolated from the inside of the oxide films 224 and 234 of each of the plurality of word lines 220 and 230
  • the plug vias 222 and 232 of each of the plurality of word lines 220 and 230 may be formed to extend through the hole using a conductive material.
  • step S640 the manufacturing system determines that the plug vias 222 and 232 of each of the plurality of word lines 220 and 230 are connected to the contacts 221 and 231 of each of the plurality of word lines 220 and 230 , respectively.
  • Contacts 221 and 222 of each of the plurality of word lines 220 and 230 and plug vias By connecting 222 and 232 to each other, the connection path from the plurality of word lines 220 and 230 to the row decoder 240 does not deviate from the plane of the plurality of word lines 220 and 230 and has a short distance.
  • the manufacturing system performs contact holes 250 and 260 for each of the plurality of word lines 220 and 230 and a via hole for each of the plurality of word lines 220 and 230 before the steps S620 and S630.
  • steps S620 are performed according to the determined positions.
  • a connection path from the plurality of word lines 220 and 230 to the row decoder 240 may have the shortest distance.
  • FIG. 11 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • a 3D flash memory 1100 includes at least one cell block 1110 , a plurality of peripheral circuit blocks 1120 , 1130 , 1140 , 1150 , and a row decoder. ) 1160 and a column decoder 1170 .
  • the at least one cell block 1110 may include a plurality of memory cell strings (not shown) extending in one direction (eg, in a vertical direction) on the substrate. Accordingly, the at least one cell block 1110 may further include transistors of a plurality of memory cell strings formed in the substrate.
  • each of the plurality of memory cell strings includes a channel layer (not shown) extending in one direction, a charge storage layer (not shown) extending in one direction to surround the channel layer, and perpendicular to the channel layer and the charge storage layer. It may be composed of a plurality of word lines (not shown) connected to each other.
  • the channel layer may be formed of single crystal silicon or poly-silicon, and may be formed by a selective epitaxial growth process or a phase change epitaxial process using a substrate (not shown) as a seed. .
  • the channel layer may be formed in the form of an empty tube inside and further include a buried film (not shown) therein.
  • the charge storage layer is a component having a memory function to store charges from current flowing through a plurality of word lines, and may be formed in, for example, an oxide-nitride-oxide (ONO) structure.
  • the plurality of word lines may be formed of a conductive material (eg, W, Ti, Ta, Cu or Au, etc.) for supplying current, and an insulating material (eg, Al 2 O 3 , HfO 2 , A plurality of insulating layers (not shown) formed of TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3 , Y 2 O 3 , etc.) may be interposed.
  • a cell on peripheral (COP) structure is applied to the substrate of the at least one cell block 1110 , a plurality of peripheral circuits each including at least one peripheral circuit under the at least one cell block 1110 .
  • Blocks 1120 , 1130 , 1140 , and 1150 may be located. Accordingly, each of the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 1150 may further include at least one peripheral circuit transistor.
  • the row decoder 1160 and the column decoder 1170 located below the at least one cell block 1110 , include at least one cell block 1110 and a plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 1150 .
  • the row decoder 1160 may be in charge of row selection of a plurality of memory cell strings included in the at least one cell block 1110
  • the column decoder 1160 may include the at least one cell block 1110 .
  • ) may be responsible for column selection of a plurality of memory cell strings included in .
  • the row decoder 1160 and the column decoder 1170 include a plurality of peripheral circuit blocks such that the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 150 are symmetrical to each other in the plane of the 3D flash memory 1100 . It is characterized in that it is arranged while dividing the ones (1120, 1130, 1140, 150).
  • the row decoder 1160 and the column decoder 1170 are arranged in a cross shape in the plane of the 3D flash memory 1100, so that a plurality of peripheral circuit blocks are arranged in a quadrant by the cross shape. (1120, 1130, 1140, 1150) can be divided to be symmetrical.
  • the row decoder 1160 and the column decoder 1170 may be arranged in a cross shape. Accordingly, the row decoder 1160 and the column decoder 1170 may divide the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 1150 symmetrically in a quadrant of a cross shape.
  • the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 1150 may be symmetrical to each other by being respectively disposed in a quadrant of the cross shape formed by the row decoder 1160 and the column decoder 1170 .
  • the first peripheral circuit block 1120 is disposed in the first quadrant
  • the second peripheral circuit block 1130 is disposed in the second quadrant
  • the third peripheral circuit block 1140 is disposed in the third quadrant
  • the fourth peripheral circuit block 1150 is disposed in the fourth quadrant, so that the first peripheral circuit block 1120 , the second peripheral circuit block 1130 , the third peripheral circuit block 1140 , and the fourth peripheral circuit block (1150) are symmetrical to each other and may be positioned split).
  • the row decoder 1160 and the column decoder 1170 are arranged in a cross shape, but the present invention is not limited thereto.
  • Various shapes for dividing the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , 1150 to be symmetrical It can be arranged to have Other shapes formed by the row decoder 1160 and the column decoder 1170 will be described with reference to FIG. 13 below.
  • the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 1150 are symmetrically positioned with each other and divided, at least one peripheral included in each of the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , 1150 .
  • the transistors of the circuit may be positioned to be symmetrical to each other by the row decoder 1160 and the column decoder 1170 in the plane of the 3D flash memory 1100 . Accordingly, the wiring connecting the transistors of at least one peripheral circuit included in each of the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , and 1150 to the row decoder 1160 and the column decoder 1170 is optimized according to the layout. It can have a minimized length.
  • the row decoder 1160 and the column decoder 1170 divide the plurality of cell blocks so that the plurality of cell blocks are symmetrical to each other, may be placed.
  • the plurality of peripheral circuit blocks 1120 , 1130 , 1140 , 1150 form the row decoder 1160 and the column decoder ( 1170) can be made in the same way as divided by .
  • the plurality of peripheral circuit blocks 1120 , 1130 , 140 , and 1150 are located on the same plane (under the plurality of cell blocks) as the row decoder 1160 and the column decoder 1170 , whereas the plurality of cell blocks There is only a difference in that the row decoder 1160 and the column decoder 1170 are positioned on a different plane (a plurality of cell blocks are positioned above the row decoder 1160 and the column decoder 1170 ).
  • the transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is the 3D flash memory 1100 .
  • the row decoder 1160 and the column decoder 1170 may be positioned to be symmetrical to each other in a plane. Accordingly, a wiring through which a transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is connected to the row decoder 1160 and the column decoder 1170 may have a minimized length according to an optimized layout. .
  • FIG. 12 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • an automated and mechanized manufacturing system may be used as a subject for performing the 3D flash memory manufacturing method, and the 3D flash memory manufactured through the steps S1210 to S1220 to be described later will be described with reference to FIG. 11 . structure may have.
  • the manufacturing system arranges row decoders and column decoders in a cross shape in the plane of the 3D flash memory to form regions in which a plurality of peripheral circuit blocks are to be formed in a cross shape. It can be divided so as to be symmetrical to the quadrant by As an example, the manufacturing system may generate the row decoder to be positioned in a vertical direction in the plane of the 3D flash memory, and the column decoder to be positioned to cross the midpoint of the row decoder and positioned in the horizontal direction.
  • the manufacturing system may divide and form a plurality of peripheral circuit blocks into regions so as to be symmetrical to each other by the row decoder and the column decoder.
  • the manufacturing system may form at least one cell block each including a plurality of memory cell strings extending in one direction on top of the plurality of peripheral circuit blocks.
  • the manufacturing system has been described as disposing the row decoder and the column decoder in a cross shape, but the present invention is not limited thereto, and regions in which a plurality of peripheral circuit blocks are to be formed are symmetrical to each other in the plane of the 3D flash memory. On the premise that regions are divided as much as possible, a row decoder and a column decoder can be created in various shapes.
  • FIG. 13 is an X-Y plan view illustrating a three-dimensional flash memory according to another exemplary embodiment.
  • a 3D flash memory 1300 includes at least one cell block 1310 , a plurality of peripheral circuit blocks 1320 and 1330 , and a row decoder 1340 . and a column decoder 1350 .
  • the at least one cell block 1310 may include a plurality of memory cell strings (not shown) extending in one direction (eg, in a vertical direction) on the substrate. Accordingly, the at least one cell block 1310 may further include transistors of a plurality of memory cell strings formed in the substrate.
  • each of the plurality of memory cell strings includes a channel layer (not shown) extending in one direction, a charge storage layer (not shown) extending in one direction to surround the channel layer, and perpendicular to the channel layer and the charge storage layer. It may be composed of a plurality of word lines (not shown) connected to each other.
  • the channel layer may be formed of single crystal silicon or poly-silicon, and may be formed by a selective epitaxial growth process or a phase change epitaxial process using a substrate (not shown) as a seed. .
  • the channel layer may be formed in the form of an empty tube inside and further include a buried film (not shown) therein.
  • the charge storage layer is a component having a memory function to store charges from current flowing through a plurality of word lines, and may be formed in, for example, an oxide-nitride-oxide (ONO) structure.
  • the plurality of word lines may be formed of a conductive material (eg, W, Ti, Ta, Cu or Au, etc.) for supplying current, and an insulating material (eg, Al 2 O 3 , HfO 2 , A plurality of insulating layers (not shown) formed of TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3 , Y 2 O 3 , etc.) may be interposed.
  • a cell on peripheral (COP) structure is applied to the substrate of the at least one cell block 1310 .
  • a plurality of peripheral circuits each including at least one peripheral circuit under the at least one cell block 1310 .
  • Blocks 1320 and 1330 may be located. Accordingly, each of the plurality of peripheral circuit blocks 1320 and 1330 may further include at least one transistor of a peripheral circuit.
  • the row decoder 1340 and the column decoder 1350 are decoders for at least one cell block 1310 and a plurality of peripheral circuit blocks 1320 and 1330 positioned below the at least one cell block 1310 .
  • the row decoder 1340 may be in charge of row selection of a plurality of memory cell strings included in the at least one cell block 1310
  • the column decoder 1350 is included in the at least one cell block 1310 .
  • Column selection of a plurality of memory cell strings may be performed.
  • the row decoder 1340 and the column decoder 1350 include the plurality of peripheral circuit blocks 1320 and 1330 such that the plurality of peripheral circuit blocks 1320 and 1330 are symmetrical to each other in the plane of the 3D flash memory 1300 . 1330) is characterized in that it is divided and arranged.
  • the row decoder 1340 and the column decoder 1350 are arranged in a T-shape within the plane of the 3D flash memory 1300 , so that a plurality of peripheral circuit blocks 1320 are formed in two quadrants by the T-shape. , 1330) can be divided to be symmetrical.
  • the column decoder 1350 is positioned in a horizontal direction and the row decoder 1340 is positioned in a vertical direction from an intermediate point of the column decoder 1350 to a point in the vertical direction
  • the row decoder 1340 and the column decoder 1350 may be arranged in a T-shape. Accordingly, the row decoder 1340 and the column decoder 1350 may divide the plurality of peripheral circuit blocks 1320 and 1330 symmetrically in two T-shaped quadrants.
  • the plurality of peripheral circuit blocks 1320 and 1330 may be symmetrical to each other by being respectively disposed in two T-shaped quadrants formed by the row decoder 1340 and the column decoder 1350 .
  • the first peripheral circuit block 1320 is disposed on the left quadrant of the T-shape
  • the second peripheral circuit block 1330 is disposed on the right quadrant of the T-shape, whereby the first peripheral circuit block 1320
  • the second peripheral circuit block 1330 may be positioned symmetrically to each other and divided).
  • the row decoder 1340 and the column decoder 1350 are arranged in a T-shape, but the present invention is not limited thereto, and the plurality of peripheral circuit blocks 1320 and 1330 are arranged to have various shapes to be symmetrically divided. can be
  • the transistor of at least one peripheral circuit included in each of the plurality of peripheral circuit blocks 1320 and 1330 is a three-dimensional flash
  • the memory 1300 may be positioned to be symmetrical to each other by the row decoder 1340 and the column decoder 1350 in the plane of the memory 1300 . Accordingly, the wiring through which the transistor of at least one peripheral circuit included in each of the plurality of peripheral circuit blocks 1320 and 1330 is connected to the row decoder 1340 and the column decoder 1350 has a minimized length according to an optimized layout. can have
  • the row decoder 1340 and the column decoder 1350 divide the plurality of cell blocks so that the plurality of cell blocks are symmetrical to each other, may be placed.
  • the plurality of peripheral circuit blocks 1320 and 1330 are divided by the row decoder 1340 and the column decoder 1350 . It can be done in the same way as the division.
  • the plurality of peripheral circuit blocks 1320 and 1330 are located on the same plane (under the plurality of cell blocks) as the row decoder 1340 and the column decoder 1350 , while the plurality of cell blocks are located on the row decoder 1340 . ) and the column decoder 1350 and in a different plane (a plurality of cell blocks are positioned above the row decoder 1340 and the column decoder 1350 ).
  • the transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is the 3D flash memory 1300 .
  • the row decoder 1340 and the column decoder 1350 may be positioned to be symmetrical to each other in a plane. Accordingly, a wiring through which a transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is connected to the row decoder 1340 and the column decoder 1350 may have a minimized length according to an optimized layout. .
  • FIG. 14 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • an automated and mechanized manufacturing system may be used as a subject for performing the 3D flash memory manufacturing method, and the 3D flash memory manufactured through the steps S1410 to S1420 to be described later will be described with reference to FIG. 13 . structure may have.
  • the manufacturing system arranges the row decoder and the column decoder in a T-shape in the plane of the 3D flash memory, so that regions in which a plurality of peripheral circuit blocks are to be formed are formed in two T-shapes. It can be divided so as to be symmetrical to the quadrants.
  • the manufacturing system may generate a column decoder to be positioned in a horizontal direction and a row decoder to be positioned vertically from an intermediate point of the column decoder to a point in a plane of the 3D flash memory.
  • the manufacturing system may divide and form a plurality of peripheral circuit blocks into regions so as to be symmetrical to each other by the row decoder and the column decoder.
  • the manufacturing system may form at least one cell block each including a plurality of memory cell strings extending in one direction on top of the plurality of peripheral circuit blocks.
  • the manufacturing system has been described as disposing the row decoder and the column decoder in a T-shape, but the present invention is not limited thereto, and regions in which a plurality of peripheral circuit blocks are to be formed in the plane of the 3D flash memory are mutually exclusive.
  • a row decoder and a column decoder can be created in various shapes on the premise that the regions are divided to be symmetrical.
  • FIG. 16A is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment
  • FIG. 16B is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • a 3D flash memory 1600 includes a substrate 1610 , a plurality of memory cell strings 1620 , a plurality of word lines 1630 , and at least one buried type. It includes a source line 1640 and at least one word line separation slit 1650 .
  • the substrate 1610 may be formed of single crystal silicon or poly-silicon.
  • Each of the plurality of memory strings 1620 is formed to extend in one direction (eg, Z direction) on the substrate 1610 , and includes a drain line (not shown) disposed thereon, and includes a channel layer 1621 and a charge storage layer. (1622).
  • the channel layer 1621 may be formed of single crystalline silicon or polysilicon, and the charge storage layer 1622 is formed to surround the channel layer 1621 from current flowing through the plurality of word lines 1630 .
  • As a component for storing electric charge for example, it may be formed in an oxide-nitride-oxide (ONO) structure.
  • the charge storage layer 1622 includes only vertical elements extending in one direction (eg, Z direction) perpendicular to the substrate 1610 (eg, extending in a direction perpendicular to the substrate 210 ). , but is not limited thereto, and may further include a horizontal element parallel to the substrate 1610 and in contact with the plurality of word lines 1630 .
  • the channel layer 1621 and the charge storage layer 1622 may be referred to as a bar memory cell string constituting a plurality of memory cells corresponding to the plurality of word lines 1630 .
  • the plurality of word lines 1630 are connected in a vertical direction with respect to the plurality of memory cell strings 1620 and are formed of W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold) and It may be formed of the same conductive material to serve as a word line.
  • a plurality of insulating layers 1660 connected in a vertical direction with respect to the plurality of memory cell strings 1620 are formed of various materials having insulating properties to form a plurality of word lines. It may be interposed alternately with the fields 1630 .
  • At least one buried source line 1640 is used as a source electrode for the plurality of memory cell strings 1620 while being buried in the substrate 1610 , and may be formed of a conductive material different from the substrate 1610 . . In this case, the at least one buried source line 1640 may be formed while being buried in a region of the substrate 1610 , except for a region where the plurality of memory cell strings 1620 are formed.
  • the at least one buried source line 1610 is not formed such that a partial region of the substrate 1610 is doped with an impurity to serve as a source electrode, but is formed of a single crystalline material constituting the substrate 1610 .
  • an independent conductive material eg, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold), etc.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • Cu copper
  • Au gold
  • the at least one buried source line 1640 is formed while being buried in the substrate 1610 without a step having a height above the substrate 1610, so that it has a height above the substrate described with reference to FIGS. 15A and 15B.
  • the complexity of the manufacturing process can be significantly lowered.
  • the at least one buried source line 1640 may have a width minimized below satisfying a condition that it may be used as a common source electrode by the plurality of memory cell strings 1620 .
  • the at least one buried source line 1640 has the smallest width on the premise that a condition related to current and voltage characteristics that can be used as a common source electrode by the plurality of memory cell strings 1620 is satisfied. can have
  • the 3D flash memory 1600 includes at least one buried source line 1640 having a significantly narrower width than that of an existing common source line, thereby forming a plurality of memory cell strings.
  • the cell density of 1620 may be improved.
  • the at least one buried source line 1640 is connected to the plurality of memory cell strings 1620 and may pass through the substrate 1610 .
  • the at least one buried source line 1640 may be connected to the plurality of memory cell strings 1620 through a wiring (not shown) buried in the substrate 1610 .
  • the 3D flash memory 1600 has a wiring layout design compared to a conventional 3D flash memory in which a common source line is connected to the memory cell string through an external wiring disposed above the memory cell string. can achieve the effect of simplification.
  • the at least one word line separation slit 1650 is a component that separates the plurality of word lines 1630 . More specifically, the portions 1631 and 1632 from which the plurality of word lines 1630 are separated are The plurality of word lines 1630 may be separated from each other by extending in a vertical direction with respect to the plurality of word lines 1630 to be spaced apart from each other by the memory blocks 1611 and 1612 .
  • the plurality of memory blocks 1611 and 1612 may be formed by grouping a plurality of memory cell strings 1620 in an arbitrary number.
  • the depth at which the at least one word line separation slit 1650 is formed to extend in a vertical direction with respect to the plurality of word lines 1630 may be as much as a depth of a region corresponding to the plurality of word lines 1630 .
  • the at least one word line separation slit 1650 is formed to extend in the vertical direction as much as a depth of an area corresponding to the plurality of word lines 1630 and separates and cuts the plurality of word lines 1630,
  • the portions 1631 and 1632 in which the word lines 1630 are separated may not be connected to each other.
  • the at least one word line separation slit 1650 separates the plurality of word lines 1630 means that portions 1631 and 1632 from which the plurality of word lines 1630 are separated are divided into a plurality of memory blocks. It corresponds to (1611, 1612) and means to electrically separate from each other. Accordingly, the at least one word line separation slit 1650 may have a structure in which an insulating material is filled in the inner space while the inner space is formed in the shape of a trench or hole.
  • the at least one word line separation slit 1650 may be used as a passage through which a conductive material forming the plurality of word lines 1630 is inserted.
  • the at least one word line separation slit 1650 maintains the shape of a trench or hole having an empty internal space until the plurality of word lines 1630 are formed to form the plurality of word lines 1630 .
  • the insulating layer may have a structure in which the inner space is filled.
  • the at least one word line separation slit 1650 may have a minimum width that satisfies a condition for separating the plurality of word lines 1630 .
  • the at least one word line separation slit 1650 is formed by the plurality of word lines 1630 and It may be positioned above the at least one buried source line 1640 to be used as a passage through which a conductive material forming the at least one buried source line 1640 is inserted (at least one word on the substrate 1610 ). At least one buried source line 1640 is located in a region located at the bottom of the line separation slit 1650).
  • the present invention is not limited thereto, and the 3D flash memory 1600 may include a separate component as a passage through which a conductive material forming a plurality of word lines 1630 is inserted. A detailed description thereof will be described with reference to FIG. 19 .
  • the 3D flash memory 1600 may further include at least one SSL separation slit 1670 .
  • the at least one SSL separation slit 1670 is a component that separates at least one string selection line (SSL) 280 positioned at the top of the plurality of word lines 1630 , and more specifically, a plurality of memory blocks In each of the at least one SSL (1611, 1612), at least one SSL (1633) is formed extending in the vertical direction with respect to the at least one SSL (1680) so that the separated portions (1681, 1682) are spaced apart from each other to form at least one SSL ( 1680) can be isolated.
  • SSL string selection line
  • a depth at which the at least one SSL separation slit 1670 extends in a vertical direction with respect to the at least one SSL 1680 may be as much as a depth of a region corresponding to the at least one SSL 1680 . That is, the at least one SSL separation slit 1670 is formed to extend in the vertical direction as much as the depth of the area corresponding to the at least one SSL 1680 and separates and cuts the at least one SSL 1680, so that at least one SSL ( 1680 may prevent the separated portions 1681 and 1682 from being connected to each other.
  • the at least one SSL separation slit 1670 separates the at least one SSL 1680, it means that the at least one SSL 1680 electrically separates the separated portions 1681 and 1682 from each other.
  • the at least one SSL separation slit 1670 may have a structure in which an insulating material is filled in the inner space while being formed in the shape of a trench or hole having an inner space.
  • the at least one SSL separation slit 1670 may have a width minimized below satisfying a condition for separating the at least one SSL 1680 .
  • a method of manufacturing the 3D flash memory 1600 including at least one word line separation slit 1650 and at least one SSL separation slit 1670 having such a structure will be described with reference to FIG. 17 below. .
  • FIGS. 17 and 18A to 18F are cross-sectional views along X-Z illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • the manufacturing method described with reference to FIGS. 17 and 18A to 18F is for manufacturing the 3D flash memory 1600 described with reference to FIGS. 16A to 16B , on the premise that it is performed by an automated and mechanized manufacturing system. do.
  • the manufacturing system prepares the semiconductor structure 1800 as shown in FIG. 18A .
  • the semiconductor structure 1800 includes a plurality of memory cell strings 1820 and a plurality of memory cell strings each including a channel layer 1821 and a charge storage layer 1822 extending in one direction on the substrate 1810 .
  • a plurality of sacrificial layers 1830 connected in a direction perpendicular to the layers 1820 , at least one buried source line 1840 buried in the substrate 1810 , and at least one word line separation slit 1850 . do.
  • the manufacturing system may bury at least one buried source line 1840 in the substrate 1810 with a conductive material different from the substrate 1810 , and a plurality of memory cells
  • the strings 1820 and at least one buried source line 1840 may be connected through the substrate 1810 (more precisely, through a wiring (not shown) buried in the substrate 1810 ).
  • the manufacturing system determines that the at least one buried source line 1840 is used as a common source electrode by the plurality of memory cell strings 1820 .
  • At least one buried source line 1840 may be buried in the substrate 1810 to have a minimized width that satisfies a possible condition.
  • the manufacturing system performs at least one of the plurality of sacrificial layers 1830 so that the portions 1831 and 1832 are spaced apart for each of the plurality of memory blocks 1811 and 1812 .
  • the word line separation slit 1850 may be formed to extend in a vertical direction with respect to the plurality of sacrificial layers 1830 to separate the plurality of sacrificial layers 1830 .
  • the inner space is a trench empty. Alternatively, it may be formed in the shape of a hole.
  • the manufacturing system removes the plurality of sacrificial layers 1830 through at least one word line separation slit 1850 in the semiconductor structure 1800 as shown in FIG. 18B .
  • step S1710 After the semiconductor structure 1800 in which one word line separation slit 1850 is not formed is prepared, at least one word line separation slit 1850 is formed in the semiconductor structure through a separate step (not shown) after step S1710. (1800).
  • step S1730 the manufacturing system uses at least one word line separation slit 1850 to provide a plurality of word lines 1834 in a space 1833 from which the plurality of sacrificial layers 1830 have been removed.
  • the manufacturing system inserts a conductive material into the space 1833 from which the plurality of sacrificial layers 1830 has been removed by using at least one word line separation slit 1850 as a passage as shown in FIG. 18C , thereby forming a plurality of Word lines 1834 may be formed.
  • the at least one word line separation slit 1850 has a structure for separating the plurality of sacrificial layers 1830 in the step of preparing the semiconductor structure 1800 ( S1710 ), the plurality of word lines 1834 .
  • the plurality of word lines 1834 may be separated after the step S1730 is performed. That is, the at least one word line separation slit 1850 is formed by dividing the plurality of word lines such that portions 1835 and 1836 from which the plurality of word lines 1834 are separated are spaced apart for each of the plurality of memory blocks 1811 and 1812 .
  • the plurality of word lines 1834 may be separated by extending in a vertical direction with respect to 1834 .
  • the manufacturing system performs at least one word line separation slit 1850 after the plurality of word lines 1834 are formed as shown in FIG. 18D .
  • An insulating film may be filled inside.
  • the manufacturing system performs at least one SSL (String selection line) positioned on top of the plurality of word lines 1834 after step S1730 (S1730). ) may form at least one SSL separation slit 1870 separating 1860 .
  • the manufacturing system includes at least one SSL separation slit 1870 such that at least one SSL 1860 is separated from each other in each of the plurality of memory blocks 1811 and 1812 and is spaced apart from each other. At least one SSL 1860 may be separated by extending in a vertical direction with respect to the at least one SSL 1860 .
  • the manufacturing system may form the at least one SSL separation slit 1870 through a process similar to that of forming the at least one word line separation slit 1850 .
  • the manufacturing system forms an internal space of at least one SSL separation slit 1870 having a hollow trench or hole shape as shown in FIG. 18E, and then fills the internal space with an insulating film as shown in FIG. 18F to at least one of SSL separation slit 1870 may be formed.
  • At least one buried source line 1840 and a plurality of word lines 1834 are formed through different steps (processes), but at least one buried source line 1840 and a plurality of words are formed.
  • the lines 1834 may be collectively formed through the same step (process).
  • the manufacturing system prepares the semiconductor structure 1800 including at least one buried sacrificial line instead of the at least one buried source line 1840 in step S1710 by preparing the semiconductor structure 1800 in step S1720.
  • the plurality of sacrificial layers 1830 and at least one buried sacrificial line may be removed through the word line separation slit 1850 of .
  • the at least one word line separation slit 1850 may be positioned above the at least one buried sacrificial line.
  • the manufacturing system conducts the space from which the plurality of sacrificial layers 1830 are removed and the space from which the at least one buried sacrificial line is removed through the at least one word line separation slit 1850 in step S1730, respectively.
  • a plurality of word lines 1834 and at least one buried source line 1840 may be simultaneously formed.
  • FIG. 19A is an X-Y plan view illustrating a three-dimensional flash memory according to another exemplary embodiment
  • FIG. 19B is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to another exemplary embodiment.
  • a 3D flash memory 1900 includes a substrate 1910 and a plurality of memory cell strings in the same manner as the 3D flash memory 1600 described with reference to FIG. 16 . 1920, a plurality of word lines 1930, at least one buried source line 1940, at least one word line isolation slit 1950, and at least one SSL isolation slit 1960. , is differentiated only in that it further includes at least one pattern 1970 for forming a word line.
  • the at least one word line forming pattern 1970 may be formed to extend in a vertical direction with respect to the plurality of word lines 1930 so as to be used as a passage through which a conductive material forming the plurality of word lines 1930 is inserted.
  • the at least one word line forming pattern 1970 may have a depth as much as an area corresponding to the plurality of word lines 1930 and may be formed to extend in a vertical direction with respect to the plurality of word lines 1930 . , may be disposed at any position on the plane of the 3D flash memory 1900 .
  • the at least one word line separation slit 1950 included in the 3D flash memory 1900 is conductive to form a plurality of word lines 1930 . It may not be used as a passageway through which the material is inserted.
  • FIGS. 21A to 21F are cross-sectional views taken along X-Z illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • the manufacturing method described with reference to FIGS. 20 and 21A to 21F is for manufacturing the three-dimensional flash memory 1900 described with reference to FIGS. 19A to 19B, on the premise that it is performed by an automated and mechanized manufacturing system. do.
  • the manufacturing system prepares the semiconductor structure 2100 as shown in FIG. 21A .
  • the semiconductor structure 2100 includes a plurality of memory cell strings 2120 and a plurality of memory cell strings each including a channel layer 2121 and a charge storage layer 2122 extending in one direction on the substrate 2110 .
  • a plurality of sacrificial layers 2130 connected in a vertical direction with respect to the 2120, at least one buried source line 2140 buried in the substrate 2110, and at least one word line separation slit 2150; do.
  • the manufacturing system may bury at least one buried source line 2140 in the substrate 710 using a conductive material that is distinct from the substrate 2110 , and a plurality of memory cells
  • the strings 720 and at least one buried source line 2140 may be connected through the substrate 2110 (more precisely, through a wiring (not shown) buried in the substrate 2110 ).
  • the manufacturing system determines that the at least one buried source line 2140 is used as a common source electrode by the plurality of memory cell strings 2120 .
  • At least one buried source line 2140 may be buried in the substrate 2110 to have a minimized width that satisfies a possible condition.
  • the manufacturing system may perform at least one such that the portions 2131 and 2132 from which the plurality of sacrificial layers 2130 are separated are spaced apart for each of the plurality of memory blocks 2111 and 2112 .
  • the word line separation slit 2150 may be formed to extend in a vertical direction with respect to the plurality of sacrificial layers 2130 to separate the plurality of sacrificial layers 2130 .
  • the at least one word line separation slit 2150 included in the semiconductor structure 2100 prepared in step S2010 does not need to be used as a passage in steps S2030 to S2040 to be described later, there is no insulating film in the internal space. It may be formed in a filled shape.
  • step S2020 the manufacturing system extends and forms at least one pattern for forming a word line 2160 in a direction perpendicular to the plurality of sacrificial layers 2130 in the semiconductor structure 2100 as shown in FIG. 21B . Since the at least one word line forming pattern 2160 should be used as a passage in steps S2030 to S2040 to be described later, the inner space may have the shape of a trench or a hole.
  • step S2030 the manufacturing system removes the plurality of sacrificial layers 2130 through the pattern 2160 for forming at least one word line as shown in FIG. 21C .
  • the manufacturing system uses the at least one word line forming pattern 2160 to provide a plurality of word lines 2134 in the space 2133 from which the plurality of sacrificial layers 2130 are removed. ) to form As an example, the manufacturing system inserts a conductive material into the space 2133 from which the plurality of sacrificial layers 2130 are removed by using the at least one word line forming pattern 2160 as a passage as shown in FIG. 21D . of word lines 2134 may be formed.
  • the at least one word line separation slit 2150 has a structure for separating the plurality of sacrificial layers 2130 in the step of preparing the semiconductor structure 2100 ( S2010 ), the plurality of word lines 2134 .
  • the plurality of word lines 2134 may be separated after the step S2140 is performed. That is, the at least one word line separation slit 2150 is formed by dividing the plurality of word lines such that portions 2135 and 2136 from which the plurality of word lines 2134 are separated are spaced apart for each of the plurality of memory blocks 2111 and 2112 .
  • the plurality of word lines 2134 may be separated by extending in a vertical direction with respect to 2134 .
  • the manufacturing system may fill the empty inner space of the pattern 2160 for forming at least one word line with an insulating layer.
  • At least one SSL (String selection) positioned on top of the plurality of word lines 2134 after step S2040 line) may form at least one SSL separation slit 2180 separating the 2170 .
  • the manufacturing system includes at least one SSL separation slit 2180 so that at least one SSL 2170 is separated from each other in each of the plurality of memory blocks 2111 and 2112 and is spaced apart from each other.
  • the at least one SSL 2170 may be separated by extending in the vertical direction with respect to the at least one SSL 2170 .
  • the manufacturing system may form the at least one SSL separation slit 2180 through a process similar to that in which the at least one word line separation slit 2150 is formed.
  • the manufacturing system forms the inner space of at least one SSL separation slit 2180 having the shape of an empty trench or hole as shown in FIG. 21E , and then fills the inner space with an insulating film as shown in FIG. 21F to form at least one SSL A separation slit 2180 may be formed.
  • At least one buried source line 2150 and a plurality of word lines 2134 are formed through different steps (processes), but at least one buried source line 750 and a plurality of words are formed.
  • the lines 734 may be collectively formed through the same step (process).
  • the manufacturing system prepares the semiconductor structure 2100 including at least one buried sacrificial line instead of the at least one buried source line 2150 in step S2010 by preparing at least one in step S2030.
  • the plurality of sacrificial layers 2130 and at least one buried sacrificial line may be removed through the word line forming pattern 2160 of .
  • the at least one word line forming pattern 2160 may be positioned on the at least one buried sacrificial line.
  • the manufacturing system proceeds to the space from which the plurality of sacrificial layers 2130 are removed and the space from which the at least one buried sacrificial line is removed through the pattern 2160 for forming at least one word line, respectively.
  • a plurality of word lines 2134 and at least one buried source line 2140 may be simultaneously formed.
  • the present invention is not limited thereto and at least one word line forming pattern ( After 2160 is formed, at least one word line separation slit 2150 may be formed.
  • the manufacturing system prepares the semiconductor structure 2100 in which the at least one word line separation slit 2150 is not formed in step S2010 and performs steps S2120 to S2140, and then at least one A word line separation slit 2150 and at least one SSL separation slit 2180 may be formed.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

효율적인 워드 라인 연결 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법으로, 복수의 워드 라인들 각각이 복수의 워드 라인들 각각의 콘택트, 복수의 연결 배선들 및 복수의 워드 라인들 각각의 플러그 비아(Plug Via)를 통해 로우 디코더와 연결되는 것을 특징으로 한다. 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 서로 대칭되도록 로우 디코더 및 컬럼 디코더가 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 한다. 집적도를 개선하기 위해 공통의 소스 라인을 기판에 매몰되는 매몰형으로 구성한다.

Description

집적도를 개선한 3차원 플래시 메모리
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게 집적도를 개선한 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 메모리 셀 스트링의 수직 방향의 길이를 늘려 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1을 참조하면, 3차원 플래시 메모리(100)는 기판(110)에 수직 방향으로 형성된 채널층(120), 채널층(120)을 감싸도록 형성된 전하 저장층(130), 전하 저장층(130)에 연결되며 수평 방향으로 적층된 복수의 워드 라인들(140) 및 복수의 워드 라인들(140)에 교번하며 개재되는 복수의 절연층들(150)을 포함하는 구조를 갖는다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(130), 채널층(120) 및 복수의 워드 라인들(140)은 메모리 셀 스트링을 구성할 수 있다.
이러한 기존의 3차원 플래시 메모리(100)는, 복수의 워드 라인들(140)의 하부에 배치되며 복수의 워드 라인들(140)에 대한 선택 동작을 수행하는 로우 디코더(Row Decoder)(160)를 더 포함할 수 있다.
이와 같은 구조의 3차원 플래시 메모리(100)에서, 복수의 워드 라인들(140) 각각은 복수의 워드 라인들(140) 각각의 콘택트(141)와 연결되는 외곽 배선(161)을 통해 로우 디코더(160)와 연결되게 된다. 이에, 외곽 배선(161)이 복수의 워드 라인들(140)의 평면을 벗어나는 연결 경로를 갖기 때문에, 기존의 3차원 플래시 메모리(100)에서는 동작 속도가 지연되고 집적도가 떨어지며 복잡한 레이아웃 구조를 갖는 문제점이 발생될 수 있다.
따라서, 기존의 3차원 플래시 메모리(100)가 갖는 문제점을 해결하기 위한 기술이 제안될 필요가 있다.
또한, 최근 플래시 메모리에는 기판에 적어도 하나의 주변 회로가 배치되는 COP(Cell On Peripheral) 구조가 적용되고 있다.
이와 같은 구조로 인해 적어도 하나의 주변 회로의 배선 복잡도가 증가되는 바, 적어도 하나의 주변 회로가 로우 디코더(Row Decoder) 및 컬럼 디코더(Column Decoder)와 함께 배치되는 레이아웃(Layout)을 효율적으로 해야 할 필요가 있다.
따라서, 아래의 실시예들은 효율적인 레이아웃을 위한 구조가 적용된 3차원 플래시 메모리를 제안하고자 한다.
또한, 기존의 3차원 플래시 메모리를 나타낸 도 15a 및 15b를 참조하면, 3차원 플래시 메모리(1500)는 기판(1510)에 일 방향(일례로, 수직 방향인 Z 방향)으로 연장 형성되는 채널층(1521) 및 채널층(1521)을 감싸도록 형성된 전하 저장층(1522)을 포함하는 복수의 메모리 셀 스트링들(120), 복수의 메모리 셀 스트링들(1520)에 대해 수직 방향으로 연결되는 복수의 워드 라인들(1530) 및 단차를 갖도록 기판(1510)의 상부로 복수의 메모리 셀 스트링들(1520)의 높이만큼 연장 형성되는 공통의 소스 라인(1540)을 포함하는 구조를 갖는다.
이 때, 공통의 소스 라인(1540)은 복수의 메모리 셀 스트링들(1520)에 대한 소스 전극의 기능뿐만 아니라, 복수의 메모리 셀 스트링들(1520)이 임의의 개수로 그룹핑된 복수의 메모리 블록들(1521, 1522) 별로 복수의 워드 라인들(1530)을 분리하는 기능과 복수의 메모리 블록들(1521, 1522) 내에서 복수의 워드 라인들(1530)의 상단에 위치하는 SSL(String selection line)(1531)을 분리하는 기능을 갖는다.
한편, 설명된 바와 같이 공통의 소스 라인(1540)이 기판(1510) 상 단차를 갖도록 형성되기 때문에, 기존의 3차원 플래시 메모리는 소스 라인의 제조 공정 복잡도가 높고, 셀 집적도가 저하되는 단점을 갖는다.
따라서, 공통의 소스 라인이 갖는 기능들을 보장하는 가운데 소스 라인의 구조를 변경하여, 기존의 3차원 플래시 메모리가 갖는 단점을 해결하는 기술이 제안될 필요가 있다.
일 실시예들은 동작 속도 지연을 방지하고 집적도를 향상시키며 단순한 레이아웃 구조를 갖고자, 복수의 워드 라인들로부터 로우 디코더까지의 연결 경로를 복수의 워드 라인들의 평면 내에 배치하여 연결 경로의 길이를 최소화하는 구조의 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 복수의 워드 라인들 각각이 복수의 워드 라인들 각각의 콘택트, 복수의 연결 배선들 및 복수의 워드 라인들 각각의 플러그 비아(Plug Via)를 통해 로우 디코더와 연결되는 구조의 3차원 플래시 메모리를 제안한다.
일 실시예들은 효율적인 레이아웃을 위한 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 서로 대칭되도록 로우 디코더 및 컬럼 디코더가 복수의 주변 회로 블록들을 분할하며 배치됨으로써, 효율적인 레이아웃을 위한 구조를 구현하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예들은 기존의 3차원 플래시 메모리가 갖는 단점을 해결하고자, 소스 라인의 제조 공정 복잡도를 낮추고, 셀 집적도를 향상시키는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 공통의 소스 라인을 기판에 매몰되는 매몰형으로 구성하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 효율적인 워드 라인 연결 구조가 적용된 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 상기 적어도 하나의 메모리 셀 스트링과 수직으로 연결되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들의 하부에 위치하는 로우 디코더(Row Decoder)를 포함하고, 상기 복수의 워드 라인들 각각은, 상기 복수의 워드 라인들 각각의 콘택트(Contact)와 연결되는 플러그 비아(Plug Via)를 통해 상기 로우 디코더와 연결되는 것을 특징으로 한다.
일측에 따르면, 상기 복수의 워드 라인들 각각의 플러그 비아는, 상기 복수의 워드 라인들의 평면 상에서 상기 복수의 워드 라인들 각각을 관통하며 상기 로우 디코더와 접촉되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 복수의 워드 라인들 각각의 플러그 비아는, 상기 복수의 워드 라인들 각각과 평면 상에서 격리되는 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 워드 라인들 각각의 플러그 비아는, 상기 복수의 워드 라인들 각각과의 사이에 형성되는 산화막에 의해 상기 복수의 워드 라인들 각각과 평면 상에서 격리되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 워드 라인들 각각의 플러그 비아가 상기 복수의 워드 라인들 각각의 콘택트와 연결되는 복수의 연결 배선들은, 상기 복수의 워드 라인들의 평면 내에 배치되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록; 상기 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들; 상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 로우 디코더(Row Decoder); 및 상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 컬럼 디코더(Column Decoder)를 포함하고, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 한다.
일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 십자형(Cross shape)으로 배치되어, 상기 십자형에 의한 사분면(Quadrant)에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더가 수직 방향으로 위치하고 상기 컬럼 디코더가 상기 로우 디코더의 중간 지점을 가로지르며 수평 방향으로 위치함에 따라, 상기 십자형으로 배치되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 T자형으로 배치되어, 상기 T자형에 의한 두 개의 분면들에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 상기 컬럼 디코더가 수평 방향으로 위치하고 상기 로우 디코더가 상기 컬럼 디코더의 중간 지점으로부터 일 지점까지 수직 방향으로 위치함에 따라, 상기 T자형으로 배치되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 집적도를 개선한 3차원 플래시 메모리는, 기판 상 일 발향으로 연장 형성되는 채널층 및 전하 저장층을 각각 포함하는 복수의 메모리 셀 스트링들; 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결되는 복수의 워드 라인들; 상기 기판에 매몰된 적어도 하나의 매몰형 소스 라인; 및 상기 복수의 워드 라인들을 분리하는 적어도 하나의 워드 라인 분리 슬릿(Slit)을 포함한다.
일측에 따르면, 상기 적어도 하나의 워드 라인 분리 슬릿은, 상기 복수의 워드 라인들이 분리된 부분들이 복수의 메모리 블록들-상기 복수의 메모리 블록들은 상기 복수의 메모리 셀 스트링들이 임의의 개수로 그룹핑되어 형성됨-별로 이격되도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되어 상기 복수의 워드 라인들을 분리하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 워드 라인 분리 슬릿은, 상기 복수의 워드 라인들에 대응하는 영역의 깊이만큼 수직 방향으로 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 워드 라인들의 상단에 위치하는 적어도 하나의 SSL(String selection line)을 분리하는 적어도 하나의 SSL 분리 슬릿을 더 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 워드 라인 분리 슬릿은, 상기 복수의 워드 라인들을 형성하는 전도성 물질이 삽입되는 통로로 사용되는 것을 특징으로 할 수 있다.
일 실시예들은 복수의 워드 라인들로부터 로우 디코더까지의 연결 경로를 복수의 워드 라인들의 평면 내에 배치하여 연결 경로의 길이를 최소화하는 구조의 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 복수의 워드 라인들 각각이 복수의 워드 라인들 각각의 콘택트, 복수의 연결 배선들 및 복수의 워드 라인들 각각의 플러그 비아(Plug Via)를 통해 로우 디코더와 연결되는 구조의 3차원 플래시 메모리를 제안할 수 있다.
따라서, 일 실시예들은 동작 속도 지연을 방지하고 집적도를 향상시키며 단순한 레이아웃 구조를 갖는 3차원 플래시 메모리를 제안할 수 있다.
일 실시예들은 효율적인 레이아웃을 위한 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 서로 대칭되도록 로우 디코더 및 컬럼 디코더가 복수의 주변 회로 블록들을 분할하며 배치됨으로써, 효율적인 레이아웃을 위한 구조를 구현하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
일 실시예들은 소스 라인의 제조 공정 복잡도를 낮추고, 셀 집적도를 향상시키는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 기존의 3차원 플래시 메모리가 갖는 단점을 해결할 수 있다.
보다 상세하게, 일 실시예들은 공통의 소스 라인을 기판에 매몰되는 매몰형으로 구성하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
이에, 일 실시예들은 매몰형 소스 라인이 기판을 통해 메모리 셀 스트링과 연결되는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 소스 라인이 메모리 셀 스트링과 연결되는 배선이 제거되어 배선 레이아웃 설계를 단순화하는 효과를 도모할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 3은 도 2에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Z 단면도이다.
도 4는 도 2에 도시된 3차원 플래시 메모리의 B-B'의 단면을 나타낸 X-Z 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 C-C'의 단면을 나타낸 Y-Z 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Y 평면도이다.
도 8a 내지 8d는 도 7a 내지 7e에 도시된 3차원 플래시 메모리의 A-A'의 단면을 통해 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 9a 내지 9d는 도 7a 내지 7e에 도시된 3차원 플래시 메모리의 B-B'의 단면을 통해 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 10a 내지 10e는 도 7a 내지 7e에 도시된 3차원 플래시 메모리의 C-C'의 단면을 통해 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 14는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 15a는 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 15b는 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 16a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 16b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 17은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 18a 내지 18f는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 19a는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 19b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 20은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 21a 내지 21f는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이고, 도 3은 도 2에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Z 단면도이며, 도 4는 도 2에 도시된 3차원 플래시 메모리의 B-B'의 단면을 나타낸 X-Z 단면도이고, 도 5는 일 실시예에 따른 3차원 플래시 메모리의 C-C'의 단면을 나타낸 Y-Z 단면도이다.
도 2 내지 도 5를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 적어도 하나의 메모리 셀 스트링(210), 복수의 워드 라인들(220, 230) 및 로우 디코더(240)를 포함할 수 있다.
적어도 하나의 메모리 셀 스트링(210)은 기판(211) 상 일 방향(예컨대, Z 방향)으로 연장 형성되며, 채널층(212) 및 채널층(212)을 감싸는 전하 저장층(213)으로 구성될 수 있다. 채널층(212)은 단결정질의 실리콘 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있으며, 전하 저장층(213)은, 복수의 워드 라인들(220, 230)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 메모리 셀 스트링(210) 각각은 기판(211)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(211)과 평행하는 전하 저장층(213)의 수평 요소(미도시)를 더 포함할 수 있다.
로우 디코더(240)는 복수의 워드 라인들(220, 230)의 하부에 배치되며 복수의 워드 라인들(220, 230)에 대한 선택 동작을 수행할 수 있다. 로우 디코더(240)의 기능 및 배치 위치는 기존에 공지된 로우 디코터와 동일하므로 상세한 설명을 생략하기로 한다.
복수의 워드 라인들(220, 230)은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어 워드 라인의 기능을 담당할 수 있다. 이러한 복수의 워드 라인들(220, 230)은 로우 디코더(240)와의 연결을 위해 일부분이 계단 형상을 갖게 되며, 복수의 워드 라인들(220, 230) 각각은 계단 형상 상에 형성된 컨택트(221, 231)를 포함할 수 있다.
특히, 일 실시예에 따른 복수의 워드 라인들(220, 230) 각각은, 콘택트(221, 231)와 연결되는 플러그 비아(222, 232)를 통해 로우 디코더(240)와 연결되는 것을 특징으로 한다.
보다 상세하게, 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)가 로우 디코더(240)와 접촉되도록 구성됨에 따라, 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 222)와 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)가 복수의 연결 배선들(223, 233)을 통해 연결됨으로써, 복수의 워드 라인들(220, 230) 각각은 콘택트(221, 222), 연결 배선(223, 233) 및 플러그 비아(222, 232)를 경유하며 로우 디코더(240)와 연결될 수 있다.
이 때, 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 222)와 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)는 물론, 복수의 연결 배선들(223, 233)이 복수의 워드 라인들(220, 230)의 평면 내에 배치됨으로써, 복수의 워드 라인들(220, 230)로부터 로우 디코더(240)까지의 연결 경로가 복수의 워드 라인들(220, 230)의 평면을 벗어나지 않으며 짧은 거리를 갖게 될 수 있다.
더 나아가, 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232) 및 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231)가 복수의 워드 라인들(220, 230)의 평면 상 형성되는 위치가, 복수의 연결 배선들(223, 233) 각각의 길이(223-1, 233-1)를 최소화하도록 조절됨으로써, 복수의 워드 라인들(220, 230)로부터 로우 디코더(240)까지의 연결 경로가 최단 거리를 갖게 될 수 있다.
여기서, 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)는, 복수의 워드 라인들(220, 230)의 평면 상에서 복수의 워드 라인들(220, 230) 각각을 관통하며 로우 디코더(240)와 접촉되는 구성요소로서, 복수의 워드 라인들(220, 230) 각각과 평면 상에서 격리되는 구조를 가질 수 있다. 일례로, 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)는 복수의 워드 라인들(220, 230) 각각과의 사이에 형성되는 산화막(224, 234)에 의해 복수의 워드 라인들(220, 230) 각각과 평면 상에서 격리될 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(200)는, 복수의 워드 라인들(220, 230) 각각이 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231), 복수의 연결 배선들(223, 233) 및 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)를 통해 로우 디코더(240)와 연결되어, 연결 경로를 복수의 워드 라인들(220, 230)의 평면 내에 배치하여 길이를 최소화하는 구조를 가짐으로써, 이를 통해 동작 속도 지연을 방지하고 집적도를 향상시키며 레이아웃 구조를 단순화하는 효과를 도모할 수 있다.
3차원 플래시 메모리(200)의 제조 공정에 대한 상세한 설명은 아래의 도 6 내지 10e를 참조하며 기재하기로 한다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Y 평면도이며, 도 8a 내지 8d는 도 7a 내지 7e에 도시된 3차원 플래시 메모리의 A-A'의 단면을 통해 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이고, 도 9a 내지 9d는 도 7a 내지 7e에 도시된 3차원 플래시 메모리의 B-B'의 단면을 통해 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이며, 도 10a 내지 10e는 도 7a 내지 7e에 도시된 3차원 플래시 메모리의 C-C'의 단면을 통해 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다. 이하, 후술되는 제조 방법은 도 2에 설명된 3차원 플래시 메모리(200)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 6을 참조하면, 단계(S610)에서 제조 시스템은, 도 7a, 8a, 9a, 10a와 같이 기판(211) 상 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링(210), 적어도 하나의 메모리 셀 스트링(210)과 수직으로 연결되는 복수의 워드 라인들(220, 230) 및 복수의 워드 라인들(220, 230)의 하부에 위치하는 로우 디코더(240)를 포함하는 반도체 구조체를 준비한다.
여기서, 반도체 구조체의 상부에는 상부 절연층(Insulation)이 형성되어 있으며, 설명의 편의 상 도 7a 내지 7e에서는 상부 절연층이 도시되지 않는다.
이어서, 단계(S620)에서 제조 시스템은, 도 7b, 8b, 10b와 같이 반도체 구조체에서 복수의 워드 라인들(220, 230) 각각을 노출시키도록 복수의 워드 라인들(220, 230) 각각에 대한 콘택트 홀(250, 260)을 일 방향으로 연장 형성한다.
그 다음, 단계(S630)에서 제조 시스템은, 도 7c, 9b, 10c와 같이 반도체 구조체에서 로우 디코더(240)가 노출되도록 복수의 워드 라인들(220, 230)의 평면 상에서 복수의 워드 라인들(220, 230)을 관통하는 복수의 워드 라인들(220, 230) 각각에 대한 비아 홀(270, 280)을 일 방향으로 연장 형성한다.
그 후, 단계(S640)에서 제조 시스템은, 복수의 워드 라인들(220, 230) 각각에 대한 콘택트 홀(250, 260) 및 비아 홀 내(270, 280)에 도전성 물질로 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231) 및 플러그 비아(222, 232)를 각각 연장 형성하고 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231) 및 플러그 비아(222, 232)를 서로 연결하여, 복수의 워드 라인들(220, 230) 각각을 로우 디코더(240)와 연결한다.
보다 상세하게, 단계(S640)에서 제조 시스템은, 도 7d, 8c, 9c, 10d와 같이 복수의 워드 라인들(220, 230) 각각에 대한 콘택트 홀(250, 260) 내에 도전성 물질로 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231)를 형성하고, 복수의 워드 라인들(220, 230)의 평면 상에서 복수의 워드 라인들(220, 230) 각각을 관통하는 복수의 워드 라인들(220, 230) 각각에 대한 비아 홀(270, 280) 내에 도전성 물질로 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)를 연장 형성하여 로우 디코더(240)와 접촉시킨 뒤, 도 7e, 8d, 9d, 10e와 같이 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231) 및 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232) 사이를 복수의 연결 배선들(223, 233)로 연결함으로써, 복수의 워드 라인들(220, 230) 각각을 로우 디코더(240)와 연결할 수 있다.
복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)를 연장 형성하여 로우 디코더(240)와 접촉시키는 과정에서, 제조 시스템은, 복수의 워드 라인들(220, 230) 각각에 대한 비아 홀(270, 280) 내에서 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)가 복수의 워드 라인들(220, 230) 각각과 평면 상에서 격리되는 구조를 갖도록 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)를 연장 형성할 수 있다.
일례로, 제조 시스템은 복수의 워드 라인들(220, 230) 각각에 대한 비아 홀(270, 280) 내에 내부 홀을 포함하는 산화막(224, 234)을 연장 형성한 뒤, 복수의 워드 라인들(220, 230) 각각의 산화막(224, 234)에 의해 복수의 워드 라인들(220, 230) 각각과 평면 상에서 격리되도록 복수의 워드 라인들(220, 230) 각각의 산화막(224, 234)의 내부 홀에 도전성 물질로 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)를 연장 형성할 수 있다.
이 때, 단계(S640)에서 제조 시스템은, 복수의 워드 라인들(220, 230) 각각의 플러그 비아(222, 232)가 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 231)와 연결되는 복수의 연결 배선들(223, 233)이 복수의 워드 라인들(220, 230) 평면 내에 배치되도록 복수의 워드 라인들(220, 230) 각각의 콘택트(221, 222) 및 플러그 비아(222, 232)를 서로 연결함으로써, 복수의 워드 라인들(220, 230)로부터 로우 디코더(240)까지의 연결 경로가 복수의 워드 라인들(220, 230)의 평면을 벗어나지 않으며 짧은 거리를 갖도록 할 수 있다.
또한, 제조 시스템은 단계들(S620, S630) 이전에 복수의 워드 라인들(220, 230) 각각에 대한 콘택트 홀(250, 260) 및 복수의 워드 라인들(220, 230) 각각에 대한 비아 홀(270, 280)이 복수의 워드 라인들(220, 230)의 평면 상 형성되는 위치를 복수의 연결 배선들(223, 233) 각각의 길이가 최소화되도록 결정한 뒤, 결정된 위치에 따라 단계들(S620, S630)에서 복수의 워드 라인들(220, 230) 각각에 대한 콘택트 홀(250, 260) 및 복수의 워드 라인들(220, 230) 각각에 대한 비아 홀(270, 280)을 연장 형성함으로써, 복수의 워드 라인들(220, 230)로부터 로우 디코더(240)까지의 연결 경로가 최단 거리를 갖게 될 수 있다.
도 11은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 11을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1100)는, 적어도 하나의 셀 블록(1110), 복수의 주변 회로 블록들(1120, 1130, 1140, 1150), 로우 디코더(Row Decoder)(1160) 및 컬럼 디코더(Column Decoder)(1170)를 포함한다.
적어도 하나의 셀 블록(1110)은, 기판 상 일 방향(예컨대, 수직 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(미도시)을 포함할 수 있다. 이에, 적어도 하나의 셀 블록(1110)은, 기판 내에 형성된 복수의 메모리 셀 스트링들의 트랜지스터를 더 포함할 수 있다.
여기서, 복수의 메모리 셀 스트링들 각각은, 일 방향으로 연장 형성된 채널층(미도시), 채널층을 감싸도록 일 방향으로 연장 형성된 전하 저장층(미도시) 및 채널층과 전하 저장층에 대해 수직으로 연결되는 복수의 워드 라인들(미도시)로 구성될 수 있다. 채널층은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 채널층은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다. 전하 저장층은 복수의 워드 라인들을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 복수의 워드 라인들은, 전류를 공급하기 위한 도전성 물질(예컨대, W, Ti, Ta, Cu 또는 Au 등)로 형성될 수 있으며, 그 사이에 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3 등)로 형성되는 복수의 절연층들(미도시)이 개재될 수 있다.
이 때, 적어도 하나의 셀 블록(1110)의 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라, 적어도 하나의 셀 블록(1110)의 하부에는 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)이 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(1120, 1130, 1140, 1150) 각각은 적어도 하나의 주변 회로의 트랜지스터를 더 포함할 수 있다.
로우 디코더(1160) 및 컬럼 디코더(1170)는, 적어도 하나의 셀 블록(1110)의 하부에 위치하는, 적어도 하나의 셀 블록(1110) 및 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)에 대한 디코더로서, 로우 디코더(1160)는 적어도 하나의 셀 블록(1110)에 포함되는 복수의 메모리 셀 스트링들의 로우 선택을 담당할 수 있으며, 컬럼 디코더(1160)는 적어도 하나의 셀 블록(1110)에 포함되는 복수의 메모리 셀 스트링들의 컬럼 선택을 담당할 수 있다.
특히, 로우 디코더(1160) 및 컬럼 디코더(1170)는, 3차원 플래시 메모리(1100)의 평면 내에서 복수의 주변 회로 블록들(1120, 1130, 1140, 150)이 서로 대칭되도록 복수의 주변 회로 블록들(1120, 1130, 1140, 150)을 분할하며 배치되는 것을 특징으로 한다.
보다 상세하게, 로우 디코더(1160) 및 컬럼 디코더(1170)는 3차원 플래시 메모리(1100)의 평면 내에서 십자형(Cross shape)으로 배치됨으로써, 십자형에 의한 사분면(Quadrant)에 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)을 대칭되도록 분할할 수 있다.
예를 들어, 3차원 플래시 메모리(1100)의 평면 내에서 로우 디코더(1160)가 수직 방향으로 위치하고 컬럼 디코더(1170)가 로우 디코더(1160)의 중간 지점을 가로지르며 수평 방향으로 위치함에 따라, 로우 디코더(1160) 및 컬럼 디코더(1170)는 십자형으로 배치될 수 있다. 이에, 로우 디코더(1160) 및 컬럼 디코더(1170)는, 십자형에 의한 사분면에 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)을 대칭되도록 분할할 수 있다.
보다 구체적인 예를 들면, 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)은 로우 디코더(1160) 및 컬럼 디코더(1170)가 형성하는 십자형에 의한 사분면에 각각 하나씩 배치됨으로써, 서로 대칭될 수 있다(예컨대, 제1 주변 회로 블록(1120)은 제1 사분면에 배치되고, 제2 주변 회로 블록(1130)은 제2 사분면에 배치되며, 제3 주변 회로 블록(1140)은 제3 사분면에 배치되고, 제4 주변 회로 블록(1150)은 제4 사분면에 배치됨으로써, 제1 주변 회로 블록(1120), 제2 주변 회로 블록(1130), 제3 주변 회로 블록(1140) 및 제4 주변 회로 블록(1150)이 서로 대칭되며 분할된 채 위치할 수 있음).
이상, 로우 디코더(1160) 및 컬럼 디코더(1170)가 십자형으로 배치되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)을 대칭되도록 분할시키는 다양한 형상을 갖도록 배치될 수 있다. 로우 디코더(1160) 및 컬럼 디코더(1170)가 형성하는 다른 형상에 대해서는 아래의 도 13을 참조하여 설명하기로 한다.
이처럼 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)이 서로 대칭되며 분할된 채 위치함에 따라, 복수의 주변 회로 블록들(1120, 1130, 1140, 1150) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터는, 3차원 플래시 메모리(1100)의 평면 내에서 로우 디코더(1160) 및 컬럼 디코더(1170)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(1120, 1130, 1140, 1150) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터가 로우 디코더(1160) 및 컬럼 디코더(1170)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 셀 블록(1110)이 복수 개 구비되는 경우, 로우 디코더(1160) 및 컬럼 디코더(1170)는 복수의 셀 블록들이 서로 대칭되도록 복수의 셀 블록들을 분할하며 배치될 수도 있다. 이러한 경우, 복수의 셀 블록들이 로우 디코더(1160) 및 컬럼 디코더(1170)에 의해 분할되는 것은, 복수의 주변 회로 블록들(1120, 1130, 1140, 1150)이 로우 디코더(1160) 및 컬럼 디코더(1170)에 의해 분할되는 것과 동일하게 이루어질 수 있다. 다만, 복수의 주변 회로 블록들(1120, 1130, 140, 1150)은 로우 디코더(1160) 및 컬럼 디코더(1170)와 동일한 평면(복수의 셀 블록들의 하부)에 위치하는 반면, 복수의 셀 블록들은 로우 디코더(1160) 및 컬럼 디코더(1170)와 다른 평면(복수의 셀 블록들은 로우 디코더(1160) 및 컬럼 디코더(1170)의 상부에 위치함)에 위치한다는 점에서 차이가 있을 뿐이다.
복수의 셀 블록들이 로우 디코더(1160) 및 컬럼 디코더(1170)에 의해 분할되는 경우, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터는, 3차원 플래시 메모리(1100)의 평면 내에서 로우 디코더(1160) 및 컬럼 디코더(1170)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터가 로우 디코더(1160) 및 컬럼 디코더(1170)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.
설명된 3차원 플래시 메모리(1100)에 대한 제조 방법의 상세한 설명은 아래의 도 12를 참조하여 기재하기로 한다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S1210 내지 S1220)을 통해 제조되는 3차원 플래시 메모리는 도 11을 참조하여 상술된 구조를 갖게 될 수 있다.
도 12를 참조하면, 단계(S1210)에서 제조 시스템은, 3차원 플래시 메모리의 평면 내에서 로우 디코더 및 컬럼 디코더를 십자형(Cross shape)으로 배치하여, 복수의 주변 회로 블록들이 형성될 영역들을 십자형에 의한 사분면에 대칭되도록 분할할 수 있다. 일례로, 제조 시스템은 3차원 플래시 메모리의 평면 내에서 로우 디코더가 수직 방향으로 위치하도록 생성하고 컬럼 디코더가 로우 디코더의 중간 지점을 가로지르며 수평 방향으로 위치하도록 생성할 수 있다.
이에, 단계(S1220)에서 제조 시스템은, 로우 디코더 및 컬럼 디코더에 의해 서로 대칭되도록 복수의 주변 회로 블록들을 영역들에 분할하며 형성할 수 있다.
그 후, 단계(S1230)에서 제조 시스템은, 복수의 주변 회로 블록들의 상부에 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록을 형성할 수 있다.
이상, 단계(S1210)에서 제조 시스템은 로우 디코더 및 컬럼 디코더를 십자형으로 배치하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 형성될 영역들이 서로 대칭되도록 영역들을 분할하는 것을 전제로, 다양한 형상으로 로우 디코더 및 컬럼 디코더를 생성할 수 있다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 13을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1300)는, 적어도 하나의 셀 블록(1310), 복수의 주변 회로 블록들(1320, 1330), 로우 디코더(Row Decoder)(1340) 및 컬럼 디코더(Column Decoder)(1350)를 포함한다.
적어도 하나의 셀 블록(1310)은, 기판 상 일 방향(예컨대, 수직 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(미도시)을 포함할 수 있다. 이에, 적어도 하나의 셀 블록(1310)은, 기판 내에 형성된 복수의 메모리 셀 스트링들의 트랜지스터를 더 포함할 수 있다.
여기서, 복수의 메모리 셀 스트링들 각각은, 일 방향으로 연장 형성된 채널층(미도시), 채널층을 감싸도록 일 방향으로 연장 형성된 전하 저장층(미도시) 및 채널층과 전하 저장층에 대해 수직으로 연결되는 복수의 워드 라인들(미도시)로 구성될 수 있다. 채널층은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 채널층은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다. 전하 저장층은 복수의 워드 라인들을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 복수의 워드 라인들은, 전류를 공급하기 위한 도전성 물질(예컨대, W, Ti, Ta, Cu 또는 Au 등)로 형성될 수 있으며, 그 사이에 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3 등)로 형성되는 복수의 절연층들(미도시)이 개재될 수 있다.
이 때, 적어도 하나의 셀 블록(1310)의 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라, 적어도 하나의 셀 블록(1310)의 하부에는 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들(1320, 1330)이 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(1320, 1330) 각각은 적어도 하나의 주변 회로의 트랜지스터를 더 포함할 수 있다.
로우 디코더(1340) 및 컬럼 디코더(1350)는, 적어도 하나의 셀 블록(1310)의 하부에 위치하는, 적어도 하나의 셀 블록(1310) 및 복수의 주변 회로 블록들(1320, 1330)에 대한 디코더로서, 로우 디코더(1340)는 적어도 하나의 셀 블록(1310)에 포함되는 복수의 메모리 셀 스트링들의 로우 선택을 담당할 수 있으며, 컬럼 디코더(1350)는 적어도 하나의 셀 블록(1310)에 포함되는 복수의 메모리 셀 스트링들의 컬럼 선택을 담당할 수 있다.
특히, 로우 디코더(1340) 및 컬럼 디코더(1350)는, 3차원 플래시 메모리(1300)의 평면 내에서 복수의 주변 회로 블록들(1320, 1330)이 서로 대칭되도록 복수의 주변 회로 블록들(1320, 1330)을 분할하며 배치되는 것을 특징으로 한다.
보다 상세하게, 로우 디코더(1340) 및 컬럼 디코더(1350)는 3차원 플래시 메모리(1300)의 평면 내에서 T자형으로 배치됨으로써, T자형에 의한 두 개의 분면들에 복수의 주변 회로 블록들(1320, 1330)을 대칭되도록 분할할 수 있다.
예를 들어, 3차원 플래시 메모리(1300)의 평면 내에서 컬럼 디코더(1350)가 수평 방향으로 위치하고 로우 디코더(1340)가 컬럼 디코더(1350)의 중간 지점으로부터 일 지점까지 수직 방향으로 위치함에 따라, 로우 디코더(1340) 및 컬럼 디코더(1350)는 T자형으로 배치될 수 있다. 이에, 로우 디코더(1340) 및 컬럼 디코더(1350)는, T자형에 의한 두 개의 분면들에 복수의 주변 회로 블록들(1320, 1330)을 대칭되도록 분할할 수 있다.
보다 구체적인 예를 들면, 복수의 주변 회로 블록들(1320, 1330)은 로우 디코더(1340) 및 컬럼 디코더(1350)가 형성하는 T자형에 의한 두 개의 분면들에 각각 하나씩 배치됨으로써, 서로 대칭될 수 있다(예컨대, 제1 주변 회로 블록(1320)은 T자형에 의한 좌측 분면에 배치되고, 제2 주변 회로 블록(1330)은 T자형에 의한 우측 분면에 배치됨으로써, 제1 주변 회로 블록(1320) 및 제2 주변 회로 블록(1330)이 서로 대칭되며 분할된 채 위치할 수 있음).
이상, 로우 디코더(1340) 및 컬럼 디코더(1350)가 T자형으로 배치되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 주변 회로 블록들(1320, 1330)을 대칭되도록 분할시키는 다양한 형상을 갖도록 배치될 수 있다.
이처럼 복수의 주변 회로 블록들(1320, 1330)이 서로 대칭되며 분할된 채 위치함에 따라, 복수의 주변 회로 블록들(1320, 1330) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터는, 3차원 플래시 메모리(1300)의 평면 내에서 로우 디코더(1340) 및 컬럼 디코더(1350)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(1320, 1330) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터가 로우 디코더(1340) 및 컬럼 디코더(1350)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 셀 블록(1310)이 복수 개 구비되는 경우, 로우 디코더(1340) 및 컬럼 디코더(1350)는 복수의 셀 블록들이 서로 대칭되도록 복수의 셀 블록들을 분할하며 배치될 수도 있다. 이러한 경우, 복수의 셀 블록들이 로우 디코더(1340) 및 컬럼 디코더(1350)에 의해 분할되는 것은, 복수의 주변 회로 블록들(1320, 1330)이 로우 디코더(1340) 및 컬럼 디코더(1350)에 의해 분할되는 것과 동일하게 이루어질 수 있다. 다만, 복수의 주변 회로 블록들(1320, 1330)은 로우 디코더(1340) 및 컬럼 디코더(1350)와 동일한 평면(복수의 셀 블록들의 하부)에 위치하는 반면, 복수의 셀 블록들은 로우 디코더(1340) 및 컬럼 디코더(1350)와 다른 평면(복수의 셀 블록들은 로우 디코더(1340) 및 컬럼 디코더(1350)의 상부에 위치함)에 위치한다는 점에서 차이가 있을 뿐이다.
복수의 셀 블록들이 로우 디코더(1340) 및 컬럼 디코더(1350)에 의해 분할되는 경우, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터는, 3차원 플래시 메모리(1300)의 평면 내에서 로우 디코더(1340) 및 컬럼 디코더(1350)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터가 로우 디코더(1340) 및 컬럼 디코더(1350)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.
설명된 3차원 플래시 메모리(1300)에 대한 제조 방법의 상세한 설명은 아래의 도 14를 참조하여 기재하기로 한다.
도 14는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S1410 내지 S1420)을 통해 제조되는 3차원 플래시 메모리는 도 13을 참조하여 상술된 구조를 갖게 될 수 있다.
도 14를 참조하면, 단계(S1410)에서 제조 시스템은, 3차원 플래시 메모리의 평면 내에서 로우 디코더 및 컬럼 디코더를 T자형으로 배치하여, 복수의 주변 회로 블록들이 형성될 영역들을 T자형에 의한 두 개의 분면들에 대칭되도록 분할할 수 있다. 일례로, 제조 시스템은 3차원 플래시 메모리의 평면 내에서 컬럼 디코더가 수평 방향에 위치하도록 생성하고 로우 디코더가 컬럼 디코더의 중간 지점으로부터 일 지점까지 수직 방향으로 위치하도록 생성할 수 있다.
이에, 단계(S1420)에서 제조 시스템은, 로우 디코더 및 컬럼 디코더에 의해 서로 대칭되도록 복수의 주변 회로 블록들을 영역들에 분할하며 형성할 수 있다.
그 후, 단계(S1430)에서 제조 시스템은, 복수의 주변 회로 블록들의 상부에 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록을 형성할 수 있다.
이상, 단계(S1410)에서 제조 시스템은 로우 디코더 및 컬럼 디코더를 T자형으로 배치하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 형성될 영역들이 서로 대칭되도록 영역들을 분할하는 것을 전제로, 다양한 형상으로 로우 디코더 및 컬럼 디코더를 생성할 수 있다.
도 16a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이고, 도 16b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 16a 내지 16b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1600)는 기판(1610), 복수의 메모리 셀 스트링들(1620), 복수의 워드 라인들(1630), 적어도 하나의 매몰형 소스 라인(1640) 및 적어도 하나의 워드 라인 분리 슬릿(Slit)(1650)을 포함한다.
기판(1610)은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.
복수의 메모리 스트링들(1620) 각각은 기판(1610) 상 일 방향(예컨대, Z 방향)으로 연장 형성되며 그 상부에 배치되는 드레인 라인(미도시)을 포함한 채 채널층(1621) 및 전하 저장층(1622)을 포함할 수 있다. 채널층(1621)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 전하 저장층(1622)은, 채널층(1621)을 감싸도록 형성된 채 복수의 워드 라인들(1630)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 전하 저장층(1622)이 기판(1610)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성(기판(210)에 대해 수직 방향으로 연장 형성)되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(1610)과 평행하며 복수의 워드 라인(1630)들과 접촉되는 수평 요소도 더 포함할 수 있다.
이와 같은 채널층(1621) 및 전하 저장층(1622)은, 복수의 워드 라인들(1630)에 대응하는 복수의 메모리 셀들을 구성하는 바 메모리 셀 스트링으로 명명될 수 있다.
복수의 워드 라인들(1630)은 복수의 메모리 셀 스트링들(1620)에 대해 수직 방향으로 연결된 채 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금)과 같은 전도성 물질로 형성되어 워드 라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 워드 라인들(1630) 사이에는 복수의 메모리 셀 스트링들(1620)에 대해 수직 방향으로 연결되는 복수의 절연층들(1660)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 워드 라인들(1630)과 교번하며 개재될 수 있다.
적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)에 매몰된 채 복수의 메모리 셀 스트링들(1620)에 대한 소스 전극으로 사용되며, 기판(1610)과 구분되는 전도성 물질로 형성될 수 있다. 이 때, 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)에서 복수의 메모리 셀 스트링들(1620)이 형성되는 영역을 제외한 영역에 매몰된 채 형성될 수 있다.
예를 들어, 적어도 하나의 매몰형 소스 라인(1610)은 기판(1610)의 일부 영역에 불순물이 도핑되어 소스 전극의 기능을 담당하도록 형성되는 것이 아닌, 기판(1610)을 구성하는 물질인 단결정질의 실리콘 또는 폴리 실리콘과 구분되도록 독립적인 전도성 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 등)로 수평 방향인 일 방향(예컨대, Y 방향)으로 기판(1610)에 매몰되며 연장 형성될 수 있다.
이처럼 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)의 상부로 높이를 갖는 단차없이 기판(1610)에 매몰되며 형성됨으로써, 도 15a 및 15b를 참조하여 설명된 기판의 상부로 높이를 갖는 단차있는 공통의 소스 라인과 비교하여 그 제조 공정의 복잡도가 현저히 낮아질 수 있다.
또한, 적어도 하나의 매몰형 소스 라인(1640)은 복수의 메모리 셀 스트링들(1620)에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 가질 수 있다. 일례로, 적어도 하나의 매몰형 소스 라인(1640)은 복수의 메모리 셀 스트링들(1620)에 의해 공통의 소스 전극으로 사용될 수 있는 전류, 전압 특성과 관련된 조건을 만족시키는 것을 전제로 가장 최소화된 폭을 가질 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리(1600)는 기존 공통의 소스 라인의 폭과 비교하여 현저하게 좁아진 폭의 적어도 하나의 매몰형 소스 라인(1640)을 포함함으로써, 복수의 메모리 셀 스트링들(1620)의 셀 집적도를 향상시킬 수 있다.
또한, 적어도 하나의 매몰형 소스 라인(1640)은 복수의 메모리 셀 스트링들(1620)과 연결됨에 있어, 기판(1610)을 경유할 수 있다. 예를 들어, 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)에 매몰된 배선(미도시)을 통해 복수의 메모리 셀 스트링들(1620)과 연결될 수 있다.
이에, 일 실시예에 따른 3차원 플래시 메모리(1600)는 메모리 셀 스트링의 상부에 배치되는 외부 배선을 통해 공통의 소스 라인이 메모리 셀 스트링과 연결되는 기존의 3차원 플래시 메모리에 비교하여 배선 레이아웃 설계를 단순화하는 효과를 도모할 수 있다.
이 때, 적어도 하나의 매몰형 소스 라인(1640)의 상부에는 후술되는 적어도 하나의 워드 라인 분리 슬릿(Slit)(1650)이 위치할 수 있으나 이에 제한되거나 한정되지 않고, 하나의 워드 라인 분리 슬릿(Slit)(1650)은 기판(1610) 상에서 적어도 하나의 매몰형 소스 라인(1640)의 위치와 무관하게 위치할 수 있다.
적어도 하나의 워드 라인 분리 슬릿(1650)은 복수의 워드 라인들(1630)을 분리하는 구성요소로서, 보다 상세하게, 복수의 워드 라인들(1630)이 분리된 부분들(1631, 1632)이 복수의 메모리 블록들(1611, 1612)별로 이격되도록 복수의 워드 라인들(1630)에 대해 수직 방향으로 연장 형성되어 복수의 워드 라인들(1630)을 분리할 수 있다. 여기서, 복수의 메모리 블록들(1611, 1612)은 복수의 메모리 셀 스트링들(1620)이 임의의 개수로 그룹핑되어 형성될 수 있다.
이 때, 적어도 하나의 워드 라인 분리 슬릿(1650)이 복수의 워드 라인들(1630)에 대해 수직 방향으로 연장 형성되는 깊이는, 복수의 워드 라인들(1630)에 대응하는 영역의 깊이만큼일 수 있다. 즉, 적어도 하나의 워드 라인 분리 슬릿(1650)은 복수의 워드 라인들(1630)에 대응하는 영역의 깊이만큼 수직 방향으로 연장 형성된 채 복수의 워드 라인들(1630)을 분리하며 잘라냄으로써, 복수의 워드 라인들(1630)이 분리된 부분들(1631, 1632)이 서로 연결되지 않도록 할 수 있다.
이하, 적어도 하나의 워드 라인 분리 슬릿(1650)이 복수의 워드 라인들(1630)을 분리한다는 것은, 복수의 워드 라인들(1630)이 분리된 부분들(1631, 1632)을 복수의 메모리 블록들(1611, 1612)에 대응시키며 서로 전기적으로 분리하는 것을 의미한다. 이에, 적어도 하나의 워드 라인 분리 슬릿(1650)은 내부 공간이 빈 트렌치(Trench) 또는 홀(Hole)의 형상으로 형성되는 가운데, 그 내부 공간에 절연 물질이 충진된 구조를 가질 수 있다.
또한, 적어도 하나의 워드 라인 분리 슬릿(1650)은 복수의 워드 라인들(1630)을 형성하는 전도성 물질이 삽입되는 통로로 사용될 수도 있다. 보다 상세하게, 적어도 하나의 워드 라인 분리 슬릿(1650)은 복수의 워드 라인(1630)이 형성 완료되기 이전까지 내부 공간이 빈 트렌치 또는 홀의 형상을 유지하여 복수의 워드 라인들(1630)을 형성하는 과정에서 전도성 물질이 삽입되는 통로로 사용된 이후에, 복수의 워드 라인들(1630)이 형성된 이후에 절연막이 내부 공간에 충진된 구조를 갖게 될 수 있다.
또한, 적어도 하나의 워드 라인 분리 슬릿(1650)은 복수의 워드 라인들(1630)을 분리할 수 있는 조건을 만족시키는 아래 최소화된 폭을 가질 수 있다.
이러한 경우, 복수의 워드 라인들(1630) 및 적어도 하나의 매몰형 소스 라인(1640)이 단일 공정으로 동시에 형성된다면, 적어도 하나의 워드 라인 분리 슬릿(1650)은 복수의 워드 라인들(1630) 및 적어도 하나의 매몰형 소스 라인(1640)을 형성하는 전도성 물질이 삽입되는 통로로 사용되기 위하여 적어도 하나의 매몰형 소스 라인(1640)의 상부에 위치할 수 있다(기판(1610) 상 적어도 하나의 워드 라인 분리 슬릿(1650)의 하단에 위치하는 영역에 적어도 하나의 매몰형 소스 라인(1640)이 위치함).
그러나 이에 제한되거나 한정되지 않고, 3차원 플래시 메모리(1600)는 복수의 워드 라인들(1630)을 형성하는 전도성 물질이 삽입되는 통로로 별도의 구성요소를 포함할 수 있다. 이에 대한 상세한 설명은 도 19를 참조하여 기재하기로 한다.
또한, 3차원 플래시 메모리(1600)는 적어도 하나의 SSL 분리 슬릿(1670)을 더 포함할 수 있다. 적어도 하나의 SSL 분리 슬릿(1670)은 복수의 워드 라인들(1630)의 상단에 위치하는 적어도 하나의 SSL(String selection line)(280)을 분리하는 구성요소로서, 보다 상세하게, 복수의 메모리 블록들(1611, 1612) 각각 내에서 적어도 하나의 SSL(1633)이 분리된 부분들(1681, 1682)이 서로 이격되도록 적어도 하나의 SSL(1680)에 대해 수직 방향으로 연장 형성되어 적어도 하나의 SSL(1680)을 분리할 수 있다.
이 때, 적어도 하나의 SSL 분리 슬릿(1670)이 적어도 하나의 SSL(1680)에 대해 수직 방향으로 연장 형성되는 깊이는, 적어도 하나의 SSL(1680)에 대응하는 영역의 깊이만큼일 수 있다. 즉, 적어도 하나의 SSL 분리 슬릿(1670)은 적어도 하나의 SSL(1680)에 대응하는 영역의 깊이만큼 수직 방향으로 연장 형성된 채 적어도 하나의 SSL(1680)을 분리하며 잘라냄으로써, 적어도 하나의 SSL(1680)이 분리된 부분들(1681, 1682)이 서로 연결되지 않도록 할 수 있다.
이하, 적어도 하나의 SSL 분리 슬릿(1670)이 적어도 하나의 SSL(1680)을 분리한다는 것은, 적어도 하나의 SSL(1680)이 분리된 부분들(1681, 1682)을 서로 전기적으로 분리하는 것을 의미한다. 이에, 적어도 하나의 SSL 분리 슬릿(1670)은 내부 공간을 갖는 트렌치(Trench) 또는 홀(Hole)의 형상으로 형성되는 가운데, 그 내부 공간에 절연 물질이 충진된 구조를 가질 수 있다.
또한, 적어도 하나의 SSL 분리 슬릿(1670)은 적어도 하나의 SSL(1680)을 분리할 수 있는 조건을 만족시키는 아래 최소화된 폭을 가질 수 있다.
이와 같은 구조의 적어도 하나의 워드 라인 분리 슬릿(1650) 및 적어도 하나의 SSL 분리 슬릿(1670)을 포함하는 3차원 플래시 메모리(1600)의 제조 방법에 대해서는 아래의 도 17을 참조하여 설명하기로 한다.
도 17은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 18a 내지 18f는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 17 및 18a 내지 18f를 참조하여 설명되는 제조 방법은 도 16a 내지 16b를 참조하여 설명된 3차원 플래시 메모리(1600)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 17 및 18a 내지 18f를 참조하면, 단계(S1710)에서 제조 시스템은, 도 18a와 같이 반도체 구조체(1800)를 준비한다. 여기서, 반도체 구조체(1800)는 기판(1810) 상 일 방향으로 연장 형성되는 채널층(1821) 및 전하 저장층(1822)을 각각 포함하는 복수의 메모리 셀 스트링들(1820), 복수의 메모리 셀 스트링들(1820)에 대해 수직 방향으로 연결되는 복수의 희생층들(1830), 기판(1810)에 매몰된 적어도 하나의 매몰형 소스 라인(1840) 및 적어도 하나의 워드 라인 분리 슬릿(1850)을 포함한다.
이러한 반도체 구조체(1800)를 준비함에 있어, 제조 시스템은 기판(1810)과 구분되는 전도성 물질로 적어도 하나의 매몰형 소스 라인(1840)을 기판(1810)에 매몰 형성할 수 있으며, 복수의 메모리 셀 스트링들(1820)과 적어도 하나의 매몰형 소스 라인(1840)을 기판(1810)을 통해(보다 정확하게는 기판(1810)에 매몰된 배선(미도시)을 통해) 연결할 수 있다.
이 때, 적어도 하나의 매몰형 소스 라인(1840)을 매몰 형성함에 있어, 제조 시스템은 적어도 하나의 매몰형 소스 라인(1840)이 복수의 메모리 셀 스트링들(1820)에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 갖도록 적어도 하나의 매몰형 소스 라인(1840)을 기판(1810)에 매몰 형성할 수 있다.
또한, 반도체 구조체(1800)를 준비함에 있어, 제조 시스템은 복수의 희생층들(1830)이 분리된 부분들(1831, 1832)이 복수의 메모리 블록들(1811, 1812)별로 이격되도록 적어도 하나의 워드 라인 분리 슬릿(1850)을 복수의 희생층들(1830)에 대해 수직 방향으로 연장 형성하여 복수의 희생층들(1830)을 분리할 수 있다.
이 때, 단계(S1710)에서 준비되는 반도체 구조체(1800)에 포함되는 적어도 하나의 워드 라인 분리 슬릿(1850)은 후술되는 단계들(S1720 내지 S1730)에서 통로로 사용되어야 하므로, 내부 공간이 빈 트렌치 또는 홀의 형상으로 형성되어 있을 수 있다.
이어서, 단계(S1720)에서 제조 시스템은, 도 18b와 같이 반도체 구조체(1800)에서 적어도 하나의 워드 라인 분리 슬릿(1850)을 통해 복수의 희생층들(1830)을 제거한다.
도면 상에서는 적어도 하나의 워드 라인 분리 슬릿(1850)이 반도체 구조체(1800)를 준비하는 과정에서 이미 반도체 구조체(1800)에 형성되어 있는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 단계(S1710)에서 적어도 하나의 워드 라인 분리 슬릿(1850)이 형성되지 않은 반도체 구조체(1800)가 준비된 이후, 단계(S1710) 이후의 별도의 단계(미도시)를 통해 적어도 하나의 워드 라인 분리 슬릿(1850)이 반도체 구조체(1800)에 형성될 수도 있다.
그 다음, 단계(S1730)에서 제조 시스템은, 적어도 하나의 워드 라인 분리 슬릿(1850)을 이용하여, 복수의 희생층들(1830)이 제거된 공간(1833)에 복수의 워드 라인들(1834)을 형성한다. 일례로, 제조 시스템은 도 18c와 같이 적어도 하나의 워드 라인 분리 슬릿(1850)을 통로로 이용하여, 복수의 희생층들(1830)이 제거된 공간(1833)에 전도성 물질을 삽입함으로써, 복수의 워드 라인들(1834)을 형성할 수 있다.
여기서, 적어도 하나의 워드 라인 분리 슬릿(1850)은 반도체 구조체(1800)를 준비하는 단계(S1710)에서 복수의 희생층들(1830)을 분리하는 구조를 갖게 됨에 따라, 복수의 워드 라인들(1834)을 형성하는 단계(S1730)가 수행된 이후에 복수의 워드 라인들(1834)을 분리하게 될 수 있다. 즉, 적어도 하나의 워드 라인 분리 슬릿(1850)은 복수의 워드 라인들(1834)이 분리된 부분들(1835, 1836)이 복수의 메모리 블록들(1811, 1812)별로 이격되도록 복수의 워드 라인들(1834)에 대해 수직 방향으로 연장 형성되어 복수의 워드 라인들(1834)을 분리할 수 있다.
그 후, 도 17에 도시된 플로우 차트 상 별도의 단계로 도시되지는 않았으나, 제조 시스템은, 도 18d와 같이 복수의 워드 라인들(1834)이 형성된 이후에 적어도 하나의 워드 라인 분리 슬릿(1850) 내에 절연막을 충진할 수 있다.
또한, 도 17에 도시된 플로우 차트 상 별도의 단계로 도시되지는 않았으나, 제조 시스템은, 단계(S1730) 이후에 복수의 워드 라인들(1834)의 상단에 위치하는 적어도 하나의 SSL(String selection line)(1860)을 분리하는 적어도 하나의 SSL 분리 슬릿(1870)을 형성할 수 있다. 보다 상세하게, 제조 시스템은 복수의 메모리 블록들(1811, 1812) 각각 내에서 적어도 하나의 SSL(1860)이 분리된 부분들(1861, 1862) 서로 이격되도록 적어도 하나의 SSL 분리 슬릿(1870)을 적어도 하나의 SSL(1860)에 대해 수직 방향으로 연장 형성하여 적어도 하나의 SSL(1860)을 분리할 수 있다.
이 때, 제조 시스템은 적어도 하나의 워드 라인 분리 슬릿(1850)이 형성되는 것과 유사한 과정을 통해 적어도 하나의 SSL 분리 슬릿(1870)을 형성할 수 있다. 일례로, 제조 시스템은 도 18e와 같이 내부가 빈 트렌치 또는 홀의 형상을 갖는 적어도 하나의 SSL 분리 슬릿(1870)의 내부 공간을 형성한 뒤, 도 18f와 같이 그 내부 공간에 절연막을 충진하여 적어도 하나의 SSL 분리 슬릿(1870)을 형성할 수 있다.
이상, 적어도 하나의 매몰형 소스 라인(1840)과 복수의 워드 라인들(1834)이 각기 다른 단계(공정)을 통해 형성되는 것으로 설명되었으나, 적어도 하나의 매몰형 소스 라인(1840)과 복수의 워드 라인들(1834)은 동일한 단계(공정)을 통해 일괄적으로 형성될 수 있다.
예를 들어, 제조 시스템은 단계(S1710)에서 적어도 하나의 매몰형 소스 라인(1840) 대신에 적어도 하나의 매몰형 희생 라인을 포함하는 반도체 구조체(1800)를 준비함으로써, 단계(S1720)에서 적어도 하나의 워드 라인 분리 슬릿(1850)을 통해 복수의 희생층들(1830)과 적어도 하나의 매몰형 희생 라인을 제거할 수 있다. 이를 위해, 적어도 하나의 워드 라인 분리 슬릿(1850)은 적어도 하나의 매몰형 희생 라인의 상부에 위치할 수 있다. 이어서, 제조 시스템은 단계(S1730)에서 적어도 하나의 워드 라인 분리 슬릿(1850)을 통해, 복수의 희생층들(1830)이 제거된 공간과 적어도 하나의 매몰형 희생 라인이 제거된 공간에 각각 전도성 물질을 주입함으로써, 복수의 워드 라인들(1834)과 적어도 하나의 매몰형 소스 라인(1840)을 동시에 형성할 수 있다.
도 19a는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이고, 도 19b는 다른 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이다.
도 19a 내지 19b를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1900)는 도 16을 참조하여 설명된 3차원 플래시 메모리(1600)와 동일하게 기판(1910), 복수의 메모리 셀 스트링들(1920), 복수의 워드 라인들(1930), 적어도 하나의 매몰형 소스 라인(1940), 적어도 하나의 워드 라인 분리 슬릿(1950) 및 적어도 하나의 SSL 분리 슬릿(1960)의 구성요소들을 포함하나, 적어도 하나의 워드 라인 형성용 패턴(1970)을 더 포함한다는 점에서만 차별화된다.
적어도 하나의 워드 라인 형성용 패턴(1970)은 복수의 워드 라인들(1930)을 형성하는 전도성 물질이 삽입되는 통로로 사용되도록 복수의 워드 라인들(1930)에 대해 수직 방향으로 연장 형성될 수 있다. 이를 위해, 적어도 하나의 워드 라인 형성용 패턴(1970)은 복수의 워드 라인들(1930)에 대응하는 영역만큼의 깊이를 가지며 복수의 워드 라인들(1930)에 대해 수직 방향으로 연장 형성될 수 있으며, 3차원 플래시 메모리(1900)의 평면 상에서 임의의 위치에 배치될 수 있다.
이처럼 적어도 하나의 워드 라인 형성용 패턴(1970)이 포함됨에 따라, 3차원 플래시 메모리(1900)에 포함되는 적어도 하나의 워드 라인 분리 슬릿(1950)은 복수의 워드 라인들(1930)을 형성하는 전도성 물질이 삽입되는 통로로 사용되지 않을 수 있다.
도 20은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 21a 내지 21f는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 20 및 21a 내지 21f를 참조하여 설명되는 제조 방법은 도 19a 내지 19b를 참조하여 설명된 3차원 플래시 메모리(1900)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 20 및 21a 내지 21f를 참조하면, 단계(S2010)에서 제조 시스템은, 도 21a와 같이 반도체 구조체(2100)를 준비한다. 여기서, 반도체 구조체(2100)는 기판(2110) 상 일 방향으로 연장 형성되는 채널층(2121) 및 전하 저장층(2122)을 각각 포함하는 복수의 메모리 셀 스트링들(2120), 복수의 메모리 셀 스트링들(2120)에 대해 수직 방향으로 연결되는 복수의 희생층들(2130), 기판(2110)에 매몰된 적어도 하나의 매몰형 소스 라인(2140) 및 적어도 하나의 워드 라인 분리 슬릿(2150)을 포함한다.
이러한 반도체 구조체(2100)를 준비함에 있어, 제조 시스템은 기판(2110)과 구분되는 전도성 물질로 적어도 하나의 매몰형 소스 라인(2140)을 기판(710)에 매몰 형성할 수 있으며, 복수의 메모리 셀 스트링들(720)과 적어도 하나의 매몰형 소스 라인(2140)을 기판(2110)을 통해(보다 정확하게는 기판(2110)에 매몰된 배선(미도시)을 통해) 연결할 수 있다.
이 때, 적어도 하나의 매몰형 소스 라인(2140)을 매몰 형성함에 있어, 제조 시스템은 적어도 하나의 매몰형 소스 라인(2140)이 복수의 메모리 셀 스트링들(2120)에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 갖도록 적어도 하나의 매몰형 소스 라인(2140)을 기판(2110)에 매몰 형성할 수 있다.
또한, 반도체 구조체(2100)를 준비함에 있어, 제조 시스템은 복수의 희생층들(2130)이 분리된 부분들(2131, 2132)이 복수의 메모리 블록들(2111, 2112)별로 이격되도록 적어도 하나의 워드 라인 분리 슬릿(2150)을 복수의 희생층들(2130)에 대해 수직 방향으로 연장 형성하여 복수의 희생층들(2130)을 분리할 수 있다.
이 때, 단계(S2010)에서 준비되는 반도체 구조체(2100)에 포함되는 적어도 하나의 워드 라인 분리 슬릿(2150)은 후술되는 단계들(S2030 내지 S2040)에서 통로로 사용될 필요가 없으므로 내부 공간에 절연막이 충진된 형상으로 형성될 수 있다.
이어서, 단계(S2020)에서 제조 시스템은, 도 21b와 같이 반도체 구조체(2100)에 복수의 희생층들(2130)에 대해 수직 방향으로 적어도 하나의 워드 라인 형성용 패턴(2160)을 연장 형성한다. 적어도 하나의 워드 라인 형성용 패턴(2160)은 후술되는 단계들(S2030 내지 S2040)에서 통로로 사용되어야 하므로, 내부 공간이 빈 트렌치 또는 홀의 형상을 가질 수 있다.
그 다음, 단계(S2030)에서 제조 시스템은, 도 21c와 같이 적어도 하나의 워드 라인 형성용 패턴(2160)을 통해 복수의 희생층들(2130)을 제거한다.
그 다음, 단계(S2040)에서 제조 시스템은, 적어도 하나의 워드 라인 형성용 패턴(2160)을 이용하여, 복수의 희생층들(2130)이 제거된 공간(2133)에 복수의 워드 라인들(2134)을 형성한다. 일례로, 제조 시스템은 도 21d와 같이 적어도 하나의 워드 라인 형성용 패턴(2160)을 통로로 이용하여, 복수의 희생층들(2130)이 제거된 공간(2133)에 전도성 물질을 삽입함으로써, 복수의 워드 라인들(2134)을 형성할 수 있다.
여기서, 적어도 하나의 워드 라인 분리 슬릿(2150)은 반도체 구조체(2100)를 준비하는 단계(S2010)에서 복수의 희생층들(2130)을 분리하는 구조를 갖게 됨에 따라, 복수의 워드 라인들(2134)을 형성하는 단계(S2140)가 수행된 이후에 복수의 워드 라인들(2134)을 분리하게 될 수 있다. 즉, 적어도 하나의 워드 라인 분리 슬릿(2150)은 복수의 워드 라인들(2134)이 분리된 부분들(2135, 2136)이 복수의 메모리 블록들(2111, 2112)별로 이격되도록 복수의 워드 라인들(2134)에 대해 수직 방향으로 연장 형성되어 복수의 워드 라인들(2134)을 분리할 수 있다.
또한, 단계(S2040)에서 제조 시스템은 복수의 워드 라인들(2134)을 형성한 뒤에, 적어도 하나의 워드 라인 형성용 패턴(2160)의 빈 내부 공간에 절연막을 충진할 수 있다.
그 후, 도 20에 도시된 플로우 차트 상 별도의 단계로 도시되지는 않았으나, 제조 시스템은, 단계(S2040) 이후에 복수의 워드 라인들(2134)의 상단에 위치하는 적어도 하나의 SSL(String selection line)(2170)을 분리하는 적어도 하나의 SSL 분리 슬릿(2180)을 형성할 수 있다. 보다 상세하게, 제조 시스템은 복수의 메모리 블록들(2111, 2112) 각각 내에서 적어도 하나의 SSL(2170)이 분리된 부분들(2171, 2172) 서로 이격되도록 적어도 하나의 SSL 분리 슬릿(2180)을 적어도 하나의 SSL(2170)에 대해 수직 방향으로 연장 형성하여 적어도 하나의 SSL(2170)을 분리할 수 있다.
이 때, 제조 시스템은 적어도 하나의 워드 라인 분리 슬릿(2150)이 형성되는 것과 유사한 과정을 통해 적어도 하나의 SSL 분리 슬릿(2180)을 형성할 수 있다. 일례로, 제조 시스템은 도 21e와 같이 빈 트렌치 또는 홀의 형상을 갖는 적어도 하나의 SSL 분리 슬릿(2180)의 내부 공간을 형성한 뒤, 도 21f와 같이 그 내부 공간에 절연막을 충진하여 적어도 하나의 SSL 분리 슬릿(2180)을 형성할 수 있다.
이상, 적어도 하나의 매몰형 소스 라인(2150)과 복수의 워드 라인들(2134)이 각기 다른 단계(공정)을 통해 형성되는 것으로 설명되었으나, 적어도 하나의 매몰형 소스 라인(750)과 복수의 워드 라인들(734)은 동일한 단계(공정)을 통해 일괄적으로 형성될 수 있다.
예를 들어, 제조 시스템은 단계(S2010)에서 적어도 하나의 매몰형 소스 라인(2150) 대신에 적어도 하나의 매몰형 희생 라인을 포함하는 반도체 구조체(2100)를 준비함으로써, 단계(S2030)에서 적어도 하나의 워드 라인 형성용 패턴(2160)을 통해 복수의 희생층들(2130)과 적어도 하나의 매몰형 희생 라인을 제거할 수 있다. 이를 위해, 적어도 하나의 워드 라인 형성용 패턴(2160)은 적어도 하나의 매몰형 희생 라인의 상부에 위치할 수 있다. 이어서, 제조 시스템은 단계(S2040)에서 적어도 하나의 워드 라인 형성용 패턴(2160)을 통해, 복수의 희생층들(2130)이 제거된 공간과 적어도 하나의 매몰형 희생 라인이 제거된 공간에 각각 전도성 물질을 주입함으로써, 복수의 워드 라인들(2134)과 적어도 하나의 매몰형 소스 라인(2140)을 동시에 형성할 수 있다.
또한, 이상 적어도 하나의 워드 라인 분리 슬릿(2150)이 형성된 이후에 적어도 하나의 워드 라인 형성용 패턴(2160)이 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 적어도 하나의 워드 라인 형성용 패턴(2160)이 형성된 이후에 적어도 하나의 워드 라인 분리 슬릿(2150)이 형성될 수도 있다.
예를 들어, 제조 시스템은 단계(S2010)에서 적어도 하나의 워드 라인 분리 슬릿(2150)이 형성되지 않은 반도체 구조체(2100)를 준비하고 단계들(S2120 내지 S2140)을 수행한 이후에, 적어도 하나의 워드 라인 분리 슬릿(2150) 및 적어도 하나의 SSL 분리 슬릿(2180)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 효율적인 워드 라인 연결 구조가 적용된 3차원 플래시 메모리에 있어서,
    일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링;
    상기 적어도 하나의 메모리 셀 스트링과 수직으로 연결되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들의 하부에 위치하는 로우 디코더(Row Decoder)
    를 포함하고,
    상기 복수의 워드 라인들 각각은,
    상기 복수의 워드 라인들 각각의 콘택트(Contact)와 연결되는 플러그 비아(Plug Via)를 통해 상기 로우 디코더와 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 복수의 워드 라인들 각각의 플러그 비아는,
    상기 복수의 워드 라인들의 평면 상에서 상기 복수의 워드 라인들 각각을 관통하며 상기 로우 디코더와 접촉되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 복수의 워드 라인들 각각의 플러그 비아는,
    상기 복수의 워드 라인들 각각과 평면 상에서 격리되는 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 복수의 워드 라인들 각각의 플러그 비아는,
    상기 복수의 워드 라인들 각각과의 사이에 형성되는 산화막에 의해 상기 복수의 워드 라인들 각각과 평면 상에서 격리되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 복수의 워드 라인들 각각의 플러그 비아가 상기 복수의 워드 라인들 각각의 콘택트와 연결되는 복수의 연결 배선들은,
    상기 복수의 워드 라인들의 평면 내에 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리에 있어서,
    기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록;
    상기 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들;
    상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 로우 디코더(Row Decoder); 및
    상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 컬럼 디코더(Column Decoder)
    를 포함하고,
    상기 로우 디코더 및 상기 컬럼 디코더는,
    상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 로우 디코더 및 상기 컬럼 디코더는,
    상기 3차원 플래시 메모리의 평면 내에서 십자형(Cross shape)으로 배치되어, 상기 십자형에 의한 사분면(Quadrant)에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 로우 디코더 및 상기 컬럼 디코더는,
    상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더가 수직 방향으로 위치하고 상기 컬럼 디코더가 상기 로우 디코더의 중간 지점을 가로지르며 수평 방향으로 위치함에 따라, 상기 십자형으로 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제6항에 있어서,
    상기 로우 디코더 및 상기 컬럼 디코더는,
    상기 3차원 플래시 메모리의 평면 내에서 T자형으로 배치되어, 상기 T자형에 의한 두 개의 분면들에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제9항에 있어서,
    상기 로우 디코더 및 상기 컬럼 디코더는,
    상기 3차원 플래시 메모리의 평면 내에서 상기 컬럼 디코더가 수평 방향으로 위치하고 상기 로우 디코더가 상기 컬럼 디코더의 중간 지점으로부터 일 지점까지 수직 방향으로 위치함에 따라, 상기 T자형으로 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 집적도를 개선한 3차원 플래시 메모리에 있어서,
    기판 상 일 발향으로 연장 형성되는 채널층 및 전하 저장층을 각각 포함하는 복수의 메모리 셀 스트링들;
    상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결되는 복수의 워드 라인들;
    상기 기판에 매몰된 적어도 하나의 매몰형 소스 라인; 및
    상기 복수의 워드 라인들을 분리하는 적어도 하나의 워드 라인 분리 슬릿(Slit)
    을 포함하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 적어도 하나의 워드 라인 분리 슬릿은,
    상기 복수의 워드 라인들이 분리된 부분들이 복수의 메모리 블록들-상기 복수의 메모리 블록들은 상기 복수의 메모리 셀 스트링들이 임의의 개수로 그룹핑되어 형성됨-별로 이격되도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되어 상기 복수의 워드 라인들을 분리하는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제12항에 있어서,
    상기 적어도 하나의 워드 라인 분리 슬릿은,
    상기 복수의 워드 라인들에 대응하는 영역의 깊이만큼 수직 방향으로 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 제12항에 있어서,
    상기 복수의 워드 라인들의 상단에 위치하는 적어도 하나의 SSL(String selection line)을 분리하는 적어도 하나의 SSL 분리 슬릿
    을 더 포함하는 3차원 플래시 메모리.
  15. 제11항에 있어서,
    상기 적어도 하나의 워드 라인 분리 슬릿은,
    상기 복수의 워드 라인들을 형성하는 전도성 물질이 삽입되는 통로로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
PCT/KR2021/008499 2020-07-24 2021-07-05 집적도를 개선한 3차원 플래시 메모리 Ceased WO2022019522A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/005,929 US12628348B2 (en) 2020-07-24 2021-07-05 Three-dimensional flash memory having improved integration density

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR1020200092124A KR102424408B1 (ko) 2020-07-24 2020-07-24 효율적인 워드 라인 연결 구조가 적용된 3차원 플래시 메모리
KR10-2020-0092124 2020-07-24
KR10-2020-0107043 2020-08-25
KR1020200107043A KR102446185B1 (ko) 2020-08-25 2020-08-25 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리
KR10-2020-0109573 2020-08-28
KR1020200109573A KR102509656B1 (ko) 2020-08-28 2020-08-28 집적도를 개선한 3차원 플래시 메모리

Publications (1)

Publication Number Publication Date
WO2022019522A1 true WO2022019522A1 (ko) 2022-01-27

Family

ID=79729268

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/008499 Ceased WO2022019522A1 (ko) 2020-07-24 2021-07-05 집적도를 개선한 3차원 플래시 메모리

Country Status (2)

Country Link
US (1) US12628348B2 (ko)
WO (1) WO2022019522A1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027160A (ja) * 1983-07-25 1985-02-12 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH10256512A (ja) * 1998-03-30 1998-09-25 Hitachi Ltd 半導体装置
JP2014038686A (ja) * 2012-08-17 2014-02-27 Samsung Electronics Co Ltd 磁気抵抗メモリ装置の配置構造
KR20180042358A (ko) * 2015-11-20 2018-04-25 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US20200227347A1 (en) * 2019-01-16 2020-07-16 SK Hynix Inc. Semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7060554B2 (en) * 2003-07-11 2006-06-13 Advanced Micro Devices, Inc. PECVD silicon-rich oxide layer for reduced UV charging
KR101736982B1 (ko) 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101755234B1 (ko) 2010-08-26 2017-07-07 삼성전자 주식회사 비휘발성 메모리 장치
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9818759B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102637643B1 (ko) 2016-05-12 2024-02-19 삼성전자주식회사 반도체 소자
KR102462503B1 (ko) 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102634441B1 (ko) 2018-10-25 2024-02-06 에스케이하이닉스 주식회사 반도체 장치의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027160A (ja) * 1983-07-25 1985-02-12 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH10256512A (ja) * 1998-03-30 1998-09-25 Hitachi Ltd 半導体装置
JP2014038686A (ja) * 2012-08-17 2014-02-27 Samsung Electronics Co Ltd 磁気抵抗メモリ装置の配置構造
KR20180042358A (ko) * 2015-11-20 2018-04-25 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US20200227347A1 (en) * 2019-01-16 2020-07-16 SK Hynix Inc. Semiconductor memory device

Also Published As

Publication number Publication date
US12628348B2 (en) 2026-05-12
US20230276631A1 (en) 2023-08-31

Similar Documents

Publication Publication Date Title
WO2021261744A1 (ko) 백 게이트를 포함하는 3차원 플래시 메모리
WO2019074177A1 (ko) 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
WO2022059956A1 (ko) 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
WO2011081438A2 (ko) 3차원 구조를 가지는 메모리 및 이의 제조방법
WO2019022369A1 (ko) 3차원 플래시 메모리 및 그 제조 방법
WO2020153813A1 (ko) 에어 갭을 갖는 3차원 플래시 메모리 및 그 제조 방법
WO2019231205A1 (ko) 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
EP2856502A1 (en) Semiconductor package substrate, package system using the same and method for manufacturing thereof
KR100220261B1 (ko) 필드 산화물에 의해 분리된 서로 다른 도전형의 반도체영역을가진반도체장치및그제조방법
WO2022154248A1 (ko) Igzo 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리
WO2022092583A1 (ko) 3차원 플래시 메모리 및 그 제조 방법
WO2020050491A1 (ko) 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
WO2020036327A1 (ko) 쇼트 채널 tft 제작 방법 및 쇼트채널 tft 구조
WO2022014922A1 (ko) 고집적도를 갖는 3차원 플래시 메모리
WO2021225353A1 (ko) 개선된 구조의 3차원 플래시 메모리
WO2025127840A1 (ko) 채널 전류를 증가시키는 구조의 3차원 플래시 메모리
WO2023195684A1 (ko) 스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법
WO2021246664A1 (ko) 누설 전류를 개선하는 3차원 플래시 메모리
WO2020218809A1 (ko) 3차원 플래시 메모리 및 그 동작 방법
WO2022010194A1 (ko) 메모리 동작을 개선한 3차원 플래시 메모리
WO2024167318A1 (ko) 셀 전류를 개선한 구조의 3차원 플래시 메모리
WO2020204614A1 (ko) 3차원 플래시 메모리 및 그 제조 방법
WO2021101288A1 (ko) 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터
WO2024136124A1 (ko) 메모리 소자 및 그 제조 방법
WO2025244431A1 (ko) 백 게이트 배선 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21845804

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21845804

Country of ref document: EP

Kind code of ref document: A1