WO2021251006A1 - センサ装置 - Google Patents

センサ装置 Download PDF

Info

Publication number
WO2021251006A1
WO2021251006A1 PCT/JP2021/016040 JP2021016040W WO2021251006A1 WO 2021251006 A1 WO2021251006 A1 WO 2021251006A1 JP 2021016040 W JP2021016040 W JP 2021016040W WO 2021251006 A1 WO2021251006 A1 WO 2021251006A1
Authority
WO
WIPO (PCT)
Prior art keywords
transfer
side wall
wall portion
charge
pixel
Prior art date
Application number
PCT/JP2021/016040
Other languages
English (en)
French (fr)
Inventor
祐輔 高塚
芳樹 蛯子
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US17/999,868 priority Critical patent/US11885912B2/en
Publication of WO2021251006A1 publication Critical patent/WO2021251006A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/32—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G01S17/36—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated with phase comparison between the received signal and the contemporaneously transmitted signal
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • G01S7/4816—Constructional features, e.g. arrangements of optical elements of receivers alone
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/32—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/491—Details of non-pulse systems
    • G01S7/4912—Receivers
    • G01S7/4913—Circuits for detection, sampling, integration or read-out
    • G01S7/4914—Circuits for detection, sampling, integration or read-out of detector arrays, e.g. charge-transfer gates
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/491—Details of non-pulse systems
    • G01S7/4912—Receivers
    • G01S7/4915—Time delay measurement, e.g. operational details for pixel components; Phase measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present technology relates to a sensor device having pixels for transferring charges accumulated in a photoelectric conversion element to different charge holding units by two transfer transistors, and in particular, a vertical transistor is provided as the transfer transistor.
  • a vertical transistor is provided as the transfer transistor.
  • ToF Time Of Flight
  • ToF method there are a direct ToF (direct ToF) method and an indirect ToF (indirect ToF) method.
  • the light emitted from the light source is reflected by the object, and the reflected light from the object is photoelectrically converted by a photoelectric conversion element such as a photodiode. Then, the signal charge obtained by this photoelectric conversion is distributed to two FDs (floating diffusion: floating diffusion region) by a pair of transfer transistors driven alternately.
  • a photoelectric conversion element such as a photodiode
  • Some sensor devices that measure distance by the indirect ToF method include a vertical transistor in the transfer transistor for charge distribution as described above (see, for example, Patent Document 1 below).
  • the transfer transistor when a vertical transistor is used as the transfer transistor, the area of the side wall portion of the vertical gate electrode portion tends to be large, so that the capacitance of the side wall portion increases, which causes a decrease in the response speed of the transfer transistor. .. As the response speed of the transfer transistor decreases, it becomes difficult to perform the charge distribution operation as described above at high speed.
  • This technology was made in view of the above circumstances, and aims to enable high-speed switching operation of the transfer transistor and to speed up the charge distribution operation.
  • the sensor device includes a photoelectric conversion element that performs photoelectric conversion, a first charge holding unit that holds the charge accumulated in the photoelectric conversion element, a second charge holding unit, and the charge as the first charge.
  • the first and second transfer transistors include a pixel having a first transfer transistor for transferring to a holding unit and a second transfer transistor for transferring the charge to the second charge holding unit, and the first and second transfer transistors are vertical gate electrode units.
  • a transfer side wall portion which is a wall portion on the side of the side wall portion of the vertical gate electrode portion facing the charge transfer path and The oxide film thickness of the reverse side wall portion located on the opposite side is thicker than the oxide film thickness of the transfer side wall portion.
  • the oxide film thickness of the reverse side wall portion is made thicker than the oxide film thickness of the transfer side wall portion as described above, so that the thickness of the gate oxide film is provided for the transfer side wall portion that contributes to charge transfer. It is possible to reduce the side wall capacitance of the vertical gate electrode portion by increasing the oxide film thickness of the reverse side wall portion while setting the thickness suitable for charge transfer.
  • the sensor device according to the present technology described above includes a plurality of the pixels, and at least a part of the oxide film on the reverse side wall portion is also used as the oxide film for inter-pixel separation. This makes it possible to merge the oxide film forming step of the reverse side wall portion with the oxide film forming step for interpixel separation.
  • the oxide film on the reverse side wall portion is also used for shallow trench isolation. This makes it possible to merge the oxide film forming step of the reverse side wall portion with the forming process of shallow trench isolation for interpixel separation.
  • the first and second transfer transistors are arranged at the corners of the diagonal relationship of the pixels in a rectangular shape. This makes it possible to realize a structure in which the oxide film thickness of the reverse side wall portion is thicker than that of the transfer side wall portion by a simple method of increasing the width of the intersection portion of the shallow trench isolation.
  • the sensor device according to the present technology described above is provided with front full trench isolation as a structure for separation between pixels, and the shallow trench isolation and the front full trench isolation have different widths at intersections. It is conceivable to make the configuration thicker than that. By increasing the width of the intersection portion not only for shallow trench isolation but also for front full trench isolation, the frame strength (frame rigidity) of the pixel array portion can be improved.
  • the first and second transfer transistors each have two vertical gate electrode portions, and the electric charge is passed through a region between the two vertical gate electrode portions. It is conceivable to configure the transfer.
  • the charge transfer efficiency can be improved by adopting a structure in which the charge is transferred via the region between the two vertical gate electrodes.
  • the reverse side wall portion has a stepped shape in which the tip portion is offset toward the transfer side wall portion. Be done. This makes it possible to increase the oxide film thickness of the reverse side wall portion while preventing the oxide film thickness of the transfer side wall portion from becoming thick in the process of forming the vertical transistor.
  • the sensor device is provided with a plurality of the pixels, is provided with shallow trench isolation and front full trench isolation as a structure for separation between pixels, and the front full trench isolation is configured of polysilicon. It is conceivable that it was done. This makes it possible to eliminate the step of removing the polysilicon filled in the trench and the step of filling the trench with another material after removing the polysilicon in the process of forming the front full trench isolation.
  • the shallow trench isolation is made of Low-k material.
  • at least a part of the oxide film on the reverse side wall is made of Low-k material.
  • FIG. 5 is an enlarged view showing a part of the cross-sectional structure shown in FIG. 5 in an enlarged manner. It is a figure for demonstrating the outline of the surface process among the formation process of STI and FFTI.
  • FIG. 3 is a plan view of the STI formed on the pixels in the first embodiment. It is explanatory drawing about an example of the width setting of FFTI. It is explanatory drawing about another example of the width setting of FFTI. It is a top view for demonstrating the schematic structure of a pixel as a 2nd Embodiment. It is sectional drawing for demonstrating the schematic structure of a pixel as a 2nd Embodiment. It is sectional drawing for demonstrating the schematic structure of a pixel as a 3rd Embodiment.
  • FIG. 1 is a block diagram for explaining a configuration example of a distance measuring device 10 including a sensor device as a first embodiment according to the present technology.
  • the distance measuring device 10 includes a sensor unit 1 corresponding to the sensor device as the first embodiment, a light emitting unit 2, a control unit 3, a distance image processing unit 4, and a memory 5.
  • the sensor unit 1, the light emitting unit 2, and the control unit 3 are formed on the same substrate and are configured as a sensing module 6.
  • the distance measuring device 10 is a device that performs distance measuring by the ToF (Time of Flight) method. Specifically, the distance measuring device 10 of this example performs distance measuring by an indirect ToF (indirect ToF) method.
  • the indirect ToF method is a distance measuring method that calculates the distance to the object Ob based on the phase difference between the irradiation light Li for the object Ob and the reflected light Lr obtained by reflecting the irradiation light Li by the object Ob. be.
  • the light emitting unit 2 has one or a plurality of light emitting elements as a light source, and emits irradiation light Li for an object Ob.
  • the light emitting unit 2 emits infrared light having a wavelength in the range of, for example, 780 nm to 1000 nm as the irradiation light Li.
  • the control unit 3 controls the light emission operation of the irradiation light Li by the light emitting unit 2.
  • the irradiation light Li light whose intensity is modulated so that the intensity changes in a predetermined cycle is used.
  • the irradiation light Li pulsed light is repeatedly emitted at a predetermined cycle.
  • emission cycle Cl the emission cycle of such pulsed light
  • the period between the emission start timings of the pulsed light when the pulsed light is repeatedly emitted by the emission cycle Cl is referred to as "1 modulation period Pm" or simply "modulation period Pm".
  • the control unit 3 controls the light emitting operation of the light emitting unit 2 so as to emit the irradiation light Li only for a predetermined light emitting period for each modulation period Pm.
  • the emission period Cl is set to be relatively high speed, for example, from several tens of MHz to several hundreds of MHz.
  • the sensor unit 1 receives the reflected light Lr and outputs distance measurement information by the indirect ToF method based on the phase difference between the reflected light Lr and the irradiation light Li.
  • the sensor unit 1 of this example includes a photoelectric conversion element (photodiode PD in this example) and a first transfer gate element (transfer transistor TG-A) for transferring the accumulated charge of the photoelectric conversion element. It has a pixel array unit 11 in which a plurality of pixels Px configured including a second transfer gate element (transfer transistor TG-B) are arranged in two dimensions, and distance measurement information by an indirect ToF method is used for each pixel Px. To get.
  • the information representing the distance measurement information (distance information) for each pixel Px in this way is referred to as a “distance image”.
  • the signal charges accumulated in the photoelectric conversion element in the pixel Px are alternately turned on by the first transfer gate element and the second transfer gate element, and two floating diffusions (FD: FD: It is distributed to the floating diffusion area).
  • the cycle in which the first transfer gate element and the second transfer gate element are alternately turned on is the same as the light emission cycle Cl of the light emitting unit 2. That is, the first transfer gate element and the second transfer gate element are each turned on once every modulation period Pm, and the above-mentioned distribution of the signal charge to the two floating diffusions is performed every modulation period Pm. It is repeated in.
  • the transfer transistor TG-A as the first transfer gate element is turned on during the light emission period of the irradiation light Li in the modulation period Pm
  • the transfer transistor TG-B as the second transfer gate element is the modulation period Pm. It is turned on during the non-emission period of the irradiation light Li in.
  • the emission period Cl is relatively high, the signal charge accumulated in each floating diffusion by one distribution using the first and second transfer gate elements as described above is relatively small. It will be something like that.
  • the emission of the irradiation light Li is repeated several thousand to tens of thousands of times for each distance measurement (that is, for obtaining a distance image for one image), and the sensor unit 1 is described in this way. While the irradiation light Li is repeatedly emitted, the signal charge is repeatedly distributed to each floating diffusion using the first and second transfer gate elements as described above.
  • the control unit 3 controls the light receiving operation by the sensor unit 1 and the light emitting operation by the light emitting unit 2 based on the common clock CLK.
  • the distance image processing unit 4 inputs the distance image obtained by the sensor unit 1, performs predetermined signal processing such as compression coding, and outputs the distance image to the memory 5.
  • the memory 5 is, for example, a storage device such as a flash memory, an SSD (Solid State Drive), or an HDD (Hard Disk Drive), and stores a distance image processed by the distance image processing unit 4.
  • FIG. 2 is a block diagram showing an example of an internal circuit configuration of the sensor unit 1.
  • the sensor unit 1 includes a pixel array unit 11, a transfer gate drive unit 12, a vertical drive unit 13, a system control unit 14, a column processing unit 15, a horizontal drive unit 16, a signal processing unit 17, and a data storage unit 18. It is equipped with.
  • the pixel array unit 11 has a configuration in which a plurality of pixels Px are two-dimensionally arranged in a matrix in the row direction and the column direction.
  • Each pixel Px has a photodiode PD, which will be described later, as a photoelectric conversion element.
  • the details of the circuit configuration of the pixel Px will be described again with reference to FIG.
  • the row direction means the arrangement direction of the pixels Px in the horizontal direction
  • the column direction means the arrangement direction of the pixels Px in the vertical direction.
  • the row direction is the horizontal direction and the column direction is the vertical direction.
  • the row direction is referred to as “X direction” and the column direction is referred to as “Y direction”. Further, the direction orthogonal to the XY plane (that is, the thickness direction of the sensor unit 1) is referred to as "Z direction”.
  • the row drive lines 20 are wired along the row direction for each pixel row with respect to the matrix-shaped pixel array, and two gate drive lines 21 and two vertical signals are provided in each pixel row.
  • Each of the wires 22 is wired along the column direction.
  • the row drive line 20 transmits a drive signal for driving when reading a signal from the pixel Px.
  • the row drive line 20 is shown as one wiring, but the wiring is not limited to one.
  • One end of the row drive line 20 is connected to the output end corresponding to each row of the vertical drive unit 13.
  • the system control unit 14 is configured by a timing generator or the like that generates various timing signals, and the transfer gate drive unit 12, the vertical drive unit 13, and the column processing unit 15 are based on the various timing signals generated by the timing generator. , And drive control of the horizontal drive unit 16 and the like.
  • the transfer gate drive unit 12 drives two transfer gate elements provided for each pixel Px through the gate drive lines 21 provided in each pixel row as described above. As described above, the two transfer gate elements are assumed to be turned on alternately every modulation period Pm. Therefore, the system control unit 14 supplies the transfer gate drive unit 12 with the CLK input from the control unit 3 shown in FIG. 1, and the transfer gate drive unit 12 transfers two transfers based on this clock CLK. Drives the gate element.
  • the vertical drive unit 13 is composed of a shift register, an address decoder, and the like, and drives the pixels Px of the pixel array unit 11 simultaneously for all pixels or in line units. That is, the vertical drive unit 13 constitutes a drive unit that controls the operation of each pixel Px of the pixel array unit 11 together with the system control unit 14 that controls the vertical drive unit 13.
  • the corresponding signal is input to the column processing unit 15 through the corresponding vertical signal line 22.
  • the column processing unit 15 performs predetermined signal processing on the detection signal read from each pixel Px through the vertical signal line 22, and temporarily holds the detection signal after the signal processing. Specifically, the column processing unit 15 performs noise removal processing, A / D (Analog to Digital) conversion processing, and the like as signal processing.
  • the reading of the two detection signals (detection signals for each floating diffusion) from each pixel Px is performed for each repeated emission of the irradiation light Li for a predetermined number of times (every thousands to tens of thousands of repeated emissions described above). It is done once. Therefore, the system control unit 14 controls the vertical drive unit 13 based on the clock CLK, and the reading timing of the detection signal from each pixel Px is set to the timing for each repeated emission of the irradiation light Li for a predetermined number of times. Control to be.
  • the horizontal drive unit 16 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 15. By the selective scanning by the horizontal drive unit 16, the detection signals that have been signal-processed for each unit circuit in the column processing unit 15 are sequentially output.
  • the signal processing unit 17 has at least an arithmetic processing function, and performs various signal processing such as distance calculation processing corresponding to the indirect ToF method based on the detection signal output from the column processing unit 15.
  • a known method can be used for calculating the distance information by the indirect ToF method based on two types of detection signals (detection signals for each floating diffusion) for each pixel Px, and the description thereof is omitted here. ..
  • the data storage unit 18 temporarily stores the data necessary for the signal processing in the signal processing unit 17.
  • the sensor unit 1 configured as described above outputs a distance image showing the distance to the object Ob for each pixel Px.
  • the distance measuring device 10 having such a sensor unit 1 is mounted on a vehicle, for example, an in-vehicle system that measures the distance to an object Ob outside the vehicle, or a distance to an object such as a user's hand. Can be applied to a gesture recognition device or the like that measures a user's gesture and recognizes the user's gesture based on the measurement result.
  • FIG. 3 shows an equivalent circuit of pixels Px two-dimensionally arranged in the pixel array unit 11.
  • the pixel Px has one photodiode PD and one OF (overflow) gate transistor OFG as photoelectric conversion elements. Further, the pixel Px has two transfer transistors TG, two floating diffusion FDs, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL as transfer gate elements.
  • the transfer transistor TG- It is referred to as A and TG-B, floating diffusion FD-A and FD-B, reset transistors RST-A and RST-B, amplification transistors AMP-A and AMP-B, and selection transistors SEL-A and SEL-B.
  • the OF gate transistor OFG, the transfer transistor TG, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are composed of, for example, an N-type MOS transistor.
  • the two transfer transistors TG are composed of a vertical transistor having a vertical gate electrode portion, which will be described later.
  • the OF gate transistor OFG is in a conductive state when the OF gate signal SOFG supplied to the gate is turned on.
  • the OF gate transistor OFG becomes conductive, the photodiode PD is clamped to a predetermined reference potential VDD and the accumulated charge is reset.
  • the OF gate signal SOFG is supplied from, for example, the vertical drive unit 13.
  • the transfer transistor TG-A becomes conductive when the transfer drive signal STG-A supplied to the gate is turned on, and transfers the signal charge stored in the photodiode PD to the floating diffusion FD-A.
  • the transfer transistor TG-B becomes conductive when the transfer drive signal STG-B supplied to the gate is turned on, and transfers the charge stored in the photodiode PD to the floating diffusion FD-B.
  • the transfer drive signals STG-A and STG-B are each supplied from the transfer gate drive unit 12 through the gate drive lines 21-A and 21-B provided as one of the gate drive lines 21 shown in FIG. ..
  • Floating diffusion FD-A and FD-B are charge holding units that temporarily hold the charge transferred from the photodiode PD.
  • the reset transistor RST-A becomes conductive when the reset signal SRST supplied to the gate is turned on, and resets the potential of the floating diffusion FD-A to the reference potential VDD.
  • the reset transistor RST-B becomes conductive when the reset signal SRST supplied to the gate is turned on, and resets the potential of the floating diffusion FD-B to the reference potential VDD.
  • the reset signal SRST is supplied from, for example, the vertical drive unit 13.
  • the source is connected to the vertical signal line 22-A via the selection transistor SEL-A, and the drain is connected to the reference potential VDD (constant current source) to form a source follower circuit.
  • the source is connected to the vertical signal line 22-B via the selection transistor SEL-B, and the drain is connected to the reference potential VDD (constant current source) to form a source follower circuit.
  • the vertical signal lines 22-A and 22-B are provided as one of the vertical signal lines 22 shown in FIG. 2, respectively.
  • the selection transistor SEL-A is connected between the source of the amplification transistor AMP-A and the vertical signal line 22-A, and becomes conductive when the selection signal SSEL supplied to the gate is turned on, and the floating diffusion FD-
  • the electric charge held in A is output to the vertical signal line 22-A via the amplification transistor AMP-A.
  • the selection transistor SEL-B is connected between the source of the amplification transistor AMP-B and the vertical signal line 22-B, and becomes conductive when the selection signal SSEL supplied to the gate is turned on, and the floating diffusion FD-
  • the charge held in B is output to the vertical signal line 22-B via the amplification transistor AMP-A.
  • the selection signal SSEL is supplied from the vertical drive unit 13 via the row drive line 20.
  • a reset operation for resetting the charge of the pixel Px is performed on all the pixels. That is, for example, the OF gate transistor OFG, each reset transistor RST, and each transfer transistor TG are turned on (conducting state), and the accumulated charges of the photodiode PD and each floating diffusion FD are reset.
  • the light receiving operation referred to here means a light receiving operation performed for one distance measurement. That is, during the light receiving operation, the operation of alternately turning on the transfer transistors TG-A and TG-B is repeated a predetermined number of times (in this example, about several thousand to tens of thousands of times).
  • the period of the light receiving operation performed for such one distance measurement is referred to as "light receiving period Pr".
  • the light receiving period Pr within one modulation period Pm of the light emitting unit 2, for example, after the period in which the transfer transistor TG-A is on (that is, the period in which the transfer transistor TG-B is off) is continued over the light emission period of the irradiation light Li.
  • the remaining period, that is, the non-emission period of the irradiation light Li is set to the period during which the transfer transistor TG-B is on (that is, the period during which the transfer transistor TG-A is off). That is, in the light receiving period Pr, the operation of distributing the charge of the photodiode PD to the floating diffusion FD-A and FD-B within one modulation period Pm is repeated a predetermined number of times.
  • each pixel Px of the pixel array unit 11 is sequentially selected in a line sequence.
  • the selection transistors SEL-A and SEL-B are turned on.
  • the electric charge accumulated in the floating diffusion FD-A is output to the column processing unit 15 via the vertical signal line 22-A.
  • the electric charge accumulated in the floating diffusion FD-B is output to the column processing unit 15 via the vertical signal line 22-B.
  • the reflected light received by the pixel Px is delayed according to the distance from the timing at which the light emitting unit 2 emits the irradiation light Li to the object Ob. Since the distribution ratio of the charges accumulated in the two floating diffusion FD-A and FD-B changes depending on the delay time according to the distance to the object Ob, these two floating diffusion FD-1 and FD-B are used. The distance to the object Ob can be obtained from the distribution ratio of the accumulated charges.
  • FIG. 4 is a plan view of the pixel Px observed from the surface Ss side of the semiconductor substrate (for example, a silicon substrate) on which the pixel Px is formed.
  • FIG. 5 is a cross-sectional view showing a cross-sectional view when the pixel Px is cut in the Z direction (thickness direction of the sensor unit 1) at the position of the AA'line shown in FIG.
  • the sensor unit 1 is configured as a so-called back-illuminated sensor device, and a wiring layer (not shown) is laminated on the front surface Ss side of the semiconductor substrate on which the pixels Px are formed, and the back surface of the semiconductor substrate is laminated.
  • the Sb side is the incident surface side of the light.
  • various wirings for driving pixels such as wirings for driving various transistors in the pixels Px such as the transfer transistor TG are formed.
  • An on-chip microlens or the like is formed on the back surface Sb side of the pixel Px.
  • the structure of the pixel Px only the portion related to the present technology is extracted and shown, and the other portions are shown. Is omitted.
  • the pixel Px has a rectangular shape in the plan view shown in FIG.
  • the photodiode PD is arranged substantially in the center of the pixel Px in the semiconductor substrate.
  • the photodiode PD has a substantially rectangular shape in a plan view and a cross-sectional view shown in FIG.
  • the transfer transistors TG-A and TG-B are partially exposed and formed on the surface Ss of the semiconductor substrate, and are arranged at the corners having a diagonal relationship in the pixel Px in the plan view shown in FIG. There is.
  • the transfer transistors TG-A and TG-B have a shape of a substantially right triangle in a plan view, and the right-angled corners are arranged so as to coincide with the corresponding corners of the pixel Px.
  • Floating diffusion FD-A and FD-B are each formed at positions close to the surface Ss in the semiconductor substrate.
  • the reset transistors RST-A, RST-B, amplification transistors AMP-A, AMP-B, selection transistors SEL-A, SEL-B, and OF gate transistor OFG are formed on the surface Ss of the semiconductor substrate.
  • the floating diffusion FD-A and FD-B are each formed in a substantially rectangular shape in a plan view, and are located on the outer peripheral side of the pixel Px with respect to the photodiode PD in a plan view.
  • One end of the floating diffusion FD-A overlaps the formation region of the transfer transistor TG-A in a plan view, and extends in the direction away from the transfer transistor TG-A in the X direction.
  • One end of the floating diffusion FD-B overlaps with the formation region of the transfer transistor TG-B in a plan view, and extends in the direction away from the transfer transistor TG-B in the Y direction.
  • the reset transistor RST-A, the amplification transistor AMP-A, and the selection transistor SEL-A are arranged in this order in the direction away from the transfer transistor TG-A in the X direction, and the reset transistor RST-B, the amplification transistor AMP-B, and the selection transistor are selected.
  • the transistors SEL-B are arranged in this order in the direction away from the transfer transistor TG-B in the Y direction.
  • the OF gate transistor OFG includes the reset transistor RST-A, the amplification transistor AMP-A, the side on which the selection transistor SEL-A is arranged, the reset transistor RST-B, and the amplification transistor AMP among the four sides of the photodiode PD in plan view.
  • the selection transistor SEL-B is arranged on the outer peripheral portion of any side excluding the side on which it is arranged.
  • the OF gate transistor OFG is located on the side opposite to the side on which the reset transistor RST-A, the amplification transistor AMP-A, and the selection transistor SEL-A are arranged among the four sides of the photodiode PD. It is arranged on the outer periphery.
  • an STI (Shallow Trench Isolation) 40 for separation between pixels is formed on the outer edge portion of the pixel Px.
  • the STI 40 is composed of an oxide film such as SiO 2 (silicon dioxide), and has a function of suppressing a leakage current between adjacent pixels Px.
  • an FFTI (Front Full Trench Isolation) 41 for inter-pixel separation is formed in the lower part of the STI 40.
  • the FFTI 41 is composed of, for example, an oxide film such as SiO 2, and is formed from the STI 40 to a position near the back surface Sb as shown in FIG.
  • This FFTI 41 has a back-illuminated type, that is, a function of suppressing light to be incident on each pixel Px from leaking into adjacent pixels (optical suppression function) when the back surface Sb is used as a light incident surface, and a photodiode PD. It plays a role of suppressing the leakage of electrons after the photoelectric conversion to the adjacent pixels (electrical suppression function).
  • the transfer transistors TG-A and TG-B are configured as vertical transistors. Specifically, the transfer transistors TG-A and TG-B have a planar gate electrode portion 31 formed on the front surface Ss of the semiconductor substrate and a vertical direction extending from the planar gate electrode portion 31 toward the back surface Sb side in the Z direction. It has a gate electrode portion 32.
  • the arrows DeA and DeB schematically represent the charge transfer paths from the photodiode PD to the floating diffusion FD-A and FD-B by the transfer transistors TG-A and TG-B, respectively.
  • the charge transfer paths by the transfer transistors TG-A and TG-B represented by the arrows DeA and DeB are referred to as "charge transfer path DeA” and "charge transfer path DeB".
  • the charge transfer paths DeA and DeB in this example are paths along the side of the three sides of the transfer transistors TG-A and TG-B facing the photodiode PD, respectively.
  • FIG. 6 shows an enlarged view of the vicinity of the formed portion of the transfer transistor TG-B in the cross-sectional structure shown in FIG.
  • the side wall portion on the side facing the photodiode PD is the side wall portion on the side contributing to charge transfer.
  • the side wall portion on the side that contributes to charge transfer in other words, the side wall portion on the side facing the charge transfer path DeB is described as “transfer side wall portion 32a” as shown in the figure. Is written.
  • the wall portion on the opposite side of the transfer side wall portion 32a is a wall portion that does not contribute to or hardly contributes to charge transfer, and is hereinafter referred to as “reverse side wall portion 32b”. do.
  • the transfer side wall portion 32a of the vertical gate electrode portion 32 is a side wall portion on the side that contributes to charge transfer, that is, a side wall on the side facing the charge transfer path DeA. Become a department.
  • the area of the side wall portion of the vertical gate electrode portion 32 tends to be large, so that the capacitance of the side wall portion increases, which causes a decrease in the response speed of the transfer transistor TG.
  • the capacitance C of the side wall portion of the vertical gate electrode portion 32 is when the dielectric constant of the gate oxide film of the vertical gate electrode portion 32 is ⁇ , the area is S, and the thickness is d.
  • C ⁇ S / d ⁇ ⁇ ⁇ [Equation 1] It is represented by.
  • the thickness d of the gate oxide film should be set to a thickness suitable for charge transfer for the transfer side wall portion 32a.
  • the reverse side wall portion 32b can be regarded as not contributing to charge transfer, it can be said that it is not necessary to impose restrictions on the thickness d of the oxide film as in the transfer side wall portion 32a.
  • the oxide film thickness of the reverse side wall portion 32b of the vertical gate electrode portion 32 is made thicker than the oxide film thickness of the transfer side wall portion 32a. It can be seen from [Equation 1] that the capacity C can be reduced by increasing the oxide film thickness in this way.
  • At least a part of the oxide film of the reverse side wall portion 32b is also used as the oxide film of STI40. This makes it possible to merge the oxide film forming step of the reverse side wall portion 32b with the oxide film forming step for inter-pixel separation.
  • FIG. 7 is an explanatory diagram of the surface process.
  • the surface step is a step of processing the semiconductor substrate from the surface side of the semiconductor substrate forming the pixel Px.
  • a trench T1 for forming an FFTI 41 is formed by cutting from the surface Ss side of the semiconductor substrate. Since this trench T1 is a trench for FFTI, it is formed so as to penetrate from the front surface Ss to the back surface Sb.
  • the semiconductor substrate after forming the trench T1 is heat-treated to form an oxide film (thermal oxide film) 50 (FIG. 7B).
  • the oxide film 50 functions as, for example, the above-mentioned insulating film 30.
  • the temporary material 51 of FFTI 41 is filled in the trench T1 as shown in FIG. 7C.
  • the temporary material 51 is filled with, for example, polysilicon (poly-Si).
  • a trench T2 for STI40 is formed from the surface Ss side on the formation position of the temporary material 51 (the formation position of FFTI41).
  • an oxide film 50 is formed at the interface between the trench T2 and the semiconductor substrate by heat treatment of the semiconductor substrate (FIG. 7E), and the trench T2 is filled with the STI40 forming material (SiO 2 in this example) to form the STI40. (Fig. 7F).
  • FIG. 8 is an explanatory diagram of the back surface process.
  • the back surface process is a process in which the front and back surfaces of the semiconductor substrate are reversed after the formation of the STI 40 described with reference to FIG. 7F, and processing is performed from the back surface Sb side.
  • FIG. 8A shows a state in which the front and back sides of the semiconductor substrate are reversed after the STI 40 is formed.
  • a mask 52 having an opening pattern for guiding the formation position of the FFTI 41 is formed on the back surface Sb of the semiconductor substrate.
  • FIG. 8C after removing the temporary material 51 filled in the trench T1 by, for example, a wet treatment according to this mask 52, as shown in FIG. 8D, the material for forming the FFTI 41 in the trench T1 (book).
  • SiO 2 is filled to form FFTI 41.
  • the FFTI 41 is formed by the trench T1 cut from the front surface Ss side to the back surface Sb side of the semiconductor substrate as described above. At this time, the width of the trench T1 tends to gradually narrow toward the cutting traveling direction side. Therefore, the FFTI 41 has a feature that the width is narrower on the back surface Sb side than on the front surface Ss side.
  • the oxide film of the reverse side wall portion 32b As the oxide film of STI40, it is possible to merge the oxide film formation step of the reverse side wall portion 32b with the formation step of STI40 as described above. It becomes.
  • FIG. 9 is a plan view of the STI 40 formed over the pixels as a pixel-to-pixel separation structure.
  • the number of pixels Px is four for the sake of explanation.
  • the width of the intersection portion of the STI 40 is made thicker than the other portions (the portion excluding the intersection portion of the STI 40) in a plan view.
  • at least a part of the oxide film of the reverse side wall portion 32b can be also used as the oxide film of STI40 corresponding to the arrangement of the transfer transistors TG-A and TG-B shown in FIG.
  • the width of the intersection portion may not be increased, and as shown in the schematic diagram of FIG. 11, the width of the intersection portion may be made wider than that of the other portions as in the STI 40. Can also be thickened.
  • the frame strength (frame rigidity) of the pixel array portion 11 can be improved.
  • Second embodiment> 12 and 13 are views for explaining the schematic structure of the pixel Px as the second embodiment
  • FIG. 12 is a plan view of the pixel Px observed from the surface Ss side as in FIG. 4 above.
  • FIG. 13 is a cross-sectional view showing the state of a cross section when the pixel Px is cut in the Z direction at the position of the BB'line shown in FIG.
  • the parts excluding the transfer transistor TG are designated by the same reference numerals as the parts that are the same as the parts that have already been illustrated, and the description thereof will be omitted.
  • the transfer transistors TG-A and TG-B in this case are not arranged in a diagonal relationship as in the case of FIG. 4, and the shape in a plan view is also rectangular.
  • the transfer transistor TG-A is arranged at a position closer to the center in the X direction from the position of the transfer transistor TG-A in FIG. 4, and the transfer transistor TG-A, the reset transistor RST-A, and the amplification transistor AMP-A in the X direction.
  • the selection transistor SEL-A is arranged in this order.
  • the transfer transistor TG-B is arranged at a position closer to the center in the Y direction from the position of the transfer transistor TG-B in FIG. 4, and the transfer transistor TG-B, the reset transistor RST-B, and the amplification transistor AMP-B in the Y direction.
  • the selection transistor SEL-B is arranged in this order.
  • FIG. 13 shows a cross section of the transfer transistor TG-B.
  • the transfer transistors TG-A and TG-B have two vertical gate electrode portions 32.
  • One vertical gate electrode portion 32 is located closer to the outer periphery of the pixel Px, and the other vertical gate electrode portion 32 is located closer to the inner circumference of the pixel Px.
  • the transfer transistors TG-A and TG-B transfer the electric charge from the photodiode PD through the region between the two vertical gate electrode portions 32 indicated by the arrow Pe in FIG. That is, the charge transfer path in this case is a path that passes through the region between the two vertical gate electrode portions 32. Therefore, in each vertical gate electrode portion 32, the side wall portion on the side facing the charge transfer path is the transfer side wall portion 32a, and the side wall portion located on the opposite side thereof is the reverse side wall portion 32b.
  • the reverse side wall portion 32b of the vertical gate electrode portion 32 located on the outer peripheral side of the pixel Px at least a part of the oxide film is also used as the STI 40, and the transfer side wall portion is used.
  • the oxide film thickness is thicker than that of 32a.
  • the reverse side wall portion 32b of the vertical gate electrode portion 32 located on the inner peripheral side has an oxide film thickness thicker than that of the transfer side wall portion 32a by forming an oxide film 35 as shown in the figure. In this example, regarding this oxide film 35, in the plan view shown in FIG.
  • the transfer transistor TG-B, the reset transistor RST-B, the amplification transistor AMP-B, and the selection transistor SEL-B among each side of the photodiode PD Are continuously formed along two sides of the side on which the transfer transistor TG-A, the reset transistor RST-A, the amplification transistor AMP-A, and the selection transistor SEL-A are arranged. It should be noted that the mode of forming the oxide film 35 is merely an example, and the present invention is not limited to this mode.
  • the charge transfer efficiency can be improved by adopting a structure in which the charge is transferred via the region between the two vertical gate electrode portions 32.
  • the oxide film of the reverse side wall portion 32b in the vertical gate electrode portion 32 located on the inner peripheral side of the pixel of the two vertical gate electrode portions 32 is formed in a process different from the step of forming the STI 40, and the transfer side wall portion is formed. It is made thicker than the oxide film thickness of 32a.
  • FIG. 14 is a diagram for explaining a schematic structure of a pixel Px as a third embodiment.
  • the structure of the pixel Px in a plan view is the same as that shown in FIG.
  • FIG. 14 shows a cross section of the pixel Px as the third embodiment when the pixel Px is cut along the AA'line shown in FIG.
  • the reverse side wall portion 32b of the vertical gate electrode portion 32 has a stepped shape as shown in the figure.
  • the reverse side wall portion 32b in this case has a stepped shape in which the tip portion is offset toward the transfer side wall portion 32a.
  • FIG. 15 is a diagram for explaining a process of forming the vertical gate electrode portion 32 for forming such a stepped shape of the reverse side wall portion 32b.
  • FIG. 15A schematically shows a state in which STI40 and FFTI41 are formed on a semiconductor substrate.
  • the STI 40 for forming the vertical gate electrode portion 32 is cut by the mask 53 having the opening 53a for cutting position guide as shown in FIG. 15B.
  • the STI 40 for forming the vertical gate electrode portion 32 is cut by aligning the end portion of the opening 53a on the pixel center side with the end portion of the STI 40 on the pixel center side.
  • a groove portion for forming the vertical gate electrode portion 32 as shown in FIG. 15C is formed in the STI 40.
  • an error in the mask 53 forming position may occur, and if the mask 53 is displaced to the side opposite to the pixel center direction, the oxide film of STI 40 is formed after cutting. It remains and the oxide film thickness of the transfer side wall portion 32a becomes thicker than the ideal value.
  • the mask 53 is formed closer to the center of the pixel than in the case of FIG. 15B, and the STI 40 for forming the vertical gate electrode portion 32 is cut.
  • the groove width tends to narrow as the cutting progresses, and as a result, as shown in FIG. 15E, the tip portion has a stepped shape offset toward the center of the pixel.
  • a groove is formed. This step shape is reflected as the step shape of the reverse side wall portion 32b as shown in FIG.
  • the oxide film thickness of the transfer side wall portion 32a becomes thicker by providing the vertical gate electrode portion 32 having the stepped reverse side wall portion 32b as shown in FIG. It is possible to prevent it from being lost. Further, according to the step shape shown in FIG. 14, since a part of the reverse side wall portion 32b is offset to the transfer side wall portion 32a side, the oxide film thickness of the reverse side wall portion 32b can be increased by that amount. As described above, according to the third embodiment, it is possible to reduce the side wall capacitance of the vertical gate electrode portion 32 while improving the charge transfer efficiency by preventing the oxide film thickness of the transfer side wall portion 32a from becoming excessive. ..
  • FIG. 16 is a plan view for explaining the schematic structure of the pixel Px'as the first modification.
  • the first modification is an application example to the 4TAP configuration.
  • a total of four transfer transistors TG-C and TG-D are provided as the transfer transistors TG in addition to the transfer transistors TG-A and TG-B.
  • Floating diffusion FD-C, reset transistor RST-C, amplification transistor AMP-C, and selection transistor SEL-C are provided for the transfer transistor TG-C, and floating diffusion FD is provided for the transfer transistor TG-D.
  • -D, a reset transistor RST-D, an amplification transistor AMP-D, and a selection transistor SEL-D are provided.
  • the electric charge accumulated in the photodiode PD is passed through the transfer transistors TG-A, TG-B, TG-C, and TG-D, respectively, and the floating diffusion FD-A and FD-B are used. , FD-C, FD-D.
  • the charges stored in the floating diffusion FD-A, FD-B, FD-C, and FD-D have the same alphabet at the end of the code among the selection transistors SEL-A, SEL-B, SEL-C, and SEL-D.
  • the alphabet at the end of the code among the amplification transistors AMP-A, AMP-B, AMP-C, and AMP-D is amplified by the same amplification transistor AMP, and each of them corresponds to each other. It is read out via the signal line 22 (22-A, 22-B, 22-C, 22-D).
  • FIG. 17 is a cross-sectional view for explaining a schematic structure of a pixel Px as a second modification.
  • the pixel Px as a second modification is a pixel Px in which an RDTI (Reversed Deep Trench Isolation) 45 is formed instead of the FFTI 41.
  • RDTI45 Similar to FFTI41, RDTI45 has the above-mentioned optical suppression function and electrical suppression function as a pixel-to-pixel separation structure, but unlike FFTI41, it is insulated from the trench formed by the cutting process from the back surface Sb side. Formed by filling the material.
  • the RDTI 45 does not involve the formation of a trench penetrating the substrate like the FFTI 41, and the tip portion on the surface Ss side does not reach the STI 40.
  • the RDTI 45 can be made of an oxide film such as SiO 2 or the like.
  • the RDTI 45 is formed by cutting the trench from the back surface Sb side to the front surface Ss side, it has a feature that the width of the front surface Ss side is narrower than that of the back surface Sb side as shown in the figure.
  • the STI 40 can also be composed of a Low-k material.
  • the Low-k material include a material such as SiOF in which fluorine is added to SiO 2.
  • the FFTI 41 can also be composed of polysilicon.
  • the step of removing the polysilicon filled in the trench and the trench after removing the polysilicon are filled with another material (SiO 2 in this example). It is possible to eliminate the need for a process. Therefore, the efficiency of the manufacturing process of the sensor unit 1 can be improved, and the manufacturing cost of the sensor unit 1 can be reduced.
  • the shape of the transfer transistor TG is not limited to the specific examples described so far.
  • an L-shaped shape as shown in the plan view of FIG. 18 or a circular shape as shown in the plan view of FIG. 19 can be considered.
  • the transfer transistors TG-A and TG-B having an L-shape are arranged at the corners having a diagonal relationship in the pixel Px as in the example of FIG.
  • the transfer side wall portion 32a is formed on the side side located on the inner peripheral side of the pixel Px.
  • FIG. 19 shows an example in which the transfer transistors TG-A and TG-B having a circular shape are arranged at the corners having a diagonal relationship in the pixel Px, but the arrangement position is not limited to this. ..
  • FIG. 20 shows the same arrangement as that of FIG. 12 above regarding the arrangement of the transfer transistors TG-A and TG-B.
  • FIG. 12 shows an example of arrangement of the transfer transistors TG-A and TG-B in the case where the gate electrode portion 32 is two, but such an arrangement has a configuration in which the vertical gate electrode portion 32 is one. Is also applicable. In this case, the formation of the oxide film 35 described with reference to FIGS. 12 and 13 is unnecessary.
  • the configuration in which the charge of the photodiode PD is transferred to the floating diffusion FD via the transfer transistor TG has been exemplified, but as a configuration corresponding to global readout, for example, the charge of the photodiode PD is transferred via the transfer transistor TG.
  • the electric charge stored in the memory element may be transferred to the floating diffusion FD via a separate transfer transistor.
  • the memory element is a charge holding unit that holds the electric charge accumulated in the photoelectric conversion element.
  • the first charge holding unit that holds the charge accumulated in the photoelectric conversion element is given.
  • the second charge holding section, the first transfer transistor by the vertical transistor that transfers the charge to the first charge holding section, and the second transfer transistor by the vertical transistor that transfers the charge to the second charge holding section can be widely and suitably applied to a sensor device having a pixel.
  • the sensor device as an embodiment includes a photoelectric conversion element (photodiode PD) that performs photoelectric conversion, and a first charge holding unit that holds the charge accumulated in the photoelectric conversion element.
  • the second charge holding unit for example, floating diffusion FD-A, FD-B
  • the first transfer transistor for example, transfer transistor TG-A
  • the second transfer transistor for example, transfer transistor TG-B to be transferred to the charge holding unit and the pixels (Px, Px') are provided, and the first and second transfer transistors are the vertical gate electrode unit (same).
  • a transfer side wall portion (same as above) which is a wall portion of the side wall portion of the vertical gate electrode portion on the side facing the charge transfer path.
  • the oxide film thickness of the reverse side wall portion (32b) located on the opposite side of 32a) is thicker than the oxide film thickness of the transfer side wall portion.
  • the oxide film thickness of the reverse side wall portion is made thicker than the oxide film thickness of the transfer side wall portion as described above, so that the thickness of the gate oxide film is provided for the transfer side wall portion that contributes to charge transfer.
  • the sensor device as an embodiment, a plurality of pixels are provided, and at least a part of the oxide film on the reverse side wall portion is also used as an oxide film for separation between pixels.
  • the oxide film on the reverse side wall portion is also used as shallow trench isolation (STI40).
  • STI40 shallow trench isolation
  • the first and second transfer transistors are arranged at the corners which are diagonally related to the pixels by the rectangle.
  • This makes it possible to realize a structure in which the oxide film thickness of the reverse side wall portion is thicker than that of the transfer side wall portion by a simple method of increasing the width of the intersection portion of the shallow trench isolation. Therefore, in order to reduce the side wall capacity of the vertical gate electrode portion, it is possible to prevent the manufacturing process of the sensor device from becoming complicated, improve the manufacturing efficiency of the sensor device, and reduce the manufacturing cost accordingly. be able to.
  • front full trench isolation (FFTI41) is provided as a structure for separation between pixels, and shallow trench isolation and front full trench isolation have different widths at intersections, respectively. It is thicker than the part.
  • the first and second transfer transistors each have two vertical gate electrode portions, and charge transfer is performed via a region between the two vertical gate electrode portions. Is going.
  • the charge transfer efficiency can be improved by adopting a structure in which the charge is transferred via the region between the two vertical gate electrodes. Therefore, it is possible to reduce the drive voltage of the transfer transistor, and it is possible to reduce the power consumption of the sensor device. Further, in this case as well, since the oxide film thickness of the reverse side wall portion is increased, the side wall capacity can be reduced and the distribution speed can be increased.
  • the reverse side wall portion has a stepped shape in which the tip portion is offset toward the transfer side wall portion. This makes it possible to increase the oxide film thickness of the reverse side wall portion while preventing the oxide film thickness of the transfer side wall portion from becoming thick in the process of forming the vertical transistor. Therefore, it is possible to reduce the side wall capacitance of the vertical gate electrode portion, that is, to speed up the charge distribution operation while improving the charge transfer efficiency.
  • a plurality of pixels are provided, shallow trench isolation and front full trench isolation are provided as a structure for separation between pixels, and the front full trench isolation is composed of polysilicon.
  • the front full trench isolation is composed of polysilicon.
  • the shallow trench isolation is made of Low-k material.
  • at least a part of the oxide film on the reverse side wall is made of Low-k material. Therefore, the side wall capacitance of the vertical gate electrode portion can be further reduced, and the charge distribution operation can be further speeded up.
  • the sensor device as an embodiment includes a plurality of pixels and reversed deep trench isolation as a structure for separation between pixels.
  • the side wall capacitance of the vertical gate electrode is reduced in response to the case where reversed deep trench isolation is adopted as the structure for separation between pixels, which enables high-speed switching operation of the transfer transistor and charges.
  • the speed of the sorting operation can be increased.
  • the present technology can also adopt the following configurations.
  • the first and second transfer transistors are composed of vertical transistors having a vertical gate electrode portion.
  • a reverse side wall portion located on the side opposite to the transfer side wall portion, which is a wall portion of the side wall portion of the vertical gate electrode portion on the side facing the charge transfer path.
  • (2) With a plurality of the pixels The sensor device according to (1) above, wherein at least a part of the oxide film on the reverse side wall portion is also used as an oxide film for interpixel separation.
  • the first and second transfer transistors are arranged at corners having a rectangular relationship with the diagonal of the pixels.
  • the first and second transfer transistors each have two vertical gate electrode portions, and transfer the charge through the region between the two vertical gate electrode portions from (1) to (5). ).
  • the sensor device according to any one of. The sensor device according to any one of (1) to (6) above, wherein in the first and second transfer transistors, the reverse side wall portion has a stepped shape in which the tip portion is offset toward the transfer side wall portion.
  • the sensor device according to any one of (1) to (7) above, wherein the front full trench isolation is made of polysilicon. (9) The sensor device according to any one of (3) to (8) above, wherein the shallow trench isolation is made of Low-k material. (10) With a plurality of the pixels The sensor device according to any one of (1) to (4) above, which is provided with reversed deep trench isolation as a structure for separation between pixels.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本技術に係るセンサ装置は、光電変換を行う光電変換素子と、光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、電荷を第一電荷保持部に転送する第一転送トランジスタと、電荷を第二電荷保持部に転送する第二転送トランジスタとを有する画素を備え、第一、及び第二転送トランジスタは、縦ゲート電極部を有する縦型トランジスタで構成され、第一、及び第二転送トランジスタのそれぞれにおいて、縦ゲート電極部の側壁部のうち電荷の転送経路に面した側の壁部である転送側壁部とは逆側に位置する逆側壁部の酸化膜厚が、転送側壁部の酸化膜厚よりも厚くされている。

Description

センサ装置
　本技術は、光電変換素子に蓄積された電荷を二つ転送トランジスタにより別々の電荷保持部に転送する画素を備えたセンサ装置に関するものであり、特には、上記の転送トランジスタとして縦型トランジスタを備えたセンサ装置の技術分野に関する。
　測距技術として、ＴｏＦ（Time Of Flight）方式による測距を行う技術が提案されている。ＴｏＦ方式としては、直接ＴｏＦ（ダイレクトＴｏＦ）方式と間接ＴｏＦ（インダイレクトＴｏＦ）方式とが存在する。
　間接ＴｏＦ方式では、光源から発せられた光を対象物で反射させ、対象物からの反射光をフォトダイオード等の光電変換素子で光電変換する。そして、この光電変換により得られた信号電荷を、交互に駆動される対の転送トランジスタによって二つのＦＤ（フローティングディフュージョン：浮遊拡散領域）にそれぞれ振り分ける。
　間接ＴｏＦ方式により測距を行うセンサ装置では、上記のような電荷振り分けのための転送トランジスタに縦型トランジスタを備えたものがある（例えば、下記特許文献１を参照）。
特開２０２０－９８８３号公報
　ここで、転送トランジスタに縦型トランジスタを用いる場合は、縦ゲート電極部の側壁部の面積が大きくなる傾向となるため、該側壁部の容量が増大し、転送トランジスタの応答速度の低下を招来する。転送トランジスタの応答速度が低下することで、上記のような電荷振り分け動作を高速に行うことが困難となる。
　本技術は上記事情に鑑み為されたものであり、転送トランジスタの高速スイッチング動作を可能として、電荷振り分け動作の高速化を図ることを目的とする。
　本技術に係るセンサ装置は、光電変換を行う光電変換素子と、前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素を備え、前記第一、及び第二転送トランジスタは、縦ゲート電極部を有する縦型トランジスタで構成され、前記第一、及び第二転送トランジスタのそれぞれにおいて、前記縦ゲート電極部の側壁部のうち前記電荷の転送経路に面した側の壁部である転送側壁部とは逆側に位置する逆側壁部の酸化膜厚が、前記転送側壁部の酸化膜厚よりも厚くされたものである。
　縦型トランジスタによる転送トランジスタにおいて、上記のように逆側壁部の酸化膜厚が転送側壁部の酸化膜厚よりも厚くされることで、電荷転送に寄与する転送側壁部についてはゲート酸化膜の厚さを電荷転送に適した膜厚としながら、逆側壁部の酸化膜厚を厚くすることで縦ゲート電極部の側壁容量低減を図ることが可能となる。
　上記した本技術に係るセンサ装置においては、前記画素を複数備え、前記逆側壁部の酸化膜の少なくとも一部が画素間分離のための酸化膜と兼用された構成とすることが考えられる。
　これにより、逆側壁部の酸化膜形成工程を画素間分離のための酸化膜形成工程にマージすることが可能となる。
　上記した本技術に係るセンサ装置においては、前記逆側壁部の酸化膜の少なくとも一部がシャロートレンチアイソレーションと兼用された構成とすることが考えられる。
　これにより、逆側壁部の酸化膜形成工程を画素間分離のためのシャロートレンチアイソレーションの形成工程にマージすることが可能となる。
　上記した本技術に係るセンサ装置においては、前記第一、及び第二転送トランジスタが矩形による前記画素の対角の関係となる角部に配置された構成とすることが考えられる。
　これにより、転送側壁部よりも逆側壁部の酸化膜厚を厚くする構造を、シャロートレンチアイソレーションの交差部分の幅を太くするという簡易な手法で実現することが可能となる。
　上記した本技術に係るセンサ装置においては、画素間分離のための構造としてフロントフルトレンチアイソレーションを備え、前記シャロートレンチアイソレーション、及び前記フロントフルトレンチアイソレーションは、それぞれ交差点部の幅が他部よりも太くされた構成とすることが考えられる。
　シャロートレンチアイソレーションのみでなくフロントフルトレンチアイソレーションについても交差点部の幅が太くされることで、画素アレイ部のフレーム強度（フレーム剛性）向上が図られる。
　上記した本技術に係るセンサ装置においては、前記第一、及び第二転送トランジスタは、それぞれ前記縦ゲート電極部を二本有し、該二本の縦ゲート電極部間の領域を介して前記電荷の転送を行う構成とすることが考えられる。
　二本の縦ゲート電極部間の領域を介して電荷転送を行う構造とすることで、電荷の転送効率向上が図られる。
　上記した本技術に係るセンサ装置においては、前記第一、及び第二転送トランジスタにおいて、前記逆側壁部は、先端部が前記転送側壁部側にオフセットされた段形状を有する構成とすることが考えられる。
　これにより、縦型トランジスタの形成工程において転送側壁部の酸化膜厚が厚くなってしまうことの防止を図りつつ、逆側壁部の酸化膜厚の拡大化を図ることが可能となる。
　上記した本技術に係るセンサ装置においては、前記画素を複数備え、画素間分離のための構造としてシャロートレンチアイソレーションとフロントフルトレンチアイソレーションとを備え、前記フロントフルトレンチアイソレーションがポリシリコンで構成されたものとすることが考えられる。
　これにより、フロントフルトレンチアイソレーションの形成過程において、トレンチ内に充填したポリシリコンを除去する工程や、ポリシリコン除去後のトレンチ内に別材料を充填する工程を不要とすることが可能となる。
　上記した本技術に係るセンサ装置においては、前記シャロートレンチアイソレーションがＬｏｗ－ｋ材料で構成されたものとすることが考えられる。
　これにより、逆側壁部の酸化膜の少なくとも一部がＬｏｗ－ｋ材料で構成される。
　上記した本技術に係るセンサ装置においては、前記画素を複数備え、画素間分離のための構造としてリバースドディープトレンチアイソレーションを備えた構成とすることが考えられる。
　これにより、画素間分離のための構造としてリバースドディープトレンチアイソレーションを採用した場合に対応して縦ゲート電極部の側壁容量低減が図られる。
本技術に係る第一実施形態としてのセンサ装置を備えた測距装置の構成例を説明するためのブロック図である。 実施形態におけるセンサ装置の内部回路構成例を示したブロック図である。 実施形態におけるセンサ装置が有する画素の等価回路図である。 第一実施形態としての画素の概略構造を説明するための平面図である。 第一実施形態としての画素の概略構造を説明するための断面図である。 図５に示す断面構造のうちの一部を拡大して示す拡大図である。 ＳＴＩ及びＦＦＴＩの形成工程のうちの表面工程の概要を説明するための図である。 ＳＴＩ及びＦＦＴＩの形成工程のうちの裏面工程の概要を説明するための図である。 第一実施形態における画素に形成されるＳＴＩを平面視した図である。 ＦＦＴＩの幅設定の一例についての説明図である。 ＦＦＴＩの幅設定の別例についての説明図である。 第二実施形態としての画素の概略構造を説明するための平面図である。 第二実施形態としての画素の概略構造を説明するための断面図である。 第三実施形態としての画素の概略構造を説明するための断面図である。 第三実施形態における逆側壁部の段形状を形成するための縦ゲート電極部の形成工程を説明するための図である。 第一変形例としての画素の概略構造を説明するための平面図である。 第二変形例としての画素の概略構造を説明するための断面図である。 転送トランジスタの形状の変形例を説明するための平面図である。 転送トランジスタの形状についての他の変形例を説明するための平面図である。 転送トランジスタの配置に係る変形例について説明するための平面図である。
　以下、添付図面を参照し、本技術に係る実施形態を次の順序で説明する。
<１．第一実施形態>
［1-1．測距装置の構成］
［1-2．センサ部の回路構成］
［1-3．画素アレイ部の回路構成］
［1-4．第一実施形態としての画素構造］
<２．第二実施形態>
<３．第三実施形態>
<４．変形例>
［4-1．第一例］
［4-2．第二例］
［4-3．その他変形例］
<５．実施形態のまとめ>
<６．本技術>
<１．第一実施形態>
［1-1．測距装置の構成］

　図１は、本技術に係る第一実施形態としてのセンサ装置を備えた測距装置１０の構成例を説明するためのブロック図である。
　測距装置１０は、第一実施形態としてのセンサ装置に相当するセンサ部１と、発光部２、制御部３、距離画像処理部４、及びメモリ５を備えている。本例では、センサ部１、発光部２、及び制御部３は同一基板上に形成され、センシングモジュール６として構成される。
　測距装置１０は、ＴｏＦ（Time of Flight：光飛行時間）方式による測距を行う装置とされる。具体的に本例の測距装置１０は、間接ＴｏＦ（インダイレクトＴｏＦ）方式による測距を行う。間接ＴｏＦ方式は、対象物Ｏｂに対する照射光Ｌｉと、照射光Ｌｉが対象物Ｏｂで反射されて得られる反射光Ｌｒとの位相差に基づいて対象物Ｏｂまでの距離を算出する測距方式である。
　発光部２は、光源として一又は複数の発光素子を有し、対象物Ｏｂに対する照射光Ｌｉを発する。本例において、発光部２は、照射光Ｌｉとして例えば波長が７８０nmから１０００nmの範囲の赤外光を発光する。
　制御部３は、発光部２による照射光Ｌｉの発光動作を制御する。間接ＴｏＦ方式の場合、照射光Ｌｉとしては所定の周期で強度が変化するように強度変調された光が用いられる。具体的に、本例では、照射光Ｌｉとして、パルス光を所定周期で繰り返し発光する。以下、このようなパルス光の発光周期のことを「発光周期Ｃｌ」と表記する。また、発光周期Ｃｌによりパルス光が繰り返し発光される際におけるパルス光の発光開始タイミング間の期間のことを「１変調期間Ｐｍ」或いは単に「変調期間Ｐｍ」と表記する。
　制御部３は、変調期間Ｐｍごとに所定の発光期間のみ照射光Ｌｉを発するように発光部２の発光動作を制御する。
　ここで、間接ＴｏＦ方式において、発光周期Ｃｌは、例えば数十ＭHzから数百ＭHz程度と比較的高速とされる。
　センサ部１は、反射光Ｌｒを受光し、反射光Ｌｒと照射光Ｌｉの位相差に基づいて間接ＴｏＦ方式による測距情報を出力する。
　後述もするが、本例のセンサ部１は、光電変換素子（本例ではフォトダイオードＰＤ）と、光電変換素子の蓄積電荷を転送するための第一転送ゲート素子（転送トランジスタＴＧ－Ａ）と第二転送ゲート素子（転送トランジスタＴＧ－Ｂ）とを含んで構成された画素Ｐｘが二次元に複数配列された画素アレイ部１１を有しており、画素Ｐｘごとに間接ＴｏＦ方式による測距情報を得る。
　なお以下、このように画素Ｐｘごとに測距情報（距離情報）を表した情報のことを「距離画像」と表記する。
　ここで、公知のように間接ＴｏＦ方式では、画素Ｐｘにおける光電変換素子に蓄積された信号電荷が、交互にオンされる第一転送ゲート素子、第二転送ゲート素子によって二つのフローティングディフュージョン（ＦＤ：浮遊拡散領域）に振り分けられる。この際、第一転送ゲート素子と第二転送ゲート素子を交互にオンする周期は発光部２の発光周期Ｃｌと同周期とされる。すなわち、第一転送ゲート素子、第二転送ゲート素子はそれぞれ変調期間Ｐｍごとに１度オンとされるものであり、上記のような信号電荷の二つのフローティングディフュージョンへの振り分けは、変調期間Ｐｍごとに繰り返し行われる。
　本例では、第一転送ゲート素子としての転送トランジスタＴＧ－Ａは、変調期間Ｐｍにおける照射光Ｌｉの発光期間においてオンとされ、第二転送ゲート素子としての転送トランジスタＴＧ－Ｂは、変調期間Ｐｍにおける照射光Ｌｉの非発光期間においてオンとされる。
　前述のように、発光周期Ｃｌは比較的高速とされるため、上記のような第一、第二転送ゲート素子を用いた１回の振り分けにより各フローティングディフュージョンに蓄積される信号電荷は比較的微量なものとなる。このため間接ＴｏＦ方式では、１回の測距につき（つまり１枚分の距離画像を得るにあたり）、照射光Ｌｉの発光を数千回から数万回程度繰り返し、センサ部１では、このように照射光Ｌｉが繰り返し発光される間、上記のような第一、第二転送ゲート素子を用いた各フローティングディフュージョンへの信号電荷の振り分けを繰り返し行う。
　上記説明から理解されるように、センサ部１においては、画素Ｐｘごとに第一転送ゲート素子、第二転送ゲート素子を照射光Ｌｉの発光周期に同期したタイミングで駆動することになる。この同期のため、制御部３は、共通のクロックＣＬＫに基づいてセンサ部１による受光動作、発光部２による発光動作の制御を行う。
　距離画像処理部４は、センサ部１で得られた距離画像を入力し、例えば圧縮符号化等の所定の信号処理を施してメモリ５に出力する。
　メモリ５は、例えばフラッシュメモリやＳＳＤ（Solid State Drive）、ＨＤＤ（Hard Disk Drive）などの記憶装置であり、距離画像処理部４で処理された距離画像を記憶する。
<２．センサ部の回路構成>

  図２は、センサ部１の内部回路構成例を示したブロック図である。
　図示のようにセンサ部１は、画素アレイ部１１、転送ゲート駆動部１２、垂直駆動部１３、システム制御部１４、カラム処理部１５、水平駆動部１６、信号処理部１７、及びデータ格納部１８を備えている。
　画素アレイ部１１は、複数の画素Ｐｘが行方向及び列方向の行列状に２次元に配列された構成となっている。各画素Ｐｘは、光電変換素子として後述するフォトダイオードＰＤを有する。なお、画素Ｐｘの回路構成の詳細については図３により改めて説明する。
　ここで、行方向とは、水平方向の画素Ｐｘの配列方向を言い、列方向とは、垂直方向の画素Ｐｘの配列方向を言う。図中では、行方向を横方向、列方向を縦方向としている。
　ここで、以下、行方向については「Ｘ方向」、列方向については「Ｙ方向」と表記する。また、Ｘ－Ｙ平面に対して直交する方向（つまりセンサ部１の厚み方向）については「Ｚ方向」と表記する。
　画素アレイ部１１においては、行列状の画素配列に対して、画素行ごとに行駆動線２０が行方向に沿って配線されるとともに、各画素列に二つのゲート駆動線２１、二つの垂直信号線２２がそれぞれ列方向に沿って配線されている。例えば、行駆動線２０は、画素Ｐｘから信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、行駆動線２０について１本の配線として示しているが、１本に限られるものではない。行駆動線２０の一端は、垂直駆動部１３の各行に対応した出力端に接続されている。
　システム制御部１４は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、該タイミングジェネレータで生成された各種のタイミング信号を基に、転送ゲート駆動部１２、垂直駆動部１３、カラム処理部１５、及び水平駆動部１６などの駆動制御を行う。
　転送ゲート駆動部１２は、システム制御部１４の制御に基づき、上記のように各画素列に二つ設けられるゲート駆動線２１を通じて、画素Ｐｘごとに二つ設けられた転送ゲート素子を駆動する。
　前述のように、二つの転送ゲート素子は変調期間Ｐｍごとに交互にオンするものとされる。このため、システム制御部１４は、転送ゲート駆動部１２に対し、図１に示した制御部３より入力されるＣＬＫを供給し、転送ゲート駆動部１２は、このクロックＣＬＫに基づいて二つの転送ゲート素子を駆動する。
　垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の画素Ｐｘを全画素同時或いは行単位等で駆動する。すなわち、垂直駆動部１３は、垂直駆動部１３を制御するシステム制御部１４と共に、画素アレイ部１１の各画素Ｐｘの動作を制御する駆動部を構成している。
　垂直駆動部１３による駆動制御に応じて画素行の各画素Ｐｘから出力される（読み出される）検出信号、具体的には、画素Ｐｘごとに二つ設けられたフローティングディフュージョンそれぞれに蓄積された信号電荷に応じた信号は、対応する垂直信号線２２を通してカラム処理部１５に入力される。カラム処理部１５は、各画素Ｐｘから垂直信号線２２を通して読み出された検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。具体的には、カラム処理部１５は、信号処理としてノイズ除去処理やＡ／Ｄ（Analog to Digital）変換処理などを行う。
　ここで、各画素Ｐｘからの二つの検出信号（フローティングディフュージョンごとの検出信号）の読み出しは、照射光Ｌｉの所定回数分の繰り返し発光ごと（前述した数千から数万回の繰り返し発光ごと）に１度行われる。
　従って、システム制御部１４は、クロックＣＬＫに基づき垂直駆動部１３を制御して、各画素Ｐｘからの検出信号の読み出しタイミングが、このように照射光Ｌｉの所定回数分の繰り返し発光ごとのタイミングとなるように制御する。
　水平駆動部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１５の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査により、カラム処理部１５において単位回路ごとに信号処理された検出信号が順番に出力される。
　信号処理部１７は、少なくとも演算処理機能を有し、カラム処理部１５から出力される検出信号に基づいて、間接ＴｏＦ方式に対応した距離の算出処理等の種々の信号処理を行う。なお、画素Ｐｘごとに二種の検出信号（フローティングディフュージョンごとの検出信号）に基づいて間接ＴｏＦ方式による距離情報を算出する手法については公知の手法を用いることができ、ここでの説明は省略する。
　データ格納部１８は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。
　以上のように構成されるセンサ部１は、画素Ｐｘごとに対象物Ｏｂまでの距離を表す距離画像を出力する。このようなセンサ部１を有する測距装置１０は、例えば、車両に搭載されて、車外にある対象物Ｏｂまでの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用の装置などに適用することが可能である。
<３．画素アレイ部の回路構成>

　図３は、画素アレイ部１１に二次元配列された画素Ｐｘの等価回路を示している。
　画素Ｐｘは、光電変換素子としてのフォトダイオードＰＤとＯＦ（オーバーフロー）ゲートトランジスタＯＦＧとをそれぞれ１個ずつ有する。また、画素Ｐｘは、転送ゲート素子としての転送トランジスタＴＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬをそれぞれ２個ずつ有する。
　ここで、画素Ｐｘにおいて２個ずつ設けられる転送トランジスタＴＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬのそれぞれを区別する場合、図３に示されるように、転送トランジスタＴＧ－Ａ及びＴＧ－Ｂ、フローティングディフュージョンＦＤ－Ａ及びＦＤ－Ｂ、リセットトランジスタＲＳＴ－Ａ及びＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ａ及びＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ａ及びＳＥＬ－Ｂと表記する。
　ＯＦゲートトランジスタＯＦＧ、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬは、例えば、Ｎ型のＭＯＳトランジスタで構成される。
　特に、本例では、二つの転送トランジスタＴＧは縦ゲート電極部を有する縦型トランジスタで構成されるが、これについては後に改めて説明する。
　ＯＦゲートトランジスタＯＦＧは、ゲートに供給されるＯＦゲート信号ＳＯＦＧがオンされると導通状態となる。フォトダイオードＰＤは、ＯＦゲートトランジスタＯＦＧが導通状態となると、所定の基準電位ＶＤＤにクランプされて蓄積電荷がリセットされる。
　なお、ＯＦゲート信号ＳＯＦＧは、例えば垂直駆動部１３より供給される。
　転送トランジスタＴＧ－Ａは、ゲートに供給される転送駆動信号ＳＴＧ－Ａがオンされると導通状態となり、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤ－Ａに転送する。転送トランジスタＴＧ－Ｂは、ゲートに供給される転送駆動信号ＳＴＧ－Ｂがオンされると導通状態となり、フォトダイオードＰＤに蓄積されている電荷をフローティングディフュージョンＦＤ－Ｂに転送する。
　転送駆動信号ＳＴＧ－Ａ、ＳＴＧ－Ｂは、それぞれが図２に示したゲート駆動線２１の一つとして設けられたゲート駆動線２１－Ａ、２１－Ｂを通じて転送ゲート駆動部１２より供給される。
　フローティングディフュージョンＦＤ－Ａ及びＦＤ－Ｂは、フォトダイオードＰＤから転送された電荷を一時保持する電荷保持部である。
　リセットトランジスタＲＳＴ－Ａは、ゲートに供給されるリセット信号ＳＲＳＴがオンとされると導通状態となり、フローティングディフュージョンＦＤ－Ａの電位を基準電位ＶＤＤにリセットする。同様に、リセットトランジスタＲＳＴ－Ｂはゲートに供給されるリセット信号ＳＲＳＴがオンされることで導通状態となり、フローティングディフュージョンＦＤ－Ｂの電位を基準電位ＶＤＤにリセットする。
　なお、リセット信号ＳＲＳＴは、例えば垂直駆動部１３より供給される。
　増幅トランジスタＡＭＰ－Ａは、ソースが選択トランジスタＳＥＬ－Ａを介して垂直信号線２２－Ａに接続され、ドレインが基準電位ＶＤＤ（定電流源）に接続されて、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰ－Ｂは、ソースが選択トランジスタＳＥＬ－Ｂを介して垂直信号線２２－Ｂに接続され、ドレインが基準電位ＶＤＤ（定電流源）に接続されてソースフォロワ回路を構成する。
　ここで、垂直信号線２２－Ａ、２２－Ｂは、それぞれ図２に示した垂直信号線２２の一つとして設けられたものである。
　選択トランジスタＳＥＬ－Ａは、増幅トランジスタＡＭＰ－Ａのソースと垂直信号線２２－Ａとの間に接続され、ゲートに供給される選択信号ＳＳＥＬがオンとされると導通状態となり、フローティングディフュージョンＦＤ－Ａに保持された電荷を増幅トランジスタＡＭＰ－Ａを介して垂直信号線２２－Ａに出力する。
　選択トランジスタＳＥＬ－Ｂは、増幅トランジスタＡＭＰ－Ｂのソースと垂直信号線２２－Ｂとの間に接続され、ゲートに供給される選択信号ＳＳＥＬがオンとされると導通状態となり、フローティングディフュージョンＦＤ－Ｂに保持された電荷を増幅トランジスタＡＭＰ－Ａを介して垂直信号線２２－Ｂに出力する。
　なお、選択信号ＳＳＥＬは、行駆動線２０を介して垂直駆動部１３より供給される。
　画素Ｐｘの動作について簡単に説明する。
　先ず、受光を開始する前に、画素Ｐｘの電荷をリセットするリセット動作が全画素で行われる。すなわち、例えばＯＦゲートトランジスタＯＦＧ、各リセットトランジスタＲＳＴ、及び各転送トランジスタＴＧがオン（導通状態）とされ、フォトダイオードＰＤ、各フローティングディフュージョンＦＤの蓄積電荷がリセットされる。
　蓄積電荷のリセット後、全画素で測距のための受光動作が開始される。ここで言う受光動作とは、１回の測距のために行われる受光動作を意味する。すなわち、受光動作中では、転送トランジスタＴＧ－ＡとＴＧ－Ｂを交互にオンする動作が所定回数（本例では数千回から数万回程度）繰り返される。以下、このような１回の測距のために行われる受光動作の期間を「受光期間Ｐｒ」と表記する。
　受光期間Ｐｒにおいて、発光部２の１変調期間Ｐｍ内では、例えば転送トランジスタＴＧ－Ａがオンの期間（つまり転送トランジスタＴＧ－Ｂがオフの期間）が照射光Ｌｉの発光期間にわたって継続された後、残りの期間、つまり照射光Ｌｉの非発光期間は、転送トランジスタＴＧ－Ｂがオンの期間（つまり転送トランジスタＴＧ－Ａがオフの期間）とされる。すなわち、受光期間Ｐｒにおいては、１変調期間Ｐｍ内にフォトダイオードＰＤの電荷をフローティングディフュージョンＦＤ－ＡとＦＤ－Ｂとに振り分ける動作が所定回数繰り返される。
　そして、受光期間Ｐｒが終了すると、画素アレイ部１１の各画素Ｐｘが、線順次に選択される。選択された画素Ｐｘでは、選択トランジスタＳＥＬ－Ａ及びＳＥＬ－Ｂがオンされる。これにより、フローティングディフュージョンＦＤ－Ａに蓄積された電荷が垂直信号線２２－Ａを介してカラム処理部１５に出力される。また、フローティングディフュージョンＦＤ－Ｂに蓄積された電荷は垂直信号線２２－Ｂを介してカラム処理部１５に出力される。
　以上で、１回の受光動作が終了し、リセット動作から始まる次の受光動作が実行される。
　ここで、画素Ｐｘが受光する反射光は、発光部２が照射光Ｌｉを発したタイミングから、対象物Ｏｂまでの距離に応じて遅延されている。対象物Ｏｂまでの距離に応じた遅延時間によって、二つのフローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂに蓄積される電荷の配分比が変化するため、これら二つのフローティングディフュージョンＦＤ－１、ＦＤ－Ｂに蓄積される電荷の配分比から、対象物Ｏｂまでの距離を求めることができる。
［1-4．第一実施形態としての画素構造］

　図４及び図５は、画素Ｐｘの概略構造を説明するための図である。
　図４は、画素Ｐｘを、画素Ｐｘが形成された半導体基板（例えば、シリコン基板）の表面Ｓｓ側から観察した平面図である。図５は、画素Ｐｘを図４に示すＡ－Ａ’線の位置でＺ方向（センサ部１の厚み方向）に切断した際の断面の様子を示した断面図である。
　ここで、本例においてセンサ部１は、いわゆる裏面照射型のセンサ装置として構成され、画素Ｐｘが形成された半導体基板の表面Ｓｓ側に配線層（不図示）が積層され、該半導体基板の裏面Ｓｂ側が光の入射面側とされる。上記の配線層には、転送トランジスタＴＧ等の画素Ｐｘ内の各種トランジスタを駆動するための配線等、画素駆動のための各種配線が形成される。
　なお、画素Ｐｘの裏面Ｓｂ側にはオンチップマイクロレンズ等が形成されるが、ここでは、画素Ｐｘの構造について、本技術に係る部分のみを抽出して示すものとし、他の部分についての図示は省略する。
　画素Ｐｘは、図４に示す平面視で矩形の形状を有する。
　フォトダイオードＰＤは、半導体基板内において画素Ｐｘの略中央に配置されている。フォトダイオードＰＤは、平面視、及び図５に示す断面視において略矩形の形状を有する。
　転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、半導体基板の表面Ｓｓ上に一部が表出して形成され、図４に示す平面視で、画素Ｐｘにおける対角の関係となる角部に配置されている。本例において、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、平面視で略直角三角形の形状を有し、直角の角部がそれぞれ画素Ｐｘの対応する角部と一致するように配置されている。
　フローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂは、それぞれ半導体基板内における表面Ｓｓに近接した位置に形成されている。リセットトランジスタＲＳＴ－Ａ、ＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ａ、ＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ａ、ＳＥＬ－Ｂ、ＯＦゲートトランジスタＯＦＧは、半導体基板の表面Ｓｓ上に形成されている。
　本例では、フローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂは、それぞれ平面視で略長方形状に形成され、平面視でフォトダイオードＰＤよりも画素Ｐｘの外周側に位置されている。
　フローティングディフュージョンＦＤ－Ａは、平面視で一端部が転送トランジスタＴＧ－Ａの形成領域と重複し、Ｘ方向において転送トランジスタＴＧ－Ａから遠ざかる方向に延在している。フローティングディフュージョンＦＤ－Ｂは、平面視で一端部が転送トランジスタＴＧ－Ｂの形成領域と重複し、Ｙ方向において転送トランジスタＴＧ－Ｂから遠ざかる方向に延在している。
　リセットトランジスタＲＳＴ－Ａ、増幅トランジスタＡＭＰ－Ａ、選択トランジスタＳＥＬ－Ａは、Ｘ方向において転送トランジスタＴＧ－Ａから遠ざかる方向にこの順序で配置され、リセットトランジスタＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ｂは、Ｙ方向において転送トランジスタＴＧ－Ｂから遠ざかる方向にこの順序で配置されている。
　ＯＦゲートトランジスタＯＦＧは、平面視におけるフォトダイオードＰＤの四辺のうち、リセットトランジスタＲＳＴ－Ａ、増幅トランジスタＡＭＰ－Ａ、選択トランジスタＳＥＬ－Ａが配列された辺、及びリセットトランジスタＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ｂが配列された辺を除いた何れかの辺の外周部に配置される。具体的に本例では、ＯＦゲートトランジスタＯＦＧは、フォトダイオードＰＤの上記四辺のうちリセットトランジスタＲＳＴ－Ａ、増幅トランジスタＡＭＰ－Ａ、選択トランジスタＳＥＬ－Ａが配列された辺とは逆側の辺の外周部に配置されている。
　図４の平面視において、画素Ｐｘの外縁部には、画素間分離のためのＳＴＩ（Shallow Trench Isolation：シャロートレンチアイソレーション）４０が形成されている。ＳＴＩ４０は、例えばＳｉＯ２（二酸化シリコン）等の酸化膜で構成され、隣接する画素Ｐｘ間でのリーク電流を抑圧する機能を有する。
　また、図５に示すように、ＳＴＩ４０の下部には、画素間分離のためのＦＦＴＩ（Front Full Trench Isolation：フロントフルトレンチアイソレーション）４１が形成されている。ＦＦＴＩ４１は、例えばＳｉＯ２等の酸化膜で構成され、図５に示されるようにＳＴＩ４０から裏面Ｓｂ近傍に至る位置まで形成されている。このＦＦＴＩ４１は、裏面照射型、すなわち裏面Ｓｂが光入射面とされる場合において、画素Ｐｘごとに入射すべき光が隣接画素に漏れ混むことの抑制機能（光学的抑制機能）と、フォトダイオードＰＤによる光電変換後の電子が隣接画素に漏れ混むことの抑制機能（電気的抑制機能）とを担うものとなる。
　ここで、本例では、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、縦型トランジスタとして構成されている。具体的に、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、半導体基板の表面Ｓｓ上に形成された平面ゲート電極部３１と、この平面ゲート電極部３１から裏面Ｓｂ側に向けてＺ方向に延びる縦ゲート電極部３２とを有している。
　図４では、矢印ＤｅＡ、ＤｅＢにより、転送トランジスタＴＧ－Ａ、ＴＧ－ＢそれぞれによるフォトダイオードＰＤからフローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂへの電荷の転送経路を模式的に表している。以下、これら矢印ＤｅＡ、ＤｅＢで表す転送トランジスタＴＧ－Ａ、ＴＧ－Ｂそれぞれによる電荷の転送経路を「電荷転送経路ＤｅＡ」「電荷転送経路ＤｅＢ」と表記する。
　図４のように、本例における電荷転送経路ＤｅＡ、ＤｅＢは、それぞれ転送トランジスタＴＧ－Ａ、ＴＧ－Ｂの三辺のうちフォトダイオードＰＤと向き合う辺に沿った経路となる。
　図６は、図５に示す断面構造のうち転送トランジスタＴＧ－Ｂの形成部分近傍を拡大して示している。
　図４に示した電荷転送経路ＤｅＢによると、転送トランジスタＴＧ－Ｂの縦ゲート電極部３２においては、フォトダイオードＰＤに面する側の側壁部が電荷転送に寄与する側の側壁部となる。縦ゲート電極部３２の側壁部について、このように電荷転送に寄与する側の側壁部、換言すれば、電荷転送経路ＤｅＢに面した側の側壁部のことを図示のように「転送側壁部３２ａ」と表記する。
　また、縦ゲート電極部３２の側壁部について、転送側壁部３２ａとは逆側の壁部は、電荷転送に寄与しない、或いは殆ど寄与しない壁部であり、以下、「逆側壁部３２ｂ」と表記する。
　なお、図示は省略するが、転送トランジスタＴＧ－Ａ側についても、縦ゲート電極部３２の転送側壁部３２ａは電荷転送に寄与する側の側壁部、すなわち、電荷転送経路ＤｅＡに面した側の側壁部となる。
　ここで、縦型トランジスタは、縦ゲート電極部３２の側壁部の面積が大きくなる傾向となるため、該側壁部の容量が増大して転送トランジスタＴＧの応答速度の低下を招来する。
　縦型トランジスタにおいて、縦ゲート電極部３２の側壁部の容量Ｃは、縦ゲート電極部３２のゲート酸化膜の誘電率をε、面積をＳ、厚さをｄとしたとき、

　　Ｃ＝εＳ／ｄ　　　・・・［式１］

　で表される。
　ここで、縦ゲート電極部３２において、転送側壁部３２ａについてはゲート酸化膜の厚さｄは電荷転送に適した厚さに設定すべきである。一方、逆側壁部３２ｂについては、電荷転送に寄与しないものとみなすことができるため、酸化膜の厚さｄについて転送側壁部３２ａのような制約を設ける必要はないと言える。
　そこで、本実施形態では、縦ゲート電極部３２について、逆側壁部３２ｂの酸化膜厚を転送側壁部３２ａの酸化膜厚よりも厚くしている。
　このように酸化膜厚を厚くすることで、［式１］より、容量Ｃを低減できることが分かる。
　容量Ｃとしての、縦ゲート電極部３２の側壁容量の低減が図られることで、転送トランジスタＴＧの高速スイッチング動作が可能となり、電荷振り分け動作の高速化を図ることができる。
　また、容量Ｃの低減により、深部まで電位をかけることが可能となるため、転送トランジスタＴＧの駆動電圧の低減を図ることが可能となり、センサ部１の省電力化を図ることができる。
　ここで、本例では、逆側壁部３２ｂの酸化膜の少なくとも一部を、ＳＴＩ４０の酸化膜と兼用するものとしている。
　これにより、逆側壁部３２ｂの酸化膜形成工程を画素間分離のための酸化膜形成工程にマージすることが可能となる。
　図７及び図８を参照し、ＳＴＩ４０及びＦＦＴＩ４１の形成工程の概要を説明する。
　図７は、表面工程の説明図である。表面工程は、画素Ｐｘを形成する半導体基板の表面側から半導体基板に対する加工を施す工程である。
　先ず、図７Ａに示すように、半導体基板の表面Ｓｓ側からＦＦＴＩ４１形成用のトレンチ（溝）Ｔ１を切削により形成する。このトレンチＴ１は、ＦＦＴＩ用のトレンチであるため、表面Ｓｓから裏面Ｓｂまでを貫通して形成される。
　次いで、トレンチＴ１形成後の半導体基板に熱処理を施すことで酸化膜（熱酸化膜）５０を形成する（図７Ｂ）。この酸化膜５０は、例えば前述した絶縁膜３０として機能するものとなる。
　図７Ｂの工程に続き、図７Ｃに示すようにトレンチＴ１内にＦＦＴＩ４１の仮材料５１を充填する。この仮材料５１としては、例えばポリシリコン（poly-Si）を充填する。
　次いで、図７Ｄに示すように、仮材料５１の形成位置（ＦＦＴＩ４１の形成位置）上に表面Ｓｓ側からＳＴＩ４０用のトレンチＴ２を形成する。
　さらに、半導体基板に対する熱処理等によりトレンチＴ２と半導体基板との界面に酸化膜５０を形成し（図７Ｅ）、トレンチＴ２に対してＳＴＩ４０の形成材料（本例ではＳｉＯ２）を充填して、ＳＴＩ４０を形成する（図７Ｆ）。
　図８は、裏面工程の説明図である。裏面工程は、図７Ｆで説明したＳＴＩ４０の形成後、半導体基板の表裏を逆転させて裏面Ｓｂ側からの加工を施す工程となる。図８Ａでは、ＳＴＩ４０の形成後、半導体基板の表裏を逆転させた状態を示している。
　裏面工程では、先ず図８Ｂに示すように、半導体基板の裏面Ｓｂ上にＦＦＴＩ４１の形成位置をガイドする開口パターンを有するマスク５２を形成する。そして、図８Ｃに示すように、このマスク５２に従って例えばウェット処理によりトレンチＴ１内に充填されていた仮材料５１を除去した上で、図８Ｄに示すようにトレンチＴ１内にＦＦＴＩ４１の形成材料（本例ではＳｉＯ２）を充填して、ＦＦＴＩ４１を形成する。
　ここで、ＦＦＴＩ４１は、上記のように半導体基板の表面Ｓｓ側から裏面Ｓｂ側にかけて切削されたトレンチＴ１により形成されるものである。このとき、トレンチＴ１の幅は、切削の進行方向側にいくほど徐々に狭まる傾向となる。このため、ＦＦＴＩ４１は、表面Ｓｓ側よりも裏面Ｓｂ側の方が幅が狭くなるという特徴を有する。
　逆側壁部３２ｂの酸化膜の少なくとも一部をＳＴＩ４０の酸化膜と兼用するものとすることで、逆側壁部３２ｂの酸化膜形成工程を、上記のようなＳＴＩ４０の形成工程にマージすることが可能となる。
　図９は、画素間分離構造として画素間にわたり形成されるＳＴＩ４０を平面視した図である。なお、図９では説明上、画素Ｐｘの数を四つとしている。
　図示のように本例では、平面視においてＳＴＩ４０の交差点部の幅を他部（ＳＴＩ４０の交差点部を除く部分）よりも太くしている。
　これにより、図４に示した転送トランジスタＴＧ－Ａ、ＴＧ－Ｂの配置に対応して、逆側壁部３２ｂの酸化膜の少なくとも一部をＳＴＩ４０の酸化膜と兼用することができる。ＳＴＩ４０の交差部分の幅を太くするという簡易な手法により、縦ゲート電極部３２の側壁容量低減を図ることができる。
　ここで、図１０の模式図に示すように、ＦＦＴＩ４１については、交差点部の幅を太くしないこともできるし、図１１の模式図に示すようにＳＴＩ４０と同様に交差点部の幅を他部よりも太くすることもできる。
　ＳＴＩ４０のみでなくＦＦＴＩ４１についても交差点部の幅を太くすることで、画素アレイ部１１のフレーム強度（フレーム剛性）向上が図られる。
<２．第二実施形態>

　図１２及び図１３は、第二実施形態としての画素Ｐｘの概略構造を説明するための図であり、図１２は、先の図４と同様、画素Ｐｘを表面Ｓｓ側から観察した平面図であり、図１３は、画素Ｐｘを図１２に示すＢ－Ｂ’線の位置でＺ方向に切断した際の断面の様子を示した断面図である。
　なお、以下の説明において、転送トランジスタＴＧを除く部分については、既に説明図済みとなった部分と同様となる部分は同一符号を付して説明を省略する。
　図１２に示すように、この場合の転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、図４の場合のように対角の関係には配置されず、平面視での形状も矩形とされている。転送トランジスタＴＧ－Ａは、図４における転送トランジスタＴＧ－Ａの位置からＸ方向の中央寄りとなる位置に配置され、Ｘ方向において転送トランジスタＴＧ－Ａ、リセットトランジスタＲＳＴ－Ａ、増幅トランジスタＡＭＰ－Ａ、選択トランジスタＳＥＬ－Ａの順で配列されている。
　転送トランジスタＴＧ－Ｂは、図４における転送トランジスタＴＧ－Ｂの位置からＹ方向の中央寄りとなる位置に配置され、Ｙ方向において転送トランジスタＴＧ－Ｂ、リセットトランジスタＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ｂの順で配列されている。
　図１３では転送トランジスタＴＧ－Ｂの断面を示しているが、この場合の転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、縦ゲート電極部３２を二本有している。一方の縦ゲート電極部３２は画素Ｐｘの外周寄りに位置し、他方の縦ゲート電極部３２は画素Ｐｘの内周寄りに位置されている。
　この場合の転送トランジスタＴＧ－Ａ、ＴＧ－Ｂは、図１３中の矢印Ｐｅで示す、二本の縦ゲート電極部３２間の領域を介してフォトダイオードＰＤからの電荷の転送を行う。すなわち、この場合の電荷転送経路は、該二本の縦ゲート電極部３２間の領域を経由する経路となる。
　このため、各縦ゲート電極部３２において、この電荷転送経路に面した側の側壁部が転送側壁部３２ａとされ、その逆側に位置する側壁部が逆側壁部３２ｂとなる。
　本例では、二本の縦ゲート電極部３２のうち画素Ｐｘの外周側に位置する縦ゲート電極部３２の逆側壁部３２ｂについては、酸化膜の少なくとも一部をＳＴＩ４０と兼用として、転送側壁部３２ａよりも酸化膜厚を厚くしている。
　一方、内周側に位置する縦ゲート電極部３２の逆側壁部３２ｂについては、図示のような酸化膜３５を形成することで、転送側壁部３２ａよりも酸化膜厚を厚くしている。
　本例において、この酸化膜３５については、図１２に示す平面視において、フォトダイオードＰＤの各辺のうち転送トランジスタＴＧ－Ｂ、リセットトランジスタＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ｂが配列された辺と、転送トランジスタＴＧ－Ａ、リセットトランジスタＲＳＴ－Ａ、増幅トランジスタＡＭＰ－Ａ、選択トランジスタＳＥＬ－Ａが配列された辺の二辺に沿って連続的に形成している。
　なお、この酸化膜３５の形成態様はあくまで一例に過ぎず、該態様に限定されるものではない。
　上記のように二本の縦ゲート電極部３２間の領域を介して電荷転送を行う構造とすることで、電荷の転送効率向上が図られる。
　なお、上記では二本の縦ゲート電極部３２を有する例について、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂを画素Ｐｘの対角に配置しない例を挙げたが、図４のように対角に配置することもできる。その場合、二本の縦ゲート電極部３２のうち画素内周側に位置する縦ゲート電極部３２における逆側壁部３２ｂの酸化膜は、ＳＴＩ４０の形成工程とは別工程で形成し、転送側壁部３２ａの酸化膜厚よりも厚くする。
<３．第三実施形態>

　図１４は、第三実施形態としての画素Ｐｘの概略構造を説明するための図である。
　ここで、第三実施形態において、平面視での画素Ｐｘの構造は先の図４に示したものと同様であるとする。図１４では、第三実施形態としての画素Ｐｘについて、図４で示したＡ－Ａ’線で切断した際の断面の様子を示している。
　第三実施形態では、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂのそれぞれにおいて、縦ゲート電極部３２の逆側壁部３２ｂが図示のような段形状を有する。具体的に、この場合の逆側壁部３２ｂは、先端部が転送側壁部３２ａ側にオフセットされた段形状を有している。
　図１５は、このような逆側壁部３２ｂの段形状を形成するための縦ゲート電極部３２の形成工程を説明するための図である。
　図１５Ａは、半導体基板にＳＴＩ４０及びＦＦＴＩ４１が形成された状態を模式的に示している。この図１５Ａに示す状態から、図１５Ｂに示すような切削位置ガイド用の開口５３ａが形成されたマスク５３により、縦ゲート電極部３２を形成するためのＳＴＩ４０の切削を行う。具体的には、開口５３ａの画素中央側の端部を、ＳＴＩ４０における画素中央側の端部に合わせて縦ゲート電極部３２形成のためのＳＴＩ４０の切削を行う。これにより、ＳＴＩ４０に図１５Ｃに示すような縦ゲート電極部３２形成用の溝部が形成される。
　しかしながら、マスク５３の形成工程においてはマスク５３形成位置の誤差が生じ得るものであり、仮に、マスク５３が画素中央方向とは反対側にずれてしまった場合には、切削後にＳＴＩ４０の酸化膜が残存し、転送側壁部３２ａの酸化膜厚が理想値よりも厚くなってしまう。
　このため、第三実施形態では、図１５Ｄのようにマスク５３を図１５Ｂの場合よりも画素中央側寄りに形成し、縦ゲート電極部３２形成のためのＳＴＩ４０の切削を行う。このとき、切削においては、切削の進行方向側にいくに連れて溝幅が狭まる傾向となるため、結果として、図１５Ｅに示すように、先端部が画素中央方向にオフセットされた段形状を有する溝が形成される。
　この段形状が、図１４で示したような逆側壁部３２ｂの段形状として反映される。
　この点から理解されるように、図１４に示したような段形状の逆側壁部３２ｂを有する縦ゲート電極部３２を備えた構成とすることで、転送側壁部３２ａの酸化膜厚が厚くなってしまうことの防止を図ることができる。また、図１４に示す段形状によれば、逆側壁部３２ｂの一部が転送側壁部３２ａ側にオフセットされるため、その分、逆側壁部３２ｂの酸化膜厚を稼ぐことができる。
　このように第三実施形態によれば、転送側壁部３２ａの酸化膜厚が過大となることの防止により電荷転送効率の向上を図りつつ、縦ゲート電極部３２の側壁容量低減を図ることができる。
 <４．変形例>
［4-1．第一例］

　なお、実施形態としては上記により説明した具体例に限定されるものではなく、多様な変形例としての構成を採り得るものである。
　図１６は、第一変形例としての画素Ｐｘ’の概略構造を説明するための平面図である。
　第一変形例は、４ＴＡＰ構成への適用例である。４ＴＡＰの画素Ｐｘ’においては、転送トランジスタＴＧとして、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂに加え、転送トランジスタＴＧ－Ｃ、ＴＧ－Ｄの計四つが設けられる。
　転送トランジスタＴＧ－Ｃに対しては、フローティングディフュージョンＦＤ－Ｃ、リセットトランジスタＲＳＴ－Ｃ、増幅トランジスタＡＭＰ－Ｃ、選択トランジスタＳＥＬ－Ｃが設けられ、転送トランジスタＴＧ－Ｄに対しては、フローティングディフュージョンＦＤ－Ｄ、リセットトランジスタＲＳＴ－Ｄ、増幅トランジスタＡＭＰ－Ｄ、選択トランジスタＳＥＬ－Ｄが設けられている。
　このような４ＴＡＰの画素Ｐｘ’では、フォトダイオードＰＤに蓄積された電荷が転送トランジスタＴＧ－Ａ、ＴＧ－Ｂ、ＴＧ－Ｃ、ＴＧ－Ｄを介して、それぞれフローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂ、ＦＤ－Ｃ、ＦＤ－Ｄに振り分けられる。フローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂ、ＦＤ－Ｃ、ＦＤ－Ｄに蓄積された電荷は、選択トランジスタＳＥＬ－Ａ、ＳＥＬ－Ｂ、ＳＥＬ－Ｃ、ＳＥＬ－Ｄのうち符号末尾のアルファベットが同一の選択トランジスタＳＥＬがオンとされたことに応じて、増幅トランジスタＡＭＰ－Ａ、ＡＭＰ－Ｂ、ＡＭＰ－Ｃ、ＡＭＰ－Ｄのうち符号末尾のアルファベットが同一の増幅トランジスタＡＭＰで増幅されて、それぞれ対応する信号線２２（２２－Ａ、２２－Ｂ、２２－Ｃ、２２－Ｄ）を介して読み出される。
［4-2．第二例］

　図１７は、第二変形例としての画素Ｐｘの概略構造を説明するための断面図である。
　第二変形例としての画素Ｐｘは、ＦＦＴＩ４１に代えてＲＤＴＩ（Reversed Deep Trench Isolation：リバースドディープトレンチアイソレーション）４５が形成されたものである。
　ＲＤＴＩ４５は、ＦＦＴＩ４１と同様に、画素間分離構造として前述した光学的抑制機能と電気的抑制機能とを担うものとなるが、ＦＦＴＩ４１とは異なり、裏面Ｓｂ側からの切削工程により形成したトレンチに絶縁材料を充填して形成される。また、ＲＤＴＩ４５は、ＦＦＴＩ４１のように基板を貫通するトレンチの形成を伴うものではなく、表面Ｓｓ側の先端部はＳＴＩ４０には到達していない。
　なお、ＲＤＴＩ４５は、例えばＳｉＯ２等の酸化膜で構成することができる。
　ＲＤＴＩ４５は、トレンチを裏面Ｓｂ側から表面Ｓｓ側に向けての切削により形成するので、図示のように、裏面Ｓｂ側よりも表面Ｓｓ側の方が幅が狭くなるという特徴を有する。
［4-3．その他変形例］

　これまでの説明では、ＳＴＩ４０がＳｉＯ２で構成される例を挙げたが、ＳＴＩ４０はＬｏｗ－ｋ材料で構成することもできる。Ｌｏｗ－ｋ材料としては、例えば、ＳｉＯ２にフッ素を添加したＳｉＯＦ等の材料を挙げることができる。
　ＳＴＩ４０をＬｏｗ－ｋ材料で構成することで、逆側壁部３２ｂの酸化膜の少なくとも一部がＬｏｗ－ｋ材料で構成されることになり、縦ゲート電極部３２の側壁容量のさらなる低減を図ることができる。
　また、これまでの説明では、ＦＦＴＩ４１がＳｉＯ２で構成される例を挙げたが、ＦＦＴＩ４１はポリシリコンで構成することもできる。
　これにより、ＦＦＴＩ４１の形成過程（図７及び図８を参照）において、トレンチ内に充填したポリシリコンを除去する工程やポリシリコン除去後のトレンチ内に別材料（本例ではＳｉＯ２）を充填する工程を不要とすることが可能となる。
　従って、センサ部１の製造プロセスの効率化を図ることができ、センサ部１の製造コスト削減を図ることができる。
　また、転送トランジスタＴＧの形状については、これまでに説明した具体例に限定されない。
　例えば、図１８の平面図に示すようなＬ字型の形状や、図１９の平面図に示すような円形状とすることが考えられる。
　Ｌ字形状による転送トランジスタＴＧ－Ａ、ＴＧ－Ｂについては、図１８の例のように画素Ｐｘにおける対角の関係となる角部に配置することが考えられる。この場合、転送トランジスタＴＧ－Ａ、ＴＧ－ＢのＬ字の二辺のうち、画素Ｐｘの内周側に位置する辺側に転送側壁部３２ａが形成される。
　図１９では、円形状による転送トランジスタＴＧ－Ａ、ＴＧ－Ｂについて、画素Ｐｘにおける対角の関係となる角部に配置する例を示しているが、配置位置はこれに限定されるものではない。
　図２０の平面図は、転送トランジスタＴＧ－Ａ、ＴＧ－Ｂの配置について、先の図１２と同様の配置を示している。
　図１２は、ゲート電極部３２を二本とする場合における転送トランジスタＴＧ－Ａ、ＴＧ－Ｂの配置例として示したが、このような配置は、縦ゲート電極部３２を一本とする構成にも適用可能である。この場合、図１２や図１３で説明した酸化膜３５の形成は不要である。
　これまでの説明では、フォトダイオードＰＤの電荷を転送トランジスタＴＧを介してフローティングディフュージョンＦＤに転送する構成を例示したが、例えばグローバル読み出しに対応する構成として、フォトダイオードＰＤの電荷を転送トランジスタＴＧを介してメモリ素子に転送後、該メモリ素子に蓄積された電荷を、別途の転送トランジスタを介してフローティングディフュージョンＦＤに転送する構成を採ることもできる。なお、この場合において、上記のメモリ素子は、光電変換素子に蓄積された電荷を保持する電荷保持部であると言うことができる。
　また、これまでの説明では、センサ部１が間接ＴｏＦ方式による測距のためのセンシングを行う例を挙げたが、本技術は、光電変換素子に蓄積された電荷を保持する第一電荷保持部と第二電荷保持部と、前記電荷を第一電荷保持部に転送する縦型トランジスタによる第一転送トランジスタと、前記電荷を第二電荷保持部に転送する縦型トランジスタによる第二転送トランジスタとを有する画素を備えたセンサ装置に広く好適に適用できるものである。
<５．実施形態のまとめ>

　以上で説明したように実施形態としてのセンサ装置（センサ部１）は、光電変換を行う光電変換素子（フォトダイオードＰＤ）と、光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部（例えば、フローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂ）と、電荷を第一電荷保持部に転送する第一転送トランジスタ（例えば、転送トランジスタＴＧ－Ａ）と、電荷を第二電荷保持部に転送する第二転送トランジスタ（例えば、転送トランジスタＴＧ－Ｂ）と、を有する画素（同Ｐｘ、Ｐｘ’）を備え、第一、及び第二転送トランジスタは、縦ゲート電極部（同３２）を有する縦型トランジスタで構成され、第一、及び第二転送トランジスタのそれぞれにおいて、縦ゲート電極部の側壁部のうち電荷の転送経路に面した側の壁部である転送側壁部（同３２ａ）とは逆側に位置する逆側壁部（同３２ｂ）の酸化膜厚が、転送側壁部の酸化膜厚よりも厚くされたものである。
　縦型トランジスタによる転送トランジスタにおいて、上記のように逆側壁部の酸化膜厚が転送側壁部の酸化膜厚よりも厚くされることで、電荷転送に寄与する転送側壁部についてはゲート酸化膜の厚さを電荷転送に適した膜厚としながら、逆側壁部の酸化膜厚を厚くすることで縦ゲート電極部の側壁容量低減を図ることが可能となる。
　縦ゲート電極部の側壁容量低減が図られることで、転送トランジスタの高速スイッチング動作が可能となり、電荷振り分け動作の高速化を図ることができる。
　また、深部まで電位をかけることが可能となるため、転送トランジスタの駆動電圧の低減を図ることが可能となり、センサ装置の省電力化を図ることができる。
　また、実施形態としてのセンサ装置においては、画素を複数備え、逆側壁部の酸化膜の少なくとも一部が画素間分離のための酸化膜と兼用されている。
　これにより、逆側壁部の酸化膜形成工程を画素間分離のための酸化膜形成工程にマージすることが可能となる。
　従って、縦ゲート電極部の側壁容量低減を図る上で、センサ装置の製造プロセスの効率化を図ることができ、センサ装置の製造コスト削減を図ることができる。
　さらに、実施形態としてのセンサ装置においては、逆側壁部の酸化膜の少なくとも一部がシャロートレンチアイソレーション（ＳＴＩ４０）と兼用されている。
　これにより、逆側壁部の酸化膜形成工程を画素間分離のためのシャロートレンチアイソレーションの形成工程にマージすることが可能となる。
　従って、縦ゲート電極部の側壁容量低減を図る上で、センサ装置の製造プロセスの効率化を図ることができ、センサ装置の製造コスト削減を図ることができる。
　さらにまた、実施形態としてのセンサ装置においては、第一、及び第二転送トランジスタが矩形による画素の対角の関係となる角部に配置されている。
　これにより、転送側壁部よりも逆側壁部の酸化膜厚を厚くする構造を、シャロートレンチアイソレーションの交差部分の幅を太くするという簡易な手法で実現することが可能となる。
　従って、縦ゲート電極部の側壁容量低減を図る上で、センサ装置の製造プロセスが複雑化することの防止を図ることができ、センサ装置の製造効率の向上、及びそれによる製造コストの削減を図ることができる。
　また、実施形態としてのセンサ装置においては、画素間分離のための構造としてフロントフルトレンチアイソレーション（ＦＦＴＩ４１）を備え、シャロートレンチアイソレーション、及びフロントフルトレンチアイソレーションは、それぞれ交差点部の幅が他部よりも太くされている。
　シャロートレンチアイソレーションのみでなくフロントフルトレンチアイソレーションについても交差点部の幅が太くされることで、画素アレイ部のフレーム強度（フレーム剛性）向上が図られる。
　従って、センサ装置の剛性を高めることができる。
　さらに、実施形態としてのセンサ装置においては、第一、及び第二転送トランジスタは、それぞれ縦ゲート電極部を二本有し、該二本の縦ゲート電極部間の領域を介して電荷の転送を行っている。
　二本の縦ゲート電極部間の領域を介して電荷転送を行う構造とすることで、電荷の転送効率向上が図られる。
　従って、転送トランジスタの駆動電圧の低減を図ることが可能となり、センサ装置の省電力化を図ることができる。また、この場合も、逆側壁部の酸化膜厚が厚くされるので、側壁容量の低減が図られ、振り分け速度の高速化を図ることができる
　さらにまた、実施形態としてのセンサ装置においては、第一、及び第二転送トランジスタにおいて、逆側壁部は、先端部が転送側壁部側にオフセットされた段形状を有している。
　これにより、縦型トランジスタの形成工程において転送側壁部の酸化膜厚が厚くなってしまうことの防止を図りつつ、逆側壁部の酸化膜厚の拡大化を図ることが可能となる。
　従って、電荷転送効率の向上を図りつつ、縦ゲート電極部の側壁容量低減、すなわち電荷振り分け動作の高速化を図ることができる。
　また、実施形態としてのセンサ装置においては、画素を複数備え、画素間分離のための構造としてシャロートレンチアイソレーションとフロントフルトレンチアイソレーションとを備え、フロントフルトレンチアイソレーションがポリシリコンで構成されている。
　これにより、フロントフルトレンチアイソレーションの形成過程において、トレンチ内に充填したポリシリコンを除去する工程や、ポリシリコン除去後のトレンチ内に別材料を充填する工程を不要とすることが可能となる。
　従って、センサ装置の製造プロセスの効率化を図ることができ、センサ装置の製造コスト削減を図ることができる。
　さらに、実施形態としてのセンサ装置においては、シャロートレンチアイソレーションがＬｏｗ－ｋ材料で構成されている。
　これにより、逆側壁部の酸化膜の少なくとも一部がＬｏｗ－ｋ材料で構成される。
　従って、縦ゲート電極部の側壁容量のさらなる低減を図ることができ、電荷振り分け動作のさらなる高速化を図ることができる。
　さらにまた、実施形態としてのセンサ装置においては、画素を複数備え、画素間分離のための構造としてリバースドディープトレンチアイソレーションを備えている。
　これにより、画素間分離のための構造としてリバースドディープトレンチアイソレーションを採用した場合に対応して縦ゲート電極部の側壁容量低減が図られることで、転送トランジスタの高速スイッチング動作が可能となり、電荷振り分け動作の高速化を図ることができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
<６．本技術>

　なお本技術は以下のような構成も採ることができる。
（１）
　光電変換を行う光電変換素子と、
　前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、
　前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、
　前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素を備え、
　前記第一、及び第二転送トランジスタは、縦ゲート電極部を有する縦型トランジスタで構成され、
　前記第一、及び第二転送トランジスタのそれぞれにおいて、前記縦ゲート電極部の側壁部のうち前記電荷の転送経路に面した側の壁部である転送側壁部とは逆側に位置する逆側壁部の酸化膜厚が、前記転送側壁部の酸化膜厚よりも厚くされた
　センサ装置。
（２）
　前記画素を複数備え、
　前記逆側壁部の酸化膜の少なくとも一部が画素間分離のための酸化膜と兼用された
　前記（１）に記載のセンサ装置。
（３）
　前記逆側壁部の酸化膜の少なくとも一部がシャロートレンチアイソレーションと兼用された
　前記（２）に記載のセンサ装置。
（４）
　前記第一、及び第二転送トランジスタが矩形による前記画素の対角の関係となる角部に配置された
　前記（３）に記載のセンサ装置。
（５）
　画素間分離のための構造としてフロントフルトレンチアイソレーションを備え、
　前記シャロートレンチアイソレーション、及び前記フロントフルトレンチアイソレーションは、それぞれ交差点部の幅が他部よりも太くされた
　前記（４）に記載のセンサ装置。
（６）
　前記第一、及び第二転送トランジスタは、それぞれ前記縦ゲート電極部を二本有し、該二本の縦ゲート電極部間の領域を介して前記電荷の転送を行う
　前記（１）から（５）の何れかに記載のセンサ装置。
（７）
　前記第一、及び第二転送トランジスタにおいて、前記逆側壁部は、先端部が前記転送側壁部側にオフセットされた段形状を有する
　前記（１）から（６）の何れかに記載のセンサ装置。
（８）
　前記画素を複数備え、
　画素間分離のための構造としてシャロートレンチアイソレーションとフロントフルトレンチアイソレーションとを備え、
　前記フロントフルトレンチアイソレーションがポリシリコンで構成された
　前記（１）から（７）の何れかに記載のセンサ装置。
（９）
　前記シャロートレンチアイソレーションがＬｏｗ－ｋ材料で構成された
　前記（３）から（８）の何れかに記載のセンサ装置。
（１０）
　前記画素を複数備え、
　画素間分離のための構造としてリバースドディープトレンチアイソレーションを備えた
　前記（１）から（４）の何れかに記載のセンサ装置。
Ｐｘ，Ｐｘ’　画素
ＰＤ　フォトダイオード
ＯＦＧ　ＯＦゲートトランジスタ
ＦＤ　フローティングディフュージョン
ＴＧ　転送トランジスタ
ＲＳＴ　リセットトランジスタ
ＡＭＰ　増幅トランジスタ
ＳＥＬ　選択トランジスタ
Ｓｓ　表面
Ｓｂ　裏面
ＤｅＡ、ＤｅＢ　電荷転送経路
３０　絶縁膜
３１　平面ゲート電極部
３２　縦ゲート電極部
３２ａ　転送側壁部
３２ｂ　逆側壁部
３５　酸化膜
４０　ＳＴＩ（シャロートレンチアイソレーション）
４１　ＦＦＴＩ（フロントフルトレンチアイソレーション）
４５　ＲＤＴＩ（リバースドディープトレンチアイソレーション）
Ｔ１，Ｔ２　トレンチ
５０　酸化膜
５１　仮材料

Claims (10)

  1. 　光電変換を行う光電変換素子と、
    　前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、
    　前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、
    　前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素を備え、
    　前記第一、及び第二転送トランジスタは、縦ゲート電極部を有する縦型トランジスタで構成され、
    　前記第一、及び第二転送トランジスタのそれぞれにおいて、前記縦ゲート電極部の側壁部のうち前記電荷の転送経路に面した側の壁部である転送側壁部とは逆側に位置する逆側壁部の酸化膜厚が、前記転送側壁部の酸化膜厚よりも厚くされた
    　センサ装置。
  2. 　前記画素を複数備え、
    　前記逆側壁部の酸化膜の少なくとも一部が画素間分離のための酸化膜と兼用された
    　請求項１に記載のセンサ装置。
  3. 　前記逆側壁部の酸化膜の少なくとも一部がシャロートレンチアイソレーションと兼用された
    　請求項２に記載のセンサ装置。
  4. 　前記第一、及び第二転送トランジスタが矩形による前記画素の対角の関係となる角部に配置された
    　請求項３に記載のセンサ装置。
  5. 　画素間分離のための構造としてフロントフルトレンチアイソレーションを備え、
    　前記シャロートレンチアイソレーション、及び前記フロントフルトレンチアイソレーションは、それぞれ交差点部の幅が他部よりも太くされた
    　請求項４に記載のセンサ装置。
  6. 　前記第一、及び第二転送トランジスタは、それぞれ前記縦ゲート電極部を二本有し、該二本の縦ゲート電極部間の領域を介して前記電荷の転送を行う
    　請求項１に記載のセンサ装置。
  7. 　前記第一、及び第二転送トランジスタにおいて、前記逆側壁部は、先端部が前記転送側壁部側にオフセットされた段形状を有する
    　請求項１に記載のセンサ装置。
  8. 　前記画素を複数備え、
    　画素間分離のための構造としてシャロートレンチアイソレーションとフロントフルトレンチアイソレーションとを備え、
    　前記フロントフルトレンチアイソレーションがポリシリコンで構成された
    　請求項１に記載のセンサ装置。
  9. 　前記シャロートレンチアイソレーションがＬｏｗ－ｋ材料で構成された
    　請求項３に記載のセンサ装置。
  10. 　前記画素を複数備え、
    　画素間分離のための構造としてリバースドディープトレンチアイソレーションを備えた
    　請求項１に記載のセンサ装置。
PCT/JP2021/016040 2020-06-07 2021-04-20 センサ装置 WO2021251006A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/999,868 US11885912B2 (en) 2020-06-07 2021-04-20 Sensor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-098996 2020-06-07
JP2020098996A JP2021193696A (ja) 2020-06-07 2020-06-07 センサ装置

Publications (1)

Publication Number Publication Date
WO2021251006A1 true WO2021251006A1 (ja) 2021-12-16

Family

ID=78845563

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/016040 WO2021251006A1 (ja) 2020-06-07 2021-04-20 センサ装置

Country Status (3)

Country Link
US (1) US11885912B2 (ja)
JP (1) JP2021193696A (ja)
WO (1) WO2021251006A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023249116A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2024090039A1 (ja) * 2022-10-26 2024-05-02 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009047658A (ja) * 2007-08-22 2009-03-05 Hamamatsu Photonics Kk 測距センサ及び測距装置
JP2010040594A (ja) * 2008-07-31 2010-02-18 National Univ Corp Shizuoka Univ 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置
JP2011159757A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器
JP2012084697A (ja) * 2010-10-12 2012-04-26 Hamamatsu Photonics Kk 距離センサ及び距離画像センサ
JP2013021169A (ja) * 2011-07-12 2013-01-31 Sony Corp 固体撮像素子、固体撮像素子の製造方法、および電子機器
WO2015118884A1 (ja) * 2014-02-07 2015-08-13 国立大学法人静岡大学 電荷変調素子及び固体撮像装置
JP2016136584A (ja) * 2015-01-23 2016-07-28 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2019004149A (ja) * 2017-06-15 2019-01-10 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 距離測定のためのイメージセンサ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013094430A1 (ja) * 2011-12-19 2015-04-27 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2020009883A (ja) 2018-07-06 2020-01-16 ソニーセミコンダクタソリューションズ株式会社 受光素子、測距モジュール、および、電子機器
WO2020241287A1 (ja) * 2019-05-31 2020-12-03 パナソニックセミコンダクターソリューションズ株式会社 固体撮像装置、撮像装置および撮像方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009047658A (ja) * 2007-08-22 2009-03-05 Hamamatsu Photonics Kk 測距センサ及び測距装置
JP2010040594A (ja) * 2008-07-31 2010-02-18 National Univ Corp Shizuoka Univ 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置
JP2011159757A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器
JP2012084697A (ja) * 2010-10-12 2012-04-26 Hamamatsu Photonics Kk 距離センサ及び距離画像センサ
JP2013021169A (ja) * 2011-07-12 2013-01-31 Sony Corp 固体撮像素子、固体撮像素子の製造方法、および電子機器
WO2015118884A1 (ja) * 2014-02-07 2015-08-13 国立大学法人静岡大学 電荷変調素子及び固体撮像装置
JP2016136584A (ja) * 2015-01-23 2016-07-28 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2019004149A (ja) * 2017-06-15 2019-01-10 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 距離測定のためのイメージセンサ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023249116A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2024090039A1 (ja) * 2022-10-26 2024-05-02 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Also Published As

Publication number Publication date
JP2021193696A (ja) 2021-12-23
US20230350028A1 (en) 2023-11-02
US11885912B2 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
US10586818B2 (en) Solid-state imaging device, camera module and electronic apparatus
US11153515B2 (en) Solid state image sensor comprising stacked substrates, semiconductor device, and electronic device
JP5641287B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および、電子機器
US8748951B2 (en) Solid-state image sensing device
WO2021251006A1 (ja) センサ装置
JP5335186B2 (ja) Ｃｍｏｓイメージセンサ
KR102697624B1 (ko) 이미지 센서
JP2013026264A (ja) 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
CN101826538A (zh) 固态摄像元件、制作该元件的方法及使用该元件的电子设备
JP5134427B2 (ja) 固体撮像装置
US8922686B2 (en) Method of producing a solid-state image pickup apparatus, solid-state image pickup apparatus, and electronic apparatus
US11456327B2 (en) Image sensor and imaging device
US11218657B2 (en) Pixel and image sensor including the same
WO2022085467A1 (ja) センサ装置、センシングモジュール
US20210159265A1 (en) Image sensor
JP3424360B2 (ja) 固体撮像装置
US20230061837A1 (en) Sensor device and distance measurement device
WO2022143447A1 (zh) 用于飞行时间图像传感器的传感单元及其解调方法
US20120248505A1 (en) Light receiving device
JP2006114596A (ja) フォトセンサ及びその製造方法
JPH0786571A (ja) 電荷転送装置及びその駆動方法
KR20220004647A (ko) 타임-오브-플라이트 디바이스 및 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21822126

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21822126

Country of ref document: EP

Kind code of ref document: A1