WO2021199665A1 - 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器 - Google Patents

固体撮像装置及び固体撮像装置の製造方法、並びに電子機器 Download PDF

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WO2021199665A1
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solid
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出羽　恭子
澁木　俊一
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
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    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • the present disclosure relates to a solid-state image sensor, a method for manufacturing the solid-state image sensor, and an electronic device.
  • solid-state image sensors which are the core components of digital cameras
  • CMOS Complementary Metal Oxide Semiconductor
  • miniaturization and thinning of solid-state image sensors are being studied as digital cameras become more sophisticated and multifunctional.
  • a solid-state imaging device including a laminated substrate (semiconductor chip) in which the multilayer wiring layers are bonded to each other has been proposed (see Patent Document 1).
  • the present disclosure has been made in view of such a situation, and a method for manufacturing a solid-state image sensor and a solid-state image sensor capable of suppressing the generation of voids at the joint surface between the first substrate and the second substrate.
  • the purpose is to provide electronic devices as well.
  • the solid-state imaging device includes a first substrate on which a plurality of first conductors including a first conductor portion and a second conductor portion are formed, and a first substrate. It includes a third conductor portion that is joined to the first substrate and is arranged so as to face the first conductor portion and a fourth conductor portion that is arranged so as to face the second conductor portion.
  • a first substrate comprising a second substrate on which a plurality of second conductors are formed, and the first conductor and the second conductor overlapping each other on the joint surface between the first substrate and the second substrate.
  • the first wiring region where the first conductor portion and the third conductor portion of the surface are arranged and the second wiring region where the second conductor portion and the fourth conductor portion are arranged Is also characterized in that it has a predetermined bonding force between the first substrate and the second substrate and is equal to or higher than a predetermined value.
  • the solid-state imaging device includes a first substrate on which a plurality of first conductors including a first conductor portion and a second conductor portion are formed, and a first substrate.
  • a plurality of second conductors are joined and include a third conductor portion arranged to face the first conductor portion and a fourth conductor portion arranged to face the second conductor portion.
  • the second region where the first insulating film formed around the body and the second conductor overlap, and the second insulating film and the first conductor formed around the second conductor are formed.
  • a first region having an overlapping third region and a fourth region on which the first insulating film and the second insulating film overlap, and the first conductor portion and the third conductor portion of the joint surface are arranged.
  • the ratio of the area of the fourth region per unit area in the wiring region of It is characterized by being different from the ratio of the area.
  • the solid-state imaging device includes a first substrate on which a plurality of first conductors including a first conductor portion and a second conductor portion are formed, and a first substrate.
  • a plurality of second conductors are joined and include a third conductor portion arranged to face the first conductor portion and a fourth conductor portion arranged to face the second conductor portion.
  • the second region where the first insulating film formed around the body and the second conductor overlap, and the second insulating film and the first conductor formed around the second conductor are formed.
  • It has a third region that overlaps and a fourth region in which the first insulating film and the second insulating film overlap, and the difference between the maximum value and the minimum value of the ratio of the area of the fourth region per unit area is It is characterized in that the value is equal to or less than a predetermined value at any position on the joint surface.
  • a plurality of first conductors including a first conductor portion and a second conductor portion are formed on a first semiconductor substrate.
  • a plurality of second conductors including the conductor portion of the above are formed to form a second substrate, the first conductor and the second conductor face each other, and the first substrate and the second substrate are formed.
  • the first region where the first conductor and the second conductor overlap, and the second where the first insulating film and the second conductor formed around the first conductor overlap each other.
  • the ratio of the area of the fourth region to the unit area is the first wiring region and the second conductor portion in which the first conductor portion and the third conductor portion of the joint surface are arranged.
  • the first value is equal to or higher than a predetermined value having a predetermined bonding force between the first substrate and the second substrate. It is characterized in that a substrate and a second substrate are arranged and joined.
  • the electronic device is joined to a first substrate on which a plurality of first conductors including a first conductor portion and a second conductor portion are formed, and a first substrate.
  • a plurality of second conductors including a third conductor portion arranged to face the first conductor portion and a fourth conductor portion arranged to face the second conductor portion are formed.
  • a first region in which the first conductor and the second conductor overlap each other on the joint surface between the first substrate and the second substrate, and the first conductor are provided.
  • the first substrate and the second are at any position of the first wiring region in which the third conductor portion is arranged and the second wiring region in which the second conductor portion and the fourth conductor portion are arranged. It is characterized by including a solid-state imaging device having a predetermined bonding force with the substrate and having a predetermined value or more.
  • FIG. 1 It is an enlarged cross-sectional view which shows the structure in the vicinity of the joint surface of the solid-state image pickup apparatus which concerns on 1st Embodiment of this disclosure.
  • FIG. 1 It is a plan schematic diagram which shows the wiring area WA, the dummy wiring area DA, and other area OA in the solid-state image sensor. Insulator of the fourth region A4 per unit area in the solid-state imaging device in which the ratio of the area of the fourth region A4 in the wiring region WA, the dummy wiring region DA and the other region OA is 48%, 73% and 18%, respectively. It is a graph which shows the frequency of the area ratio.
  • FIG. 5 is an enlarged cross-sectional view showing a configuration in the vicinity of a joint surface of a solid-state image sensor when the joint position between the first substrate and the second substrate deviates from a predetermined position. It is a top view which shows the minimum structure of the 1st conductor and the 2nd conductor in the vicinity of the joint surface of the solid-state image pickup apparatus which concerns on 2nd Embodiment of this disclosure. It is an enlarged plan view which shows an example of the arrangement of the 1st conductor and the 2nd conductor in the vicinity of the joint surface of the solid-state image pickup apparatus which concerns on 2nd Embodiment of this disclosure.
  • the present disclosure relates to a solid-state image sensor formed by joining a first substrate and a second substrate.
  • the present disclosure also relates to a method for manufacturing a solid-state image sensor formed by joining a first substrate and a second substrate, and an electronic device having the solid-state image sensor. According to the present disclosure, when the first substrate and the second substrate are bonded, a decrease in bonding strength at the bonding surface between the first substrate and the second substrate is suppressed at any position on the bonding surface. be able to.
  • voids (air bubbles) that cannot be partially bonded may be formed on the bonding surface between the first substrate and the second substrate.
  • the joint surface in the case of a solid-state image sensor that does not have a region in which the insulating film exposed on the joint surface of the first substrate and the insulating film exposed on the joint surface of the second substrate are directly bonded, the joint surface. In, the joining strength immediately after joining becomes low. Then, when the bonding strength at the bonding surface between the substrates becomes low, voids (air bubbles) are likely to be formed on the bonding surface between the first substrate and the second substrate.
  • the cause of voids is mainly the difference in joint strength.
  • the bonding strength between copper and copper immediately after bonding the substrate and the bonding strength in the region where copper and the insulating film are directly bonded are lower than the bonding strength in the region where the insulating film and the insulating film are directly bonded. Therefore, in order to make it difficult for the first substrate and the second substrate to be separated from each other, the first insulating film provided on the first substrate and the second insulating film provided on the second substrate are formed. It is necessary to secure a certain ratio or more of the area to be directly joined even in the area of the joint surface throat.
  • the present disclosure provides a technique for suppressing a decrease in bonding strength between substrates caused by bonding deviation between substrates so that the bonding strength becomes a certain level or higher at any position on the bonding surface.
  • FIG. 1 is a block diagram showing a configuration example of the solid-state image sensor according to the present disclosure.
  • the solid-state image sensor 1 is configured as, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the solid-state image sensor 1 has a pixel region (pixel array) 3 in which a plurality of pixels 2 are regularly arranged in a two-dimensional array on a semiconductor substrate (for example, a Si substrate) (not shown), and a peripheral circuit unit.
  • CMOS Complementary Metal Oxide Semiconductor
  • Pixel 2 has a photoelectric conversion unit (for example, a photodiode) and a plurality of pixel transistors (MOS transistors).
  • the plurality of pixel transistors can be composed of, for example, three transistors, a transfer transistor, a reset transistor, and an amplification transistor. Further, the plurality of pixel transistors may be composed of four transistors by adding a selection transistor. Since the equivalent circuit of a unit pixel is the same as the well-known technique, detailed description thereof will be omitted.
  • the pixel 2 can be configured as one unit pixel or can have a shared pixel structure.
  • This pixel sharing structure is a structure in which a plurality of photodiodes share a transistor other than the floating diffusion and the plurality of transfer transistors. That is, in the shared pixel, the photodiode and the transfer transistor constituting the plurality of unit pixels are configured by sharing the other pixel transistor.
  • the peripheral circuit unit includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 selects the pixel drive wiring, supplies a pulse for driving the pixel to the selected pixel drive wiring, and drives the pixel in line units. That is, the vertical drive circuit 4 selectively scans each pixel 2 of the pixel array 3 in a row-by-row manner in the vertical direction. Then, the vertical drive circuit 4 supplies a pixel signal based on the signal charge generated according to the amount of received light in the photoelectric conversion unit of each pixel 2 through the vertical signal line L1 to the column signal processing circuit 5.
  • the column signal processing circuit 5 is arranged for each row of pixels 2, for example.
  • the column signal processing circuit 5 performs signal processing such as noise removal for each pixel string for the signal output from the pixel 2 for one row.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise peculiar to pixel 2, signal amplification, and A / D (Analog / Digital) conversion. ..
  • a horizontal selection switch (not shown) is provided in the output stage of the column signal processing circuit 5 so as to be connected to the horizontal signal line L2.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to sequentially select each of the column signal processing circuits 5, and outputs pixel signals from each of the column signal processing circuits 5 to the horizontal signal line L2.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line L2 and outputs the signals.
  • the output circuit 7 may, for example, perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the control circuit 8 receives an input clock and data for instructing an operation mode and the like, and outputs data such as internal information of the solid-state image sensor 1. Further, the control circuit 8 obtains a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. Generate. Then, the control circuit 8 inputs these signals to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like. The input / output terminal 9 exchanges signals with the outside.
  • FIGS. 2 to 4 are schematic views showing an example of a laminated structure of the solid-state image sensor 1 according to the present disclosure.
  • An example of a laminated structure of the solid-state image sensor 1 to which the present disclosure is applied will be described with reference to FIGS. 2 to 4.
  • the solid-state image sensor 1a shown in FIG. 2 is composed of a first substrate 11 and a second substrate 12.
  • the pixel array 23 and the control circuit 24 are mounted on the first substrate 11.
  • a logic circuit 25 including a signal processing circuit is mounted on the second substrate 12.
  • the first substrate 11 and the second substrate 12 are electrically connected to each other to form a solid-state image sensor 1a as one substrate.
  • the solid-state image sensor 1b shown in FIG. 3 is composed of a first substrate 11 and a second substrate 12.
  • the pixel array 23 is mounted on the first substrate 11.
  • a control circuit 24 and a logic circuit 25 including a signal processing circuit are mounted on the second substrate 12. Then, the first substrate 11 and the second substrate 12 are electrically connected to each other to form a solid-state image sensor 1b as one substrate.
  • the solid-state image sensor 1c shown in FIG. 4 is composed of a first substrate 11 and a second substrate 12.
  • a pixel array 23 and a control circuit 24-1 for controlling the pixel array 23 are mounted on the first substrate 11.
  • a control circuit 24-2 for controlling the logic circuit 25 and a logic circuit 25 including a signal processing circuit are mounted on the second substrate 12. Then, the first substrate 11 and the second substrate 12 are electrically connected to each other to form a solid-state image sensor 1c as one substrate.
  • CMOS image sensor two or more substrates may be bonded together.
  • a substrate provided with a memory element array, a substrate provided with other circuit elements, and the like are added, and three or more substrates are bonded together to form one laminated substrate. It is also possible to configure a CMOS image sensor.
  • FIG. 5 is a cross-sectional view showing a configuration example of the solid-state imaging device 1A according to the first embodiment of the present disclosure.
  • the solid-state image sensor 1A is a back-illuminated CMOS (Complementary MOS) image sensor, and is an example of the solid-state image sensor 1.
  • the back-illuminated CMOS image sensor is a CMOS image sensor in which the light receiving portion is arranged at the upper part of the circuit portion and has higher sensitivity and lower noise than the front-illuminated type.
  • FIG. 6 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1A.
  • FIG. 7 is a cross-sectional view taken along the line AA of FIG. 6, which is an enlarged cross-sectional view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1A.
  • the solid-state image sensor 1A joins the first substrate 30 on which the plurality of first conductors 38 are formed and the first substrate 30 on which the plurality of second conductors 58 are formed.
  • the second substrate 50 is provided.
  • the first wiring 38a that is electrically conductive with the lower layer wiring 36 and the second wiring 58a that is electrically conductive with the multilayer wirings 55a and 55b and the upper layer wiring 56 are rectangular. It is formed in a shape.
  • the first wiring 38a and the second wiring 58a are arranged so that at least a part of the first wiring 38a and the second wiring 58a overlap each other in a plan view.
  • the first wiring 38a and the second wiring 58a having the same outer shape in the plan view are arranged so as to intersect each other in the plan view.
  • Such a configuration is shown.
  • the first wiring 38a and the second wiring 58a may be extended in the same direction and arranged so as to be displaced and overlap each other in a plan view.
  • the first wiring 38a and the second wiring 58a may not have the same outer shape in a plan view and may have different sizes.
  • the first wiring 38a is provided so as to extend in the left-right direction in FIG.
  • the second wiring 58a is provided so as to extend in the vertical direction (an example of a direction intersecting with the first wiring 38a) in FIG.
  • the first wiring 38a and the second wiring 58a are joined to each other at a portion where the first wiring 38a and the second wiring 58a overlap each other.
  • the first conductor 38 and the second conductor 58 overlap each other on the joint surface 40 between the first substrate 30 and the second substrate 50. It has a first region A1.
  • the solid-state image sensor 1A has a second region A2 on the joint surface 40 in which the first insulating film 37 and the second conductor 58 formed around the first conductor 38 overlap each other.
  • the solid-state image sensor 1A has a third region A3 on the joint surface 40 in which the second insulating film 57 formed around the second conductor 58 and the first conductor 38 overlap each other.
  • the solid-state image sensor 1A has a fourth region A4 in which the first insulating film 37 and the second insulating film 57 overlap each other on the joint surface 40.
  • the first region A1 to the fourth region A4 are formed by arranging the first wiring 38a and the second wiring 58a so as to intersect each other in a plan view.
  • the ratio of the area of the fourth region A4 per unit area (hereinafter, may be referred to as the insulator area ratio) is set to a predetermined value or more at any position of the joint surface 40. Be placed.
  • the first wiring 38a (an example of the first conductor portion) that is electrically conductive with the lower layer wiring 36 and the lower layer It includes a wiring 36 and a first dummy wiring 38b (an example of a second conductor portion) having no electrical continuity.
  • the first wiring 38a includes, for example, a connection pad for connecting the first substrate 30 and the second substrate 50, lateral wiring, an electromagnetic shield, and the like.
  • the second conductor 58 As the second conductor 58, the second wiring 58a (an example of the third conductor portion) that electrically conducts with the multi-layer wiring 55a and 55b and the upper layer wiring 56, and the wiring 55a. , 55b and the upper layer wiring 56 and a second dummy wiring 58b (an example of a fourth conductor portion) having no electrical continuity.
  • the second conductor 58 may include, for example, a connection pad for connecting the first substrate 30 and the second substrate 50, lateral wiring, an electromagnetic shield, and the like.
  • the first conductor 38 and the second conductor 58 for performing Cu-Cu bonding are such that a part of the wiring is exposed on the bonding surface 40 which is the surface of the wiring layer of the first substrate 30 and the second substrate 50. Is formed in.
  • the first conductor 38 and the second conductor 58 may or may not be electrically connected between the first substrate 30 and the second substrate 50 by Cu-Cu bonding.
  • the connection pad for connecting the first substrate 30 and the second substrate 50 includes the pixels of the second substrate 50 (photodiode PD or pixel transistor serving as a photoelectric conversion unit) and signal processing of the first substrate 30. Connect with the circuit.
  • the lateral wiring is a connection portion for supplying electric power supplied from the outside to each portion in the chip.
  • the electromagnetic shield electrically shields between the first substrate 30 and the second substrate 50 with a Cu-Cu connection so that unintended electrical noise does not affect each wiring or transistor.
  • first dummy wiring 38b and the second dummy wiring 58b do not function as a path for a pixel signal, and improve the joint strength between the first substrate 30 and the second substrate 50, dishing, and erosion. Is placed to suppress the. That is, the first dummy wiring 38b and the second dummy wiring 58b are electrically connected to the photodiode PD serving as the photoelectric conversion unit and the first wiring 38a and the second wiring 58a that are electrically connected to the photodiode PD. Is separated.
  • the first dummy wiring 38b and the second dummy wiring 58b can be floated, but are electrically connected to a fixed potential such as a reference potential (GND) or a power supply voltage (VDD).
  • the wiring area WA (an example of the first wiring area) of the solid-state image sensor 1A is provided with a first wiring 38a and a second wiring 58a including a connection pad, a lateral wiring, and an electromagnetic shield. Further, a first dummy wiring 38b and a second dummy wiring 58b are provided in the dummy wiring region DA (an example of the second wiring region) of the solid-state image sensor 1A.
  • the first substrate 30 and the second substrate 50 are also formed with wiring that is not exposed on the joint surface 40.
  • the first wiring 38a that is electrically conductive with the lower layer wiring 36, the multilayer wirings 55a and 55b, and the upper layer wiring 56 are electrically conductive.
  • Wiring 58a of 2 is formed.
  • a first dummy wiring 38b and a second dummy wiring 58b are formed in the dummy wiring region DA of the solid-state image sensor 1A.
  • the dummy wiring area DA has been illustrated as an example of the “second wiring area”, but the present invention is not limited to this.
  • the "second wiring region” it may be a region (another region OA) in which a conductor other than the first dummy wiring 38b and the second dummy wiring 58b is formed.
  • the ratio of the area of the fourth region A4 (insulator area ratio) in which the first insulating film 37 and the second insulating film 57 overlap each other per unit area is the joint surface 40.
  • the value is equal to or higher than the predetermined value at any of the positions.
  • the bonding force between the first substrate 30 and the second substrate 50 can be maintained above a certain value.
  • the ratio of the area of the fourth region A4 in which the first insulating film 37 and the second insulating film 57 overlap each other per unit area is a predetermined value at any position of the joint surface 40. It is as follows.
  • the ratio of the area of the fourth region A4 per unit area is equal to or greater than a predetermined value having a predetermined bonding force between the first substrate 30 and the second substrate 50.
  • the ratio of the area of the fourth region A4 per unit area is preferably 15% or more and 70% or less.
  • the joint area between the first wiring 38a and the second wiring 58a becomes a certain ratio or more.
  • the ratio of the area of the fourth region A4 per unit area is the surface condition of the first insulating film 37 and the second insulating film 57 to be joined, and the first insulating film 37 for each joining position.
  • the preferable ratio changes depending on the ratio of the second insulating film 57. Therefore, the preferable value of the ratio of the area of the fourth region A4 per unit area varies over a wide numerical range.
  • the "ratio of the area of the fourth region A4 per unit area” is the ratio of the area of the fourth region A4 per unit area on the joint surface 40.
  • the joint surface 40 includes all of the wiring region WA and the dummy wiring region DA of the solid-state image sensor 1A, and all other regions OA except the wiring region WA and the dummy wiring region DA. Therefore, the solid-state image sensor 1A is designed so that the ratio of the area of the fourth region A4 per unit area is equal to or greater than a predetermined value in any of the wiring region WA, the dummy wiring region DA, and the other region OA. Will be done.
  • the ratio of the area of the plurality of fourth regions A4 in the wiring area WA is different from the ratio of the area of the plurality of fourth regions A4 in the dummy wiring area DA. Further, it is preferable that the difference between the maximum value and the minimum value of the ratio of the area of the fourth region A4 per unit area (insulator area ratio) is equal to or less than a predetermined value at any position of the joint surface 40. .. Further, it is more preferable that the ratio of the area of the fourth region A4 per unit area in the dummy wiring region DA is larger than the ratio of the area of the fourth region A4 per unit area in the wiring region WA.
  • the difference between the maximum value and the minimum value of the ratio of the area of the fourth region A4 (insulator area ratio) per unit area of 5 mm ⁇ 5 mm is preferably 10% or less, for example.
  • the difference between the maximum value and the minimum value of the ratio of the area of the fourth region A4 per unit area is% or less, the first substrate 30 and the second substrate 50 are to some extent at any position of the joint surface 40. It is preferable because it joins uniformly and voids are less likely to occur on the joint surface 40.
  • the "difference between the maximum value and the minimum value of the ratio of the area of the fourth region A4 per unit area" is defined as that of the plurality of fourth regions A4 in the plurality of predetermined regions of the joint surface 40 partitioned by the unit area.
  • the difference between the maximum value and the minimum value of the area ratio is defined by the difference between the ratio of the area of the plurality of fourth regions A4 in the wiring region WA and the ratio of the area of the plurality of fourth regions A4 in the dummy wiring region DA.
  • the above-mentioned “difference” may be a difference at any two locations of the connection pad of the wiring region WA, the lateral wiring, and the electromagnetic shield, or may be a difference at two locations in the dummy wiring region DA. good.
  • the above-mentioned “maximum value” and “minimum value” are the maximum value and the maximum value among the values obtained by calculating the ratio of the area of the fourth region A4 from the coverage rate per unit area of the layout of the joint surface 40 of the solid-state image sensor 1. This is the minimum value.
  • the "difference between the maximum value and the minimum value of the ratio of the area of the fourth region A4 per unit area" becomes large. .. That is, when the difference between the maximum value and the minimum value of the ratio of the area of the fourth region A4 per unit area is less than or equal to a predetermined value, the portion where the wiring density is locally increased on the entire surface of the layout is small. .. Therefore, joining the first substrate 30 and the second substrate 50 is preferable because the bonding properties of the bonding surface 40 become uniform and voids are less likely to occur on the bonding surface 40.
  • FIG. 8 is a schematic plan view showing a wiring region WA, a dummy wiring region DA, and another region OA in a solid-state image sensor.
  • FIGS. 9, 10 and 11 are graphs showing the frequency of the ratio of the area of the fourth region A4 per unit area (insulator area ratio) in the solid-state image sensor shown in FIG.
  • the graph of FIG. 9 shows the ratio of the area of the fourth region A4 in the wiring region WA, the dummy wiring region DA, and the other region OA to 48%, 73%, and 18%, respectively, per unit area of the solid-state imaging device 1A.
  • It is a graph which shows the frequency of the insulator area ratio of the 4th region A4.
  • the graph of FIG. 10 shows the unit area in the solid-state imaging device 1A in which the ratios of the areas of the fourth region A4 in the wiring region WA, the dummy wiring region DA, and the other region OA are 48%, 76%, and 18%, respectively. It is a graph which shows the frequency of the insulator area ratio of the 4th region A4 per hit. That is, in the solid-state image sensor shown in FIG. 10, the ratio of the area of the fourth region in the dummy wiring region DA is slightly higher than that in the case shown in FIG. In such a solid-state image sensor, poor bonding occurs at the bonding surface between the first substrate and the second substrate.
  • the graph of FIG. 11 shows the unit in the solid-state imaging device 1A in which the ratio of the area of the fourth region A4 in the wiring region WA, the dummy wiring region DA, and the other region OA is 48%, 73%, and 13%, respectively. It is a graph which shows the frequency of the insulator area ratio of the 4th region A4 per area. That is, in the solid-state image sensor shown in FIG. 11, the ratio of the area of the fourth region in the other region OA is slightly lower than that in the case shown in FIG. In such a solid-state image sensor, poor bonding occurs at the bonding surface between the first substrate and the second substrate.
  • the ratio of the area of the fourth region A4 (insulator area ratio) to the bonding area of the first substrate 30 and the second substrate 50 is 15% or more and 70% or less.
  • the first conductor 38 and the second conductor 58 in the vicinity of the joint surface 40 of the first substrate 30 and the second substrate 50 which is a characteristic configuration of the present embodiment, will be described in detail.
  • the first wiring 38a and the second wiring 58a are arranged so that at least a part of the first wiring 38a and the second wiring 58a overlap each other in a plan view.
  • the first wiring 38a and the second wiring 58a are arranged so as to intersect each other in a plan view.
  • the first wiring 38a is provided so as to extend in the left-right direction in FIG.
  • the second wiring 58a is provided so as to extend in the vertical direction (an example of a direction intersecting with the first wiring 38a) in FIG.
  • first wiring 38a and the second wiring 58a are arranged so that the long side of the first wiring 38a and the long side of the second wiring 58a are orthogonal to each other in a plan view. As shown in FIG. 7, the first wiring 38a and the second wiring 58a are joined to each other at a portion where the first wiring 38a and the second wiring 58a overlap each other.
  • the first dummy wiring 38b and the second dummy wiring 58b which have no electrical continuity with other portions, intersect each other in a plan view. It is arranged to do.
  • the first dummy wiring 38b is provided so as to extend in the left-right direction in FIG.
  • the second dummy wiring 58b is provided so as to extend in the vertical direction (an example of a direction intersecting with the first dummy wiring 38b) in FIG.
  • the first dummy wiring 38b and the second dummy wiring 58b are arranged so that the long side of the first dummy wiring 38b and the long side of the second dummy wiring 58b are orthogonal to each other in a plan view. .. As shown in FIG. 7, the first dummy wiring 38b and the second dummy wiring 58b are joined to each other at a portion where the first dummy wiring 38b and the second dummy wiring 58b overlap each other.
  • the first insulating film 37 of the first substrate 30 and the second substrate 50 are second.
  • the ratio of the area where the insulating film 57 is directly bonded to the insulating film 57 can be made substantially constant at any position of the bonding surface 40.
  • the ratio of the area where the first insulating film 37 and the second insulating film 57 are directly bonded is referred to as an "insulator area ratio”.
  • a first substrate 30 on which a logic circuit 32 is formed, a pixel array, and a control circuit are formed. It has a laminated semiconductor substrate in which the second substrate 50 is bonded to the second substrate 50.
  • the pixel array and the control circuit have the same configuration as the pixel array 23 and the control circuit 24 of the solid-state image sensor 1a shown in FIG.
  • the first substrate 30 and the second substrate 50 are attached so that the surface on which the first conductor 38 is exposed and the surface on which the second conductor 58 is exposed face each other.
  • the first substrate 30 and the second substrate 50 are directly joined by the first wiring 38a and the second wiring 58a, and the first dummy wiring 38b and the second dummy wiring 58b are directly joined. Arranged like this.
  • the first substrate 30 has a configuration in which a logic circuit 32 constituting a peripheral circuit is formed on a first semiconductor substrate 31 made of silicon (Si).
  • the logic circuit 32 is formed of a plurality of MOS transistors including CMOS transistors. As shown in FIG. 5, a plurality of regions on the surface side (upper side in FIG. 5) of the first semiconductor substrate 31 on which the logic circuit 32 is formed are interposed via a first insulating film 37 which is an interlayer insulating film.
  • the wirings 35a to 35c of the layers (three layers in this embodiment) and the lower layer wiring 36 of one layer are formed.
  • the wirings 35a to 35c are, for example, copper (Cu) wiring by the dual damascene method, and the lower layer wiring 36 is, for example, aluminum (Al) wiring.
  • Each MOS transistor is formed and configured in the semiconductor well region on the surface side of the first semiconductor substrate 31.
  • Each MOS transistor has a gate electrode formed via a gate insulating film with respect to a pair of source / drain regions and a pair of source / drain regions.
  • Each MOS transistor is separated by, for example, an element separation region separated by an element separator having an STI structure.
  • the multilayer wiring layer 34 is composed of the wirings 35a to 35c, the lower layer wiring 36, and the first conductor 38 composed of the first wiring 38a and the first dummy wiring 38b.
  • the MOS transistor, the wiring 35a, and the wirings 35a to 35c of the adjacent upper and lower layers are connected to each other by the conductive first via 33.
  • the first conductor 38 is made of metal.
  • the first conductor 38 is provided so as to be exposed on a surface (joint surface 40) facing the second substrate 50.
  • the first wiring 38a of the first conductor 38 is electrically connected to the lower layer wiring 36 and the wirings 35a, 35b, 35c via the first via 33, and is used as wiring.
  • a pixel array in which a plurality of pixels are two-dimensionally arranged in a row is formed on a second semiconductor substrate 51 made of thinned silicon (Si).
  • Each pixel is formed by a photodiode PD serving as a photoelectric conversion unit and a plurality of pixel transistors.
  • a plurality of MOS transistors forming a control circuit are formed on the second semiconductor substrate 51.
  • On the surface side (lower side in FIG. 5) of the second semiconductor substrate 51 a plurality of layers (three layers in this embodiment) wirings 55a and 55b and an upper layer are interposed via a second insulating film 57 which is an interlayer insulating film.
  • Wiring 56 is formed.
  • the wirings 55a and 55b and the upper layer wiring 56 are copper (Cu) wirings formed by, for example, the dual damascene method.
  • a color filter 59a and an on-semiconductor chip are placed on the effective pixel array via an insulating film and a flattening film.
  • a lens 59b is provided.
  • an on-semiconductor chip lens 59b can be formed on an optical black region (not shown) formed via an insulating film of CIS 52.
  • the multilayer wiring layer 54 is composed of the wirings 55a and 55b, the upper layer wiring 56, and the second conductor 58 composed of the second wiring 58a and the second dummy wiring 58b.
  • the multilayer wiring layer 54 of the second substrate 50 between the corresponding pixel transistor and the wiring 55a, and between the adjacent upper and lower layer wirings 55a and 55b and the upper layer wiring 56 are connected by a conductive second via 53.
  • the second conductor 58 is made of metal.
  • the second conductor 58 is provided so as to be exposed on a surface (joint surface 40) facing the first substrate 30.
  • the second wiring 58a of the second conductor 58 is electrically connected to the lower layer wiring 36 and the wirings 55a and 55b via the second via 53 and is used as wiring.
  • the first substrate 30 and the second substrate 50 are arranged so that the multilayer wiring layers (multilayer wiring layers 34 and 54) of each other face each other, and the first wiring 38a and the second wiring are arranged on the joint surface 40.
  • By directly joining the 58a they are electrically connected.
  • a first insulating film 37 is formed in the vicinity of the joint surface 40 of the first substrate 30.
  • a second insulating film 57 is formed in the vicinity of the joint surface 40 of the second substrate 50.
  • the direct joining of the first wiring 38a and the second wiring 58a is performed by, for example, thermal diffusion joining.
  • the first insulating film 37 and the second insulating film 57 other than the first wiring 38a and the second wiring 58a are joined by plasma joining or using an adhesive.
  • an extremely thin and uniform insulating thin film is formed on the surfaces of the multilayer wiring layers (multilayer wiring layers 34 and 54) of each other.
  • a film (not shown) may be formed and the first substrate 30 and the second substrate 50 may be bonded by plasma bonding or the like.
  • a manufacturing method of the solid-state image sensor 1A will be shown with reference to FIG. First, a method of manufacturing the second substrate 50 will be described.
  • a semiconductor well region is formed in a predetermined region of a second semiconductor wafer (hereinafter, referred to as a second semiconductor substrate 51) formed of silicon (Si).
  • a photodiode PD that serves as a photoelectric conversion unit for each pixel is formed in this semiconductor well region.
  • the device separation region can be formed first.
  • Each photodiode PD is formed so as to extend in the depth direction of the semiconductor well region.
  • the photodiode PD is formed in an effective pixel array that constitutes the pixel array 23 (see FIG. 2).
  • a plurality of pixel transistors constituting each pixel are formed on the surface side of the semiconductor well region of the second semiconductor substrate 51.
  • the pixel transistor can be composed of, for example, a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor.
  • Each pixel transistor is formed with a pair of source / drain regions and a gate electrode formed via a gate insulating film.
  • An interlayer insulating film is formed on the upper surface side of the second semiconductor substrate 51, and a plurality of layers (three layers in this embodiment) wirings 55a and 55b and an upper layer wiring 56 and a second layer wiring 56 are formed of metal through the interlayer insulating film. And the via 53 of the above.
  • the wirings 55a and 55b and the upper layer wiring 56 can be formed by the dual damascene method. That is, after forming a connection hole and a wiring groove by via first in the interlayer insulating film at the same time to form a Cu diffusion barrier metal film and a Cu seed film for preventing Cu diffusion, a Cu material layer is formed by a plating method. Embed.
  • the Cu diffusion barrier metal film examples include tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), ruthenium (Ru), and titanium nitride. Examples thereof include zirconium (TiZrN) and alloy films containing these.
  • CMP chemical mechanical polishing
  • an insulating film such as silicon nitride (SiN), silicon carbide (SiC), silicon carbide (SiCN), or silicon oxide (SiON) can be used. This step is repeated to form the three-layer wirings 55a and 55b and the upper layer wiring 56.
  • a Cu diffusion barrier insulating film is formed on the interlayer insulating film on which the wirings 55a and 55b and the upper layer wiring 56 are formed, and then an insulating film having no Cu diffusion barrier property is formed.
  • the Cu diffusion barrier insulating film the above-mentioned insulating film such as silicon nitride (SiN), silicon carbide (SiC), silicon carbide (SiCN), and silicon oxide (SiON) can be used.
  • the insulating film having no Cu diffusion barrier property is formed of, for example, a silicon oxide (SiO 2 ) film, a SiCOH film, or the like.
  • the insulating film having no Cu diffusion barrier property and the Cu diffusion barrier metal film on the outermost surface are patterned by via-first using lithography and etching techniques to selectively form openings that are via holes.
  • an opening of the portion corresponding to the second wiring 58a and a via hole of the portion corresponding to the second via 53 are formed.
  • a second via 53 and a second conductor 58 (second) that are electrically connected to the upper layer wiring 56 by embedding a Cu material in the opening and the via hole using the dual damascene method.
  • the wiring 58a and the second dummy wiring 58b) are formed.
  • the second wiring 58a is formed as a fourth metal layer.
  • the second substrate 50 on which the wirings 55a and 55b formed of metal, the upper layer wiring 56, and the second conductor 58, and the multilayer wiring layer 54 including the second insulating film 57 are formed is formed.
  • a semiconductor well region is formed in a predetermined region of a first semiconductor wafer (hereinafter referred to as a first semiconductor substrate 31) formed of silicon (Si).
  • a plurality of MOS transistors forming the logic circuit 32 are formed in the semiconductor well region.
  • the MOS transistor can be formed in the device separation region after forming, for example, an element separator having an STI structure.
  • An interlayer insulating film is formed on the upper surface side of the first semiconductor substrate 31, and the wirings 35a, 35b and 35c of a plurality of layers (three layers in this embodiment) and the lower layer wiring 36 are formed of metal through the interlayer insulating film. , Forming the first via 33.
  • the wirings 35a, 35b and 35c can be formed by the dual damascene method. That is, after forming a connection hole and a wiring groove by via first in the interlayer insulating film at the same time to form a Cu diffusion barrier metal film and a Cu seed film for preventing Cu diffusion, a Cu material layer is formed by a plating method. Embed.
  • the Cu diffusion barrier metal film examples include tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), ruthenium (Ru), and titanium nitride. Examples thereof include zirconium (TiZrN) and alloy films containing these.
  • CMP chemical mechanical polishing
  • the Cu barrier insulating film for example, an insulating film such as silicon nitride (SiN), silicon carbide (SiC), silicon carbide (SiCN), or silicon oxide (SiON) can be used. This step is repeated to form wirings 35a to 35c formed of three layers of metal. Further, the lower layer wiring 36 is formed by simultaneously forming a connection hole by via first and a wiring groove in the interlayer insulating film and embedding an Al material layer.
  • a Cu diffusion barrier insulating film is formed on the interlayer insulating film in which the wirings 35a to 35c and the lower layer wiring 36 are formed, and then an insulating film having no Cu diffusion barrier property is formed.
  • the Cu diffusion barrier insulating film the above-mentioned insulating film such as silicon nitride (SiN), silicon carbide (SiC), silicon carbide (SiCN), and silicon oxide (SiON) can be used.
  • the insulating film having no Cu diffusion barrier property is formed of, for example, a silicon oxide (SiO 2 ) film, a SiCOH film, or the like.
  • the insulating film having no Cu diffusion barrier property and the Cu diffusion barrier metal film on the outermost surface are patterned by via-first using lithography and etching techniques to selectively form openings that are via holes.
  • an opening of the portion corresponding to the first wiring 38a and a via hole of the portion corresponding to the first via 33 are formed.
  • a first via 33 and a first conductor 38 (first) that are electrically connected to the lower layer wiring 36 by embedding a Cu material in the opening and the via hole using the dual damascene method.
  • the wiring 38a and the first dummy wiring 38b) are formed.
  • the second wiring 58a is formed as a fifth metal layer.
  • the first substrate 30 on which the wirings 35a to 35c formed of metal, the lower layer wiring 36 and the first conductor 38, and the multilayer wiring layer 34 including the first insulating film 37 are formed is formed. ..
  • the first substrate 30 and the second substrate 50 are arranged and joined so that the multilayer wiring layers 34 and 54 face each other.
  • the fourth region A4 per unit area has a predetermined bonding force between the first substrate 30 and the second substrate 50 at any position of the wiring region WA and the dummy wiring region DA.
  • the first substrate 30 and the second substrate 50 are arranged so that the area ratio is equal to or greater than a predetermined value.
  • the first conductor 38 exposed from the first substrate 30 and the second conductor 58 exposed from the second substrate 50 are joined. More specifically, the first wiring 38a and the second wiring 58a, the first dummy wiring 38b and the second dummy wiring 58b are joined, respectively.
  • the first wiring 38a and the second wiring 58a arranged so as to intersect each other in a plan view are directly joined at a portion overlapping each other.
  • the first dummy wiring 38b and the second dummy wiring 58b arranged so as to intersect each other in a plan view are directly joined at a portion overlapping each other.
  • the first conductor 38 and the second conductor 58 are thermally diffused and joined by heat treatment.
  • the heat treatment temperature at this time can be about 100 ° C. or higher and 500 ° C. or lower.
  • the first insulating film 37 and the second insulating film 57 which are interlayer insulating films, are surface-treated and plasma-bonded.
  • the first insulating film 37 and the second insulating film 57 can also be joined with an adhesive.
  • the second semiconductor substrate 51 is ground and polished to a thin film by using a CMP method or the like so that the required film thickness of the photodiode PD remains from the back surface side.
  • a color filter 59a and an on-semiconductor chip lens 59b are formed on the photodiode PD corresponding to the effective pixel array via the flattening film.
  • a light-shielding film may be formed on the photodiode PD corresponding to the optical black region via an insulating film.
  • the bonded first substrate 30 and the second substrate 50 are cut into semiconductor chips that are separated into semiconductor chips to obtain the solid-state image sensor 1A shown in FIG.
  • the first wiring 38a and the second wiring 58a, the first dummy wiring 38b and the second dummy wiring 58b, the wirings 35a to 35c, the wirings 55a and 55b, and the lower layer wiring 36 and the upper layer wiring 56 are conductive. It is desirable that the material is made of a material having a high light-shielding property and easy to join. As a material having such properties, in addition to Cu, a single material such as aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), ruthenium (Ru), or a single material, or Alloys can be used. Further, the film thicknesses of the first wiring 38a and the second wiring 58a and the first dummy wiring 38b and the second dummy wiring 58b are determined according to the wavelength of the light on the light emitting first substrate 30 side. desirable.
  • a photodiode PD, a transistor, a multilayer wiring layer, or the like is formed on a semiconductor wafer, the semiconductor wafers are joined to each other, and then cut to form a semiconductor chip, that is, a so-called wafer-wafer.
  • the solid-state imaging device 1A is formed by joining has been described, but the present invention is not limited to this.
  • one of the first substrate 30 and the second substrate 50 is set as a chip substrate in which a semiconductor chip is formed in advance, and a wafer-chip junction in which a semiconductor chip (chip substrate) is bonded onto a semiconductor wafer.
  • the solid-state image sensor 1A may be formed by the above.
  • both the first substrate 30 and the second substrate 50 are made into semiconductor chips in advance, and the solid-state image sensor 1A is formed by chip-chip bonding in which semiconductor chips (chip substrates) are bonded to each other. It may be formed.
  • the first substrate 30 or the second substrate 50 is a chip substrate as in wafer-chip bonding and chip-chip bonding, it is compared with the wafer-wafer bonding described in this embodiment.
  • the method of holding the chip substrate at the time of joining, the method of pressing the chip substrate with a pin, the thickness of the chip substrate, and the like are changed during wafer-chip bonding and chip-chip bonding, the bonding speed at the time of chip substrate bonding and the direction vector in which the bonding proceeds change, so that the chip substrates behave differently from wafer-to-wafer bonding.
  • the bonding speed and direction vector are uniform in the radial direction.
  • the chip substrate is rectangular, there are differences in the bonding speed and direction vector from the center of the chip substrate.
  • the influence of the width of the oxide film region at the edge of the substrate and the corner at the edge of the chip, which are related to the entrainment of the junction vector cannot be ignored.
  • variations in bonding force can be suppressed even in the case of wafer-chip bonding and chip-chip bonding.
  • the ratio of the area of the fourth region to the unit area in the solid-state image sensor 1A is the above-mentioned bonding speed and direction vector.
  • the difference may be considered as an offset for determination.
  • the sign of the offset can be positive for factors that promote bonding and negative for factors that inhibit bonding, for example.
  • the sign of the offset is negative for the factor that promotes joining, and the factor that hinders it is positive. Can be.
  • the method of pressing the pins and the device of the bonding device at the time of substrate bonding are devised. Take measures such as going and devising the layout.
  • the conductor has been described as a dummy, but the use of the conductor is not limited to the dummy, and the conductor can be used for purposes such as dummy wiring and alignment marks.
  • the solid-state image sensor 1A has the following effects.
  • the conductor 38 and the second conductor 58 are joined. That is, in the solid-state imaging device 1A, the first wiring 38a and the second wiring 58a intersect in a plan view, and the first dummy wiring 38b and the second dummy wiring 58b intersect in a plan view.
  • the first substrate 30 and the second substrate 50 are arranged.
  • the joint area between the first conductor 38 and the second conductor 58 (the area of the first region A1) becomes substantially constant even when one of the substrates is slightly displaced from the predetermined position. ..
  • the area of the fourth region A4 where the first insulating film 37 and the second insulating film 57 overlap is also substantially constant. Therefore, the solid-state image sensor 1A has the bonding strength of the first substrate 30 and the second substrate 50 even when the position shift occurs when the first substrate 30 and the second substrate 50 are bonded.
  • the stability is high, and voids are less likely to occur on the joint surface 40.
  • the ratio of the area of the fourth region A4 per unit area (insulator area ratio) on the joint surface 40 is preferably 15% or more and 70% or less in any region.
  • Solid-state image sensor according to the second embodiment
  • the solid-state image sensor (image sensor) according to the second embodiment of the present disclosure will be described with reference to FIGS. 15 to 18.
  • the first conductor 38 and the second conductor 58 intersect each other in a plan view, and the first insulating film 37 and the second insulating film 57 overlap each other on the joint surface 40.
  • the solid-state image sensor 1A in which the ratio of the areas of the four regions A4 is equal to or larger than a predetermined value has been described.
  • the solid-state image sensor 1B which is a modification of the solid-state image sensor 1A, will be described.
  • the solid-state image sensor 1B differs from the solid-state image sensor 1A in that the first conductor 138 and the second conductor 158 are provided in place of the first conductor 38 and the second conductor 58.
  • FIGS. 15 and 16 show a configuration in the vicinity of the joint surface of the solid-state image sensor 1A when the joint position between the first substrate 30 and the second substrate 50 deviates from a predetermined position.
  • FIG. 15 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1A when the joint position between the first substrate 30 and the second substrate 50 deviates from a predetermined position.
  • FIG. 16 is a cross section taken along the line BB of FIG. 15, and shows a configuration in the vicinity of the joint surface of the solid-state image sensor 1B when the joint position between the first substrate 30 and the second substrate 50 deviates from a predetermined position. It is an enlarged sectional view.
  • the causes of this deviation include a deviation due to a process such as a dimensional deviation of the mask, an alignment deviation of the exposure apparatus, and an alignment deviation of the joining apparatus, and a deviation when the pattern is shifted for the purpose of shading.
  • a deviation of less than or equal to the maximum deviation amount ⁇ expected in advance occurs when the first substrate 130 and the second substrate 150 are bonded, a decrease in bonding strength is suppressed and a void is formed. Can be suppressed.
  • FIG. 17 is a plan view showing the minimum configuration of the first conductor 138 and the second conductor 158 in the vicinity of the joint surface of the solid-state image sensor 1B.
  • FIG. 18 is an enlarged plan view showing an example of the configuration of the first conductor 138 and the second conductor 158 in the vicinity of the joint surface of the solid-state image sensor 1B.
  • the first conductor 138 is either the first wiring 138a or the first dummy wiring 138b.
  • the second conductor 158 is the second wiring 158a when the first conductor 138 is the first wiring 138a, and the first conductor 138 is the first dummy wiring 138b. , The second dummy wiring 158b.
  • the cross-sectional configuration of the portion of the solid-state image sensor 1B other than the configuration near the joint surface is the same as the configuration of the solid-state image sensor 1A shown in FIG.
  • the first conductor 138 and the second conductor 158 are arranged so as to intersect each other in a plan view.
  • the first conductor 138 is provided so as to extend in the left-right direction in FIG.
  • the second conductor 158 is provided so as to extend in the vertical direction (an example of a direction intersecting with the first conductor 138) in FIG.
  • the first conductor 138 and the second conductor 158 are arranged so as to intersect with each other in the dummy wiring region DA.
  • the first conductor 138 is provided so as to extend in the left-right direction in FIG.
  • the second conductor 158 is provided so as to extend in the vertical direction (an example of a direction intersecting with the first conductor 138) in FIG.
  • the first conductor 138 (first conductor 138) in the vicinity of the joint surface of the solid-state imaging device 1B has a long side length (length in the stretching direction of the pattern) La and a short side. (Length in the direction orthogonal to the stretching direction) Wa is formed in a rectangular shape.
  • the second conductor 158 (second conductor 158) in the vicinity of the joint surface of the solid-state imaging device 1B has a long side length (length in the stretching direction of the pattern) Lb and a short side length (stretching). It is formed in a rectangular shape of Wb (length in the direction orthogonal to the direction).
  • a plurality of (n) first conductors 138 provided parallel to each other and a plurality (m) second conductors provided parallel to each other are provided. It has a plurality of wiring groups having a body 158.
  • the two first conductors 138 provided parallel to each other are arranged at a pitch Pa in the pattern width direction (vertical direction in FIG. 18).
  • the three second conductors 158 provided parallel to each other are arranged at a pitch Pb in the pattern width direction (left-right direction in FIG. 18).
  • the wiring group composed of the two first conductors 138 and the three second conductors 158 has a pattern extending direction of the first conductor 138 with respect to the adjacent wiring groups (left and right in FIG. 18). They are arranged at a pitch Qa in the direction) and a pitch Qb in the pattern width direction (vertical direction in FIG. 18) of the first conductor 138.
  • the ratio of the area of the fourth region A4 is constant even when a deviation of less than or equal to the maximum deviation amount ⁇ assumed in advance occurs when the first substrate 130 and the second substrate 150 are joined.
  • the sizes of the first conductor 138 and the second conductor 158 are adjusted so as to be. That is, the first conductor 138 and the second conductor 158 are formed so that the insulator area ratio is constant at a preset value.
  • the amount of deviation ⁇ depends on the position accuracy of the joining device that joins the first substrate 130 and the second substrate 150. Therefore, the dimensions of the first conductor 138 and the second conductor 158 are designed according to the positional accuracy of the joining device.
  • Insulator area ratio (Dss) in the dummy wiring region DA is represented by the following equation (1).
  • Insulator area ratio (Dss) ⁇ Qa ⁇ Qb- (La ⁇ Wa ⁇ n + Lb ⁇ Wb ⁇ m-Wa ⁇ Wb ⁇ n ⁇ m) ⁇ / (Qa ⁇ Qb) ⁇ ⁇ ⁇ (1)
  • the pattern width W of the first dummy wiring 138b and the second dummy wiring 158b is determined so as to satisfy the following equation (3) from the step constraint.
  • the length La of the first conductor 138 and the pattern width Wb of the second conductor 158 are determined to satisfy the following equation (4) due to the alignment deviation constraint based on the maximum deviation amount ⁇ of the alignment deviation. .. That is, the difference between the length of the long side of the first conductor 138 and the length of the short side of the second conductor 158 is more than twice the maximum deviation amount ⁇ assumed in advance.
  • the shapes of the first conductor 138 and the second conductor 158 satisfying the above formulas (1) to (6) will be specifically described.
  • the pattern width W satisfying the equation (4) is given by W ⁇ 1.8 ⁇ m. Further, the pattern width W satisfying the equation (5) is given by W ⁇ 2.8 ⁇ m. Further, due to the restrictions of the equations (3) and (6), 0.5 ⁇ W ⁇ 2.3 is a preferable range in the solid-state image sensor 1B.
  • the pattern width W of the first conductor 138 and the second conductor 158 is preferably in the range of W ⁇ 1.8 ⁇ m from the results of both.
  • the pattern width Wa and length La of the first conductor 138 and the pattern width Wb and length Lb of the second conductor 158 described in the present embodiment are the above-mentioned insulator area ratio (Dss) and the above-mentioned insulator area ratio (Dss). If the deviation constraint is satisfied, it can be set freely.
  • the pitch Pa between the first conductors 138, the pitch Pb between the second conductors 158, and the pitches Qa and Qb between the wiring groups also deviate from the above-mentioned insulator area ratio (Dss). If the restrictions are met, it can be set freely.
  • the dimensions of the first conductor 138 and the second conductor 158 are designed based on the constraints described above.
  • the bonding area between the first insulating film 137 and the second insulating film 157 (insulator) even if the bonding is misaligned at the time of bonding. Area ratio) can be constant.
  • the stability of the bonding strength between the first substrate 130 and the second substrate 150 (neither shown) on the bonding surface 140 is increased, and voids are generated by preventing bonding defects on the bonding surface 140. It becomes difficult.
  • the solid-state image sensor 1B according to the present embodiment has the following effects in addition to the effect of the first embodiment.
  • the shapes of the first insulating film 137 and the second insulating film 157 are designed according to the maximum amount ⁇ of the misalignment between the first substrate 130 and the second substrate 150. Can be done.
  • the bonding area (insulator area ratio) between the first insulating film 137 and the second insulating film 157 can be kept constant even if the bonding is misaligned at the time of bonding. Therefore, the stability of the bonding strength between the first substrate 130 and the second substrate 150 (neither shown) on the bonding surface 140 becomes high, and voids are generated by preventing the bonding failure on the bonding surface 140. It becomes difficult.
  • Solid-State Image Sensor of Third Embodiment the solid-state image sensor (image sensor) according to the third embodiment of the present disclosure will be described with reference to FIGS. 19 to 27.
  • the first conductor 38 and the second conductor 58 intersect each other in a plan view, and the first insulating film 27 and the second insulating film 57 per unit area on the joint surface 40.
  • the solid-state image sensor 1A in which the ratio of the area of the fourth region A4 that overlaps with the above is equal to or more than a predetermined value has been described.
  • the shapes of the first conductor 38 and the second conductor 58 are defined in more detail with respect to the deviation between the first substrate 30 and the second substrate 50.
  • the solid-state image sensors 1C to 1F will be described.
  • FIG. 19 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1C, which is the first example.
  • the two first wirings 238a and the two second wirings 258a are arranged so as to intersect each other in the plan view in the wiring region WA.
  • the first wiring 238a is provided so as to extend in the left-right direction in FIG.
  • the second wiring 258a is provided so as to extend in the vertical direction (an example of a direction intersecting with the first wiring 238a) in FIG.
  • a plurality of first dummy wirings 238b and second dummy wirings 258b are arranged so as to intersect each other in the dummy wiring region DA.
  • the first dummy wiring 238b is provided so as to extend in the left-right direction in FIG.
  • the second dummy wiring 258b is provided so as to extend in the vertical direction (an example of a direction intersecting with the first dummy wiring 238b) in FIG.
  • the first dummy wiring 238b and the second dummy wiring 258b are formed, for example, in the same size.
  • the shape (planar shape) exposed on the joint surface 240 of the first dummy wiring 238b and the second dummy wiring 258b is a rectangular shape having a length L in the extending direction of the pattern and a pattern width W.
  • the first dummy wiring 238b is arranged at a pitch P with respect to the adjacent first dummy wiring 238b.
  • the second dummy wiring 258b is also arranged at a pitch P with respect to the adjacent second dummy wiring 258b.
  • the first dummy wiring 238b and second dummy wiring 258b it is arranged to overlap in the area W 2. It is preferable that the second dummy wiring 258b is overlapped at a position inside the distance of the maximum deviation amount ⁇ or more from both ends of the first dummy wiring 238b in the left-right direction.
  • the insulator area ratio (Dss) is determined so as to satisfy the following equation (12) from the overlap constraint of the first insulating film 237 and the second insulating film 257.
  • the pattern width W of the first dummy wiring 238b and the second dummy wiring 258b is determined so as to satisfy the following equation (13) from the step constraint.
  • the pattern width W satisfying the equation (14) is given by W ⁇ 8.8 ⁇ m.
  • FIG. 20 shows equations (11) to (14) in the solid-state image sensor 1C.
  • the range of W that satisfies the constraints of the equations (11) and (12) is W ⁇ 4.7 from the intersection of the equations (11) and (12). This value satisfies the constraint of equation (14).
  • 0.5 ⁇ W ⁇ 4.7 is a preferable range in the solid-state image sensor 1C.
  • the pattern width W satisfying the equation (14) is given by W ⁇ 2.3 ⁇ m.
  • FIG. 21 shows equations (11) to (15) in the solid-state image sensor 1D. As shown in FIG. 21, the range of W that satisfies the constraints of the equations (11) and (12) is W ⁇ 2.3 because there is no intersection of the equations (11) and (12). Further, due to the restrictions of the equations (13) and (15), 0.5 ⁇ W ⁇ 2.3 is a preferable range in the solid-state image sensor 1D.
  • FIG. 22 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1E, which is the third example.
  • the two first wirings 238a and the two second wirings 258a are arranged so as to intersect each other in the plan view in the wiring region WA.
  • the first wiring 238a is provided so as to extend in the left-right direction in FIG. 22.
  • the second wiring 258a is provided so as to extend in the vertical direction (an example of a direction intersecting with the first wiring 238a) in FIG. 22.
  • one first dummy wiring 238b and three second dummy wirings 258b are arranged intersecting each other in the dummy wiring area DA.
  • the first dummy wiring 238b is provided so as to extend in the left-right direction in FIG. 22.
  • the second dummy wiring 258b is provided so as to extend in the vertical direction (an example of a direction intersecting with the first dummy wiring 238b) in FIG. 22.
  • a plurality of wiring groups (four in the present embodiment) in which one first dummy wiring 238b and three second dummy wirings 258b are arranged intersecting with each other are formed.
  • FIG. 23 shows equations (1) to (6) in the solid-state image sensor 1E.
  • the range of W that satisfies the constraints of the equations (1) and (2) is W ⁇ 1.8 because there is no intersection of the equations (1) and (2).
  • 0.5 ⁇ W ⁇ 1.8 is a preferable range in the solid-state image sensor 1D.
  • FIG. 24 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1F, which is the third example.
  • the two first wirings 238a and the two second wirings 258a are arranged so as to intersect each other in a plan view in the wiring region WA.
  • the first wiring 238a is provided so as to extend in the left-right direction in FIG. 24.
  • the second wiring 258a is provided so as to extend in the vertical direction (an example of a direction intersecting with the first wiring 238a) in FIG. 24.
  • first dummy wirings 238b and one second dummy wiring 258b are arranged so as to intersect each other in the dummy wiring area DA.
  • the first dummy wiring 238b is provided so as to extend in the left-right direction in FIG. 24.
  • the second dummy wiring 258b is provided so as to extend in the vertical direction (an example of a direction intersecting with the first dummy wiring 238b) in FIG. 24.
  • a plurality of wiring groups (nine in the present embodiment) in which two first dummy wirings 238b and one second dummy wiring 258b are arranged intersecting with each other are formed.
  • the pattern width W satisfying the formula (4) is given by W ⁇ 2.3 ⁇ m
  • the pattern width W satisfying the formula (5) is given by W ⁇ 1.8 ⁇ m.
  • the pattern width W satisfying the equation (1) is given by W ⁇ 1.6 ⁇ m.
  • FIG. 25 shows equations (1) to (6) in the solid-state image sensor 1F. As shown in FIG. 25, the range of W that satisfies the constraints of the equations (1) and (2) is W ⁇ 1.6. Further, due to the restrictions of the equations (3) and (6), 0.5 ⁇ W ⁇ 1.6 is a preferable range in the solid-state image sensor 1F.
  • the first dummy wiring 238b and bonding area between the second dummy wiring 258b remains at W 2.
  • the bonding area between the first dummy wiring 238b and second dummy wiring 258b is changed from W 2 May be done.
  • the joint area between the first dummy wiring 238b and the second dummy wiring 258b becomes constant (W 2 )
  • the joint area between the first dummy wiring 238b and the second insulating film 257, the second The joint area between the dummy wiring 258b and the first insulating film 237 is also constant. Therefore, the bonding area (insulator area ratio) between the first insulating film 237 and the second insulating film 257 is also constant. From the above, the stability of the bonding strength between the first substrate 230 and the second substrate 250 on the bonding surface 240 becomes high, and voids are less likely to occur on the bonding surface 240.
  • FIGS. 26 and 27 show other configuration examples of the solid-state image sensors 1C to 1F.
  • the outer peripheral region of the first region A1 where the first dummy wiring 238b and the second dummy wiring 258b overlap in a plan view is the first dummy wiring 238b and the first dummy wiring 238b. It may be secured as the joint region BA with the dummy wiring 258b of 2.
  • the joining region BA is preferably a region at least inside the alignment deviation amount ⁇ from the outer circumference of the first region A1, for example. Further, in the solid-state image pickup devices 1C to 1F shown in FIG.
  • the first insulating film 237 and the second insulating film 257 are provided in a region other than the bonding region BA between the first dummy wiring 238b and the second dummy wiring 258b. It may be arranged.
  • the junction region BA is a region outside the region surrounded by the broken line in FIG. 26, and the arrangement region of the first insulating film 237 and the second insulating film 257 (hereinafter referred to as the insulating film arrangement region) IA is , The area surrounded by the broken line in FIG. 26.
  • the shape of the insulating film arrangement region IA surrounded by the broken line in FIG. 26 is rectangular, but the shape is not limited to this.
  • the insulating film arrangement region IA may have any shape such as a circle or a polygon.
  • a plurality of insulating films may be arranged in the insulating film arrangement region IA.
  • the solid-state image sensors 1C to 1F shown in FIG. 27 show an example in which a plurality of rectangular insulating films are arranged in a stripe shape in the insulating film arrangement region IA.
  • the solid-state image sensors 1C to 1F according to the present embodiment have the following effects in addition to the effects of the first embodiment.
  • the shapes of the first conductor 238 and the second conductor 258 (the first) according to the maximum amount ⁇ of the misalignment between the first substrate 230 and the second substrate 250.
  • the dimensions of the first wiring 238a and the second wiring 258a, and the first dummy wiring 238b and the second dummy wiring 258b) can be designed.
  • the insulator area ratio (Dss) becomes constant at a preset value, and the stability of the bonding strength between the first substrate 230 and the second substrate 250 on the bonding surface 240 becomes high. Voids are less likely to occur.
  • Solid-state image sensor according to the fourth embodiment
  • the solid-state image sensor (image sensor) according to the fourth embodiment of the present disclosure will be described with reference to FIGS. 28 to 30.
  • the first conductor 38 and the second conductor 58 intersect each other in a plan view, and the first insulating film 37 and the second insulating film 57 per unit area on the joint surface 40.
  • the solid-state image sensor 1G having a configuration in which the first conductor 38, the second conductor 58, the first insulating film 37, and the second insulating film 57 are inverted will be described. do. That is, in the solid-state image sensor 1G, the rectangular first insulating film 337 and the second insulating film 357 are arranged so that at least a part of them overlap each other and intersect with each other in a plan view. In the solid-state image sensor 1G, a first conductor 338 and a second conductor 358 are provided around the first insulating film 337 and the second insulating film 357.
  • FIG. 28 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1G.
  • FIG. 29 is a CC cross section of FIG. 28, which is an enlarged cross section showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1G.
  • the overall configuration of the solid-state image sensor 1G that is, the cross-sectional configuration of the portion other than the configuration near the joint surface of the solid-state image sensor 1G is the same as the configuration of the solid-state image sensor 1A shown in FIG.
  • the solid-state image sensor 1G is joined to the first substrate 330 on which the first conductor 338 is formed and the first substrate 330 on which the second conductor 358 is formed.
  • a second substrate 350 is provided.
  • the first via 33 is connected to the first conductor 338
  • the second via 35 is connected to the second conductor 358.
  • the display of the first via 33 and the second via 35 shown in FIG. 8 is omitted.
  • the solid-state image sensor 1G includes a rectangular first insulating film portion 337a and a second insulating film portion 357a, and a rectangular first dummy insulating film portion 337b and a second dummy insulating film portion 357b. doing.
  • the first insulating film portion 337a and the second insulating film portion 357a are provided at positions corresponding to the first wiring 38a and the second wiring 58a of the solid-state image sensor 1A according to the first embodiment, respectively. ing.
  • the solid-state image sensor 1G includes a first insulating film portion 337a and a first dummy insulating film portion 337b as the first insulating film 337. Further, the solid-state image sensor 1G includes a second insulating film portion 357a and a second dummy insulating film portion 357b as the second insulating film 357.
  • the rectangular first dummy insulating film portion 337b and the second dummy insulating film portion 357b are arranged so that at least a part of them overlap each other in a plan view.
  • the rectangular first dummy insulating film portion 337b and the second dummy insulating film portion 357b are arranged so as to intersect each other in a plan view.
  • the first dummy insulating film portion 337b is provided so as to extend in the left-right direction in FIG. 28.
  • the second dummy insulating film portion 357b is provided so as to extend in the vertical direction (an example of a direction intersecting with the first dummy insulating film portion 337b) in FIG. 28. As shown in FIG. 28, the first dummy insulating film portion 337b and the second dummy insulating film portion 357b are joined to each other at a portion where the first dummy insulating film portion 337b and the second dummy insulating film portion 357b overlap each other. Has been done.
  • a portion other than the first insulating film 337 and the second insulating film 357 is a conductor (first). 338 and the second conductor 358).
  • the cross-sectional configuration of the portion of the solid-state image sensor 1G other than the configuration near the joint surface 340 is the same as the configuration of the solid-state image sensor 1A shown in FIG.
  • the first conductor 338 and the second conductor 358 overlap each other on the joint surface 340 between the first substrate 330 and the second substrate 350. It has a first region A1.
  • the solid-state image sensor 1G has a second region A2 on the joint surface 340 in which the first insulating film 337 formed by being surrounded by the first conductor 338 and the second conductor 358 overlap each other.
  • the solid-state image sensor 1G has a third region A3 on the joint surface 340 in which the second insulating film 357 formed by being surrounded by the second conductor 358 and the first conductor 338 overlap each other.
  • the solid-state image sensor 1G has a fourth region A4 in which the first insulating film 337 and the second insulating film 357 overlap each other on the joint surface 340.
  • the first region A1 to the fourth region A4 are formed by arranging the first insulating film 337 and the second insulating film 357 so as to partially overlap each other in a plan view.
  • the ratio of the area of the fourth region A4 (insulator area ratio) is arranged so as to be equal to or more than a predetermined value with respect to the bonding area between the first substrate 330 and the second substrate 350.
  • the conductor area ratio (Dcc) is a preset value.
  • the sizes of the first insulating film 337 and the second insulating film 357 are determined so as to be constant.
  • the dimensions of the first insulating film 337 and the second insulating film 357 are designed according to the positional accuracy of the joining device.
  • FIG. 28 is an enlarged plan view showing a configuration in the vicinity of the joint surface of the solid-state image sensor 1G.
  • the two first insulating films 337 and the second insulating film 357 are arranged so as to intersect each other in a plan view in the wiring region WA.
  • nine first insulating films 337 and nine second insulating films 357 are arranged so as to intersect each other in a plan view in the dummy wiring region DA.
  • the first insulating film 337 and the second insulating film 357 are formed, for example, in the same size.
  • the shape (planar shape) exposed on the joint surface 340 of the first insulating film 337 and the second insulating film 357 is the length L in the stretching direction of the pattern and the pattern width (length in the direction orthogonal to the stretching direction) W. It has a rectangular shape.
  • the first insulating film 337 is arranged at a pitch P with respect to the adjacent first insulating film 337.
  • the second insulating film 357 is also arranged at a pitch P with respect to the adjacent second insulating film 357.
  • a first insulating film 337 and the second insulating film 357 are arranged to overlap in the area W 2. It is preferable that the second insulating film 357 is overlapped at a position inside the first insulating film 337 with a maximum deviation amount ⁇ or more from both ends in the left-right direction.
  • the conductor area ratio (Dcc) ⁇ P 2- L 2 + (L-W) 2 ⁇ / P 2 ... (21)
  • the insulator area ratio (Dss) is determined so as to satisfy the following equation (22) due to the overlap constraint between the first insulating film 337 and the second insulating film 357.
  • Insulator area ratio (Dss) ⁇ Dss0 ...
  • the conductor area ratio (Dcc) is determined so as to satisfy the following equation (26) from the overlap constraint of the first dummy wiring 338b and the second dummy wiring 358b. Dcc ⁇ Dcc0 ... (26)
  • the shapes of the first insulating film 337 and the second insulating film 357 satisfying the above equations (21) to (26) will be specifically described.
  • the pattern width W satisfying the equation (24) is given by W ⁇ 8.8 ⁇ m.
  • the pattern width W satisfying the formula (22) is given by W ⁇ 6.12 ⁇ m, and the pattern width W satisfying the formula (23) is given by W ⁇ 5 ⁇ m.
  • the conductor area ratio (Dcc) satisfying the formula (26) is given by Dcc ⁇ 0.16.
  • FIG. 30 shows equations (21) to (25) in the above-mentioned example.
  • the solid-state image sensor 1G according to the present embodiment has the following effects in addition to the effect of the first embodiment.
  • the shapes of the first insulating film 337 and the second insulating film 357 are designed according to the maximum amount ⁇ of the misalignment between the first substrate 330 and the second substrate 350. Can be done.
  • the insulator area ratio (Dss) becomes constant at a preset value, and the stability of the bonding strength between the first substrate 330 and the second substrate 350 on the bonding surface 340 becomes high. Voids are less likely to occur.
  • FIG. 31 is a diagram showing examples of use of solid-state image sensors 1A to 1G according to the first to fourth embodiments according to the present technology as an image sensor.
  • the solid-state image sensors 1A to 1G according to the first to fourth embodiments described above are used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as described below.
  • Any one of the solid-state image pickup devices 1A to 1G according to the first to fourth embodiments can be used as the device used in the field of the above, the field of agriculture, and the like.
  • the first to fourth implementations are applied to devices for taking images to be used for appreciation, such as digital cameras, smartphones, and mobile phones with a camera function.
  • devices for taking images to be used for appreciation such as digital cameras, smartphones, and mobile phones with a camera function.
  • Any one of the solid-state imaging devices 1A to 1G according to the embodiment can be used.
  • in-vehicle sensors that photograph the front, rear, surroundings, inside of a vehicle, etc., and monitor traveling vehicles and roads for safe driving such as automatic stop and recognition of the driver's condition.
  • One of the solid-state imaging devices 1A to 1G according to the first to fourth embodiments is used as a device used for traffic such as a surveillance camera and a distance measuring sensor for measuring distance between vehicles. Can be used.
  • devices used in home appliances such as television receivers, refrigerators, and air conditioners in order to photograph a user's gesture and operate the device according to the gesture.
  • Any one of the solid-state imaging devices 1A to 1G according to the fourth embodiment can be used.
  • the first to fourth implementations are applied to devices used for medical care and healthcare, such as endoscopes and devices that perform angiography by receiving infrared light.
  • devices used for medical care and healthcare such as endoscopes and devices that perform angiography by receiving infrared light.
  • Any one of the solid-state imaging devices 1A to 1G according to the embodiment can be used.
  • a surveillance camera for crime prevention for example, a camera for personal authentication, and other devices used for security include the solid-state image sensors 1A to 1G according to the first to fourth embodiments. Any one can be used.
  • a skin measuring device for photographing the skin, a microscope for photographing the scalp, and the like which are used for cosmetology, include the solid-state image sensor 1A according to the first to fourth embodiments. Any one of ⁇ 1G can be used.
  • any of the solid-state image sensors 1A to 1G according to the first to fourth embodiments for devices used for sports such as action cameras and wearable cameras for sports applications. Or one can be used.
  • a device used for agriculture such as a camera for monitoring the state of a field or a crop, and any of the solid-state image sensors 1A to 1G according to the first to fourth embodiments. Or one can be used.
  • FIG. 32 is a schematic configuration diagram of the electronic device 1000 of the present disclosure.
  • the electronic device 1000 according to the fifth embodiment includes a solid-state imaging device 1 (1A to 1G), an optical lens 1002, a shutter device 1003, a drive circuit 1004, and a signal processing circuit 1005.
  • the electronic device 1000 of the fifth embodiment shows an embodiment when the solid-state image sensor 1 according to the first embodiment of the present disclosure is used as the solid-state image sensor 1 in an electronic device (for example, a camera).
  • the optical lens 1002 forms an image of the image light (incident light 1006) from the subject on the image pickup surface of the solid-state image pickup device 1.
  • the shutter device 1003 controls the light irradiation period and the light blocking period for the solid-state image sensor 1.
  • the drive circuit 1004 supplies a drive signal that controls the transfer operation of the solid-state image sensor 1 and the shutter operation of the shutter device 1003.
  • the signal transfer of the solid-state image sensor 1 is performed by the drive signal (timing signal) supplied from the drive circuit 1004.
  • the signal processing circuit 1005 performs various signal processing on the signal (pixel signal) output from the solid-state image sensor 1.
  • the video signal after signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the electronic device 1000 to which the solid-state image sensor 1 can be applied is not limited to the camera, but can also be applied to other electronic devices.
  • it may be applied to an imaging device such as a camera module for mobile devices such as mobile phones and tablet terminals.
  • the solid-state image sensor 1 according to the first embodiment is used as the electronic device as the solid-state image sensor 1, but other configurations may be used.
  • the solid-state image sensor 1 according to the second embodiment or the solid-state image sensor 1 according to a modified example may be used for an electronic device.
  • the present technology can have the following configurations.
  • the ratio of the area of the fourth region to the unit area is the first wiring region in which the first conductor portion and the third conductor portion of the joint surface are arranged, the second conductor portion, and the said.
  • a fourth region in which the first insulating film and the second insulating film overlap each other The ratio of the area of the fourth region to the unit area in the first wiring region in which the first conductor portion and the third conductor portion of the joint surface are arranged, and the second conductor portion and the said.
  • the ratio of the area of the fourth region to the unit area in the second wiring region is larger than the ratio of the area of the fourth region to the unit area in the first wiring region (2) or (3).
  • the first conductor and the second conductor are arranged so that the long side of the first conductor and the long side of the second conductor are orthogonal to each other in a plan view.
  • the first conductor and the second conductor have a rectangular shape, and the rectangular center of the first conductor and the rectangular center of the second conductor overlap in a plan view.
  • the solid-state image sensor according to (6) or (7) above (9)
  • the difference between the length of the long side of the first conductor and the length of the short side of the second conductor is the maximum presumed at the time of joining the first substrate and the second substrate.
  • the m second conductors are arranged so as to intersect with the first conductor, and the m second conductors are arranged at a pitch Pa.
  • the difference (La—Wb) between the length La of the long side of the first conductor and the length Wb of the short side of the second conductor is the difference between the first substrate and the second substrate.
  • the solid-state imaging device which satisfies the relationship of La—Wb ⁇ Pa (m-1) + 2 ⁇ with respect to the maximum deviation amount ⁇ assumed in advance at the time of joining.
  • (11) The solid-state image sensor according to any one of (1) to (5) above, wherein the first insulating film and the second insulating film are arranged so as to intersect each other in a plan view. (12) The difference between the length of the long side of the first insulating film and the length of the short side of the second insulating film is the maximum presumed at the time of joining the first substrate and the second substrate.
  • the solid-state image sensor which is at least twice the deviation amount ⁇ .
  • the outer peripheral region of the first region is a bonding region between the first conductor and the second conductor.
  • the region other than the outer peripheral region of the first region is any one of (1) to (12) above, which is an insulating film arrangement region in which the first insulating film and the second insulating film are arranged.
  • the solid-state image sensor according to the description (14) The solid-state image sensor according to (13) above, wherein a plurality of the insulating film arrangement regions are provided in the insulating film arrangement area.
  • Any of the above (1) to (14) in which the difference between the maximum value and the minimum value of the ratio of the area of the fourth region per unit area is equal to or less than a predetermined value at any position of the joint surface.
  • a solid-state image sensor in which the difference between the maximum value and the minimum value of the ratio of the area of the fourth region per unit area is equal to or less than a predetermined value at any position of the joint surface.
  • a plurality of first conductors including the first conductor portion and the second conductor portion are formed on the first semiconductor substrate to form the first substrate.
  • a second conductor portion on the second semiconductor substrate including a third conductor portion arranged to face the first conductor portion and a fourth conductor portion arranged to face the second conductor portion.
  • a second substrate is formed by forming a plurality of conductors of The first conductor and the second conductor face each other, and the first conductor and the second conductor overlap each other on the joint surface between the first substrate and the second substrate.
  • the ratio of the areas of the four regions is the first wiring region in which the first conductor portion and the third conductor portion of the joint surface are arranged, the second conductor portion, and the fourth conductor portion.
  • the first substrate and the second substrate have a predetermined bonding force between the first substrate and the second substrate at any position of the second wiring region in which the first substrate and the second substrate are arranged.
  • the ratio of the area of the fourth region to the unit area is the first wiring region in which the first conductor portion and the third conductor portion of the joint surface are arranged, the second conductor portion, and the said.

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Abstract

固体撮像装置を構成する第１の基板と第２の基板との接合面におけるボイドの発生を抑制する。固体撮像装置は、第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、第１の基板と接合されるとともに、第１の導体部と対向して配置される第３の導体部と第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、を備え、第１の基板と第２の基板との接合面において、第１の導電体の周囲に形成される第１の絶縁膜と第２の導電体の周囲に形成される第２の絶縁膜とが重なり合う第四領域、を有し、単位面積当たりの第四領域の面積の割合が、接合面の第１の導体部と第３の導体部とが配置された第１の配線領域及び第２の導体部と第４の導体部とが配置された第２の配線領域のいずれの位置においても第１の基板と第２の基板との間で所定の接合力を有する所定値以上となるようにする。

Description

固体撮像装置及び固体撮像装置の製造方法、並びに電子機器
　本開示は、固体撮像装置及び固体撮像装置の製造方法、並びに電子機器に関する。
　近年、デジタルカメラの普及が益々進んでいる。これに伴い、デジタルカメラの中心部品である固体撮像装置（イメージセンサ）の需要がますます高まっている。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像装置は、デジタルカメラの高機能化、多機能化に伴い、固体撮像装置の小型化や薄型化が検討されている。
　ここで、例えば、画素アレイ及び多層配線層が形成された第１の基板（第１の半導体チップ部）と、ロジック回路及び多層配線層が形成された第２の基板（第２の半導体チップ部）とを、多層配線層が向かい合う状態で貼り合せた積層基板（半導体チップ）を備える固体撮像装置が提案されている（特許文献１参照）。
特開２０１２－１６４８７０号公報
　このような固体撮像装置では、第１の基板と第２の基板との接合時に位置ずれが生じると、接合面における基板同士の接合強度の安定性が低くなり接合面にボイドが発生しやすくなる。これにより、第１の基板と第２の基板との接合強度が低下する可能性が生じ得る。近年、接合面のレイアウトにおける銅パタンのピッチが縮小、すなわち微細化されており、基板同士の位置ずれにおける接合強度の低下によってボイドがより生じやすくなってきた。
　そこで、本開示は、このような状況に鑑みてなされたものであり、第１の基板と第２の基板の接合面におけるボイドの発生を抑制可能な固体撮像装置及び固体撮像装置の製造方法、並びに電子機器を提供することを目的とする。
　上記課題を解決するために、本開示の一態様に係る固体撮像装置は、第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、を備え、第１の基板と第２の基板との接合面において、第１の導電体と第２の導電体とが重なり合う第一領域と、第１の導電体の周囲に形成される第１の絶縁膜と第２の導電体とが重なり合う第二領域と、第２の導電体の周囲に形成される第２の絶縁膜と第１の導電体とが重なり合う第三領域と、第１の絶縁膜と第２の絶縁膜とが重なり合う第四領域と、を有し、単位面積当たりの第四領域の面積の割合が、接合面の第１の導体部と第３の導体部とが配置された第１の配線領域及び第２の導体部と第４の導体部とが配置された第２の配線領域のいずれの位置においても第１の基板と第２の基板との間で所定の接合力を有する所定値以上となっていることを特徴とする。
　また、本開示の他の態様に係る固体撮像装置は、第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、第１の基板と接合されるとともに、第１の導体部と対向して配置される第３の導体部と第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、を備え、第１の基板と第２の基板との接合面において、第１の導電体と第２の導電体とが重なり合う第一領域と、第１の導電体の周囲に形成される第１の絶縁膜と第２の導電体とが重なり合う第二領域と、第２の導電体の周囲に形成される第２の絶縁膜と第１の導電体とが重なり合う第三領域と、第１の絶縁膜と第２の絶縁膜とが重なり合う第四領域と、を有し、接合面の第１の導体部と第３の導体部とが配置された第１の配線領域における単位面積当たりの第四領域の面積の割合と、第２の導体部と第４の導体部とが配置された配置された第２の配線領域における単位面積当たりの第四領域の面積の割合とは異なることを特徴とする。
　また、本開示の他の態様に係る固体撮像装置は、第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、第１の基板と接合されるとともに、第１の導体部と対向して配置される第３の導体部と第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、を備え、第１の基板と第２の基板との接合面において、第１の導電体と第２の導電体とが重なり合う第一領域と、第１の導電体の周囲に形成される第１の絶縁膜と第２の導電体とが重なり合う第二領域と、第２の導電体の周囲に形成される第２の絶縁膜と第１の導電体とが重なり合う第三領域と、第１の絶縁膜と第２の絶縁膜とが重なり合う第四領域と、を有し、単位面積当たりの第四領域の面積の割合の最大値と最小値の差分が、接合面のいずれの位置においても所定の値以下となっていることを特徴とする。
　また、本開示の他の態様に係る固体撮像装置の製造方法は、第１の半導体基板上に、第１の導体部と第２の導体部とを含む第１の導電体を複数形成して第１の基板を形成し、第２の半導体基板上に、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体を複数形成して第２の基板を形成し、第１の導電体と第２の導電体とが向かい合い、第１の基板と第２の基板との接合面において、第１の導電体と第２の導電体とが重なり合う第一領域と、第１の導電体の周囲に形成される第１の絶縁膜と第２の導電体とが重なり合う第二領域と、第２の導電体の周囲に形成される第２の絶縁膜と第１の導電体とが重なり合う第三領域と、第１の絶縁膜と第２の絶縁膜とが重なり合う第四領域と、を有し、単位面積当たりの第四領域の面積の割合が、接合面の第１の導体部と第３の導体部とが配置された第１の配線領域及び第２の導体部と第４の導体部とが配置された第２の配線領域のいずれの位置においても第１の基板と第２の基板との間で所定の接合力を有する所定値以上となるように第１の基板及び第２の基板を配置して接合することを特徴とする。
　また、本開示の他の態様に係る電子機器は、第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、第１の基板と接合されるとともに、第１の導体部と対向して配置される第３の導体部と第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、を備え、第１の基板と第２の基板との接合面において、第１の導電体と第２の導電体とが重なり合う第一領域と、第１の導電体の周囲に形成される第１の絶縁膜と第２の導電体とが重なり合う第二領域と、第２の導電体の周囲に形成される第２の絶縁膜と第１の導電体とが重なり合う第三領域と、第１の絶縁膜と第２の絶縁膜とが重なり合う第四領域と、を有し、単位面積当たりの第四領域の面積の割合が、接合面の第１の導体部と第３の導体部とが配置された第１の配線領域及び第２の導体部と第４の導体部とが配置された第２の配線領域のいずれの位置においても第１の基板と第２の基板との間で所定の接合力を有する所定値以上となっている固体撮像装置を備えることを特徴とする。
本開示に係る固体撮像装置の構成例を示すブロック図である。 本開示に係る固体撮像装置の積層構造例を示す模式図である。 本開示に係る固体撮像装置の積層構造例を示す模式図である。 本開示に係る固体撮像装置の積層構造例を示す模式図である。 本開示の第一実施形態に係る固体撮像装置の一構成例を示す断面図である。 本開示の第一実施形態に係る固体撮像装置の接合面近傍の構成を示す拡大平面図である。 本開示の第一実施形態に係る固体撮像装置の接合面近傍の構成を示す拡大断面図である。 固体撮像装置における、配線領域ＷＡと、ダミー配線領域ＤＡと、他の領域ＯＡとを示す平面概略図である。 配線領域ＷＡ、ダミー配線領域ＤＡ及びその他の領域ＯＡにおける第四領域Ａ４の面積の割合がそれぞれ４８％、７３％及び１８％である固体撮像装置における、単位面積当たりの第四領域Ａ４の絶縁体面積率の頻度を示すグラフである。 配線領域ＷＡ、ダミー配線領域ＤＡ及びその他の領域ＯＡにおける第四領域Ａ４の面積の割合がそれぞれ４８％、７６％及び１８％である固体撮像装置における、単位面積当たりの第四領域Ａ４の絶縁体面積率の頻度を示すグラフである。 配線領域ＷＡ、ダミー配線領域ＤＡ及びその他の領域ＯＡにおける第四領域Ａ４の面積の割合がそれぞれ４８％、７３％及び１３％である固体撮像装置における、単位面積当たりの第四領域Ａ４の絶縁体面積率の頻度を示すグラフである。 本開示の第一実施形態に係る固体撮像装置の製造時における接合工程の状態の一例を示す断面図である。 本開示の第一実施形態に係る固体撮像装置の製造時における接合工程の状態の他の例を示す断面図である。 本開示の第一実施形態に係る固体撮像装置の製造時における接合工程の状態の他の例を示す断面図である。 第１の基板と第２の基板との接合位置が所定の位置からずれた場合の固体撮像装置の接合面近傍の構成を示す拡大平面図である。 第１の基板と第２の基板との接合位置が所定の位置からずれた場合の固体撮像装置の接合面近傍の構成を示す拡大断面図である。 本開示の第二実施形態に係る固体撮像装置の接合面近傍における第１の導電体及び第２の導電体の最小構成を示す平面図である。 本開示の第二実施形態に係る固体撮像装置の接合面近傍における第１の導電体及び第２の導電体の配置の一例を示す拡大平面図である。 本開示の第三実施形態の第１の例に係る固体撮像装置の接合面近傍の構成を示す拡大平面図である。 本開示の第三実施形態の第１の例に係る固体撮像装置の導電体のパタン幅の範囲を示すグラフである。 本開示の第三実施形態の第２の例に係る固体撮像装置の導電体のパタン幅の範囲を示すグラフである。 本開示の第三実施形態の第３の例に係る固体撮像装置の接合面近傍の構成を示す拡大平面図である。 本開示の第三実施形態の第３の例に係る固体撮像装置の導電体のパタン幅の範囲を示すグラフである。 本開示の第三実施形態の第４の例に係る固体撮像装置の接合面近傍の構成を示す拡大平面図である。 本開示の第三実施形態の第４の例に係る固体撮像装置の導電体のパタン幅の範囲を示すグラフである。 本開示の第三実施形態に係る固体撮像装置の他の構成例を示す拡大平面図である。 本開示の第三実施形態に係る固体撮像装置の他の構成例を示す拡大平面図である。 本開示の第四実施形態に係る固体撮像装置の一構成例を示す拡大平面図である。 本開示の第四実施形態に係る固体撮像装置の一構成例を示す拡大断面図である。 本開示の第四実施形態に係る固体撮像装置の導電体のパタン幅の範囲を示すグラフである。 イメージセンサとしての本技術に係る固体撮像装置の使用例を示す図である。 本開示の電子機器１０００の概略構成図である。
　以下、実施形態を通じて本開示を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。また、図面は特許請求の範囲にかかる発明を模式的に示すものであり、各部の幅、厚さ等の寸法は現実のものとは異なり、これらの比率も現実のものとは異なる。
　以下、図面を参照して本開示の各実施形態の各態様について説明する。
　なお、説明は以下の順序で行う。
１．本開示の概要
２．固体撮像素子の構成例
３．第一実施形態の固体撮像装置
４．第二実施形態の固体撮像装置
５．第三実施形態の固体撮像装置
６．第四実施形態の固体撮像装置
７．固体撮像装置の使用例及び電子機器
１．本開示の概要
　本開示は、第１の基板と第２の基板とを接合して形成した固体撮像装置に関する。また、本開示は、第１の基板と第２の基板とを接合して形成した固体撮像装置の製造方法及び当該固体撮像装置を有する電子機器に関する。本開示によれば、第１の基板と第２の基板との接合時において、第１の基板と第２の基板の接合面での接合強度の低下を接合面のいずれの位置においても抑制することができる。
　第１の基板と第２の基板を接合する場合、第１の基板と第２の基板の接合面において、部分的に接合できないボイド（気泡）が形成されてしまう場合がある。具体的には、第１の基板の接合面に露出した絶縁膜と第２の基板の接合面に露出した絶縁膜とが直接接合される領域を有していない固体撮像装置の場合、接合面において接合直後の接合強度が低くなる。そして、基板同士の接合面における接合強度が低くなると、第１の基板と第２の基板との接合面にボイド（気泡）が形成されやすくなる。第１の基板と第２の基板との接合直後に形成されたボイドを低減することは、接合強度を高めるために追加でアニール処理を実施したとしても困難である。また、ボイドが接合面に形成されると、当該部分においては第１の基板と第２の基板とが接合できていない。このため、ウエハ接合後に行われる第１の基板のシリコン基板を薄くする工程に於いて、基板同士の剥離を引き起こすおそれがある。
　ボイドが生じる原因は、主として、接合強度の違いである。例えば、基板接合直後における銅と銅との接合強度及び銅と絶縁膜とが直接接合する領域の接合強度は、絶縁膜と絶縁膜とが直接接合する領域の接合強度よりも低い。そのため、第１の基板と第２の基板とが剥離しにくくするためには、第１の基板に設けられた第１の絶縁膜と第２の基板に設けられた第２の絶縁膜とが直接接合する面積の割合を、接合面喉の領域においても一定以上確保する必要がある。
　なお、半導体の微細化とともに接合面で露出する導電体の銅のパタンの微細化が進んでいる。そのため、画素配線部を含めた固体撮像素子のレイアウト全体を対象に、合わせずれによる接合強度の低下を考慮する必要が出てきた。
　本開示は、この状況を鑑み、基板同士の接合ずれによって生じる基板間の接合強度の低下を抑制し、接合面のいずれの位置においても接合強度が一定以上になるようにする技術を提供する。
２．固体撮像素子の構成例
　図１は、本開示に係る固体撮像装置の構成例を示すブロック図である。図１に示すように、固体撮像装置１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。固体撮像装置１は、図示しない半導体基板（例えばＳｉ基板）に複数の画素２が規則的に２次元アレイ状に配列された画素領域（画素アレイ）３と、周辺回路部とを有する。
　画素２は、光電変換部（例えばフォトダイオード）と、複数の画素トランジスタ（ＭＯＳトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。また、複数の画素トランジスタは、選択トランジスタを追加して４つのトランジスタで構成することもできる。なお、単位画素の等価回路は周知な技術と同様であるので、詳細な説明は省略する。
　また、画素２は、１つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョン、および複数の転送トランジスタ以外の他のトランジスタを共有する構造である。すなわち、共有画素では、複数の単位画素を構成するフォトダイオードおよび転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
　周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８を有する。
　垂直駆動回路４は、例えばシフトレジスタによって構成される。垂直駆動回路４は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素アレイ３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路４は、垂直信号線Ｌ１を通して各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素２の列毎に配置される。カラム信号処理回路５は、１行分の画素２から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、Ａ／Ｄ（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線Ｌ２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成される。水平駆動回路６は、水平走査パルスを順次出力することによって、カラム信号処理回路５それぞれを順番に選択し、カラム信号処理回路５それぞれからの画素信号を水平信号線Ｌ２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線Ｌ２を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
　制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置１の内部情報等のデータを出力する。また、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５および水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６等に入力する。
　入出力端子９は、外部と信号のやりとりをする。
　図２から図４は、本開示に係る固体撮像装置１の積層構造例を示す模式図である。図２から図４を用いて、本開示が適用される固体撮像装置１の積層構造例について説明する。
　第１の例として、図２に示される固体撮像装置１ａは、第１の基板１１と第２の基板１２とから構成される。第１の基板１１には、画素アレイ２３と制御回路２４が搭載される。第２の基板１２には、信号処理回路を含むロジック回路２５が搭載される。そして、第１の基板１１と第２の基板１２とが相互に電気的に接続されることで、１つの基板としての固体撮像装置１ａが構成される。
　第２の例として、図３に示される固体撮像装置１ｂは、第１の基板１１と第２の基板１２とから構成される。第１の基板１１には、画素アレイ２３が搭載される。第２の基板１２には、制御回路２４と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の基板１１と第２の基板１２とが相互に電気的に接続されることで、１つの基板としての固体撮像装置１ｂが構成される。
　第３の例として、図４に示される固体撮像装置１ｃは、第１の基板１１と第２の基板１２とから構成される。第１の基板１１には、画素アレイ２３と、画素アレイ２３を制御する制御回路２４－１が搭載される。第２の基板１２には、ロジック回路２５を制御する制御回路２４－２と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の基板１１と第２の基板１２とが相互に電気的に接続されることで、１つの基板としての固体撮像装置１ｃが構成される。
　図示しないが、ＣＭＯＳイメージセンサの構成によっては、２つ以上の基板を貼り合わせて構成することもできる。例えば、上記の第１および第２の基板以外に、メモリ素子アレイを備えた基板、その他の回路素子を備えた基板などを追加して３つ以上の基板を貼り合わせて、１つの積層基板としたＣＭＯＳイメージセンサを構成することもできる。
３．第一実施形態の固体撮像装置
　以下、図５から図１２を参照して、本開示の第一実施形態に係る固体撮像装置（イメージセンサ）について説明する。
（３．１）固体撮像装置の接合面近傍における構成例
　図５は、本開示の第一実施形態に係る固体撮像装置１Ａの一構成例を示す断面図である。固体撮像装置１Ａは、裏面照射型のＣＭＯＳ（Complementary MOS）イメージセンサであり、固体撮像装置１の一例である。裏面照射型のＣＭＯＳイメージセンサは、受光部が回路部の上部に配置され、表面照射型に比べて高感度で低ノイズのＣＭＯＳイメージセンサである。図６は、固体撮像装置１Ａの接合面近傍の構成を示す拡大平面図である。図７は、図６のＡ－Ａ断面であり、固体撮像装置１Ａの接合面近傍の構成を示す拡大断面図である。
　図５に示すように、固体撮像装置１Ａは、複数の第１の導電体３８が形成された第１の基板３０と、複数の第２の導電体５８が形成され第１の基板３０と接合された第２の基板５０と、を備える。固体撮像装置１Ａの配線領域では、下層配線３６と電気的に導通する第１の配線３８ａと、多層の配線５５ａ，５５ｂ及び上層配線５６と電気的に導通する第２の配線５８ａとが、矩形状に形成されている。第１の配線３８ａと第２の配線５８ａとは、平面視において互いの少なくとも一部が重なるように配置されている。
　なお、本実施形態では、平面視で外形が同一の第１の配線３８ａと第２の配線５８ａとが、平面視において互いに交差するように配置された構成を示しているが、このような構成に限られない。例えば、第１の配線３８ａと第２の配線５８ａとは同じ方向に延伸し、平面視でずれて重なるように配置されていても良い。また、第１の配線３８ａと第２の配線５８ａとは平面視で外形が同一でなく、異なるサイズであっても良い。
　第１の配線３８ａは、図６中、左右方向に延伸するように設けられている。また、第２の配線５８ａは、図６中、上下方向（第１の配線３８ａと交差する方向の一例）に延伸するように設けられている。図６及び図７に示すように、第１の配線３８ａ及び第２の配線５８ａは、第１の配線３８ａ及び第２の配線５８ａが互いに重なる部分において互いに接合されている。
　図６及び図７に示すように、固体撮像装置１Ａは、第１の基板３０と第２の基板５０との接合面４０において、第１の導電体３８と第２の導電体５８とが重なり合う第一領域Ａ１を有している。固体撮像装置１Ａは、接合面４０において、第１の導電体３８の周囲に形成される第１の絶縁膜３７と第２の導電体５８とが重なり合う第二領域Ａ２を有している。固体撮像装置１Ａは、接合面４０において、第２の導電体５８の周囲に形成される第２の絶縁膜５７と第１の導電体３８とが重なり合う第三領域Ａ３を有している。固体撮像装置１Ａは、接合面４０において、第１の絶縁膜３７と第２の絶縁膜５７とが重なり合う第四領域Ａ４を有している。第一領域Ａ１から第四領域Ａ４は、第１の配線３８ａ及び第２の配線５８ａが平面視において互いに交差するように配置されていることにより形成される。固体撮像装置１Ａでは、単位面積当たりの第四領域Ａ４の面積の割合（以下、絶縁体面積率と言う場合がある）が、接合面４０のいずれの位置においても所定の値以上となるように配置される。
　図５及び図７に示すように、固体撮像装置１Ａは、第１の導電体３８として、下層配線３６と電気的に導通する第１の配線３８ａ（第１の導体部の一例）と、下層配線３６と電気的な導通のない第１のダミー配線３８ｂ（第２の導体部の一例）とを含んでいる。ここで、第１の配線３８ａには、例えば、第１の基板３０及び第２の基板５０を接続する接続パッド、横方向配線、電磁シールド等が含まれる。
　また、固体撮像装置１Ａは、第２の導電体５８として、多層の配線５５ａ，５５ｂ及び上層配線５６と電気的に導通する第２の配線５８ａ（第３の導体部の一例）と、配線５５ａ，５５ｂ及び上層配線５６と電気的な導通のない第２のダミー配線５８ｂ（第４の導体部の一例）とを含んでいる。ここで、第２の導電体５８には、例えば、第１の基板３０及び第２の基板５０を接続する接続パッド、横方向配線及び電磁シールド等を含んでいてもよい。
　Ｃｕ－Ｃｕ接合を行う第１の導電体３８及び第２の導電体５８は、第１の基板３０及び第２の基板５０の配線層の表面である接合面４０に一部配線を露出するように形成されている。第１の導電体３８及び第２の導電体５８は、Ｃｕ－Ｃｕ接合により第１の基板３０及び第２の基板５０の間を電気的に接続する場合と、接続しない場合がある。
　例えば、第１の基板３０及び第２の基板５０を接続する接続パッドは、第２の基板５０の画素（光電変換部となるフォトダイオードＰＤ又は画素トランジスタ）と、第１の基板３０の信号処理回路とを接続する。また、横方向配線は、外部から供給された電力をチップ内の各部に供給するための接続部である。電磁シールドは、各配線やトランジスタに意図しない電気的ノイズが影響しないように、第１の基板３０及び第２の基板５０間をＣｕ－Ｃｕ接続で電気的にシールドする。
　また、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂは、画素信号用のパスとしては機能せず、第１の基板３０と第２の基板５０との接合強度向上やディッシング、エロ―ジョンの抑制のために配置される。すなわち、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂは、光電変換部となるフォトダイオードＰＤ及びフォトダイオードＰＤと電気的に接続される第１の配線３８ａ及び第２の配線５８ａとは電気的に分離されている。第１のダミー配線３８ｂ及び第２のダミー配線５８ｂは、フローティングとすることも可能であるが、例えば基準電位（ＧＮＤ）や電源電圧（ＶＤＤ）等の固定電位に接続される等、電気的に接続されていてもよい。
　固体撮像装置１Ａの配線領域ＷＡ（第１の配線領域の一例）には、接続パッド、横方向配線及び電磁シールドを含む第１の配線３８ａ及び第２の配線５８ａが設けられている。また、固体撮像装置１Ａのダミー配線領域ＤＡ（第２の配線領域の一例）には、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂが設けられている。
　また、第１の基板３０及び第２の基板５０には、接合面４０に露出しない配線も形成されている。図５に示すように、固体撮像装置１Ａの配線領域ＷＡには、下層配線３６と電気的に導通する第１の配線３８ａ及び多層の配線５５ａ，５５ｂ及び上層配線５６と電気的に導通する第２の配線５８ａが形成されている。また、固体撮像装置１Ａのダミー配線領域ＤＡには、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂが形成されている。ここで、「第２の配線領域」の一例としてダミー配線領域ＤＡを例示したが、これに限られない。「第２の配線領域」の一例としては、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂ以外の導体が形成された領域（他の領域ＯＡ）であっても良い。
　上述したように、固体撮像装置１Ａにおいて、単位面積当たりの第１の絶縁膜３７と第２の絶縁膜５７とが重なり合う第四領域Ａ４の面積の割合（絶縁体面積率）は、接合面４０のいずれの位置においても所定の値以上となっている。これにより、第１の基板３０と第２の基板５０との接合力を一定値以上に保つことができる。また、固体撮像装置１Ａにおいて、単位面積当たりの第１の絶縁膜３７と第２の絶縁膜５７とが重なり合う第四領域Ａ４の面積の割合は、接合面４０のいずれの位置においても所定の値以下となっている。これにより、第１の導電体３８と第２の導電体５８とが重なり合う第一領域Ａ１の面積を所定値以上確保することが可能となり、第１の基板３０と第２の基板５０との間の抵抗を減少させつつ導電性を向上させる。
　単位面積当たりの第四領域Ａ４の面積の割合（絶縁体面積率）は、第１の基板３０と第２の基板５０との間で所定の接合力を有する所定値以上となっている。具体的には、単位面積当たりの第四領域Ａ４の面積の割合（絶縁体面積率）は、１５％以上７０％以下であることが好ましい。単位面積当たりの第四領域Ａ４の面積の割合が１５％以上である場合、第１の基板３０と第２の基板５０とが所定の接合力以上の力で接合されるため好ましい。また、単位面積当たりの第四領域Ａ４の面積の割合が７０％以下である場合、第１の配線３８ａと第２の配線５８ａとの接合面積（第一領域Ａ１の面積）が一定割合以上となり、第１の基板３０と第２の基板５０との導通性が一定以上に保たれるため好ましい。単位面積当たりの第四領域Ａ４の面積の割合（絶縁体面積率）は、接合する第１の絶縁膜３７及び第２の絶縁膜５７の表面状態や、接合位置ごとの第１の絶縁膜３７又は第２の絶縁膜５７の比率によって好ましい割合が変わる。このため、単位面積当たりの第四領域Ａ４の面積の割合の好ましい値は、広い数値範囲にばらつく。
　ここで、「単位面積当たりの第四領域Ａ４の面積の割合」は、接合面４０における単位面積当たりの第四領域Ａ４の面積の割合である。本開示において、接合面４０には、固体撮像装置１Ａの配線領域ＷＡ及びダミー配線領域ＤＡ、並びに配線領域ＷＡ及びダミー配線領域ＤＡを除く他の領域ＯＡの全てを含んでいる。したがって、固体撮像装置１Ａでは、配線領域ＷＡ、ダミー配線領域ＤＡ及び他の領域ＯＡのいずれの領域においても、単位面積当たりの第四領域Ａ４の面積の割合が所定の値以上となるように設計される。
　また、配線領域ＷＡにおける複数の第四領域Ａ４の面積の割合と、ダミー配線領域ＤＡにおける複数の第四領域Ａ４の面積の割合とは異なることが好ましい。また、単位面積当たりの第四領域Ａ４の面積の割合（絶縁体面積率）の最大値と最小値の差分は、接合面４０のいずれの位置においても所定の値以下となっていることが好ましい。さらに、ダミー配線領域ＤＡにおける単位面積当たりの第四領域Ａ４の面積の割合は、配線領域ＷＡにおける単位面積当たりの第四領域Ａ４の面積の割合よりも大きいことがより好ましい。具体的には、単位面積５ｍｍ×５ｍｍ当たりの第四領域Ａ４の面積の割合（絶縁体面積率）の最大値と最小値の差分は、例えば、１０％以下であることが好ましい。単位面積当たりの第四領域Ａ４の面積の割合の最大値と最小値の差分が％以下である場合、接合面４０のいずれの位置においても第１の基板３０と第２の基板５０とがある程度均一に接合し、接合面４０にボイドが発生しにくくなるため好ましい。
　ここで、「単位面積当たりの第四領域Ａ４の面積の割合の最大値と最小値の差分」とは、単位面積で区画される接合面４０の複数の所定領域における複数の第四領域Ａ４の面積の割合のうち、最大の値と最小の値との差分をいう。例えば、上述した「差分」は、配線領域ＷＡにおける複数の第四領域Ａ４の面積の割合と、ダミー配線領域ＤＡにおける複数の第四領域Ａ４の面積の割合との差分により規定される。また、上述した「差分」は、配線領域ＷＡの接続パッド、横方向配線及び電磁シールドのいずれかの２箇所における差分であっても良く、ダミー配線領域ＤＡ内の２箇所における差分であっても良い。
　上述した「最大値」及び「最小値」は、固体撮像装置１の接合面４０のレイアウトの単位面積当たりの被覆率から第四領域Ａ４の面積の割合を算出した値のうち、最大の値及び最小の値である。固体撮像装置１の接合面４０のレイアウトの特定箇所に配線の密度が高い箇所が存在する場合、「単位面積当たりの第四領域Ａ４の面積の割合の最大値と最小値の差分」が大きくなる。すなわち、単位面積当たりの第四領域Ａ４の面積の割合の最大値と最小値の差分が所定の値以下となっている場合、レイアウトの全面において配線の密度が局所的に大きくなる部分が少なる。このため、第１の基板３０と第２の基板５０との接合が接合面４０の接合性が均一となり、接合面４０にボイドが発生しにくくなるため好ましい。
　例えば、図８は固体撮像装置における、配線領域ＷＡと、ダミー配線領域ＤＡと、他の領域ＯＡとを示す平面概略図である。また、図９、図１０及び図１１は、図８に示す固体撮像装置における、単位面積当たりの第四領域Ａ４の面積の割合（絶縁体面積率）の頻度を示すグラフである。
　図９のグラフは、配線領域ＷＡ、ダミー配線領域ＤＡ及びその他の領域ＯＡにおける第四領域Ａ４の面積の割合がそれぞれ４８％、７３％及び１８％である固体撮像装置１Ａにおける、単位面積当たりの第四領域Ａ４の絶縁体面積率の頻度を示すグラフである。ここで、図８に示す固体撮像装置１Ａは、例えば平面視での面積（接合面４０の面積）が５μｍ２以上２００μｍ２であることが好ましい。このような固体撮像装置１Ａでは、第１の基板３０と第２の基板５０との接合面において接合不良が存在しない。
　一方、図１０のグラフは、配線領域ＷＡ、ダミー配線領域ＤＡ及びその他の領域ＯＡにおける第四領域Ａ４の面積の割合がそれぞれ４８％、７６％及び１８％である固体撮像装置１Ａにおける、単位面積当たりの第四領域Ａ４の絶縁体面積率の頻度を示すグラフである。すなわち、図１０に示す固体撮像装置は、図９に示す場合と比較して、ダミー配線領域ＤＡにおける第四領域の面積の割合がやや高くなっている。このような固体撮像装置では、第１の基板と第２の基板との接合面において接合不良が生じる。
　同様に、図１１のグラフは、配線領域ＷＡ、ダミー配線領域ＤＡ及びその他の領域ＯＡにおける第四領域Ａ４の面積の割合がそれぞれ４８％、７３％及び１３％である固体撮像装置１Ａにおける、単位面積当たりの第四領域Ａ４の絶縁体面積率の頻度を示すグラフである。すなわち、図１１に示す固体撮像装置は、図９に示す場合と比較して、その他の領域ＯＡにおける第四領域の面積の割合がやや低くなっている。このような固体撮像装置では、第１の基板と第２の基板との接合面において接合不良が生じる。
　以上の結果から、第１の基板３０と第２の基板５０との接合面積に対する第四領域Ａ４の面積の割合（絶縁体面積率）を１５％以上７０％以下とすることにより、第１の基板３０と第２の基板５０との接合面における接合不良を抑制することができる。
　以下、本実施形態の特徴的構成である第１の基板３０及び第２の基板５０の接合面４０の近傍における第１の導電体３８及び第２の導電体５８の配置について詳細に説明する。
　図６に示すように、固体撮像装置１Ａの配線領域ＷＡでは、第１の配線３８ａと第２の配線５８ａとが、平面視において互いの少なくとも一部が重なるように配置されている。本実施形態では、第１の配線３８ａと第２の配線５８ａとが、平面視において互いに交差するように配置されている。第１の配線３８ａは、図６中、左右方向に延伸するように設けられている。また、第２の配線５８ａは、図６中、上下方向（第１の配線３８ａと交差する方向の一例）に延伸するように設けられている。すなわち、第１の配線３８ａ及び第２の配線５８ａは、第１の配線３８ａの長辺と第２の配線５８ａの長辺とが、平面視において直交するように配置されている。
　図７に示すように、第１の配線３８ａ及び第２の配線５８ａは、第１の配線３８ａ及び第２の配線５８ａが互いに重なる部分において互いに接合されている。
　また、図６に示すように、固体撮像装置１Ａのダミー配線領域ＤＡでは、他の部分と電気的導通のない第１のダミー配線３８ｂと第２のダミー配線５８ｂとが、平面視において互いに交差するように配置されている。第１のダミー配線３８ｂは、図６中、左右方向に延伸するように設けられている。また、第２のダミー配線５８ｂは、図６中、上下方向（第１のダミー配線３８ｂと交差する方向の一例）に延伸するように設けられている。すなわち、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂは、第１のダミー配線３８ｂの長辺と第２のダミー配線５８ｂの長辺とが、平面視において直交するように配置されている。
　図７に示すように、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂは、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂが互いに重なる部分において互いに接合されている。
　このような固体撮像装置１Ａでは、第１の基板３０と第２の基板５０との合わせずれが生じても、第１の基板３０の第１の絶縁膜３７と第２の基板５０の第２の絶縁膜５７とが直接接合する面積の割合を、接合面４０のいずれの位置においても略一定とすることができる。以下、第１の絶縁膜３７と第２の絶縁膜５７とが直接接合する面積の割合を「絶縁体面積率」ということとする。
（３．２）固体撮像装置の全体構成
　図５に示すように、固体撮像装置１Ａは、ロジック回路３２が形成された第１の基板３０と、画素アレイ及び制御回路（図示せず）が形成された第２の基板５０とが貼り合わされた積層半導体基板を有している。画素アレイ及び制御回路は、図２に示す固体撮像装置１ａの画素アレイ２３及び制御回路２４と同様の構成を有している。第１の基板３０及び第２の基板５０は、第１の導電体３８が露出する面と第２の導電体５８が露出する面がそれぞれ向かい合うようにして貼り合わされる。このとき、第１の基板３０と第２の基板５０とは、第１の配線３８ａ及び第２の配線５８ａが直接接合し、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂが直接接合するように配置される。
　第１の基板３０は、シリコン（Ｓｉ）により構成された第１の半導体基板３１に、周辺回路を構成するロジック回路３２が形成された構成となっている。ロジック回路３２は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタで形成される。図５に示すように、ロジック回路３２が形成された第１の半導体基板３１の表面側（図５の上方側）の領域には、層間絶縁膜である第１の絶縁膜３７を介して複数層（本実施形態では３層）の配線３５ａ～３５ｃ及び１層の下層配線３６が形成されている。配線３５ａ～３５ｃは、例えばデュアルダマシン法による銅（Ｃｕ）配線であり、下層配線３６は、例えばアルミニウム（Ａｌ）配線である。
　第１の半導体基板３１の表面側の半導体ウェル領域には、各ＭＯＳトランジスタが形成されて構成されている。各ＭＯＳトランジスタは、一対のソース・ドレイン領域及び一対のソース・ドレイン領域に対してゲート絶縁膜を介して形成されたゲート電極を有している。各ＭＯＳトランジスタは、例えば、ＳＴＩ構造の素子分離体で分離された素子分離領域で分離されている。
　配線３５ａ～３５ｃ、下層配線３６、並びに第１の配線３８ａ及び第１のダミー配線３８ｂで構成される第１の導電体３８により、多層配線層３４が構成される。第１の基板３０の多層配線層３４では、ＭＯＳトランジスタと配線３５ａ、及び隣り合う上下層の配線３５ａ～３５ｃ同士が、導電性の第１のビア３３により接続されている。第１の基板３０では、第１の導電体３８が金属により形成されている。第１の導電体３８は、第２の基板５０と対向する面（接合面４０）に露出するように設けられている。第１の導電体３８のうち第１の配線３８ａは、第１のビア３３を介して下層配線３６及び配線３５ａ、３５ｂ、３５ｃと電気的に接続され、配線として利用される。
　第２の基板５０は、薄膜化されたシリコン（Ｓｉ）により構成された第２の半導体基板５１に、複数の画素を列状に２次元配列した画素アレイが形成されている。各画素は、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタにより形成されている。また、図示しないが、第２の半導体基板５１に制御回路（図２の制御回路２４参照）を構成する複数のＭＯＳトランジスタが形成される。第２の半導体基板５１の表面側（図５の下方側）には、層間絶縁膜である第２の絶縁膜５７を介して複数層（本実施形態では３層）の配線５５ａ、５５ｂ及び上層配線５６が形成されている。配線５５ａ、５５ｂ及び上層配線５６は、例えばデュアルダマシン法で形成された銅（Ｃｕ）配線である。
　第２の半導体基板５１の裏面側（図５の上方側）のＣＩＳ（ＣＭＯＳイメージセンサ）５２の領域には、絶縁膜及び平坦化膜を介して有効画素アレイ上にカラーフィルタ５９ａ及びオン半導体チップレンズ５９ｂが設けられている。また、第２の半導体基板５１の裏面側には、ＣＩＳ５２の絶縁膜を介して形成されたオプティカルブラック領域（図示せず）上にオン半導体チップレンズ５９ｂを形成することもできる。
　配線５５ａ、５５ｂ、上層配線５６、並びに第２の配線５８ａ及び第２のダミー配線５８ｂで構成される第２の導電体５８により、多層配線層５４が構成される。第２の基板５０の多層配線層５４では、対応する画素トランジスタと配線５５ａとの間、隣り合う上下層の配線５５ａ、５５ｂ及び上層配線５６の間が、導電性の第２のビア５３により接続されている。第２の基板５０では、第２の導電体５８が金属により形成されている。第２の導電体５８は、第１の基板３０と対向する面（接合面４０）に露出するように設けられている。第２の導電体５８のうち第２の配線５８ａは、第２のビア５３を介して下層配線３６及び配線５５ａ、５５ｂと電気的に接続され、配線として利用される。
　第１の基板３０と第２の基板５０とは、互いの多層配線層（多層配線層３４及び５４）が向かい合うようにして配置され、接合面４０において、第１の配線３８ａ及び第２の配線５８ａが直接接合されることにより、電気的に接続される。第１の基板３０の接合面４０付近には、第１の絶縁膜３７が形成されている。第２の基板５０の接合面４０付近には、第２の絶縁膜５７が形成されている。
　第１の配線３８ａ及び第２の配線５８ａの直接接合は、例えば熱拡散接合で行う。第１の配線３８ａ及び第２の配線５８ａ以外の第１の絶縁膜３７及び第２の絶縁膜５７の接合は、プラズマ接合、あるいは接着剤を用いて行う。
　また、接合面４０において第１の配線３８ａ及び第２の配線５８ａを直接接合する方法に代えて、互いの多層配線層（多層配線層３４及び５４）の表面に、極めて薄い均一な絶縁性薄膜（図示せず）を成膜して、プラズマ接合等で第１の基板３０と第２の基板５０とを接合してもよい。
（３．３）固体撮像装置の製造方法
　次に、図１２を参照して、本実施形態に係る固体撮像装置１Ａの製造方法の一例を示す。
　まず、第２の基板５０の製造方法について説明する。
　例えばシリコン（Ｓｉ）により形成された第２の半導体ウェハ（以下、第２の半導体基板５１という）の所定の領域に半導体ウェル領域を形成する。この半導体ウェル領域に各画素の光電変換部となるフォトダイオードＰＤを形成する。一例として、素子分離領域を最初に形成しておくことができる。各フォトダイオードＰＤは、半導体ウェル領域の深さ方向に延長して形成される。フォトダイオードＰＤは、画素アレイ２３（図２参照）を構成する有効画素アレイに形成する。
　第２の半導体基板５１の半導体ウェル領域の表面側に、各画素を構成する複数の画素トランジスタを形成する。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。各画素トランジスタは、一対のソース・ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。
　第２の半導体基板５１の表面側の上部に層間絶縁膜を形成し、層間絶縁膜を介して金属により複数層（本実施形態では３層）の配線５５ａ、５５ｂ及び上層配線５６と、第２のビア５３とを形成する。配線５５ａ、５５ｂ及び上層配線５６は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝とを同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性金属膜とＣｕシード膜とを形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性金属膜としては、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ），窒化タングステン（ＷＮ）、ルテニウム（Ｒｕ）、窒化チタンジルコニウム（ＴｉＺｒＮ）、これらを含む合金膜が挙げられる。次いで、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、Ｃｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭化窒化シリコン（ＳｉＣＮ）、酸化窒化シリコン（ＳｉＯＮ）等の絶縁膜を用いることができる。この工程を繰り返して、３層の配線５５ａ、５５ｂ及び上層配線５６を形成する。
　次に、配線５５ａ、５５ｂ及び上層配線５６を形成した層間絶縁膜上にＣｕ拡散バリア性絶縁膜を形成した後、Ｃｕ拡散バリア性を有しない絶縁膜を形成する。Ｃｕ拡散バリア性絶縁膜は、上述した、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭化窒化シリコン（ＳｉＣＮ）、酸化窒化シリコン（ＳｉＯＮ）等の絶縁膜を用いることができる。Ｃｕ拡散バリア性を有しない絶縁膜は、例えば酸化シリコン（ＳｉＯ２）膜、ＳｉＣＯＨ膜等で形成される。これらの層間絶縁膜、Ｃｕ拡散バリア性金属膜及びＣｕ拡散バリア性を有しない絶縁膜は、第２の絶縁膜５７に相当する。
　次いで、リソグラフィ及びエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性を有しない絶縁膜及びＣｕ拡散バリア性金属膜をパターニングし、選択的にビア孔である開口部を形成する。これにより、第２の配線５８ａに対応する部分の開口部と、第２のビア５３に対応する部分のビア孔とを形成する。
　続いて、デュアルダマシン法を用いて開口部及びビア孔内にＣｕ材料を埋め込むようにして、上層配線５６と電気的に接続される第２のビア５３及び第２の導電体５８（第２の配線５８ａ及び第２のダミー配線５８ｂ）を形成する。第２の配線５８ａは、４層目の金属層として形成する。これにより、金属により形成された配線５５ａ、５５ｂ、上層配線５６、及び第２の導電体５８、並びに第２の絶縁膜５７を含む多層配線層５４が形成された第２の基板５０が形成される。
　続いて、第１の基板３０の製造方法について説明する。
　例えばシリコン（Ｓｉ）により形成された第１の半導体ウェハ（以下、第１の半導体基板３１という）の所定の領域に半導体ウェル領域を形成する。この半導体ウェル領域にロジック回路３２を構成する複数のＭＯＳトランジスタを形成する。ＭＯＳトランジスタは、例えばＳＴＩ構造の素子分離体を形成した後に、素子分離領域に形成することができる。
　第１の半導体基板３１の表面側の上部に層間絶縁膜を形成し、層間絶縁膜を介して金属により複数層（本実施形態では３層）の配線３５ａ、３５ｂ及び３５ｃと、下層配線３６と、第１のビア３３とを形成する。配線３５ａ、３５ｂ及び３５ｃは、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝とを同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性金属膜とＣｕシード膜とを形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性金属膜としては、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ），窒化タングステン（ＷＮ）、ルテニウム（Ｒｕ）、窒化チタンジルコニウム（ＴｉＺｒＮ）、これらを含む合金膜が挙げられる。次いで、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、Ｃｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭化窒化シリコン（ＳｉＣＮ）、酸化窒化シリコン（ＳｉＯＮ）等の絶縁膜を用いることができる。この工程を繰り返して、３層の金属により形成された配線３５ａ～３５ｃを形成する。さらに、層間絶縁膜にビアファーストによる接続孔と配線溝とを同時に形成し、Ａｌ材料層を埋め込むことにより、下層配線３６を形成する。
　次に、配線３５ａ～３５ｃと下層配線３６とを形成した層間絶縁膜上に、Ｃｕ拡散バリア性絶縁膜を形成した後、Ｃｕ拡散バリア性を有しない絶縁膜を形成する。Ｃｕ拡散バリア性絶縁膜は、上述した、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭化窒化シリコン（ＳｉＣＮ）、酸化窒化シリコン（ＳｉＯＮ）等の絶縁膜を用いることができる。Ｃｕ拡散バリア性を有しない絶縁膜は、例えば酸化シリコン（ＳｉＯ２）膜、ＳｉＣＯＨ膜等で形成される。これらの層間絶縁膜、Ｃｕ拡散バリア性金属膜及びＣｕ拡散バリア性を有しない絶縁膜は、第１の絶縁膜３７に相当する。
　次いで、リソグラフィ及びエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性を有しない絶縁膜及びＣｕ拡散バリア性金属膜をパターニングし、選択的にビア孔である開口部を形成する。これにより、第１の配線３８ａに対応する部分の開口部と、第１のビア３３に対応する部分のビア孔とを形成する。
　続いて、デュアルダマシン法を用いて開口部及びビア孔内にＣｕ材料を埋め込むようにして、下層配線３６と電気的に接続される第１のビア３３及び第１の導電体３８（第１の配線３８ａ及び第１のダミー配線３８ｂ）を形成する。第２の配線５８ａは、５層目の金属層として形成する。これにより、金属により形成された配線３５ａ～３５ｃ、下層配線３６及び第１の導電体３８、並びに第１の絶縁膜３７を含む多層配線層３４が形成された第１の基板３０が形成される。
　次に、図１２に示すように、第１の基板３０と第２の基板５０とを、互いの多層配線層３４、５４が向かい合うように配置して接合する。このとき、配線領域ＷＡ及びダミー配線領域ＤＡのいずれの位置においても第１の基板３０と第２の基板５０との間で所定の接合力を有するように、単位面積当たりの第四領域Ａ４の面積の割合が所定値以上となるように第１の基板３０と第２の基板５０とを配置する。第１の基板３０から露出する第１の導電体３８と第２の基板５０から露出する第２の導電体５８とを接合する。より具体的には、第１の配線３８ａ及び第２の配線５８ａ、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂをそれぞれ接合する。このとき、平面視において互いに交差するように配置された第１の配線３８ａと第２の配線５８ａとを、互いに重なる部分で直接接合する。同様に、平面視において互いに交差するように配置された第１のダミー配線３８ｂと第２のダミー配線５８ｂとを、互いに重なる部分で直接接合される。これにより、第１の基板３０及び第２の基板５０を物理的かつ電気的に接続する。
　第１の導電体３８と第２の導電体５８とを、熱処理により熱拡散接合する。このときの熱処理温度は、１００℃以上５００℃以下程度とすることができる。また、層間絶縁膜である第１の絶縁膜３７と第２の絶縁膜５７とを表面処理してプラズマ接合する。なお、第１の絶縁膜３７と第２の絶縁膜５７とは、接着剤により接合することもできる。
　次に、第２の半導体基板５１を、裏面側からフォトダイオードＰＤの必要膜厚が残るようにＣＭＰ法等を用いて研削、研磨して薄膜化する。続いて、薄膜化した第２の半導体基板５１の表面上において、平坦化膜を介して有効画素アレイに対応するフォトダイオードＰＤ上にカラーフィルタ５９ａ及びオン半導体チップレンズ５９ｂを形成する。このとき、オプティカルブラック領域に対応するフォトダイオードＰＤ上に、絶縁膜を介して遮光膜を形成してもよい。
　最後に、接合された第１の基板３０及び第２の基板５０を切断して各半導体チップに分離する半導体チップ化を行い、図５に示す固体撮像装置１Ａを得る。
　なお、第１の配線３８ａ及び第２の配線５８ａ、第１のダミー配線３８ｂ及び第２のダミー配線５８ｂ、配線３５ａ～３５ｃ、配線５５ａ及び５５ｂ、並びに下層配線３６及び上層配線５６は、導電性及び遮光性が高く、且つ接合し易い材料で形成されることが望ましい。このような性質を有する材料としては、Ｃｕ以外に、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の単一材料、あるいは合金を用いることができる。
　また、第１の配線３８ａ及び第２の配線５８ａ並びに第１のダミー配線３８ｂ及び第２のダミー配線５８ｂの膜厚は、発光する第１の基板３０側の光の波長に合わせて決めるのが望ましい。
　本実施形態では、図１２に示すように、半導体ウエハ上にフォトダイオードＰＤ、トランジスタ、多層配線層等を形成し、半導体ウエハ同士を接合した後、切断して半導体チップ化する、いわゆるウエハ－ウエハ接合により固体撮像装置１Ａを形成する場合について説明したが、これに限られない。
　例えば、図１３に示すように、第１の基板３０又は第２の基板５０の一方を予め半導体チップ化したチップ基板としておき、半導体ウエハ上に半導体チップ（チップ基板）を接合するウエハ－チップ接合により固体撮像装置１Ａを形成しても良い。また、図１４に示すように、第１の基板３０及び第２の基板５０の双方を予め半導体チップ化しておき、半導体チップ（チップ基板）同士を接合するチップ－チップ接合により固体撮像装置１Ａを形成しても良い。
　ウエハ－チップ接合、チップ－チップ接合のように、第１の基板３０又は第２の基板５０のいずれかがチップ基板である場合には、本実施形態で説明したウエハ－ウエハ接合時と比較して考慮すべき点がある。例えば、接合時におけるチップ基板の保持方法やチップ基板をピンで押す際の押し方、さらにチップ基板の厚さなどである。ウエハ－チップ接合、チップ－チップ接合時にこれらが変わると、チップ基板接合時の接合スピードや接合が進行する方向ベクトルが変化するため、チップ基板がウエハ同士の接合とは異なった挙動を示す。例えば、ウエハ－ウエハ接合の場合、接合の始点がチップ基板の中心にあるときには、接合のスピードおよび方向ベクトルは動径方向に一律となる。しかしながら、ウエハ－チップ接合、チップ－チップ接合の場合、チップ基板が矩形であるためにチップ基板中心からの接合のスピードや方向ベクトルに差異が生じる。さらに、接合ベクトルの巻き込みに関わる基板端部の酸化膜領域の幅やチップ端のコーナーの影響も無視できない。本実施形態に係る固体撮像装置１Ａでは、これらウエハ－チップ接合、チップ－チップ接合の場合においても接合力のばらつきを抑えることができる。
　また、第１の基板３０又は第２の基板５０のいずれかがチップ基板である場合、固体撮像装置１Ａにおける単位面積当たりの第四領域の面積の割合は、上述した接合のスピードや方向ベクトルの相違をオフセットとして考慮して決定しても良い。オフセットの符号は、例えば接合を促進する要因ではプラス、阻害する要因はマイナスとすることができる。また、単位面積当たりの第四領域の面積の割合の最大値と最小値の差分の値について、上述のオフセットを考慮する場合、オフセットの符号は接合を促進する要因ではマイナス、阻害する要因はプラスとすることができる。
　なお、実際には、第１の基板３０又は第２の基板５０がチップ基板であることによる接合スピードやベクトルに差が生じないように、基板接合時におけるピンの押し方や接合装置の工夫を行ったり、レイアウトの工夫を行うったりすること等で対処する。
　本実施形態では、導電体をダミーとして説明したが、導電体の用途はダミーに限定されることなく、ダミー配線、合わせマークなどの目的で用いることができる。
（３．４）本実施形態の効果
　本実施形態に係る固体撮像装置１Ａでは、以下の効果を奏する。
（１）固体撮像装置１Ａでは、平面視で第１の導電体３８及び第２の導電体５８が交差するように第１の基板３０と第２の基板５０とが配置されて、第１の導電体３８及び第２の導電体５８を接合されている。すなわち、固体撮像装置１Ａでは、第１の配線３８ａと第２の配線５８ａとが平面視で交差し、第１のダミー配線３８ｂと第２のダミー配線５８ｂとが平面視で交差するように第１の基板３０と第２の基板５０とが配置されている。
　これにより、一方の基板が所定の位置から少しずれた場合であっても、第１の導電体３８と第２の導電体５８との接合面積（第一領域Ａ１の面積）が略一定となる。同様に第１の絶縁膜３７と第２の絶縁膜５７とが重なり合う第四領域Ａ４の面積も略一定となる。このため、固体撮像装置１Ａは、第１の基板３０と第２の基板５０との接合時に位置ずれが生じた場合であっても、第１の基板３０及び第２の基板５０の接合強度の安定性が高く、接合面４０にボイドが発生しにくくなる。
（２）固体撮像装置１Ａでは、接合面４０における単位面積当たりの第四領域Ａ４の面積の割合（絶縁体面積率）がいずれの領域においても１５％以上７０％以下となることが好ましい。
　これにより、第１の基板３０及び第２の基板５０の接合強度の安定性がより高くなり、接合面４０においてボイドがより発生しにくくなる。
４．第二実施形態の固体撮像装置
　以下、図１５から図１８を参照して、本開示の第二実施形態に係る固体撮像装置（イメージセンサ）について説明する。
　第一実施形態では、第１の導電体３８と第２の導電体５８とが平面視において互いに交差し、接合面４０において、第１の絶縁膜３７と第２の絶縁膜５７とが重なり合う第四領域Ａ４の面積の割合が所定の値以上となっている固体撮像装置１Ａについて説明した。
　これに対して、第二実施形態では、固体撮像装置１Ａの変形例である固体撮像装置１Ｂについて説明する。固体撮像装置１Ｂは、第１の導電体３８及び第２の導電体５８に代えて第１の導電体１３８及び第２の導電体１５８を備える点で固体撮像装置１Ａと相違する。
　例えば、図１５及び図１６に、第１の基板３０と第２の基板５０との接合位置が所定の位置からずれた場合の固体撮像装置１Ａの接合面近傍の構成を示す。図１５は、第１の基板３０と第２の基板５０との接合位置が所定の位置からずれた場合の固体撮像装置１Ａの接合面近傍の構成を示す拡大平面図である。図１６は、図１５のＢ－Ｂ断面であり、第１の基板３０と第２の基板５０との接合位置が所定の位置からずれた場合の固体撮像装置１Ｂの接合面近傍の構成を示す拡大断面図である。
　ここで、合わせずれに対する制約を検討する。図１５及び図１６に示すように、第１の基板３０及び第２の基板５０の接合時に、第１の導電体３８及び第２の導電体５８がずれて接合する場合を考える。このずれの原因は、マスクの寸法ずれ、露光装置のアラインメントずれ、接合装置の合わせずれ等のプロセス起因のずれと、遮光目的のためにパタンをずらして配置する場合のずれなどがある。
　以下説明する固体撮像装置１Ｂでは、第１の基板１３０と第２の基板１５０との接合時に予め想定される最大ずれ量α以下のずれが生じた場合でも、接合強度の低下を抑制してボイドの発生を抑制することができる。
（４．１）固体撮像装置の接合面近傍における構成例
　以下、図１７を用いて、第１の導電体１３８及び第２の導電体１５８の寸法や配置について説明する。図１７は、固体撮像装置１Ｂの接合面近傍における第１の導電体１３８及び第２の導電体１５８の最小構成を示す平面図である。図１８は、固体撮像装置１Ｂの接合面近傍における第１の導電体１３８及び第２の導電体１５８の構成の一例を示す拡大平面図である。ここで、第１の導電体１３８は、第１の配線１３８ａ及び第１のダミー配線１３８ｂのいずれかである。また、第２の導電体１５８は、第１の導電体１３８が第１の配線１３８ａである場合、第２の配線１５８ａであり、第１の導電体１３８が第１のダミー配線１３８ｂである場合、第２のダミー配線１５８ｂである。固体撮像装置１Ｂの接合面近傍の構成以外の部分の断面構成は、図５に示す固体撮像装置１Ａの構成と同様である。
　図１７に示すように、固体撮像装置１Ｂでは、第１の導電体１３８及び第２の導電体１５８が平面視において互いに交差するように配置されている。第１の導電体１３８は、図１７中、左右方向に延伸するように設けられている。また、第２の導電体１５８は、図１７中、上下方向（第１の導電体１３８と交差する方向の一例）に延伸するように設けられている。また、固体撮像装置１Ｂでは、ダミー配線領域ＤＡにおいて、第１の導電体１３８及び第２の導電体１５８が交差して配置されている。第１の導電体１３８は、図１７中、左右方向に延伸するように設けられている。また、第２の導電体１５８は、図１７中、上下方向（第１の導電体１３８と交差する方向の一例）に延伸するように設けられている。
　図１７に示すように、固体撮像装置１Ｂの接合面近傍における第１の導電体１３８（第１の導電体１３８）は、長辺の長さ（パタンの延伸方向の長さ）Ｌａ、短辺の長さ（延伸方向と直交する方向の長さ）Ｗａの矩形状に形成されている。また、固体撮像装置１Ｂの接合面近傍における第２の導電体１５８（第２の導電体１５８）は、長辺の長さ（パタンの延伸方向の長さ）Ｌｂ、短辺の長さ（延伸方向と直交する方向の長さ）Ｗｂの矩形状に形成されている。
　以下、長辺の長さ（パタンの延伸方向の長さ）を「長さ」、短辺の長さ（延伸方向と直交する方向の長さ）を「パタン幅」又は「幅」と言う場合がある。
　図１８に示すように、固体撮像装置１Ｂは、例えば互いに平行に設けられた複数（ｎ個）の第１の導電体１３８と、互いに平行に設けられた複数（ｍ個）の第２の導電体１５８とを有する配線群を複数有している。なお、本実施形態では、図１８に示すように、２つ（ｎ＝２）の第１の導電体１３８と、３つ（ｍ＝３）の第２の導電体１５８とにより１つの配線群が形成されている。２つの第１の導電体１３８と、３つの第２の導電体１５８とは、互いに交差するように配置されている。
　図１８に示すように、互いに平行に設けられた２つの第１の導電体１３８は、パタン幅方向（図１８の上下方向）のピッチＰａで配置されている。また、互いに平行に設けられた３つの第２の導電体１５８は、パタン幅方向（図１８の左右方向）のピッチＰｂで配置されている。また、２つの第１の導電体１３８及び３つの第２の導電体１５８で構成された配線群は、隣接する配線群に対して、第１の導電体１３８のパタン延伸方向（図１８の左右方向）のピッチＱａ、第１の導電体１３８のパタン幅方向（図１８の上下方向）のピッチＱｂで配置されている。
　また、固体撮像装置１Ｂでは、第１の基板１３０と第２の基板１５０との接合時に予め想定される最大ずれ量α以下のずれが生じた場合でも第四領域Ａ４の面積の割合が一定となるように、第１の導電体１３８及び第２の導電体１５８のサイズが調製されている。すなわち、第１の導電体１３８及び第２の導電体１５８は、絶縁体面積率が予め設定した値で一定となるように形成されている。ずれ量αは、第１の基板１３０と第２の基板１５０との接合を行う接合装置の位置精度に依存する。このため、第１の導電体１３８及び第２の導電体１５８の寸法は、接合装置の位置精度に応じて設計される。
　このような固体撮像装置１Ｂにおいて、ダミー配線領域ＤＡにおける絶縁体面積率（Ｄｓｓ）は、以下の式（１）で表される。
　絶縁体面積率（Ｄｓｓ）＝｛Ｑａ×Ｑｂ－（Ｌａ×Ｗａ×ｎ＋Ｌｂ×Ｗｂ×ｍ－Ｗａ×Ｗｂ×ｎ×ｍ）｝／（Ｑａ×Ｑｂ）　　・・・（１）
　ここで、絶縁体面積率（Ｄｓｓ）は、第１の絶縁膜１３７と第２の絶縁膜１５７との重なり制約から、以下の式（２）を満たすように決定される。
　絶縁体面積率（Ｄｓｓ）≧Ｄｓｓ０　　・・・（２）
　なお、Ｄｓｓ０は、第一実施形態で説明したように、０．１５≦Ｄｓｓ０≦０．７を満たし、例えばＤｓｓ０＝０．３７５とされる。
　また、第１のダミー配線１３８ｂ及び第２のダミー配線１５８ｂのパタン幅Ｗは、段差制約から以下の式（３）を満たすように決定される。
　Ｗ≦Ｗ０　　・・・（３）
　なお、Ｗ０は、例えばＷ０＝５［μｍ］とされる。
　合わせずれの最大ずれ量αに基づく合わせずれ制約により、第１の導電体１３８の長さＬａ、第２の導電体１５８のパタン幅Ｗｂは、以下の式（４）を満たすように決定される。すなわち、第１の導電体１３８の長辺の長さと、第２の導電体１５８の短辺の長さとの差分は、予め想定される最大ずれ量αの２倍以上である。
　Ｌａ－Ｗｂ≧Ｐａ（ｍ－１）＋２α　　・・・（４）
　同様に、第２の導電体１５８のパタンの延伸方向の長さＬｂ、第１の導電体１３８のパタン幅（延伸方向と直交する方向の長さ）Ｗａは、以下の式（５）を満たすように決定される。
　Ｌｂ－Ｗａ≧Ｐｂ（ｎ－１）＋２α　　・・・（５）
　また、第１のダミー配線１３８ｂ及び第２のダミー配線１５８ｂの配線幅の制約から以下の式（６）を満たすように決定される。
　Ｗ≧Ｗｍｉｎ・・・（６）
　なお、Ｗｍｉｎは、例えばＷｍｉｎ＝０．５［μｍ］とされる。
　以上の式（１）から式（６）を満たす第１の導電体１３８及び第２の導電体１５８の形状を、具体的に説明する。以下、第１の導電体１３８と第２の導電体１５８との幅が同一である（Ｗａ＝Ｗｂ＝Ｗ）場合について説明する。
　本実施形態では、第１の基板１３０及び第２の基板１５０の合わせずれの最大ずれ量α＝０．１μｍ、第１の導電体１３８の長さＬａ＝８μｍ、第２の導電体１５８の長さＬｂ＝３μｍ、配線群間のピッチＱａ＝１１μｍ、Ｑｂ＝７μｍ、第１の導電体１３８同士のピッチＰａ＝２μｍ、第２の導電体１５８同士のピッチＰｂ＝３μｍ、一つの配線群内における第１の導電体１３８の数ｎ＝２、一つの配線群内における第２の導電体１５８の数ｍ＝３の場合について説明する。
　この場合、式（４）を満たすパタン幅Ｗが、Ｗ≦１．８μｍで与えられる。また、式（５）を満たすパタン幅Ｗが、Ｗ≦２．８μｍで与えられる。また、式（３）、式（６）の制約から、固体撮像装置１Ｂでは、０．５≦Ｗ≦２．３が好ましい範囲となる。
　したがって、第１の導電体１３８及び第２の導電体１５８のパタン幅Ｗは、双方の結果からＷ≦１．８μｍが好ましい範囲となる。
　なお、本実施形態で記載した第１の導電体１３８のパタン幅Ｗａ、長さＬａや、第２の導電体１５８のパタン幅Ｗｂ、長さＬｂは、上述した絶縁体面積率（Ｄｓｓ）やとずれ制約を満たせば、自由に設定することができる。また、第１の導電体１３８同士のピッチＰａ及び第２の導電体１５８同士のピッチＰｂ、並びに配線群同士のピッチＱａ、Ｑｂについても同様に、上述した絶縁体面積率（Ｄｓｓ）やとずれ制約を満たせば、自由に設定することができる。
　以上説明した制約のもとに第１の導電体１３８及び第２の導電体１５８の寸法が設計される。第１の導電体１３８及び第２の導電体１５８を有する固体撮像装置１Ｂでは、接合時に接合ずれが生じても、第１の絶縁膜１３７と第２の絶縁膜１５７との接合面積（絶縁体面積率）を一定とすることができる。これにより、接合面１４０における第１の基板１３０と第２の基板１５０（いずれも図示せず）との接合強度の安定性が高くなり、接合面１４０における接合不良を防止してボイドが発生しにくくなる。
（４．２）本実施形態の効果
　本実施形態に係る固体撮像装置１Ｂでは、第一実施形態の効果に加えて、以下の効果を奏する。
（３）固体撮像装置１Ｂでは、第１の基板１３０と第２の基板１５０の合わせずれの最大ずれ量αに応じて第１の絶縁膜１３７及び第２の絶縁膜１５７の形状を設計することができる。
　これにより、固体撮像装置１Ｂでは、接合時に接合ずれが生じても、第１の絶縁膜１３７と第２の絶縁膜１５７との接合面積（絶縁体面積率）を一定とすることができる。このため、接合面１４０における第１の基板１３０と第２の基板１５０（いずれも図示せず）との接合強度の安定性が高くなり、接合面１４０における接合不良を防止してボイドが発生しにくくなる。
５．第三実施形態の固体撮像装置
　以下、図１９から図２７を参照して、本開示の第三実施形態に係る固体撮像装置（イメージセンサ）について説明する。
　第一実施形態では、第１の導電体３８と第２の導電体５８とが平面視において互いに交差し、接合面４０において、単位面積当たりの第１の絶縁膜２７と第２の絶縁膜５７とが重なり合う第四領域Ａ４の面積の割合が所定の値以上となっている固体撮像装置１Ａについて説明した。
　これに対して、第三実施形態では、第１の基板３０と第２の基板５０とのずれに対してより詳細に第１の導電体３８と第２の導電体５８との形状を規定した固体撮像装置１Ｃ～１Ｆについて説明する。
（５．１）固体撮像装置の接合面近傍における構成例
（５．１．１）第１の例
　以下、図１９を用いて、第１の導電体２３８及び第２の導電体２５８の寸法や配置について説明する。図１９は、第１の例である固体撮像装置１Ｃの接合面近傍の構成を示す拡大平面図である。
　図１９に示すように、固体撮像装置１Ｃでは、配線領域ＷＡにおいて、２つの第１の配線２３８ａ及び２つの第２の配線２５８ａが平面視において互いに交差するように配置されている。第１の配線２３８ａは、図１９中、左右方向に延伸するように設けられている。また、第２の配線２５８ａは、図１９中、上下方向（第１の配線２３８ａと交差する方向の一例）に延伸するように設けられている。また、固体撮像装置１Ｃでは、ダミー配線領域ＤＡにおいて、複数の第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂがそれぞれ交差して配置されている。第１のダミー配線２３８ｂは、図１９中、左右方向に延伸するように設けられている。また、第２のダミー配線２５８ｂは、図１９中、上下方向（第１のダミー配線２３８ｂと交差する方向の一例）に延伸するように設けられている。
　ダミー配線領域ＤＡにおいて、第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂは、例えば同一のサイズで形成される。第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂの接合面２４０に露出する形状（平面形状）は、パタンの延伸方向の長さＬ、パタン幅Ｗの矩形状である。第１のダミー配線２３８ｂは、隣接する第１のダミー配線２３８ｂに対してピッチＰで配置されている。第２のダミー配線２５８ｂも同様に、隣接する第２のダミー配線２５８ｂに対してピッチＰで配置されている。
　図１９に示すように、第１のダミー配線２３８ｂと第２のダミー配線２５８ｂとは、面積Ｗ２で重なって配置されている。第２のダミー配線２５８ｂは、第１のダミー配線２３８ｂの左右方向の両端から最大ずれ量α以上の距離よりも内側の位置に重ねられることが好ましい。
　このとき、第１の絶縁膜２３７と第２の絶縁膜２５７とが重なり合う第四領域Ａ４の面積の割合である絶縁体面積率（Ｄｓｓ）は、式（１）にＬａ＝Ｌｂ＝Ｌ、Ｗａ＝Ｗｂ＝Ｗを代入して以下の式（１１）で表される。
　絶縁体面積率（Ｄｓｓ）＝｛Ｐ２－Ｌ２＋（Ｌ－Ｗ）２｝／Ｐ２　　・・・（１１）
　ここで、絶縁体面積率（Ｄｓｓ）は、第１の絶縁膜２３７と第２の絶縁膜２５７との重なり制約から、以下の式（１２）を満たすように決定される。
　絶縁体面積率（Ｄｓｓ）≧Ｄｓｓ０　　・・・（２）
　なお、Ｄｓｓ０は、第一実施形態で説明したように、０．１５≦Ｄｓｓ０≦０．７を満たし、例えばＤｓｓ０＝０．３７５とされる。
　また、第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂのパタン幅Ｗは、段差制約から以下の式（１３）を満たすように決定される。
　Ｗ≦Ｗ０　　・・・（１３）
　なお、Ｗ０は、例えばＷ０＝５［μｍ］とされる。
　次に、このとき、合わせずれの最大ずれ量αに基づく合わせずれ制約により、第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂのパタンの延伸方向の長さＬ、パタン幅Ｗは以下の式（１４）を満たすように決定される。式（１４）は、式（３）及び式（４）にＬａ＝Ｌｂ＝Ｌ、Ｗａ＝Ｗｂ＝Ｗ、ｍ＝ｎ＝１を代入して得られる。
　Ｌ－Ｗ≧２α　　・・・（１４）
　また、第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂの配線幅の制約から以下の式（１５）を満たすように決定される。
　Ｗ≧Ｗｍｉｎ・・・（１５）
　なお、Ｗｍｉｎは、例えばＷｍｉｎ＝０．５［μｍ］とされる。
　以上の式（１１）から式（１５）を満たす第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂの形状を、具体的に説明する。
（第１の例の具体例）
　固体撮像装置１Ｃでは、第１の基板２３０及び第２の基板２５０の合わせずれの最大ずれ量α＝０．１μｍ、ピッチＰ＝１０μｍ、パタンの延伸方向の長さＬ＝９μｍの場合について説明する。固体撮像装置１Ｃでは、式（１４）を満たすパタン幅Ｗが、Ｗ≦８．８μｍで与えられる。
　図２０に、固体撮像装置１Ｃにおける式（１１）から式（１４）を示す。図２０に示すように、式（１１）と式（１２）の制約を満たすＷの範囲は、式（１１）と式（１２）の交点からＷ≦４．７となる。この値は、式（１４）の制約を満たす。また、式（１３）、式（１５）の制約から、固体撮像装置１Ｃでは、０．５≦Ｗ≦４．７が好ましい範囲となる。
（５．１．２）第２の例
　第２の例である固体撮像装置１Ｄの接合面近傍の構成は、第１の例と同様である（図１９参照）。固体撮像装置１Ｄは、第１の導電体２３８及び第２の導電体２５８のパタンの延伸方向の長さＬ及びピッチＰが固体撮像装置１Ｄと異なる。
（第２の例の具体例）
　固体撮像装置１Ｄでは、第１の基板２３０及び第２の基板２５０の合わせずれの最大ずれ量α＝０．１μｍ、ピッチＰ＝５μｍ、パタンの延伸方向の長さＬ＝２．５μｍの場合について説明する。固体撮像装置１Ｄでは、式（１４）を満たすパタン幅Ｗが、Ｗ≦２．３μｍで与えられる。
　図２１に、固体撮像装置１Ｄにおける式（１１）から式（１５）を示す。図２１に示すように、式（１１）と式（１２）の制約を満たすＷの範囲は、式（１１）と式（１２）の交点が存在しないことからＷ≦２．３となる。また、式（１３）、式（１５）の制約から、固体撮像装置１Ｄでは、０．５≦Ｗ≦２．３が好ましい範囲となる。
（５．１．３）第３の例
　図２２は、第３の例である固体撮像装置１Ｅの接合面近傍の構成を示す拡大平面図である。
　図２２に示すように、固体撮像装置１Ｅでは、配線領域ＷＡにおいて、２つの第１の配線２３８ａ及び２つの第２の配線２５８ａが平面視において互いに交差するように配置されている。第１の配線２３８ａは、図２２中、左右方向に延伸するように設けられている。また、第２の配線２５８ａは、図２２中、上下方向（第１の配線２３８ａと交差する方向の一例）に延伸するように設けられている。
　また、固体撮像装置１Ｅでは、ダミー配線領域ＤＡにおいて、１つの第１のダミー配線２３８ｂ及び３つの第２のダミー配線２５８ｂがそれぞれ交差して配置されている。第１のダミー配線２３８ｂは、図２２中、左右方向に延伸するように設けられている。また、第２のダミー配線２５８ｂは、図２２中、上下方向（第１のダミー配線２３８ｂと交差する方向の一例）に延伸するように設けられている。固体撮像装置１Ｅでは、１つの第１のダミー配線２３８ｂ及び３つの第２のダミー配線２５８ｂが交差して配置された配線群が複数（本実施形態では４つ）形成されている。
（第３の例の具体例）
　固体撮像装置１Ｅでは、第１の基板２３０及び第２の基板２５０の合わせずれの最大ずれ量α＝０．１μｍ、第１のダミー配線２３８ｂの長さＬａ＝８μｍ、第２のダミー配線２５８ｂの長さＬｂ＝３、配線群間のピッチＱａ＝１１、Ｑｂ＝７、第１の導電体２３８同士のピッチＰａ＝２μｍ、第２の導電体２５８同士のピッチＰｂ＝３μｍ、一つの配線群内における第１の導電体２３８の数ｎ＝１、一つの配線群内における第２の導電体２５８の数ｍ＝３の場合について説明する。固体撮像装置１Ｅでは、式（４）及び式（５）を満たすパタン幅Ｗが、Ｗ≦１．８μｍで与えられる。
　図２３に、固体撮像装置１Ｅにおける式（１）から式（６）を示す。図２３に示すように、式（１）と式（２）の制約を満たすＷの範囲は、式（１）と式（２）の交点が存在しないことからＷ≦１．８となる。また、式（３）、式（６）の制約から、固体撮像装置１Ｄでは、０．５≦Ｗ≦１．８が好ましい範囲となる。
（５．１．４）第４の例
　図２４は、第３の例である固体撮像装置１Ｆの接合面近傍の構成を示す拡大平面図である。
　図２４に示すように、固体撮像装置１Ｆでは、配線領域ＷＡにおいて、２つの第１の配線２３８ａ及び２つの第２の配線２５８ａが平面視において互いに交差するように配置されている。第１の配線２３８ａは、図２４中、左右方向に延伸するように設けられている。また、第２の配線２５８ａは、図２４中、上下方向（第１の配線２３８ａと交差する方向の一例）に延伸するように設けられている。
　また、固体撮像装置１Ｆでは、ダミー配線領域ＤＡにおいて、２つの第１のダミー配線２３８ｂ及び１つの第２のダミー配線２５８ｂがそれぞれ交差して配置されている。第１のダミー配線２３８ｂは、図２４中、左右方向に延伸するように設けられている。また、第２のダミー配線２５８ｂは、図２４中、上下方向（第１のダミー配線２３８ｂと交差する方向の一例）に延伸するように設けられている。固体撮像装置１Ｆでは、２つの第１のダミー配線２３８ｂ及び１つの第２のダミー配線２５８ｂが交差して配置された配線群が複数（本実施形態では９つ）形成されている。
（第４の例の具体例）
　固体撮像装置１Ｆでは、第１の基板２３０及び第２の基板２５０の合わせずれの最大ずれ量α＝０．１μｍ、第１のダミー配線２３８ｂの長さＬａ＝２．５μｍ、第２のダミー配線２５８ｂの長さＬｂ＝４、配線群間のピッチＱａ＝３、Ｑｂ＝５、第１の導電体２３８同士のピッチＰａ＝２μｍ、第２の導電体２５８同士のピッチＰｂ＝３μｍ（＝Ｑａ）、一つの配線群内における第１の導電体２３８の数ｎ＝２、一つの配線群内における第２の導電体２５８の数ｍ＝１、Ｄｓｓ≧０．３７５の場合について説明する。固体撮像装置１Ｆでは、式（４）を満たすパタン幅Ｗが、Ｗ≦２．３μｍ、式（５）を満たすパタン幅Ｗが、Ｗ≦１．８μｍで与えられる。また、固体撮像装置１Ｆでは、式（１）を満たすパタン幅Ｗが、Ｗ≦１．６μｍで与えられる。
　図２５に、固体撮像装置１Ｆにおける式（１）から式（６）を示す。図２５に示すように、式（１）と式（２）の制約を満たすＷの範囲は、Ｗ≦１．６となる。また、式（３）、式（６）の制約から、固体撮像装置１Ｆでは、０．５≦Ｗ≦１．６が好ましい範囲となる。
　以上説明した制約のもとに第１の導電体２３８及び第２の導電体２５８の寸法が設計された固体撮像装置１Ｃ～１Ｆでは、接合時に接合ずれが生じても、第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂとの接合面積はＷ２のままとなる。なお、第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂとの交差する角度に変化がある場合には、第１のダミー配線２３８ｂと第２のダミー配線２５８ｂとの接合面積がＷ２から変化する場合がある。また、第１のダミー配線２３８ｂと第２のダミー配線２５８ｂとの接合面積が一定（Ｗ２）となることで、第１のダミー配線２３８ｂと第２の絶縁膜２５７との接合面積、第２のダミー配線２５８ｂと第１の絶縁膜２３７との接合面積も一定となる。このため、第１の絶縁膜２３７と第２の絶縁膜２５７との接合面積（絶縁体面積率）も一定となる。
　以上から、接合面２４０における第１の基板２３０と第２の基板２５０との接合強度の安定性が高くなり、接合面２４０にボイドが発生しにくくなる。
（５．２）他の構成例
　図２６及び図２７に、固体撮像装置１Ｃ～１Ｆの他の構成例を示す。
　図２６に示す固体撮像装置１Ｃ～１Ｆでは、例えば、平面視で第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂが重複する第一領域Ａ１の外周領域を、第１のダミー配線２３８ｂと第２のダミー配線２５８ｂとの接合領域ＢＡとして確保してもよい。接合領域ＢＡは、例えば第一領域Ａ１の外周から、少なくとも合わせずれ量α分内側の領域であることが好ましい。また、図２６に示す固体撮像装置１Ｃ～１Ｆでは、第１のダミー配線２３８ｂと第２のダミー配線２５８ｂとの接合領域ＢＡ以外の領域に第１の絶縁膜２３７及び第２の絶縁膜２５７を配置してもよい。ここで、接合領域ＢＡは、図２６中破線で囲む領域の外側の領域であり、第１の絶縁膜２３７及び第２の絶縁膜２５７の配置領域（以下、絶縁膜配置領域と言う）ＩＡは、図２６中破線で囲む領域である。
　なお、図２６では、図２６中破線で囲む絶縁膜配置領域ＩＡの形状を矩形状としているが、このような形状に限られない。絶縁膜配置領域ＩＡは、円、多角形など任意の形状としてもよい。例えば、図２７に示すように、絶縁膜配置領域ＩＡには、絶縁膜が複数箇所配置されてもよい。図２７に示す固体撮像装置１Ｃ～１Ｆでは、絶縁膜配置領域ＩＡ中に、長方形状の複数の絶縁膜がストライプ状に配列された例を示している。
（５．３）本実施形態の効果
　本実施形態に係る固体撮像装置１Ｃ～１Ｆでは、第一実施形態の効果に加えて、以下の効果を奏する。
（４）固体撮像装置１Ｃ～１Ｆでは、第１の基板２３０と第２の基板２５０の合わせずれの最大ずれ量αに応じて第１の導電体２３８及び第２の導電体２５８の形状（第１の配線２３８ａ及び第２の配線２５８ａ、並びに第１のダミー配線２３８ｂ及び第２のダミー配線２５８ｂの寸法）を設計することができる。
　これにより、絶縁体面積率（Ｄｓｓ）が予め設定した値で一定となり、接合面２４０における第１の基板２３０と第２の基板２５０との接合強度の安定性が高くなるため、接合面２４０にボイドがより発生しにくくなる。
６．第四実施形態の固体撮像装置
　以下、図２８から図３０を参照して、本開示の第四実施形態に係る固体撮像装置（イメージセンサ）について説明する。
　第一実施形態では、第１の導電体３８と第２の導電体５８とが平面視において互いに交差し、接合面４０において、単位面積当たりの第１の絶縁膜３７と第２の絶縁膜５７とが重なり合う第四領域Ａ４の面積の割合が所定の値以上となっている固体撮像装置１Ａについて説明した。
　これに対して、第四実施形態では、第１の導電体３８及び第２の導電体５８及び第１の絶縁膜３７及び第２の絶縁膜５７が反転した構成を有する固体撮像装置１Ｇについて説明する。すなわち、固体撮像装置１Ｇでは、矩形状の第１の絶縁膜３３７と第２の絶縁膜３５７とが、平面視において互いの少なくとも一部が重なり、互いに交差するように配置されている。固体撮像装置１Ｇでは、第１の絶縁膜３３７と第２の絶縁膜３５７の周囲に第１の導電体３３８及び第２の導電体３５８が設けられている。
（６．１）固体撮像装置の接合面近傍における構成例
　図２８は、固体撮像装置１Ｇの接合面近傍の構成を示す拡大平面図である。図２９は、図２８のＣ－Ｃ断面であり、固体撮像装置１Ｇの接合面近傍の構成を示す拡大断面図である。
　ここで、固体撮像装置１Ｇの全体構成、すなわち固体撮像装置１Ｇの接合面近傍の構成以外の部分の断面構成は、図５に示す固体撮像装置１Ａの構成と同様である。
　図２８及び図２９に示すように、固体撮像装置１Ｇは、第１の導電体３３８が形成された第１の基板３３０と、第２の導電体３５８が形成され第１の基板３３０と接合された第２の基板３５０と、を備える。固体撮像装置１Ｇでは、第１の導電体３３８に対して第１のビア３３が接続され、第２の導電体３５８に対して第２のビア３５が接続されている。なお、図２８では、図８に示す第１のビア３３及び第２のビア３５の表示が省略されている。
　固体撮像装置１Ｇは、矩形状の第１の絶縁膜部３３７ａ及び第２の絶縁膜部３５７ａと、矩形状の第１のダミー絶縁膜部３３７ｂ及び第２のダミー絶縁膜部３５７ｂと、を有している。ここで、第１の絶縁膜部３３７ａ及び第２の絶縁膜部３５７ａは、第一実施形態に係る固体撮像装置１Ａの第１の配線３８ａ及び第２の配線５８ａと対応する位置にそれぞれ設けられている。また、第１のダミー絶縁膜部３３７ｂ及び第２のダミー絶縁膜部３５７ｂは第一実施形態に係る固体撮像装置１Ａの第１のダミー配線３８ｂ及び第２のダミー配線５８ｂと対応する位置にそれぞれ設けられている。
　固体撮像装置１Ｇは、第１の絶縁膜３３７として、第１の絶縁膜部３３７ａと、第１のダミー絶縁膜部３３７ｂとを含んでいる。また、固体撮像装置１Ｇは、第２の絶縁膜３５７として、第２の絶縁膜部３５７ａと、第２のダミー絶縁膜部３５７ｂとを含んでいる。
　固体撮像装置１Ｇの配線領域では、矩形状の第１のダミー絶縁膜部３３７ｂ及び第２のダミー絶縁膜部３５７ｂが、平面視において互いの少なくとも一部が重なるように配置されている。なお、本実施形態では、矩形状の第１のダミー絶縁膜部３３７ｂと第２のダミー絶縁膜部３５７ｂとが、平面視において互いに交差するように配置されている。第１のダミー絶縁膜部３３７ｂは、図２８中、左右方向に延伸するように設けられている。また、第２のダミー絶縁膜部３５７ｂは、図２８中、上下方向（第１のダミー絶縁膜部３３７ｂと交差する方向の一例）に延伸するように設けられている。図２８に示すように、第１のダミー絶縁膜部３３７ｂ及び第２のダミー絶縁膜部３５７ｂは、第１のダミー絶縁膜部３３７ｂ及び第２のダミー絶縁膜部３５７ｂが互いに重なる部分において互いに接合されている。
　図２８及び図２９に示すように、固体撮像装置１Ｇにおいて、固体撮像装置１Ｇの接合面３４０の近傍において、第１の絶縁膜３３７及び第２の絶縁膜３５７以外の部分は導電体（第１の導電体３３８及び第２の導電体３５８）となっている。また、上述したように、固体撮像装置１Ｇの接合面３４０近傍の構成以外の部分の断面構成は、図５に示す固体撮像装置１Ａの構成と同様である。
　図２８及び図２９に示すように、固体撮像装置１Ｇは、第１の基板３３０と第２の基板３５０との接合面３４０において、第１の導電体３３８と第２の導電体３５８とが重なり合う第一領域Ａ１を有している。固体撮像装置１Ｇは、接合面３４０において、第１の導電体３３８に囲まれて形成される第１の絶縁膜３３７と第２の導電体３５８とが重なり合う第二領域Ａ２を有している。固体撮像装置１Ｇは、接合面３４０において、第２の導電体３５８に囲まれて形成される第２の絶縁膜３５７と第１の導電体３３８とが重なり合う第三領域Ａ３を有している。固体撮像装置１Ｇは、接合面３４０において、第１の絶縁膜３３７と第２の絶縁膜３５７とが重なり合う第四領域Ａ４を有している。第一領域Ａ１から第四領域Ａ４は、第１の絶縁膜３３７及び第２の絶縁膜３５７が平面視において互いの一部が重なるように配置されていることにより形成される。固体撮像装置１Ｇでは、第四領域Ａ４の面積の割合（絶縁体面積率）が、第１の基板３３０と第２の基板３５０との接合面積に対して所定の値以上となるように配置される。
　固体撮像装置１Ｇでは、第１の基板３３０と第２の基板３５０とが予め想定される最大ずれ量α以下のずれで接合された場合に、導電体面積率（Ｄｃｃ）が予め設定した値で一定となるように、第１の絶縁膜３３７及び第２の絶縁膜３５７のサイズが決定される。第１の絶縁膜３３７及び第２の絶縁膜３５７の寸法は、接合装置の位置精度に応じて設計される。
　以下、図２８を用いて、第１の絶縁膜３３７及び第２の絶縁膜３５７」の寸法や配置について説明する。図２８は、固体撮像装置１Ｇの接合面近傍の構成を示す拡大平面図である。図２８に示すように、固体撮像装置１Ｇでは、配線領域ＷＡにおいて、２つの第１の絶縁膜３３７及び第２の絶縁膜３５７が平面視において互いに交差するように配置されている。また、固体撮像装置１Ｇでは、ダミー配線領域ＤＡにおいて、９つの第１の絶縁膜３３７及び９つの第２の絶縁膜３５７が平面視において互いに交差するように配置されている。
　ダミー配線領域ＤＡにおいて、第１の絶縁膜３３７及び第２の絶縁膜３５７は、例えば同一のサイズで形成される。第１の絶縁膜３３７及び第２の絶縁膜３５７の接合面３４０に露出する形状（平面形状）は、パタンの延伸方向の長さＬ、パタン幅（延伸方向と直交する方向の長さ）Ｗの矩形状である。第１の絶縁膜３３７は、隣接する第１の絶縁膜３３７に対してピッチＰで配置されている。第２の絶縁膜３５７も同様に、隣接する第２の絶縁膜３５７に対してピッチＰで配置されている。
　図２８に示すように、第１の絶縁膜３３７と第２の絶縁膜３５７とは、面積Ｗ２で重なって配置されている。第２の絶縁膜３５７は、第１の絶縁膜３３７の左右方向の両端から最大ずれ量α以上の距離よりも内側の位置に重ねられることが好ましい。
　このとき、ダミー配線領域ＤＡにおける第１の導電体３３８と第２の導電体３５８とが重なり合う第一領域Ａ１の面積の割合である導電体面積率（Ｄｃｃ）は、以下の式（２１）で表される。
　導電体面積率（Ｄｃｃ）＝｛Ｐ２－Ｌ２＋（Ｌ－Ｗ）２｝／Ｐ２　　・・・（２１）
　ここで、絶縁体面積率（Ｄｓｓ）は、第１の絶縁膜３３７と第２の絶縁膜３５７との重なり制約から、以下の式（２２）を満たすように決定される。
　絶縁体面積率（Ｄｓｓ）≧Ｄｓｓ０　　・・・（２２）
　なお、固体撮像装置１Ｇにおいて、絶縁体面積率（Ｄｓｓ）は、Ｄｓｓ＝Ｗ２／Ｐ２で示される。また、Ｄｓｓ０は、第一実施形態で説明したように、０．１５≦Ｄｓｓ０≦０．７を満たし、例えばＤｓｓ０＝０．３７５とされる。
　また、第１の絶縁膜３３７及び第２の絶縁膜３５７のパタン幅Ｗは、段差制約から、以下の式（２３）を満たすように決定される。
　Ｐ－Ｗ≦（Ｐ－Ｗ）０　　・・・（２３）
　なお、（Ｐ－Ｗ）０は、例えば（Ｐ－Ｗ）０＝５［μｍ］とされる。
　次に、ずれに対する制約を検討する。合わせずれの最大ずれ量αに基づく合わせずれ制約により、第１の絶縁膜３３７及び第２の絶縁膜３５７のパタンの延伸方向の長さＬ、パタン幅（延伸方向と直交する方向の長さ）Ｗは以下の式（２４）を満たすように決定される。すなわち、第１の絶縁膜３３７の長辺の長さＬと、第２の絶縁膜３５７の短辺の長さＷとの差分は、予め想定される最大ずれ量αの２倍以上である。
　Ｌ－Ｗ≧２α　　・・・（２４）
　また、第１のダミー配線３３８ｂ及び第２のダミー配線３５８ｂの配線幅の制約から以下の式（２５）を満たすように決定される。
　Ｐ－Ｌ≧（Ｐ－Ｌ）ｍｉｎ・・・（２５）
　なお、（Ｐ－Ｌ）ｍｉｎは、例えば（Ｐ－Ｌ）ｍｉｎ＝０．５［μｍ］とされる。
　さらに、導電体面積率（Ｄｃｃ）は、第１のダミー配線３３８ｂ及び第２のダミー配線３５８ｂとの重なり制約から以下の式（２６）を満たすように決定される。
　Ｄｃｃ≧Ｄｃｃ０・・・（２６）
　以上の式（２１）～式（２６）を満たす第１の絶縁膜３３７及び第２の絶縁膜３５７の形状を、具体的に説明する。
　例えば、第１の基板３３０及び第２の基板３５０の合わせずれの最大ずれ量α＝０．１μｍ、ピッチＰ＝１０μｍ、パタンの延伸方向の長さＬ＝９μｍの場合について説明する。この場合、式（２４）を満たすパタン幅Ｗが、Ｗ≦８．８μｍで与えられる。また、式（２２）を満たすパタン幅Ｗが、Ｗ≧６．１２μｍで与えられ、式（２３）を満たすパタン幅Ｗが、Ｗ≧５μｍで与えられる。また、式（２６）を満たす導電体面積率（Ｄｃｃ）が、Ｄｃｃ≧０．１６で与えられる。さらに、ピッチＰ＝１０μｍ、パタンの延伸方向の長さＬ＝９μｍは、式（２６）を満たしている。
　図３０に、上述した例における式（２１）～式（２５）を示す。図３０に示すように、式（２１）～式（２５）の制約を満たすＷの値は、６．１２≦Ｗ≦８．８が好ましい範囲となる。すなわち、最大ずれ量α＝０．１μｍ、ピッチＰ＝１０μｍ、パタンの延伸方向の長さＬ＝９μｍ、６．１２≦パタン幅Ｗ≦８．８の場合、第１の基板３３０と第２の基板３５０のパタンがずれていても、基板間の接合不良を防止することができる。
（６．２）本実施形態の効果
　本実施形態に係る固体撮像装置１Ｇでは、第一実施形態の効果に加えて、以下の効果を奏する。
（５）固体撮像装置１Ｇでは、第１の基板３３０と第２の基板３５０の合わせずれの最大ずれ量αに応じて第１の絶縁膜３３７及び第２の絶縁膜３５７の形状を設計することができる。
　これにより、絶縁体面積率（Ｄｓｓ）が予め設定した値で一定となり、接合面３４０における第１の基板３３０と第２の基板３５０との接合強度の安定性が高くなるため、接合面３４０にボイドがより発生しにくくなる。
７．固体撮像装置の使用例及び電子機器
　図３１は、イメージセンサとしての本技術に係る第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇの使用例を示す図である。
　上述した第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングするさまざまなケースに使用することができる。すなわち、図３１に示すように、例えば、鑑賞の用に供される画像を撮影する鑑賞の分野、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、農業の分野等において用いられる装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　具体的には、鑑賞の分野においては、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　交通の分野においては、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　家電の分野においては、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　医療・ヘルスケアの分野においては、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　セキュリティの分野においては、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　美容の分野においては、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラプルカメラ等の、スポーツの用に供される装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　農業の分野においては、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置に、第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇのいずれか１つを使用することができる。
　次に、本技術に係る第１～第４の実施形態に係る固体撮像装置１Ａ～１Ｇの使用例を具体的に説明する。例えば、上述で説明をした固体撮像装置１Ａ～１Ｇは、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。
　以下、本開示の電子機器について説明する。図３２は、本開示の電子機器１０００の概略構成図である。
　第五実施形態に係る電子機器１０００は、固体撮像装置１（１Ａ～１Ｇ）と、光学レンズ１００２と、シャッタ装置１００３と、駆動回路１００４と、信号処理回路１００５とを備えている。第五実施形態の電子機器１０００は、固体撮像装置１として、本開示の第１の実施形態に係る固体撮像装置１を電子機器（例えば、カメラ）に用いた場合の実施形態を示す。
　光学レンズ１００２は、被写体からの像光（入射光１００６）を固体撮像装置１の撮像面上に結像させる。これにより、固体撮像装置１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１００３は、固体撮像装置１への光照射期間及び遮光期間を制御する。駆動回路１００４は、固体撮像装置１の転送動作及びシャッタ装置１００３のシャッタ動作を制御する駆動信号を供給する。駆動回路１００４から供給される駆動信号（タイミング信号）により、固体撮像装置１の信号転送を行なう。信号処理回路１００５は、固体撮像装置１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　なお、固体撮像装置１を適用できる電子機器１０００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、第五実施形態では、固体撮像装置１として、第１の実施形態に係る固体撮像装置１を電子機器に用いる構成としたが、他の構成としてもよい。例えば、第２の実施形態に係る固体撮像装置１や、変形例に係る固体撮像装置１を電子機器に用いてもよい。
　本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　なお、本技術は、以下のような構成を取ることができる。
（１）
　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
を備え、
　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
　単位面積当たりの前記第四領域の面積の割合が、前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域及び前記第２の導体部と前記第４の導体部とが配置された第２の配線領域のいずれの位置においても前記第１の基板と前記第２の基板との間で所定の接合力を有する所定値以上となっている
固体撮像装置。
（２）
　前記第１の配線領域における単位面積当たりの前記第四領域の面積の割合と、前記第２の配線領域における単位面積当たりの前記第四領域の面積の割合とは異なる
上記（１）に記載の固体撮像装置。
（３）
　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
を備え、
　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
　前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域における単位面積当たりの前記第四領域の面積の割合と、前記第２の導体部と前記第４の導体部とが配置された配置された第２の配線領域における単位面積当たりの前記第四領域の面積の割合とは異なる
固体撮像装置。
（４）
　前記第２の配線領域における単位面積当たりの前記第四領域の面積の割合は、前記第１の配線領域における単位面積当たりの前記第四領域の面積の割合よりも大きい
（２）又は（３）に記載の固体撮像装置。
（５）
　単位面積当たりの前記第四領域の面積の割合は、１５％以上７０％以下である
上記（１）から（４）のいずれか１項に記載の固体撮像装置。
（６）
　前記第１の導電体及び前記第２の導電体は、平面視において互いに交差するように配置されている
上記（１）から（５）のいずれか１項に記載の固体撮像装置。
（７）
　前記第１の導電体及び前記第２の導電体は、前記第１の導電体の長辺と前記第２の導電体の長辺とが、平面視において直交するように配置されている、
上記（６）に記載の固体撮像装置。
（８）
　前記第１の導電体及び前記第２の導電体は、矩形状であり、前記第１の導電体の矩形状の中心と前記第２の導電体の矩形状の中心とが、平面視で重なるように配置されている、
上記（６）又は（７）に記載の固体撮像装置。
（９）
　前記第１の導電体の長辺の長さと、前記第２の導電体の短辺の長さとの差分は、前記第１の基板と前記第２の基板との接合時における予め想定される最大ずれ量αの２倍以上である
上記（６）から（８）のいずれか１項に記載の固体撮像装置。
（１０）
　前記第１の導電体に対してｍ個の前記第２の導電体が交差して配置されており、ｍ個の前記第２の導電体は、ピッチＰａで配置されており、
　前記第１の導電体の長辺の長さＬａと、前記第２の導電体の短辺の長さＷｂとの差分（Ｌａ－Ｗｂ）は、前記第１の基板と前記第２の基板との接合時における予め想定される最大ずれ量αに対してＬａ－Ｗｂ≧Ｐａ（ｍ－１）＋２αの関係を満たす
上記（９）に記載の固体撮像装置。
（１１）
　前記第１の絶縁膜及び前記第２の絶縁膜は、平面視において互いに交差するように配置されている
上記（１）から（５）のいずれか１項に記載の固体撮像装置。
（１２）
　前記第１の絶縁膜の長辺の長さと、前記第２の絶縁膜の短辺の長さとの差分は、前記第１の基板と前記第２の基板との接合時における予め想定される最大ずれ量αの２倍以上である
上記（１１）に記載の固体撮像装置。
（１３）
　前記第一領域の外周領域は、前記第１の導電体と前記第２の導電体との接合領域であり、
　前記第一領域の前記外周領域を除く領域は、前記第１の絶縁膜及び前記第２の絶縁膜が配置される絶縁膜配置領域である
上記（１）から（１２）のいずれか１項に記載の固体撮像装置。
（１４）
　複数の前記絶縁膜配置領域が前記絶縁膜配置領域に設けられる
上記（１３）に記載の固体撮像装置。
（１５）
　単位面積当たりの前記第四領域の面積の割合の最大値と最小値の差分が、前記接合面のいずれの位置においても所定の値以下となっている
上記（１）から（１４）のいずれか１項に記載の固体撮像装置。
（１６）
　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
を備え、
　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
　単位面積当たりの前記第四領域の面積の割合の最大値と最小値の差分が、前記接合面のいずれの位置においても所定の値以下となっている
固体撮像装置。
（１７）
　第１の半導体基板上に、第１の導体部と第２の導体部とを含む第１の導電体を複数形成して第１の基板を形成し、
　第２の半導体基板上に、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体を複数形成して第２の基板を形成し、
　前記第１の導電体と前記第２の導電体とが向かい合い、前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、単位面積当たりの前記第四領域の面積の割合が、前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域及び前記第２の導体部と前記第４の導体部とが配置された第２の配線領域のいずれの位置においても第１の基板と第２の基板との間で所定の接合力を有する所定値以上となるように前記第１の基板及び前記第２の基板を配置して接合する
固体撮像装置の製造方法。
（１８）
　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
を備え、
　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
　単位面積当たりの前記第四領域の面積の割合が、前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域及び前記第２の導体部と前記第４の導体部とが配置された第２の配線領域のいずれの位置においても前記第１の基板と前記第２の基板との間で所定の接合力を有する所定値以上となっている固体撮像装置を備えた電子機器。
１，１ａ～１ｃ，１Ａ～１Ｇ　固体撮像装置
２　画素
３　画素領域（画素アレイ）
４　垂直駆動回路
５　カラム信号処理回路
６　水平駆動回路
７　出力回路
８　制御回路
９　入出力端子
２１　第１の基板
２２　第２の基板
２３　画素アレイ
２４，２４－１，２４－２　制御回路
２５　ロジック回路
３０，１３０，２３０　第１の基板
３１　第１の半導体基板
３２　ロジック回路
３３　第１のビア
３４　多層配線層
３５ａ～３５ｃ　配線
３６　下層配線
３７，１３７，２３７，３３７　第１の絶縁膜
３８，１３８，２３８　第１の導電体
３８ａ，１３８ａ　第１の配線
３８ｂ，１３８ｂ，２３８ｂ　第１のダミー配線
４０，１４０，２４０　接合面
５０，１５０，２５０　第２の基板
５１　第２の半導体基板
５２　ＣＩＳ（ＣＭＯＳイメージセンサ）
５３　第２のビア
５４　多層配線層
５５ａ～５５ｂ　配線
５６　上層配線
５７，１５７，２５７，３５７　第２の絶縁膜
５８，１５８，２５８　第２の導電体
５８ａ，１５８ａ　第２の配線
５８ｂ，１５８ｂ，２５８ｂ　第２のダミー配線
５９ａ　カラーフィルタ
５９ｂ　オン半導体チップレンズ
３３７ａ　第１の絶縁膜部
３３７ｂ　第１のダミー絶縁膜部
３５７ａ　第２の絶縁膜部
３５７ｂ　第２のダミー絶縁膜部
１０００　電子機器
１００２　光学レンズ
１００３　シャッタ装置
１００４　駆動回路
１００５　信号処理回路
１００６　入射光
Ａ１　第一領域
Ａ２　第二領域
Ａ３　第三領域
Ａ４　第四領域
ＷＡ　配線領域
ＤＡ　ダミー配線領域
ＯＡ　その他の領域

Claims (18)

  1. 　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
    　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
    を備え、
    　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
    　単位面積当たりの前記第四領域の面積の割合が、前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域及び前記第２の導体部と前記第４の導体部とが配置された第２の配線領域のいずれの位置においても前記第１の基板と前記第２の基板との間で所定の接合力を有する所定値以上となっている
    固体撮像装置。
  2. 　前記第１の配線領域における単位面積当たりの前記第四領域の面積の割合と、前記第２の配線領域における単位面積当たりの前記第四領域の面積の割合とは異なる
    請求項１に記載の固体撮像装置。
  3. 　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
    　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
    を備え、
    　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
    　前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域における単位面積当たりの前記第四領域の面積の割合と、前記第２の導体部と前記第４の導体部とが配置された配置された第２の配線領域における単位面積当たりの前記第四領域の面積の割合とは異なる
    固体撮像装置。
  4. 　前記第２の配線領域における単位面積当たりの前記第四領域の面積の割合は、前記第１の配線領域における単位面積当たりの前記第四領域の面積の割合よりも大きい
    請求項２に記載の固体撮像装置。
  5. 　単位面積当たりの前記第四領域の面積の割合は、１５％以上７０％以下である
    請求項１に記載の固体撮像装置。
  6. 　前記第１の導電体及び前記第２の導電体は、平面視において互いに交差するように配置されている
    請求項１に記載の固体撮像装置。
  7. 　前記第１の導電体及び前記第２の導電体は、前記第１の導電体の長辺と前記第２の導電体の長辺とが、平面視において直交するように配置されている、
    請求項６に記載の固体撮像装置。
  8. 　前記第１の導電体及び前記第２の導電体は、矩形状であり、前記第１の導電体の矩形状の中心と前記第２の導電体の矩形状の中心とが、平面視で重なるように配置されている、
    請求項６に記載の固体撮像装置。
  9. 　前記第１の導電体の長辺の長さと、前記第２の導電体の短辺の長さとの差分は、前記第１の基板と前記第２の基板との接合時における予め想定される最大ずれ量αの２倍以上である
    請求項６に記載の固体撮像装置。
  10. 　前記第１の導電体に対してｍ個の前記第２の導電体が交差して配置されており、ｍ個の前記第２の導電体は、ピッチＰａで配置されており、
    　前記第１の導電体の長辺の長さＬａと、前記第２の導電体の短辺の長さＷｂとの差分（Ｌａ－Ｗｂ）は、前記第１の基板と前記第２の基板との接合時における予め想定される最大ずれ量αに対してＬａ－Ｗｂ≧Ｐａ（ｍ－１）＋２αの関係を満たす
    請求項９に記載の固体撮像装置。
  11. 　前記第１の絶縁膜及び前記第２の絶縁膜は、平面視において互いに交差するように配置されている
    請求項１に記載の固体撮像装置。
  12. 　前記第１の絶縁膜の長辺の長さと、前記第２の絶縁膜の短辺の長さとの差分は、前記第１の基板と前記第２の基板との接合時における予め想定される最大ずれ量αの２倍以上である
    請求項１１に記載の固体撮像装置。
  13. 　前記第一領域の外周領域は、前記第１の導電体と前記第２の導電体との接合領域であり、
    　前記第一領域の前記外周領域を除く領域は、前記第１の絶縁膜及び前記第２の絶縁膜が配置される絶縁膜配置領域である
    請求項１に記載の固体撮像装置。
  14. 　複数の前記絶縁膜配置領域が前記絶縁膜配置領域に設けられる
    請求項１３に記載の固体撮像装置。
  15. 　単位面積当たりの前記第四領域の面積の割合の最大値と最小値の差分が、前記接合面のいずれの位置においても所定の値以下となっている
    請求項１に記載の固体撮像装置。
  16. 　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
    　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
    を備え、
    　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
    　単位面積当たりの前記第四領域の面積の割合の最大値と最小値の差分が、前記接合面のいずれの位置においても所定の値以下となっている
    固体撮像装置。
  17. 　第１の半導体基板上に、第１の導体部と第２の導体部とを含む第１の導電体を複数形成して第１の基板を形成し、
    　第２の半導体基板上に、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体を複数形成して第２の基板を形成し、
    　前記第１の導電体と前記第２の導電体とが向かい合い、前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、単位面積当たりの前記第四領域の面積の割合が、前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域及び前記第２の導体部と前記第４の導体部とが配置された第２の配線領域のいずれの位置においても第１の基板と第２の基板との間で所定の接合力を有する所定値以上となるように前記第１の基板及び前記第２の基板を配置して接合する、
    固体撮像装置の製造方法。
  18. 　第１の導体部と第２の導体部とを含む第１の導電体が複数形成された第１の基板と、
    　前記第１の基板と接合されるとともに、前記第１の導体部と対向して配置される第３の導体部と前記第２の導体部と対向して配置される第４の導体部とを含む第２の導電体が複数形成された第２の基板と、
    を備え、
    　前記第１の基板と前記第２の基板との接合面において、前記第１の導電体と前記第２の導電体とが重なり合う第一領域と、前記第１の導電体の周囲に形成される第１の絶縁膜と前記第２の導電体とが重なり合う第二領域と、前記第２の導電体の周囲に形成される第２の絶縁膜と前記第１の導電体とが重なり合う第三領域と、前記第１の絶縁膜と前記第２の絶縁膜とが重なり合う第四領域と、を有し、
    　単位面積当たりの前記第四領域の面積の割合が、前記接合面の前記第１の導体部と前記第３の導体部とが配置された第１の配線領域及び前記第２の導体部と前記第４の導体部とが配置された第２の配線領域のいずれの位置においても前記第１の基板と前記第２の基板との間で所定の接合力を有する所定値以上となっている固体撮像装置を備えた電子機器。
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