WO2021187137A1 - 高周波電源装置及びその出力制御方法 - Google Patents

高周波電源装置及びその出力制御方法 Download PDF

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武 藤原
祐哉 安田
竜平 片渕
寛之 児島
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株式会社京三製作所
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    • H05H2242/22—DC, AC or pulsed generators

Definitions

  • the present invention relates to a high-frequency power supply device applied to a plasma generator or the like, and more particularly to a high-frequency power supply device that outputs a high-frequency pulse to a target device based on a synchronous pulse and a clock pulse, and an output control method thereof.
  • the high-frequency power supply device is applied as a power source for ultrasonic oscillation, generation of induced power, generation of plasma, etc., and a synchronous pulse that determines the output cycle of the high-frequency pulse and a clock that determines the pulse period of the oscillated high-frequency component. It is a power supply device capable of outputting a high frequency pulse containing a high frequency component with a predetermined period and an amplitude value by combining the pulse and the pulse.
  • a switch-type high-frequency power supply device that includes high-level (first level) and low-level (second level) amplitude values in one oscillation cycle is known. There is.
  • the object to be processed is sandwiched in a processing chamber in which a semiconductor wafer to be processed is filled with etching gas.
  • the upper electrode and the lower electrode are opposed to each other, a high frequency voltage from a high frequency power source is applied to these upper electrode and the lower electrode, and the etching gas is converted into plasma by the discharge between the upper electrode and the lower electrode to etch the object to be processed.
  • a plasma etching apparatus to be used is disclosed. In such a device, the voltage applied from the high-frequency power source is required to be stable in order to perform uniform processing on the entire surface of the object to be processed.
  • Patent Document 2 states that the complex impedance of plasma seen from the end of a transmission path is high-frequency between a high-frequency generator and a plasma processing chamber.
  • a technique for feedback-controlling the voltage of an induction coil that supplies high-frequency power to a plasma processing chamber by connecting a matching network that converts it to the nominal impedance of the generator is disclosed.
  • the matching network makes it possible to align the phases of the power waveforms applied to the induction coil by feedback control, so that the substrate processing can be stabilized.
  • a synchronous pulse generator that generates a synchronous pulse and a clock pulse generator that generates a clock pulse are usually configured as separate bodies, and both are configured as separate bodies. Since it operates independently, it is possible to avoid that the phase of the output waveform generated based on the clock pulse in the high-frequency pulse output at the timing based on the synchronous pulse is not uniform when the output level of the high-frequency pulse is switched. No. As a result, the number of pulses due to the first level amplitude and the number of pulses due to the second level amplitude are different among a plurality of continuously oscillated high-frequency pulses, which causes jitter. ..
  • the present invention has been made to solve the above-mentioned conventional problems, and even if the structure generates synchronous pulses and clock pulses separately, the phases of the output high-frequency pulses are always aligned. It is an object of the present invention to provide a high frequency power supply device capable of the above and a method for controlling the output thereof.
  • one of the typical embodiments of the present invention is a high frequency power supply device that outputs a high frequency pulse to a target device based on a synchronous pulse and a clock pulse, and the output level of the high frequency pulse.
  • a synchronous pulse generation mechanism that generates a synchronous pulse including information and output timing information, an output level setting mechanism that generates an output level signal that sets the output level of the high frequency pulse based on the output level information, and a synchronous pulse
  • the synchronous pulse generation mechanism includes an oscillation mechanism that receives a periodic reference signal and the output level signal and oscillates the high frequency pulse, and the synchronous pulse generation mechanism includes a synchronous pulse forming circuit that forms the synchronous pulse and a periodic reference in the synchronous pulse.
  • the output level includes a periodic reference signal generator that generates a periodic reference signal at time, and a timing mechanism that outputs an output stop signal to the output level setting mechanism while measuring the output stop time based on the periodic reference signal.
  • the setting mechanism includes a level discriminating unit that discriminates the output level set by the high frequency pulse according to the output level signal, and a level setting signal generation unit that generates a level setting signal in response to the discriminating result of the level discriminating unit.
  • the oscillation mechanism receives the cycle reference signal, the level setting signal, and the clock pulse with the clock pulse generator that generates the clock pulse, and forms the high frequency pulse based on these signals.
  • the output level setting mechanism includes an oscillation amplifier and the output level setting mechanism, and is characterized in that the transmission of the level setting signal is stopped while the output stop signal is being received.
  • one of the other aspects of the present invention is an output control method of a high frequency power supply device that outputs a high frequency pulse to a target device based on a synchronization pulse and a clock pulse, and is an output level included in the waveform of the synchronization pulse.
  • An output level signal for setting the output level of the high frequency pulse is generated from the information, a cycle reference signal is generated from the output timing information, a level setting signal is generated based on the output level signal, and the cycle reference signal is used.
  • the output stop time is measured and the output stop signal is generated based on the above, the period reference signal, the level setting signal and the clock pulse are received, and the high frequency pulse is formed based on these signals, the above-mentioned While receiving the output stop signal, the transmission of the level setting signal is stopped.
  • the periodic reference signal when a periodic reference signal based on a synchronous pulse, a level setting signal and a clock pulse are received and a high frequency pulse is formed based on these signals, the periodic reference signal is used. Based on this, the output stop time is timed and an output stop signal is generated, and while the output stop signal is being received, the transmission of the level setting signal is stopped, so the synchronization pulse and clock pulse are generated separately. Even with this structure, it is possible to always align the phases of the output high-frequency pulses.
  • FIG. 1 It is a block diagram which shows the outline of the high frequency power supply device by Example 1, which is a typical example of this invention. It is a block diagram which shows an example of the specific structure of the synchronous pulse generation mechanism by Example 1.
  • FIG. It is a block diagram which shows an example of the specific structure of the output level setting mechanism by Example 1.
  • FIG. It is a block diagram which shows an example of the specific structure of the oscillation mechanism by Example 1.
  • FIG. It is a graph which shows an example of the output waveform obtained by the output control method of the high frequency power supply device by Example 1.
  • FIG. It is a block diagram which shows the outline of the high frequency power supply device by Example 2.
  • FIG. 2 It is a block diagram which shows an example of the specific structure of the output level setting mechanism by Example 2.
  • FIG. It is a block diagram which shows an example of the specific structure of the oscillation mechanism by Example 2.
  • FIG. It is a graph which shows an example of the output waveform obtained by the output control method of the high frequency power supply device by Example 2.
  • FIG. 1 is a block diagram showing an outline of a high-frequency power supply device according to a first embodiment, which is a typical example of the present invention.
  • the high-frequency power supply device 100 according to the first embodiment is synchronized with a synchronous pulse generation mechanism 110 that generates a synchronous pulse P1 including output level information and output timing information of the high-frequency pulse PO to be output, as an example thereof.
  • the high-frequency pulse PO output from the high-frequency power supply device 100 is supplied to a target device 10 such as a plasma or laser generator, an induction heating device, or an ultrasonic oscillator.
  • a target device 10 such as a plasma or laser generator, an induction heating device, or an ultrasonic oscillator.
  • FIG. 2 is a block diagram showing an example of a specific configuration of the synchronous pulse generation mechanism according to the first embodiment.
  • the synchronization pulse generation mechanism 110 according to the first embodiment, generates a synchronizing pulse forming circuit 112 for forming a synchronizing pulse P1 as described above, the periodic reference signal S S in the periodic reference time in the synchronization pulses P1 cycle It includes a reference signal generator 114, a timer mechanism 116 that generates an output stop signal S T while counting the output stop time based on the periodic reference signal S S in the output level setting mechanism 120, a. Further, the synchronous pulse P1 emitted from the synchronous pulse forming circuit 112 is also supplied to the output level setting mechanism 120, which will be described later.
  • the synchronous pulse forming circuit 112 includes output level information (amplitude value) and output timing information (amplitude switching timing) as an example thereof, and has two output levels L1 and L2 on the vertical axis with respect to the passage of time on the horizontal axis. Outputs a substantially rectangular periodic pulse waveform that defines. In FIG. 2, the case where the output levels are set to the high level L1 and the low level L2 is illustrated, but if it is a periodic substantially rectangular wave, it may be a pulse waveform with three or more output levels.
  • the synchronous pulse P1 is not limited to a square wave, and may include an arbitrary waveform such as a sine wave or an extremely short pulse as long as it includes output level information and output timing information. Further, the synchronous pulse P1 may be composed of a plurality of signal waveforms. As such an example, a method of obtaining an output level and an output timing by performing AND processing on a plurality of signal waveforms can be exemplified.
  • the period reference signal generator 114 Based on the synchronization pulse P1 received from the synchronization pulse forming circuit 112, the period reference signal generator 114 identifies and identifies the output timing information which is the time reference of the period as one of the features of the synchronization pulse P1.
  • the cycle reference signal SS is output at the timing.
  • the time reference of the cycle for example, the time when the low level L2 is switched to the high level L1 (rise) can be mentioned.
  • the periodic reference signal S S is not limited to only one per cycle, for example, in addition to the rise time from low level L2 mentioned above to a high level L1, from the high level L1 to the low level L2 The switching (falling) time may be adopted.
  • Counting mechanism 116 receiving a periodic reference signal S S from the periodic reference signal generator 114, until the predetermined output stop time from the time of reception has elapsed, the output level setting mechanism 120 to be described later has a configuration as continuously transmit the output stop signal S T.
  • the timekeeping mechanism 116 is configured so that an arbitrary timing can be selected with respect to the clock cycle of the clock pulse generator 132 (see FIG. 4) whose predetermined output stop time will be described later.
  • transmission of the output stop signal S T it is possible to arbitrarily select the timing of stopping.
  • FIG. 3 is a block diagram showing an example of a specific configuration of the output level setting mechanism according to the first embodiment.
  • the output level setting mechanism 120 according to the first embodiment, the level emitting a first level setting command S 1 or the second-level setting command S 2 according to the amplitude value of the synchronizing pulse P1 (the output level information) a determination section 122, an output stop signal S T and the first level setting command S 1 and the second level setting command S 2 receiving and level setting signal (first level setting signal S L1 and the second level setting signal S L2) Includes a level setting signal generation unit 124 to be generated.
  • the level setting signal generator 124 a first level setting signal generator 126 for generating a first level setting signal S L1 of the first level setting command S 1 during reception, receiving a second level setting command S 2 further comprising a second level setting signal generator 128 for generating a second level setting signal S L2 while the.
  • the level determination unit 122 is configured to receive the synchronization pulse P1 from the synchronization pulse forming circuit 112 and transmit a predetermined setting command in real time according to the level of the output level of the synchronization pulse P1. There is. As an example, in Example 1, the level determination unit 122, while synchronizing pulse P1 is high level L1 is transmitted the command S 1 first level setting, the sync pulses P1 is switched to the low level L2 set second level to send a command S 2.
  • First level setting signal generator 126 receives the first level setting command S 1 from the level determination unit 122 generates a first level setting signal S L1. Similarly, the second level setting signal generator 128 generates the second level setting signal S L2 when the second level setting command S 2 is received from the level discriminating unit 122. At this time, the level setting signal generator 124, while receiving the output stop signal S T from the synchronization pulse generating mechanism 110, or the first level setting signal S L1 generated by the first level setting signal generator 126 It constituted a second level setting signal S L2 generated at the second level setting signal generator 128 so as not to output the oscillation mechanism 130.
  • FIG. 4 is a block diagram showing an example of a specific configuration of the oscillation mechanism according to the first embodiment.
  • the oscillation mechanism 130 according to the first embodiment includes a clock pulse generator 132 for generating a clock pulse P2 having a predetermined frequency range, the periodic reference signal S S from the synchronization pulse generating mechanism 110, the set output level It includes a first level setting signal S L1 and a second level setting signal S L2 from the mechanism 120, and an oscillation amplifier 134 that receives the clock pulse P2 and forms a high frequency pulse PO based on these signals.
  • the clock pulse generator 132 is a means for generating a high frequency (several hundred kHz to several tens of MHz) clock pulse P2 corresponding to the output of the high frequency pulse PO, and generates, for example, a 13.56 MHz clock pulse P2. Further, the clock pulse generator 132 generates the clock pulses P2 at equal intervals at the predetermined high frequency described above, and resets the generation timing of the clock pulse P2 at an arbitrary time trst (see FIG. 5 or FIG. 6) (see FIG. 5 or FIG. 6). It has a function to set to an arbitrary phase).
  • the oscillation amplifier 134 determines the oscillation timing of the high frequency pulse PO based on the cycle reference signal S S, the amplitude value of the clock pulse P2 on the basis of the first level setting signal S L1 and the second level setting signal S L2
  • a high frequency pulse PO is generated by amplifying.
  • FIG. 5 is a graph showing an example of an output waveform obtained by the output control method of the high frequency power supply device according to the first embodiment.
  • the synchronous pulse P1 formed by the synchronous pulse forming circuit 112 of the synchronous pulse generation mechanism 110 is the time T. It is formed as a periodic pulse signal that becomes a high level L1 during the section of L1 and becomes a low level L2 during the section of time TL2. Then, from the synchronization pulses P1, as described above, for example, a pulse 1 rise time to a high level L1 is the time reference period is extracted, the period reference signal generator 114 is a periodic reference signal S S for each said rise time send.
  • the synchronous pulse P1 is also supplied to the output level setting mechanism 120, and the output level for each time is set by the level determination unit 122 of the output level setting mechanism 120, and the first level setting signal generator 126 or the second level is set.
  • the first level setting signal SL1 or the second level setting signal SL2 is transmitted from the setting signal generator 128 to the oscillation mechanism 130. That is, referring to FIG. 5 (a), in a section of the time T L1 is transmitted first level setting signal S L1, in a section of the time T L2 so that the second level setting signal S L2 is transmitted.
  • the amplitude value of the clock pulse P2 is amplified according to the received first level setting signal SL1 or the second level setting signal SL2. That is, when the first level setting signal SL1 is continuously received, as shown in FIG. 5B, a continuous pulse in which the average height of the clock pulse P2 becomes the high level L1 is output. On the other hand, when the second level setting signal SL2 is continuously received, as shown in FIG. 5C, a continuous pulse in which the average height of the clock pulse P2 is the low level L2 is output.
  • the timing of the reset time trst is determined according to the phase ⁇ st of the high-frequency pulse PO that is first output after the end of the output stop time T st. That is, by resetting the phase of the clock pulse P2 at the reset time trst , the phase of the high frequency pulse PO after the elapse of the output stop time Tst is always in phase.
  • FIG. 6 is a graph showing a modified example of the output waveform obtained by the output control method of the high frequency power supply device according to the first embodiment.
  • the synchronous pulse P1 formed by the synchronous pulse forming circuit 112 of the synchronous pulse generation mechanism 110 is shown in FIG.
  • cycle reference signal generator 114 transmits a periodic reference signal S S for each said rise time.
  • the output level setting mechanism 120 in a section of the time T L1 is transmitted first level setting signal S L1, in a section of the time T L2 the second level setting signal S L2 is transmitted to the oscillating mechanism 130.
  • the amplitude value of the clock pulse P2 is changed according to the received first level setting signal SL1 or the second level setting signal SL2. Amplified. Then, the continuous pulse in which the average height of the clock pulse P2 as shown in FIG. 6B is the high level L1 and the average height of the clock pulse P2 as shown in FIG. 6C are the low level L2. A continuous pulse is output.
  • the output stop time T st At any time trst during the period (this time is defined as "reset time trst "), the clock pulse P2 generated from the clock pulse generator 132 is reset. Then, the output level setting mechanism 120, since while receiving the output stop signal S T that is configured not to transmit the first level setting signal S L1, with the time change from the generation of the sync pulses P1 Continuous When to be executed, as shown in FIG.
  • the oscillation mechanism 130 from the time it receives the periodic reference signal S S output of the high frequency pulse PO is started, the high level L1 in a section of the time T L1 A continuous pulse is output. Similarly, a continuous pulse of low level L2 is output in the interval of time TL2.
  • the timing of the reset time t rst is set so that the phase theta st of the high frequency pulse PO is always a phase 0 output first after completion of the output stop time T st ..
  • the phase of the clock pulse P2 at the reset time trst stable output is possible so that the phase of the high frequency pulse PO after the elapse of the output stop time Tst is always 0.
  • the output is delayed by the waiting time ⁇ for aligning the output phase with the phase 0.
  • the periodic reference signal based on the synchronizing pulse P1 S S, the first level setting signal S L1, second level setting signal S L2 and it receives the clock pulse P2, when forming a high-frequency pulse PO on the basis of these signals, an integral multiple of the clock period of the periodic reference signal S output stop time measured on the basis of S T st clock pulse P2
  • the output level setting mechanism is configured to stop the transmission of the first level setting signal SL1 or the second level setting signal SL2 while the output stop signal ST is being received. Even in a structure in which a synchronous pulse and a clock pulse are generated separately, it is possible to always align the phases of the output high-frequency pulses.
  • FIG. 7 is a block diagram showing an outline of the high frequency power supply device according to the second embodiment.
  • the high frequency power supply device 200 according to the second embodiment those having the same or the same configuration as that of the first embodiment are designated by the same reference numerals as those of the first embodiment, and the description thereof will be omitted again.
  • the high-frequency power supply device 200 according to the second embodiment includes a synchronous pulse generation mechanism 110, an output level setting mechanism 120, and an oscillation mechanism 130.
  • the high-frequency power supply device 200 according to the second embodiment is different from the high-frequency power supply device 100 according to the first embodiment in that the level 0 signal SL0 is transmitted from the output level setting mechanism 120 to the oscillation mechanism 130.
  • FIG. 8 is a block diagram showing an example of a specific configuration of the output level setting mechanism according to the second embodiment.
  • the output level setting mechanism 120 receives the output stop signal ST and the synchronization pulse P1, and receives the first level setting command S according to the amplitude value (output level) of the synchronization pulse P1.
  • a level judging unit 122 for emitting first or second level setting command S 2, the output stop signal S T and the first level setting command S 1 and the second level setting command S 2 receiving and level setting signal (level 0 signal S L0 ,
  • a level setting signal generation unit 124 that generates a first level setting signal S L1 and a second level setting signal S L2).
  • the level setting signal generation unit 124 includes a level 0 signal generator 223 that generates a level 0 signal SL0 based on the output stop signal ST, and a first level setting signal generator 126 and a second level setting signal generator 126 and the same as in the first embodiment. Further includes a level setting signal generator 128 and.
  • the level determination unit 122 receives the synchronization pulse P1 from the synchronization pulse forming circuit 112, and the synchronization pulse P1 depends on the level of the output level of the synchronization pulse P1. There between the high level L1 is transmitted the command S 1 first level setting, the synchronization pulse P1 transmits the switching to the low level L2 the second level setting command S 2.
  • the first level setting signal generator 126 and a second level setting signal generator 128, as in Example 1 the first level setting command S 1 or the second level setting command S from the level determination unit 122
  • the oscillation mechanism 130 is configured to transmit the first level setting signal SL1 or the second level setting signal SL2 .
  • the level setting signal generator 124 while receiving the output stop signal S T from the synchronization pulse generating mechanism 110 outputs only the level 0 signal S L0 to the oscillation mechanism 130, first level setting signal S L1 or the second level setting signal SL2 is not output.
  • FIG. 9 is a block diagram showing an example of a specific configuration of the oscillation mechanism according to the second embodiment.
  • the oscillation mechanism 130 according to the second embodiment includes a clock pulse generator 132, the periodic reference signal S S from the synchronization pulse generating mechanism 110, level 0 signal S L0 from the output level setting mechanism 120, the It includes a 1st level setting signal S L1 and a 2nd level setting signal S L2 , and an oscillation amplifier 234 that receives the clock pulse P2 and forms a high frequency pulse PO based on these signals.
  • Oscillation amplifier 234 in the second embodiment is configured to determine the oscillation timing of the high frequency pulse PO based on the cycle reference signal S S, receiving a level 0 signal S L0 is the amplitude value of the high frequency pulse PO to 0.
  • the amplitude value of the clock pulse P2 is amplified to the high level L1 or the low level L2 based on these signals to obtain a high frequency. Generate pulse PO.
  • FIG. 10 is a graph showing an example of an output waveform obtained by the output control method of the high frequency power supply device according to the second embodiment.
  • the output control method of the high-frequency power supply device according to Embodiment 2 the amplitude with respect to FIG. 10 (a) ⁇ Fig. 10 and the pulse P1 and the output stop signal S T synchronization (d), the high level of the high frequency pulse PO L1 and a low level L2 Since the relationship with the amplification of the value is the same as in the case of the first embodiment, the description thereof will be omitted again.
  • the output level setting mechanism outputs the level 0 signal SL0 whose output level is 0 to the oscillation mechanism while the output stop signal ST is being output.
  • an apparent rebound pulse (dumping pulse P) due to output level switching (switching) is performed at the end of the output section (time TL2 ) of the immediately preceding high-frequency pulse PO. Even if D ) occurs, it is possible to perform control in which an erroneous pulse output is suppressed by setting the amplitude value to 0 in the actual output.
  • the output stop time T st is provided at the initial output of the high level L1
  • the output stop time T st is set at the initial output of the low level L2 or at the high level L1 and. It may be provided at the beginning of the output of both low levels L2. This makes it possible to control the wave number for each cycle at the time of output of the high frequency pulse PO to be maintained at a constant value.
  • Examples 1 and 2 are not the configurations of the independent inventions, but may be applied as one high-frequency power supply device by combining the features of each other.
  • Target devices 100, 200, 300 High-frequency power supply device 110 Synchronous pulse generation mechanism 112 Synchronous pulse formation circuit 114 Periodic reference signal generator 116 Timing mechanism 120 Output level setting mechanism 122 Level discrimination unit 124 Level setting signal generation unit 126 First level setting signal generator 128 second level setting signal generator 130 oscillates mechanism 132 clock pulse generator 134, 234 oscillating amplifier 223 level 0 signal generator PO RF pulse P1 synchronization pulses P2 clock pulse S S periodic reference signal S T output stop signal S L0 Level 0 signal S L1 First level setting signal S L2 Second level setting signal T st Output stop time

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Abstract

同期パルスとクロックパルスとを別々に生成する構造であっても、出力される高周波パルスの位相を常に揃えることが可能となる高周波電源装置及びその出力制御方法を提供する。同期パルス及びクロックパルスに基づいて対象装置に高周波パルスを出力する高周波電源装置及びその出力制御方法であって、同期パルスの出力タイミング情報から周期基準信号を、出力レベル情報から出力レベル信号をそれぞれ生成し、上記周期基準信号に基づいて出力停止時間を計時するとともに出力停止信号を生成し、周期基準信号、出力レベル信号及びクロックパルスを受信して、これらの信号に基づいて高周波パルスを形成する際に、上記出力停止信号を受信している間は、出力レベル信号の発信を停止する。

Description

高周波電源装置及びその出力制御方法
　本発明は、プラズマ発生装置等に適用される高周波電源装置に関し、特に、同期パルス及びクロックパルスに基づいて対象装置に高周波パルスを出力する高周波電源装置及びその出力制御方法に関する。
　高周波電源装置は、超音波発振や誘導電力の発生あるいはプラズマの発生等の電源として適用されており、高周波パルスの出力周期を決定する同期パルスと、発振される高周波成分のパルス周期を決定するクロックパルスと、を組み合わせることにより、所定の周期及び振幅値で高周波成分を含む高周波パルスを出力可能とされた電源装置である。特に、プラズマ発生装置に適用される高周波電源としては、１つの発振周期の中にハイレベル（第１レベル）とローレベル（第２レベル）の振幅値を含むスイッチ方式高周波電源装置が知られている。
　このようなスイッチ方式高周波電源装置が適用されるプラズマ処理装置として、例えば特許文献１には、エッチングガスが充填されて被処理体である半導体ウェハが収容される処理室内に、被処理体を挟んで上部電極と下部電極とを対向させ、これら上部電極及び下部電極に高周波電源からの高周波電圧を印加して、上部電極及び下部電極間の放電によりエッチングガスをプラズマ化して被処理体をエッチング処理するプラズマエッチング装置が開示されている。こうした装置では、被処理体の全面で均一な処理を行うために、高周波電源からの印加電圧が安定していることが求められる。
　プラズマエッチング装置において、プラズマを安定して発生されることを意図して、例えば特許文献２には、高周波発生器とプラズマ処理チャンバとの間に、伝送路終端から見たプラズマの複素インピーダンスを高周波発生器の公称インピーダンスに変換するマッチングネットワークが接続され、プラズマ処理チャンバに高周波電力を供給する誘導コイルの電圧をフィードバック制御する技術が開示されている。この制御技術によれば、マッチングネットワークにより、誘導コイルに印加される電力波形の位相をフィードバック制御により揃えることが可能となるため、基板処理を安定化できるとされている。
特開平１１－２１４３６３号公報 特開２００７－５１４３００号公報
　上記したとおり、従来から知られている高周波電源装置では、同期パルスを生成する同期パルス用生成器とクロックパルスを生成するクロックパルス用生成器とが通常別体として構成されており、両者はそれぞれ独立して動作するため、同期パルスに基づくタイミングで出力される高周波パルスにおけるクロックパルスに基づいて生成される出力波形の位相は、当該高周波パルスの出力レベルの切り替え時において不揃いとなることが避けられない。その結果として、連続して発振される複数の高周波パルス間において、第１レベルの振幅によるパルス数と第２レベルの振幅によるパルス数とがバラバラとなってしまい、ジッタ発生の原因となっていた。
　このような高周波電源装置の発振構造に起因する不安定な出力波形による問題を解決するべく、例えば上記した特許文献２のような技術が適用されているが、プラズマ処理装置と高周波電源装置との間に追加的な構成（マッチングネットワーク等）を付加することが必須であり、電源制御も複雑にならざるを得ない。また、マッチングネットワークの応答速度よりも高速で高周波パルスの出力波形に変動が生じてしまうと対応できないという事象が発生するため、スイッチ方式の高周波電源装置を適用する際に生じる問題の根本的な解決となっていない。
　本発明は、上記した従来の問題点を解決するためになされたものであって、同期パルスとクロックパルスとを別々に生成する構造であっても、出力される高周波パルスの位相を常に揃えることが可能となる高周波電源装置及びその出力制御方法を提供することを目的とする。
　上記の課題を解決するために、本発明の代表的な態様の１つは、同期パルス及びクロックパルスに基づいて対象装置に高周波パルスを出力する高周波電源装置であって、前記高周波パルスの出力レベル情報及び出力タイミング情報を含む同期パルスを生成する同期パルス生成機構と、前記出力レベル情報に基づいて前記高周波パルスの出力レベルを設定する出力レベル信号を生成する出力レベル設定機構と、前記同期パルスの周期基準信号及び前記出力レベル信号を受信して前記高周波パルスを発振する発振機構と、を備え、前記同期パルス生成機構は、前記同期パルスを形成する同期パルス形成回路と、前記同期パルスにおける周期基準時刻において周期基準信号を生成する周期基準信号生成器と、前記周期基準信号に基づいて出力停止時間を計時しつつ出力停止信号を前記出力レベル設定機構に発する計時機構と、を含み、前記出力レベル設定機構は、前記出力レベル信号に応じて前記高周波パルスで設定される出力レベルを判別するレベル判別部と、前記レベル判別部の判別結果を受けてレベル設定信号を生成するレベル設定信号生成部と、を含み、前記発振機構は、前記クロックパルスを生成するクロックパルス生成器と、前記周期基準信号、前記レベル設定信号及び前記クロックパルスを受信して、これらの信号に基づいて前記高周波パルスを形成する発振増幅器と、を含み、前記出力レベル設定機構は、前記出力停止信号を受信している間は、前記レベル設定信号の発信を停止することを特徴とする。
　また、本発明の別の態様の１つは、同期パルス及びクロックパルスに基づいて対象装置に高周波パルスを出力する高周波電源装置の出力制御方法であって、前記同期パルスの波形に含まれる出力レベル情報から前記高周波パルスの出力レベルを設定する出力レベル信号を生成するとともに、出力タイミング情報から周期基準信号を生成し、前記出力レベル信号に基づいてレベル設定信号を生成するとともに、前記周期基準信号に基づいて出力停止時間を計時するとともに出力停止信号を生成し、前記周期基準信号、前記レベル設定信号及び前記クロックパルスを受信して、これらの信号に基づいて前記高周波パルスを形成する際に、前記出力停止信号を受信している間は、前記レベル設定信号の発信を停止することを特徴とする。
　このような構成を備えた本発明によれば、同期パルスに基づく周期基準信号、レベル設定信号及びクロックパルスを受信して、これらの信号に基づいて高周波パルスを形成する際に、周期基準信号に基づいて出力停止時間を計時するとともに出力停止信号を生成し、当該出力停止信号を受信している間はレベル設定信号の発信を停止するように構成したため、同期パルスとクロックパルスとを別々に生成する構造であっても、出力される高周波パルスの位相を常に揃えることが可能となる。
本発明の代表的な一例である実施例１による高周波電源装置の概要を示すブロック図である。 実施例１による同期パルス生成機構の具体的な構成の一例を示すブロック図である。 実施例１による出力レベル設定機構の具体的な構成の一例を示すブロック図である。 実施例１による発振機構の具体的な構成の一例を示すブロック図である。 実施例１による高周波電源装置の出力制御方法で得られる出力波形の一例を示すグラフである。 実施例１による高周波電源装置の出力制御方法で得られる出力波形の変形例を示すグラフである。 実施例２による高周波電源装置の概要を示すブロック図である。 実施例２による出力レベル設定機構の具体的な構成の一例を示すブロック図である。 実施例２による発振機構の具体的な構成の一例を示すブロック図である。 実施例２による高周波電源装置の出力制御方法で得られる出力波形の一例を示すグラフである。
　以下、本発明による高周波電源装置及びその出力制御方法の代表的な具体例を図１～図１０を用いて説明する。
＜実施例１＞
　図１は、本発明の代表的な一例である実施例１による高周波電源装置の概要を示すブロック図である。図１に示すように、実施例１による高周波電源装置１００は、その一例として、出力する高周波パルスＰＯの出力レベル情報及び出力タイミング情報を含む同期パルスＰ１を生成する同期パルス生成機構１１０と、同期パルスＰ１の出力レベル情報に基づいて高周波パルスＰＯの出力レベルを設定する出力レベル信号ＳＬ１、ＳＬ２を生成する出力レベル設定機構１２０と、同期パルスＰ１の出力タイミング情報に基づく周期基準信号ＳＳ及び上記した出力レベル信号ＳＬ１、ＳＬ２を受信して高周波パルスＰＯを発振する発振機構１３０と、を備える。高周波電源装置１００から出力された高周波パルスＰＯは、プラズマやレーザ発生装置、誘導加熱装置、あるいは超音波発振装置等の対象装置１０に供給される。
　図２は、実施例１による同期パルス生成機構の具体的な構成の一例を示すブロック図である。図２に示すように、実施例１による同期パルス生成機構１１０は、上記した同期パルスＰ１を形成する同期パルス形成回路１１２と、同期パルスＰ１における周期基準時刻において周期基準信号ＳＳを生成する周期基準信号生成器１１４と、周期基準信号ＳＳに基づいて出力停止時間を計時しつつ出力停止信号ＳＴを出力レベル設定機構１２０に発する計時機構１１６と、を含む。また、同期パルス形成回路１１２から発せられた同期パルスＰ１は、後述する出力レベル設定機構１２０にも供給される。
　同期パルス形成回路１１２は、その一例として、出力レベル情報（振幅値）と出力タイミング情報（振幅の切り替えタイミング）とを含み、横軸の時間経過に対して縦軸の２つの出力レベルＬ１、Ｌ２を規定する略矩形の周期的なパルス波形を出力する。なお、図２においては、出力レベルをハイレベルＬ１とローレベルＬ２とした場合を例示したが、周期的な略矩形波であれば３つ以上の出力レベルによるパルス波形としてもよい。
　また、同期パルスＰ１は、矩形波に限定されるものでなく、出力レベル情報と出力タイミング情報とを含むものであれば正弦波や極短パルス等の任意の波形を含んでもよい。さらに、同期パルスＰ１は複数の信号波形から構成されてもよい。このような例として、複数の信号波形についてＡＮＤ処理を行うことで、出力レベルと出力タイミングを得る手法等が例示できる。
　周期基準信号生成器１１４は、同期パルス形成回路１１２から受信した同期パルスＰ１に基づいて、その同期パルスＰ１の特徴の１つとしての周期の時刻基準である出力タイミング情報を特定し、その特定したタイミングで周期基準信号ＳＳを出力する。このとき、周期の時刻基準の一例としては、例えばローレベルＬ２からハイレベルＬ１に切り替わる（立ち上がる）時刻等が挙げられる。また、周期基準信号ＳＳは１周期中に１つだけに限定されるものではなく、例えば上記したローレベルＬ２からハイレベルＬ１への立ち上がり時刻に加えて、ハイレベルＬ１からローレベルＬ２への切り替え（立ち下がり）時刻を採用してもよい。
　計時機構１１６は、その一例として、周期基準信号生成器１１４からの周期基準信号ＳＳを受けて、その受信時から所定の出力停止時間が経過するまでの間、後述する出力レベル設定機構１２０に出力停止信号ＳＴを発信し続けるような構成を備えている。このとき、計時機構１１６は、所定の出力停止時間が後述するクロックパルス生成器１３２（図４参照）のクロック周期に対して任意のタイミングを選択できるように構成されている。これにより、出力停止信号ＳＴの発信が停止するタイミングを任意に選択することが可能となる。
　図３は、実施例１による出力レベル設定機構の具体的な構成の一例を示すブロック図である。図３に示すように、実施例１による出力レベル設定機構１２０は、同期パルスＰ１の振幅値（出力レベル情報）に応じて第１レベル設定指令Ｓ１又は第２レベル設定指令Ｓ２を発するレベル判別部１２２と、出力停止信号ＳＴ並びに第１レベル設定指令Ｓ１及び第２レベル設定指令Ｓ２を受けてレベル設定信号（第１レベル設定信号ＳＬ１及び第２レベル設定信号ＳＬ２）を生成するレベル設定信号生成部１２４と、を含む。そして、レベル設定信号生成部１２４は、第１レベル設定指令Ｓ１を受信中に第１レベル設定信号ＳＬ１を生成する第１レベル設定信号生成器１２６と、第２レベル設定指令Ｓ２を受信中に第２レベル設定信号ＳＬ２を生成する第２レベル設定信号生成器１２８と、をさらに含む。
　レベル判別部１２２は、同期パルス形成回路１１２からの同期パルスＰ１を受信し、当該同期パルスＰ１の出力レベルがどのレベルにあるかに応じて所定の設定指令をリアルタイムで発信するように構成されている。その一例として、実施例１では、レベル判別部１２２は、同期パルスＰ１がハイレベルＬ１の間は第１レベル設定指令Ｓ１を発信し、同期パルスＰ１がローレベルＬ２に切り替わると第２レベル設定指令Ｓ２を発信する。
　第１レベル設定信号生成器１２６は、レベル判別部１２２から第１レベル設定指令Ｓ１を受信すると第１レベル設定信号ＳＬ１を生成する。同様に、第２レベル設定信号生成器１２８は、レベル判別部１２２から第２レベル設定指令Ｓ２を受信すると第２レベル設定信号ＳＬ２を生成する。このとき、レベル設定信号生成部１２４は、同期パルス生成機構１１０から出力停止信号ＳＴを受信している間は、第１レベル設定信号生成器１２６で生成された第１レベル設定信号ＳＬ１あるいは第２レベル設定信号生成器１２８で生成された第２レベル設定信号ＳＬ２を発振機構１３０に出力しないように構成される。
　図４は、実施例１による発振機構の具体的な構成の一例を示すブロック図である。図４に示すように、実施例１による発振機構１３０は、所定の高周波範囲のクロックパルスＰ２を生成するクロックパルス生成器１３２と、同期パルス生成機構１１０からの周期基準信号ＳＳ、出力レベル設定機構１２０からの第１レベル設定信号ＳＬ１及び第２レベル設定信号ＳＬ２、並びに上記クロックパルスＰ２を受信して、これらの信号に基づいて高周波パルスＰＯを形成する発振増幅器１３４と、を含む。
　クロックパルス生成器１３２は、高周波パルスＰＯの出力に応じた高周波（数百ｋＨｚ～数十ＭＨｚ）のクロックパルスＰ２を発生する手段であって、例えば１３．５６ＭＨｚのクロックパルスＰ２を発生する。また、クロックパルス生成器１３２は、上記した所定の高周波での等間隔のクロックパルスＰ２を発生するとともに、任意の時刻ｔｒｓｔ（図５又は図６参照）でクロックパルスＰ２の発生タイミングをリセット（任意の位相に設定）する機能を有する。そして、発振増幅器１３４は、周期基準信号ＳＳに基づいて高周波パルスＰＯの発振タイミングを決定するとともに、第１レベル設定信号ＳＬ１及び第２レベル設定信号ＳＬ２に基づいてクロックパルスＰ２の振幅値を増幅することにより、高周波パルスＰＯを生成する。
　図５は、実施例１による高周波電源装置の出力制御方法で得られる出力波形の一例を示すグラフである。実施例１による高周波電源装置の出力制御方法では、その一例として、まず図５（ａ）に示すように、同期パルス生成機構１１０の同期パルス形成回路１１２で形成された同期パルスＰ１は、時間ＴＬ１の区間中はハイレベルＬ１となり、時間ＴＬ２の区間中はローレベルＬ２となる周期的なパルス信号として形成される。そして、当該同期パルスＰ１から、上述のとおり、例えばパルス１周期の時刻基準であるハイレベルＬ１への立ち上がり時刻が抽出され、周期基準信号生成器１１４が当該立ち上がり時刻ごとに周期基準信号ＳＳを発信する。
　一方、同期パルスＰ１は出力レベル設定機構１２０にも供給されて、当該出力レベル設定機構１２０のレベル判別部１２２で時刻ごとの出力レベルが設定され、第１レベル設定信号生成器１２６あるいは第２レベル設定信号生成器１２８から第１レベル設定信号ＳＬ１又は第２レベル設定信号ＳＬ２が発振機構１３０に発信される。すなわち、図５（ａ）を参照すれば、時間ＴＬ１の区間では第１レベル設定信号ＳＬ１が発信され、時間ＴＬ２の区間では第２レベル設定信号ＳＬ２が発信されることになる。
　続いて、発振機構１３０の発振増幅器１３４において、受信した第１レベル設定信号ＳＬ１あるいは第２レベル設定信号ＳＬ２に応じて、クロックパルスＰ２の振幅値が増幅される。すなわち、第１レベル設定信号ＳＬ１を連続的に受信した場合、図５（ｂ）に示すように、クロックパルスＰ２の平均高さがハイレベルＬ１となる連続パルスが出力される。一方、第２レベル設定信号ＳＬ２を連続的に受信した場合、図５（ｃ）に示すように、クロックパルスＰ２の平均高さがローレベルＬ２となる連続パルスが出力される。
　ここで、図５（ｄ）に示すように、計時機構１１６から出力停止時間Ｔｓｔとなる出力停止信号ＳＴが発信された場合、当該出力停止時間Ｔｓｔの期間中の任意の時刻ｔｒｓｔ（この時刻を「リセット時刻ｔｒｓｔ」と定義する）において、クロックパルス生成器１３２から生成されるクロックパルスＰ２がリセットされる。そして、これらの動作を、同期パルスＰ１の生成から時間変化に伴い連続的に実行されると、図５（ｅ）に示すように、発振機構１３０が周期基準信号ＳＳを受信した時刻から高周波パルスＰＯの出力が開始され、時間ＴＬ１の区間ではハイレベルＬ１の連続パルスが出力される。同様に、時間ＴＬ２の区間ではローレベルＬ２の連続パルスが出力される。
　このとき、上述のように、出力レベル設定機構１２０において、出力停止信号ＳＴを受信している間は第１レベル設定信号ＳＬ１を発信しないように構成されているため、時間ＴＬ１の区間の開始から出力停止時間Ｔｓｔが経過するまでは、ハイレベルＬ１による連続パルスが出力されないこととなる。ここで、このとき、リセット時刻ｔｒｓｔのタイミングは、出力停止時間Ｔｓｔの終了後に最初に出力される高周波パルスＰＯの位相θｓｔに応じて決定される。すなわち、クロックパルスＰ２の位相をリセット時刻ｔｒｓｔにおいてリセットすることにより、出力停止時間Ｔｓｔ経過後の高周波パルスＰＯの位相が常に同位相となる。
　図６は、実施例１による高周波電源装置の出力制御方法で得られる出力波形の変形例を示すグラフである。図６に示す変形例による高周波電源装置の出力制御方法では、まず図６（ａ）に示すように、同期パルス生成機構１１０の同期パルス形成回路１１２で形成された同期パルスＰ１から、図５に示した場合と同様に、例えばパルス１周期の時刻基準であるハイレベルＬ１への立ち上がり時刻が抽出され、周期基準信号生成器１１４が当該立ち上がり時刻ごとに周期基準信号ＳＳを発信する。そして、出力レベル設定機構１２０では、時間ＴＬ１の区間では第１レベル設定信号ＳＬ１が発信され、時間ＴＬ２の区間では第２レベル設定信号ＳＬ２が発振機構１３０に発信される。
　続いて、図５に示した場合と同様に、発振機構１３０の発振増幅器１３４において、受信した第１レベル設定信号ＳＬ１あるいは第２レベル設定信号ＳＬ２に応じて、クロックパルスＰ２の振幅値が増幅される。そして、図６（ｂ）に示すようなクロックパルスＰ２の平均高さがハイレベルＬ１となる連続パルスと、図６（ｃ）に示すようなクロックパルスＰ２の平均高さがローレベルＬ２となる連続パルスが出力される。
　ここで、図６（ｄ）に示すように、計時機構１１６から出力停止時間Ｔｓｔとなる出力停止信号ＳＴが発信されると、図５に示した場合と同様に、出力停止時間Ｔｓｔの期間中の任意の時刻ｔｒｓｔ（この時刻を「リセット時刻ｔｒｓｔ」と定義する）において、クロックパルス生成器１３２から生成されるクロックパルスＰ２がリセットされる。そして、出力レベル設定機構１２０において、出力停止信号ＳＴを受信している間は第１レベル設定信号ＳＬ１を発信しないように構成されているため、同期パルスＰ１の生成から時間変化に伴い連続的に実行されると、図６（ｅ）に示すように、発振機構１３０が周期基準信号ＳＳを受信した時刻から高周波パルスＰＯの出力が開始され、時間ＴＬ１の区間ではハイレベルＬ１の連続パルスが出力される。同様に、時間ＴＬ２の区間ではローレベルＬ２の連続パルスが出力される。
　このとき、図６に示す変形例では、リセット時刻ｔｒｓｔのタイミングが、出力停止時間Ｔｓｔの終了後に最初に出力される高周波パルスＰＯの位相θｓｔが常に位相０となるように設定される。これにより、クロックパルスＰ２の位相をリセット時刻ｔｒｓｔにおいてリセットすることにより、出力停止時間Ｔｓｔ経過後の高周波パルスＰＯの位相が常に位相０となるように安定して出力可能となるが、一方で、図６（ｅ）に示すように、出力位相を位相０に揃えるための待機時間αだけ出力が遅れることになる。
　上記のような構成を備えることにより、実施例１による高周波電源装置及びその出力制御方法は、同期パルスＰ１に基づく周期基準信号ＳＳ、第１レベル設定信号ＳＬ１、第２レベル設定信号ＳＬ２及びクロックパルスＰ２を受信して、これらの信号に基づいて高周波パルスＰＯを形成する際に、周期基準信号ＳＳに基づいて計時される出力停止時間ＴｓｔをクロックパルスＰ２のクロック周期の整数倍となるように設定し、出力停止信号ＳＴを受信している間は、出力レベル設定機構が第１レベル設定信号ＳＬ１又は第２レベル設定信号ＳＬ２の発信を停止するように構成したため、同期パルスとクロックパルスとを別々に生成する構造であっても、出力される高周波パルスの位相を常に揃えることが可能となる。
＜実施例２＞
　図７は、実施例２による高周波電源装置の概要を示すブロック図である。ここで、実施例２による高周波電源装置２００において、実施例１と同一あるいは同様の構成を備えるものについては、実施例１と同一の符号を付して再度の説明を省略する。
　図７に示すように、実施例２による高周波電源装置２００は、同期パルス生成機構１１０と、出力レベル設定機構１２０と、発振機構１３０と、を備える。実施例２による高周波電源装置２００においては、出力レベル設定機構１２０から発振機構１３０にレベル０信号ＳＬ０を発信する点で、実施例１による高周波電源装置１００と異なる。
　図８は、実施例２による出力レベル設定機構の具体的な構成の一例を示すブロック図である。図８に示すように、実施例２による出力レベル設定機構１２０は、出力停止信号ＳＴ及び同期パルスＰ１を受信し、同期パルスＰ１の振幅値（出力レベル）に応じて第１レベル設定指令Ｓ１又は第２レベル設定指令Ｓ２を発するレベル判別部１２２と、出力停止信号ＳＴ並びに第１レベル設定指令Ｓ１及び第２レベル設定指令Ｓ２を受けてレベル設定信号（レベル０信号ＳＬ０、第１レベル設定信号ＳＬ１及び第２レベル設定信号ＳＬ２）を生成するレベル設定信号生成部１２４と、を含む。そして、レベル設定信号生成部１２４は、出力停止信号ＳＴに基づいてレベル０信号ＳＬ０を生成するレベル０信号生成器２２３と、実施例１と同様の第１レベル設定信号生成器１２６及び第２レベル設定信号生成器１２８と、をさらに含む。
　レベル判別部１２２は、実施例１の場合と同様に、同期パルス形成回路１１２からの同期パルスＰ１を受信して、当該同期パルスＰ１の出力レベルがどのレベルにあるかに応じて、同期パルスＰ１がハイレベルＬ１の間は第１レベル設定指令Ｓ１を発信し、同期パルスＰ１がローレベルＬ２に切り替わると第２レベル設定指令Ｓ２を発信する。
　レベル０信号生成器２２３は、レベル設定信号生成部１２４が出力停止信号ＳＴを受信している間に起動し、当該出力停止信号ＳＴを受信している間に高周波パルスＰＯの振幅値を０とするレベル０信号ＳＬ０を発信するように構成されている。一方、第１レベル設定信号生成器１２６及び第２レベル設定信号生成器１２８は、実施例１の場合と同様に、レベル判別部１２２からの第１レベル設定指令Ｓ１又は第２レベル設定指令Ｓ２を受信すると、発振機構１３０に第１レベル設定信号ＳＬ１又は第２レベル設定信号ＳＬ２を発信するように構成されている。これにより、レベル設定信号生成部１２４は、同期パルス生成機構１１０から出力停止信号ＳＴを受信している間は、レベル０信号ＳＬ０のみを発振機構１３０に出力し、第１レベル設定信号ＳＬ１あるいは第２レベル設定信号ＳＬ２は出力しない。
　図９は、実施例２による発振機構の具体的な構成の一例を示すブロック図である。図９に示すように、実施例２による発振機構１３０は、クロックパルス生成器１３２と、同期パルス生成機構１１０からの周期基準信号ＳＳ、出力レベル設定機構１２０からのレベル０信号ＳＬ０、第１レベル設定信号ＳＬ１及び第２レベル設定信号ＳＬ２、並びに上記クロックパルスＰ２を受信して、これらの信号に基づいて高周波パルスＰＯを形成する発振増幅器２３４と、を含む。
　実施例２における発振増幅器２３４は、周期基準信号ＳＳに基づいて高周波パルスＰＯの発振タイミングを決定するとともに、レベル０信号ＳＬ０を受信中は、高周波パルスＰＯの振幅値を０とする。一方、第１レベル設定信号ＳＬ１及び第２レベル設定信号ＳＬ２を受信中には、これらの信号に基づいてクロックパルスＰ２の振幅値をハイレベルＬ１又はローレベルＬ２に増幅することにより、高周波パルスＰＯを生成する。
　図１０は、実施例２による高周波電源装置の出力制御方法で得られる出力波形の一例を示すグラフである。実施例２による高周波電源装置の出力制御方法では、図１０（ａ）～図１０（ｄ）に示す同期パルスＰ１及び出力停止信号ＳＴと、高周波パルスＰＯのハイレベルＬ１及びローレベルＬ２に関する振幅値の増幅との関係については、実施例１の場合と同様であるため、再度の説明は省略する。
　一方、実施例２による高周波電源装置の出力制御方法においては、出力停止信号ＳＴが出力されている間には、出力レベル設定機構が出力レベルを０とするレベル０信号ＳＬ０を発振機構に出力するよう制御するため、図９（ｅ）に示すように、直前の高周波パルスＰＯの出力区間（時間ＴＬ２）の終端において、出力レベルの切り替え（スイッチング）による見かけ上のはね返りパルス（ダンピングパルスＰＤ）が発生したとしても、実際の出力においては振幅値０として誤ったパルス出力を抑制した制御を行うことができる。
　なお、上記した実施の形態及びこれらの変形例における記述は、本発明に係る高周波電源装置及びその出力制御方法の一例であって、本発明は各実施の形態に限定されるものではない。また、当業者であれば、本発明の趣旨を逸脱することなく種々の変形を行うことが可能であり、これらを本発明の範囲から排除するものではない。
　例えば、上記した実施例１及び２では、ハイレベルＬ１の出力当初に出力停止時間Ｔｓｔを設ける場合を例示したが、当該出力停止時間ＴｓｔをローレベルＬ２の出力当初、あるいはハイレベルＬ１及びローレベルＬ２の両者の出力当初にそれぞれ設けるようにしてもよい。これにより、高周波パルスＰＯの出力時における１周期ごとの波数を一定値に維持する制御が可能となる。
　また、実施例１及び２で例示した構成は、それぞれ独立した発明の構成ではなく、互いの特徴を組み合わせて１つの高周波電源装置として適用してもよい。
１０　対象装置
１００、２００、３００　高周波電源装置
１１０　同期パルス生成機構
１１２　同期パルス形成回路
１１４　周期基準信号生成器
１１６　計時機構
１２０　出力レベル設定機構
１２２　レベル判別部
１２４　レベル設定信号生成部
１２６　第１レベル設定信号生成器
１２８　第２レベル設定信号生成器
１３０　発振機構
１３２　クロックパルス生成器
１３４、２３４　発振増幅器
２２３　レベル０信号生成器
ＰＯ　高周波パルス
Ｐ１　同期パルス
Ｐ２　クロックパルス
ＳＳ　周期基準信号
ＳＴ　出力停止信号
ＳＬ０　レベル０信号
ＳＬ１　第１レベル設定信号
ＳＬ２　第２レベル設定信号
Ｔｓｔ　出力停止時間

Claims (6)

  1. 　同期パルス及びクロックパルスに基づいて対象装置に高周波パルスを出力する高周波電源装置であって、
    　前記高周波パルスの出力レベル情報及び出力タイミング情報を含む同期パルスを生成する同期パルス生成機構と、前記出力レベル情報に基づいて前記高周波パルスの出力レベルを設定する出力レベル信号を生成する出力レベル設定機構と、前記同期パルスの周期基準信号及び前記出力レベル信号を受信して前記高周波パルスを発振する発振機構と、を備え、
    　前記同期パルス生成機構は、前記同期パルスを形成する同期パルス形成回路と、前記同期パルスにおける周期基準時刻において周期基準信号を生成する周期基準信号生成器と、前記周期基準信号に基づいて出力停止時間を計時しつつ出力停止信号を前記出力レベル設定機構に発する計時機構と、を含み、
    　前記出力レベル設定機構は、前記出力レベル信号に応じて前記高周波パルスで設定される出力レベルを判別するレベル判別部と、前記レベル判別部の判別結果を受けてレベル設定信号を生成するレベル設定信号生成部と、を含み、
    　前記発振機構は、前記クロックパルスを生成するクロックパルス生成器と、前記周期基準信号、前記レベル設定信号及び前記クロックパルスを受信して、これらの信号に基づいて前記高周波パルスを形成する発振増幅器と、を含み、
    　前記出力レベル設定機構は、前記出力停止信号を受信している間は、前記レベル設定信号の発信を停止する
    ことを特徴とする高周波電源装置。
  2. 　前記レベル設定信号は、前記高周波パルスの第１の出力レベルを規定する第１レベル設定信号と、第２の出力レベルを規定する第２レベル設定信号と、を含み、
    　前記レベル設定信号生成部は、前記第１レベル設定信号を生成する第１レベル設定信号生成器と、前記第２レベル設定信号を生成する第２レベル設定信号生成器と、を含む
    ことを特徴とする請求項１に記載の高周波電源装置。
  3. 　前記出力レベル設定機構は、前記高周波パルスの振幅値を０とするレベル０信号を生成するレベル０信号生成器をさらに含み、
    　前記レベル０信号生成器は、前記出力停止信号を受信中に前記レベル０信号を発信し、　前記発振機構は、前記レベル０信号を受信中に前記高周波パルスの出力を０とする
    ことを特徴とする請求項１に記載の高周波電源装置。
  4. 　同期パルス及びクロックパルスに基づいて対象装置に高周波パルスを出力する高周波電源装置の出力制御方法であって、
    　前記同期パルスの波形に含まれる出力レベル情報から前記高周波パルスの出力レベルを設定する出力レベル信号を生成するとともに、出力タイミング情報から周期基準信号を生成し、
    　前記出力レベル信号に基づいてレベル設定信号を生成するとともに、前記周期基準信号に基づいて出力停止時間を計時するとともに出力停止信号を生成し、
    　前記周期基準信号、前記レベル設定信号及び前記クロックパルスを受信して、これらの信号に基づいて前記高周波パルスを形成する際に、
    　前記出力停止信号を受信している間は、前記レベル設定信号の発信を停止する
    ことを特徴とする高周波電源装置の出力制御方法。
  5. 　前記レベル設定信号は、前記高周波パルスの第１の出力レベルを規定する第１レベル設定信号と、第２の出力レベルを規定する第２レベル設定信号と、を含む
    ことを特徴とする請求項４に記載の高周波電源装置の出力制御方法。
  6. 　前記出力停止信号を受信中に前記高周波パルスの振幅値が０となるレベル０信号を生成
    し、
    　前記レベル０信号を受信中に前記高周波パルスの出力を０とする
    ことを特徴とする請求項４又は５に記載の高周波電源装置の出力制御方法。
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