WO2021162159A1 - 반도체 발광소자를 이용한 디스플레이 장치 - Google Patents

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WO2021162159A1
WO2021162159A1 PCT/KR2020/002377 KR2020002377W WO2021162159A1 WO 2021162159 A1 WO2021162159 A1 WO 2021162159A1 KR 2020002377 W KR2020002377 W KR 2020002377W WO 2021162159 A1 WO2021162159 A1 WO 2021162159A1
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light emitting
semiconductor light
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assembly
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허미희
김정훈
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엘지전자 주식회사
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    • H01L2224/0344—Lamination of a preform, e.g. foil, sheet or layer by transfer printing

Definitions

  • the present invention relates to a display device using a semiconductor light emitting device, and more particularly, to a display device using a semiconductor light emitting device having a size of several to tens of ⁇ m.
  • LCDs liquid crystal displays
  • OLEDs organic light emitting diode displays
  • micro LED displays are competing to implement large-area displays in the display technology field.
  • a display using a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less can provide very high efficiency because it does not absorb light using a polarizing plate or the like.
  • micro LED display requires millions of semiconductor light emitting devices to implement a large area, it is difficult to transfer the devices compared to other technologies.
  • the technologies currently being developed for the micro LED transfer process include pick & place, Laser Lift-Off (LLO), or self-assembly.
  • the self-assembly method is a method in which the semiconductor light emitting device finds its own position in a fluid, and is the most advantageous method for realizing a large-screen display device.
  • the self-assembly method includes a method of directly transferring semiconductor light emitting devices to a substrate to be used as a product, and a method of transferring semiconductor light emitting devices to a substrate for assembly and then transferring the semiconductor light emitting devices to a substrate to be used as a product.
  • the former is efficient in terms of the process because the transfer process is performed once, and the latter has the advantage of being able to add a structure for self-assembly to the assembly substrate without limitation, so the two methods are selectively used.
  • An object of the present invention is to realize a display device having a structure capable of transferring semiconductor light emitting devices at high speed.
  • a display device includes a substrate including semiconductor light emitting devices and a wiring electrode in which the semiconductor light emitting devices are accommodated and electrically connected to the semiconductor light emitting devices, the substrate comprising: a base; assembly electrodes extending in one direction and disposed on the base part; a dielectric layer formed to cover the assembly electrodes; and a barrier rib portion formed on the dielectric layer while forming a cell in which the semiconductor light emitting devices are mounted, wherein the barrier rib portion includes a first barrier rib formed on the dielectric layer and a second barrier rib formed to cover the first barrier rib, ,
  • the first partition wall portion and the second partition wall portion are characterized in that they include a fine pattern.
  • the second partition wall portion is formed to cover the first partition wall portion along the fine pattern of the first partition wall portion.
  • the micro-pattern is formed at an interface between the first and second barrier ribs.
  • it characterized in that it further comprises a planarization layer formed on the second barrier rib portion while filling the inside of the cell.
  • the fine pattern is formed at the interface between the second barrier rib portion and the planarization layer.
  • the first partition wall portion is formed of a metal material
  • the second partition wall portion is formed of an insulating material
  • the partition wall portion is characterized in that it is formed to overlap the assembly electrodes.
  • the second partition wall portion is characterized in that it forms the inner surface of the cell.
  • the base portion is characterized in that it includes a fine pattern on one surface on which the assembly electrodes are disposed.
  • the assembling electrodes are disposed on the base part along the fine pattern of the base part, and the dielectric layer is formed to cover the assembled electrodes along the fine pattern of the base part.
  • the semiconductor light emitting devices are characterized in that they include a fine pattern having a shape corresponding to the fine pattern of the dielectric layer on a surface in contact with the dielectric layer.
  • the display device can improve a phenomenon in which semiconductor light emitting devices are adsorbed to the surface of a substrate while moving during self-assembly by forming fine patterns on the barrier ribs, and can transfer the semiconductor light emitting devices at high speed.
  • the first barrier rib formed of a metal material shields a leaking electric field, thereby preventing the semiconductor light emitting devices from being erroneously assembled in a region other than the cell.
  • the contact area between the semiconductor light emitting device and the base portion can be maximized by forming the fine pattern corresponding to the base portion on one surface of the semiconductor light emitting device in contact with the base portion.
  • FIG. 1 is a conceptual diagram illustrating an embodiment of a display device using a semiconductor light emitting device of the present invention.
  • FIG. 2 is a partially enlarged view of a portion A of the display device of FIG. 1 .
  • FIG. 3 is an enlarged view of the semiconductor light emitting device of FIG. 2 .
  • FIG. 4 is an enlarged view illustrating another embodiment of the semiconductor light emitting device of FIG. 2 .
  • 5A to 5E are conceptual views for explaining a new process of manufacturing the above-described semiconductor light emitting device.
  • FIG. 6 is a conceptual diagram illustrating an example of an apparatus for self-assembly of a semiconductor light emitting device according to the present invention.
  • FIG. 7 is a block diagram of the self-assembly apparatus of FIG. 6 .
  • 8A to 8E are conceptual views illustrating a process of self-assembling a semiconductor light emitting device using the self-assembly apparatus of FIG. 6 .
  • FIG. 9 is a conceptual diagram illustrating the semiconductor light emitting device of FIGS. 8A to 8E .
  • FIGS. 10 and 11 are cross-sectional views of a display device according to a first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of a display device according to a second exemplary embodiment of the present invention.
  • FIG. 13 and 14 are cross-sectional views of a display device according to a third embodiment of the present invention.
  • the display device described in this specification includes a mobile phone, a smart phone, a laptop computer, a digital broadcasting terminal, a personal digital assistant (PDA), a portable multimedia player (PMP), a navigation system, and a slate PC.
  • PDA personal digital assistant
  • PMP portable multimedia player
  • slate PC slate PC
  • slate PC tablet PC
  • ultrabook ultrabook
  • digital TV digital TV
  • desktop computer desktop computer
  • the configuration according to the embodiment described in this specification can be applied as long as it can include a display even in a new product form to be developed later.
  • FIG. 1 is a conceptual diagram illustrating an embodiment of a display device using a semiconductor light emitting device of the present invention
  • FIG. 2 is a partial enlarged view of part A of the display device of FIG. 1
  • FIG. 3 is an enlarged view of the semiconductor light emitting device of FIG. 2
  • FIG. 4 is an enlarged view showing another embodiment of the semiconductor light emitting device of FIG. 2 .
  • information processed by the control unit of the display apparatus 100 may be output from the display module 140 .
  • a closed-loop case 101 surrounding an edge of the display module 140 may form a bezel of the display device 100 .
  • the display module 140 includes a panel 141 on which an image is displayed, and the panel 141 includes a micro-sized semiconductor light emitting device 150 and a wiring board 110 on which the semiconductor light emitting device 150 is mounted. can be provided.
  • a wiring may be formed on the wiring board 110 to be connected to the n-type electrode 152 and the p-type electrode 156 of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be provided on the wiring board 110 as an individual pixel that emits light.
  • the image displayed on the panel 141 is visual information and is realized by independently controlling light emission of sub-pixels arranged in a matrix form through the wiring.
  • a micro LED Light Emitting Diode
  • the micro LED may be a light emitting diode formed in a small size of 100 ⁇ m or less.
  • blue, red, and green colors are provided in the light emitting region, respectively, and a unit pixel may be realized by a combination thereof. That is, the unit pixel means a minimum unit for realizing one color, and at least three micro LEDs may be provided in the unit pixel.
  • the semiconductor light emitting device 150 may have a vertical structure.
  • the semiconductor light emitting device 150 is mainly made of gallium nitride (GaN) and added with indium (In) and/or aluminum (Al) to be implemented as a high power light emitting device that emits various lights including blue.
  • GaN gallium nitride
  • Al aluminum
  • the vertical semiconductor light emitting device 150 includes a p-type electrode 156 , a p-type semiconductor layer 155 formed on the p-type electrode 156 , an active layer 154 formed on the p-type semiconductor layer 155 , and an active layer An n-type semiconductor layer 153 formed on the 154 and an n-type electrode 152 formed on the n-type semiconductor layer 153 are included.
  • the lower p-type electrode 156 may be electrically connected to the p-electrode of the wiring board 110
  • the upper n-type electrode 152 may be electrically connected to the n-electrode and the n-type electrode 152 on the upper side of the semiconductor light emitting device 150 . can be electrically connected.
  • the vertical semiconductor light emitting device 150 has a great advantage in that it is possible to reduce the chip size because electrodes can be arranged up and down.
  • the semiconductor light emitting device may be a flip chip type light emitting device.
  • the semiconductor light emitting device 250 includes a p-type electrode 256 , a p-type semiconductor layer 255 on which the p-type electrode 256 is formed, and an active layer 254 formed on the p-type semiconductor layer 255 . , an n-type semiconductor layer 253 formed on the active layer 254 and an n-type electrode 252 spaced apart from the p-type electrode 256 in a horizontal direction on the n-type semiconductor layer 253 .
  • both the p-type electrode 256 and the n-type electrode 252 may be electrically connected to the p-electrode and the n-electrode of the wiring board 110 under the semiconductor light emitting device 250 .
  • the vertical semiconductor light emitting device 150 and the horizontal semiconductor light emitting device 250 may be a green semiconductor light emitting device, a blue semiconductor light emitting device, and a red semiconductor light emitting device, respectively.
  • gallium nitride (GaN) is mainly used and indium (In) and/or aluminum (Al) are added together to be implemented as a high power light emitting device that emits green or blue light.
  • the semiconductor light emitting device may be a gallium nitride thin film formed in various layers such as n-Gan, p-Gan, AlGaN, InGaN, etc., specifically, the p-type semiconductor layer is p-type GaN, and the n The type semiconductor layer may be n-type GaN.
  • the p-type semiconductor layer may be p-type GaAs
  • the n-type semiconductor layer may be n-type GaAs.
  • the p-type semiconductor layer may be p-type GaN doped with Mg on the p electrode side
  • the n-type semiconductor layer may be n-type GaN doped with Si on the n electrode side.
  • the above-described semiconductor light emitting devices may be semiconductor light emitting devices without an active layer.
  • the unit pixels emitting self-luminescence of the display panel can be arranged with a high definition, thereby realizing a high-definition display device.
  • the semiconductor light emitting device grown on a wafer and formed through mesa and isolation is used as an individual pixel.
  • the micro-sized semiconductor light emitting device 150 must be transferred to a predetermined position on the substrate of the display panel on the wafer.
  • there is a technique of transferring several devices at a time using a stamp or a roll but it is not suitable for a large screen display due to a limitation in yield.
  • the present invention provides a new manufacturing method and manufacturing apparatus of a display device capable of solving these problems.
  • 5A to 5E are conceptual views for explaining a new process for manufacturing the above-described semiconductor light emitting device.
  • a display device using a passive matrix (PM) type semiconductor light emitting device is exemplified.
  • PM passive matrix
  • AM active matrix
  • a method of self-assembling a horizontal semiconductor light emitting device is exemplified below, but this is also applicable to a method of self-assembling a vertical semiconductor light emitting device.
  • a first conductivity type semiconductor layer 153 , an active layer 154 , and a second conductivity type semiconductor layer 155 are grown on a growth substrate 159 , respectively ( FIG. 5A ).
  • an active layer 154 is grown on the first conductivity type semiconductor layer 153 , and then a second conductivity type semiconductor layer is grown on the active layer 154 .
  • Grow (155) In this way, when the first conductivity type semiconductor layer 153, the active layer 154, and the second conductivity type semiconductor layer 155 are sequentially grown, the first conductivity type semiconductor layer 153 and the active layer are sequentially grown as shown in FIG. 5A. (154) and the second conductivity type semiconductor layer 155 form a stacked structure.
  • the first conductivity-type semiconductor layer 153 may be a p-type semiconductor layer
  • the second conductivity-type semiconductor layer 155 may be an n-type semiconductor layer.
  • the present invention is not necessarily limited thereto, and examples in which the first conductivity type is n-type and the second conductivity type is p-type are also possible.
  • the present embodiment exemplifies the case in which the active layer 154 is present, a structure in which the active layer 154 is not present is also possible in some cases as described above.
  • the p-type semiconductor layer may be p-type GaN doped with Mg on the p-electrode side
  • the n-type semiconductor layer may be n-type GaN doped with Si on the n-electrode side of the p-type semiconductor layer.
  • the growth substrate 159 may be formed of a light-transmitting material, for example, sapphire (Al 2 O 3 ), GaN, ZnO, or AlO, but is not limited thereto.
  • the growth substrate 159 may be formed of a material suitable for semiconductor material growth (carrier wafer) or a material having excellent thermal conductivity.
  • the growth substrate 159 includes a conductive substrate or an insulating substrate, for example, a SiC substrate or Si, GaAs, GaP, InP, Ga 2 O 3 having higher thermal conductivity than a sapphire (Al 2 O 3 ) substrate. At least one of Si, GaAs, GaP, InP, Ga 2 O 3 can be used
  • the first conductivity type semiconductor layer 153 , the active layer 154 , and the second conductivity type semiconductor layer 155 are removed to form a plurality of semiconductor light emitting devices ( FIG. 5B ).
  • isolation is performed so that the plurality of semiconductor light emitting devices form a light emitting device array. That is, the first conductivity type semiconductor layer 153 , the active layer 154 , and the second conductivity type semiconductor layer 155 are vertically etched to form a plurality of semiconductor light emitting devices.
  • the active layer 154 and the second conductivity type semiconductor layer 155 are partially removed in the vertical direction to expose the first conductivity type semiconductor layer 153 to the outside.
  • the first conductive type semiconductor layer 153 is etched to form a plurality of semiconductor light emitting device arrays, and isolation may be performed.
  • second conductivity type electrodes 156 or p-type electrodes are respectively formed on one surface of the second conductivity type semiconductor layer 155 ( FIG. 5C ).
  • the second conductivity type electrode 156 may be formed by a deposition method such as sputtering, but is not limited thereto.
  • the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer are n-type semiconductor layers and p-type semiconductor layers, respectively, the second conductivity-type electrode 156 may be an n-type electrode.
  • the growth substrate 159 is removed to provide a plurality of semiconductor light emitting devices.
  • the growth substrate 159 may be removed using a laser lift-off (LLO) method or a chemical lift-off (CLO) method ( FIG. 5D ).
  • FIG. 5E a step of seating the semiconductor light emitting devices 150 on a substrate in a chamber filled with a fluid is performed.
  • the semiconductor light emitting devices 150 and the substrate are put into a chamber filled with a fluid, and the semiconductor light emitting devices 150 are self-assembled on the substrate using flow, gravity, surface tension, and the like.
  • the substrate may be an assembly substrate 161 .
  • the wiring board in a fluid chamber instead of the assembly board 161 to directly seat the semiconductor light emitting devices 150 on the wiring board.
  • the substrate is provided as the assembly substrate 161 to exemplify that the semiconductor light emitting devices 150 are seated.
  • Cells (not shown) in which the semiconductor light emitting devices 150 are inserted may be provided on the assembly substrate 161 so that the semiconductor light emitting devices 150 can be easily mounted on the assembly substrate 161 .
  • cells in which the semiconductor light emitting devices 150 are seated are formed on the assembly substrate 161 at positions where the semiconductor light emitting devices 150 are aligned with the wiring electrodes.
  • the semiconductor light emitting devices 150 are assembled to the cells while moving in the fluid.
  • the assembly substrate 161 may be referred to as a temporary substrate.
  • the present invention proposes a method and apparatus for minimizing the influence of gravity or frictional force and preventing non-specific binding in order to increase the transfer yield.
  • a magnetic material is disposed on the semiconductor light emitting device to move the semiconductor light emitting device using magnetic force, and the semiconductor light emitting device is seated at a predetermined position by using an electric field during the movement process.
  • FIG. 6 is a conceptual diagram illustrating an example of a self-assembly apparatus for a semiconductor light emitting device according to the present invention
  • FIG. 7 is a block diagram of the self-assembly apparatus of FIG. 6
  • 8A to 8E are conceptual views illustrating a process of self-assembling a semiconductor light emitting device using the self-assembly apparatus of FIG. 6
  • FIG. 9 is a conceptual diagram for explaining the semiconductor light emitting device of FIGS. 8A to 8E .
  • the self-assembly apparatus 160 of the present invention may include a fluid chamber 162 , a magnet 163 and a position control unit 164 .
  • the fluid chamber 162 has a space for accommodating a plurality of semiconductor light emitting devices.
  • the space may be filled with a fluid, and the fluid may include water as an assembly solution.
  • the fluid chamber 162 may be a water tank and may be configured as an open type.
  • the present invention is not limited thereto, and the fluid chamber 162 may be of a closed type in which the space is a closed space.
  • the fluid chamber 162 may be disposed such that an assembly surface of the substrate 161 on which the semiconductor light emitting devices 150 are assembled faces downward.
  • the substrate 161 may be transferred to an assembly position by a transfer unit, and the transfer unit may include a stage 165 on which the substrate is mounted. The position of the stage 165 is controlled by a controller, and through this, the substrate 161 may be transferred to the assembly position.
  • the assembly surface of the substrate 161 faces the bottom of the fluid chamber 162 .
  • the assembly surface of the substrate 161 is disposed to be immersed in the fluid in the fluid chamber 162 . Accordingly, the semiconductor light emitting device 150 moves to the assembly surface in the fluid.
  • the substrate 161 is an assembled substrate capable of forming an electric field, and may include a base portion 161a, a dielectric layer 161b, and a plurality of electrodes 161c.
  • the base portion 161a may be made of an insulating material, and the plurality of electrodes 161c may be a thin film or a thick film bi-planar electrode patterned on one surface of the base portion 161a.
  • the electrode 161c may be formed of, for example, a stack of Ti/Cu/Ti, Ag paste, ITO, or the like.
  • the dielectric layer 161b may be formed of an inorganic material such as SiO 2 , SiN x , SiON, Al 2 O 3 , TiO 2 , HfO 2 .
  • the dielectric layer 161b may be formed of a single layer or a multi-layer as an organic insulator.
  • the dielectric layer 161b may have a thickness of several tens of nm to several ⁇ m.
  • the substrate 161 according to the present invention includes a plurality of cells 161d partitioned by barrier ribs.
  • the cells 161d are sequentially arranged in one direction and may be made of a polymer material.
  • the partition walls 161e forming the cells 161d are shared with the neighboring cells 161d.
  • the partition wall 161e protrudes from the base portion 161a, and the cells 161d may be sequentially disposed along one direction by the partition wall 161e. More specifically, the cells 161d are sequentially arranged in the column and row directions, respectively, and may have a matrix structure.
  • the cells 161d have grooves for accommodating the semiconductor light emitting devices 150 , and the grooves may be spaces defined by the barrier ribs 161e.
  • the shape of the groove may be the same as or similar to that of the semiconductor light emitting device. For example, when the semiconductor light emitting device has a rectangular shape, the groove may have a rectangular shape. Also, when the semiconductor light emitting device has a circular shape, the grooves formed inside the cells may be circular.
  • each of the cells 161d is configured to accommodate a single semiconductor light emitting device. That is, one semiconductor light emitting device is accommodated in one cell.
  • the plurality of electrodes 161c may include a plurality of electrode lines disposed at the bottom of each of the cells 161d, and the plurality of electrode lines may extend to adjacent cells.
  • the plurality of electrodes 161c are disposed below the cells 161d, and different polarities are applied to each other to generate an electric field in the cells 161d.
  • the dielectric layer 161b may cover the plurality of electrodes 161c and the dielectric layer 161b may form the bottom of the cells 161d.
  • the electrodes of the substrate 161 are electrically connected to the power supply unit 171 .
  • the power supply unit 171 applies power to the plurality of electrodes 161c to generate the electric field.
  • the self-assembly apparatus may include a magnet 163 for applying a magnetic force to the semiconductor light emitting devices 150 .
  • the magnet 163 is spaced apart from the fluid chamber 162 to apply a magnetic force to the semiconductor light emitting devices 150 .
  • the magnet 163 may be disposed to face the opposite surface of the assembly surface of the substrate 161 , and the position of the magnet 163 is controlled by the position control unit 164 connected to the magnet 163 . .
  • the semiconductor light emitting device may include a magnetic material to move in the fluid by the magnetic field of the magnet 163 .
  • a semiconductor light emitting device 1050 including a magnetic material has a first conductivity type electrode 1052 , a second conductivity type electrode 1056 , and a first conductivity type electrode 1052 on which the first conductivity type electrode 1052 is disposed.
  • a type semiconductor layer 1053 , a second conductivity type semiconductor layer 1055 overlapping the first conductivity type semiconductor layer 1053 and provided with the second conductivity type electrode 1056 , and the first and second An active layer 1054 disposed between the conductive semiconductor layers 1053 and 1055 may be included.
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type
  • a semiconductor light emitting device without an active layer may be used.
  • the first conductivity type electrode 1052 may be generated after the semiconductor light emitting device 1050 is assembled on a wiring board by self-assembly or the like.
  • the second conductivity type electrode 1056 may include a magnetic material.
  • the magnetic material may mean a magnetic metal.
  • the magnetic material may be Ni, SmCo, or the like, and as another example, may include a material corresponding to at least one of Gd-based, La-based, and Mn-based materials.
  • the magnetic material may be provided in the second conductive type electrode 1056 in the form of particles.
  • a conductive electrode including a magnetic material one layer of the conductive electrode may be formed of a magnetic material.
  • the second conductivity type electrode 1056 of the semiconductor light emitting device 1050 may include a first layer 1056a and a second layer 1056b, where the first The first layer 1056a may include a magnetic material, and the second layer 1056b may include a metal material rather than a magnetic material.
  • the first layer 1056a including a magnetic material may be disposed to contact the second conductivity-type semiconductor layer 1055 .
  • the first layer 1056a is disposed between the second layer 1056b and the second conductivity type semiconductor layer 1055
  • the second layer 1056b may be a contact metal connected to the wiring of the wiring board.
  • the present invention is not necessarily limited thereto, and the magnetic material may be disposed on one surface of the first conductivity-type semiconductor layer 1053 .
  • the self-assembly device includes a magnet handler that can be moved automatically or manually in the x, y, and z axes on the upper portion of the fluid chamber 162 or rotates the magnet 163 . It can be provided with a motor that can make it. The magnet handler and the motor may constitute the position control unit 164 . Through this, the magnet 163 rotates in a direction parallel to the substrate 161 , clockwise or counterclockwise.
  • a light-transmitting bottom plate 166 may be formed in the fluid chamber 162 , and the semiconductor light emitting devices may be disposed between the bottom plate 166 and the substrate 161 .
  • An image sensor 167 may be disposed to face the bottom plate 166 to monitor the inside of the fluid chamber 162 through the bottom plate 166 .
  • the image sensor 167 is controlled by the controller 172 and may include an inverted type lens and a CCD to observe the assembly surface of the substrate 161 .
  • the self-assembly apparatus described above is made to use a combination of a magnetic field and an electric field, and when using this, the semiconductor light emitting devices can be seated at a predetermined position on the substrate by an electric field in the process of moving by a change in the position of the magnet. have.
  • the assembly process using the self-assembly apparatus described above will be described in more detail.
  • a plurality of semiconductor light emitting devices 1050 including a magnetic material are formed through the process described with reference to FIGS. 5A to 5C .
  • a magnetic material may be deposited in the process of forming the second conductivity type electrode of FIG. 5C .
  • the substrate 161 is transferred to an assembly position, and the semiconductor light emitting devices 1050 are put into the fluid chamber 162 ( FIG. 8A ).
  • the assembly position of the substrate 161 will be a position in which the fluid chamber 162 is disposed such that the assembly surface of the substrate 161 on which the semiconductor light emitting devices 1050 are assembled faces downward.
  • some of the semiconductor light emitting devices 1050 may sink to the bottom of the fluid chamber 162 , and some may float in the fluid.
  • some of the semiconductor light emitting devices 1050 may sink to the bottom plate 166 .
  • a magnetic force is applied to the semiconductor light emitting devices 1050 so that the semiconductor light emitting devices 1050 float in a vertical direction in the fluid chamber 162 ( FIG. 8B ).
  • the semiconductor light emitting devices 1050 float toward the substrate 161 in the fluid.
  • the original position may be a position deviated from the fluid chamber 162 .
  • the magnet 163 may be composed of an electromagnet, and in this case, electricity is supplied to the electromagnet to generate an initial magnetic force.
  • the separation distance between the assembly surface of the substrate 161 and the semiconductor light emitting devices 1050 may be controlled.
  • the separation distance may be controlled using the weight, buoyancy, and magnetic force of the semiconductor light emitting devices 1050 .
  • the separation distance may be several mm to several tens of ⁇ m from the outermost surface of the substrate.
  • a magnetic force is applied to the semiconductor light emitting devices 1050 so that the semiconductor light emitting devices 1050 move in one direction in the fluid chamber 162 .
  • the magnet 163 is moved in a horizontal direction, clockwise or counterclockwise with the substrate 161 ( FIG. 8C ).
  • the semiconductor light emitting devices 1050 move in a direction parallel to the substrate 161 at a position spaced apart from the substrate 161 by the magnetic force.
  • the semiconductor light emitting devices 1050 move in a direction perpendicular to the substrate 161 by the electric field while the semiconductor light emitting devices 1050 are moving in a direction horizontal to the substrate 161 , so that the installed in the set position.
  • an electric field is generated by supplying power to the bi-planar electrode of the substrate 161 , and using this, it is induced to be assembled only at a preset position. That is, the semiconductor light emitting devices 1050 are self-assembled at the assembly position of the substrate 161 using the selectively generated electric field. To this end, cells in which the semiconductor light emitting devices 1050 are inserted may be provided on the substrate 161 .
  • the unloading process of the substrate 161 is performed, and the assembly process is completed.
  • the substrate 161 is an assembly substrate
  • a post-process for realizing a display device in which the arrayed semiconductor light emitting devices are transferred to a wiring substrate as described above may be performed.
  • the magnets so that the semiconductor light emitting devices 1050 remaining in the fluid chamber 162 fall to the bottom of the fluid chamber 162 .
  • the 163 may be moved in a direction away from the substrate 161 ( FIG. 8D ).
  • the magnet 163 is an electromagnet
  • the semiconductor light emitting devices 1050 remaining in the fluid chamber 162 may fall to the bottom of the fluid chamber 162 when power supply is stopped.
  • the recovered semiconductor light emitting devices 1050 can be reused.
  • the self-assembly apparatus and method described above use a magnetic field to concentrate distant parts near a predetermined assembly site in order to increase the assembly yield in fluidic assembly, and apply a separate electric field to the assembly site to selectively parts only at the assembly site. to be assembled.
  • the assembly substrate is placed on the upper part of the water tank and the assembly surface is directed downward to minimize the effect of gravity due to the weight of the parts and prevent non-specific binding to eliminate defects. That is, in order to increase the transfer yield, the assembly substrate is placed on the upper part to minimize the effect of gravity or frictional force and prevent non-specific binding.
  • the present invention it is possible to convert a semiconductor light emitting device into a large amount of pixels on a small-sized wafer and then transfer it to a large-area substrate. Through this, it is possible to manufacture a large-area display device at a low cost.
  • the present invention relates to a display device having a structure capable of transferring semiconductor light emitting devices at high speed through the self-assembly described above.
  • the substrate to which the semiconductor light emitting devices are transferred through self-assembly may be a substrate on which wiring is formed.
  • a display device driven by a passive matrix (PM) method will be described, but it may also be driven by an active matrix (AM) method.
  • FIG. 10 and 11 are cross-sectional views of a display apparatus according to a first embodiment of the present invention
  • FIG. 12 is a cross-sectional view of a display apparatus according to a second embodiment of the present invention.
  • the display apparatus 1000 includes semiconductor light emitting devices 1050 ′ and a substrate 1100 in which the semiconductor light emitting devices 1050 ′ are accommodated.
  • the substrate 1100 includes a wiring electrode 1170 electrically connected to the semiconductor light emitting devices 1050 ′.
  • the substrate 1100 includes a base part 1110 , assembly electrodes 1120 , a dielectric layer 1130 , a partition wall part 1150 , and a planarization layer 1160 .
  • the base 1110 may be a base layer on which a structure is formed through the entire process.
  • the base 1110 may include sapphire, glass, silicon, or the like, or polyimide (PI) to implement flexibility.
  • PI polyimide
  • any insulating and flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET) may be used.
  • the base 1110 may be made of a transparent material or an opaque material.
  • the assembly electrodes 1120 may be line-shaped electrodes extending in one direction.
  • the assembly electrodes 1120 may be formed of a plurality of lines and disposed on the base unit 1110 at predetermined intervals.
  • a voltage signal for forming an electric field in the substrate 1100 is applied to the assembly electrodes 1120 .
  • the assembled electrodes 1120 may be formed of a non-resistive metal such as Al, Mo, Cu, Ag, Ti, or an alloy selected from these.
  • the assembled electrodes 1120 are formed on the base 1110 by depositing the metal material through sputtering, forming a PR pattern, and then etching a region where the PR pattern is not formed to be predetermined on the base 1110 . It can be patterned at intervals. An interval between the assembled electrodes 1120 may be several to several tens of ⁇ m.
  • the remaining PR pattern is removed through an ashing process, typically O 2 gas may be used in the ashing process.
  • the dielectric layer 1130 may be formed to cover the assembly electrodes 1120 .
  • the dielectric layer 1130 forms a bottom surface of the cell 1140 on which the semiconductor light emitting device 1050 ′ is mounted, and electrically insulates the semiconductor light emitting device 1050 ′ from the assembly electrodes 1120 .
  • the dielectric layer 1130 may be made of an inorganic material such as SiO 2 , SiN x , Al 2 O 3 , TiO 2 , and HfO 2 having excellent insulating properties and low light absorption.
  • the barrier rib portion 1150 may be formed on the dielectric layer 1130 while forming the cell 1140 on which the semiconductor light emitting devices 1050 ′ are mounted.
  • the cells 1140 may be formed along the extension direction of the assembly electrodes 1120 and may be disposed in a matrix arrangement as a whole. Also, the cell 1140 may overlap two adjacent assembly electrodes 1120 at the same time. Therefore, when a voltage signal is applied to the assembled electrodes 1120 , an electric field may be strongly formed inside the cell 1140 .
  • the partition wall part 1150 may be formed of a multi-layer structure of the first partition wall part 1151 and the second partition wall part 1152 .
  • the first partition wall part 1151 may be formed on the dielectric layer 1130
  • the second partition wall part 1152 may be formed to cover the first partition wall part 1151 .
  • the second partition wall part 1152 may be formed to completely cover the upper surface and side surfaces of the first partition wall part 1151 based on the stacking direction of the substrate 1100 . Accordingly, the second partition wall portion 1152 may form an inner surface of the cell 1140 .
  • the first partition wall portion 1151 and the second partition wall portion 1152 may include fine patterns 1153 and 1154 .
  • the fine pattern 1154 of the second barrier rib part 1152 is for reducing the frictional force acting between the surface of the substrate 1110 and the semiconductor light emitting device 1050' during self-assembly, and
  • the fine pattern 1153 may serve as a basis for forming the fine pattern 1154 on the second partition wall portion 1152 . That is, the fine pattern 1154 of the second partition wall portion 1152 may be formed along the minute pattern 1153 of the first partition wall portion 1151 .
  • the first partition wall portion 1151 may be formed of a metal material and may have a thickness of several nm.
  • the fine pattern 1153 of the first partition wall part 1151 may be formed in various shapes.
  • the first partition wall portion 1151 may form a fine pattern 1153 by depositing a metal material in the form of a thin film as shown in FIG. 11 .
  • the first partition wall portion 1151 may form a fine pattern 1153 by depositing metal particles p in an island shape as shown in FIG. 12 .
  • the metal particles p may be nanoparticles having a particle diameter of a nano size.
  • the fine pattern 1153 of the first partition wall part 1151 may have a different pattern depending on the deposition type of the metal material.
  • the first partition wall part 1151 is formed of a metal material, an electric field leaking from the assembly electrodes 1120 to a region other than the cell 1140 , for example, an upper portion of the partition wall part 1150 may be shielded. . Accordingly, it is possible to prevent a phenomenon in which the semiconductor light emitting devices 1050 ′ are incorrectly assembled in a region other than the cell 1140 during self-assembly.
  • the second partition wall part 1152 may be formed to cover the first partition wall part 1151 along the fine pattern 1153 of the first partition wall part 1151 . Accordingly, the fine pattern 1153 of the first barrier rib part 1151 and the fine pattern 1154 of the second barrier rib part 1152 may be formed in a similar shape.
  • the second partition wall part 1152 may be formed of an insulating material.
  • the second partition wall part 1152 may be formed of a polymer material such as PAC or PI or an inorganic material such as SiO 2 and SiN x .
  • the second partition wall portion 1152 may be formed to a thickness of several ⁇ m.
  • the partition wall part 1150 may be formed through the following process.
  • the barrier rib portion 1150 including the fine patterns 1153 and 1154 as shown in FIGS. 10 and 11 , a metal material is deposited in the form of a thin film on the dielectric layer 1130 and then the fine pattern 1153 is performed through a photolithography process. After forming a first barrier rib portion 1151 including 1152) may be performed.
  • the PR pattern may include a pattern corresponding to the micropatterns 1153 and 1154 and a pattern for forming the cell 1140 .
  • the barrier rib portion 1150 including the fine patterns 1153 and 1154 as shown in FIG. 12 metal particles p are deposited on the dielectric layer 1130 in the form of an island to form the first barrier rib portion ( After forming the first barrier rib 1151 and depositing an organic or inorganic insulating material on the first barrier rib 1151 to form the second barrier rib 1152 , a photolithography process may be performed.
  • the PR pattern may include a pattern for forming the cell 1140 . That is, when the first barrier rib portion 1151 is formed using the metal particles p, the photolithography process is performed only once, so there is an advantage in terms of process simplification.
  • the partition wall part 1150 is not limited to the above-described embodiment, and may be formed through various methods. In addition, the thickness and the fine pattern of the partition wall part 1150 shown in the drawings are shown for explanation and do not correspond to the actual structure.
  • the substrate 1100 is transferred to the assembly position for self-assembly in a state in which the assembly electrodes 1120 , the dielectric layer 1130 , and the partition wall part 1150 are formed on the base part 1110 , and the semiconductor through self-assembly
  • the light emitting devices 1050 ′ may be seated inside the cell 1140 formed by the barrier rib 1150 .
  • the fine pattern 1154 is formed on the surface of the second barrier rib 1152, the frictional force between the semiconductor light emitting device 1050' and the substrate 1100 is reduced, so that the semiconductor light emitting devices 1050' are formed on the substrate ( 1100), the adsorption to the surface is improved and the semiconductor light emitting devices 1050' can be transferred at high speed.
  • the planarization layer 1160 may be formed on the second partition wall part 1152 while filling the inside of the cell 1140 . That is, the planarization layer 1160 may be formed on the substrate 1100 after the semiconductor light emitting device 1050 ′ is seated in the cell 1140 through self-assembly. Also, the planarization layer 1160 may be formed of a light-transmitting insulating material.
  • the fine patterns 1153 and 1154 may be formed at the interface between the first partition wall part 1151 and the second partition wall part 1152 and at the interface between the second partition wall part 1152 and the planarization layer 1160, respectively.
  • each interface refers to upper surfaces of the first and second barrier ribs 1151 and 1152 based on the stacking direction of the substrate 1100 .
  • a wiring electrode 1170 may be formed on the planarization layer 1160 .
  • the wiring electrode 1170 may be an electrode electrically connected to the semiconductor light emitting device 1050 ′ to turn on the semiconductor light emitting device 1050 ′.
  • the wiring electrode 1170 includes a second electrode 1171 connected to the second conductive electrode 1056' of the semiconductor light emitting device 1050' and a first conductive electrode 1052' of the semiconductor light emitting device 1050'. It may include a first electrode 1172 connected to.
  • the semiconductor light emitting device 1050' may be a symmetrical horizontal type semiconductor light emitting device 1050'.
  • the semiconductor light emitting device 1050' may have a polygonal or preferably spherical shape having a symmetrical structure, and the first conductive type electrode 1052' may have a structure surrounding the second conductive type electrode 1056'.
  • the second conductivity type electrode 1056 ′ corresponds to the light emitting surface, and a transparent electrode such as ITO. can be formed with
  • a connection portion of the second electrode 1171 connected to the second conductivity-type electrode 1056 ′ may also be formed of a transparent electrode.
  • the semiconductor light emitting device 1050 ′ may include a magnetic material (not shown) to be induced by a magnetic field during self-assembly and include a passivation layer 1057 ′ surrounding the surface. A portion of the passivation layer 1057 ′ covering the second conductivity type electrode 1056 ′ and the first conductivity type electrode 1052 ′ may be removed during the wiring process.
  • Other descriptions of the structure and materials of the semiconductor light emitting device 1050' are replaced with the above descriptions.
  • FIG. 13 and 14 are cross-sectional views of a display device according to a third embodiment of the present invention.
  • the display apparatus 2000 includes the semiconductor light emitting devices 2050 ′ and the substrate 2100 in which the semiconductor light emitting devices 2050 ′ are accommodated, as in the above-described example.
  • the substrate 2100 includes a wiring electrode 2170 electrically connected to the semiconductor light emitting devices 2050 ′.
  • the substrate 2100 includes a base portion 2110 , assembly electrodes 2120 , a dielectric layer 2130 , a partition wall portion 2150 , and a planarization layer 2160 .
  • the display apparatus 2000 is different from the examples of FIGS. 10 to 12 described above in that the fine pattern 2111 is formed on the base part 2110 itself.
  • the base part 2110 may include a fine pattern 2111 on one surface on which the assembly electrodes 2120 are disposed.
  • the fine pattern 2111 of the base part 2110 may be formed through a process such as texturing, dry etching, or chemical etching. Chemical etching may be performed using a metal.
  • the assembly electrodes 2120 are disposed on the base part 2110 at predetermined intervals along the micro-pattern 2111 of the base part 2110, and the dielectric layer 2130 has a micro pattern ( It may be formed to cover the assembly electrodes 2120 along 2111 , and both the assembly electrodes 2120 and the dielectric layer 2130 may include fine patterns 2121 and 2131 . Furthermore, the first partition wall part 2151 and the second partition wall part 2152 may also include fine patterns 2153 and 2154 . In this case, the process of forming the assembly electrodes 2120 , the dielectric layer 2130 , and the barrier rib part 2150 on the base part 2110 may be the same as the above-described embodiment, and the exposure time, the intensity of the light source, etc. Some conditions may be applied with appropriate changes.
  • this structure forms the micropattern 2111 on the base part 2110 itself, in order to reduce the contact area with the semiconductor light emitting device 1050', which is the final purpose, for forming the micropattern 2154 on the second partition wall part 2152.
  • the process is simplified. That is, when the fine pattern 2111 is formed on the base 2110 , the components formed on the base 2110 are formed along the fine pattern 2111 of the base 2110 , so a photolithography process for patterning There is no need to further roughen
  • the fine pattern 2131 of the dielectric layer 2130 forming the bottom surface of the cell 2140 on which the semiconductor light emitting device 2050 ′ is seated reflects the light generated by the semiconductor light emitting device 2050 ′ and emitted toward the rear surface. Since the luminous efficiency of the display device 2000 may be improved.
  • a micro pattern 2058 having a shape corresponding to the micro pattern 2131 of the dielectric layer 2130 may be formed on one surface of the semiconductor light emitting devices 2050 ′ in contact with the dielectric layer 2030 .
  • the semiconductor light emitting device A contact area between the device 2050 ′ and the dielectric layer 2130 may be maximized. Maximization of the contact area may supplement the fixing force of the semiconductor light emitting device 2050 ′ to the substrate 2100 in a post process of forming wiring after self-assembly.
  • the display device using the semiconductor light emitting device described above is not limited to the configuration and method of the above-described embodiments, and the embodiments may be configured by selectively combining all or part of each embodiment so that various modifications can be made. may be

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Abstract

본 발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들이 수용되며 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부를 포함하며, 상기 격벽부는, 금속 물질로 형성된 제1 격벽부 및 절연 물질로 형성된 제2 격벽부를 포함하며, 상기 제1 격벽부 및 제2 격벽부는 미세 패턴을 포함하는 것을 특징으로 한다.

Description

반도체 발광소자를 이용한 디스플레이 장치
본 발명은 반도체 발광소자를 이용한 디스플레이 장치에 관한 것으로 특히, 수 내지 수십 ㎛ 크기의 반도체 발광소자를 이용한 디스플레이 장치에 관한 것이다.
최근에는 디스플레이 기술분야에서 대면적 디스플레이를 구현하기 위하여, 액정 디스플레이(LCD), 유기 발광소자 디스플레이(OLED), 그리고 마이크로 LED 디스플레이 등이 경쟁하고 있다.
이들 중 100 ㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자(마이크로 LED)를 이용한 디스플레이는 편광판 등을 사용하여 빛을 흡수하지 않기 때문에 매우 높은 효율을 제공할 수 있다.
그러나 마이크로 LED 디스플레이의 경우 대면적을 구현하기 위해서는 수백만 개의 반도체 발광소자들을 필요로 하기 때문에 다른 기술들에 비해 소자들을 전사하는 것이 어려운 문제가 있다.
마이크로 LED의 전사공정으로 현재 개발되고 있는 기술은 픽앤플레이스(pick & place), 레이저 리프트 오프법(Laser Lift-Off, LLO) 또는 자가조립 등이 있다. 이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 스스로 위치를 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 가장 유리한 방식이다.
한편, 자가조립 방식에는 제품으로 사용될 기판에 반도체 발광소자들을 직접 전사하는 방식과, 조립용 기판에 반도체 발광소자들을 전사한 후 다시 제품으로 사용될 기판으로 전사하는 방식이 있다. 전자는 전사공정을 1회 거치므로 공정 측면에서 효율적이고, 후자는 조립용 기판에 자가조립을 위한 구조를 제한없이 추가할 수 있는 장점이 있어 두 방식이 선택적으로 사용되고 있다.
본 발명은 반도체 발광소자들을 고속으로 전사할 수 있는 구조의 디스플레이 장치를 구현하는 것을 목적으로 한다.
본 발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들이 수용되며 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부를 포함하며, 상기 격벽부는, 상기 유전체층 상에 형성된 제1 격벽부 및 상기 제1 격벽부를 덮도록 형성된 제2 격벽부를 포함하며, 상기 제1 격벽부 및 제2 격벽부는 미세 패턴을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 제2 격벽부는 상기 제1 격벽부의 미세 패턴을 따라 상기 제1 격벽부를 덮도록 형성되는 것을 특징으로 한다.
본 발명에 따르면, 상기 미세 패턴은 상기 제1 격벽부 및 제2 격벽부의 계면에 형성되는 것을 특징으로 한다.
본 발명에 따르면, 상기 셀 내부를 채우면서 상기 제2 격벽부 상에 형성되는 평탄화층을 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 미세 패턴은 상기 제2 격벽부 및 평탄화층의 계면에 형성되는 것을 특징으로 한다.
본 발명에 따르면, 상기 제1 격벽부는 금속 물질로 형성되고, 상기 제2 격벽부는 절연 물질로 형성되는 것을 특징으로 한다.
본 발명에 따르면, 상기 격벽부는 상기 조립 전극들과 오버랩 되도록 형성되는 것을 특징으로 한다.
본 발명에 따르면, 상기 제2 격벽부는 상기 셀의 내측면을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 상기 베이스부는 상기 조립 전극들이 배치되는 일면에 미세 패턴을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 조립 전극들은 상기 베이스부의 미세 패턴을 따라 상기 베이스부 상에 배치되고, 상기 유전체층은 상기 베이스부의 미세 패턴을 따라 상기 조립 전극들을 덮도록 형성되는 것을 특징으로 한다.
본 발명에 따르면, 상기 반도체 발광소자들은 상기 유전체층과 접촉하는 면에 상기 유전체층의 미세 패턴과 대응되는 형상의 미세 패턴을 포함하는 것을 특징으로 한다.
본 발명에 따른 디스플레이 장치는 격벽부에 미세 패턴을 형성함으로써 자가조립 시 반도체 발광소자들이 이동하면서 기판의 표면에 흡착되는 현상을 개선하고, 반도체 발광소자들을 고속으로 전사할 수 있다.
또한, 금속 물질로 형성된 제1 격벽부는 누설되는 전기장을 차폐하여 반도체 발광소자들이 셀 이외의 영역에 오조립 되는 현상을 방지할 수 있다.
또한, 베이스부에 미세 패턴을 형성하는 경우, 반도체 발광소자에서 생성되어 후면으로 방출되는 빛을 전면으로 반사시켜 발광 효율이 개선될 수 있다.
또한, 베이스부에 미세 패턴을 형성하는 경우, 베이스부와 접촉하는 반도체 발광소자의 일면에 베이스부에 대응되는 미세 패턴을 형성함으로써 반도체 발광소자와 베이스부 사이의 접촉 면적을 극대화할 수 있다.
도 1은 본 발명의 반도체 발광소자를 이용한 디스플레이 장치의 일 실시예를 나타내는 개념도이다.
도 2는 도 1의 디스플레이 장치의 A 부분의 부분 확대도이다.
도 3은 도 2의 반도체 발광소자의 확대도이다.
도 4는 도 2의 반도체 발광소자의 다른 실시예를 나타내는 확대도이다.
도 5a 내지 도 5e는 전술한 반도체 발광소자를 제작하는 새로운 공정을 설명하기 위한 개념도이다.
도 6은 본 발명에 따른 반도체 발광소자의 자가조립 장치의 일 예를 나타내는 개념도이다.
도 7은 도 6의 자가조립 장치의 블록 다이어그램이다.
도 8a 내지 도 8e는 도 6의 자가조립 장치를 이용하여 반도체 발광소자를 자가조립 하는 공정을 나타내는 개념도이다.
도 9는 도 8a 내지 도 8e의 반도체 발광소자를 설명하기 위한 개념도이다.
도 10 및 도 11은 본 발명의 제1 실시예에 따른 디스플레이 장치의 단면도들이다.
도 12는 본 발명의 제2 실시예에 따른 디스플레이 장치의 단면도이다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 디스플레이 장치의 단면도들이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 “모듈” 및 “부”는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것으로 해석되어서는 아니된다.
또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 “상(on)”에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있는 것으로 이해할 수 있을 것이다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰(mobile phone), 스마트폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistant), PMP(portable multimedia player), 네비게이션, 슬레이트 PC(slate PC), 테블릿 PC(tablet PC), 울트라북(ultrabook), 디지털 TV(digital TV), 데스크톱 컴퓨터(desktop computer) 등이 포함될 수 있다. 그러나 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태라도 디스플레이를 포함할 수 있다면 적용될 수 있다.
도 1은 본 발명의 반도체 발광소자를 이용한 디스플레이 장치의 일 실시예를 나타내는 개념도이고, 도 2는 도 1의 디스플레이 장치의 A 부분의 부분 확대도이고, 도 3은 도 2의 반도체 발광소자의 확대도이며, 도 4는 도 2의 반도체 발광소자의 다른 실시예를 나타내는 확대도이다.
도시에 의하면, 디스플레이 장치(100)의 제어부에서 처리되는 정보는 디스플레이 모듈(140)에서 출력될 수 있다. 상기 디스플레이 모듈(140)의 테두리를 감싸는 폐루프 형태의 케이스(101)가 상기 디스플레이 장치(100)의 베젤을 형성할 수 있다.
상기 디스플레이 모듈(140)은 영상이 표시되는 패널(141)을 구비하고, 상기 패널(141)은 마이크로 크기의 반도체 발광소자(150)와 상기 반도체 발광소자(150)가 장착되는 배선기판(110)을 구비할 수 있다.
상기 배선기판(110)에는 배선이 형성되어 상기 반도체 발광소자(150)의 n형 전극(152) 및 p형 전극(156)과 연결될 수 있다. 이를 통하여, 상기 반도체 발광소자(150)는 자발광하는 개별화소로서 상기 배선기판(110) 상에 구비될 수 있다.
상기 패널(141)에 표시되는 영상은 시각 정보로서, 매트릭스 형태로 배치되는 단위 화소(sub-pixel)의 발광이 상기 배선을 통하여 독자적으로 제어됨에 의하여 구현된다.
본 발명에서는 전류를 빛으로 변환시키는 반도체 발광소자(150)의 일 종류로서 마이크로 LED(Light Emitting Diode)를 예시한다. 상기 마이크로 LED는 100 ㎛ 이하의 작은 크기로 형성되는 발광 다이오드가 될 수 있다. 상기 반도체 발광소자(150)는 청색, 적색 및 녹색이 발광영역에 각각 구비되어 이들의 조합에 의하여 단위 화소가 구현될 수 있다. 즉, 상기 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미하며, 상기 단위 화소 내에 적어도 3개의 마이크로 LED가 구비될 수 있다.
보다 구체적으로, 도 3을 참조하면, 상기 반도체 발광소자(150)는 수직형 구조가 될 수 있다.
예를 들어, 상기 반도체 발광소자(150)는 질화 갈륨(GaN)을 주로 하여 인듐(In) 및/또는 알루미늄(Al)이 함께 첨가되어 청색을 비롯한 다양한 빛을 발광하는 고출력의 발광 소자로 구현될 수 있다.
이러한 수직형 반도체 발광소자(150)는 p형 전극(156), p형 전극(156) 상에 형성된 p형 반도체층(155), p형 반도체층(155) 상에 형성된 활성층(154), 활성층(154) 상에 형성된 n형 반도체층(153) 및 n형 반도체층(153) 상에 형성된 n형 전극(152)을 포함한다. 이 경우, 하부에 위치한 p형 전극(156)은 배선기판(110)의 p전극과 전기적으로 연결될 수 있고, 상부에 위치한 n형 전극(152)은 반도체 발광소자(150)의 상측에서 n전극과 전기적으로 연결될 수 있다. 이러한 수직형 반도체 발광소자(150)는 전극을 상/하로 배치할 수 있으므로, 칩 사이즈를 줄일 수 있다는 큰 강점을 가지고 있다.
다른 예로서, 도 4를 참조하면, 상기 반도체 발광소자는 플립 칩 타입(flip chip type)의 발광소자가 될 수 있다.
이러한 예로서, 상기 반도체 발광소자(250)는 p형 전극(256), p형 전극(256)이 형성되는 p형 반도체층(255), p형 반도체층(255) 상에 형성된 활성층(254), 활성층(254) 상에 형성된 n형 반도체층(253) 및 n형 반도체층(253) 상에서 p형 전극(256)과 수평 방향으로 이격 배치되는 n형 전극(252)을 포함한다. 이 경우, p형 전극(256)과 n형 전극(252)은 모두 반도체 발광소자(250)의 하부에서 배선기판(110)의 p전극 및 n전극과 전기적으로 연결될 수 있다.
상기 수직형 반도체 발광소자(150)와 수평형 반도체 발광소자(250)는 각각 녹색 반도체 발광소자, 청색 반도체 발광소자 및 적색 반도체 발광소자가 될 수 있다. 녹색 반도체 발광소자와 청색 반도체 발광소자의 경우에 질화 갈륨(GaN)을 주로 하여 인듐(In) 및/또는 알루미늄(Al)이 함께 첨가되어 녹색이나 청색의 빛을 발광하는 고출력의 발광소자로 구현될 수 있다. 이러한 예로서, 상기 반도체 발광소자는 n-Gan, p-Gan, AlGaN, InGaN 등 다양한 계층으로 형성되는 질화갈륨 박막이 될 수 있으며, 구체적으로 상기 p형 반도체층은 p-type GaN이고, 상기 n형 반도체층은 n-type GaN이 될 수 있다. 다만, 적색 반도체 발광소자의 경우에는 상기 p형 반도체층은 p-type GaAs이고, 상기 n형 반도체층은 n-type GaAs가 될 수 있다.
또한, 상기 p형 반도체층은 p전극 쪽은 Mg가 도핑된 p-type GaN이고, n형 반도체층은 n전극쪽은 Si가 도핑된 n-type GaN이 될 수 있다. 이 경우에, 전술한 반도체 발광소자들은 활성층이 없는 반도체 발광소자가 될 수 있다.
한편, 도 1 내지 도 4를 참조하면, 상기 발광 다이오드가 매우 작기 때문에 상기 디스플레이 패널을 자발광하는 단위화소가 고정세로 배열될 수 있으며, 이를 통하여 고화질의 디스플레이 장치가 구현될 수 있다.
상기에서 설명된 본 발명의 반도체 발광소자를 이용한 디스플레이 장치에서는 웨이퍼 상에 성장되어 메사(mesa) 및 아이솔레이션(isolation)을 통하여 형성된 반도체 발광소자가 개별 화소로 이용된다.
이 경우, 마이크로 크기의 반도체 발광소자(150)는 웨이퍼에 상기 디스플레이 패널의 기판 상의 기설정된 위치로 전사되어야 한다. 이러한 전사 기술로 픽앤플레이스(pick & place)가 있으나 성공률이 낮고 매우 많은 시간이 요구된다. 다른 예로서, 스탬프나 롤을 이용하여 한 번에 여러 개의 소자를 전사하는 기술이 있으나 수율에 한계가 있어 대화면의 디스플레이에는 적합하지 않다.
본 발명에서는 이러한 문제를 해결할 수 있는 디스플레이 장치의 새로운 제조방법 및 제조장치를 제시한다.
이를 위하여, 먼저, 디스플레이 장치의 새로운 제조방법에 대하여 살펴본다. 도 5a 내지 도 5e는 전술한 반도체 발광소자를 제작하는 새로운 공정을 설명하기 위한 개념도들이다.
본 명세서에서는 패시브 매트릭스(Passive Matrix, PM) 방식의 반도체 발광소자를 이용한 디스플레이 장치를 예시한다. 다만, 이하에서 설명되는 예시는 액티브 매트릭스(Active Matrix, AM) 방식의 반도체 발광소자에도 적용 가능하다. 또한, 이하에서는 수평형 반도체 발광소자를 자가조립 하는 방식에 대하여 예시하나, 이는 수직형 반도체 발광소자를 자가조립 하는 방식에도 적용 가능하다.
먼저, 제조방법에 의하면, 성장기판(159) 상에 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 각각 성장시킨다(도 5a).
제1 도전형 반도체층(153)이 성장하면, 다음은 상기 제1 도전형 반도체층(153) 상에 활성층(154)을 성장시키고, 다음으로 상기 활성층(154) 상에 제2 도전형 반도체층(155)을 성장시킨다. 이와 같이, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 순차적으로 성장시키면 도 5a에 도시된 것과 같이 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)이 적층 구조를 형성한다.
이 경우에, 상기 제1 도전형 반도체층(153)은 p형 반도체층이 될 수 있으며, 상기 제2 도전형 반도체층(155)은 n형 반도체층이 될 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니며, 제1 도전형이 n형이 되고 제2 도전형이 p형이 되는 예시도 가능하다.
또한, 본 실시예에서는 활성층(154)이 존재하는 경우를 예시하나 전술한 바와 같이 경우에 따라 활성층(154)이 없는 구조도 가능하다. 이러한 예로서, 상기 p형 반도체층은 p전극 쪽은 Mg가 도핑된 p-type GaN이고, n형 반도체층은 n전극쪽은 Si가 도핑된 n-type GaN이 될 수 있다.
성장기판(159)(웨이퍼)은 광투과성 재질, 예를 들어, 사파이어(Al 2O 3), GaN, ZnO, AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다. 또한, 성장기판(159)은 반도체 물질 성장에 적합한 물질(캐리어 웨이퍼)로 형성되거나 열전도성이 뛰어난 물질로 형성될 수 있다. 성장기판(159)은 전도성 기판 또는 절연성 기판을 포함하며, 예를 들어 사파이어(Al 2O 3) 기판에 비해 열전도성이 큰 SiC 기판 또는 Si, GaAs, GaP, InP, Ga 2O 3 중 적어도 하나를 사용할 수 있다.
다음으로, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)의 적어도 일부를 제거하여 복수의 반도체 발광소자를 형성한다(도 5b).
보다 구체적으로, 복수의 반도체 발광소자들이 발광소자 어레이를 형성하도록 아이솔레이션(isolation)을 수행한다. 즉, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 수직 방향으로 식각하여 복수의 반도체 발광소자를 형성한다.
만약, 수평형 반도체 발광소자를 형성하는 경우라면, 상기 활성층(154) 및 제2 도전형 반도체층(155)은 수직 방향으로 일부가 제거되어 상기 제1 도전형 반도체층(153)이 외부로 노출되는 메사(mesa) 공정과 이후에 제1 도전형 반도체층(153)을 식각하여 복수의 반도체 발광소자 어레이를 형성하는 아이솔레이션(isolation)이 수행될 수 있다.
다음으로, 상기 제2 도전형 반도체층(155)의 일면 상에 제2 도전형 전극(156 또는 p형 전극)을 각각 형성한다(도 5c). 상기 제2 도전형 전극(156)은 스퍼터링 등의 증착 방법으로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다만, 제1 도전형 반도체층과 제2 도전형 반도체층이 각각 n형 반도체층과 p형 반도체층인 경우에는, 상기 제2 도전형 전극(156)은 n형 전극이 되는 것도 가능하다.
그 다음에, 상기 성장기판(159)을 제거하여 복수의 반도체 발광소자를 구비한다. 예를 들어, 성장기판(159)은 레이저 리프트 오프법(Laser Lift-Off, LLO) 또는 화학적 리프트 오프법(Chemical Lift-Off, CLO)을 이용하여 제거할 수 있다(도 5d).
이후에, 유체가 채워진 챔버에서 반도체 발광소자들(150)이 기판에 안착되는 단계가 진행된다(도 5e).
예를 들어, 유체가 채워진 챔버 속에 상기 반도체 발광소자들(150) 및 기판을 넣고 유동, 중력, 표면 장력 등을 이용하여 상기 반도체 발광소자들(150)이 상기 기판에 스스로 조립되도록 한다. 이 경우, 상기 기판은 조립기판(161)이 될 수 있다.
다른 예로서, 상기 조립기판(161) 대신에 배선기판을 유체 챔버에 넣어 상기 반도체 발광소자들(150)을 배선기판에 바로 안착시키는 것도 가능하다. 다만, 설명의 편의상 본 발명에서는 기판이 조립기판(161)으로 구비되어 반도체 발광소자들(150)이 안착되는 것을 예시한다.
반도체 발광소자들(150)이 조립 기판(161)에 용이하게 안착될 수 있도록 상기 조립 기판(161)에는 상기 반도체 발광소자들(150)이 끼워지는 셀들(미도시)이 구비될 수 있다. 구체적으로, 상기 조립기판(161)에는 상기 반도체 발광소자들(150)이 배선전극에 얼라인(align)되는 위치에 상기 반도체 발광소자들(150)이 안착되는 셀들이 형성된다. 상기 반도체 발광소자들(150)은 상기 유체 내에서 이동하다가 상기 셀들에 조립된다.
상기 조립기판(161)에 복수의 반도체 발광소자들(150)이 안착된 후, 상기 조립기판(161)의 반도체 발광소자들(150)을 배선기판으로 전사하면 대면적의 전사가 가능하게 된다. 따라서, 상기 조립기판(161)은 임시기판으로 지칭될 수 있다.
한편, 상기에서 설명된 자가조립 방법을 대화면 디스플레이의 제조에 적용하 기 위해서는 전사 수율을 높여야만 한다. 본 발명에서는 전사 수율을 높이기 위하여 중력이나 마찰력의 영향을 최소화하고, 비특이적 결합을 막는 방법과 장치를 제안한다.
이 경우, 본 발명에 따른 디스플레이 장치는 반도체 발광소자에 자성체를 배치시켜 자기력을 이용하여 반도체 발광소자를 이동시키고, 이동 과정에서 전기장을 이용하여 상기 반도체 발광소자를 기설정된 위치에 안착시킨다. 이하에서는, 첨부된 도면과 함께 이러한 전사 방법과 장치에 대하여 보다 구체적으로 살펴본다.
도 6은 본 발명에 따른 반도체 발광소자의 자가조립 장치의 일 예를 나타내는 개념도이고, 도 7은 도 6의 자가조립 장치의 블록 다이어그램이다. 또한, 도 8a 내지 도 8e는 도 6의 자가조립 장치를 이용하여 반도체 발광소자를 자가조립 하는 공정을 나타내는 개념도이며, 도 9는 도 8a 내지 도 8e의 반도체 발광소자를 설명하기 위한 개념도이다.
도 6 및 도 7의 도시에 의하면, 본 발명의 자가조립 장치(160)는 유체 챔버(162), 자석(163) 및 위치 제어부(164)를 포함할 수 있다.
상기 유체 챔버(162)는 복수의 반도체 발광소자들을 수용하는 공간을 구비한다. 상기 공간에는 유체가 채워질 수 있으며, 상기 유체는 조립용액으로서 물 등을 포함할 수 있다. 따라서, 상기 유체 챔버(162)는 수조가 될 수 있으며, 오픈형으로 구성될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 상기 유체 챔버(162)는 상기 공간이 닫힌 공간으로 이루어지는 클로즈형이 될 수 있다.
상기 유체 챔버(162)에는 기판(161)의 상기 반도체 발광소자들(150)이 조립되는 조립면이 아래를 향하도록 배치될 수 있다. 예를 들어, 상기 기판(161)은 이송부에 의하여 조립위치로 이송되며, 상기 이송부는 기판이 장착되는 스테이지(165)를 구비할 수 있다. 상기 스테이지(165)는 제어부에 의하여 위치가 조절되며, 이를 통하여 상기 기판(161)은 상기 조립위치로 이송될 수 있다.
이 때, 상기 조립위치에서 상기 기판(161)의 조립면은 상기 유체 챔버(162)의 바닥을 향하게 된다. 도시에 의하면, 상기 기판(161)의 조립면은 상기 유체 챔버(162) 내의 유체에 잠기도록 배치된다. 따라서, 상기 반도체 발광소자(150)는 상기 유체 내에서 상기 조립면으로 이동하게 된다.
상기 기판(161)은 전기장 형성이 가능한 조립기판으로서, 베이스부(161a), 유전체층(161b) 및 복수의 전극들(161c)을 포함할 수 있다.
상기 베이스부(161a)는 절연성 있는 재질로 이루어지며, 상기 복수의 전극들(161c)은 상기 베이스부(161a)의 일면에 패턴된 박막 또는 후막 bi-planar 전극이 될 수 있다. 상기 전극(161c)은 예를 들어, Ti/Cu/Ti의 적층, Ag 페이스트 및 ITO 등으로 형성될 수 있다.
상기 유전체층(161b)은 SiO 2, SiN x, SiON, Al 2O 3, TiO 2, HfO 2 등의 무기 물질로 이루어질 수 있다. 이와 다르게, 유전체층(161b)은 유기 절연체로서 단일층이거나 멀티층으로 구성될 수 있다. 유전체층(161b)의 두께는 수십 nm 내지 수 ㎛의 두께로 이루어질 수 있다.
나아가, 본 발명에 따른 기판(161)은 격벽에 의하여 구획되는 복수의 셀들(161d)을 포함한다. 셀들(161d)은 일방향을 따라 순차적으로 배치되며, 폴리머(polymer) 재질로 이루어질 수 있다. 또한, 셀들(161d)을 이루는 격벽(161e)은 이웃하는 셀들(161d)과 공유되도록 이루어진다. 상기 격벽(161e)은 베이스부(161a)에서 돌출되며, 상기 격벽(161e)에 의하여 상기 셀들(161d)이 일방향을 따라 순차적으로 배치될 수 있다. 보다 구체적으로, 상기 셀들(161d)은 열과 행 방향으로 각각 순차적으로 배치되며, 매트릭스 구조를 가질 수 있다.
셀들(161d)의 내부는 반도체 발광소자(150)를 수용하는 홈을 구비하며, 상기 홈은 상기 격벽(161e)에 의하여 한정되는 공간일 수 있다. 상기 홈의 형상은 반도체 발광소자의 형상과 동일 또는 유사할 수 있다. 예를 들어, 반도체 발광소자가 사각형상인 경우, 홈은 사각형상일 수 있다. 또한, 반도체 발광소자가 원형인 경우 셀들 내부에 형성된 홈은 원형으로 이루어질 수 있다. 나아가 셀들(161d) 각각은 단일의 반도체 발광소자를 수용하도록 이루어진다. 즉, 하나의 셀에는 하나의 반도체 발광소자가 수용된다.
한편, 복수의 전극들(161c)은 각각의 셀들(161d)의 바닥에 배치되는 복수의 전극라인을 구비하며, 상기 복수의 전극라인은 이웃한 셀로 연장되도록 이루어질 수 있다.
상기 복수의 전극들(161c)은 상기 셀들(161d)의 하측에 배치되며, 서로 다른 극성이 각각 인가되어 상기 셀들(161d) 내에 전기장을 생성한다. 상기 전기장 형성을 위하여, 상기 복수의 전극들(161c)을 상기 유전체층(161b)이 덮으면서 상기 유전체층(161b)이 상기 셀들(161d)의 바닥을 형성할 수 있다. 이러한 구조에서, 각 셀들(161d)의 하측에서 한 쌍의 전극(161c)에 서로 다른 극성이 인가되면 전기장이 형성되고, 상기 전기장에 의하여 상기 셀들(161d) 내부로 반도체 발광소자가 삽입될 수 있다.
상기 조립위치에서 상기 기판(161)의 전극들은 전원공급부(171)와 전기적으로 연결된다. 상기 전원공급부(171)는 상기 복수의 전극(161c)에 전원을 인가하여 상기 전기장을 생성하는 기능을 수행한다.
도시에 의하면, 상기 자가조립 장치는 상기 반도체 발광소자들(150)에 자기력을 가하기 위한 자석(163)을 구비할 수 있다. 상기 자석(163)은 유체 챔버(162)와 이격 배치되어 상기 반도체 발광소자들(150)에 자기력을 가하도록 이루어진다. 상기 자석(163)은 상기 기판(161)의 조립면의 반대면을 마주보도록 배치될 수 있으며, 상기 자석(163)과 연결되는 위치 제어부(164)에 의하여 상기 자석(163)의 위치가 제어된다.
상기 자석(163)의 자기장에 의하여 상기 유체 내에서 이동하도록 상기 반도체 발광소자는 자성체를 구비할 수 있다.
도 9를 참조하면, 자성체를 구비하는 반도체 발광소자(1050)는 제1 도전형 전극(1052) 및 제2 도전형 전극(1056), 상기 제1 도전형 전극(1052)이 배치되는 제1 도전형 반도체층(1053), 상기 제1 도전형 반도체층(1053)과 오버랩 되며, 상기 제2 도전형 전극(1056)이 배치되는 제2 도전형 반도체층(1055), 그리고 상기 제1 및 제2 도전형 반도체층(1053, 1055) 사이에 배치되는 활성층(1054)을 포함할 수 있다.
여기에서, 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있으며, 그 반대로도 구성될 수 있다. 또한, 전술한 바와 같이 활성층이 없는 반도체 발광소자가 될 수도 있다.
한편, 본 발명에서, 상기 제1 도전형 전극(1052)은 자가조립 등에 의하여 상기 반도체 발광소자(1050)가 배선기판에 조립된 이후에 생성될 수 있다. 또한, 본 발명에서, 상기 제2 도전형 전극(1056)은 자성체를 포함할 수 있다. 자성체는 자성을 띄는 금속을 의미할 수 있다. 상기 자성체는 Ni, SmCo 등이 될 수 있으며, 다른 예로서 Gd계, La계 및 Mn계 중 적어도 하나에 대응되는 물질을 포함할 수 있다.
자성체는 입자 형태로 상기 제2 도전형 전극(1056)에 구비될 수 있다. 또한, 이와 달리 자성체를 포함한 도전형 전극은 도전형 전극의 일 레이어가 자성체로 이루어질 수도 있다. 이러한 예로서, 도 9에 도시된 것과 같이, 반도체 발광소자(1050)의 제2 도전형 전극(1056)은 제1층(1056a) 및 제2층(1056b)을 포함할 수 있으며, 여기에서 제1층(1056a)은 자성체를 포함하도록 이루어질 수 있고, 제2층(1056b)은 자성체가 아닌 금속 소재를 포함할 수 있다.
본 예시에서는 자성체를 포함하는 제1층(1056a)이 제2 도전형 반도체층(1055)과 맞닿도록 배치될 수 있다. 이 경우, 제1층(1056a)은 제2층(1056b)과 제2 도전형 반도체층(1055) 사이에 배치되며, 제2층(1056b)은 배선기판의 배선과 연결되는 컨택 메탈이 될 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 자성체는 상기 제1 도전형 반도체층(1053)의 일면에 배치될 수 있다.
다시 도 6 및 도 7을 참조하면, 상기 자가조립 장치는 상기 유체 챔버(162)의 상부에 x, y, z 축으로 자동 또는 수동으로 움직일 수 있는 자석 핸들러를 구비하거나 상기 자석(163)을 회전시킬 수 있는 모터를 구비할 수 있다. 상기 자석 핸들러 및 모터는 상기 위치 제어부(164)를 구성할 수 있다. 이를 통하여, 상기 자석(163)은 상기 기판(161)과 수평한 방향, 시계 방향 또는 반시계 방향으로 회전하게 된다.
한편, 상기 유체 챔버(162)에는 광투과성의 바닥판(166)이 형성되고, 상기 반도체 발광소자들은 상기 바닥판(166)과 상기 기판(161)의 사이에 배치될 수 있다. 상기 바닥판(166)을 통하여 상기 유체 챔버(162)의 내부를 모니터링 하도록 이미지 센서(167)가 상기 바닥판(166)을 바라보도록 배치될 수 있다. 상기 이미지 센서(167)는 제어부(172)에 의하여 제어되며, 기판(161)의 조립면을 관찰할 수 있도록 inverted type 렌즈 및 CCD 등을 구비할 수 있다.
상기에서 설명한 자가조립 장치는 자기장과 전기장을 조합하여 이용하도록 이루어지며, 이를 이용하면 상기 반도체 발광소자들이 상기 자석의 위치변화에 의하여 이동하는 과정에서 전기장에 의하여 상기 기판의 기설정된 위치에 안착될 수 있다. 이하에서는, 상기에서 설명한 자가조립 장치를 이용한 조립과정에 대하여 보다 상세히 설명한다.
먼저, 도 5a 내지 도 5c에서 설명한 과정을 통하여 자성체를 구비하는 복수의 반도체 발광소자들(1050)을 형성한다. 이 경우, 도 5c의 제2 도전형 전극을 형성하는 과정에서 자성체를 증착할 수 있다.
다음으로, 기판(161)을 조립위치로 이송하고, 상기 반도체 발광소자들(1050)을 유체 챔버(162)에 투입한다(도 8a).
전술한 바와 같이, 상기 기판(161)의 조립위치는 상기 기판(161)의 상기 반도체 발광소자들(1050)이 조립되는 조립면이 아래를 향하도록 상기 유체 챔버(162)에 배치되는 위치가 될 수 있다.
이 경우에, 상기 반도체 발광소자들(1050) 중 일부는 유체 챔버(162)의 바닥에 가라앉고, 일부는 유체 내 부유할 수 있다. 상기 유체 챔버(162)에 광투과성 바닥판(166)이 구비되는 경우 상기 반도체 발광소자들(1050) 중 일부는 바닥판(166)에 가라앉을 수 있다.
다음으로, 상기 유체 챔버(162) 내에서 상기 반도체 발광소자들(1050)이 수직 방향으로 떠오르도록 상기 반도체 발광소자들(1050)에 자기력을 가한다(도 8b).
상기 자가조립 장치의 자석(163)이 원위치에서 상기 기판(161)의 조립면의 반대면으로 이동하면, 상기 반도체 발광소자들(1050)은 상기 기판(161)을 향하여 상기 유체 내에서 떠오르게 된다. 상기 원위치는 상기 유체 챔버(162)로부터 벗어난 위치가 될 수 있다. 다른 예로서, 상기 자석(163)은 전자석으로 구성될 수 있으며, 이 경우 전자석에 전기를 공급하여 초기 자기력을 생성하게 된다.
한편, 본 예시에서, 상기 자기력의 크기를 조절하면 상기 기판(161)의 조립면과 상기 반도체 발광소자들(1050)의 이격 거리가 제어될 수 있다. 예를 들어, 상기 반도체 발광소자들(1050)의 무게, 부력 및 자기력을 이용하여 상기 이격 거리를 제어할 수 있다. 상기 이격 거리는 상기 기판의 최외각으로부터 수 mm 내지 수 십 ㎛가 될 수 있다.
다음으로, 상기 유체 챔버(162) 내에서 상기 반도체 발광소자들(1050)이 일방향을 따라 이동하도록 상기 반도체 발광소자들(1050)에 자기력을 가한다. 예를 들어, 상기 자석(163)을 상기 기판(161)과 수평한 방향, 시계 방향 또는 반시계 방향으로 이동한다(도 8c). 이 경우, 상기 반도체 발광소자들(1050)은 상기 자기력에 의하여 상기 기판(161)과 이격된 위치에서 상기 기판(161)과 수평한 방향을 따라 이동하게 된다.
다음으로, 상기 반도체 발광소자들(1050)이 이동하는 과정에서 상기 기판(161)의 기설정된 위치에 안착되도록 전기장을 가하여 상기 반도체 발광소자들(1050)을 상기 기설정된 위치로 유도하는 단계가 진행된다(도 8c).
예를 들어, 상기 반도체 발광소자들(1050)이 상기 기판(161)과 수평한 방향을 따라 이동하는 도중에 상기 전기장에 의하여 상기 기판(161)과 수직한 방향으로 이동하여 상기 기판(161)의 기설정된 위치에 안착된다.
보다 구체적으로, 기판(161)의 bi-planar 전극에 전원을 공급하여 전기장을 생성하고, 이를 이용하여 기설정된 위치에서만 조립이 되도록 유도한다. 즉, 선택적으로 생성한 전기장을 이용하여 반도체 발광소자들(1050)이 상기 기판(161)의 조립위치에 스스로 조립되도록 한다. 이를 위하여, 상기 기판(161)에는 상기 반도체 발광소자들(1050)이 끼워지는 셀들이 구비될 수 있다.
이 후, 상기 기판(161)의 언로딩 과정이 진행되며, 조립 공정이 완료된다. 상기 기판(161)이 조립기판인 경우 전술한 바와 같이 어레이된 반도체 발광소자들을 배선기판으로 전사하는 디스플레이 장치를 구현하기 위한 후공정이 진행될 수 있다.
한편, 상기 반도체 발광소자들(1050)을 상기 기설정된 위치로 유도한 후, 상기 유체 챔버(162) 내에 남아있는 반도체 발광소자들(1050)이 상기 유체 챔버(162)의 바닥으로 떨어지도록 상기 자석(163)을 상기 기판(161)과 멀어지는 방향으로 이동시킬 수 있다(도 8d). 다른 예로서, 상기 자석(163)이 전자석인 경우, 전원 공급을 중단하면 상기 유체 챔버(162) 내에 남아있는 반도체 발광소자들(1050)은 유체 챔버(162)의 바닥으로 떨어질 수 있다.
이 후, 상기 유체 챔버(162)의 바닥에 잇는 반도체 발광소자들(1050)을 회수하면, 상기 회수된 반도체 발광소자들(1050)의 재사용이 가능하게 된다.
상기에서 설명된 자가조립 장치 및 방법은 fluidic assembly에서 조립 수율을 높이기 위해 자기장을 이용하여 먼 거리의 부품들을 미리 정해진 조립 사이트 근처에 집중시키고, 조립 사이트에 별도 전기장을 인가하여 조립 사이트에만 선택적으로 부품이 조립되도록 한다. 이 때, 조립기판을 수조 상부에 위치시키고 조립면이 아래로 향하도록 하여 부품의 무게에 의한 중력 영향을 최소화하면서 비특이적 결합을 막아 불량을 제거한다. 즉, 전사 수율을 높이기 위해 조립기판을 상부에 위치시켜 중력이나 마찰력 영향을 최소화하며 비특이적 결합을 막는다.
이상에서 살펴본 것과 같이, 상기와 같은 구성의 본 발명에 의하면, 개별화소를 반도체 발광소자로 형성하는 디스플레이 장치에서 다량의 반도체 발광소자들을 한번에 조립할 수 있다.
이와 같이 본 발명에 따르면 작은 크기의 웨이퍼 상에서 반도체 발광소자를 다량으로 화소화시킨 후 대면적 기판으로 전사시키는 것이 가능하게 된다. 이를 통하여, 저렴한 비용으로 대면적의 디스플레이 장치를 제작하는 것이 가능하게 된다.
본 발명은 전술한 자가조립을 통해 반도체 발광소자들을 고속으로 전사할 수 있는 구조의 디스플레이 장치에 관한 것이다.
특히, 본 발명에서 자가조립을 통해 반도체 발광소자들이 전사되는 기판은 배선이 형성되는 기판일 수 있다. 이하에서는, 패시브 매트릭스(Passive Matrix, PM) 방식으로 구동되는 디스플레이 장치를 설명하나, 액티브 매트릭스(Active Matrix, AM) 방식으로 구동되는 것도 가능하다.
도 10 및 도 11은 본 발명의 제1 실시예에 따른 디스플레이 장치의 단면도들이고, 도 12는 본 발명의 제2 실시예에 따른 디스플레이 장치의 단면도이다.
본 발명에 따른 디스플레이 장치(1000)는 반도체 발광소자들(1050') 및 반도체 발광소자들(1050')이 수용되는 기판(1100)을 포함한다. 기판(1100)은 반도체 발광소자들(1050')과 전기적으로 연결되는 배선 전극(1170)을 포함한다.
기판(1100)은 베이스부(1110), 조립 전극들(1120), 유전체층(1130), 격벽부(1150) 및 평탄화층(1160)을 포함한다.
베이스부(1110)는 전체 공정을 통해 구조가 형성되는 기본층(base layer)이 될 수 있다. 베이스부(1110)는 사파이어, 유리, 실리콘 등을 포함하거나 플렉서블(flexible)을 구현하기 위해 폴리이미드(PI)를 포함할 수 있다. 이외에도 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등과 같이 절연성 및 유연성 있는 재질이면 어느 것이라도 사용될 수 있다. 또한, 베이스부(1110)는 투명한 재질 또는 불투명한 재질일 수 있다.
조립 전극들(1120)은 일 방향으로 연장되는 라인형태의 전극일 수 있다, 조립 전극들(1120)은 복수의 라인으로 구성되어 베이스부(1110) 상에 소정 간격으로 배치될 수 있다.
조립 전극들(1120)에는 기판(1100)에 전기장을 형성하기 위한 전압 신호가 인가된다. 따라서 조립 전극들(1120)은 Al, Mo, Cu, Ag, Ti 등과 같은 비저항 금속 또는 이들 중에서 선택된 합금으로 형성될 수 있다.
조립 전극들(1120)은 베이스부(1110) 상에 스퍼터링(Sputtering)을 통해 상기 금속 물질을 증착하고 PR 패턴을 형성한 후 PR 패턴이 형성되지 않은 영역을 식각함으로써 베이스부(1110) 상에 소정 간격으로 패터닝될 수 있다. 조립 전극들(1120)의 간격은 수 내지 수십 ㎛ 일 수 있다. 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거되며, 대표적으로 애싱 공정에는 O 2 가스가 사용될 수 있다.
유전체층(1130)은 조립 전극들(1120)을 덮도록 형성될 수 있다. 유전체층(1130)은 반도체 발광소자(1050')가 안착되는 셀(1140)의 바닥면을 이루며, 반도체 발광소자(1050')와 조립 전극들(1120)을 전기적으로 절연한다. 유전체층(1130)은 절연 특성이 우수하고 광흡수가 적은 SiO 2, SiN x, Al 2O 3, TiO 2, HfO 2 등의 무기 물질로 이루어질 수 있다.
격벽부(1150)는 반도체 발광소자들(1050')이 안착되는 셀(1140)을 형성하면서 유전체층(1130) 상에 형성될 수 있다. 셀(1140)은 조립 전극들(1120)의 연장 방향을 따라 형성되어 전체적으로 매트릭스 배열로 배치될 수 있다. 또한, 셀(1140)은 인접한 2개의 조립 전극들(1120)과 동시에 오버랩 될 수 있다. 따라서 조립 전극들(1120)에 전압 신호가 인가되면 셀(1140) 내부에 전기장이 강하게 형성될 수 있다.
본 발명에 따르면, 격벽부(1150)는 제1 격벽부(1151) 및 제2 격벽부(1152)의 다중 레이어(multi-layer)로 이루어질 수 있다. 구체적으로, 제1 격벽부(1151)는 유전체층(1130) 상에 형성되고, 제2 격벽부(1152)는 제1 격벽부(1151)를 덮도록 형성될 수 있다. 제2 격벽부(1152)는 기판(1100)의 적층 방향을 기준으로 제1 격벽부(1151)의 상면 및 측면을 완전히 덮도록 형성될 수 있다. 따라서 제2 격벽부(1152)는 셀(1140)의 내측면을 형성할 수 있다.
본 발명에 따르면, 제1 격벽부(1151) 및 제2 격벽부(1152)는 미세 패턴(1153, 1154)을 포함할 수 있다. 제2 격벽부(1152)의 미세 패턴(1154)은 자가조립 시 기판(1110)의 표면과 반도체 발광소자(1050') 사이에 작용하는 마찰력을 작게하기 위한 것이고, 제1 격벽부(1151)의 미세 패턴(1153)은 제2 격벽부(1152)에 미세 패턴(1154)을 형성하기 위한 기초가 될 수 있다. 즉, 제2 격벽부(1152)의 미세 패턴(1154)은 제1 격벽부(1151)의 미세 패턴(1153)을 따라 형성될 수 있다.
제1 격벽부(1151)는 금속 물질로 형성되며, 수 nm의 두께로 형성될 수 있다. 제1 격벽부(1151)의 미세 패턴(1153)은 다양한 형태로 형성될 수 있다. 일 실시예로, 제1 격벽부(1151)는 도 11과 같이 금속 물질을 박막 형태로 증착하여 미세 패턴(1153)을 형성할 수 있다. 다른 실시예로, 제1 격벽부(1151)는 도 12와 같이 아일랜드(island) 형태로 금속 입자들(p)을 증착함으로써 미세 패턴(1153)을 형성할 수 있다. 이 때, 금속 입자들(p)은 나노 사이즈의 입경을 갖는 나노 입자들일 수 있다. 이와 같이, 제1 격벽부(1151)의 미세 패턴(1153)은 금속 물질의 증착 형태에 따라 상이한 패턴을 가질 수 있다.
또한, 제1 격벽부(1151)는 금속 물질로 형성되므로, 조립 전극들(1120)에서 셀(1140) 이외의 영역, 예를 들어 격벽부(1150)의 상부로 누설되는 전기장을 차폐할 수 있다. 따라서 자가조립 시 반도체 발광소자들(1050')이 셀(1140) 이외의 영역에 오조립되는 현상을 방지할 수 있다.
제2 격벽부(1152)는 제1 격벽부(1151)의 미세 패턴(1153)을 따라 제1 격벽부(1151)를 덮도록 형성될 수 있다. 따라서 제1 격벽부(1151)의 미세 패턴(1153)과 제2 격벽부(1152)의 미세 패턴(1154)은 유사한 형태로 형성될 수 있다.
한편, 제2 격벽부(1152)는 절연 물질로 형성될 수 있다. 예를 들어, 제2 격벽부(1152)는 PAC, PI 등과 같은 고분자 물질 또는 SiO 2, SiN x 등의 무기 물질로 형성될 수 있다. 또한, 제2 격벽부(1152)는 수 ㎛의 두께로 형성될 수 있다.
예를 들어, 격벽부(1150)는 다음과 같은 공정을 통해 형성될 수 있다.
도 10 및 도 11과 같은 미세 패턴(1153, 1154)을 포함하는 격벽부(1150)의 경우, 유전체층(1130) 상에 금속 물질을 박막 형태로 증착한 후 포토리소그래피 공정을 통해 미세 패턴(1153)을 포함하는 제1 격벽부(1151)를 형성하고, 제1 격벽부(1151) 상에 유기 또는 무기 절연 물질을 증착한 후 포토리소그래피 공정을 통해 미세 패턴(1154)을 포함하는 제2 격벽부(1152)를 형성하는 단계가 수행될 수 있다. 이 때, PR 패턴은 미세 패턴(1153, 1154)에 대응되는 패턴 및 셀(1140)을 형성하기 위한 패턴을 포함할 수 있다.
한편, 도 12와 같은 미세 패턴(1153, 1154)을 포함하는 격벽부(1150)의 경우, 유전체층(1130) 상에 금속 입자들(p)을 아일랜드(island) 형태로 증착하여 제1 격벽부(1151)를 형성하고, 제1 격벽부(1151) 상에 유기 또는 무기 절연 물질을 증착하여 제2 격벽부(1152)를 형성한 후 포토리소그래피 공정을 수행할 수 있다. 이 때, PR 패턴은 셀(1140)을 형성하기 위한 패턴을 포함할 수 있다. 즉, 금속 입자들(p)을 이용하여 제1 격벽부(1151)를 형성하는 경우, 포토리소그래피 공정을 1회만 거치게 되므로 공정 간소화 측면에서 이점이 있다.
격벽부(1150)는 전술한 실시예에 한정되지 않고, 다양한 방식을 통해 형성될 수 있다. 또한, 도면에 도시된 격벽부(1150)의 두께 및 미세 패턴 등은 설명을 위해 나타낸 것으로 실제 구조에 해당하는 것은 아니다.
한편, 기판(1100)은 베이스부(1110) 상에 조립 전극들(1120), 유전체층(1130) 및 격벽부(1150)가 형성된 상태에서 자가조립을 위한 조립위치로 이송되며, 자가조립을 통해 반도체 발광소자들(1050')은 격벽부(1150)에 의해 형성된 셀(1140) 내부에 안착될 수 있다.
따라서 제2 격벽부(1152)의 표면에 미세 패턴(1154)을 형성하는 경우, 반도체 발광소자(1050')와 기판(1100) 사이의 마찰력이 감소하므로 반도체 발광소자들(1050')이 기판(1100) 표면에 흡착되는 현상이 개선되고 반도체 발광소자들(1050')을 고속으로 전사할 수 있는 이점이 있다.
평탄화층(1160)은 셀(1140)의 내부를 채우면서 제2 격벽부(1152) 상에 형성될 수 있다. 즉, 평탄화층(1160)은 자가조립을 통해 반도체 발광소자(1050')를 셀(1140)에 안착시킨 후 기판(1100)에 형성될 수 있다. 또한, 평탄화층(1160)은 광투과성의 절연 물질로 형성될 수 있다.
정리하면, 미세 패턴(1153, 1154)은 각각 제1 격벽부(1151)와 제2 격벽부(1152)의 계면, 그리고 제2 격벽부(1152)와 평탄화층(1160)의 계면에 형성될 수 있다. 여기서, 각각의 계면은 기판(1100)의 적층 방향을 기준으로 제1 격벽부(1151) 및 제2 격벽부(1152)의 상면을 의미한다.
한편, 평탄화층(1160)에는 배선 전극(1170)이 형성될 수 있다. 배선 전극(1170)은 반도체 발광소자(1050')의 점등을 위해 반도체 발광소자(1050')와 전기적으로 연결되는 전극일 수 있다. 배선 전극(1170)은 반도체 발광소자(1050')의 제2 도전형 전극(1056')과 연결되는 제2 전극(1171)과 반도체 발광소자(1050')의 제1 도전형 전극(1052')과 연결되는 제1 전극(1172)을 포함할 수 있다.
본 발명에 따르면, 반도체 발광소자(1050')는 대칭형의 수평형 반도체 발광소자(1050')일 수 있다. 다시 말해, 반도체 발광소자(1050')는 대칭 구조인 다각형 또는 바람직하게는 구형의 형상일 수 있으며, 제1 도전형 전극(1052')이 제2 도전형 전극(1056')을 둘러싸는 구조일 수 있다.
한편, 도면과 같이 제1 도전형 전극(1052')이 제2 도전형 전극(1506')을 둘러싼 구조에서, 제2 도전형 전극(1056')은 발광면에 해당하며, ITO 등의 투명 전극으로 형성될 수 있다. 또한, 제2 도전형 전극(1056')과 연결되는 제2 전극(1171)의 연결부 또한 투명 전극으로 형성될 수 있다.
또한, 반도체 발광소자(1050')는 자가조립 시 자기장에 의해 유도되어 이동하도록 자성체(미도시)를 포함하고, 표면을 둘러싸는 패시베이션층(1057')을 포함할 수 있다. 패시베이션층(1057') 중 제2 도전형 전극(1056') 및 제1 도전형 전극(1052')을 덮는 영역 중 일부는 배선 공정 시 제거될 수 있다. 이외의 반도체 발광소자(1050')의 구조 및 소재에 관한 설명은 전술한 설명들로 갈음한다.
이하에서는, 본 발명에 따른 디스플레이 장치의 다른 실시예에 대해 설명한다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 디스플레이 장치의 단면도들이다.
도 13 및 도 14를 참조하면, 디스플레이 장치(2000)는 전술한 예시와 마찬가지로 반도체 발광소자들(2050') 및 반도체 발광소자들(2050')이 수용되는 기판(2100)을 포함한다. 기판(2100)은 반도체 발광소자들(2050')과 전기적으로 연결되는 배선 전극(2170)을 포함한다. 또한, 기판(2100)은 베이스부(2110), 조립 전극들(2120), 유전체층(2130), 격벽부(2150) 및 평탄화층(2160)을 포함한다.
이 경우, 디스플레이 장치(2000)는 베이스부(2110) 자체에 미세 패턴(2111)을 형성한 점에서 전술한 도 10 내지 도 12에 따른 예시와 차이가 있다.
도시와 같이 베이스부(2110)는 조립 전극들(2120)이 배치되는 일면에 미세 패턴(2111)을 포함할 수 있다. 베이스부(2110)의 미세 패턴(2111)은 텍스쳐링(texturing), 건식 식각(dry etching), 화학적 식각(chemical etching) 등과 같은 공정을 통해 형성될 수 있다. 화학적 식각은 금속을 이용한 것일 수 있다.
이 경우, 조립 전극들(2120)은 베이스부(2110)의 미세 패턴(2111)을 따라 베이스부(2110) 상에 소정 간격으로 배치되고, 유전체층(2130)은 베이스부(2110)의 미세 패턴(2111)을 따라 조립 전극들(2120)을 덮도록 형성될 수 있으며, 조립 전극들(2120) 및 유전체층(2130) 모두 미세 패턴(2121, 2131)을 포함할 수 있다. 나아가, 제1 격벽부(2151) 및 제2 격벽부(2152) 또한 미세 패턴(2153, 2154)을 포함할 수 있다. 이 때, 베이스부(2110) 상에 조립 전극들(2120), 유전체층(2130) 및 격벽부(2150)를 형성하는 과정은 전술한 실시예와 동일할 수 있으며, 노광 시간, 광원의 세기 등의 일부 조건들은 적절하게 변경되어 적용될 수 있다.
이러한 구조는 베이스부(2110) 자체에 미세 패턴(2111)을 형성하므로 최종 목적인 반도체 발광소자(1050')와 접촉 면적을 줄이기 위해 제2 격벽부(2152)에 미세 패턴(2154)을 형성하기 위한 공정이 간편해지는 이점이 있다. 즉, 베이스부(2110) 상에 미세 패턴(2111)을 형성하면, 베이스부(2110) 상에 형성되는 구성들이 베이스부(2110)의 미세 패턴(2111)을 따라 형성되므로 패터닝을 위한 포토리소그래피 공정을 추가적으로 거칠 필요가 없다.
또한, 반도체 발광소자(2050')가 안착되는 셀(2140)의 바닥면을 형성하는 유전체층(2130)의 미세 패턴(2131)은 반도체 발광소자(2050')에서 생성되어 후면으로 방출되는 빛을 전면으로 반사시키므로 디스플레이 장치(2000)의 발광 효율이 개선될 수 있다.
나아가, 유전체층(2030)과 접촉하는 반도체 발광소자들(2050')의 일면에 유전체층(2130)의 미세 패턴(2131)과 대응되는 형상의 미세 패턴(2058)을 형성할 수 있으며, 이 경우 반도체 발광소자(2050')와 유전체층(2130) 사이의 접촉 면적이 극대화될 수 있다. 접촉 면적의 극대화는 자가조립 이후 배선을 형성하는 후공정에서 기판(2100)에 대한 반도체 발광소자(2050')의 고정력을 보완할 수 있다.
이상에서 설명한 반도체 발광소자를 이용한 디스플레이 장치는 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니며, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (11)

  1. 반도체 발광소자들 및 상기 반도체 발광소자들이 수용되며 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고,
    상기 기판은, 베이스부;
    일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들;
    상기 조립 전극들을 덮도록 형성되는 유전체층;
    상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부를 포함하며,
    상기 격벽부는, 상기 유전체층 상에 형성된 제1 격벽부 및 상기 제1 격벽부를 덮도록 형성된 제2 격벽부를 포함하며,
    상기 제1 격벽부 및 제2 격벽부는 미세 패턴을 포함하는 것을 특징으로 하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 격벽부는 상기 제1 격벽부의 미세 패턴을 따라 상기 제1 격벽부를 덮도록 형성되는 것을 특징으로 하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 미세 패턴은 상기 제1 격벽부 및 제2 격벽부의 계면에 형성되는 것을 특징으로 하는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 셀 내부를 채우면서 상기 제2 격벽부 상에 형성되는 평탄화층을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 미세 패턴은 상기 제2 격벽부 및 평탄화층의 계면에 형성되는 것을 특징으로 하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 격벽부는 금속 물질로 형성되고, 상기 제2 격벽부는 절연 물질로 형성되는 것을 특징으로 하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 격벽부는 상기 조립 전극들과 오버랩 되도록 형성되는 것을 특징으로 하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2 격벽부는 상기 셀의 내측면을 형성하는 것을 특징으로 하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 베이스부는 상기 조립 전극들이 배치되는 일면에 미세 패턴을 포함하는 것을 특징으로 하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 조립 전극들은 상기 베이스부의 미세 패턴을 따라 상기 베이스부 상에 배치되고,
    상기 유전체층은 상기 베이스부의 미세 패턴을 따라 상기 조립 전극들을 덮도록 형성되는 것을 특징으로 하는 디스플레이 장치.
  11. 제10항에 있어서,
    상기 반도체 발광소자들은 상기 유전체층과 접촉하는 면에 상기 유전체층의 미세 패턴과 대응되는 형상의 미세 패턴을 포함하는 것을 특징으로 하는 디스플레이 장치.
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