WO2021152879A1 - 半導体装置及びエッチング方法 - Google Patents

半導体装置及びエッチング方法 Download PDF

Info

Publication number
WO2021152879A1
WO2021152879A1 PCT/JP2020/023359 JP2020023359W WO2021152879A1 WO 2021152879 A1 WO2021152879 A1 WO 2021152879A1 JP 2020023359 W JP2020023359 W JP 2020023359W WO 2021152879 A1 WO2021152879 A1 WO 2021152879A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
gas
layer
semiconductor device
etching method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2020/023359
Other languages
English (en)
French (fr)
Inventor
瑛子 平田
正永 深沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN202080093564.8A priority Critical patent/CN114981933B/zh
Priority to JP2021574440A priority patent/JP7629875B2/ja
Priority to US17/793,333 priority patent/US20220375763A1/en
Publication of WO2021152879A1 publication Critical patent/WO2021152879A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
    • H10P14/6518—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by introduction of substances into an already-existing insulating layer
    • H10P14/6519—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by introduction of substances into an already-existing insulating layer the substance being oxygen
    • H10P14/6522—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by introduction of substances into an already-existing insulating layer the substance being oxygen introduced into a nitride material, e.g. changing SiN to SiON

Definitions

  • the technology according to the present disclosure (the present technology) relates to a semiconductor device and an etching method.
  • Patent Document 1 describes an atomic layer by repeating a procedure of generating a plasma of a fluorocarbon-based gas and a procedure of generating a plasma of an argon (Ar) gas using a silicon oxide film (SiO 2 film) as a film to be etched.
  • the etching method for removing each is disclosed.
  • a silicon nitride film may be used as an etching stopper when processing contact holes in a semiconductor device.
  • SiN film silicon nitride film
  • a recess may be formed in the semiconductor layer under the SiN film, and a residual defect may be generated at the bottom of the recess to increase the dark current.
  • An object of the present technology is to provide a semiconductor device and an etching method capable of improving defects caused by etching during contact hole processing of the semiconductor device.
  • the semiconductor device is embedded in a semiconductor layer containing silicon, a first insulating film provided on the semiconductor layer and having an opening, and an opening of the first insulating film, and is embedded in the semiconductor layer.
  • the gist is that a conductive layer in contact with the lower end and an altered layer provided between the first insulating film and the conductive layer and containing oxygen are provided.
  • the first polymer film is adsorbed on the insulating film provided on the semiconductor layer containing silicon by the plasma of the first gas, and the first polymerization is carried out by the plasma of the second gas.
  • the film is removed, the upper surface of the insulating film exposed after the first polymer film is removed is oxidized to form an altered layer, and the second polymer film is adsorbed on the altered layer by the plasma of the third gas, and the fourth polymer film is adsorbed on the altered layer.
  • the gist includes removing the second polymer film and the altered layer by gas plasma.
  • FIG. 6A of the etching method which concerns on 1st Embodiment It is a partially enlarged view of FIG. 7A. It is a process cross-sectional view following FIG. 7A of the etching method which concerns on 1st Embodiment. It is a partially enlarged view of FIG. 8A. It is a process cross-sectional view following FIG. 8A of the etching method which concerns on 1st Embodiment.
  • FIG. 9A is a partially enlarged view of FIG. 9A. It is a process cross-sectional view following FIG. 9A of the etching method which concerns on 1st Embodiment. It is a graph which shows the Ar ion invasion simulation result.
  • the semiconductor device includes a semiconductor layer 11 containing silicon (Si), an insulating film (lower layer insulating film) 12 provided on the semiconductor layer 11, and a lower layer insulating film 12.
  • An insulating film (intermediate insulating film) 13 provided on the intermediate insulating film 13 and an insulating film (upper layer insulating film) 14 provided on the intermediate insulating film 13 are provided.
  • the semiconductor layer 11 is made of, for example, silicon (Si).
  • the semiconductor layer 11 may be composed of a Si substrate, or may be composed of an epitaxial growth layer epitaxially grown on the Si substrate.
  • the semiconductor layer 11 may be composed of a compound semiconductor such as silicon carbide (SiC) or silicon germanium (SiGe).
  • the lower insulating film 12 is composed of, for example, a natural oxide film made of a silicon oxide film (SiO 2 film).
  • the thickness of the lower insulating film 12 is, for example, about 1 nm, but the thickness is not limited to this.
  • the semiconductor layer 11 and the intermediate insulating film 13 may be in direct contact with each other without the lower insulating film 12.
  • the intermediate insulating film 13 is made of, for example, a silicon nitride film (Si 3 N 4 film). The thickness of the intermediate insulating film 13 is, for example, about 30 to 300 nm, but is not limited to this.
  • the upper insulating film 14 is made of, for example, a silicon oxide film (SiO 2 film). The thickness of the upper insulating film 14 is, for example, about 30 to 300 nm, but is not limited to this. The upper insulating film 14 may be omitted.
  • the lower insulating film 12, the intermediate insulating film 13, and the upper insulating film 14 are provided with openings (contact holes) that expose a part of the upper surface of the semiconductor layer 11.
  • the diameter of the openings of the lower insulating film 12, the intermediate insulating film 13, and the upper insulating film 14 is, for example, about 30 to 100 nm, but is not limited thereto.
  • a conductive layer 18 is embedded in the openings of the lower insulating film 12, the intermediate insulating film 13, and the upper insulating film 14. The lower end of the conductive layer 18 is in contact with the upper surface of the semiconductor layer 11.
  • the conductive layer 18 is made of a metal material such as copper (Cu), aluminum (Al), or tungsten (W).
  • wiring or the like is connected to the upper end of the conductive layer 18.
  • the conductive layer 18 functions as a contact or via that electrically connects the semiconductor layer 11 to wiring or the like.
  • the planar pattern of the conductive layer 18 is, for example, rectangular, but may be circular or groove-shaped.
  • a alteration layer (modified layer) 15 is formed between the intermediate insulating film 13 and the conductive layer 18 so as to surround the side surface of the conductive layer 18.
  • the inner side surface (inner peripheral surface) of the altered layer 15 is in contact with the side surface of the conductive layer 18.
  • the thickness T1 in the circumferential direction (left-right direction in FIG. 1) sandwiched between the intermediate insulating film 13 of the altered layer 15 and the conductive layer 18 becomes thinner as it is closer to the semiconductor layer 11.
  • the outer side surface (outer peripheral surface) of the altered layer 15 in contact with the intermediate insulating film 13 has a stepped shape.
  • FIG. 1 illustrates a case where the steps T2 in the shape of a staircase are substantially equal. Further, in FIG. 1, a case where the number of steps in the step shape of the altered layer 15 is 6 is illustrated, but the number of steps is not particularly limited, and may be 1 step, 1 to 5 steps, or 7 steps or more.
  • the alteration layer 15 is composed of a region obtained by oxidizing (modifying) the intermediate insulating film 13.
  • the alteration layer 15 is a layer containing oxygen, and is made of, for example, silicon oxide (SiO x ) such as silicon monoxide (SiO) and silicon dioxide (SiO 2 ) or silicon oxynitride (SiON).
  • SiO x silicon oxide
  • SiO 2 silicon dioxide
  • SiON silicon oxynitride
  • the oxygen concentration contained in the altered layer 15 is inclined from the inside to the outside so that the side surface side of the altered layer 15 in contact with the conductive layer 18 is made of SiO x and the side surface side of the altered layer 15 in contact with the intermediate insulating film 13 is made of SiON. You may be doing it.
  • the passivation property of Si 3 N 4 is higher than the passivation property of SiON, and the passivation property of SiON is higher than the passivation property of SiO x . Therefore, the passivation property of the intermediate insulating film 13 made of Si 3 N 4 is higher than the passivation property of the altered layer 15 made of SiON or SiO x.
  • the relative permittivity (7.0) of Si 3 N 4 is higher than the relative permittivity (4.2) of SiON or SiO x. Therefore, the relative permittivity of the intermediate insulating film 13 made of Si 3 N 4 is higher than the relative permittivity of the altered layer 15 made of SiON or SiO x.
  • the pressure resistance of SION x is higher than the pressure resistance of SiON, and the pressure resistance of SION is higher than the pressure resistance of Si 3 N 4 . Therefore, the pressure resistance of the altered layer 15 made of SiON or SiO x is higher than the pressure resistance of the intermediate insulating film 13 made of Si 3 N 4.
  • the alteration layer 15 containing oxygen is provided between the intermediate insulating film 13 and the conductive layer 18, it is lower than the case where the alteration layer 15 is not present.
  • the dielectric constant can be increased. Therefore, the capacity can be reduced and the speed of the device can be increased.
  • the withstand voltage of the altered layer 15 is higher than the withstand voltage of the intermediate insulating film 13, the withstand voltage can be improved and the leakage current can be reduced as compared with the case where the altered layer 15 is not provided.
  • the thickness T1 in the circumferential direction of the altered layer 15 becomes thinner as it is closer to the semiconductor layer 11, the passivation property against moisture and gas can be improved in the vicinity of the semiconductor layer 11 and deterioration of device characteristics is prevented. be able to.
  • oxidation of the semiconductor layer 11 in the portion exposed to the contact hole can be suppressed, and an increase in contact resistance can be suppressed.
  • the plasma processing apparatus includes a processing container 21 for accommodating the object to be processed 100.
  • a lower electrode 23 on which the object to be processed 100 is placed and an upper electrode 22 arranged to face the lower electrode 23 are arranged.
  • High-frequency power supplies 27 and 28 are connected to the lower electrode 23 and the upper electrode 22, respectively.
  • the high-frequency power supply 27 generates high-frequency power (high-frequency voltage) for drawing ions into the object to be processed 100.
  • the high frequency power supply 28 generates high frequency power for plasma generation.
  • a gas supply unit 24 and an exhaust unit 26 are connected to the processing container 21.
  • the gas supply unit 24 selectively supplies various gases such as processing gas into the processing container 21 while adjusting the flow rate.
  • the exhaust unit 26 is composed of a vacuum pump such as a turbo molecular pump, and decompresses the inside of the processing container 21.
  • the control unit 25 is electrically connected to the gas supply unit 24, the exhaust unit 26, and the high-frequency power supplies 27 and 28.
  • the control unit 25 controls the gas selection and flow rate of the gas supply unit 24, the exhaust amount of the exhaust unit 26, the power supply amount from the high frequency power supplies 27 and 28, and the like. Note that the plasma processing apparatus according to the first embodiment shown in FIG. 2 is schematic, and actually includes various parts (not shown).
  • FIG. 6A and 6B show the same process
  • FIG. 6B is an enlarged view of a portion A surrounded by a broken line in FIG. 6A. 7A and 7B, 8A and 8B, 9A and 9B have the same relationship as those of 6A and 6B.
  • the object to be processed (semiconductor wafer) to be processed by the etching method of the semiconductor device according to the first embodiment is prepared.
  • the semiconductor wafer includes a semiconductor layer 11, a lower insulating film 12 provided on the semiconductor layer 11, and an intermediate insulating film (etched film) 13 provided on the lower insulating film 12.
  • An upper insulating film 14 provided on the intermediate insulating film 13 is provided.
  • the lower insulating film 12 may not be formed.
  • a part of the upper insulating film 14 is selectively removed by using a photolithography technique and an etching technique to form an opening 14a that exposes a part of the upper surface of the intermediate insulating film 13.
  • the semiconductor wafer shown in FIG. 4 is placed on the lower electrode 23 of the processing container 21 as the object to be processed 100.
  • the upper insulating film 14 as an etching mask, a part of the upper part of the intermediate insulating film 13 is selectively removed by ordinary dry etching such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • the gas supply unit 24 shown in FIG. 2 supplies the first gas into the processing container 21 to generate plasma of the first gas.
  • the first gas contains, for example, a CH x Fy- based gas containing carbon (C), fluorine (F) and hydrogen (H).
  • Specific examples of the first gas include trifluoromethane (CHF 3 ) gas, difluoromethane (CH 2 F 2 ) gas, and fluoromethane (CH 3 F) gas.
  • a rare gas such as argon (Ar) or an inert gas composed of nitrogen (N 2 ) may be supplied into the processing container 21 to be appropriately diluted.
  • the process conditions for generating the plasma of the first gas in step S2 are, for example, the pressure in the processing container 21 is about 20 to 30 mTorr, the power of the upper electrode 22 is about 400 to 600 W, the high frequency voltage is 0 V, and the flow rate of the first gas is.
  • the Ar gas flow rate is set to about 5 to 15 sccm, the Ar gas flow rate is set to about 400 to 600 sccm, and the processing time is set to about 5 to 20 seconds.
  • the ions (indicated by straight arrows) and radicals (indicated by wavy arrows) contained in the plasma of the first gas are formed between the upper surface of the upper insulating film 14 and the side surface of the opening 14a.
  • the first polymer film 16 is deposited on the side surface and the bottom surface of the recess 13a of the insulating film 13.
  • the first polymerized film 16 is adsorbed on the surface of the intermediate insulating film 13 located in the recess 13a of the intermediate insulating film 13.
  • the first polymer film 16 is made of, for example, a polymer containing carbon (C), fluorine (F) and hydrogen (H).
  • the first polymerized film 16 is made of, for example, hydrofluorocarbon (HFC).
  • step S3 of FIG. 3 the exhaust unit 26 shown in FIG. 2 purges the inside of the processing container 21 to exhaust the first gas supplied in step S2.
  • the inside of the processing container 21 may be evacuated, or a purge gas such as Ar gas may be supplied into the processing container 21.
  • the gas supply unit 24 shown in FIG. 2 supplies the second gas into the processing container 21 to generate plasma of the second gas.
  • the second gas is a gas containing oxygen (O).
  • oxygen (O 2 ) gas include oxygen (O 2 ) gas, carbon monoxide (CO) gas, carbon dioxide (CO 2 ) gas, nitric oxide (NO) gas, and nitrogen dioxide (NO 2 ) gas.
  • a rare gas such as argon (Ar) or an inert gas such as nitrogen (N 2 ) may be supplied to appropriately dilute the gas.
  • the process conditions for generating the plasma of the second gas in step S4 are, for example, the pressure in the processing container 21 is about 20 to 30 mTorr, the power of the upper electrode 22 is about 300 to 500 W, the high frequency voltage is 0 V, and the flow rate of the second gas is.
  • the processing time is set to about 400 to 600 sccm and the processing time is set to about 20 to 40 seconds.
  • the first polymerized film 16 shown in FIGS. 6A and 6B is removed as shown in FIGS. 7A and 7B by oxygen ions and radicals contained in the plasma of the second gas.
  • the upper portion (surface layer portion) 13b (shown by the broken line) of the intermediate insulating film 13 on which the first polymerized film 16 shown in FIG. 6B is adsorbed is detached and removed.
  • the surface of the intermediate insulating film 13 is oxidized and altered (modified) to form an oxygen-containing altered layer (modified layer) 15x.
  • the thickness T3 of the altered layer 15x is about the same on the side surface and the bottom surface of the recess 13a of the intermediate insulating film 13.
  • the thickness T3 of the altered layer 15x is, for example, about 3 nm to 10 nm, and can be appropriately set by adjusting the plasma energy (high frequency power) of the second gas. The higher the plasma energy of the second gas, the thicker the thickness T3 of the altered layer 15x, and the higher the oxygen concentration in the altered layer 15x.
  • the upper insulating film 14 originally contains oxygen, it does not deteriorate like the intermediate insulating film 13.
  • step S5 of FIG. 3 the exhaust unit 26 shown in FIG. 2 purges the inside of the processing container 21 to exhaust the second gas supplied in step S4.
  • the inside of the processing container 21 may be evacuated, or a purge gas such as Ar gas may be supplied into the processing container 21.
  • the gas supply unit 24 shown in FIG. 2 supplies the third gas into the processing container 21 to generate a plasma of the third gas.
  • the third gas is composed of a fluorocarbon (C x Fy ) -based gas containing, for example, carbon and fluorine.
  • the third gas includes carbon tetrafluoride (CF 4 ) gas, perfluorocyclobutane (C 4 F 8 ) gas, hexafluoro-1,3-butadiene (C 4 F 6 ) gas, and octafluoro. Cyclopentene (C 5 F 8 ) gas and the like can be mentioned.
  • a rare gas such as argon (Ar) or an inert gas composed of nitrogen (N 2 ) may be supplied into the treatment container 21 and appropriately diluted.
  • the pressure in the processing container 21 is about 20 to 30 mTorr
  • the power of the upper electrode 22 is about 400 to 600 W
  • the high frequency voltage is 0 V
  • the CF is the third gas.
  • the flow rate of the system gas is set to about 5 to 20 sccm
  • the flow rate of Ar gas is set to about 400 to 600 sccm
  • the processing time is set to about 5 to 15 seconds.
  • the second polymerized film 17 is adsorbed on the surface of the altered layer 15 by the ions and radicals contained in the plasma of the third gas.
  • the second polymerized film 17 is made of a CF-based polymer containing carbon (C) and fluorine (F).
  • step S7 of FIG. 3 the exhaust unit 26 shown in FIG. 2 purges the inside of the processing container 21 to exhaust the third gas supplied in step S6.
  • the inside of the processing container 21 may be evacuated, or a purge gas such as Ar gas may be supplied into the processing container 21.
  • the fourth gas is supplied into the processing container 21 by the gas supply unit 24 shown in FIG. 2, and plasma of the fourth gas is generated.
  • the fourth gas is a gas containing a rare gas.
  • Specific examples of the fourth gas include helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe) and the like.
  • the pressure in the processing container 21 is about 20 to 30 mTorr
  • the power of the upper electrode 22 is about 300 to 400 W
  • the high frequency voltage is 70 V
  • Ar which is the fourth gas.
  • the gas flow rate is set to about 400 to 500 sccm
  • the processing time is set to about 20 to 40 seconds.
  • the altered layer 15x is desorbed and removed together with the second polymerized film 17 by the ions of the noble gas contained in the plasma of the fourth gas.
  • the altered layer 15x on the bottom surface of the recess 13a of the intermediate insulating film 13 is substantially completely removed, so that the intermediate insulating film 13 is removed.
  • the side surface of the recess 13a of the intermediate insulating film 13 is thinly removed because the penetration of Ar ions is shallower than that of the bottom surface of the recess 13a. Therefore, the altered layer 15x at the deep side surface of the recess 13a remains.
  • step S9 of FIG. 3 the exhaust unit 26 shown in FIG. 2 purges the inside of the processing container 21 to exhaust the fourth gas supplied in step S8.
  • the inside of the processing container 21 may be evacuated, or a purge gas such as Ar gas may be supplied into the processing container 21.
  • step S10 of FIG. 3 the procedure of steps S2 to S9 is regarded as one cycle, and it is determined whether or not this cycle is repeated a predetermined number of times.
  • the predetermined number of times can be set in advance as, for example, the number of times to achieve a predetermined etching amount. It should be noted that the predetermined number of times is once, and the steps S2 to S9 need not be repeated. If it has not been repeated a predetermined number of times, the procedure returns to step S2, and the cycles of steps S2 to S9 are repeated. In each cycle, the same process conditions may be set, or different process conditions may be set.
  • the depth of the recess 13a of the intermediate insulating film 13 becomes deeper.
  • the thickness of the altered layer 15x on the side surface of the recess 13a of the intermediate insulating film 13 increases with each plasma generation of the second gas in step S4 in each cycle. Therefore, a step of the altered layer 15x is formed one step at a time for each cycle.
  • step S10 of FIG. 3 When the cycle of steps S2 to S9 is repeated a predetermined number of times in step S10 of FIG. 3, the polymer, natural oxide film, etc. are removed using dilute hydrofluoric acid (DHF) or the like, and the etching step is completed.
  • DHF dilute hydrofluoric acid
  • the intermediate insulating film 13 and the lower insulating film 12 are removed, openings (contact holes) are formed in the intermediate insulating film 13 and the lower insulating film 12, and the upper surface of the semiconductor layer 11 is formed. Part of is exposed.
  • the thickness T1 of the altered layer 15 in the circumferential direction becomes thinner as it is closer to the semiconductor layer 11, and the outer peripheral surface of the altered layer 15 has a stepped shape.
  • the conductive layer 18 is embedded in the openings (contact holes) of the lower insulating film 12, the intermediate insulating film 13, and the upper insulating film 14 by using a chemical vapor deposition (CVD) method or the like, as shown in FIG. It becomes a semiconductor device.
  • CVD chemical vapor deposition
  • the conductive layer 18 may be embedded in the openings (contact holes) of the lower insulating film 12 and the intermediate insulating film 13.
  • an atomic layer in which the intermediate insulating film 13 made of Si 3 N 4 is targeted for etching and plasma generation and purging are repeated at least four times in the steps S2 to S9.
  • the intermediate insulating film 13 can be removed for each atomic layer by etching (ALE). As a result, a high selectivity with the semiconductor layer 11 becomes possible, and low damage processing becomes possible.
  • the left side of the graph in FIG. 10 shows the result of an argon (Ar) ion intrusion simulation when the power of the upper electrode 22 is set to 30 W (18 eV) and the treatment is performed for 60 seconds using ALE.
  • the solid line profile in FIG. 10 shows the distribution of Ar ions, and the profile converted into continuous values is shown by the alternate long and short dash line.
  • the right side of the graph in FIG. 10 shows the composition in the depth direction from the Si surface measured using an ellipsometer. From FIG. 10, it can be seen that the penetration depth of Ar ions into Si is 5 nm or less, and the recess amount of Si and the thickness of the altered layer 15 are 5 nm or less.
  • the etching method according to the first comparative example will be described.
  • the semiconductor layer 11, the lower insulating film 12 provided on the semiconductor layer 11, and the intermediate insulating film 13 provided on the lower insulating film 12 are used.
  • a semiconductor wafer having an upper insulating film 14 provided on the intermediate insulating film 13 is prepared.
  • a part of the upper insulating film 14 is selectively removed by using a photolithography technique and an etching technique to form an opening.
  • the intermediate insulating film 13 and the lower insulating film 12 are removed by reactive ion etching (RIE) using the upper insulating film 14 as an etching mask.
  • RIE reactive ion etching
  • the oxide layer 11a on the upper part of the semiconductor layer 11 is removed to form a recess 11b, and further, a residual defect of Si is formed at the bottom of the recess 11b. 11c is generated.
  • the dark current increases due to the formation of the recess 11b and the generation of the residual defect 11c.
  • the slit 12a is formed in the lower insulating film 12 in the lateral direction, there is a concern that the yield may be deteriorated or the metal may be poorly embedded.
  • the etching method of the semiconductor device according to the first embodiment even if the formation of the recesses of the semiconductor layer 11 due to overetching is suppressed or the recesses are formed.
  • the depth of the recesses of the semiconductor layer 11 can be made shallower (for example, about 5 nm or less) than the recesses 11b of the first comparative example. Further, since the residual defect at the bottom of the recess of the semiconductor layer 11 can be suppressed or reduced, the dark current can be reduced. Further, as shown in FIG. 10, since the formation of the slit in the lateral direction of the lower insulating film 12 can be suppressed, the yield can be improved and the metal embedding defect can be suppressed.
  • the etching method according to the second comparative example will be described.
  • the semiconductor layer 11, the lower insulating film 12 provided on the semiconductor layer 11, and the lower insulating film 12 are covered with the same as in the first comparative example.
  • a semiconductor wafer including the provided intermediate insulating film 13 and the upper insulating film 14 provided on the intermediate insulating film 13 is prepared.
  • a part of the upper insulating film 14 is selectively removed by using a photolithography technique and an etching technique to form an opening.
  • a recess 13a having a predetermined depth is formed in the intermediate insulating film 13.
  • a procedure of generating a plasma of CH x Ph system gas and adsorbing the first polymerization film 16 and, as shown in FIG. 16, a plasma of Ar gas is generated to generate an intermediate insulating film.
  • the procedure of removing 13 is repeated as one cycle. In this case, as shown in FIG. 16, a part of the first polymerized film 16 may remain when the Ar gas plasma is generated. Therefore, when the procedure shown in FIGS. 15 and 16 is repeated, the film thickness of the first polymerized film 16 becomes thicker, and it may be difficult to remove the intermediate insulating film 13.
  • the etching method of the semiconductor device according to the first embodiment by repeating the procedure of steps S2 to S9 shown in FIG. 3, the first polymer film 16 does not remain and the intermediate insulating film is formed. 13 can be easily removed.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment shown in FIG. 1 in that the outer peripheral surface of the altered layer 15 has a substantially curved surface (tapered shape). ..
  • the step-shaped step on the outer peripheral surface of the altered layer 15 is shallow and minutely formed, the step is continuously connected and is regarded as a substantially curved surface. be able to.
  • the circumferential thickness T1 of the altered layer 15 becomes thinner as it approaches the semiconductor layer 11. Since other configurations of the semiconductor device according to the second embodiment are the same as those of the semiconductor device according to the first embodiment shown in FIG. 1, duplicate description will be omitted.
  • the etching method of the semiconductor device according to the second embodiment is the same as the etching method of the semiconductor device according to the first embodiment, and the second gas is generated at the time of generating the plasma of the second gas in step S4 shown in FIG.
  • the shape of the altered layer 15 of the semiconductor device according to the third embodiment is different from that of the semiconductor device according to the first embodiment shown in FIG.
  • the outer peripheral surface of the upper portion 15a of the altered layer 15 is substantially vertical, and the thickness T1 of the upper portion 15a of the altered layer 15 in the circumferential direction is substantially constant.
  • the outer peripheral surface of the lower portion 15b of the alteration layer 15 has a stepped shape, and the thickness T1 of the lower portion 15b of the alteration layer 15 in the circumferential direction becomes thinner as it approaches the semiconductor layer 11. Since other configurations of the semiconductor device according to the third embodiment are the same as those of the semiconductor device according to the first embodiment shown in FIG. 1, duplicate description will be omitted.
  • the intermediate insulating film 13 on the bottom surface of the recess 13a is removed by a predetermined depth by dry etching such as RIE.
  • the procedure of steps S2 to S9 shown in FIG. 3 is repeated.
  • the outer peripheral surface of the upper portion 15a of the altered layer 15 corresponding to the position where the intermediate insulating film 13 is removed by dry etching such as RIE becomes substantially vertical.
  • the steps S2 to S9 shown in FIG. 3 the outer peripheral surface of the lower portion 15b of the altered layer 15 corresponding to the position where the intermediate insulating film 13 is removed becomes a stepped shape.
  • the number of repetitions of the steps S2 to S9 can be reduced by using normal dry etching in the first half of the etching process of the intermediate insulating film 13.
  • the formation of the recesses in the semiconductor layer 11 can be suppressed or the depth of the recesses can be reduced by repeating the steps S2 to S9.
  • the plasma of the second gas is generated at the time of generating the plasma of the second gas in step S4 shown in FIG.
  • the case of increasing the energy is illustrated.
  • the alteration layer 15x is compared with the circumferential thickness T3 of the alteration layer 15x shown in FIG. 7A.
  • the thickness T4 in the circumferential direction becomes thicker.
  • the outer peripheral surface of the alteration layer 15 has a stepped shape, and the thickness T1 in the circumferential direction of the alteration layer 15 becomes thinner as it approaches the semiconductor layer 11. This point is common to the semiconductor device according to the first embodiment shown in FIG. However, in the semiconductor device according to the fourth embodiment, the step-shaped step T5 on the outer peripheral surface of the altered layer 15 is larger than the step T2 of the semiconductor device according to the first embodiment shown in FIG. Since other configurations of the semiconductor device according to the fourth embodiment are the same as those of the semiconductor device according to the first embodiment shown in FIG. 1, duplicate description will be omitted.
  • step S4 As a method of etching the semiconductor device according to the fourth embodiment, in the etching method of the semiconductor device according to the first embodiment, when the procedure of steps S2 to S9 shown in FIG. 3 is repeated, in step S4, FIG. As shown, the plasma energy of the second gas may be increased.
  • the etching amount in one cycle of the procedure of steps S2 to S9 shown in FIG. 3 can be increased, and the etching amount of steps S2 to S9 shown in FIG. 3 can be increased.
  • the number of times the procedure is repeated can be reduced.
  • the shape of the upper portion 15a of the alteration layer 15 of the semiconductor device according to the fifth embodiment is different from that of the semiconductor device according to the first embodiment shown in FIG.
  • the outer peripheral surface of the upper portion 15a of the altered layer 15 has a staircase shape, and the thickness T5 of the staircase-shaped step is substantially constant.
  • the outer peripheral surface of the lower portion 15b of the alteration layer 15 is also stepped, but the step thickness T2 of the step shape is thinner than the step thickness T5 of the upper portion 15a of the alteration layer 15. Since other configurations of the semiconductor device according to the fifth embodiment are the same as those of the semiconductor device according to the first embodiment shown in FIG. 1, duplicate description will be omitted.
  • steps S2 to S9 shown in FIG. In the first half of the plurality of cycles of the procedure, the plasma energy of the second gas in step S4 is relatively increased. After that, in the latter half of the plurality of cycles of the procedure of steps S2 to S9 shown in FIG. 3, the plasma energy of the second gas in step S4 is relatively reduced.
  • the etching amount in one cycle in the first half of the plurality of cycles, can be increased and the number of cycle repetitions can be reduced.
  • the etching amount in one cycle in the latter half of the plurality of cycles, can be reduced to improve the etching accuracy, and the formation of the recesses in the semiconductor layer 11 can be suppressed or the depth of the recesses can be reduced. ..
  • the shape of the upper portion 15a and the lower portion 15b of the alteration layer 15 of the semiconductor device according to the sixth embodiment is different from that of the semiconductor device according to the first embodiment shown in FIG.
  • the outer peripheral surface of the upper portion 15a of the altered layer 15 is substantially vertical, and the thickness T1 of the upper portion 15a of the altered layer 15 in the circumferential direction is substantially constant.
  • the outer peripheral surface of the lower portion 15b of the altered layer 15 is stepped.
  • the step-shaped step of the lower portion 15b of the altered layer 15 is one step, but it may be a plurality of steps. Since other configurations of the semiconductor device according to the sixth embodiment are the same as those of the semiconductor device according to the first embodiment shown in FIG. 1, duplicate description will be omitted.
  • etching the semiconductor device according to the sixth embodiment in the etching method for the semiconductor device according to the first embodiment, after forming a recess 13a in the intermediate insulating film 13 as shown in FIG. 5, dry etching such as RIE or the like is performed. As a result, the intermediate insulating film 13 on the bottom surface of the recess 13a is removed by a predetermined depth. After that, the procedure of steps S2 to S9 shown in FIG. 3 is repeated, but the plasma energy of the second gas in step S4 is made larger than the etching method of the semiconductor device according to the first embodiment. As a result, as shown in FIG.
  • the outer peripheral surface of the upper portion 15a of the altered layer 15 corresponding to the position where the intermediate insulating film 13 is removed by dry etching such as RIE becomes substantially vertical.
  • the outer peripheral surface of the lower portion 15b of the altered layer 15 corresponding to the position where the intermediate insulating film 13 is removed becomes a stepped shape.
  • the number of repetitions of the steps S2 to S9 can be reduced by using normal dry etching in the first half of the etching step of the intermediate insulating film 13.
  • the formation of the recesses in the semiconductor layer 11 can be suppressed or the depth of the recesses can be reduced by repeating the steps S2 to S9.
  • the solid-state image sensor and the electronic device to which the semiconductor devices of the first to sixth embodiments can be applied will be exemplified.
  • the solid-state image sensor according to the seventh embodiment has a pixel region (imaging region) 3 in which pixels 2 are arranged in a matrix and a peripheral circuit that processes a pixel signal output from the pixel region 3. It is provided with parts (4,5,6,7,8).
  • Pixel 2 generally has a photoelectric conversion region composed of a photodiode that photoelectrically converts incident light, and a plurality of pixel transistors for reading out signal charges generated by photoelectric conversion in the photoelectric conversion region.
  • the plurality of pixel transistors can be composed of, for example, three transistors, a transfer transistor, a reset transistor, and an amplification transistor.
  • the plurality of pixel transistors may be composed of four transistors by further adding a selection transistor.
  • the peripheral circuit unit (4,5,6,7,8) has a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the control circuit 8 receives the input clock and data instructing the operation mode and the like, and outputs data such as internal information of the solid-state image sensor. For example, the control circuit 8 generates a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. do.
  • the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 selects the pixel drive wiring, supplies a pulse for driving the pixel 2 to the selected pixel drive wiring, and drives the pixel 2 in units of rows.
  • the vertical drive circuit 4 selectively scans each pixel 2 of the pixel region 3 in a row-by-row manner in the vertical direction, and passes through the vertical signal line 9 to become a photoelectric conversion region of each pixel 2, for example, in a photodiode, depending on the amount of light received.
  • a pixel signal based on the generated signal charge is supplied to the column signal processing circuit 5.
  • the column signal processing circuit 5 is arranged for each column of pixels 2, for example.
  • the column signal processing circuit 5 performs signal processing such as noise removal for each pixel string of the signal output from the pixel 2 for one row.
  • the column signal processing circuit 5 performs signal processing such as CDS for removing fixed pattern noise peculiar to pixel 2, signal amplification, and AD conversion.
  • a horizontal selection switch (not shown) is provided in the output stage of the column signal processing circuit 5 so as to be connected to the horizontal signal line 10.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to sequentially select each of the column signal processing circuits 5, and causes each of the column signal processing circuits 5 to output pixel signals to the horizontal signal line 10.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals.
  • the output circuit 7 may perform only buffering, black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input / output terminal 31 exchanges signals with the outside.
  • the pixel region 3 and the peripheral circuit portions (4,5,6,7,8) of the solid-state image sensor according to the seventh embodiment are formed on one substrate 1, but a plurality of substrates are formed. It may be formed by a laminated structure in which they are bonded together.
  • the solid-state image sensor according to the seventh embodiment is composed of the first and second substrates, a photoelectric conversion region and a pixel transistor are provided on the first substrate, and peripheral circuits (3, 4, 5, 6) are provided on the second substrate. , 7) and the like may be provided.
  • the first substrate may be provided with a photoelectric conversion region and a part of the pixel transistors
  • the second substrate may be provided with a part of the remainder of the pixel transistors and peripheral circuits (3, 4, 5, 6, 7) and the like. ..
  • FIG. 24 shows an example of an equivalent circuit of pixel 2 of the solid-state image sensor according to the seventh embodiment.
  • the anode of the photodiode PD which is the photoelectric conversion region of the pixel 2
  • the source of the transfer transistor T1 which is an active element is connected to the cathode of the photodiode PD.
  • a floating diffusion region (floating diffusion region) FD is connected to the drain of the transfer transistor T1.
  • the floating diffusion region FD is connected to the source of the reset transistor T2, which is an active element, and the gate of the amplification transistor T3, which is an active element.
  • the source of the amplification transistor T3 is connected to the drain of the selection transistor T4 which is an active element, and the drain of the amplification transistor T3 is connected to the power supply Vdd.
  • the source of the selection transistor T4 is connected to the vertical signal line VSL.
  • the drain of the reset transistor T2 is connected to the power supply Vdd.
  • the control potential TRG is applied to the transfer transistor T1, and the signal charge generated by the photodiode PD is transferred to the floating diffusion region FD.
  • the signal charge transferred to the floating diffusion region FD is read out and applied to the gate of the amplification transistor T3.
  • a horizontal line selection signal SEL is given to the gate of the selection transistor T4 from the vertical shift register.
  • the selection signal SEL By setting the selection signal SEL to a high (H) level, the selection transistor T4 becomes conductive, and a current corresponding to the potential of the floating diffusion region FD amplified by the amplification transistor T3 flows in the vertical signal line VSL.
  • the reset signal RST applied to the gate of the reset transistor T2 to a high (H) level, the reset transistor T2 becomes conductive and the signal charge accumulated in the floating diffusion region FD is reset.
  • the semiconductor device is a conductive layer embedded in a contact hole such as a photodiode PD, a transfer transistor T1, a reset transistor T2, an amplification transistor T3, and a selection transistor T4 shown in FIG. 24. It may be a semiconductor device having a semiconductor layer (diffusion layer) connected to (contact).
  • FIG. 25 is a block diagram showing a configuration example of an embodiment of an imaging device as an electronic device to which the present disclosure is applied.
  • the image pickup device 1000 of FIG. 25 is a video camera, a digital still camera, or the like.
  • the image pickup device 1000 includes a lens group 1001, a solid-state image sensor 1002, a DSP circuit 1003, a frame memory 1004, a display unit 1005, a recording unit 1006, an operation unit 1007, and a power supply unit 1008.
  • the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, the operation unit 1007, and the power supply unit 1008 are connected to each other via the bus line 1009.
  • the lens group 1001 captures incident light (image light) from the subject and forms an image on the image pickup surface of the solid-state image pickup device 1002.
  • the solid-state image sensor 1002 corresponds to the solid-state image sensor according to the seventh embodiment of the CMOS image sensor described above.
  • the solid-state image sensor 1002 converts the amount of incident light imaged on the imaging surface by the lens group 1001 into an electric signal in pixel units and supplies it to the DSP circuit 1003 as a pixel signal.
  • the DSP circuit 1003 performs predetermined image processing on the pixel signal supplied from the solid-state image sensor 1002, supplies the image signal after the image processing to the frame memory 1004 in frame units, and temporarily stores the image signal.
  • the display unit 1005 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image based on a frame-based pixel signal temporarily stored in the frame memory 1004.
  • a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image based on a frame-based pixel signal temporarily stored in the frame memory 1004.
  • the recording unit 1006 is composed of a DVD (Digital Versatile Disk), a flash memory, etc., and reads and records a frame-by-frame pixel signal temporarily stored in the frame memory 1004.
  • DVD Digital Versatile Disk
  • flash memory etc.
  • the operation unit 1007 issues operation commands for various functions of the image pickup apparatus 1000 under the operation of the user.
  • the power supply unit 1008 supplies power to the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, and the operation unit 1007 as appropriate.
  • the electronic device to which this technology is applied may be any device that uses a CMOS image sensor for the image acquisition unit (photoelectric conversion unit), and in addition to the image pickup device 1000, a portable terminal device having an image pickup function, and a CMOS image for the image reading unit.
  • CMOS image sensor for the image acquisition unit (photoelectric conversion unit)
  • the image pickup device 1000 a portable terminal device having an image pickup function
  • CMOS image for the image reading unit.
  • copiers and the like that use sensors.
  • application examples of the present disclosure include an infrared light receiving element, an image pickup device using the infrared light receiving element, an electronic device, and the like, and the applications include not only ordinary cameras and smartphones, but also industrial devices such as surveillance cameras and factory inspections.
  • a wide range of applications for imaging and sensing are conceivable, such as cameras for cameras, in-vehicle cameras, ranging sensors (ToF sensors), and infrared sensors. An example thereof will be described below.
  • the present technology can have the following configurations.
  • (3) The side surface of the altered layer in contact with the first insulating film has a stepped shape.
  • the step-shaped step at the bottom of the altered layer is smaller than the step-shaped step at the top of the semiconductor layer.
  • the relative permittivity of the altered layer is lower than the relative permittivity of the first insulating film.
  • the first insulating film is made of silicon nitride.
  • the altered layer contains silicon oxide or silicon oxynitride.
  • a second insulating film provided between the semiconductor layer and the first insulating film is further provided.
  • the second insulating film is made of silicon oxide.
  • the semiconductor device according to (8) above. (10) A third insulating film provided on the first insulating film is further provided.
  • the third insulating film is made of a silicon oxide film.
  • the semiconductor device according to (10) above. (12)
  • the first polymer film is adsorbed on the insulating film provided on the semiconductor layer containing silicon by the plasma of the first gas.
  • the first polymer film was removed by the plasma of the second gas, and the upper surface of the insulating film exposed by removing the first polymer film was oxidized to form an altered layer.
  • the second polymer film is adsorbed on the altered layer by the plasma of the third gas.
  • the second polymerized film and the altered layer are removed by the plasma of the fourth gas.
  • Etching methods including that.
  • the first gas contains carbon, hydrogen and fluorine.
  • the second gas contains oxygen.
  • the third gas contains carbon and fluorine.
  • the fourth gas contains a noble gas.
  • the cycle including adsorbing the first polymer film, forming the altered layer, adsorbing the second polymer film, and removing the altered layer is repeated a plurality of times.
  • (19) The plasma energy of the second gas in each of the plurality of cycles is the same.
  • (20) The plasma energy of the second gas in the second half of the plurality of times is made smaller than the plasma energy of the second gas in the cycle of the first half of the plurality of times.

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体装置のコンタクトホール加工時のエッチングによる不具合を改善することができるエッチング方法を提供する。エッチング方法は、第１ガスのプラズマにより、シリコンを含む半導体層上に設けられた絶縁膜上に第１重合膜を吸着させ、第２ガスのプラズマにより、第１重合膜を除去すると同時に、絶縁膜の上面を酸化して変質層を形成し、第３ガスのプラズマにより、変質層上に第２重合膜を吸着させ、第４ガスのプラズマにより、第２重合膜及び変質層を除去することを含む。

Description

半導体装置及びエッチング方法
　本開示に係る技術（本技術）は、半導体装置及びエッチング方法に関する。
　従来、半導体装置のエッチング方法として種々の方法が検討されている。例えば、特許文献１は、シリコン酸化膜（ＳｉＯ２膜）を被エッチング膜として、フルオロカーボン系ガスのプラズマを生成する手順と、アルゴン（Ａｒ）ガスのプラズマを生成する手順を繰り返すことにより、原子層毎に除去するエッチング方法を開示する。
特開２０１７－１８３６８８号公報
　さて、半導体装置のコンタクトホール加工時等に、シリコン窒化膜（ＳｉＮ膜）をエッチングストッパとして使用する場合がある。しかしながら、ＳｉＮ膜のオーバーエッチングにより、ＳｉＮ膜下の半導体層に凹部（リセス）が形成されると共に、その凹部の底部に残留欠陥が発生し、暗電流が増大する場合がある。
　本技術は、半導体装置のコンタクトホール加工時のエッチングによる不具合を改善することができる半導体装置及びエッチング方法を提供することを目的とする。
　本技術の一態様に係る半導体装置は、シリコンを含む半導体層と、半導体層上に設けられ、開口部を有する第１絶縁膜と、第１絶縁膜の開口部に埋め込まれ、前記半導体層に下端が接する導電層と、第１絶縁膜と導電層との間に設けられ、酸素を含む変質層とを備えることを要旨とする。
　本技術の一態様に係るエッチング方法は、第１ガスのプラズマにより、シリコンを含む半導体層上に設けられた絶縁膜上に第１重合膜を吸着させ、第２ガスのプラズマにより、第１重合膜を除去し、第１重合膜が除去されて露出した絶縁膜の上面を酸化して変質層を形成し、第３ガスのプラズマにより、変質層上に第２重合膜を吸着させ、第４ガスのプラズマにより、第２重合膜及び変質層を除去することを含むことを要旨とする。
第１実施形態に係る半導体装置の断面図である。 第１実施形態に係るプラズマ処理装置の概略図である。 第１実施形態に係る半導体装置のエッチング方法のフローチャートである。 第１実施形態に係るエッチング方法の工程断面図である。 第１実施形態に係るエッチング方法の図４に引き続く工程断面図である。 第１実施形態に係るエッチング方法の図５に引き続く工程断面図である。 図６Ａの部分拡大図である。 第１実施形態に係るエッチング方法の図６Ａに引き続く工程断面図である。 図７Ａの部分拡大図である。 第１実施形態に係るエッチング方法の図７Ａに引き続く工程断面図である。 図８Ａの部分拡大図である。 第１実施形態に係るエッチング方法の図８Ａに引き続く工程断面図である。 図９Ａの部分拡大図である。 第１実施形態に係るエッチング方法の図９Ａに引き続く工程断面図である。 Ａｒイオン侵入シミュレーション結果を示すグラフである。 第１比較例に係るエッチング方法の工程断面図である。 第１比較例に係るエッチング方法の図１２に引き続く工程断面図である。 第１比較例に係るエッチング方法の図１３に引き続く工程断面図である。 第２比較例に係るエッチング方法の工程断面図である。 第２比較例に係るエッチング方法の図１５に引き続く工程断面図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４～６実施形態に係るエッチング方法の工程断面図である。 第４実施形態に係る半導体装置の断面図である。 第５実施形態に係る半導体装置の断面図である。 第６実施形態に係る半導体装置の断面図である。 第７実施形態に係る固体撮像装置のブロック図である。 第７実施形態に係る画素の等価回路図である。 第７実施形態に係る電子機器のブロック図である。
　以下において、図面を参照して本技術の第１～第７実施形態を説明する。以下の説明で参照する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべき。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　本明細書において、「上」「下」等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば「上」「下」は「左」「右」に変換して読まれ、１８０°回転して観察すれば「上」「下」は反転して読まれることは勿論である。
　（第１実施形態）
　＜半導体装置の構造＞
　第１実施形態に係る半導体装置は、図１に示すように、シリコン（Ｓｉ）を含む半導体層１１と、半導体層１１上に設けられた絶縁膜（下層絶縁膜）１２と、下層絶縁膜１２上に設けられた絶縁膜（中間絶縁膜）１３と、中間絶縁膜１３上に設けられた絶縁膜（上層絶縁膜）１４とを備える。
　半導体層１１は、例えばシリコン（Ｓｉ）からなる。半導体層１１は、Ｓｉ基板で構成されていてもよく、Ｓｉ基板上にエピタキシャル成長したエピタキシャル成長層で構成されていてもよい。半導体層１１は、炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の化合物半導体で構成されていてもよい。
　下層絶縁膜１２は、例えばシリコン酸化膜（ＳｉＯ２膜）からなる自然酸化膜で構成されている。下層絶縁膜１２の厚さは例えば１ｎｍ程度であるが、これに限定されない。なお、下層絶縁膜１２が無く、半導体層１１と中間絶縁膜１３とが直接接していてもよい。
　中間絶縁膜１３は、例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成されている。中間絶縁膜１３の厚さは例えば３０～３００ｎｍ程度であるが、これに限定されない。上層絶縁膜１４は、例えばシリコン酸化膜（ＳｉＯ２膜）で構成されている。上層絶縁膜１４の厚さは例えば３０～３００ｎｍ程度であるが、これに限定されない。なお、上層絶縁膜１４が無くてもよい。
　下層絶縁膜１２、中間絶縁膜１３及び上層絶縁膜１４には、半導体層１１の上面の一部を露出する開口部（コンタクトホール）が開口されている。下層絶縁膜１２、中間絶縁膜１３及び上層絶縁膜１４の開口部の直径は例えば３０～１００ｎｍ程度であるが、これに限定されない。下層絶縁膜１２、中間絶縁膜１３及び上層絶縁膜１４の開口部には、導電層１８が埋め込まれている。導電層１８の下端は半導体層１１の上面に接している。導電層１８は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）、タングステン（Ｗ）等の金属材料からなる。図示を省略するが、導電層１８の上端には、配線等が接続されている。導電層１８は、半導体層１１を配線等に電気的に接続するコンタクト又はビア等として機能する。導電層１８の平面パターンは、例えば矩形であるが、円形でもよく、溝状でもよい。
　中間絶縁膜１３と導電層１８との間には、導電層１８の側面を囲むように変質層（改質層）１５が形成されている。変質層１５の内側の側面（内周面）は導電層１８の側面に接している。変質層１５の中間絶縁膜１３と導電層１８とに挟まれた周方向（図１の左右方向）の厚さＴ１は、半導体層１１に近いほど薄くなる。変質層１５の中間絶縁膜１３に接する外側の側面（外周面）は階段形状を有する。図１では、階段形状の段差Ｔ２が略均等の場合を例示している。また、図１では、変質層１５の階段形状の段数が６段の場合を例示するが、段数は特に限定されず、１段でもよく、１段～５段でもよく、７段以上でもよい。
　変質層１５は、中間絶縁膜１３を酸化して変質（改質）させた領域で構成されている。変質層１５は、酸素を含む層であり、例えば一酸化珪素（ＳｉＯ）、二酸化珪素（ＳｉＯ２）等の酸化珪素（ＳｉＯｘ）又は酸窒化珪素（ＳｉＯＮ）からなる。例えば、変質層１５の導電層１８に接する側面側がＳｉＯｘからなり、変質層１５の中間絶縁膜１３に接する側面側がＳｉＯＮからなるように、変質層１５に含まれる酸素濃度が内側から外側にかけて傾斜していてもよい。
　ここで、Ｓｉ３Ｎ４のパッシベーション性はＳｉＯＮのパッシベーション性よりも高く、ＳｉＯＮのパッシベーション性はＳｉＯｘのパッシベーション性よりも高い。このため、Ｓｉ３Ｎ４からなる中間絶縁膜１３のパッシベーション性は、ＳｉＯＮ又はＳｉＯｘからなる変質層１５のパッシベーション性よりも高い。
　また、Ｓｉ３Ｎ４の比誘電率（７．０）は、ＳｉＯＮ又はＳｉＯｘの比誘電率（４．２）よりも高い。このため、Ｓｉ３Ｎ４からなる中間絶縁膜１３の比誘電率は、ＳｉＯＮ又はＳｉＯｘからなる変質層１５の比誘電率よりも高い。
　また、ＳｉＯｘの耐圧性はＳｉＯＮの耐圧性よりも高く、ＳｉＯＮの耐圧性はＳｉ３Ｎ４の耐圧性よりも高い。このため、ＳｉＯＮ又はＳｉＯｘからなる変質層１５の耐圧性は、Ｓｉ３Ｎ４からなる中間絶縁膜１３の耐圧性よりも高い。
　第１実施形態に係る半導体装置によれば、中間絶縁膜１３と導電層１８との間に酸素を含む変質層１５が設けられていることにより、変質層１５が無い場合と比較して、低誘電率化を図ることができる。よって、容量を低減することができ、デバイスを高速化することができる。更に、変質層１５の耐圧性が中間絶縁膜１３の耐圧性よりも高いため、変質層１５が無い場合と比較して、耐圧を向上させ、リーク電流を低減することができる。
　更に、変質層１５の周方向の厚さＴ１が、半導体層１１に近いほど薄くなるため、半導体層１１の近傍で水分やガスに対するパッシベーション性を向上させることができ、デバイス特性の劣化を防止することができる。また、コンタクトホールに露出した部分の半導体層１１の酸化を抑制することができ、コンタクト抵抗の増大を抑制することができる。
　＜エッチング装置＞
　次に、後述する第１実施形態に係る半導体装置のエッチング方法を実施するための、第１実施形態に係るエッチング装置（プラズマ処理装置）の概略構成を説明する。第１実施形態に係るプラズマ処理装置は、図２に示すように、被処理体１００を収容する処理容器２１を備える。
　処理容器２１内には、被処理体１００が載置される下部電極２３、及び下部電極２３に対向して配置された上部電極２２が配置されている。下部電極２３及び上部電極２２には、高周波電源２７，２８がそれぞれ接続されている。高周波電源２７は、被処理体１００にイオンを引き込むための高周波電力（高周波電圧）を発生する。高周波電源２８は、プラズマ生成用の高周波電力を発生する。
　処理容器２１にはガス供給部２４及び排気部２６が接続されている。ガス供給部２４は、処理ガス等の種々のガスを選択的に、流量を調整しながら処理容器２１内に供給する。排気部２６は、例えばターボ分子ポンプ等の真空ポンプで構成されており、処理容器２１内を減圧する。
　ガス供給部２４、排気部２６及び高周波電源２７，２８には制御部２５が電気的に接続されている。制御部２５は、ガス供給部２４のガスの選択及び流量、排気部２６の排気量、高周波電源２７，２８からの電力供給量等を制御する。なお、図２は示した第１実施形態に係るプラズマ処理装置は模式的であり、実際には図示を省略した種々の部品を更に備えている。
　＜エッチング方法＞
　次に、図３のフローチャート及び図４～図１０の工程断面図を参照して、第１実施形態に係る半導体装置のエッチング方法を説明する。図６Ａ及び図６Ｂは同一工程を示しており、図６Ａの破線で囲んだ部分Ａの拡大図が図６Ｂである。図７Ａ及び図７Ｂ、図８Ａ及び図８Ｂ、図９Ａ及び図９Ｂも、図６Ａ及び図６Ｂと同様の関係である。
　図３のステップＳ１において、第１実施形態に係る半導体装置のエッチング方法の加工対象となる被処理体（半導体ウェハ）を用意する。図４に示すように、半導体ウェハは、半導体層１１と、半導体層１１上に設けられた下層絶縁膜１２と、下層絶縁膜１２上に設けられた中間絶縁膜（被エッチング膜）１３と、中間絶縁膜１３上に設けられた上層絶縁膜１４を備える。なお、下層絶縁膜１２は形成されていなくてもよい。そして、フォトリソグラフィ技術及びエッチング技術を用いて、上層絶縁膜１４の一部が選択的に除去され、中間絶縁膜１３の上面の一部を露出する開口部１４ａが形成されている。
　次に、図４に示した半導体ウェハを、図２に示すように、被処理体１００として、処理容器２１の下部電極２３上に載置する。そして、上層絶縁膜１４をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等の通常のドライエッチングにより、中間絶縁膜１３の上部の一部を選択的に除去する。この結果、図５に示すように、中間絶縁膜１３の上部に所定の深さの凹部１３ａが形成される。
　図３のステップＳ２において、図２に示したガス供給部２４により処理容器２１内に第１ガスを供給し、第１ガスのプラズマを生成する。第１ガスは、例えば炭素（Ｃ）、フッ素（Ｆ）及び水素（Ｈ）を含むＣＨｘＦｙ系ガスを含有する。第１ガスとして、具体的には、トリフルオロメタン（ＣＨＦ３）ガス、ジフルオロメタン（ＣＨ２Ｆ２）ガス、フルオロメタン（ＣＨ３Ｆ）ガスが挙げられる。第１ガスの他にも、アルゴン（Ａｒ）等の希ガスや窒素（Ｎ２）からなる不活性ガスを処理容器２１内に供給して適宜希釈してもよい。
　ステップＳ２の第１ガスのプラズマ生成時のプロセス条件として、例えば処理容器２１内の圧力が２０～３０ｍＴｏｒｒ程度、上部電極２２のパワーが４００～６００Ｗ程度、高周波電圧が０Ｖ、第１ガスの流量が５～１５ｓｃｃｍ程度、Ａｒガスの流量が４００～６００ｓｃｃｍ程度、処理時間が５～２０秒程度に設定される。
　図６Ａ及び図６Ｂに示すように、第１ガスのプラズマに含まれるイオン（直線矢印で図示）及びラジカル（波線矢印で図示）により、上層絶縁膜１４の上面及び開口部１４ａの側面と、中間絶縁膜１３の凹部１３ａの側面及び底面に、第１重合膜１６を堆積する。第１重合膜１６は、中間絶縁膜１３の凹部１３ａに位置する中間絶縁膜１３の表面に吸着する。第１重合膜１６は、例えば炭素（Ｃ）、フッ素（Ｆ）及び水素（Ｈ）を含有するポリマーからなる。第１重合膜１６は、例えばハイドロフルオロカーボン（ＨＦＣ）で構成されている。
　図３のステップＳ３において、図２に示した排気部２６により、処理容器２１内をパージすることにより、ステップＳ２において供給された第１ガスを排気する。例えば、処理容器２１内を真空引きしてもよく、処理容器２１内にＡｒガス等のパージガスを供給してもよい。
　図３のステップＳ４において、図２に示したガス供給部２４により処理容器２１内に第２ガスを供給し、第２ガスのプラズマを生成する。第２ガスは、酸素（Ｏ）を含有するガスである。第２ガスとして、具体的には、酸素（Ｏ２）ガス、一酸化炭素（ＣＯ）ガス、二酸化炭素（ＣＯ２）ガス、一酸化窒素（ＮＯ）ガス、二酸化窒素（ＮＯ２）ガス等が挙げられる。第２ガスの他にも、アルゴン（Ａｒ）等の希ガスや窒素（Ｎ２）等の不活性ガスを供給して適宜希釈してもよい。
　ステップＳ４の第２ガスのプラズマ生成時のプロセス条件として、例えば処理容器２１内の圧力が２０～３０ｍＴｏｒｒ程度、上部電極２２のパワーが３００～５００Ｗ程度、高周波電圧が０Ｖ、第２ガスの流量が４００～６００ｓｃｃｍ程度、処理時間が２０～４０秒程度に設定される。
　第２ガスのプラズマに含まれる酸素のイオン及びラジカルにより、図６Ａ及び図６Ｂに示した第１重合膜１６が、図７Ａ及び図７Ｂに示すように除去される。この際、図６Ｂに示した第１重合膜１６が吸着した中間絶縁膜１３の上部（表層部）１３ｂ（破線で図示）が脱離して除去される。更に、図７Ａ及び図７Ｂに示すように、中間絶縁膜１３の表面が酸化されて変質（改質）し、酸素を含む変質層（改質層）１５ｘが形成される。
　変質層１５ｘの厚さＴ３は、中間絶縁膜１３の凹部１３ａの側面及び底面において同程度である。変質層１５ｘの厚さＴ３は、例えば３ｎｍ～１０ｎｍ程度であり、第２ガスのプラズマエネルギー（高周波電力）を調整することにより適宜設定可能である。第２ガスのプラズマエネルギーを高くするほど、変質層１５ｘの厚さＴ３は厚くなり、且つ変質層１５ｘ中の酸素濃度も高くなる。一方、上層絶縁膜１４は元から酸素を含むため、中間絶縁膜１３のように変質しない。
　図３のステップＳ５において、図２に示した排気部２６により、処理容器２１内をパージすることにより、ステップＳ４において供給された第２ガスを排気する。例えば、処理容器２１内を真空引きしてもよく、処理容器２１内にＡｒガス等のパージガスを供給してもよい。
　図３のステップＳ６において、図２に示したガス供給部２４により処理容器２１内に第３ガスを供給し、第３ガスのプラズマを生成する。第３ガスは、例えば炭素及びフッ素を含有するフルオロカーボン（ＣｘＦｙ）系ガスで構成される。第３ガスとしては、具体的には、四フッ化炭素（ＣＦ４）ガス、パーフルオロシクロブタン（Ｃ４Ｆ８）ガス、ヘキサフルオロ－１，３－ブタジエン（Ｃ４Ｆ６）ガス、オクタフルオロシクロペンテン（Ｃ５Ｆ８）ガス等が挙げられる。第３ガスの他にも、アルゴン（Ａｒ）等の希ガスや窒素（Ｎ２）からなる不活性ガスを処理容器２１内に供給して適宜希釈してもよい。
　ステップＳ６の第３ガスのプラズマ生成時のプロセス条件として、例えば処理容器２１内の圧力が２０～３０ｍＴｏｒｒ程度、上部電極２２のパワーが４００～６００Ｗ程度、高周波電圧が０Ｖ、第３ガスであるＣＦ系ガスの流量が５～２０ｓｃｃｍ程度、Ａｒガスの流量が４００～６００ｓｃｃｍ程度、処理時間が５～１５秒程度に設定される。
　図８Ａ及び図８Ｂに示すように、第３ガスのプラズマに含まれるイオン及びラジカルにより、変質層１５の表面に第２重合膜１７を吸着させる。第２重合膜１７は、炭素（Ｃ）とフッ素（Ｆ）を含有するＣＦ系のポリマーからなる。
　図３のステップＳ７において、図２に示した排気部２６により、処理容器２１内をパージすることにより、ステップＳ６において供給された第３ガスを排気する。例えば、処理容器２１内を真空引きしてもよく、処理容器２１内にＡｒガス等のパージガスを供給してもよい。
　図３のステップＳ８において、図２に示したガス供給部２４により処理容器２１内に第４ガスを供給し、第４ガスのプラズマを生成する。第４ガスは希ガスを含有するガスである。第４ガスとしては、具体的には、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）等が挙げられる。
　ステップＳ８の第４ガスのプラズマ生成時のプロセス条件として、例えば処理容器２１内の圧力が２０～３０ｍＴｏｒｒ程度、上部電極２２のパワーが３００～４００Ｗ程度、高周波電圧が７０Ｖ、第４ガスであるＡｒガスの流量が４００～５００ｓｃｃｍ程度、処理時間が２０～４０秒程度に設定される。
　図９Ａ及び図９Ｂに示すように、第４ガスのプラズマに含まれる希ガスのイオンにより、第２重合膜１７と共に変質層１５ｘが脱離して除去される。この際、中間絶縁膜１３の凹部１３ａの底面の変質層１５ｘは略完全に除去されることで、中間絶縁膜１３が除去される。一方、図９Ａに示すように、中間絶縁膜１３の凹部１３ａの側面は、凹部１３ａの底面と比較してＡｒイオンの侵入が浅いため薄く除去される。このため、凹部１３ａの側面の深い部分の変質層１５ｘは残存する。
　図３のステップＳ９において、図２に示した排気部２６により、処理容器２１内をパージすることにより、ステップＳ８において供給された第４ガスを排気する。例えば、処理容器２１内を真空引きしてもよく、処理容器２１内にＡｒガス等のパージガスを供給してもよい。
　図３のステップＳ１０で、ステップＳ２～Ｓ９の手順を１サイクルとして、このサイクルを所定の回数だけ繰り返したか否かを判断する。所定の回数は、例えば、所定のエッチング量を達成する回数として予め設定可能である。なお、所定の回数が１回であり、ステップＳ２～Ｓ９の手順を繰り返さなくてもよい。所定の回数だけ繰り返していない場合、ステップＳ２の手順に戻り、ステップＳ２～Ｓ９のサイクルを繰り返す。各サイクルでは、互いに同一のプロセス条件に設定してもよく、互いに異なるプロセス条件としてもよい。
　図３のステップＳ２～Ｓ９のサイクルを複数回繰り返すことにより、中間絶縁膜１３の凹部１３ａの深さが深くなっていく。また、各サイクルにおけるステップＳ４の第２ガスのプラズマ生成毎に、中間絶縁膜１３の凹部１３ａの側面の変質層１５ｘの厚さが厚くなる。このため、１サイクル毎に変質層１５ｘの段差が１段ずつ形成されていく。
　図３のステップＳ１０で、ステップＳ２～Ｓ９のサイクルを所定の回数だけ繰り返した場合、希フッ酸（ＤＨＦ）等を用いてポリマーや自然酸化膜等を除去し、エッチング工程を完了する。この結果、図１０に示すように、中間絶縁膜１３及び下層絶縁膜１２が除去されて、中間絶縁膜１３及び下層絶縁膜１２に開口部（コンタクトホール）が形成されて、半導体層１１の上面の一部が露出する。また、変質層１５の周方向の厚さＴ１は、半導体層１１に近いほど薄くなり、変質層１５の外周面が階段形状となる。図３のステップＳ２～Ｓ９の各サイクルで、ステップＳ４の第２ガスのプラズマエネルギーを同一とすることにより、変質層１５の外周面の階段形状の段差Ｔ２を略均等に形成することができる。
　その後、化学気相成長（ＣＶＤ）法等を用いて、下層絶縁膜１２、中間絶縁膜１３及び上層絶縁膜１４の開口部（コンタクトホール）に導電層１８を埋め込むことにより、図１に示した半導体装置となる。なお、上層絶縁膜１４を除去した後に、下層絶縁膜１２及び中間絶縁膜１３の開口部（コンタクトホール）に導電層１８を埋め込んでもよい。
　第１実施形態に係る半導体装置のエッチング方法によれば、Ｓｉ３Ｎ４からなる中間絶縁膜１３を被エッチング対象として、ステップＳ２～Ｓ９の手順の少なくとも４回のプラズマ生成及びパージを繰り返す原子層エッチング（ＡＬＥ）により、中間絶縁膜１３を原子層毎に除去することができる。これにより、半導体層１１との高選択比が可能となり、低ダメージ加工が可能となる。
　図１０のグラフの左側は、ＡＬＥを用いて、上部電極２２のパワーを３０Ｗ（１８ｅＶ）とし、６０秒処理した場合の、アルゴン（Ａｒ）イオン侵入シミュレーションの結果を示す。図１０の実線のプロファイルがＡｒイオンの分布を示し、これを連続値に変換したプロファイルを一点鎖線で示す。図１０のグラフの右側は、エリプソメータを用いて測定したＳｉ表面から深さ方向の組成を示す。図１０から、ＡｒイオンのＳｉへの侵入深さは５ｎｍ以下であり、Ｓｉのリセス量や変質層１５の厚さは５ｎｍ以下になることが分かる。
　＜第１比較例＞
　次に、第１比較例に係るエッチング方法を説明する。第１比較例に係るエッチング方法では、図１２に示すように、半導体層１１と、半導体層１１上に設けられた下層絶縁膜１２と、下層絶縁膜１２上に設けられた中間絶縁膜１３と、中間絶縁膜１３上に設けられた上層絶縁膜１４を備える半導体ウェハを準備する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、上層絶縁膜１４の一部が選択的に除去され、開口部が形成されている。
　次に、図１３に示すように、上層絶縁膜１４をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）により、中間絶縁膜１３及び下層絶縁膜１２を除去する。このとき、オーバーエッチングにより、半導体層１１の上部が酸化し、酸化層１１ａが形成される。
　次に、ＤＨＦ処理を行うことにより、図１４に示すように、半導体層１１の上部の酸化層１１ａが除去されて凹部（リセス）１１ｂが形成され、更には凹部１１ｂの底部にＳｉの残留欠陥１１ｃが発生する。この凹部１１ｂの形成及び残留欠陥１１ｃの発生により、暗電流が増大する。また、下層絶縁膜１２に横方向にスリット１２ａが入るため、歩留まり悪化やメタル埋め込み不良の懸念がある。
　これに対して、第１実施形態に係る半導体装置のエッチング方法によれば、図１０に示すように、オーバーエッチングによる半導体層１１の凹部の形成を抑制するか、或いは凹部が形成されるとしても、半導体層１１の凹部の深さを第１比較例の凹部１１ｂよりも浅く（例えば５ｎｍ以下程度）することができる。更に、半導体層１１の凹部の底部の残留欠陥も抑制又は低減することができるため、暗電流を低減することができる。更に、図１０に示すように、下層絶縁膜１２の横方向のスリットの形成を抑制することができるので、歩留まりを向上させると共に、メタルの埋め込み不良を抑制することができる。
　＜第２比較例＞
　次に、第２比較例に係るエッチング方法を説明する。第２比較例に係るエッチング方法では、第１比較例と同様に、図１２に示すように、半導体層１１と、半導体層１１上に設けられた下層絶縁膜１２と、下層絶縁膜１２上に設けられた中間絶縁膜１３と、中間絶縁膜１３上に設けられた上層絶縁膜１４を備える半導体ウェハを準備する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、上層絶縁膜１４の一部が選択的に除去され、開口部が形成されている。
　次に、中間絶縁膜１３に所定の深さの凹部１３ａを形成する。そして、図１５に示すように、ＣＨｘＦｙ系ガスのプラズマを生成して第１重合膜１６を吸着させる手順と、図１６に示すように、Ａｒガスのプラズマを生成して中間絶縁膜１３を除去する手順とを１サイクルとして繰り返す。この場合、図１６に示すように、Ａｒガスのプラズマの生成時に、第１重合膜１６の一部が残存する場合がある。このため、図１５及び図１６に示した手順を繰り返すと、第１重合膜１６の膜厚が厚くなり、中間絶縁膜１３の除去が困難となる場合がある。
　これに対して、第１実施形態に係る半導体装置のエッチング方法によれば、図３に示したステップＳ２～Ｓ９の手順を繰り返すことにより、第１重合膜１６が残存することなく、中間絶縁膜１３を容易に除去することができる。
　（第２実施形態）
　第２実施形態に係る半導体装置は、図１７に示すように、変質層１５の外周面が略曲面（テーパ形状）であることが、図１に示した第１実施形態に係る半導体装置と異なる。図１に示した第１実施形態に係る半導体装置と比較して、変質層１５の外周面の階段形状の段差が浅く微小に形成されているため、段差が連続的に繋がり、略曲面と見なすことができる。変質層１５の周方向の厚さＴ１は、半導体層１１に近いほど薄くなっている。第２実施形態に係る半導体装置の他の構成は、図１に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第２実施形態に係る半導体装置のエッチング方法としては、第１実施形態に係る半導体装置のエッチング方法と同様であり、図３に示したステップＳ４の第２ガスのプラズマの生成時に、第２ガスのプラズマエネルギーを低減すればよい。
　（第３実施形態）
　第３実施形態に係る半導体装置は、図１８に示すように、変質層１５の形状が、図１に示した第１実施形態に係る半導体装置と異なる。変質層１５の上部１５ａの外周面は略垂直であり、変質層１５の上部１５ａの周方向の厚さＴ１は略一定である。変質層１５の下部１５ｂの外周面は階段形状であり、変質層１５の下部１５ｂの周方向の厚さＴ１は、半導体層１１に近いほど薄くなっている。第３実施形態に係る半導体装置の他の構成は、図１に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第３実施形態に係る半導体装置のエッチング方法としては、第１実施形態に係る半導体装置のエッチング方法において、図５に示すように中間絶縁膜１３に凹部１３ａを形成した後であって、且つ図３に示したステップＳ２の第２ガスのプラズマの生成前に、ＲＩＥ等のドライエッチングにより、凹部１３ａの底面の中間絶縁膜１３を所定の深さだけ除去する。その後、図３に示したステップＳ２～Ｓ９の手順を繰り返す。この結果、図１８に示すように、ＲＩＥ等のドライエッチングにより中間絶縁膜１３が除去された位置に対応する、変質層１５の上部１５ａの外周面は略垂直となる。一方、図３に示したステップＳ２～Ｓ９の手順を繰り返すことにより中間絶縁膜１３が除去された位置に対応する、変質層１５の下部１５ｂの外周面は階段形状となる。
　第３実施形態に係る半導体装置のエッチング方法によれば、中間絶縁膜１３のエッチング工程の前半は通常のドライエッチングを用いることで、ステップＳ２～Ｓ９の手順の繰り返し回数を低減することができる。一方、中間絶縁膜１３のエッチング工程の後半はステップＳ２～Ｓ９の手順を繰り返すことにより、半導体層１１の凹部の形成を抑制又は凹部の深さを低減することができる。
　（第４実施形態）
　以下の第４～第６実施形態においては、第１実施形態に係る半導体装置のエッチング方法と比較して、図３に示したステップＳ４の第２ガスのプラズマの生成時に、第２ガスのプラズマエネルギーを大きくする場合を例示する。例えば、図３に示したステップＳ４の第２ガスのプラズマエネルギーを大きくすると、図７Ａに示した変質層１５ｘの周方向の厚さＴ３と比較して、図１９に示すように、変質層１５ｘの周方向の厚さＴ４が厚くなる。
　第４実施形態に係る半導体装置は、図２０に示すように、変質層１５の外周面は階段形状であり、変質層１５の周方向の厚さＴ１は、半導体層１１に近いほど薄くなっている点は、図１に示した第１実施形態に係る半導体装置と共通する。しかし、第４実施形態に係る半導体装置は、変質層１５の外周面の階段形状の段差Ｔ５が、図１に示した第１実施形態に係る半導体装置の段差Ｔ２よりも大きい。第４実施形態に係る半導体装置の他の構成は、図１に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第４実施形態に係る半導体装置のエッチング方法としては、第１実施形態に係る半導体装置のエッチング方法において、図３に示したステップＳ２～Ｓ９の手順を繰り返すときに、ステップＳ４において、図１９に示すように、第２ガスのプラズマエネルギーを大きくすればよい。
　第４実施形態に係る半導体装置のエッチング方法によれば、図３に示したステップＳ２～Ｓ９の手順の１サイクルでのエッチング量を大きくすることができ、図３に示したステップＳ２～Ｓ９の手順の繰り返し回数を低減することができる。
　（第５実施形態）
　第５実施形態に係る半導体装置は、図２１に示すように、変質層１５の上部１５ａの形状が、図１に示した第１実施形態に係る半導体装置と異なる。変質層１５の上部１５ａの外周面は階段形状であり、階段形状の段差の厚さＴ５は略一定である。一方、変質層１５の下部１５ｂの外周面も階段形状であるが、階段形状の段差の厚さＴ２は、変質層１５の上部１５ａの段差の厚さＴ５よりも薄い。第５実施形態に係る半導体装置の他の構成は、図１に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第５実施形態に係る半導体装置のエッチング方法としては、第１実施形態に係る半導体装置のエッチング方法において、第１実施形態に係る半導体装置のエッチング方法において、図３に示したステップＳ２～Ｓ９の手順の複数回のサイクルのうちの前半のサイクルでは、ステップＳ４の第２ガスのプラズマエネルギーを相対的に大きくする。その後、図３に示したステップＳ２～Ｓ９の手順の複数回のサイクルのうちの後半のサイクルでは、ステップＳ４の第２ガスのプラズマエネルギーを相対的に小さくする。
　第５実施形態に係る半導体装置のエッチング方法によれば、複数回のサイクルのうちの前半のサイクルでは、１サイクルでのエッチング量を大きくすることができサイクルの繰り返し回数を低減することができる。一方、複数回のサイクルのうちの後半のサイクルでは、１サイクルでのエッチング量を小さくしてエッチング精度を高めて、半導体層１１の凹部の形成を抑制又は凹部の深さを低減することができる。
　（第６実施形態）
　第６実施形態に係る半導体装置は、図２２に示すように、変質層１５の上部１５ａ及び下部１５ｂの形状が、図１に示した第１実施形態に係る半導体装置と異なる。変質層１５の上部１５ａの外周面は略垂直であり、変質層１５の上部１５ａの周方向の厚さＴ１は略一定である。変質層１５の下部１５ｂの外周面は階段形状である。なお、図２２では、変質層１５の下部１５ｂの階段形状の段差は１段であるが、複数段であってよい。第６実施形態に係る半導体装置の他の構成は、図１に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第６実施形態に係る半導体装置のエッチング方法としては、第１実施形態に係る半導体装置のエッチング方法において、図５に示すように中間絶縁膜１３に凹部１３ａを形成した後、ＲＩＥ等のドライエッチングにより、凹部１３ａの底面の中間絶縁膜１３を所定の深さだけ除去する。その後、図３に示したステップＳ２～Ｓ９の手順を繰り返すが、ステップＳ４の第２ガスのプラズマエネルギーを、第１実施形態に係る半導体装置のエッチング方法よりも大きくする。この結果、図２２に示すように、ＲＩＥ等のドライエッチングにより中間絶縁膜１３が除去された位置に対応する、変質層１５の上部１５ａの外周面は略垂直となる。一方、図３に示したステップＳ２～Ｓ９の手順を繰り返すことにより中間絶縁膜１３が除去された位置に対応する、変質層１５の下部１５ｂの外周面は階段形状となる。
　第６実施形態に係る半導体装置のエッチング方法によれば、中間絶縁膜１３のエッチング工程の前半は通常のドライエッチングを用いることで、ステップＳ２～Ｓ９の手順の繰り返し回数を低減することができる。一方、中間絶縁膜１３のエッチング工程の後半はステップＳ２～Ｓ９の手順を繰り返すことにより、半導体層１１の凹部の形成を抑制又は凹部の深さを低減することができる。
　（第７実施形態）
　第７実施形態では、第１～第６実施形態の半導体装置を適用可能な固体撮像装置及び電子機器について例示する。
　＜電子機器＞
　第７実施形態に係る固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを一例として説明する。第７実施形態に係る固体撮像装置は、図２３に示すように、画素２が行列状に配列された画素領域（撮像領域）３と、画素領域３から出力された画素信号を処理する周辺回路部（４，５，６，７，８）とを備える。
　画素２は、一般的には、入射光を光電変換するフォトダイオードで構成された光電変換領域と、光電変換領域の光電変換により発生した信号電荷を読み出すための複数の画素トランジスタとを有する。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。複数の画素トランジスタは、更に選択トランジスタを加えて、４つのトランジスタで構成することもできる。
　周辺回路部（４，５，６，７，８）は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８を有する。制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、固体撮像装置の内部情報等のデータを出力する。例えば、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。例えば、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換領域となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
　カラム信号処理回路５は、画素２の例えば列毎に配置されている。カラム信号処理回路５は、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。例えば、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、出力回路７は、バファリングだけ行ってもよく、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行ってもよい。入出力端子３１は、外部と信号のやりとりをする。
　図２３では、第７実施形態に係る固体撮像装置の画素領域３及び周辺回路部（４，５，６，７，８）が、１枚の基板１に形成されているが、複数の基板を貼り合わせた積層構造で形成してもよい。例えば、第７実施形態に係る固体撮像装置を第１及び第２基板で構成し、第１基板に、光電変換領域と画素トランジスタを設け、第２基板に周辺回路（３，４，５，６，７）等を設けてもよい。或いは、第１基板に光電変換領域と画素トランジスタの一部を設けると共に、第２基板に画素トランジスタの残余の一部と周辺回路（３，４，５，６，７）等を設ける構成でもよい。
　図２４は、第７実施形態に係る固体撮像装置の画素２の等価回路の一例を示す。画素２の光電変換領域であるフォトダイオードＰＤのアノードが接地され、フォトダイオードＰＤのカソードに、能動素子である転送トランジスタＴ１のソースが接続されている。転送トランジスタＴ１のドレインには、浮遊拡散領域（フローティング・ディフュージョン領域）ＦＤが接続されている。浮遊拡散領域ＦＤは、能動素子であるリセットトランジスタＴ２のソースと、能動素子である増幅トランジスタＴ３のゲートに接続されている。増幅トランジスタＴ３のソースは、能動素子である選択トランジスタＴ４のドレインに接続され、増幅トランジスタＴ３のドレインは電源Ｖｄｄに接続されている。選択トランジスタＴ４のソースは垂直信号線ＶＳＬに接続されている。リセットトランジスタＴ２のドレインは電源Ｖｄｄに接続されている。
　第７実施形態に係る固体撮像装置の動作時には、転送トランジスタＴ１に制御電位ＴＲＧが印加されて、フォトダイオードＰＤで生成された信号電荷が、浮遊拡散領域ＦＤへ転送される。浮遊拡散領域ＦＤに転送された信号電荷が読み出されて、増幅トランジスタＴ３のゲートに印加される。選択トランジスタＴ４のゲートには水平ラインの選択信号ＳＥＬが垂直シフトレジスタから与えられる。選択信号ＳＥＬをハイ（Ｈ）レベルにすることにより、選択トランジスタＴ４が導通し、増幅トランジスタＴ３で増幅された浮遊拡散領域ＦＤの電位に対応する電流が垂直信号線ＶＳＬに流れる。また、リセットトランジスタＴ２のゲートに印加するリセット信号ＲＳＴをハイ（Ｈ）レベルにすることにより、リセットトランジスタＴ２が導通し、浮遊拡散領域ＦＤに蓄積された信号電荷をリセットする。
　例えば、第１～第６実施形態に係る半導体装置は、図２４に示したフォトダイオードＰＤ、転送トランジスタＴ１、リセットトランジスタＴ２、増幅トランジスタＴ３、選択トランジスタＴ４等の、コンタクトホールに埋め込まれた導電層（コンタクト）に接続される半導体層（拡散層）を有する半導体装置であってもよい。
　＜電子機器＞
　図２５は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。図２５の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサの第７実施形態に係る固体撮像装置に対応する。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
　ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
　表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
　記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
　操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
　本技術を適用する電子機器は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機等がある。
　（その他の実施形態）
　上記のように、本技術は第１～第７実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１～第７実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。
　また、本開示の適用例としては、赤外線受光素子、それを用いた撮像装置、電子機器等があり、用途としては、通常のカメラやスマートフォンに以外にも、監視カメラ、工場検査等の産業機器向けカメラ、車載カメラ、測距センサ（ＴｏＦセンサ）、赤外線センサ等、イメージングやセンシングの多岐にわたる応用が考えられる。以下にその一例を説明する。
　なお、本技術は、以下のような構成を取ることができる。
（１）
　シリコンを含む半導体層と、
　前記半導体層上に設けられ、前記半導体層の一部を露出する開口部を有する第１絶縁膜と、
　前記第１絶縁膜の前記開口部に埋め込まれ、前記半導体層に下端が接する導電層と、
　前記第１絶縁膜と前記導電層との間に設けられ、酸素を含む変質層と、
　を備える、半導体装置。
（２）
　前記変質層は、前記半導体層に近いほど前記第１絶縁膜と前記導電層に挟まれた厚さが薄くなる、
　前記（１）に記載の半導体装置。
（３）
　前記変質層の前記第１絶縁膜と接する側面が階段形状を有する、
　前記（２）に記載の半導体装置。
（４）
　前記変質層の下部の前記階段形状の段差が、前記半導体層の上部の前記階段形状の段差よりも小さい、
　前記（３）に記載の半導体装置。
（５）
　前記変質層の比誘電率は、前記第１絶縁膜の比誘電率よりも低い、
　前記（１）～（４）のいずれか１つに記載の半導体装置。
（６）
　前記第１絶縁膜は、窒化珪素からなる、
　前記（１）～（５）のいずれか１つに記載の半導体装置。
（７）
　前記変質層は、酸化珪素又は酸窒化珪素を含む、
　前記（１）～（６）のいずれか１つに記載の半導体装置。
（８）
　前記半導体層と前記第１絶縁膜との間に設けられた第２絶縁膜を更に備える、
　前記（１）～（７）のいずれか１つに記載の半導体装置。
（９）
　前記第２絶縁膜は、酸化珪素からなる、
　前記（８）に記載の半導体装置。
（１０）
　前記第１絶縁膜上に設けられた第３絶縁膜を更に備える、
　前記（１）～（９）のいずれか１つに記載の半導体装置。
（１１）
　前記第３絶縁膜は、酸化珪素膜からなる、
　前記（１０）に記載の半導体装置。
（１２）
　第１ガスのプラズマにより、シリコンを含む半導体層上に設けられた絶縁膜上に第１重合膜を吸着させ、
　第２ガスのプラズマにより、前記第１重合膜を除去し、前記第１重合膜が除去されて露出した前記絶縁膜の上面を酸化して変質層を形成し、
　第３ガスのプラズマにより、前記変質層上に第２重合膜を吸着させ、
　第４ガスのプラズマにより、前記第２重合膜及び前記変質層を除去する、
　ことを含む、エッチング方法。
（１３）
　前記第１ガスは、炭素、水素及びフッ素を含有する、
　前記（１２）に記載のエッチング方法。
（１４）
　前記第２ガスは、酸素を含有する、
　前記（１２）又は（１３）に記載のエッチング方法。
（１５）
　前記第３ガスは、炭素及びフッ素を含有する。
　前記（１２）～（１４）のいずれか１つに記載のエッチング方法。
（１６）
　前記第４ガスは、希ガスを含有する、
　前記（１２）～（１５）のいずれか１つに記載のエッチング方法。
（１７）
　前記第１重合膜を吸着させる前に、
　ドライエッチングにより前記第１絶縁膜の上部を除去することを更に含む、
　前記（１２）～（１６）のいずれか１つに記載のエッチング方法。
（１８）
　前記第１重合膜を吸着させ、前記変質層を形成し、前記第２重合膜を吸着させ、前記変質層を除去することを含むサイクルを複数回繰り返す、
　前記（１２）～（１７）のいずれか１つに記載のエッチング方法。
（１９）
　前記複数回の各サイクルにおける前記第２ガスのプラズマエネルギーを同一とする、
　前記（１８）に記載のエッチング方法。
（２０）
　前記複数回の前半の前記サイクルにおける前記第２ガスのプラズマエネルギーよりも、前記複数回の後半の前記サイクルにおける前記第２ガスのプラズマエネルギーを小さくする、
　前記（１８）に記載のエッチング方法。
　１…基板、２…画素、３…画素領域（撮像領域）、４…垂直駆動回路、５…カラム信号処理回路、６…水平駆動回路、７…出力回路、８…制御回路、９…垂直信号線、１０…水平信号線、１１…半導体層、１１ａ…酸化層、１１ｂ…凹部（リセス）、１１ｃ…残留欠陥、１２…絶縁膜（下層絶縁膜）、１２ａ…スリット、１３…絶縁膜（中間絶縁膜）、１３ａ…凹部、１３ｂ…上部、１４…絶縁膜（上層絶縁膜）、１４ａ  開口部、１５…変質層（改質層）、１５ａ…上部、１５ｂ…下部、１８…導電層、２１…処理容器、２２…上部電極、２２…電極、２３…下部電極、２４…ガス供給部、２５…制御部、２６…排気部、２７，２８…高周波電源、３１…入出力端子、１００…被処理体、１０００…撮像装置、１００１…レンズ群、１００２…固体撮像素子、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…表示部、１００６…記録部、１００７…操作部、１００８…電源部、１００９…バスライン

Claims (20)

  1. 　シリコンを含む半導体層と、
    　前記半導体層上に設けられ、前記半導体層の一部を露出する開口部を有する第１絶縁膜と、
    　前記第１絶縁膜の前記開口部に埋め込まれ、前記半導体層に下端が接する導電層と、
    　前記第１絶縁膜と前記導電層との間に設けられ、酸素を含む変質層と、
    　を備える、半導体装置。
  2. 　前記変質層は、前記半導体層に近いほど前記第１絶縁膜と前記導電層に挟まれた厚さが薄くなる、
    　請求項１に記載の半導体装置。
  3. 　前記変質層の前記第１絶縁膜と接する側面が階段形状を有する、
    　請求項２に記載の半導体装置。
  4. 　前記変質層の下部の前記階段形状の段差が、前記半導体層の上部の前記階段形状の段差よりも小さい、
    　請求項３に記載の半導体装置。
  5. 　前記変質層の比誘電率は、前記第１絶縁膜の比誘電率よりも低い、
    　請求項１に記載の半導体装置。
  6. 　前記第１絶縁膜は、窒化珪素からなる、
    　請求項１に記載の半導体装置。
  7. 　前記変質層は、酸化珪素又は酸窒化珪素を含む、
    　請求項１に記載の半導体装置。
  8. 　前記半導体層と前記第１絶縁膜との間に設けられた第２絶縁膜を更に備える、
    　請求項１に記載の半導体装置。
  9. 　前記第２絶縁膜は、酸化珪素からなる、
    　請求項８に記載の半導体装置。
  10. 　前記第１絶縁膜上に設けられた第３絶縁膜を更に備える、
    　請求項１に記載の半導体装置。
  11. 　前記第３絶縁膜は、酸化珪素膜からなる、
    　請求項１０に記載の半導体装置。
  12. 　第１ガスのプラズマにより、シリコンを含む半導体層上に設けられた絶縁膜上に第１重合膜を吸着させ、
    　第２ガスのプラズマにより、前記第１重合膜を除去し、前記第１重合膜が除去されて露出した前記絶縁膜の上面を酸化して変質層を形成し、
    　第３ガスのプラズマにより、前記変質層上に第２重合膜を吸着させ、
    　第４ガスのプラズマにより、前記第２重合膜及び前記変質層を除去する、
    　ことを含む、エッチング方法。
  13. 　前記第１ガスは、炭素、水素及びフッ素を含有する、
    　請求項１２に記載のエッチング方法。
  14. 　前記第２ガスは、酸素を含有する、
    　請求項１２に記載のエッチング方法。
  15. 　前記第３ガスは、炭素及びフッ素を含有する。
    　請求項１２に記載のエッチング方法。
  16. 　前記第４ガスは、希ガスを含有する、
    　請求項１２に記載のエッチング方法。
  17. 　前記第１重合膜を吸着させる前に、
    　ドライエッチングにより前記第１絶縁膜の上部を除去することを更に含む、
    　請求項１２に記載のエッチング方法。
  18. 　前記第１重合膜を吸着させ、前記変質層を形成し、前記第２重合膜を吸着させ、前記変質層を除去することを含むサイクルを複数回繰り返す、
    　請求項１２に記載のエッチング方法。
  19. 　前記複数回の各サイクルにおける前記第２ガスのプラズマエネルギーを同一とする、
    　請求項１８に記載のエッチング方法。
  20. 　前記複数回の前半の前記サイクルにおける前記第２ガスのプラズマエネルギーよりも、前記複数回の後半の前記サイクルにおける前記第２ガスのプラズマエネルギーを小さくする、
    　請求項１８に記載のエッチング方法。
PCT/JP2020/023359 2020-01-30 2020-06-15 半導体装置及びエッチング方法 Ceased WO2021152879A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202080093564.8A CN114981933B (zh) 2020-01-30 2020-06-15 半导体装置及蚀刻方法
JP2021574440A JP7629875B2 (ja) 2020-01-30 2020-06-15 半導体装置及びエッチング方法
US17/793,333 US20220375763A1 (en) 2020-01-30 2020-06-15 Semiconductor device and etching method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202062968016P 2020-01-30 2020-01-30
US62/968016 2020-01-30

Publications (1)

Publication Number Publication Date
WO2021152879A1 true WO2021152879A1 (ja) 2021-08-05

Family

ID=77079901

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/023359 Ceased WO2021152879A1 (ja) 2020-01-30 2020-06-15 半導体装置及びエッチング方法

Country Status (4)

Country Link
US (1) US20220375763A1 (ja)
JP (1) JP7629875B2 (ja)
CN (1) CN114981933B (ja)
WO (1) WO2021152879A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569127B2 (en) * 2021-03-04 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Double patterning approach by direct metal etch
US20250232982A1 (en) * 2024-01-16 2025-07-17 Tokyo Electron Limited Oxidation based atomic layer etching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183040A (ja) * 1998-12-15 2000-06-30 Canon Inc 有機層間絶縁膜エッチング後のレジストアッシング方法
JP2000243749A (ja) * 1999-02-17 2000-09-08 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
JP2014170764A (ja) * 2012-04-27 2014-09-18 Tokyo Electron Ltd 成膜方法及び成膜装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
JP2002319551A (ja) * 2001-04-23 2002-10-31 Nec Corp 半導体装置およびその製造方法
US6498067B1 (en) * 2002-05-02 2002-12-24 Taiwan Semiconductor Manufacturing Company Integrated approach for controlling top dielectric loss during spacer etching
CN1278409C (zh) * 2002-06-10 2006-10-04 株式会社东芝 半导体器件的制造方法和半导体器件
JP4207113B2 (ja) 2002-06-26 2009-01-14 パナソニック株式会社 配線構造の形成方法
US6806126B1 (en) * 2002-09-06 2004-10-19 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
JP3676784B2 (ja) 2003-01-28 2005-07-27 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2004289046A (ja) * 2003-03-25 2004-10-14 Renesas Technology Corp キャパシタを有する半導体装置の製造方法
JP2005268312A (ja) * 2004-03-16 2005-09-29 Semiconductor Leading Edge Technologies Inc レジスト除去方法及びそれを用いて製造した半導体装置
JP2007019393A (ja) * 2005-07-11 2007-01-25 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ及びその製造方法
JP2011077468A (ja) 2009-10-02 2011-04-14 Panasonic Corp 半導体装置の製造方法および半導体装置
KR102067051B1 (ko) * 2011-10-24 2020-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US10781519B2 (en) * 2018-06-18 2020-09-22 Tokyo Electron Limited Method and apparatus for processing substrate
CN112640064A (zh) * 2018-08-24 2021-04-09 朗姆研究公司 用于高深宽比蚀刻的含金属钝化

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183040A (ja) * 1998-12-15 2000-06-30 Canon Inc 有機層間絶縁膜エッチング後のレジストアッシング方法
JP2000243749A (ja) * 1999-02-17 2000-09-08 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
JP2014170764A (ja) * 2012-04-27 2014-09-18 Tokyo Electron Ltd 成膜方法及び成膜装置

Also Published As

Publication number Publication date
CN114981933A (zh) 2022-08-30
JPWO2021152879A1 (ja) 2021-08-05
CN114981933B (zh) 2025-06-10
US20220375763A1 (en) 2022-11-24
JP7629875B2 (ja) 2025-02-14

Similar Documents

Publication Publication Date Title
US9087757B2 (en) Semiconductor device, solid-state imaging device, method for manufacturing semiconductor device, method for manufacturing solid-state imaging device, and electronic apparatus
KR101952072B1 (ko) 전계 효과형 트랜지스터, 전계 효과형 트랜지스터의 제조 방법, 고체 촬상 장치, 및 전자 기기
US20150115337A1 (en) Semiconductor structure and manufacturing method thereof
US8129764B2 (en) Imager devices having differing gate stack sidewall spacers, method for forming such imager devices, and systems including such imager devices
US6251719B1 (en) Poly gate process that provides a novel solution to fix poly-2 residue under poly-1 oxide for charge coupled devices
KR101693921B1 (ko) 소자분리 영역을 갖는 컨택트 에치 저지층을 통해 금속 컨택트가 결합된 이미지 센서
JP7629875B2 (ja) 半導体装置及びエッチング方法
JP4924634B2 (ja) 固体撮像素子及びその製造方法、撮像装置
US6180535B1 (en) Approach to the spacer etch process for CMOS image sensor
JP2011014751A (ja) 固体撮像素子、トランジスタ、トランジスタの製造方法、および電子機器
CN100530670C (zh) 减少闪烁的图像传感器及其制备方法
WO2022230414A1 (ja) 半導体装置及びエッチング方法
US20150270308A1 (en) Cmos image sensor and method of manufacturing the same
US20090162984A1 (en) Method for manufacturing semiconductor device
US20240243152A1 (en) Semiconductor device and method for manufacturing the same
US20090140252A1 (en) Image sensor and method for manufacturing the sensor
JP5457759B2 (ja) 半導体装置の製造方法
JP3482346B2 (ja) 固体撮像素子の製造方法
JP2006210484A (ja) 固体撮像装置の製造方法
KR100853794B1 (ko) 언더컷 방지를 위한 이미지 센서의 제조 방법
JP2006041062A (ja) 固体撮像素子の製造方法
KR100663355B1 (ko) 금속막 패턴 형성방법 및 이를 이용하여 이미지 센서를제조하는 방법
KR20070058835A (ko) 반도체 집적 회로 장치의 제조 방법
JP2005260160A (ja) 固体撮像素子の製造方法、タングステン層のエッチング方法
KR20070066037A (ko) 이미지 센서의 플라즈마 손상 방지방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20916379

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021574440

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20916379

Country of ref document: EP

Kind code of ref document: A1

WWG Wipo information: grant in national office

Ref document number: 202080093564.8

Country of ref document: CN