WO2021117227A1 - 半導体装置、半導体システム、移動体、及び半導体装置の製造方法 - Google Patents

半導体装置、半導体システム、移動体、及び半導体装置の製造方法 Download PDF

Info

Publication number
WO2021117227A1
WO2021117227A1 PCT/JP2019/048964 JP2019048964W WO2021117227A1 WO 2021117227 A1 WO2021117227 A1 WO 2021117227A1 JP 2019048964 W JP2019048964 W JP 2019048964W WO 2021117227 A1 WO2021117227 A1 WO 2021117227A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor layer
layer
insulator
conductor
semiconductor
Prior art date
Application number
PCT/JP2019/048964
Other languages
English (en)
French (fr)
Inventor
吉松　直樹
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2021563567A priority Critical patent/JP7199575B2/ja
Priority to CN201980102826.XA priority patent/CN114787994A/zh
Priority to PCT/JP2019/048964 priority patent/WO2021117227A1/ja
Priority to DE112019007969.7T priority patent/DE112019007969T5/de
Priority to US17/753,934 priority patent/US20220336302A1/en
Publication of WO2021117227A1 publication Critical patent/WO2021117227A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors
    • H02P29/02—Providing protection against overload without automatic interruption of supply
    • H02P29/024—Detecting a fault condition, e.g. short circuit, locked rotor, open circuit or loss of load
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present invention relates to a semiconductor device, a semiconductor system, a mobile body, and a method for manufacturing the semiconductor device.
  • a power module is incorporated in the inverter.
  • the power module includes a semiconductor element that emits a large amount of heat. Therefore, the inverter includes a cooler that emits heat generated by the semiconductor element.
  • the power module comprises an insulator that electrically insulates the semiconductor element from the cooler. The insulator transfers the heat generated by the semiconductor element to the cooler.
  • the semiconductor element If the insulator that electrically insulates the semiconductor element from the cooler deteriorates and is destroyed, the semiconductor element is electrically short-circuited with the cooler, causing problems such as ground faults in the semiconductor element. Therefore, in order to suppress the occurrence of defects such as ground faults in semiconductor elements, it is necessary to constantly monitor whether or not the insulator has deteriorated. However, in order to check whether the insulator has deteriorated, it is necessary to remove the power module from the inverter provided in the moving body and measure the partial discharge voltage of the insulator provided in the removed power module. is necessary. Therefore, it is difficult to constantly monitor whether or not the insulator has deteriorated. Therefore, in many cases, defects such as ground faults of semiconductor elements suddenly occur.
  • the power module controls large current and high voltage. Therefore, when a defect such as a ground fault of the semiconductor element occurs, other electronic devices provided in the moving body may be destroyed, or an electric shock of a person riding on the moving body may occur. Therefore, it is a fatal defect that the semiconductor element is electrically short-circuited with the cooler.
  • the insulator is made of ceramics, resin, resin mixed with filler, etc.
  • the filler is made of alumina or the like and is mixed in to increase the thermal conductivity of the insulator.
  • initial defects such as minute cracks that cause the insulator to be destroyed may be inherent in the insulator.
  • the insulator is made of a resin or a resin mixed with a filler, initial defects such as voids that cause the insulator to be destroyed may be inherent in the insulator.
  • initial defects such as aggregation of the filler, which causes the insulator to be destroyed, may be inherent in the insulator.
  • the technique for protecting a semiconductor element represented by the technique described in Patent Document 1 can suppress a short circuit in an energization path through which a main current flows, but cannot suppress a ground fault of the semiconductor element.
  • the thickness of the insulator is increased so that the insulating property of the insulator has a sufficient margin.
  • the thickness of the insulator is increased so that the insulator has a dielectric strength of 6000 V or more, which is 10 times the power supply voltage of 600 V.
  • the initial defects inherent in the insulator cannot be detected before the power module is shipped. If this happens, the insulator will be destroyed and problems such as ground faults in the semiconductor element will occur.
  • the heat dissipation design that matches the operating conditions of the semiconductor element must be performed.
  • thermal resistance is used as an index of heat dissipation, and the smaller the thermal resistance, the higher the heat dissipation.
  • the thermal resistance is dominated by the contribution of the insulator having low thermal conductivity, and reducing the thickness of the insulator is effective in reducing the thermal resistance.
  • the thermal resistance of the insulator increases.
  • the thermal resistance of the insulator becomes large, it becomes difficult to sufficiently transfer the heat generated by the semiconductor element to the cooler, and the heat generated by the semiconductor element can be released to the outside of the power module. It will be difficult. As a result, the temperature of the semiconductor element becomes high, and the semiconductor element is broken, the aluminum wire provided in the power module is broken, and the like.
  • the present invention has been made in view of these problems.
  • the present invention provides a semiconductor device capable of suppressing an electrical short circuit of a semiconductor element with a cooler and efficiently releasing heat generated by the semiconductor element.
  • the present invention relates to a semiconductor device.
  • the semiconductor device includes a laminate, a semiconductor element, and a cooler.
  • the laminate includes a first conductor layer, a first insulator layer, a second conductor layer, a second insulator layer, and a third conductor layer.
  • the first conductor layer, the first insulator layer, the second conductor layer, the second insulator layer and the third conductor layer are laminated.
  • the first insulator layer is arranged between the first conductor layer and the second conductor layer, and electrically insulates the first conductor layer from the second conductor layer.
  • the second insulator layer is arranged between the second conductor layer and the third conductor layer, and electrically insulates the third conductor layer from the second conductor layer.
  • the semiconductor element is mounted on the first conductor layer.
  • the cooler is connected to the third conductor layer.
  • the first conductor layer and the third conductor layer are electrically operated from the second conductor layer arranged between the first conductor layer and the third conductor layer. Insulated into. Therefore, even if one of the first conductor layer and the third conductor layer is electrically short-circuited to the second conductor layer, the first conductor layer is electrically connected to the third conductor layer. Do not short-circuit to. As a result, it is possible to prevent the semiconductor element mounted on the first conductor layer from being electrically short-circuited with the cooler connected to the third conductor layer.
  • the present invention it is possible to prevent the semiconductor element from being electrically short-circuited with the cooler even when the insulating margin of the first insulator layer and the second insulator layer is reduced. .. Therefore, the total thickness of the first insulator layer and the second insulator layer can be reduced. Therefore, the thermal resistance of the laminated body can be reduced. As a result, the heat generated by the semiconductor element can be efficiently released.
  • FIG. It is a figure which illustrates typically the semiconductor system of Embodiment 1. It is a figure which illustrates typically the semiconductor system of Embodiment 1. It is sectional drawing explaining the manufacturing method of the semiconductor device provided in the semiconductor system of Embodiment 1.
  • FIG. It is sectional drawing which shows typically the cross section of the power module of Reference Example 1.
  • FIG. It is a top view which shows typically the top surface of the power module which removed the mold resin from the power module of Reference Example 1.
  • FIG. It is a figure which illustrates typically the semiconductor system of Embodiment 2. It is a figure which illustrates typically the semiconductor system of Embodiment 3. It is sectional drawing explaining the manufacturing method of the semiconductor device provided in the semiconductor system of Embodiment 3. It is sectional drawing which shows typically the cross section of the semiconductor device of Reference Example 2.
  • FIG. It is a figure which illustrates typically the semiconductor system of Embodiment 4. It is a figure which illustrates typically the moving body of Embodiment 5.
  • FIGS. 1 and 2 are diagrams schematically illustrating the semiconductor system of the first embodiment.
  • FIG. 1 includes a cross-sectional view schematically showing a cross section of a semiconductor device provided in the semiconductor system of the first embodiment.
  • FIG. 2 includes a top view schematically illustrating the upper surface of the semiconductor device from which the mold resin has been removed from the semiconductor device provided in the semiconductor system of the first embodiment.
  • the semiconductor device 11 provided in the semiconductor system 1 of the first embodiment shown in FIGS. 1 and 2 includes a laminate 101, a semiconductor element 102, a solder 103, a cooler 104, and a thermal paste 105.
  • the semiconductor element 102 and the solder 103 are arranged on the first main surface 101a of the laminated body 101.
  • the solder 103 is arranged between the semiconductor element 102 and the laminate 101.
  • the solder 103 is a bonding material for joining the semiconductor element 102 to the laminate 101.
  • the solder 103 may be replaced with another type of bonding material.
  • the solder 103 may be replaced with a brazing material.
  • the solder 103 may be omitted, and the semiconductor element 102 may be directly bonded to the laminate 101.
  • the cooler 104 and the thermal paste 105 are arranged on the second main surface 101b of the laminated body 101.
  • the second main surface 101b of the laminated body 101 is on the side opposite to the side where the first main surface 101a of the laminated body 101 is located.
  • the thermal paste 105 is arranged between the cooler 104 and the laminated body 101.
  • the thermal paste 105 fills the gap between the cooler 104 and the laminate 101.
  • the heat radiating grease 105 is a heat radiating material that promotes heat transfer from the laminated body 101 to the cooler 104.
  • the thermal paste 105 may be replaced with another type of thermal paste material.
  • the thermal paste 105 may be replaced with a thermal paste sheet.
  • the thermal paste 105 may be omitted, and heat may be directly transferred from the laminated body 101 to the cooler 104.
  • the laminated body 101 is arranged between the semiconductor element 102 and the cooler 104.
  • the laminate 101 separates the semiconductor element 102 from the cooler 104.
  • the laminated body 101 electrically insulates the semiconductor element 102 from the cooler 104.
  • the laminated body 101 constitutes a substrate.
  • the heat generated by the semiconductor element 102 is transferred to the cooler 104 via the solder 103, the laminate 101, and the thermal paste 105 in that order.
  • the heat transferred to the cooler 104 is released from the cooler 104 to the outside of the semiconductor device 11.
  • the semiconductor device 11 has a first main terminal 111, a second main terminal 112, a first signal terminal 113, and a first conductor wire. It includes 115, a second conductor wire 116, and a third conductor wire 117.
  • the semiconductor element 102 includes a semiconductor substrate 121, a first main electrode 122, a second main electrode 123, and a signal electrode 124.
  • the laminated body 101 includes a first conductor layer 131 as shown in FIGS. 1 and 2.
  • the first main electrode 122 and the signal electrode 124 are arranged on the first main surface 121a of the semiconductor substrate 121.
  • the second main electrode 123 is arranged on the second main surface 121b of the semiconductor substrate 121.
  • the second main surface 121b of the semiconductor substrate 121 is on the side opposite to the side where the first main surface 121a of the semiconductor substrate 121 is located.
  • the first conductor layer 131 is exposed on the first main surface 101a of the laminated body 101.
  • One end of the first conductor wire 115 is connected to the first main electrode 122.
  • the other end of the first conductor wire 115 is connected to the first main terminal 111.
  • the first conductor wire 115 electrically connects the first main terminal 111 to the first main electrode 122.
  • the upper surface of the solder 103 is connected to the second main electrode 123.
  • the lower surface of the solder 103 is connected to the first conductor layer 131.
  • One end of the second conductor wire 116 is connected to the first conductor layer 131.
  • the other end of the second conductor wire 116 is connected to the second main terminal 112.
  • the second conductor wire 116, the first conductor layer 131, and the solder 103 electrically connect the second main terminal 112 to the second main electrode 123.
  • One end of the third conductor wire 117 is connected to the signal electrode 124.
  • the other end of the third conductor wire 117 is connected to the first signal terminal 113.
  • the third conductor wire 117 electrically connects the first signal terminal 113 to the signal electrode 124.
  • the second main electrode 123, the semiconductor substrate 121, and the first main electrode 122 form an energization path through which the main current flows. Therefore, the semiconductor element 102 includes an energization path through which the main current flows.
  • the semiconductor element 102 switches the main current flowing from the second main electrode 123 to the first main electrode 122 via the semiconductor substrate 121 according to the signal input to the signal electrode 124 for controlling the main current.
  • the semiconductor device 11 has the second main terminal 112 to the second conductor wire 116 and the first conductor layer according to the signal input to the first signal terminal 113 for controlling the main current.
  • the main current flowing to the first main terminal 111 is switched through the 131, the solder 103, the second main electrode 123, the semiconductor substrate 121, the first main electrode 122, and the first conductor wire 115 in this order.
  • the semiconductor element 102 generates heat when the main current flows from the second main electrode 123 to the first main electrode 122 via the semiconductor substrate 121 and when the main current is switched.
  • the semiconductor element 102 is an insulated gate bipolar transistor (IGBT).
  • IGBT insulated gate bipolar transistor
  • the first main electrode 122 is an emitter
  • the second main electrode 123 is a collector
  • the signal electrode 124 is a gate for controlling the main current.
  • the signal is a gate signal.
  • the semiconductor element 102 may be another type of semiconductor element.
  • the semiconductor element 102 may be a metal oxide semiconductor field effect transistor (MOSFET), a thyristor, or a diode.
  • MOSFET metal oxide semiconductor field effect transistor
  • the semiconductor element 102 is a MOSFET
  • the first main electrode 122 is a source
  • the second main electrode 123 is a drain
  • the signal electrode 124 is a gate for controlling the main current.
  • the signal is a gate signal.
  • the semiconductor element 102 When the semiconductor element 102 is a thyristor, the first main electrode 122 is a cathode, the second main electrode 123 is an anode, and the signal electrode 124 is a gate for controlling the main current.
  • the signal is a gate signal.
  • the semiconductor element 102 When the semiconductor element 102 is a diode, the first main electrode 122 is a cathode, the second main electrode 123 is an anode, the semiconductor element 102 does not include a signal electrode 124, and the semiconductor device 11 , The first signal terminal 113 and the third conductor wire 117 are not provided.
  • the first conductor wire 115, the second conductor wire 116, and the third conductor wire 117 are made of a conductor, preferably aluminum.
  • the first main terminal 111, the second main terminal 112, and the first signal terminal 113 are electrically connected to the outside of the semiconductor device 11.
  • the laminated body 101 has a first conductor layer 131, a first insulator layer 132, a second conductor layer 133, and a second.
  • the insulator layer 134 and the third conductor layer 135 of the above are provided.
  • the first conductor layer 131, the first insulator layer 132, the second conductor layer 133, the second insulator layer 134, and the third conductor layer 135 are laminated.
  • the first conductor layer 131, the first insulator layer 132, the second conductor layer 133, the second conductor layer 134, and the third conductor layer 135 have a conductor layer and an insulator layer. They are stacked so that they are arranged alternately.
  • the two adjacent layers contained in the first conductor layer 131, the first insulator layer 132, the second conductor layer 133, the second insulator layer 134, and the third conductor layer 135 are attached to each other. It is pasted together.
  • the first insulator layer 132 is arranged between the first conductor layer 131 and the second conductor layer 133.
  • the first insulator layer 132 separates the first conductor layer 131 from the second conductor layer 133.
  • the first insulator layer 132 electrically insulates the first conductor layer 131 from the second conductor layer 133.
  • the second insulator layer 134 is arranged between the second conductor layer 133 and the third conductor layer 135.
  • the second insulator layer 134 separates the third conductor layer 135 from the second conductor layer 133.
  • the second insulator layer 134 electrically insulates the third conductor layer 135 from the second conductor layer 133.
  • the semiconductor element 102 is bonded to the first conductor layer 131 by the solder 103. As a result, the semiconductor element 102 is mounted on the first conductor layer 131.
  • the cooler 104 comes into contact with the third conductor layer 135 with the thermal paste 105 interposed therebetween. As a result, the cooler 104 is connected to the third conductor layer 135.
  • the second conductor layer 133 is electrically insulated from the conduction path provided in the semiconductor element 102.
  • the first conductor layer 131, the second conductor layer 133, and the third conductor layer 135 are made of a conductor, preferably a metal.
  • the first insulator layer 132 and the second insulator layer 134 are made of an insulator, preferably a resin.
  • the first insulator layer 132 preferably has a planar shape smaller than the planar shape of the second insulator layer 134. As a result, it is possible to suppress the occurrence of creeping discharge along the side surface of the first insulator layer 132.
  • the semiconductor system 1 includes a semiconductor device 11, a monitor circuit 12, and a power supply circuit 13 as shown in FIGS. 1 and 2.
  • the semiconductor device 11 includes a second signal terminal 114 and a fourth conductor wire 118.
  • One end of the fourth conductor wire 118 is connected to the second conductor layer 133.
  • the other end of the fourth conductor wire 118 is connected to the second signal terminal 114.
  • the fourth conductor wire 118 electrically connects the second signal terminal 114 to the second conductor layer 133.
  • a signal indicating that at least one of the first insulator layer 132 and the second insulator layer 134 has been destroyed can be easily taken out from the semiconductor device 11.
  • the fourth conductor wire 118 may be omitted and the second signal terminal 114 may be directly electrically connected to the second conductor layer 133.
  • the fourth conductor wire 118 is made of a conductor, preferably aluminum.
  • the second signal terminal 114 is electrically connected to the outside of the semiconductor device 11.
  • the monitor circuit 12 is electrically connected to the second signal terminal 114. As a result, the monitor circuit 12 is electrically connected to the second conductor layer 133.
  • the monitor circuit 12 detects the voltage of the second conductor layer 133.
  • the monitor circuit 12 receives a signal indicating that at least one of the first insulator layer 132 and the second insulator layer 134 has been destroyed.
  • the monitor circuit 12 detects that at least one of the first conductor layer 131 and the third conductor layer 135 is electrically short-circuited with the second conductor layer 133 based on the received signal. To do.
  • the monitor circuit 12 detects that at least one of the conductor layers 131 of the first conductor layer 131 and the third conductor layer 135 is electrically short-circuited with the second conductor layer 133, the power supply circuit 12 A signal is transmitted to 13.
  • the power supply circuit 13 is electrically connected to one of the first main terminal 111 and the second main terminal 112. As a result, the power supply circuit 13 is electrically connected to one of the first main electrode 122 and the second main electrode 123.
  • the power supply circuit 13 passes a main current through the semiconductor device 11.
  • the power supply circuit 13 limits the flow of the main current when a signal is received from the monitor circuit 12. As a result, when the power supply circuit 13 detects that at least one of the first conductor layer 131 and the third conductor layer 135 is electrically short-circuited with the second conductor layer 133. Limit the flow of main current to. In the first embodiment, limiting the flow of the main current means stopping the flow of the main current. As a result, the device including the semiconductor device 11 can be safely stopped.
  • the semiconductor device 11 includes a case 106 and a mold resin 107 as shown in FIGS. 1 and 2.
  • the laminate 101 is fixed to the case 106 with an adhesive (not shown).
  • the first main surface 101a of the laminated body 101 fixed to the case 106 faces the direction in which the internal space 106i of the case 106 is located.
  • the first main terminal 111, the second main terminal 112, the first signal terminal 113, and the second signal terminal 114 are fixed to the case 106.
  • the mold resin 107 is filled in the internal space 106i of the case 106.
  • the mold resin 107 is laminated on the semiconductor element 102, the solder 103, the first conductor wire 115, the second conductor wire 116, the third conductor wire 117, and the fourth conductor wire 118 to form the laminate 101. It is filled on the first main surface 101a.
  • the mold resin 107 seals the semiconductor element 102, the solder 103, the first conductor wire 115, the second conductor wire 116, the third conductor wire 117, and the fourth conductor wire 118.
  • the case 106 is made of an insulator, preferably a resin.
  • the semiconductor system 1 includes one power module 141.
  • the semiconductor system 1 may include two or more power modules 141.
  • the power module 141 includes one semiconductor element 102.
  • the power module 141 may include two or more semiconductor elements 102.
  • the power module 141 may include two semiconductor elements 102, and the two semiconductor elements 102 may be integrated.
  • the power module 141 may include six semiconductor elements 102, and the six semiconductor elements 102 may be integrated.
  • Two or more semiconductor elements 102 may include two or more types of semiconductor elements.
  • two or more semiconductor elements 102 may include switching elements such as IGBTs and MOSFETs, and freewheeling diodes.
  • the conductor layer so that the power module 141 includes two or more first conductor layers 131 on which the two or more semiconductor elements 102 are mounted. Patterning is performed.
  • FIG. 3 is a cross-sectional view illustrating a manufacturing method of a semiconductor device provided in the semiconductor system of the first embodiment.
  • the laminate 151 with a semiconductor element is manufactured.
  • the laminate 151 with a semiconductor element includes a laminate 101, a semiconductor element 102, and a solder 103.
  • the semiconductor element 102 is bonded to the first conductor layer 131 by solder 103.
  • the semiconductor element 102 is mounted on the first conductor layer 131.
  • a case 152 with a terminal is manufactured.
  • the terminal-equipped case 152 includes a first main terminal 111, a second main terminal 112, a first signal terminal 113, a second signal terminal 114, and a case 106.
  • the first main terminal 111, the second main terminal 112, the first signal terminal 113, and the second signal terminal 114 are fixed to the case 106.
  • the laminated body 101 is fixed to the case 106.
  • one end of the first conductor wire 115 is connected to the first main electrode 122, and the other end of the first conductor wire 115 is the first. It is connected to the main terminal 111 of. Further, one end of the second conductor wire 116 is connected to the first conductor layer 131, and the other end of the second conductor wire 116 is connected to the second main terminal 112. Further, one end of the third conductor wire 117 is connected to the signal electrode 124, and the other end of the third conductor wire 117 is connected to the first signal terminal 113. Further, one end of the fourth conductor wire 118 is connected to the second conductor layer 133, and the other end of the fourth conductor wire 118 is connected to the second signal terminal 114.
  • the mold resin 107 is filled in the internal space 106i of the case 106.
  • the pre-cured fluid of the mold resin 107 is injected into the internal space 106i, and the injected pre-cured fluid is cured and changed into the mold resin 107.
  • the cooler 104 is connected to the third conductor layer 135. At that time, the cooler 104 is brought into contact with the laminated body 101 with the thermal paste 105 interposed therebetween.
  • FIG. 4 is a cross-sectional view schematically showing a cross section of the power module of Reference Example 1.
  • FIG. 5 is a top view schematically showing the upper surface of the power module from which the mold resin has been removed from the power module of Reference Example 1.
  • the laminated body 801 includes a first conductor layer 831, an insulator layer 832, and a second conductor layer 833.
  • the insulator layer 832 electrically insulates the first conductor layer 831 from the second conductor layer 833.
  • the semiconductor element 102 is mounted on the first conductor layer 831.
  • the cooler 104 is connected to the second conductor layer 833.
  • the voltage is applied.
  • the semiconductor element 102 is immediately electrically short-circuited with the cooler 104, causing a problem such as a ground fault of the semiconductor element 102. appear.
  • the laminated body 101 is the first conductor layer 131, the first insulator layer 132, the second conductor layer 133, and the first.
  • the insulator layer 134 of 2 and the third conductor layer 135 are provided.
  • the first insulator layer 132 electrically insulates the first conductor layer 131 from the second conductor layer 133.
  • the second insulator layer 134 electrically insulates the third conductor layer 135 from the second conductor layer 133.
  • the semiconductor element 102 is mounted on the first conductor layer 131.
  • the cooler 104 is connected to the third conductor layer 135.
  • an initial defect is formed in the first insulator layer 132 or the second insulator layer 134 when the laminate 101 is manufactured, and the formed initial defect is not detected in the power module 141.
  • the semiconductor element 102 When 141 is incorporated into an apparatus, when the first insulator layer 132 or the second insulator layer 134 is dielectrically broken down from an initial defect due to voltage, heat, moisture, vibration, or the like, the semiconductor element 102 However, it does not immediately electrically short-circuit with the cooler 104, and problems such as ground faults in the semiconductor element 102 do not occur immediately.
  • the first conductor layer 131 and the third conductor layer 135 are the first conductor layer 131 and the third conductor. It is electrically insulated from the second conductor layer 133 disposed between it and the body layer 135. Therefore, when one of the first conductor layer 131 and the third conductor layer 135 is electrically short-circuited to the second conductor layer 133, the first conductor layer 131 becomes the third conductor layer. Does not electrically short-circuit with 135. As a result, it is possible to prevent the semiconductor element 102 mounted on the first conductor layer 131 from being electrically short-circuited with the cooler 104 connected to the third conductor layer 135.
  • the semiconductor element 102 is electrically short-circuited with the cooler 104 even when the insulating margin of the first insulator layer 132 and the second insulator layer 134 is reduced. Can be suppressed. Therefore, the total thickness of the first insulator layer 132 and the second insulator layer 134 can be reduced.
  • the thickness of the insulator layer 832 must be determined so that the insulator layer 832 has a dielectric strength of about 10 times the power supply voltage, but in the power module 141, the first insulation
  • the thickness of the first insulator layer 132 and the second insulator layer 134 can be determined so that the body layer 132 and the second insulator layer 134 have an dielectric strength of about twice the power supply voltage.
  • FIG. 6 is a diagram schematically illustrating the semiconductor system of the second embodiment.
  • FIG. 6 includes a cross-sectional view schematically showing a cross section of a semiconductor device provided in the semiconductor system of the second embodiment.
  • the semiconductor system 2 of the second embodiment shown in FIG. 6 differs from the semiconductor system 1 of the first embodiment shown in FIGS. 1 and 2 mainly in the following points. Except for the points described below, the same configuration as that adopted in the semiconductor system 1 is also adopted in the semiconductor system 2.
  • the semiconductor system 2 includes a warning display circuit 14 as shown in FIG.
  • the monitor circuit 12 detects that at least one of the first conductor layer 131 and the third conductor layer 135 is electrically short-circuited with the second conductor layer 133, a warning display is displayed. A signal is transmitted to the circuit 14.
  • the warning display circuit 14 When the warning display circuit 14 receives a signal from the monitor circuit 12, the warning display circuit 14 gives a warning by displaying a warning. As a result, the warning display circuit 14 detected that at least one of the first conductor layer 131 and the third conductor layer 135 was electrically short-circuited with the second conductor layer 133. In some cases, a warning is displayed to give a warning.
  • the warning display circuit 14 is a warning device that gives a warning by displaying a warning.
  • the warning display circuit 14 may be replaced with a warning device that gives a warning other than the warning display. For example, the warning display circuit 14 may be replaced with a warning sound generating circuit that gives a warning by a warning sound.
  • limiting the flow of the main current means lowering the output voltage of the power supply circuit 13 without stopping the flow of the main current.
  • the user of the device incorporating the power module 141 has at least one of the first conductor layer 131 and the third conductor layer 135 as the first conductor layer. It can be recognized by the warning that it is electrically short-circuited with the conductor layer 133 of 2. As a result, one of the first conductor layer 131 and the second conductor layer 133 is electrically short-circuited with the second conductor layer 133, but the first conductor layer 131 and the second conductor layer 133 are short-circuited.
  • the power module 141 can be replaced with a new power module when the other of the two is not electrically short-circuited with the second conductor layer 133 and the semiconductor element 102 is not electrically short-circuited with the cooler 104. ..
  • the output voltage of the power supply circuit 13 is lowered without stopping the main current flow until the power module 141 is replaced with a new power module 141.
  • the other of the first insulator layer 132 and the second insulator layer 134 is further destroyed, and the semiconductor element 102. It is possible to suppress the occurrence of problems such as ground faults. Further, after one of the first insulator layer 132 and the second insulator layer 134 is destroyed, the device in which the power module 141 is incorporated suddenly stops, and the device suddenly stops. Can be suppressed from occurring.
  • FIG. 7 is a diagram schematically illustrating the semiconductor system of the third embodiment.
  • FIG. 7 includes a cross-sectional view schematically showing a cross section of a semiconductor device provided in the semiconductor system of the third embodiment.
  • the semiconductor system 3 of the third embodiment shown in FIG. 7 differs from the semiconductor system 1 of the first embodiment shown in FIGS. 1 and 2 mainly in the following points. Except for the points described below, the same configuration as that adopted in the semiconductor system 1 is also adopted in the semiconductor system 3.
  • the semiconductor device 11 does not include a case 106 in which the first main terminal 111, the second main terminal 112, and the first signal terminal 113 are fixed.
  • the semiconductor device 11 does not include the first conductor wire 115 that electrically connects the first main terminal 111 to the main electrode 122. Instead, the semiconductor device 11 includes solder 108 that joins the first main terminal 111 to the main electrode 122 and electrically connects the first main terminal 111 to the main electrode 122.
  • the semiconductor device 11 does not include the second signal terminal 114 and the fourth conductor wire 118. Instead, the semiconductor device 11 includes a lead 109. One end of the lead 109 is connected to the second conductor layer 133. The other end of the lead 109 is connected to the monitor circuit 12. As a result, the monitor circuit 12 is electrically connected to the second conductor layer 133.
  • the first conductor layer 131 is a metal plate
  • the solder 103 joins the second main electrode 123 to the first conductor layer 131
  • the second main electrode 123 is the first. It is electrically connected to the conductor layer 131 of the above.
  • the first insulator layer 132 and the second conductor layer 133 constitute the first integrated component 161. Further, the second insulator layer 134 and the third conductor layer 135 constitute the second integrated component 162.
  • the semiconductor element 102, the first conductor layer 131, and the first integrated component 161 are arranged on the first main surface 162a of the second integrated component 162.
  • the mold resin 107 is a part of the first main terminal 111, a part of the second main terminal 112, and the first signal terminal 113 from the side of the first main surface 162a of the second integrated component 162. Partially covers the semiconductor element 102, the first conductor layer 131, the first integrated component 161 and the second integrated component 162. However, the mold resin 107 does not cover the second main surface 162b of the second integral part 162.
  • the first main surface 162a of the second integral part 162 is on the side where the second insulator layer 134 is arranged.
  • the second main surface 162b of the second integral part 162 is on the side where the third conductor layer 135 is arranged.
  • the mold resin 107 can be formed by the transfer molding method. Thereby, the semiconductor device 11 can be easily manufactured.
  • FIG. 8 is a cross-sectional view illustrating a manufacturing method of the semiconductor device provided in the semiconductor system of the third embodiment.
  • the semiconductor element 102 is mounted on the first conductor layer 131 as shown in FIG. 8A. At that time, the semiconductor element 102 is bonded to the first conductor layer 131 by the solder 103.
  • the lead frame 171 is joined to the semiconductor element 102.
  • the first main electrode 122 is joined to the first main terminal 111 provided in the lead frame 171 by the solder 108.
  • the lead frame 171 is formed by processing one metal plate.
  • the lead frame 171 includes a first main terminal 111, a second main terminal 112, and a first signal terminal 113.
  • one end of the third conductor wire 117 is connected to the signal electrode 124, and the other end of the third conductor wire 117 is provided on the lead frame 171. It is connected to the first signal terminal 113 to be connected. Further, one end of the second conductor wire 116 is connected to the first conductor layer 131, and the other end of the second conductor wire 116 is connected to the second main terminal 112 provided in the lead frame 171. Will be done.
  • a first integral part 161 including the laminated first insulator layer 132 and the second conductor layer 133 is produced.
  • the pre-cured fluid of the insulating resin is coated on the second conductor layer 133, and the applied pre-cured fluid is semi-cured and changed to the first insulator layer 132.
  • the first integrated component 161 has a first main surface 161a on the side where the first insulator layer 132 is arranged and a second main surface 161b on the side where the second conductor layer 133 is arranged. And have.
  • a second integral part 162 including the laminated second insulator layer 134 and the third conductor layer 135 is manufactured.
  • the pre-cured fluid of the insulating resin is coated on the third conductor layer 135, and the applied pre-cured fluid is semi-cured and changed to the second insulator layer 134.
  • the second integral component 162 includes a first main surface 162a on the side where the second insulator layer 134 is arranged and a second main surface 162b on the side where the third conductor layer 135 is arranged. And have.
  • the semiconductor element 102, the first conductor, and the first conductor so that the semiconductor element 102, the first conductor layer 131, and the first integrated component 161 are arranged on the first main surface 162a of the second integrated component 162.
  • the layer 131, the first integrated component 161 and the second integrated component 162 are set in the lower mold 173. At that time, the first main surface 161a of the first integral part 161 and the first main surface 162a of the second integral part 162 are turned upward.
  • the mold resin 107 is molded by the transfer molding method.
  • the mold resin 107 is a part of the lead frame 171 from the side of the first main surface 162a of the second integrated component 162, the solder 108, the semiconductor element 102, the solder 103, the first conductor layer 131, and the first integral. It covers the component 161 and the second integral component 162, and does not cover the second main surface 162b of the second integral component 162.
  • the lower mold 173 is closed by the upper mold 174.
  • the pre-curing fluid of the mold resin 107 is injected into the mold 175 including the lower mold 173 and the upper mold 174 that closes the lower mold 173, and the injected pre-curing fluid is cured into the mold resin 107. Can be changed. As a result, a part of the lead frame 171, the solder 108, the semiconductor element 102, the solder 103, the first conductor layer 131, and the first integrated component 161 are sealed with the mold resin 107.
  • the pre-curing fluid of the mold resin 107 is made of a thermosetting resin. Therefore, the pre-cured fluid of the mold resin 107 is cured by being placed under high temperature and high pressure inside the mold 175.
  • the pre-cured fluid of the mold resin 107 is cured, the semi-cured first insulator layer 132 and the second insulator layer 134 are also completely cured, and the first insulator layer 132 is also cured. Is adhered to the first conductor layer 131 and the second conductor layer 133, and the second insulator layer 134 is adhered to the second conductor layer 133 and the third conductor layer 135.
  • One end of the lead 109 is connected to the second conductor layer 133 before the second conductor layer 133 is set in the lower mold 173.
  • the other end of the lead 109 is arranged so that the other end of the lead 109 is not embedded in the mold resin 107.
  • a laminate 151 with a semiconductor element including a lead frame 171, a solder 108, a semiconductor element 102, a solder 103, a laminate 101, and a mold resin 107 is inside the mold 175.
  • the taken-out laminate 151 with a semiconductor element is processed.
  • unnecessary parts such as a tie bar and a frame portion provided in the lead frame 171 leave the first main terminal 111, the second main terminal 112, and the first signal terminal 113 provided in the lead frame 171. Is separated.
  • the remaining first main terminal 111, second main terminal 112, and first signal terminal 113 are formed into the first main terminal 111, the second main terminal 112, and the first signal terminal 113. Appropriate outer shape is given.
  • the cooler 104 is connected to the third conductor layer 135. At that time, the cooler 104 is brought into contact with the laminated body 101 with the thermal paste 105 interposed therebetween.
  • FIG. 9 is a cross-sectional view schematically showing a cross section of the semiconductor device of Reference Example 2.
  • the laminated body 901 includes a first conductor layer 931, an insulator layer 932, and a second conductor layer 933.
  • the insulator layer 932 electrically insulates the first conductor layer 931 from the second conductor layer 933.
  • the semiconductor element 102 is mounted on the first conductor layer 931.
  • the cooler 104 is connected to the second conductor layer 933.
  • the semiconductor device 91 when an initial defect is formed in the insulator layer 932 when the laminate 901 is manufactured, and the power module 941 is incorporated into the device without detecting the formed initial defect, the voltage is applied.
  • the insulator layer 932 is destroyed by heat, moisture, vibration, etc. from the initial defect, the semiconductor element 102 is immediately electrically short-circuited with the cooler 104, causing a problem such as a ground fault of the semiconductor element 102. To do.
  • the laminated body 101 is the first conductor layer 131, the first insulator layer 132, the second conductor layer 133, and the second insulation. It includes a body layer 134 and a third conductor layer 135.
  • the first insulator layer 132 electrically insulates the first conductor layer 131 from the second conductor layer 133.
  • the second insulator layer 134 electrically insulates the third conductor layer 135 from the second conductor layer 133.
  • the semiconductor element 102 is mounted on the first conductor layer 131.
  • the cooler 104 is connected to the third conductor layer 135.
  • the semiconductor device 11 when the laminate 101 is manufactured, initial defects are formed in the first insulator layer 132 or the second insulator layer 134, and the formed initial defects are not detected in the power module.
  • the semiconductor element 102 When 141 is incorporated in an apparatus, when the first insulator layer 132 or the second insulator layer 134 is destroyed by an initial defect due to voltage, heat, moisture, vibration, or the like, the semiconductor element 102 It does not immediately short-circuit with the cooler 104, and problems such as ground faults in the semiconductor element 102 do not occur immediately.
  • the mold resin 107 is molded by the transfer molding method. Thereby, the semiconductor device 11 can be easily manufactured.
  • FIG. 10 is a diagram schematically illustrating the semiconductor system of the fourth embodiment.
  • FIG. 10 includes a cross-sectional view schematically showing a cross section of a semiconductor device provided in the semiconductor system of the fourth embodiment.
  • the semiconductor system 4 of the fourth embodiment shown in FIG. 10 differs from the semiconductor system 3 of the third embodiment shown in FIG. 7 mainly in the following points. Except for the points described below, the same configuration as that adopted in the semiconductor system 3 is also adopted in the semiconductor system 4.
  • the second conductor layer 133 has a thickness thicker than the thickness of the third conductor layer 135.
  • the second insulator layer 134 it is possible to prevent the second insulator layer 134 from being destroyed by heat, impact, or the like when the first insulator layer 132 is destroyed.
  • the second conductor layer 133 provided in the first integral part 161 is often a thin foil having a thickness of about 0.1 mm.
  • the effect of suppressing the destruction of the second insulator layer 134 described above is particularly remarkable when the thickness of the second conductor layer 133 is thin as described above.
  • FIG. 11 is a diagram schematically showing the moving body of the fifth embodiment.
  • the moving body 5 of the fifth embodiment illustrated in FIG. 11 is an electric vehicle, a train, an electric locomotive, an electric two-wheeled vehicle, an electric propulsion ship, an electric aircraft, an electrically assisted bicycle, an electric wheelchair, or the like.
  • the mobile body 5 includes a body 51, a power supply circuit 13, a three-phase inverter circuit 52, a control circuit 53, a monitor circuit 12, a warning display circuit 14, and a motor 54.
  • the power supply circuit 13 includes a battery 501.
  • the three-phase inverter circuit 52 includes six power modules 141.
  • the six power modules 141, the monitor circuit 12, the power supply circuit 13, and the warning display circuit 14 constitute the semiconductor system 2 of the second embodiment.
  • the six power modules 141, the monitor circuit 12, and the power supply circuit 13 may constitute the semiconductor system 1 of the first embodiment, the semiconductor system 3 of the third embodiment, or the semiconductor system 4 of the fourth embodiment.
  • the power supply circuit 13 supplies direct current to the three-phase inverter circuit 52.
  • the direct current supplied is the direct current discharged by the battery 501.
  • the three-phase inverter circuit 52 converts the supplied direct current into three-phase alternating current, and supplies the three-phase alternating current to the motor 54.
  • the six semiconductor elements 102 provided in each of the six power modules 141 switch the supplied direct current.
  • the motor 54 rotates according to the supplied three-phase alternating current. The rotation of the motor 54 is controlled by the frequency at which the six power modules 141 switch DC.
  • One of the first main terminal 111 and the second main terminal 112 is electrically connected to the power supply circuit 13.
  • the other of the first main terminal 111 and the second main terminal 112 is electrically connected to the motor 54.
  • the first signal terminal 113 is electrically connected to the control circuit 53.
  • the control circuit 53 outputs a signal input to the power module 141. Further, a signal output by the power module 141 is input to the control circuit 53.
  • the monitor circuit 12 may monitor the voltage between the second conductor layer 133 and the body 51. In this case, the monitor circuit 12 detects that the third conductor layer 135 is electrically short-circuited with the second conductor layer 133 based on the result of the monitor.
  • the driver of the moving body 5 at least one of the first conductor layer 131 and the third conductor layer 135 is electrically connected to the second conductor layer 133. It is possible to recognize by a warning that a short circuit has occurred. As a result, one of the first conductor layer 131 and the second conductor layer 133 is electrically short-circuited with the second conductor layer 133, but the first conductor layer 131 and the second conductor layer 133 are short-circuited.
  • the moving body 5 When the other side is not electrically short-circuited with the second conductor layer 133 and the semiconductor element 102 is not electrically short-circuited with the cooler 104, the moving body 5 is brought to a dealer, a repair shop, or the like, and the power module 141. Can be replaced with a new power module.
  • the output voltage of the power supply circuit 13 is lowered without stopping the main current flow until the power module 141 is replaced with a new power module 141.
  • the other of the first insulator layer 132 and the second insulator layer 134 from being further destroyed after one of the first insulator layer 132 and the second insulator layer 134 is destroyed. can do.
  • the moving body 5 in which the power module 141 is incorporated suddenly stops, and the moving body 5 suddenly stops. It is possible to suppress the occurrence of the resulting danger. For example, when the moving body 5 is an electric vehicle, it is possible to prevent the moving body 5 from suddenly stopping and getting stuck while the moving body 5 is traveling on a highway.
  • the power module 141 may be incorporated in a device other than the three-phase inverter circuit 52.
  • the power module 141 may be incorporated in a converter that converts regenerative power into direct current.
  • each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted within the scope of the invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

半導体素子が冷却器と電気的に短絡することを抑制し、半導体素子により発せられた熱を効率的に放つ。半導体装置は、積層体、半導体素子及び冷却器を備える。積層体は、第１の導電体層、第１の絶縁体層、第２の導電体層、第２の絶縁体層及び第３の導電体層を備える。第１の導電体層、第１の絶縁体層、第２の導電体層、第２の絶縁体層及び第３の導電体層は、積層される。第１の絶縁体層は、第１の導電体層と第２の導電体層との間に配置され、第１の導電体層を第２の導電体層から電気的に絶縁する。第２の絶縁体層は、第２の導電体層と第３の導電体層との間に配置され、第３の導電体層を第２の導電体層から電気的に絶縁する。半導体素子は、第１の導電体層上に実装される。冷却器は、第３の導電体層に接続される。

Description

半導体装置、半導体システム、移動体、及び半導体装置の製造方法
　本発明は、半導体装置、半導体システム、移動体、及び半導体装置の製造方法に関する。
　電気自動車、電車等の移動体は、モーターと、モーターを駆動するインバーターと、を備える。インバーターには、パワーモジュールが組み込まれる。パワーモジュールは、大きな熱を発する半導体素子を備える。このため、インバーターは、半導体素子により発せられた熱を放つ冷却器を備える。パワーモジュールは、半導体素子を冷却器から電気的に絶縁する絶縁体を備える。絶縁体は、半導体素子により発せられた熱を冷却器まで伝える。
　特許文献１に記載された技術においては、パワートランジスタに流れる電流が監視され、電流が一定値に達した場合にパワートランジスタが遮断される（段落００５６）。これにより、パワートランジスタが過電流状態から保護される（段落００５６）。また、パワートランジスタのゲートとソースとの間の電圧が監視され、過電圧が印加された場合にパワートランジスタが遮断される（段落００５７）。これにより、パワートランジスタが過電圧状態から保護される（段落００５７）。
特開２０１７－００５１２５号公報
　半導体素子を冷却器から電気的に絶縁する絶縁体が劣化して破壊された場合は、半導体素子が冷却器と電気的に短絡して半導体素子の地絡等の不具合が発生する。したがって、半導体素子の地絡等の不具合が発生することを抑制するためには、絶縁体が劣化しているか否かを常時モニターすることが求められる。しかし、絶縁体が劣化しているか否かを確認するためには、移動体に備えられるインバーターからパワーモジュールを取り外し、取り外したパワーモジュールに備えられる絶縁体の部分放電電圧を測定する等の作業が必要である。このため、絶縁体が劣化しているか否かを常時モニターすることは、困難である。このため、多くの場合は、半導体素子の地絡等の不具合は、突然発生する。
　パワーモジュールは、大電流及び高電圧を制御する。このため、半導体素子の地絡等の不具合が発生した場合は、移動体に備えらえる他の電子機器の破壊、移動体に乗車している人の感電等が発生することがある。このため、半導体素子が冷却器と電気的に短絡することは、致命不良である。
　絶縁体は、セラミックス、樹脂、フィラーが混ぜ込まれた樹脂等からなる。フィラーは、アルミナ等からなり、絶縁体の熱伝導性を高くするために混ぜ込まれる。しかし、絶縁体がセラミックスからなる場合は、絶縁体が破壊される原因となる、微小なクラック等の初期欠陥が絶縁体に内在することがある。また、絶縁体が樹脂又はフィラーが混ぜ込まれた樹脂からなる場合は、絶縁体が破壊される原因となる、ボイド等の初期欠陥が絶縁体に内在することがある。また、絶縁体がフィラーが混ぜ込まれた樹脂からなる場合は、絶縁体が破壊される原因となる、フィラーの凝集等の初期欠陥が絶縁体に内在することがある。
　特許文献１に記載された技術に代表される半導体素子を保護するための技術は、主電流が流れる通電経路における短絡を抑制することができるが、半導体素子の地絡を抑制することはできない。
　これらのため、絶縁体の厚さは、絶縁体の絶縁性が十分なマージンを有するように厚くされる。例えば、パワーモジュールが６００Ｖの電源電圧を有するインバーターに組み込まれる場合は、絶縁体の厚さは、絶縁体が６００Ｖの電源電圧の１０倍の６０００Ｖ以上の絶縁耐圧を有するように厚くされる。ただし、絶縁体の絶縁性が十分なマージンを有するように絶縁体の厚さが厚くされた場合においても、絶縁体に内在する初期欠陥をパワーモジュールが出荷される前に検出することができなかった場合は、絶縁体が破壊されて半導体素子の地絡等の不具合が発生する。
　一方、パワーモジュールの設計においては、半導体素子の動作条件に適合する放熱設計が行われなければならない。放熱設計においては、熱抵抗が放熱性の指標として用いられ、熱抵抗が小さくなるほど放熱性が高いとみなされる。また、熱抵抗は、低い熱伝導率しか有しない絶縁体の寄与が支配的になっており、絶縁体の厚さを薄くすることが熱抵抗を小さくすることに有効である。ただし、絶縁体の絶縁性が十分なマージンを有するように絶縁体の厚さが厚くされた場合は、絶縁体の熱抵抗が大きくなる。そして、絶縁体の熱抵抗が大きくなった場合は、半導体素子により発せられた熱を冷却器まで十分に伝えることが困難になり、半導体素子により発せられた熱をパワーモジュールの外部に放つことが困難になる。その結果として、半導体素子の温度が高くなり、半導体素子の破壊、パワーモジュールに備えられるアルミニウムワイヤの破断等が発生する。
　これらの問題は、モーターを駆動するインバーターに組み込まれるパワーモジュール以外の半導体装置においても発生する。
　本発明は、これらの問題に鑑みてなされた。本発明は、半導体素子が冷却器と電気的に短絡することを抑制することができ、半導体素子により発せられた熱を効率的に放つことができる半導体装置を提供することである。
　本発明は、半導体装置に関する。
　半導体装置は、積層体、半導体素子及び冷却器を備える。
　積層体は、第１の導電体層、第１の絶縁体層、第２の導電体層、第２の絶縁体層及び第３の導電体層を備える。
　第１の導電体層、第１の絶縁体層、第２の導電体層、第２の絶縁体層及び第３の導電体層は、積層される。第１の絶縁体層は、第１の導電体層と第２の導電体層との間に配置され、第１の導電体層を第２の導電体層から電気的に絶縁する。第２の絶縁体層は、第２の導電体層と第３の導電体層との間に配置され、第３の導電体層を第２の導電体層から電気的に絶縁する。
　半導体素子は、第１の導電体層上に実装される。
　冷却器は、第３の導電体層に接続される。
　本発明によれば、第１の導電体層及び第３の導電体層が、第１の導電体層と第３の導電体層との間に配置される第２の導電体層から電気的に絶縁される。このため、第１の導電体層及び第３の導電体層の一方が第２の導電体層に電気的に短絡した場合でも、第１の導電体層が第３の導電体層と電気的に短絡しない。これにより、第１の導電体層上に実装される半導体素子が第３の導電体層に接続される冷却器と電気的に短絡することを抑制することができる。
　また、本発明によれば、第１の絶縁体層及び第２の絶縁体層の絶縁性のマージンを小さくした場合でも、半導体素子が冷却器と電気的に短絡することを抑制することができる。このため、第１の絶縁体層及び第２の絶縁体層の厚さの合計を薄くすることができる。このため、積層体の熱抵抗を小さくすることができる。これにより、半導体素子により発せられた熱を効率的に放つことができる。
　本発明の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の半導体システムを模式的に図示する図である。 実施の形態１の半導体システムを模式的に図示する図である。 実施の形態１の半導体システムに備えられる半導体装置の製造方法を説明する断面図である。 参考例１のパワーモジュールの断面を模式的に図示する断面図である。 参考例１のパワーモジュールからモールド樹脂を除去したパワーモジュールの上面を模式的に図示する上面図である。 実施の形態２の半導体システムを模式的に図示する図である。 実施の形態３の半導体システムを模式的に図示する図である。 実施の形態３の半導体システムに備えられる半導体装置の製造方法を説明する断面図である。 参考例２の半導体装置の断面を模式的に図示する断面図である。 実施の形態４の半導体システムを模式的に図示する図である。 実施の形態５の移動体を模式的に図示する図である。
　１　実施の形態１
　１．１　放熱及び絶縁
　図１及び図２は、実施の形態１の半導体システムを模式的に図示する図である。図１は、実施の形態１の半導体システムに備えられる半導体装置の断面を模式的に図示する断面図を含む。図２は、実施の形態１の半導体システムに備えられる半導体装置からモールド樹脂を除去した半導体装置の上面を模式的に図示する上面図を含む。
　図１及び図２に図示される実施の形態１の半導体システム１に備えられる半導体装置１１は、積層体１０１、半導体素子１０２、はんだ１０３、冷却器１０４及び放熱グリス１０５を備える。
　半導体素子１０２及びはんだ１０３は、積層体１０１の第１の主面１０１ａ上に配置される。はんだ１０３は、半導体素子１０２と積層体１０１との間に配置される。はんだ１０３は、半導体素子１０２を積層体１０１に接合する接合材である。はんだ１０３が、他の種類の接合材に置き換えられてもよい。例えば、はんだ１０３がろう材に置き換えられてもよい。はんだ１０３が省略され、半導体素子１０２が積層体１０１に直接的に接合されてもよい。
　冷却器１０４及び放熱グリス１０５は、積層体１０１の第２の主面１０１ｂ上に配置される。積層体１０１の第２の主面１０１ｂは、積層体１０１の第１の主面１０１ａがある側とは反対の側にある。放熱グリス１０５は、冷却器１０４と積層体１０１との間に配置される。放熱グリス１０５は、冷却器１０４と積層体１０１との間にある隙間を埋める。放熱グリス１０５は、積層体１０１から冷却器１０４に熱を伝えることを促進する放熱材である。放熱グリス１０５が、他の種類の放熱材に置き換えられてもよい。例えば、放熱グリス１０５が放熱シートに置き換えられてもよい。放熱グリス１０５が省略され、積層体１０１から冷却器１０４に直接的に熱が伝えられてもよい。
　積層体１０１は、半導体素子１０２と冷却器１０４との間に配置される。積層体１０１は、半導体素子１０２を冷却器１０４から隔てる。これにより、積層体１０１は、半導体素子１０２を冷却器１０４から電気的に絶縁する。積層体１０１は、基板を構成する。
　半導体素子１０２により発せられた熱は、はんだ１０３、積層体１０１及び放熱グリス１０５を順次に経由して冷却器１０４まで伝えられる。冷却器１０４まで伝えられた熱は、冷却器１０４より半導体装置１１の外部に放たれる。
　１．２　電気的接続
　半導体装置１１は、図１及び図２に図示されるように、第１の主端子１１１、第２の主端子１１２、第１の信号端子１１３、第１の導電体ワイヤ１１５、第２の導電体ワイヤ１１６及び第３の導電体ワイヤ１１７を備える。半導体素子１０２は、図１及び図２に図示されるように、半導体基板１２１、第１の主電極１２２、第２の主電極１２３及び信号電極１２４を備える。積層体１０１は、図１及び図２に図示されるように、第１の導電体層１３１を備える。
　第１の主電極１２２及び信号電極１２４は、半導体基板１２１の第１の主面１２１ａ上に配置される。第２の主電極１２３は、半導体基板１２１の第２の主面１２１ｂ上に配置される。半導体基板１２１の第２の主面１２１ｂは、半導体基板１２１の第１の主面１２１ａがある側とは反対の側にある。
　第１の導電体層１３１は、積層体１０１の第１の主面１０１ａに露出する。
　第１の導電体ワイヤ１１５の一端は、第１の主電極１２２に接続される。第１の導電体ワイヤ１１５の他端は、第１の主端子１１１に接続される。これらにより、第１の導電体ワイヤ１１５は、第１の主端子１１１を第１の主電極１２２に電気的に接続する。
　はんだ１０３の上面は、第２の主電極１２３に接続される。はんだ１０３の下面は、第１の導電体層１３１に接続される。第２の導電体ワイヤ１１６の一端は、第１の導電体層１３１に接続される。第２の導電体ワイヤ１１６の他端は、第２の主端子１１２に接続される。これらにより、第２の導電体ワイヤ１１６、第１の導電体層１３１及びはんだ１０３は、第２の主端子１１２を第２の主電極１２３に電気的に接続する。
　第３の導電体ワイヤ１１７の一端は、信号電極１２４に接続される。第３の導電体ワイヤ１１７の他端は、第１の信号端子１１３に接続される。これにより、第３の導電体ワイヤ１１７は、第１の信号端子１１３を信号電極１２４に電気的に接続する。
　第２の主電極１２３、半導体基板１２１及び第１の主電極１２２は、主電流が流れる通電経路を構成する。したがって、半導体素子１０２は、主電流が流れる通電経路を備える。
　半導体素子１０２は、信号電極１２４に入力された、主電流を制御するための信号にしたがって、第２の主電極１２３から半導体基板１２１を経由して第１の主電極１２２まで流れる主電流をスイッチングする。したがって、半導体装置１１は、第１の信号端子１１３に入力された、主電流を制御するための信号にしたがって、第２の主端子１１２から第２の導電体ワイヤ１１６、第１の導電体層１３１、はんだ１０３、第２の主電極１２３、半導体基板１２１、第１の主電極１２２及び第１の導電体ワイヤ１１５を順次に経由して第１の主端子１１１まで流れる主電流をスイッチングする。
　半導体素子１０２は、主電流が第２の主電極１２３から半導体基板１２１を経由して第１の主電極１２２まで流れる際、及び主電流をスイッチングする際に、熱を発する。
　実施の形態１においては、半導体素子１０２は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。半導体素子１０２がＩＧＢＴである場合は、第１の主電極１２２は、エミッタであり、第２の主電極１２３は、コレクタであり、信号電極１２４は、ゲートであり、主電流を制御するための信号は、ゲート信号である。半導体素子１０２が、他の種類の半導体素子であってもよい。例えば、半導体素子１０２が、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、サイリスタ又はダイオードであってもよい。半導体素子１０２がＭＯＳＦＥＴである場合は、第１の主電極１２２は、ソースであり、第２の主電極１２３は、ドレインであり、信号電極１２４は、ゲートであり、主電流を制御するための信号は、ゲート信号である。半導体素子１０２がサイリスタである場合は、第１の主電極１２２は、カソードであり、第２の主電極１２３は、アノードであり、信号電極１２４は、ゲートであり、主電流を制御するための信号は、ゲート信号である。半導体素子１０２がダイオードである場合は、第１の主電極１２２は、カソードであり、第２の主電極１２３は、アノードであり、半導体素子１０２は、信号電極１２４を備えず、半導体装置１１は、第１の信号端子１１３及び第３の導電体ワイヤ１１７を備えない。
　第１の導電体ワイヤ１１５、第２の導電体ワイヤ１１６及び第３の導電体ワイヤ１１７は、導電体からなり、望ましくはアルミニウムからなる。
　第１の主端子１１１、第２の主端子１１２及び第１の信号端子１１３は、半導体装置１１の外部に電気的に接続される。
　１．３　積層体の構造
　積層体１０１は、図１及び図２に図示されるように、第１の導電体層１３１、第１の絶縁体層１３２、第２の導電体層１３３、第２の絶縁体層１３４及び第３の導電体層１３５を備える。
　第１の導電体層１３１、第１の絶縁体層１３２、第２の導電体層１３３、第２の絶縁体層１３４及び第３の導電体層１３５は、積層される。第１の導電体層１３１、第１の絶縁体層１３２、第２の導電体層１３３、第２の絶縁体層１３４及び第３の導電体層１３５は、導電体層と絶縁体層とが交互に配置されるように積層される。第１の導電体層１３１、第１の絶縁体層１３２、第２の導電体層１３３、第２の絶縁体層１３４及び第３の導電体層１３５に含まれる隣接するふたつの層は、互いに貼りあわされている。
　第１の絶縁体層１３２は、第１の導電体層１３１と第２の導電体層１３３との間に配置される。第１の絶縁体層１３２は、第１の導電体層１３１を第２の導電体層１３３から隔てる。これにより、第１の絶縁体層１３２は、第１の導電体層１３１を第２の導電体層１３３から電気的に絶縁する。第２の絶縁体層１３４は、第２の導電体層１３３と第３の導電体層１３５との間に配置される。第２の絶縁体層１３４は、第３の導電体層１３５を第２の導電体層１３３から隔てる。これにより、第２の絶縁体層１３４は、第３の導電体層１３５を第２の導電体層１３３から電気的に絶縁する。
　半導体素子１０２は、はんだ１０３により第１の導電体層１３１に接合される。これにより、半導体素子１０２は、第１の導電体層１３１上に実装される。
　冷却器１０４は、放熱グリス１０５を挟んで第３の導電体層１３５に接触する。これにより、冷却器１０４は、第３の導電体層１３５に接続される。
　第２の導電体層１３３は、半導体素子１０２に備えられる導通経路から電気的に絶縁される。
　第１の導電体層１３１、第２の導電体層１３３及び第３の導電体層１３５は、導電体からなり、望ましくは金属からなる。第１の絶縁体層１３２及び第２の絶縁体層１３４は、絶縁体からなり、望ましくは樹脂からなる。
　第１の絶縁体層１３２は、望ましくは、第２の絶縁体層１３４の平面形状より小さい平面形状を有する。これにより、第１の絶縁体層１３２の側面に沿う沿面放電が発生することを抑制することができる。
　１．４　絶縁体層が破壊されたことの検出
　半導体システム１は、図１及び図２に図示されるように、半導体装置１１、モニター回路１２及び電源回路１３を備える。半導体装置１１は、第２の信号端子１１４及び第４の導電体ワイヤ１１８を備える。
　第４の導電体ワイヤ１１８の一端は、第２の導電体層１３３に接続される。第４の導電体ワイヤ１１８の他端は、第２の信号端子１１４に接続される。これにより、第４の導電体ワイヤ１１８は、第２の信号端子１１４を第２の導電体層１３３に電気的に接続する。これにより、第１の絶縁体層１３２及び第２の絶縁体層１３４の少なくとも一方の絶縁体層が破壊されたことを示す信号を半導体装置１１から容易に取り出すことができる。第４の導電体ワイヤ１１８が省略され、第２の信号端子１１４が第２の導電体層１３３に直接的に電気的に接続されてもよい。
　第４の導電体ワイヤ１１８は、導電体からなり、望ましくはアルミニウムからなる。
　第２の信号端子１１４は、半導体装置１１の外部に電気的に接続される。
　モニター回路１２は、第２の信号端子１１４に電気的に接続される。これにより、モニター回路１２は、第２の導電体層１３３に電気的に接続される。モニター回路１２は、第２の導電体層１３３の電圧の検出を行う。モニター回路１２は、第１の絶縁体層１３２及び第２の絶縁体層１３４の少なくとも一方の絶縁体層が破壊されたことを示す信号を受信する。モニター回路１２は、受信した信号に基づいて第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことを検出する。モニター回路１２は、第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことを検出した場合に、電源回路１３に信号を送信する。
　電源回路１３は、第１の主端子１１１及び第２の主端子１１２の一方に電気的に接続される。これにより、電源回路１３は、第１の主電極１２２及び第２の主電極１２３の一方に電気的に接続される。電源回路１３は、半導体装置１１に主電流を流す。電源回路１３は、モニター回路１２から信号を受信した場合に、主電流を流すことを制限する。これにより、電源回路１３は、第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことが検出された場合に主電流を流すことを制限する。実施の形態１においては、主電流を流すことを制限することは、主電流を流すことを停止することである。これにより、半導体装置１１を備える装置を安全に停止することができる。
　１．５　固定及び封止
　半導体装置１１は、図１及び図２に図示されるように、ケース１０６及びモールド樹脂１０７を備える。
　積層体１０１は、図示されない接着剤によりケース１０６に固定される。ケース１０６に固定された積層体１０１の第１の主面１０１ａは、ケース１０６の内部空間１０６ｉがある方向を向く。第１の主端子１１１、第２の主端子１１２、第１の信号端子１１３及び第２の信号端子１１４は、ケース１０６に固定される。
　モールド樹脂１０７は、ケース１０６の内部空間１０６ｉに充填される。モールド樹脂１０７は、半導体素子１０２、はんだ１０３、第１の導電体ワイヤ１１５、第２の導電体ワイヤ１１６、第３の導電体ワイヤ１１７及び第４の導電体ワイヤ１１８に重ねて積層体１０１の第１の主面１０１ａ上に充填される。モールド樹脂１０７は、半導体素子１０２、はんだ１０３、第１の導電体ワイヤ１１５、第２の導電体ワイヤ１１６、第３の導電体ワイヤ１１７及び第４の導電体ワイヤ１１８を封止する。
　ケース１０６は、絶縁体からなり、望ましくは樹脂からなる。
　１．６　パワーモジュール
　積層体１０１、半導体素子１０２、はんだ１０３、ケース１０６、モールド樹脂１０７、第１の導電体ワイヤ１１５、第２の導電体ワイヤ１１６、第３の導電体ワイヤ１１７及び第４の導電体ワイヤ１１８は、パワーモジュール１４１を構成する。パワーモジュール１４１は、放熱グリス１０５を挟んで冷却器１０４上に実装される。
　実施の形態１においては、半導体システム１が１個のパワーモジュール１４１を備える。しかし、半導体システム１が２個以上のパワーモジュール１４１を備えてもよい。また、実施の形態１においては、パワーモジュール１４１が１個の半導体素子１０２を備える。しかし、パワーモジュール１４１が２個以上の半導体素子１０２を備えてもよい。例えば、パワーモジュール１４１が２個の半導体素子１０２を備え、２個の半導体素子１０２が一体化されてもよい。また、パワーモジュール１４１が６個の半導体素子１０２を備え、６個の半導体素子１０２が一体化されてもよい。２個以上の半導体素子１０２が２種類以上の半導体素子を含んでもよい。例えば、２個以上の半導体素子１０２がＩＧＢＴ、ＭＯＳＦＥＴ等のスイッチング素子と、還流ダイオードと、を含んでもよい。
　パワーモジュール１４１が２個以上の半導体素子１０２を備える場合は、２個以上の半導体素子１０２がそれぞれ実装される２個以上の第１の導電体層１３１をパワーモジュール１４１が備えるように導電体層のパターニングが行われる。
　１．７　半導体装置の製造方法
　図３は、実施の形態１の半導体システムに備えられる半導体装置の製造方法を説明する断面図である。
　半導体装置１１が製造される際には、図３（ａ）に図示されるように、半導体素子付き積層体１５１が作製される。半導体素子付き積層体１５１は、積層体１０１、半導体素子１０２及びはんだ１０３を備える。半導体素子１０２は、はんだ１０３により第１の導電体層１３１に接合されている。これにより、半導体素子１０２は、第１の導電体層１３１上に実装されている。
　続いて、図３（ｂ）に図示されるように、端子付きケース１５２が作製される。端子付きケース１５２は、第１の主端子１１１、第２の主端子１１２、第１の信号端子１１３、第２の信号端子１１４及びケース１０６を備える。第１の主端子１１１、第２の主端子１１２、第１の信号端子１１３及び第２の信号端子１１４は、ケース１０６に固定されている。また、端子付きケース１５２が作製された後に、積層体１０１がケース１０６に固定される。
　続いて、図３（ｃ）に図示されるように、第１の導電体ワイヤ１１５の一端が、第１の主電極１２２に接続され、第１の導電体ワイヤ１１５の他端が、第１の主端子１１１に接続される。また、第２の導電体ワイヤ１１６の一端が、第１の導電体層１３１に接続され、第２の導電体ワイヤ１１６の他端が、第２の主端子１１２に接続される。また、第３の導電体ワイヤ１１７の一端が、信号電極１２４に接続され、第３の導電体ワイヤ１１７の他端が、第１の信号端子１１３に接続される。また、第４の導電体ワイヤ１１８の一端が、第２の導電体層１３３に接続され、第４の導電体ワイヤ１１８の他端が、第２の信号端子１１４に接続される。
　続いて、図３（ｄ）に図示されるように、ケース１０６の内部空間１０６ｉにモールド樹脂１０７が充填される。その際には、内部空間１０６ｉにモールド樹脂１０７の硬化前流動体が注入され、注入された硬化前流動体が硬化させられてモールド樹脂１０７に変化させられる。
　続いて、図１に図示されるように、冷却器１０４が第３の導電体層１３５に接続される。その際には、冷却器１０４が放熱グリス１０５を挟んで積層体１０１に接触させられる。
　１．８　参考例１と実施の形態１との対比
　図４は、参考例１のパワーモジュールの断面を模式的に図示する断面図である。図５は、参考例１のパワーモジュールからモールド樹脂を除去したパワーモジュールの上面を模式的に図示する上面図である。
　参考例１のパワーモジュール８４１においては、図４及び図５に図示されるように、積層体８０１が、第１の導電体層８３１、絶縁体層８３２及び第２の導電体層８３３を備える。絶縁体層８３２は、第１の導電体層８３１を第２の導電体層８３３から電気的に絶縁する。半導体素子１０２は、第１の導電体層８３１上に実装される。冷却器１０４は、第２の導電体層８３３に接続される。
　パワーモジュール８４１においては、積層体８０１が製造される際に絶縁体層８３２に初期欠陥が形成され、形成された初期欠陥が検出されることなくパワーモジュール８４１が装置に組み込まれた場合に、電圧、熱、湿気、振動等により初期欠陥を起点として絶縁体層８３２が絶縁破壊されたときに、半導体素子１０２が冷却器１０４とただちに電気的に短絡して半導体素子１０２の地絡等の不具合が発生する。
　これに対して、図１及び図２に図示されるパワーモジュール１４１においては、積層体１０１が、第１の導電体層１３１、第１の絶縁体層１３２、第２の導電体層１３３、第２の絶縁体層１３４及び第３の導電体層１３５を備える。第１の絶縁体層１３２は、第１の導電体層１３１を第２の導電体層１３３から電気的に絶縁する。第２の絶縁体層１３４は、第３の導電体層１３５を第２の導電体層１３３から電気的に絶縁する。半導体素子１０２は、第１の導電体層１３１上に実装される。冷却器１０４は、第３の導電体層１３５に接続される。
　パワーモジュール１４１においては、積層体１０１が製造される際に第１の絶縁体層１３２又は第２の絶縁体層１３４に初期欠陥が形成され、形成された初期欠陥が検出されることなくパワーモジュール１４１が装置に組み込まれた場合に、電圧、熱、湿気、振動等により初期欠陥を起点として第１の絶縁体層１３２又は第２の絶縁体層１３４が絶縁破壊されたときに、半導体素子１０２が冷却器１０４とただちには電気的に短絡せず半導体素子１０２の地絡等の不具合がただちには発生しない。
　１．９　実施の形態１の発明の効果
　実施の形態１の発明によれば、第１の導電体層１３１及び第３の導電体層１３５が、第１の導電体層１３１と第３の導電体層１３５との間に配置される第２の導電体層１３３から電気的に絶縁される。このため、第１の導電体層１３１及び第３の導電体層１３５の一方が第２の導電体層１３３に電気的に短絡した場合に第１の導電体層１３１が第３の導電体層１３５と電気的に短絡しない。これにより、第１の導電体層１３１上に実装される半導体素子１０２が第３の導電体層１３５に接続される冷却器１０４と電気的に短絡することを抑制することができる。
　また、実施の形態１の発明によれば、第１の絶縁体層１３２及び第２の絶縁体層１３４の絶縁性のマージンを小さくした場合でも半導体素子１０２が冷却器１０４と電気的に短絡することを抑制することができる。このため、第１の絶縁体層１３２及び第２の絶縁体層１３４の厚さの合計を薄くすることができる。例えば、パワーモジュール８４１においては、絶縁体層８３２が電源電圧の１０倍程度の絶縁耐圧を有するように絶縁体層８３２の厚さを決めなければならないが、パワーモジュール１４１においては、第１の絶縁体層１３２及び第２の絶縁体層１３４が電源電圧の２倍程度の絶縁耐圧を有するように第１の絶縁体層１３２及び第２の絶縁体層１３４の厚さを決めることができる。これにより、積層体１０１の熱抵抗を小さくすることができる。これにより、半導体素子１０２により発せられた熱を効率的に放つことができる。
　２　実施の形態２
　２．１　実施の形態１と実施の形態２との主な相違
　図６は、実施の形態２の半導体システムを模式的に図示する図である。図６は、実施の形態２の半導体システムに備えられる半導体装置の断面を模式的に図示する断面図を含む。
　図６に図示される実施の形態２の半導体システム２は、図１及び図２に図示される実施の形態１の半導体システム１と主に下述する点で相違する。下述する点以外の点については、半導体システム１において採用される構成と同様の構成が半導体システム２においても採用される。
　半導体システム２は、図６に図示されるように、警告表示回路１４を備える。
　モニター回路１２は、第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことを検出した場合に、警告表示回路１４に信号を送信する。
　警告表示回路１４は、モニター回路１２から信号を受信した場合に、警告表示により警告を行う。これにより、警告表示回路１４は、第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことが検出された場合に警告表示により警告を行う。警告表示回路１４は、警告表示により警告を行う警告器である。警告表示回路１４が、警告表示以外により警告を行う警告器に置き換えられてもよい。例えば、警告表示回路１４が、警告音により警告を行う警告音発生回路に置き換えられてもよい。
　また、半導体システム２においては、主電流を流すことを制限することは、主電流を流すことを停止せずに電源回路１３の出力電圧を低くすることである。
　２．２　実施の形態２の発明の効果
　実施の形態２の発明は、実施の形態１の発明の効果と同様の効果を有する。
　加えて、実施の形態２の発明によれば、パワーモジュール１４１が組み込まれた装置の使用者は、第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことを警告により認識することができる。これにより、第１の導電体層１３１及び第２の導電体層１３３の一方が第２の導電体層１３３と電気的に短絡したが第１の導電体層１３１及び第２の導電体層１３３の他方が第２の導電体層１３３と電気的に短絡しておらず半導体素子１０２が冷却器１０４と電気的に短絡していない段階でパワーモジュール１４１を新たなパワーモジュールに交換することができる。
　また、実施の形態２の発明によれば、パワーモジュール１４１が新たなパワーモジュール１４１に交換されるまでは主電流を流すことが停止されずに電源回路１３の出力電圧が低くなる。これにより、第１の絶縁体層１３２及び第２の絶縁体層１３４の一方が破壊された後に第１の絶縁体層１３２及び第２の絶縁体層１３４の他方がさらに破壊されて半導体素子１０２の地絡等の不具合が発生することを抑制することができる。また、第１の絶縁体層１３２及び第２の絶縁体層１３４の一方が破壊された後にパワーモジュール１４１が組み込まれた装置が急に停止して当該装置が急に停止することに起因する不具合が発生することを抑制することができる。
　３　実施の形態３
　３．１　実施の形態１と実施の形態３との主な相違
　図７は、実施の形態３の半導体システムを模式的に図示する図である。図７は、実施の形態３の半導体システムに備えられる半導体装置の断面を模式的に図示する断面図を含む。
　図７に図示される実施の形態３の半導体システム３は、図１及び図２に図示される実施の形態１の半導体システム１と主に下述する点で相違する。下述する点以外の点については、半導体システム１において採用される構成と同様の構成が半導体システム３においても採用される。
　半導体システム３においては、半導体装置１１が、第１の主端子１１１、第２の主端子１１２及び第１の信号端子１１３が固定されるケース１０６を備えない。
　また、半導体システム３においては、半導体装置１１が、第１の主端子１１１を主電極１２２に電気的に接続する第１の導電体ワイヤ１１５を備えない。その代わりに、半導体装置１１は、第１の主端子１１１を主電極１２２に接合し第１の主端子１１１を主電極１２２に電気的に接続するはんだ１０８を備える。
　また、半導体システム３においては、半導体装置１１が、第２の信号端子１１４及び第４の導電体ワイヤ１１８を備えない。その代わりに、半導体装置１１は、リード１０９を備える。リード１０９の一端は、第２の導電体層１３３に接続される。リード１０９の他端は、モニター回路１２に接続される。これにより、モニター回路１２は、第２の導電体層１３３に電気的に接続される。
　また、半導体システム３においては、第１の導電体層１３１が金属板であり、はんだ１０３が第２の主電極１２３を第１の導電体層１３１に接合し第２の主電極１２３を第１の導電体層１３１に電気的に接続する。
　また、半導体システム３においては、第１の絶縁体層１３２及び第２の導電体層１３３が、第１の一体部品１６１を構成する。また、第２の絶縁体層１３４及び第３の導電体層１３５が、第２の一体部品１６２を構成する。
　また、半導体システム３においては、半導体素子１０２、第１の導電体層１３１及び第１の一体部品１６１が、第２の一体部品１６２の第１の主面１６２ａ上に配置される。また、モールド樹脂１０７が、第２の一体部品１６２の第１の主面１６２ａの側から第１の主端子１１１の一部、第２の主端子１１２の一部、第１の信号端子１１３の一部、半導体素子１０２、第１の導電体層１３１、第１の一体部品１６１及び第２の一体部品１６２を覆う。ただし、モールド樹脂１０７は、第２の一体部品１６２の第２の主面１６２ｂを覆わない。第２の一体部品１６２の第１の主面１６２ａは、第２の絶縁体層１３４が配置される側にある。第２の一体部品１６２の第２の主面１６２ｂは、第３の導電体層１３５が配置される側にある。これにより、モールド樹脂１０７をトランスファーモールド法により形成することができる。これにより、半導体装置１１を容易に製造することができる。
　３．２　半導体装置の製造方法
　図８は、実施の形態３の半導体システムに備えられる半導体装置の製造方法を説明する断面図である。
　半導体装置１１が製造される際には、図８（ａ）に図示されるように、半導体素子１０２が第１の導電体層１３１上に実装される。その際には、半導体素子１０２がはんだ１０３により第１の導電体層１３１に接合される。
　続いて、図８（ｂ）に図示されるように、半導体素子１０２にリードフレーム１７１が接合される。その際には、第１の主電極１２２がはんだ１０８によりリードフレーム１７１に備えられる第１の主端子１１１に接合される。リードフレーム１７１は、１枚の金属板を加工することにより形成される。リードフレーム１７１は、第１の主端子１１１、第２の主端子１１２及び第１の信号端子１１３を備える。
　続いて、図８（ｃ）に図示されるように、第３の導電体ワイヤ１１７の一端が、信号電極１２４に接続され、第３の導電体ワイヤ１１７の他端が、リードフレーム１７１に備えられる第１の信号端子１１３に接続される。また、第２の導電体ワイヤ１１６の一端が、第１の導電体層１３１に接続され、第２の導電体ワイヤ１１６の他端が、リードフレーム１７１に備えられる第２の主端子１１２に接続される。
　続いて、図８（ｄ）に図示されるように、積層された第１の絶縁体層１３２及び第２の導電体層１３３を備える第１の一体部品１６１が作製される。その際には、第２の導電体層１３３上に絶縁樹脂の硬化前流動体が塗布され、塗布された硬化前流動体が半硬化させられて第１の絶縁体層１３２に変化させられる。第１の一体部品１６１は、第１の絶縁体層１３２が配置される側にある第１の主面１６１ａと、第２の導電体層１３３が配置される側にある第２の主面１６１ｂと、を有する。
　また、積層された第２の絶縁体層１３４及び第３の導電体層１３５を備える第２の一体部品１６２が作製される。その際には、第３の導電体層１３５上に絶縁樹脂の硬化前流動体が塗布され、塗布された硬化前流動体が半硬化させられて第２の絶縁体層１３４に変化させられる。第２の一体部品１６２は、第２の絶縁体層１３４が配置される側にある第１の主面１６２ａと、第３の導電体層１３５が配置される側にある第２の主面１６２ｂと、を有する。
　また、半導体素子１０２、第１の導電体層１３１及び第１の一体部品１６１が第２の一体部品１６２の第１の主面１６２ａ上に配置されるように半導体素子１０２、第１の導電体層１３１、第１の一体部品１６１及び第２の一体部品１６２が下金型１７３にセットされる。その際には、第１の一体部品１６１の第１の主面１６１ａ及び第２の一体部品１６２の第１の主面１６２ａが上に向けられる。
　続いて、図８（ｅ）に図示されるように、トランスファーモールド法により、モールド樹脂１０７が成形される。モールド樹脂１０７は、第２の一体部品１６２の第１の主面１６２ａの側からリードフレーム１７１の一部、はんだ１０８、半導体素子１０２、はんだ１０３、第１の導電体層１３１、第１の一体部品１６１及び第２の一体部品１６２を覆い、第２の一体部品１６２の第２の主面１６２ｂを覆わない。モールド樹脂１０７が成形される際には、上金型１７４により下金型１７３が閉じられる。また、下金型１７３及びそれを閉じる上金型１７４を備える金型１７５の内部にモールド樹脂１０７の硬化前流動体が注入され、注入された硬化前流動体が硬化させられてモールド樹脂１０７に変化させられる。これにより、リードフレーム１７１の一部、はんだ１０８、半導体素子１０２、はんだ１０３、第１の導電体層１３１及び第１の一体部品１６１がモールド樹脂１０７により封止される。
　モールド樹脂１０７の硬化前流動体は、熱硬化性の樹脂からなる。このため、モールド樹脂１０７の硬化前流動体は、金型１７５の内部で高温高圧下におかれることにより硬化させられる。モールド樹脂１０７の硬化前流動体が硬化させられる際には、半硬化させられていた第１の絶縁体層１３２及び第２の絶縁体層１３４も完全硬化させられ、第１の絶縁体層１３２が第１の導電体層１３１及び第２の導電体層１３３に接着され、第２の絶縁体層１３４が第２の導電体層１３３及び第３の導電体層１３５に接着される。
　なお、第２の導電体層１３３には、第２の導電体層１３３が下金型１７３にセットされる前にリード１０９の一端が接続される。第２の導電体層１３３が下金型１７３にセットされる際には、リード１０９の他端がモールド樹脂１０７に埋設されないようにリード１０９の他端が配置される。
　続いて、図８（ｆ）に図示されるように、リードフレーム１７１、はんだ１０８、半導体素子１０２、はんだ１０３、積層体１０１及びモールド樹脂１０７を備える半導体素子付き積層体１５１が金型１７５の内部から取り出される。また、取り出された半導体素子付き積層体１５１に対して加工がおこなわれる。その際には、リードフレーム１７１に備えられるタイバー、枠部分等の不要部分が、リードフレーム１７１に備えられる、第１の主端子１１１、第２の主端子１１２及び第１の信号端子１１３を残して切り離される。また、残された第１の主端子１１１、第２の主端子１１２及び第１の信号端子１１３がフォーミングされて第１の主端子１１１、第２の主端子１１２及び第１の信号端子１１３に適切な外形形状が与えられる。
　続いて、図７に図示されるように、冷却器１０４が第３の導電体層１３５に接続される。その際には、冷却器１０４が放熱グリス１０５を挟んで積層体１０１に接触させられる。
　３．３　参考例２と実施の形態３との対比
　図９は、参考例２の半導体装置の断面を模式的に図示する断面図である。
　図９に図示される参考例２の半導体装置９１においては、積層体９０１が、第１の導電体層９３１、絶縁体層９３２及び第２の導電体層９３３を備える。絶縁体層９３２は、第１の導電体層９３１を第２の導電体層９３３から電気的に絶縁する。半導体素子１０２は、第１の導電体層９３１上に実装される。冷却器１０４は、第２の導電体層９３３に接続される。
　半導体装置９１においては、積層体９０１が製造される際に絶縁体層９３２に初期欠陥が形成され、形成された初期欠陥が検出されることなくパワーモジュール９４１が装置に組み込まれた場合に、電圧、熱、湿気、振動等により初期欠陥を起点として絶縁体層９３２が破壊されたときに、ただちに半導体素子１０２が冷却器１０４と電気的に短絡して半導体素子１０２の地絡等の不具合が発生する。
　これに対して、図７に図示される半導体装置１１においては、積層体１０１が、第１の導電体層１３１、第１の絶縁体層１３２、第２の導電体層１３３、第２の絶縁体層１３４及び第３の導電体層１３５を備える。第１の絶縁体層１３２は、第１の導電体層１３１を第２の導電体層１３３から電気的に絶縁する。第２の絶縁体層１３４は、第３の導電体層１３５を第２の導電体層１３３から電気的に絶縁する。半導体素子１０２は、第１の導電体層１３１上に実装される。冷却器１０４は、第３の導電体層１３５に接続される。
　半導体装置１１においては、積層体１０１が製造される際に第１の絶縁体層１３２又は第２の絶縁体層１３４に初期欠陥が形成され、形成された初期欠陥が検出されることなくパワーモジュール１４１が装置に組み込まれた場合に、電圧、熱、湿気、振動等により初期欠陥を起点として第１の絶縁体層１３２又は第２の絶縁体層１３４が破壊されたときに、半導体素子１０２が冷却器１０４とただちには電気的に短絡せず半導体素子１０２の地絡等の不具合がただちには発生しない。
　３．４　実施の形態３の発明の効果
　実施の形態３の発明は、実施の形態１の発明の効果と同様の効果を有する。
　加えて、実施の形態３の発明によれば、モールド樹脂１０７がトランスファーモールド法により成形される。これにより、半導体装置１１を容易に製造することができる。
　４　実施の形態４
　４．１　実施の形態１と実施の形態４との主な相違
　図１０は、実施の形態４の半導体システムを模式的に図示する図である。図１０は、実施の形態４の半導体システムに備えられる半導体装置の断面を模式的に図示する断面図を含む。
　図１０に図示される実施の形態４の半導体システム４は、図７に図示される実施の形態３の半導体システム３と主に下述する点で相違する。下述する点以外の点については、半導体システム３において採用される構成と同様の構成が半導体システム４においても採用される。
　半導体システム４においては、第２の導電体層１３３が、第３の導電体層１３５の厚さより厚い厚さを有する。
　４．２　実施の形態４の発明の効果
　実施の形態４の発明は、実施の形態３の発明の効果と同様の効果を有する。
　加えて、実施の形態４の発明によれば、第１の絶縁体層１３２が破壊された際の熱、衝撃等により第２の絶縁体層１３４が破壊されることを抑制することができる。
　第１の一体部品１６１に備えられる第２の導電体層１３３は、多くの場合は、０．１ｍｍ程度の厚さを有する薄い箔である。上述した第２の絶縁体層１３４が破壊されることを抑制することができるという効果は、このように第２の導電体層１３３の厚さが薄い場合に特に顕著に現れる。
　５　実施の形態５
　図１１は、実施の形態５の移動体を模式的に図示する図である。
　図１１に図示される実施の形態５の移動体５は、電気自動車、電車、電気機関車、電動二輪車、電気推進船、電動航空機、電動アシスト自転車、電動車椅子等である。
　移動体５は、ボディ５１、電源回路１３、三相インバーター回路５２、制御回路５３、モニター回路１２、警告表示回路１４及びモーター５４を備える。電源回路１３は、バッテリー５０１を備える。三相インバーター回路５２は、６個のパワーモジュール１４１を備える。６個のパワーモジュール１４１、モニター回路１２、電源回路１３及び警告表示回路１４は、実施の形態２の半導体システム２を構成する。６個のパワーモジュール１４１、モニター回路１２及び電源回路１３が実施の形態１の半導体システム１、実施の形態３の半導体システム３又は実施の形態４の半導体システム４を構成してもよい。
　電源回路１３は、三相インバーター回路５２に直流を供給する。供給される直流は、バッテリー５０１により放電された直流である。三相インバーター回路５２は、供給された直流を三相交流に変換し、三相交流をモーター５４に供給する。三相インバーター回路５２が直流を三相交流に変換する際には、６個のパワーモジュール１４１にそれぞれ備えられる６個の半導体素子１０２が供給された直流をスイッチングする。モーター５４は、供給された三相交流にしたがって回転する。モーター５４の回転は、６個のパワーモジュール１４１が直流をスイッチングする周波数により制御される。
　第１の主端子１１１及び第２の主端子１１２の一方は、電源回路１３に電気的に接続される。第１の主端子１１１及び第２の主端子１１２の他方は、モーター５４に電気的に接続される。第１の信号端子１１３は、制御回路５３に電気的に接続される。制御回路５３は、パワーモジュール１４１に入力される信号を出力する。また、制御回路５３には、パワーモジュール１４１により出力される信号が入力される。
　モニター回路１２が、第２の導電体層１３３とボディ５１との間の電圧のモニターを行ってもよい。この場合は、モニター回路１２は、モニターの結果に基づいて第３の導電体層１３５が第２の導電体層１３３と電気的に短絡したことを検出する。
　実施の形態５の発明によれば、移動体５の運転者は、第１の導電体層１３１及び第３の導電体層１３５の少なくとも一方の導電体層が第２の導電体層１３３と電気的に短絡したことを警告により認識することができる。これにより、第１の導電体層１３１及び第２の導電体層１３３の一方が第２の導電体層１３３と電気的に短絡したが第１の導電体層１３１及び第２の導電体層１３３の他方が第２の導電体層１３３と電気的に短絡しておらず半導体素子１０２が冷却器１０４と電気的に短絡していない段階で移動体５をディーラー、修理工場等に持ち込みパワーモジュール１４１を新たなパワーモジュールに交換することができる。
　また、実施の形態５の発明によれば、パワーモジュール１４１が新たなパワーモジュール１４１に交換されるまでは主電流を流すことが停止されることなく電源回路１３の出力電圧が低くなる。これにより、第１の絶縁体層１３２及び第２の絶縁体層１３４の一方が破壊された後に第１の絶縁体層１３２及び第２の絶縁体層１３４の他方がさらに破壊されることを抑制することができる。また、第１の絶縁体層１３２及び第２の絶縁体層１３４の一方が破壊された後にパワーモジュール１４１が組み込まれた移動体５が急に停止して移動体５が急に停止することに起因する危険が発生することを抑制することができる。例えば、移動体５が電気自動車である場合に、移動体５が高速道路を走行中に移動体５が急に停止して立ち往生することを抑制することができる。
　パワーモジュール１４１が、三相インバーター回路５２以外の装置に組み込まれてよい。例えば、パワーモジュール１４１が、回生電力を直流に変換するコンバーターに組み込まれてもよい。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１，２，３，４　半導体システム、１１　半導体装置、１２　モニター回路、１３　電源回路、１４　警告表示回路、１０１　積層体、１０２　半導体素子、１０４　冷却器、１１１　第１の主端子、１１２　第２の主端子、１１３　第１の信号端子、１１４　第２の信号端子、１１５　第１の導電体ワイヤ、１１６　第２の導電体ワイヤ、１１７　第３の導電体ワイヤ、１１８　第４の導電体ワイヤ、１２２　第１の主電極、１２３　第２の主電極、１２４　信号電極、１３１　第１の導電体層、１３２　第１の絶縁体層、１３３　第２の導電体層、１３４　第２の絶縁体層、１３５　第３の導電体層、１５１　半導体素子付き積層体、１６１　第１の一体部品、１６２　第２の一体部品、１７１　リードフレーム、１７２　半導体素子付き積層体、５　移動体、５１　ボディ、５２　三相インバーター回路、５３　制御回路、５４　モーター。

Claims (16)

  1. 　積層された第１の導電体層、第１の絶縁体層、第２の導電体層、第２の絶縁体層及び第３の導電体層を備え、前記第１の絶縁体層が前記第１の導電体層と前記第２の導電体層との間に配置され前記第１の導電体層を前記第２の導電体層から電気的に絶縁し、前記第２の絶縁体層が前記第２の導電体層と前記第３の導電体層との間に配置され前記第３の導電体層を前記第２の導電体層から電気的に絶縁する積層体と、
    　前記第１の導電体層上に実装された半導体素子と、
    　前記第３の導電体層に接続された冷却器と、
    を備える半導体装置。
  2. 　前記半導体素子は、主電流が流れる導通経路を備え、
    　前記第２の導電体層は、前記導通経路から電気的に絶縁される
    請求項１の半導体装置。
  3. 　前記第２の導電体層に電気的に接続された信号端子をさらに備える
    請求項１又は２の半導体装置。
  4. 　前記第２の導電体層を前記信号端子に電気的に接続する導電体ワイヤをさらに備える
    請求項３の半導体装置。
  5. 　前記第１の絶縁体層は、前記第２の絶縁体層の平面形状より小さい平面形状を有する
    請求項１から４までのいずれかの半導体装置。
  6. 　前記第２の導電体層は、前記第３の導電体層の厚さより厚い厚さを有する
    請求項１から５までのいずれかの半導体装置。
  7. 　前記第１の絶縁体層及び前記第２の導電体層は、第１の一体部品を構成し、
    　前記第２の絶縁体層及び前記第３の導電体層は、第２の一体部品を構成し、
    　前記第２の一体部品は、前記第２の絶縁体層が配置される側にある第１の主面と、前記第３の導電体層が配置される側にある第２の主面と、を有し、
    　前記半導体素子は、主電極及び信号電極を備え、
    　前記半導体素子、前記第１の導電体層及び前記第１の一体部品は、前記第１の主面上に配置され、
    　前記主電極に電気的に接続された主端子と、前記信号端子に電気的に接続された信号端子と、前記第１の主面の側から前記主端子の一部、前記信号端子の一部、前記半導体素子、前記第１の導電体層、前記第１の一体部品及び前記第２の一体部品を覆い、前記第２の主面を覆わないモールド樹脂と、をさらに備える
    請求項１から６までのいずれかの半導体装置。
  8. 　請求項１から７までのいずれかの半導体装置と、
    　前記第２の導電体層に電気的に接続され、前記第１の導電体層及び前記第３の導電体層の少なくとも一方の導電体層が前記第２の導電体層と電気的に短絡したことを検出するモニター回路と、
    　前記半導体装置に主電流を流し、前記少なくとも一方の導電体層が前記第２の導電体層と電気的に短絡したことが検出された場合に前記主電流を流すことを制限する電源回路と、
    を備える半導体システム。
  9. 　前記主電流を流すことを制限することは、前記主電流を流すことを停止することを含む
    請求項８の半導体システム。
  10. 　前記主電流を制限することは、前記主電流を流すことを停止せずに前記電源回路の出力電圧を低くすることを含む
    請求項８又は９の半導体システム。
  11. 　前記少なくとも一方の導電体層が前記第２の導電体層と電気的に短絡したことが検出された場合に警告を行う警告器をさらに備える
    請求項８から１０までのいずれかの半導体システム。
  12. 　請求項１から７までのいずれかの半導体装置と、
    　前記第２の導電体層に電気的に接続され、前記第１の導電体層及び前記第３の導電体層の少なくとも一方の導電体層が前記第２の導電体層と電気的に短絡したことを検出するモニター回路と、
    　前記少なくとも一方の導電体層が前記第２の導電体層と電気的に短絡したことが検出された場合に警告を行う警告器と、
    を備える半導体システム。
  13. 　請求項８から１２までのいずれかの半導体システム
    を備える移動体。
  14. 　前記少なくとも一方の導電体層は、前記第３の導電体層を含み、
    　ボディをさらに備え、
    　前記モニター回路は、前記第２の導電体層と前記ボディとの間の電圧のモニターを行い、前記モニターの結果に基づいて前記第３の導電体層が前記第２の導電体層と電気的に短絡したことを検出する
    請求項１３の移動体。
  15. 　a) 積層された第１の導電体層、第１の絶縁体層、第２の導電体層、第２の絶縁体層及び第３の導電体層を備え、前記第１の絶縁体層が前記第１の導電体層と前記第２の導電体層との間に配置され前記第２の導電体層を前記第１の導電体層から電気的に絶縁し、前記第２の絶縁体層が前記第２の導電体層と前記第３の導電体層との間に配置され前記第３の導電体層を前記第２の導電体層から電気的に絶縁する積層体と、前記第１の導電体層上に実装された半導体素子と、を備える半導体素子付き積層体を作製する工程と、
    　b) 前記第３の導電体層に冷却器を接続する工程と、
    を備える半導体装置の製造方法。
  16. 　工程a)は、
    　a-1) 前記半導体素子を前記第１の導電体層上に実装する工程と、
    　a-2) 前記半導体素子にリードフレームを接合する工程と、
    　a-3) 前記第１の絶縁体層及び前記第２の導電体層を備え前記第１の絶縁体層及び前記第２の導電体層が積層されている第１の一体部品を作製し、前記第２の絶縁体層及び前記第３の導電体層を備え前記第２の絶縁体層及び前記第３の導電体層が積層されており前記第２の絶縁体層が配置される側にある第１の主面と前記第３の導電体層が配置される側にある第２の主面とを有する第２の一体部品を作製し、前記半導体素子、前記第１の導電体層及び前記第１の一体部品を前記第１の主面上に配置する工程と、
    　a-4) トランスファーモールド法により、前記第１の主面の側から前記リードフレームの一部、前記半導体素子、前記第１の導電体層、前記第１の一体部品及び前記第２の一体部品を覆い前記第２の主面を覆わないモールド樹脂を成形する工程と、
    を備える
    請求項１５の半導体装置の製造方法。
PCT/JP2019/048964 2019-12-13 2019-12-13 半導体装置、半導体システム、移動体、及び半導体装置の製造方法 WO2021117227A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2021563567A JP7199575B2 (ja) 2019-12-13 2019-12-13 半導体システム及び移動体
CN201980102826.XA CN114787994A (zh) 2019-12-13 2019-12-13 半导体装置、半导体系统、移动体及半导体装置的制造方法
PCT/JP2019/048964 WO2021117227A1 (ja) 2019-12-13 2019-12-13 半導体装置、半導体システム、移動体、及び半導体装置の製造方法
DE112019007969.7T DE112019007969T5 (de) 2019-12-13 2019-12-13 Halbleitervorrichtung, Halbleitersystem, beweglicher Körper und Verfahren zum Herstellen einer Halbleitervorrichtung
US17/753,934 US20220336302A1 (en) 2019-12-13 2019-12-13 Semiconductor device, semiconductor system, moving body, and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/048964 WO2021117227A1 (ja) 2019-12-13 2019-12-13 半導体装置、半導体システム、移動体、及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2021117227A1 true WO2021117227A1 (ja) 2021-06-17

Family

ID=76330106

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/048964 WO2021117227A1 (ja) 2019-12-13 2019-12-13 半導体装置、半導体システム、移動体、及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US20220336302A1 (ja)
JP (1) JP7199575B2 (ja)
CN (1) CN114787994A (ja)
DE (1) DE112019007969T5 (ja)
WO (1) WO2021117227A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114257A (ja) * 2008-11-06 2010-05-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO2014091608A1 (ja) * 2012-12-13 2014-06-19 株式会社 日立製作所 パワー半導体モジュール及びこれを用いた電力変換装置
JP2015225918A (ja) * 2014-05-27 2015-12-14 大学共同利用機関法人 高エネルギー加速器研究機構 半導体モジュールおよび半導体スイッチ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112012007270B4 (de) * 2012-12-28 2019-12-05 Mitsubishi Electric Corporation Halbleitervorrichtung und Kraftfahrzeug
JP6487280B2 (ja) 2015-06-11 2019-03-20 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114257A (ja) * 2008-11-06 2010-05-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO2014091608A1 (ja) * 2012-12-13 2014-06-19 株式会社 日立製作所 パワー半導体モジュール及びこれを用いた電力変換装置
JP2015225918A (ja) * 2014-05-27 2015-12-14 大学共同利用機関法人 高エネルギー加速器研究機構 半導体モジュールおよび半導体スイッチ

Also Published As

Publication number Publication date
CN114787994A (zh) 2022-07-22
JP7199575B2 (ja) 2023-01-05
US20220336302A1 (en) 2022-10-20
JPWO2021117227A1 (ja) 2021-06-17
DE112019007969T5 (de) 2022-09-22

Similar Documents

Publication Publication Date Title
US9591789B2 (en) Power semiconductor module and power module
US9439332B2 (en) Power module
JP5437943B2 (ja) パワー半導体ユニット、パワーモジュールおよびそれらの製造方法
US9780684B2 (en) Power converter
CN105471328A (zh) 旋转电机控制器
JP2011114176A (ja) パワー半導体装置
JP6407302B2 (ja) 半導体駆動装置
US20230119278A1 (en) Electric circuit body, power conversion device, and method for manufacturing electric circuit body
US12107030B2 (en) Semiconductor device, semiconductor module, vehicle, and manufacturing method of semiconductor device
CN110235529B (zh) 具有电构件和散热体的电路板装置
WO2021117227A1 (ja) 半導体装置、半導体システム、移動体、及び半導体装置の製造方法
WO2015145752A1 (ja) 半導体モジュールおよび半導体モジュールを搭載した駆動装置
JP2005175439A (ja) 半導体装置およびそれを備えた自動車
WO2020148879A1 (ja) 半導体装置、半導体装置の製造方法及び電力変換装置
JP4689530B2 (ja) 三相インバータ回路
JP7019024B2 (ja) 半導体装置及び電力変換装置
JP6447914B2 (ja) パワーモジュールの直流側配線基板及びその製造方法
US20220166337A1 (en) Semiconductor device, electric power conversion device, and manufacturing method of semiconductor device
JP2007059536A (ja) 半導体装置
WO2022049997A1 (ja) 素子パッケージおよび半導体装置
US20100071947A1 (en) Multilayer circuit board and motor driving circuit board
US20240274557A1 (en) Semiconductor device and power converting device
WO2024062845A1 (ja) 半導体装置
WO2018079409A1 (ja) 樹脂封止型半導体装置
US20230096581A1 (en) Semiconductor module

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19956162

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021563567

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 19956162

Country of ref document: EP

Kind code of ref document: A1