WO2021106427A1 - 表示装置 - Google Patents

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WO2021106427A1
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electrode
insulating layer
layer
pixel
wirings
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PCT/JP2020/039265
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青木　義典
金谷　康弘
池田　雅延
耀博 小川
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株式会社ジャパンディスプレイ
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    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Definitions

  • An embodiment of the present invention relates to a display device.
  • an LED display panel using a light emitting diode which is a self-luminous element
  • LED Light Emitting Diode
  • a display panel (hereinafter referred to as a micro LED display panel) in which a minute light emitting diode called a micro LED is mounted on an array substrate has been developed.
  • micro LED displays are formed by mounting a large number of chip-shaped micro LEDs in the display area, so it is easy to achieve both high definition and large size, and the next generation. It is attracting attention as a display panel.
  • the present embodiment provides a display device capable of increasing the brightness.
  • the present embodiment provides a display device capable of reducing power consumption.
  • the display device is A plurality of transistors, a plurality of pixel electrodes, a plurality of pixels having a contact electrode, a plurality of light emitting elements, an insulating base material, and a first organic insulating layer provided above the insulating base material and covering the transistor.
  • a second organic insulating layer provided above the first organic insulating layer, a resin layer provided on the second organic insulating layer, and a common electrode arranged on the resin layer.
  • a plurality of first wirings are provided, the plurality of pixel electrodes and the contact electrode are provided between the second organic insulating layer and the resin layer, and each of the light emitting elements is the plurality of pixel electrodes.
  • the first polar electrode located on the surface facing the corresponding one pixel electrode and electrically connected to the pixel electrode is located on the surface opposite to the surface on which the first polar electrode is located.
  • the second polar electrode of each of the light emitting elements is exposed from the resin layer, and the common electrode is attached to the second polar electrode of the plurality of light emitting elements. It is electrically connected, passes through a plurality of first contact holes formed in the resin layer, and is electrically connected to the contact electrodes of the plurality of pixels, and the plurality of first wirings are respectively the first organic. It is provided between the insulating layer and the second organic insulating layer, or between the second organic insulating layer and the resin layer, is electrically connected to the contact electrodes of the plurality of pixels, and is formed of metal. ing.
  • FIG. 1 is a perspective view showing a configuration of a display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing the display device.
  • FIG. 3 is an equivalent circuit diagram showing the sub-pixels of the first embodiment.
  • FIG. 4 is a partial cross-sectional view showing the display panel shown in FIG.
  • FIG. 5 is a partial cross-sectional view showing a part of the display panel of FIG.
  • FIG. 6 is a plan view showing the display panel, and is a diagram showing a second power supply line, a plurality of contact electrodes, and a plurality of wirings.
  • FIG. 7 is a plan view showing one pixel of the display panel, and is a diagram showing a plurality of conductive layers of the pixel.
  • FIG. 1 is a perspective view showing a configuration of a display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing the display device.
  • FIG. 3 is an equivalent circuit diagram showing the sub-pixels of the first embodiment.
  • FIG. 8 is another plan view showing one pixel of the display panel, and is a diagram showing a plurality of pixel electrodes, a plurality of connection layers, a plurality of light emitting elements, a contact electrode, a connection layer, and wiring of the pixel. ..
  • FIG. 9 is a plan view showing a display panel according to the first modification of the first embodiment, and is a diagram showing a second power supply line and a plurality of wirings.
  • FIG. 10 is another plan view showing one pixel of the display device according to the first modification, and is a plurality of pixel electrodes, a plurality of connecting layers, a plurality of light emitting elements, a contact electrode, a connecting layer, and a plurality of the pixels.
  • FIG. 11 is another plan view showing one pixel of the display device according to the second modification of the first embodiment, and is a plurality of pixel electrodes, a plurality of connection layers, a plurality of light emitting elements, and contact electrodes of the pixels. , Connection layer, and a plurality of wirings.
  • FIG. 12 is a partial cross-sectional view showing a display panel of the display device according to the second embodiment.
  • FIG. 13 is a plan view showing a display panel according to the second embodiment, and is a diagram showing a second power supply line, a plurality of conductive layers, and a plurality of wirings.
  • FIG. 11 is another plan view showing one pixel of the display device according to the second modification of the first embodiment, and is a plurality of pixel electrodes, a plurality of connection layers, a plurality of light emitting elements, and contact electrodes of the pixels. , Connection layer, and a plurality of wirings.
  • FIG. 12 is a partial cross-sectional view showing a
  • FIG. 14 is a plan view showing one pixel of the display panel according to the second embodiment, and is a diagram showing a plurality of conductive layers, a plurality of wirings, and a conductive layer of the pixels.
  • FIG. 15 is another plan view showing one pixel of the display panel according to the second embodiment, and is a plurality of pixel electrodes, a plurality of connection layers, a plurality of light emitting elements, a contact electrode, and a connection layer of the pixels. It is a figure which shows.
  • FIG. 16 is a plan view showing one pixel of the display panel according to the third embodiment, and is a diagram showing a plurality of conductive layers, a plurality of wirings, and a conductive layer of the pixels.
  • FIG. 17 is another plan view showing one pixel of the display panel according to the third embodiment, and is a plurality of pixel electrodes, a plurality of connection layers, a plurality of light emitting elements, contact electrodes, and a connection layer of the pixels. It is a figure which shows a plurality of wirings.
  • FIG. 18 is a plan view showing one pixel of the display panel according to the fourth embodiment, and is a diagram showing a plurality of conductive layers, wirings, and conductive layers of the pixels.
  • FIG. 19 is another plan view showing one pixel of the display panel according to the fourth embodiment, and is a plurality of pixel electrodes, a plurality of connection layers, a plurality of light emitting elements, contact electrodes, and a connection layer of the pixels. It is a figure which shows the wiring.
  • FIG. 1 is a perspective view showing the configuration of the display device 1 according to the present embodiment.
  • FIG. 1 shows a three-dimensional space defined by a first direction X, a second direction Y perpendicular to the first direction X, and a third direction Z perpendicular to the first direction X and the second direction Y. ..
  • the first direction X and the second direction Y are orthogonal to each other, but may intersect at an angle other than 90 °.
  • the third direction Z is defined as upper, and the direction opposite to the third direction Z is defined as lower.
  • the second member may be in contact with the first member and is located away from the first member. You may be.
  • the display device 1 is a micro LED display device using a micro light emitting diode (hereinafter referred to as a micro LED (Light Emitting Diode)) which is a self-luminous element will be mainly described.
  • a micro LED Light Emitting Diode
  • the display device 1 includes a display panel 2, a first circuit board 3, a second circuit board 4, and the like.
  • the display panel 2 has a rectangular shape in one example.
  • the short side EX of the display panel 2 is parallel to the first direction X
  • the long side EY of the display panel 2 is parallel to the second direction Y.
  • the third direction Z corresponds to the thickness direction of the display panel 2.
  • the main surface of the display panel 2 is parallel to the XY plane defined by the first direction X and the second direction Y.
  • the display panel 2 has a display area DA and a non-display area NDA other than the display area DA.
  • the non-display area NDA is an area outside the display area DA and surrounds the display area DA.
  • the non-display area NDA has a terminal area MT.
  • the display area DA is an area for displaying an image, and in the display area DA, for example, a plurality of pixel PXs are arranged in a matrix in the first direction X and the second direction Y.
  • the shape of the display area DA is a quadrangle, but the shape is not limited to this, and may be a polygon other than the quadrangle, a circle, or the like.
  • the size of the display area DA is larger than the size of the non-display area NDA, but the size of the display area DA may be smaller than the size of the non-display area NDA.
  • the terminal area MT is provided along the short side EX of the display panel 2 and includes a terminal for electrically connecting the display panel 2 to an external device or the like.
  • the first circuit board 3 is mounted on the terminal area MT and is electrically connected to the display panel 2.
  • the first circuit board 3 is, for example, a flexible printed circuit board (FPC).
  • the first circuit board 3 includes a drive IC chip (hereinafter, referred to as a panel driver) 5 for driving the display panel 2.
  • the panel driver 5 is mounted on the first circuit board 3, but may be mounted under the first circuit board 3.
  • the panel driver 5 may be mounted on a circuit board other than the first circuit board 3, for example, the display panel 2 or the second circuit board 4.
  • the second circuit board 4 is, for example, a printed circuit board (PCB: printed circuit board).
  • the second circuit board 4 is connected to the first circuit board 3 at, for example, below the first circuit board 3.
  • the panel driver 5 described above is connected to a control board (not shown) via, for example, a second circuit board 4.
  • the panel driver 5 executes control for displaying an image on the display panel 2 by driving a plurality of pixels PX based on, for example, a video signal output from the control board.
  • the display panel 2 may have a bending region BA indicated by a diagonal line.
  • the bent area BA is an area that is bent when the display device 1 is housed in the housing.
  • the bent region BA is located on the terminal region MT side of the non-display region NDA. In the state where the bent region BA is bent, the first circuit board 3 and the second circuit board 4 are arranged below the display panel 2 so as to face the display panel 2.
  • FIG. 2 is a circuit diagram showing the display device 1.
  • FIG. 3 is an equivalent circuit diagram showing the sub-pixel SP of the present embodiment. In FIG. 2, all of the various wirings are not shown.
  • the display panel 2 has a light-transmitting insulating base material (insulating substrate) 20 and a plurality of pixels arranged in a matrix on the insulating base material 20 in the display area DA. It includes a PX, various wirings, scanning line drive circuits YDR1 and YDR2, and a signal line drive circuit XDR.
  • Various wirings include a plurality of first scanning lines Sga, a plurality of second scanning lines Sgb, a plurality of third scanning lines Sgt, a plurality of fourth scanning lines Sgd, and a plurality of video signal lines. It has a VL, a plurality of first power supply lines SLa, a plurality of reset wirings Sgr, and a plurality of initialization wirings Sgi.
  • the first scanning line Sga, the third scanning line Sgc, and the fourth scanning line Sgd are connected to the scanning line driving circuit YDR1 and are provided so as to extend in the first direction X.
  • the second scanning line Sgb is connected to the scanning line driving circuit YDR2 and is provided so as to extend in the first direction X.
  • the video signal line VL is connected to the signal line drive circuit XDR and is provided so as to extend in the second direction Y.
  • the first power supply line SLa, the reset wiring Sgr, and the initialization wiring Sgi are provided so as to extend in the second direction Y.
  • first power supply lines SLa are located in the display area DA and are arranged at intervals in the first direction X.
  • the display panel 2 has not only the first power supply line SLa but also the second power supply line SLb set to a potential different from that of the first power supply line SLa.
  • the first power supply line SLa is a high potential power supply line fixed to the high potential Pvdd
  • the second power supply line SLb is a low potential power supply line fixed to the low potential Pvss.
  • the first power supply line SLa is connected to the high potential power supply
  • the second power supply line SLb is connected to the low potential power supply.
  • the scanning line drive circuit YDR1 is configured to drive the first scanning line Sga, the third scanning line Sgc, and the fourth scanning line Sgd.
  • the scanning line drive circuit YDR2 is configured to drive the second scanning line Sgb.
  • the signal line drive circuit XDR is configured to drive the video signal line VL.
  • the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR are formed on the insulating base material 20 in the non-display region NDA, and form the driving unit 7 together with the panel driver 5.
  • Each pixel PX has a plurality of sub-pixel SPs.
  • Each sub-pixel SP includes a light emitting element 10 and a pixel circuit that applies a drive current to the light emitting element 10.
  • the light emitting element 10 is, for example, a self-light emitting element, and in the present embodiment, it is a micro light emitting diode (hereinafter, referred to as a micro LED (Light Emitting Diode)).
  • the display device 1 of the present embodiment is a micro LED display device.
  • the pixel circuit of each sub-pixel SP is a voltage signal type pixel circuit that controls light emission of the light emitting element 10 according to a video signal Vsig composed of a voltage signal, and is a reset switch RST, a pixel switch SST, an initialization switch IST, and an output. It has a switch BCT, a drive transistor DRT, a holding capacity Cs, and an auxiliary capacity Cad.
  • the holding capacity Cs and the auxiliary capacity Cad are capacitors.
  • the auxiliary capacitance CAD is an element provided for adjusting the amount of light emission current, and may not be necessary in some cases.
  • the reset switch RST, pixel switch SST, initialization switch IST, output switch BCT, and drive transistor DRT are composed of TFTs (thin film transistors).
  • the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT are composed of the same conductive type, for example, N channel type TFT.
  • One or more of the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT may be composed of a P-channel type TFT. In that case, an N-channel type TFT and a P-channel type TFT may be formed at the same time.
  • the reset switch RST, the pixel switch SST, the initialization switch IST, and the output switch BCT may function as switches and may not be composed of TFTs.
  • the drive transistor DRT and the TFTs constituting each switch are all formed in the same process and in the same layer structure, and are thin film transistors having a top gate structure using polycrystalline silicon for the semiconductor layer.
  • the semiconductor layer a semiconductor other than polycrystalline silicon such as amorphous silicon and oxide semiconductor may be used.
  • the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT have a first terminal, a second terminal, and a control terminal, respectively.
  • the first terminal is a source electrode
  • the second terminal is a drain electrode
  • the control terminal is a gate electrode.
  • the drive transistor DRT and the output switch BCT are connected in series with the light emitting element 10 between the first power supply line SLa and the second power supply line SLb.
  • the first power supply line SLa (high potential Pvdd) is set to a potential of, for example, 10 V
  • the second power supply line SLb (low potential Pvss) is set to a potential of, for example, 1.5 V.
  • the drain electrode is connected to the first power supply line SLa, the source electrode is connected to the drain electrode of the drive transistor DRT, and the gate electrode is connected to the second scanning line Sgb.
  • the output switch BCT is controlled on (conducting state) and off (non-conducting state) by the control signal BG given to the second scanning line Sgb.
  • the output switch BCT controls the light emitting time of the light emitting element 10 in response to the control signal BG.
  • the drain electrode is connected to the source electrode of the output switch BCT, and the source electrode is connected to one electrode (here, the anode) of the light emitting element 10.
  • the other electrode (here, the cathode) of the light emitting element 10 is connected to the second power supply line SLb.
  • the drive transistor DRT outputs a drive current of a current amount corresponding to the video signal Vsig to the light emitting element 10.
  • the source electrode is connected to the video signal line VL
  • the drain electrode is connected to the gate electrode of the drive transistor DRT
  • the gate electrode is connected to the third scanning line Sgt that functions as a gate wiring for signal writing control.
  • the pixel switch SST is turned on and off by the control signal SG supplied from the third scanning line Sgc. Then, the pixel switch SST controls the connection / disconnection between the pixel circuit and the video signal line VL in response to the control signal SG, and takes the video signal Vsig from the video signal line VL into the pixel circuit.
  • the source electrode is connected to the initialization wiring Sgi
  • the drain electrode is connected to the gate electrode of the drive transistor DRT
  • the gate electrode is connected to the first scanning line Sga.
  • the initialization switch IST is turned on and off by the control signal IG supplied from the first scanning line Sga. Then, the initialization switch IST controls the connection / disconnection between the pixel circuit and the initialization wiring Sgi in response to the control signal IG.
  • the initialization potential (initialization voltage) Vini can be taken into the pixel circuit from the initialization wiring Sgi.
  • the reset switch RST is connected between the source electrode of the drive transistor DRT and the reset wiring Sgr.
  • the gate electrode of the reset switch RST is connected to the fourth scanning line Sgd which functions as the gate wiring for reset control.
  • the reset wiring Sgr is connected to the reset power supply and fixed to the reset potential Vrst, which is a constant potential.
  • the reset switch RST is switched to a conductive state (on) or a non-conducting state (off) according to the control signal RG given through the fourth scanning line Sgd. By switching the reset switch RST to the ON state, the potential of the source electrode of the drive transistor DRT can be reset to the reset potential Vrst.
  • the holding capacitance Cs is connected between the gate electrode and the source electrode of the drive transistor DRT.
  • the auxiliary capacitance CAD is connected between the source electrode of the drive transistor DRT and the first power supply line SLa as a constant potential wiring.
  • the panel driver 5 shown in FIG. 2 controls the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR.
  • the panel driver 5 receives a digital video signal and a synchronization signal supplied from the outside, and generates a vertical scanning control signal for controlling the vertical scanning timing and a horizontal scanning control signal for controlling the horizontal scanning timing based on the synchronization signal.
  • the panel driver 5 supplies these vertical scan control signals and horizontal scan control signals to the scan line drive circuits YDR1 and YDR2 and the signal line drive circuit XDR, respectively, and also synchronizes the horizontal and vertical scan timings with the digital video signal and the digital video signal.
  • the initialization signal is supplied to the signal line drive circuit XDR.
  • the signal line drive circuit XDR converts the video signals sequentially obtained in each horizontal scanning period into an analog format by controlling the horizontal scanning control signal, and supplies the video signal Vsig according to the gradation to the plurality of video signal lines VL.
  • the panel driver 5 fixes the first power supply line SLa to the high potential Pvdd, the reset wiring Sgr to the reset potential Vrst, and the initialization wiring Sgi to the initialization potential Vini.
  • the potential of the first power supply line SLa, the potential of the reset wiring Sgr, and the potential of the initialization wiring Sgi may be set via the signal line drive circuit XDR.
  • a start pulse signal STV, a clock signal CKV, and the like are given to the scanning line drive circuits YDR1 and YDR2 by the panel driver 5.
  • the scanning line drive circuits YDR1 and YDR2 include a shift register, an output buffer, etc. (not shown), sequentially transfer the start pulse signal STV to the shift register of the next stage, and control four types to the sub-pixel SP of each line via the output buffer.
  • a signal that is, a control signal IG, BG, SG, RG is supplied.
  • the first scanning line Sga, the second scanning line Sgb, the third scanning line Sgt, and the fourth scanning line Sgd are driven by the control signals IG, BG, SG, and RG, respectively.
  • the circuit configuration of the sub-pixel SP described in FIG. 3 is an example, and the circuit configuration of the sub-pixel SP may be another configuration as long as it includes at least the drive transistor DRT and the light emitting element 10.
  • the circuit configuration of the sub-pixel SP described with reference to FIG. 3 may be omitted, or other elements may be added.
  • FIG. 4 is a partial cross-sectional view showing the display panel 2 shown in FIG. In FIG. 4, the display panel 2 is drawn so that the display surface, that is, the light emitting surface faces upward and the back surface faces downward.
  • the display panel 2 includes an insulating base material 20, insulating layers 21, 22, 23, 24, 25, 26 provided on the insulating base material 20, and a plurality of pixels PX. I have.
  • the plurality of pixels PX are provided on the insulating base material 20, are located in the display area DA, and include sub-pixels SP of a plurality of colors.
  • the insulating base material 20 a glass substrate such as quartz or non-alkali glass or a resin substrate such as polyimide can be mainly used.
  • the material of the insulating base material 20 may be any material that can withstand the processing temperature when manufacturing the TFT.
  • the display device 1 can be configured as a sheet display.
  • the resin substrate is not limited to polyimide, and other resin materials may be used.
  • polyimide or the like is used for the insulating base material 20, it may be more appropriate to refer to the insulating base material 20 as an organic insulating layer or a resin layer.
  • the insulating layer 21 is provided on the insulating base material 20.
  • Various TFTs are formed on the insulating layer 21.
  • a drive transistor DRT or the like is formed on the insulating layer 21.
  • a TFT such as a drive transistor DRT includes a semiconductor layer SC, a gate electrode GE, a first electrode E1, and a second electrode E2.
  • the semiconductor layer SC is arranged on the insulating layer 21.
  • the insulating layer 22 is provided on the insulating layer 21 and the semiconductor layer SC.
  • the gate electrode GE is arranged on the insulating layer 22 and faces the channel region of the semiconductor layer SC.
  • the insulating layer 23 is provided on the insulating layer 22 and the gate electrode GE.
  • the first electrode E1 and the second electrode E2 are arranged on the insulating layer 23.
  • the first electrode E1 and the second electrode E2 pass through the contact holes formed in the insulating layer 22 and the insulating layer 23, respectively, and are electrically connected to the corresponding semiconductor layer SC.
  • the first power supply line SLa is further provided on the insulating layer 23.
  • the insulating layer 24 is provided on the insulating layer 23, the first electrode E1, the second electrode E2, and the first power supply line SLa.
  • the insulating layer 24 covers a plurality of TFTs such as a plurality of drive transistors DRT.
  • a plurality of contact holes h1 and h2 are formed in the insulating layer 24.
  • the contact hole h1 exposes the upper surface of the first electrode E1.
  • the contact hole h2 exposes the upper surface of the first power supply line SLa.
  • a conductive layer CL1 is provided on the insulating layer 24.
  • the conductive layer CL1 is in contact with the first power supply line SLa through the contact hole h2 and is electrically connected to the first power supply line SLa.
  • the conductive layer CL1 has an opening surrounding the contact hole h1.
  • the insulating layer 25 is provided on the insulating layer 24 and the conductive layer CL1.
  • the insulating layer 25 has a contact hole h3 surrounded by the contact hole h1, and the contact hole h3 exposes the upper surface of the first electrode E1 together with the contact hole h1.
  • the conductive layer CL2 is arranged on the insulating layer 25. The conductive layer CL2 passes through the contact hole h3 formed in the insulating layer 25, is in contact with the first electrode E1, and is electrically connected to the first electrode E1.
  • the insulating layer 26 is provided on the insulating layer 25 and the conductive layer CL2.
  • a contact hole h4 is formed in the insulating layer 26, and the contact hole h4 exposes the upper surface of the conductive layer CL2.
  • the pixel electrode PE is arranged on the insulating layer 26.
  • the pixel electrode PE passes through the contact hole h4 formed in the insulating layer 26, is in contact with the conductive layer CL2, and is electrically connected to the conductive layer CL2.
  • the pixel electrode PE is electrically connected to the first electrode E1 of the drive transistor DRT via the conductive layer CL2.
  • a signal whose current value is controlled is given to the pixel electrode PE from the drive transistor DRT.
  • the display panel 2 has a contact electrode CON, a connection layer LA1, and a connection layer LA2.
  • the contact electrode CON is provided on the insulating layer 26 and is located at an insulating distance from the pixel electrode PE.
  • the connection layer LA1 is arranged on the pixel electrode PE. In plan view, the connecting layer LA1 does not overlap the contact hole h4.
  • the connection layer LA2 is arranged on the contact electrode CON.
  • the insulating layers 21, 22, 23, 24, 25, 26 are formed of an inorganic insulating material or an organic insulating material.
  • the insulating layers 21, 22, 23, 25 are formed of, for example, silicon oxide (SiO2) or silicon nitride (SiN) as an inorganic insulating material.
  • the insulating layers 24 and 26 are formed of a resin material such as a photosensitive acrylic resin as an organic insulating material.
  • the insulating layers 24 and 26 each have a flat surface on the side facing the light emitting element 10, and function as a flattening layer.
  • the insulating layer 24 provided above the insulating base material 20 functions as a first organic insulating layer
  • the insulating layer 26 provided above the insulating layer 24 functions as a second organic insulating layer. There is.
  • the semiconductor layer SC is formed of low-temperature polysilicon as polysilicon.
  • the semiconductor layer SC may be formed of a semiconductor other than polysilicon, such as amorphous silicon and an oxide semiconductor.
  • the gate electrode GE is made of metal as a conductive material.
  • the gate electrode GE is made of MoW (molybdenum / tungsten).
  • the first electrode E1, the second electrode E2, and the first power supply line SLa are located in the same layer and are made of metal as the same conductive material.
  • the first electrode E1, the second electrode E2, and the first power supply line SLa each adopt a three-layer laminated structure (Ti system / Al system / Ti system), and Ti (titanium), an alloy containing Ti, etc.
  • a switch such as a drive transistor DRT is provided above the insulating base material 20 and is covered with an insulating layer 24.
  • the top gate type TFT is described here as an example, the TFT may be a bottom gate type TFT.
  • the conductive layer CL1 is formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the conductive layer CL2, the pixel electrode PE, and the contact electrode CON are made of metal as a conductive material.
  • the conductive layer CL2, the pixel electrode PE, and the contact electrode CON have a two-layer laminated structure, and have a lower layer made of a metal material containing Ti as a main component, such as an alloy containing Ti and Ti, and an alloy containing Al and Al. It has an upper layer made of a metal material containing Al as a main component.
  • the upper layer formed of Al or an Al alloy is the uppermost layer.
  • the uppermost layer of the contact electrode CON is located on the side facing the common electrode CE.
  • connection layer LA1 is in contact with the uppermost layer of the pixel electrode PE, and the connection layer LA2 is in contact with the uppermost layer of the contact electrode CON. It is desirable that the pixel electrode PE and the contact electrode CON are located in the same layer and are made of metal as the same conductive material.
  • the conductive layer CL2, the pixel electrode PE, and the contact electrode CON may each have a single conductive layer, a three-layer laminated structure, or a two-layer laminated structure.
  • the conductive layer CL2, the pixel electrode PE, and the contact electrode CON are not limited to Ti-based / Al-based / Ti-based, and may be Mo-based / Al-based / Mo-based.
  • the pixel electrode PE mainly contains a lower layer made of a metal material containing Mo as a main component such as Mo (molybdenum) and an alloy containing Mo, and Al such as an alloy containing Al and Al. It has an intermediate layer made of a metal material as a component and an upper layer made of a metal material containing Mo as a main component such as Mo and an alloy containing Mo.
  • the pixel electrode PE is composed of a lower layer made of a metal material containing Mo as a main component such as an alloy containing Mo and Mo, and a metal material containing Al as a main component such as an alloy containing Al and Al. It may have an upper layer.
  • the conductive layer CL2 and the pixel electrode PE may be made of a transparent conductive material.
  • the connection layers LA1 and LA2 are formed of solder.
  • the light emitting element 10 is mounted above the pixel electrode PE. Specifically, the light emitting element 10 is mounted on the connection layer LA1.
  • the light emitting element 10 has an anode AN as a first polar electrode, a cathode CA as a second polar electrode, and a light emitting layer LI that emits light.
  • the light emitting element 10 is prepared to have a first color, a second color, and a third color. In the present embodiment, the first color is red (R), the second color is green (G), and the third color is blue (B).
  • the anode AN is located on the surface of the plurality of pixel electrode PEs facing the corresponding one pixel electrode PE, and is electrically connected to the pixel electrode PE.
  • the anode AN is located on the connecting layer LA1 and is in contact with the connecting layer LA1.
  • the cathode CA is located on the surface opposite to the surface on which the anode AN is located.
  • the light emitting layer LI is located between the anode AN and the cathode CA.
  • a resin layer 31 is provided on the insulating layer 26, the pixel electrode PE, the contact electrode CON, the connecting layer LA1, the connecting layer LA2, and the light emitting element 10.
  • the resin layer 31 is filled in the gaps between the plurality of light emitting elements 10.
  • the resin layer 31 has a flat surface on the side opposite to the side facing the insulating layer 26. Therefore, the resin layer 31 is a flattening layer.
  • the resin layer 31 exposes the surface of the cathode CA in the light emitting element 10. From the above, the plurality of pixel electrode PEs and the plurality of contact electrode CONs are provided between the insulating layer 26 and the resin layer 31.
  • the resin layer 31 may have a thickness that does not reach the cathode CA of the light emitting element 10. Although a part of the unevenness due to the mounting of the light emitting element 10 remains on the surface on which the common electrode CE is formed, it is sufficient that the material forming the common electrode CE can be continuously covered without step breakage.
  • the common electrode CE is located at least in the display region DA, is arranged on the resin layer 31 and the plurality of light emitting elements 10, and covers the plurality of light emitting elements 10.
  • the common electrode CE is in contact with the plurality of cathode CAs and is electrically connected to the plurality of cathode CAs.
  • the common electrode CE is shared by a plurality of sub-pixel SPs.
  • the common electrode CE needs to be formed as a transparent electrode in order to take out the emitted light from the light emitting element 10, and is formed by using, for example, ITO as a transparent conductive material.
  • the common electrode CE is electrically connected to the contact electrode CONs of the plurality of pixels PX through the plurality of contact holes h5 formed in the resin layer 31.
  • the common electrode CE passes through the plurality of contact holes h5 and is in contact with the connection layer LA2 of the plurality of pixels PX. Since the common electrode CE is in contact with the connection layer LA2 instead of the contact electrode CON, ohmic contact can be formed between the common electrode CE and the connection layer LA2.
  • the display panel 2 has a structure from the insulating base material 20 to the common electrode CE.
  • the display device 1 using the light emitting element 10 according to the present embodiment as a display element is configured as described above, for example. If necessary, a cover member such as a cover glass, an optical layer such as a polarizing plate, a touch panel substrate, or the like may be provided on the common electrode CE.
  • FIG. 5 is a partial cross-sectional view showing a part of the display panel 2 of FIG.
  • the conductive layer CL2, the pixel electrode PE, and the contact electrode CON have a two-layer laminated structure.
  • the conductive layer CL2, the pixel electrode PE, and the contact electrode CON have a lower layer LL formed of Ti or a Ti alloy and an upper layer UL formed of an Al or Al alloy.
  • FIG. 6 is a plan view showing the display panel 2, and is a diagram showing a second power supply line SLb, a plurality of contact electrode CONs, and a plurality of wiring WLa.
  • the second power supply line SLb is located in the non-display area NDA.
  • the second power supply line SLb is formed in a ⁇ shape.
  • the second power supply line SLb is provided on the upper side, the left side, and the right side of the non-display area NDA, but is not provided on the lower side where the signal line drive circuit XDR is located.
  • the second power supply line SLb is provided between the insulating layer 23 and the insulating layer 24 (FIG. 4).
  • the second power supply line SLb is provided in the same layer as the first power supply line SLa, and is made of the same metal as the first power supply line SLa.
  • the second power supply line SLb may be made of the same metal as the gate electrode GE, the conductive layer CL2, or the contact electrode CON. Further, the above-mentioned common electrode CE may further contact the second power supply line SLb in the non-display region NDA. In that case, it is desirable that the second power supply line SLb is made of the same metal as the first power supply line SLa. As a result, the wiring resistance of the second power supply line SLb can be suppressed to a low level, and ohmic contact can be formed between the common electrode CE and the second power supply line SLb.
  • the plurality of wiring WLas are located in the display area DA and the non-display area NDA, respectively.
  • the plurality of wirings WLa are electrically connected to the second power supply line SLb in the non-display area NDA.
  • Each of the plurality of wirings WLa extends in the second direction Y, is arranged at intervals in the first direction X, and is electrically connected to the contact electrode CONs of the plurality of pixels PX arranged in the second direction Y. ing. From the above, each light emitting element 10 is electrically connected between the corresponding first power supply line SLa and the second power supply line SLb of the plurality of first power supply lines SLa.
  • the wiring WLa functions as the first wiring.
  • the plurality of wirings WLa extend in the first direction X, are arranged at intervals in the second direction Y, and are electrically connected to the contact electrode CONs of the plurality of pixels PX arranged in the first direction X. May be connected.
  • FIG. 7 is a plan view showing one pixel PX of the display panel 2, and is a diagram showing a plurality of conductive layers CL2 of the pixel PX.
  • each pixel PX has a plurality of sub-pixels SP.
  • the pixel PX has a three-color sub-pixel SP of a first-color sub-pixel SPa, a second-color sub-pixel SPb, and a third-color sub-pixel SPc.
  • the sub-pixel SPa has a conductive layer CL2a
  • the sub-pixel SPb has a conductive layer CL2b
  • the sub-pixel SPc has a conductive layer CL2c.
  • the conductive layers CL2a, CL2b, and CL2c are provided in the same layer.
  • the conductive layer CL2a and the conductive layer CL2c are adjacent to each other in the first direction X.
  • the conductive layer CL2a and the conductive layer CL2c are adjacent to the conductive layer CL2b in the second direction Y.
  • the three contact holes h3 of the pixel PX are arranged in the first direction X.
  • FIG. 8 is another plan view showing one pixel PX of the display panel 2, wherein the plurality of pixel electrodes PE, the plurality of connection layers LA1, the plurality of light emitting elements 10, the contact electrode CON, and the connection layer LA2 of the pixel PX. It is a figure which shows the wiring WLa.
  • the sub-pixel SPA has a pixel electrode PEa, a connection layer LA1a, and a light emitting element 10a.
  • the sub-pixel SPb has a pixel electrode PEb, a connection layer LA1b, and a light emitting element 10b.
  • the sub-pixel SPc has a pixel electrode PEc, a connection layer LA1c, and a light emitting element 10c.
  • the pixel PX has a plurality of pixel electrodes PEa, PEb, PEc, a plurality of connection layers LA1a, LA1b, LA1c, a contact electrode CON, and a plurality of light emitting elements 10a, 10b, 10c.
  • the plurality of pixel electrodes PEa, PEb, PEc, the contact electrode CON, and the wiring WLa are provided between the insulating layer 26 and the resin layer 31, in other words, are provided in the same layer and are formed of the same metal. ing.
  • the wiring WLa is electrically connected to a plurality of contact electrode CONs arranged in the second direction Y.
  • the wiring WLa is integrally formed with a plurality of contact electrode CONs arranged in the second direction Y.
  • the pixel electrode PEa and the pixel electrode PEc are adjacent to each other in the first direction X.
  • the pixel electrode PEb and the contact electrode CON are adjacent to each other in the first direction X.
  • the pixel electrode PEb is adjacent to the pixel electrode PEa and the pixel electrode PEc in the second direction Y.
  • the contact electrode CON is adjacent to the pixel electrode PEc in the second direction Y.
  • the light emitting element 10a is adjacent to the light emitting element 10c in the first direction X and adjacent to the light emitting element 10b in the second direction Y. In plan view, the sizes of the light emitting elements 10a, 10b, and 10c are the same.
  • the display device 1 includes a plurality of pixels PX, an insulating base material 20, an insulating layer 24, an insulating layer 26, and a resin layer. It includes 31, a common electrode CE, and a plurality of wiring WLa.
  • Each pixel PX has a plurality of pixel electrode PEs, a contact electrode CON, and a plurality of light emitting elements 10.
  • the insulating layer 24 is provided above the insulating base material 20.
  • the insulating layer 26 is provided above the insulating layer 24.
  • the resin layer 31 is provided on the insulating layer 26.
  • the common electrode CE is arranged on the resin layer 31 and is made of a transparent conductive material.
  • a plurality of pixel electrode PEs and contact electrode CONs are provided between the insulating layer 26 and the resin layer 31.
  • Each light emitting element 10 is located on the surface of the plurality of pixel electrode PEs on the side facing the corresponding one pixel electrode PE, and is electrically connected to the pixel electrode PE, and the anode AN and the surface on which the anode AN is located are located. It has a cathode CA located on the surface opposite to the anode AN and a light emitting layer LI located between the anode AN and the cathode CA.
  • the resin layer 31 is filled in the gaps between the plurality of light emitting elements 10 to expose the cathode CA of each light emitting element 10.
  • the common electrode CE is electrically connected to the cathode CAs of the plurality of light emitting elements 10, passes through the plurality of contact holes h5 formed in the resin layer 31, and is electrically connected to the contact electrode CONs of the plurality of pixels PX. ..
  • Each of the plurality of wiring WLa is provided between the insulating layer 26 and the resin layer 31, is electrically connected to the contact electrode CON of the plurality of pixels PX, and is made of metal.
  • the common electrode CE is electrically connected to the contact electrode CON for each pixel PX.
  • the contact electrode CON is electrically connected to the wiring WLa made of metal. Therefore, the wiring resistance between the light emitting element 10 and the second power supply line SLb can be reduced as compared with the case where the common electrode CE is in contact with the second power supply line SLb in the non-display region NDA. As a result, it is possible to obtain a display device 1 capable of increasing the brightness. Alternatively, it is possible to obtain a display device 1 capable of reducing power consumption. Alternatively, it is possible to obtain a display device 1 capable of increasing the brightness and reducing the power consumption.
  • FIG. 9 is a plan view showing the display panel 2 according to the first modification, and is a diagram showing the second power supply line SLb and the plurality of wirings WLa and WLb.
  • the display panel 2 further includes a plurality of wiring WLbs.
  • the wiring WLb functions as a second wiring.
  • the plurality of wiring WLbs are located in the display area DA and the non-display area NDA, respectively.
  • Each of the plurality of wiring WLbs extends in the first direction X, is arranged at intervals in the second direction Y, and intersects the plurality of wirings WLa.
  • Each of the plurality of wiring WLbs is electrically connected to the contact electrode CONs of the plurality of pixels PX arranged in the first direction X.
  • the plurality of wiring WLbs are electrically connected to the second power supply line SLb in the non-display area NDA.
  • the plurality of wiring WLbs are made of metal.
  • the plurality of wiring WLbs are provided between the insulating layer 26 and the resin layer 31, respectively.
  • the plurality of wiring WLa, the plurality of wiring WLb, and the plurality of contact electrode CONs are provided in the same layer and are integrally formed of the same metal.
  • FIG. 10 is another plan view showing one pixel PX of the display device 1 according to the present modification 1, and is a plurality of pixel electrode PEs of the pixel PX, a plurality of connection layers LA1, a plurality of light emitting elements 10, and a contact electrode CON. , The connection layer LA2, and a plurality of wirings WLa and WLb.
  • the size of the contact electrode CON and the size of the pixel electrode PE are the minimum sizes in a plan view.
  • the connection layer LA2 overlaps not only the contact electrode CON but also the wiring WLa.
  • the light emitting element 10a and the light emitting element 10c are adjacent to each other in the first direction X.
  • the light emitting element 10b is adjacent to the light emitting element 10a and the light emitting element 10c in the second direction Y.
  • the sizes of the light emitting elements 10a, 10b, and 10c are the same.
  • the common electrode CE is electrically connected to the second power supply line SLb via not only the wiring WLa but also the wiring WLb. Therefore, the wiring resistance between the light emitting element 10 and the second power supply line SLb can be further reduced.
  • FIG. 11 is another plan view showing one pixel PX of the display device 1 according to the second modification, and is a plurality of pixel electrode PEs of the pixel PX, a plurality of connection layers LA1, a plurality of light emitting elements 10, and a contact electrode CON. , The connection layer LA2, and a plurality of wirings WLa and WLb.
  • the display panel 2 further includes a plurality of wiring WLbs.
  • the size of the light emitting element 10b is smaller than the size of the light emitting element 10a and smaller than the size of the light emitting element 10c.
  • the size of the connecting layer LA1b is smaller than the size of each of the connecting layers LA1a and LA1c in a plan view.
  • the size of the pixel electrode PEb is smaller than the size of each of the pixel electrodes PEa and PEc.
  • the size of the contact electrode CON is the same as that of the first embodiment, and the connection layer LA2 overlaps only the contact electrode CON. Also in the second modification, the same effect as that of the first embodiment can be obtained.
  • FIG. 12 is a partial cross-sectional view showing the display panel 2 of the display device 1 according to the second embodiment.
  • the display panel 2 further includes a conductive layer CL3.
  • the conductive layer CL3 is located between the insulating layer 24 and the insulating layer 26.
  • the conductive layer CL3 is provided on the insulating layer 25 and is covered with the insulating layer 26.
  • the conductive layer CL3 is made of metal.
  • the conductive layer CL3 is made of the same metal as the conductive layer CL2.
  • the insulating layer 26 is formed with a contact hole h6 that exposes the conductive layer CL3.
  • the contact electrode CON passes through the contact hole h6, is in contact with the conductive layer CL3, and is electrically connected to the conductive layer CL3.
  • the wirings WLa and WLb are not located between the insulating layer 26 and the resin layer 31, unlike the first embodiment. In this embodiment, the wirings WLa and WLb are located between the insulating layer 24 and the insulating layer 26.
  • the wirings WLa and WLb are provided in the same layer as the conductive layer CL3 and are made of the same metal.
  • FIG. 13 is a plan view showing the display panel 2 according to the second embodiment, and is a diagram showing a second power supply line SLb, a plurality of conductive layers CL3, and a plurality of wirings WLa and WLb.
  • the plurality of wirings WLa and WLb are integrally formed of the same metal as the plurality of conductive layers CL3.
  • the plurality of wirings WLa and WLb are formed in a grid pattern in the display area DA, and are electrically connected to the second power supply line SLb in the non-display area NDA.
  • FIG. 14 is a plan view showing one pixel PX of the display panel 2 according to the second embodiment, and is a diagram showing a plurality of conductive layers CL2, a plurality of wirings WLa, WLb, and a conductive layer CL3 of the pixel PX. is there.
  • the conductive layers CL2a, CL2b, CL2c, the conductive layer CL3, and the wirings WLa and WLb are provided in the same layer.
  • the conductive layer CL3 is adjacent to the conductive layer CL2b in the first direction X and adjacent to the conductive layer CL2c in the second direction Y.
  • the conductive layer CL3 is integrally formed with the wirings WLa and WLb.
  • FIG. 15 is another plan view showing one pixel PX of the display panel 2 according to the second embodiment, and is a plurality of pixel electrode PEs of the pixel PX, a plurality of connection layers LA1, a plurality of light emitting elements 10, and contacts. It is a figure which shows the electrode CON and the connection layer LA2. As shown in FIG. 15, the contact electrode CON is adjacent to the pixel electrode PEb in the first direction X and adjacent to the pixel electrode PEc in the second direction Y. In a plan view, the contact hole h6 overlaps the contact electrode CON, but is located away from the connection layer LA2.
  • the wirings WLa and WLb may be provided between the insulating layer 24 and the insulating layer 26. Also in the second embodiment, the same effect as that of the first embodiment can be obtained. Therefore, it is possible to obtain a display device 1 capable of increasing the brightness. Alternatively, it is possible to obtain a display device 1 capable of reducing power consumption. Alternatively, it is possible to obtain a display device 1 capable of increasing the brightness and reducing the power consumption.
  • FIG. 16 is a plan view showing one pixel PX of the display panel 2 according to the third embodiment, and is a diagram showing a plurality of conductive layers CL2, a plurality of wirings WLa, WLb, and a conductive layer CL3 of the pixel PX. is there.
  • the group of the conductive layer CL2a and the conductive layer CL2b and the group of the conductive layer CL2c and the conductive layer CL3 may be positioned so as to sandwich the wiring WLa.
  • the conductive layer CL3 is integrally formed of the same metal as the wirings WLa and WLb.
  • FIG. 17 is another plan view showing one pixel PX of the display panel 2 according to the third embodiment, and is a plurality of pixel electrode PEs of the pixel PX, a plurality of connection layers LA1, a plurality of light emitting elements 10, and contacts. It is a figure which shows the electrode CON, the connection layer LA2, and a plurality of wirings WLc, WLd.
  • the display panel 2 includes wirings WLc and WLd in addition to wirings WLa and WLb.
  • the wirings WLc and WLd are provided on the same layer as the pixel electrode PE and the contact electrode CON, and are made of the same metal.
  • the wirings WLc and WLd are integrally formed with the contact electrode CON.
  • the wirings WLc and WLd are located in the display area DA and the non-display area NDA.
  • Each of the plurality of wiring WLc extends in the second direction Y, is arranged at intervals in the first direction X, and is electrically connected to the contact electrode CON of the plurality of pixels PX arranged in the second direction Y. ing.
  • Each of the plurality of wirings WLd extends in the first direction X, is arranged at intervals in the second direction Y, and is electrically connected to the contact electrode CONs of the plurality of pixels PX arranged in the first direction X. ing.
  • the wirings WLc and WLd are connected to the second power supply line SLb.
  • the wiring WLc functions as the third wiring
  • the wiring WLd functions as the fourth wiring.
  • the connection layer LA2 overlaps not only the contact electrode CON but also the wiring WLc.
  • the display panel 2 may further include wirings WLc and WLd. Also in the third embodiment, the same effect as that of the above-described embodiment can be obtained. Then, the wiring resistance between the light emitting element 10 and the second power supply line SLb can be further reduced by the amount of the wiring WLc and WLd added. Therefore, it is possible to obtain a display device 1 capable of increasing the brightness. Alternatively, it is possible to obtain a display device 1 capable of reducing power consumption. Alternatively, it is possible to obtain a display device 1 capable of increasing the brightness and reducing the power consumption.
  • FIG. 18 is a plan view showing one pixel PX of the display panel 2 according to the fourth embodiment, and is a diagram showing a plurality of conductive layers CL2, wiring WLb, and conductive layer CL3 of the pixel PX.
  • the wiring WLa does not have to be provided in the same layer as the plurality of conductive layers CL2, the wiring WLb, and the conductive layer CL3.
  • the wiring WLa is not integrally formed with the conductive layer CL3 and the wiring WLb.
  • the fourth embodiment is different from the second embodiment (FIG. 14) in the above-mentioned points.
  • FIG. 19 is another plan view showing one pixel PX of the display panel 2 according to the fourth embodiment, and is a plurality of pixel electrode PEs of the pixel PX, a plurality of connection layers LA1, a plurality of light emitting elements 10, and contacts. It is a figure which shows the electrode CON, the connection layer LA2, and the wiring WLa. As shown in FIG. 19, the wiring WLa is provided in the same layer as the plurality of pixel electrode PEs and contact electrode CONs. The wiring WLa is integrally formed of the same material as the contact electrode CON.
  • the fourth embodiment is different from the second embodiment (FIG. 15) in the above-mentioned points.
  • the wiring WLb is located between the insulating layer 24 and the insulating layer 26, and the wiring WLa is composed of the insulating layer 26 and the resin layer 31. It may be located in between. Also in the fourth embodiment, the same effect as that of the second embodiment can be obtained.
  • the positions of the wirings WLa and WLb may be different from those of the fourth embodiment.
  • the wiring WLa extending in the second direction Y may be located between the insulating layer 24 and the insulating layer 26 and may be integrally formed with the conductive layer CL3.
  • the wiring WLb extending in the first direction X may be located between the insulating layer 26 and the resin layer 31 and may be integrally formed with the contact electrode CON.

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Abstract

高輝度化が可能な表示装置を提供する。又は、低消費電力化が可能な表示装置を提供する。　表示装置は、複数のトランジスタと複数の画素電極とコンタクト電極と複数の発光素子とを有する複数の画素と、絶縁基材と、第１有機絶縁層と、第２有機絶縁層と、樹脂層と、共通電極と、複数の第１配線と、を備える。前記共通電極は、前記複数の発光素子の陰極に電気的に接続され、前記複数の画素のコンタクト電極に電気的に接続されている。前記複数の第１配線は、それぞれ、前記第１有機絶縁層と前記第２有機絶縁層との間、又は前記第２有機絶縁層と前記樹脂層との間に設けられ、前記複数の画素の前記コンタクト電極に電気的に接続され、金属で形成されている。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　表示パネルとして、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示パネルが知られている。近年では、より高精細な表示パネルとして、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示パネル（以下、マイクロＬＥＤ表示パネルと称する）が開発されている。
　マイクロＬＥＤディスプレイは、液晶ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示パネルとして注目されている。
米国特許出願公開第２０１９／００７５６３３号明細書
　本実施形態は、高輝度化が可能な表示装置を提供する。又は、本実施形態は、低消費電力化が可能な表示装置を提供する。
　一実施形態に係る表示装置は、
　複数のトランジスタと、複数の画素電極と、コンタクト電極と、複数の発光素子とを有する複数の画素と、絶縁基材と、前記絶縁基材の上方に設けられ前記トランジスタを覆う第１有機絶縁層と、前記第１有機絶縁層の上方に設けられた第２有機絶縁層と、前記第２有機絶縁層の上に設けられた樹脂層と、前記樹脂層の上に配置された共通電極と、複数の第１配線と、を備え、前記複数の画素電極及び前記コンタクト電極は、前記第２有機絶縁層と前記樹脂層との間に設けられ、各々の前記発光素子は、前記複数の画素電極のうち対応する一の画素電極と対向する側の面に位置し前記画素電極に電気的に接続された第１極性電極と、前記第１極性電極が位置する面とは反対側の面に位置した第２極性電極と、を有し、前記各々の発光素子の前記第２極性電極は、前記樹脂層から露出されており、前記共通電極は、前記複数の発光素子の前記第２極性電極に電気的に接続され、前記樹脂層に形成された複数の第１コンタクトホールを通り前記複数の画素の前記コンタクト電極に電気的に接続され、前記複数の第１配線は、それぞれ、前記第１有機絶縁層と前記第２有機絶縁層との間、又は前記第２有機絶縁層と前記樹脂層との間に設けられ、前記複数の画素の前記コンタクト電極に電気的に接続され、金属で形成されている。
図１は、第１の実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置を示す回路図である。 図３は、上記第１の実施形態の副画素を示す等価回路図である。 図４は、図１に示した表示パネルを示す部分断面図である。 図５は、図４の表示パネルの一部を示す部分断面図である。 図６は、上記表示パネルを示す平面図であり、第２電源線、複数のコンタクト電極、及び複数の配線を示す図である。 図７は、上記表示パネルの一画素を示す平面図であり、上記画素の複数の導電層を示す図である。 図８は、上記表示パネルの一画素を示す他の平面図であり、上記画素の複数の画素電極、複数の接続層、複数の発光素子、コンタクト電極、接続層、及び配線を示す図である。 図９は、上記第１の実施形態の変形例１に係る表示パネルを示す平面図であり、第２電源線及び複数の配線を示す図である。 図１０は、上記変形例１に係る表示装置の一画素を示す他の平面図であり、上記画素の複数の画素電極、複数の接続層、複数の発光素子、コンタクト電極、接続層、及び複数の配線を示す図である。 図１１は、上記第１の実施形態の変形例２に係る表示装置の一画素を示す他の平面図であり、上記画素の複数の画素電極、複数の接続層、複数の発光素子、コンタクト電極、接続層、及び複数の配線を示す図である。 図１２は、第２の実施形態に係る表示装置の表示パネルを示す部分断面図である。 図１３は、上記第２の実施形態に係る表示パネルを示す平面図であり、第２電源線、複数の導電層、及び複数の配線を示す図である。 図１４は、上記第２の実施形態に係る表示パネルの一画素を示す平面図であり、上記画素の複数の導電層、複数の配線、及び導電層を示す図である。 図１５は、上記第２の実施形態に係る表示パネルの一画素を示す他の平面図であり、上記画素の複数の画素電極、複数の接続層、複数の発光素子、コンタクト電極、及び接続層を示す図である。 図１６は、第３の実施形態に係る表示パネルの一画素を示す平面図であり、上記画素の複数の導電層、複数の配線、及び導電層を示す図である。 図１７は、上記第３の実施形態に係る表示パネルの一画素を示す他の平面図であり、上記画素の複数の画素電極、複数の接続層、複数の発光素子、コンタクト電極、接続層、及び複数の配線を示す図である。 図１８は、第４の実施形態に係る表示パネルの一画素を示す平面図であり、上記画素の複数の導電層、配線、及び導電層を示す図である。 図１９は、上記第４の実施形態に係る表示パネルの一画素を示す他の平面図であり、上記画素の複数の画素電極、複数の接続層、複数の発光素子、コンタクト電極、接続層、及び配線を示す図である。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状などについて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　（第１の実施形態）　
　まず、第１の実施形態に係る表示装置について説明する。図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。
　以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。
　図１に示すように、表示装置１は、表示パネル２、第１回路基板３、及び第２回路基板４などを備えている。
　表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡ以外の非表示領域ＮＤＡを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡの外側の領域であり、表示領域ＤＡを囲んでいる。非表示領域ＮＤＡは、端子領域ＭＴを有している。
　表示領域ＤＡは画像を表示する領域であり、表示領域ＤＡには例えば第１方向Ｘ及び第２方向Ｙにマトリクス状に複数の画素ＰＸが配置されている。本実施形態において、表示領域ＤＡの形状は、四角形であるが、これに限らず、四角形以外の多角形、円形などであってもよい。また、表示領域ＤＡのサイズは非表示領域ＮＤＡのサイズより大きいが、これに限らず、表示領域ＤＡのサイズは非表示領域ＮＤＡのサイズより小さくともよい。
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。
　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板（ＦＰＣ：flexible printed circuit）である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に実装されているが、第１回路基板３の下に実装されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば表示パネル２若しくは第２回路基板４に実装されていてもよい。第２回路基板４は、例えばプリント回路基板（ＰＣＢ：printed circuit board）である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。
　上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。
　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。
　図２は、表示装置１を示す回路図である。図３は、本実施形態の副画素ＳＰを示す等価回路図である。なお、図２において、各種の配線の全てについて図示していない。
　図２及び図３に示すように、表示パネル２は、光透過性を有する絶縁基材（絶縁基板）２０、表示領域ＤＡにて絶縁基材２０の上にマトリクス状に配列された複数の画素ＰＸ、及び各種配線、走査線駆動回路ＹＤＲ１、ＹＤＲ２、及び信号線駆動回路ＸＤＲを備えている。
　各種配線は、複数本の第１走査線Ｓｇａと、複数本の第２走査線Ｓｇｂと、複数本の第３走査線Ｓｇｃと、複数本の第４走査線Ｓｇｄと、複数本の映像信号線ＶＬと、複数本の第１電源線ＳＬａと、複数本のリセット配線Ｓｇｒと、複数本の初期化配線Ｓｇｉと、を有している。
　本実施形態において、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄは、走査線駆動回路ＹＤＲ１に接続され、第１方向Ｘに延出して設けられている。第２走査線Ｓｇｂは、走査線駆動回路ＹＤＲ２に接続され、第１方向Ｘに延出して設けられている。映像信号線ＶＬは、信号線駆動回路ＸＤＲに接続され、第２方向Ｙに延出して設けられている。第１電源線ＳＬａ、リセット配線Ｓｇｒ、及び初期化配線Ｓｇｉは、第２方向Ｙに延出して設けられている。
　例えば、複数の第１電源線ＳＬａは、表示領域ＤＡに位置し、第１方向Ｘに間隔を置いて並べられている。表示パネル２は、第１電源線ＳＬａだけでなく、第１電源線ＳＬａと異なる電位に設定される第２電源線ＳＬｂも有している。本実施形態において、第１電源線ＳＬａは高電位Ｐｖｄｄに固定される高電位電源線であり、第２電源線ＳＬｂは低電位Ｐｖｓｓに固定される低電位電源線である。第１電源線ＳＬａは高電位電源に接続され、第２電源線ＳＬｂは低電位電源に接続されている。
　走査線駆動回路ＹＤＲ１は、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄを駆動するように構成されている。走査線駆動回路ＹＤＲ２は、第２走査線Ｓｇｂを駆動するように構成されている。信号線駆動回路ＸＤＲは、映像信号線ＶＬを駆動するように構成されている。走査線駆動回路ＹＤＲ１，ＹＤＲ２及び信号線駆動回路ＸＤＲは、非表示領域ＮＤＡにて絶縁基材２０の上に形成され、パネルドライバ５とともに駆動部７を構成している。
　各々の画素ＰＸは、複数の副画素ＳＰを有している。各々の副画素ＳＰは、発光素子１０と、発光素子１０に駆動電流を与える画素回路と、を含んでいる。発光素子１０は、例えば自己発光素子であり、本実施形態では、マイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）である。本実施形態の表示装置１は、マイクロＬＥＤ表示装置である。
　各副画素ＳＰの画素回路は、電圧信号からなる映像信号Ｖｓｉｇに応じて発光素子１０の発光を制御する電圧信号方式の画素回路であり、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる場合もある。
　リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、ＴＦＴ（薄膜トランジスタ）により構成されている。本実施形態において、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。なお、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴの一以上は、Ｐチャネル型のＴＦＴにより構成されていてもよい。その場合、Ｎチャネル型のＴＦＴとＰチャネル型のＴＦＴを同時に形成してもよい。リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、及び出力スイッチＢＣＴは、スイッチとして機能すればよく、ＴＦＴで構成されていなくともよい。
　本実施形態に係る表示装置１において、駆動トランジスタＤＲＴ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層に多結晶シリコンを用いたトップゲート構造の薄膜トランジスタである。なお、半導体層は、非晶質シリコン、酸化物半導体など、多結晶シリコン以外の半導体を利用してもよい。
　リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、それぞれ、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
　画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、第１電源線ＳＬａと第２電源線ＳＬｂとの間で発光素子１０と直列に接続されている。第１電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、第２電源線ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。
　出力スイッチＢＣＴにおいて、ドレイン電極は第１電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第２走査線Ｓｇｂに接続されている。これにより、出力スイッチＢＣＴは、第２走査線Ｓｇｂに与えられる制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、発光素子１０の発光時間を制御する。
　駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極に接続され、ソース電極は発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、第２電源線ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子１０に出力する。
　画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。画素スイッチＳＳＴは、第３走査線Ｓｇｃから供給される制御信号ＳＧによりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧに応答して、画素回路と映像信号線ＶＬとの接続、非接続を制御し、映像信号線ＶＬから映像信号Ｖｓｉｇを画素回路に取り込む。
　初期化スイッチＩＳＴにおいて、ソース電極は初期化配線Ｓｇｉに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。初期化スイッチＩＳＴは、第１走査線Ｓｇａから供給される制御信号ＩＧによりオン、オフ制御される。そして、初期化スイッチＩＳＴは、制御信号ＩＧに応答して、画素回路と初期化配線Ｓｇｉとの接続、非接続を制御する。画素回路と初期化配線Ｓｇｉとを初期化スイッチＩＳＴにて接続することにより、初期化配線Ｓｇｉから初期化電位（初期化電圧）Ｖｉｎｉを画素回路に取り込むことができる。
　リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのソース電極とリセット配線Ｓｇｒとの間に接続されている。リセットスイッチＲＳＴのゲート電極はリセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。上記のように、リセット配線Ｓｇｒは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。リセットスイッチＲＳＴは、第４走査線Ｓｇｄを通して与えられる制御信号ＲＧに応じて、導通状態（オン）又は非導通状態（オフ）に切替えられる。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位をリセット電位Ｖｒｓｔにリセットすることができる。
　保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極との間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と定電位の配線としての第１電源線ＳＬａとの間に接続されている。
　一方、図２に示すパネルドライバ５は、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。パネルドライバ５は、外部から供給されるデジタル映像信号及び同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生させる。
　そして、パネルドライバ５は、これら垂直走査制御信号及び水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平及び垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
　信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬに供給する。パネルドライバ５は、第１電源線ＳＬａを高電位Ｐｖｄｄに固定し、リセット配線Ｓｇｒをリセット電位Ｖｒｓｔに固定し、初期化配線Ｓｇｉを初期化電位Ｖｉｎｉに固定する。なお、第１電源線ＳＬａの電位、リセット配線Ｓｇｒの電位、及び初期化配線Ｓｇｉの電位は、信号線駆動回路ＸＤＲを介して設定されてもよい。
　走査線駆動回路ＹＤＲ１、ＹＤＲ２には、パネルドライバ５よりスタートパルス信号ＳＴＶ、クロック信号ＣＫＶなどが与えられる。
　走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファなどを含み、スタートパルス信号ＳＴＶを順次次段のシフトレジスタに転送し、出力バッファを介して各行の副画素ＳＰに４種類の制御信号、すなわち、制御信号ＩＧ，ＢＧ，ＳＧ，ＲＧを供給する。これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄは、それぞれ制御信号ＩＧ，ＢＧ、ＳＧ、ＲＧにより駆動される。
　なお、図３において説明した副画素ＳＰの回路構成は一例であり、少なくとも駆動トランジスタＤＲＴ及び発光素子１０を含むものであれば、副画素ＳＰの回路構成は他の構成であっても構わない。例えば図３において説明した副画素ＳＰの回路構成のうちの一部の素子が省略されていてもよいし、他の素子が追加されてもよい。
　次に、図４を参照して、駆動トランジスタＤＲＴ、画素電極ＰＥ、発光素子１０、共通電極ＣＥなどの構造について説明する。図４は、図１に示した表示パネル２を示す部分断面図である。なお、図４では、表示パネル２を、表示面、すなわち光出射面が上方を向き、背面が下方を向くように描いている。
　図４に示すように、表示パネル２は、絶縁基材２０と、絶縁基材２０の上に設けられた絶縁層２１，２２，２３，２４，２５，２６と、複数の画素ＰＸと、を備えている。複数の画素ＰＸは、絶縁基材２０の上に設けられ、表示領域ＤＡに位置し、複数色の副画素ＳＰを含んでいる。
　絶縁基材２０としては、主に、石英、無アルカリガラスなどのガラス基板、又はポリイミドなどの樹脂基板を用いることができる。絶縁基材２０の材質は、ＴＦＴを製造する際の処理温度に耐える材質であればよい。絶縁基材２０が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基材２０にポリイミドなどを用いる場合、絶縁基材２０を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。
　絶縁層２１は、絶縁基材２０の上に設けられている。絶縁層２１の上に、各種のＴＦＴが形成されている。表示領域ＤＡにおいて、絶縁層２１の上に、駆動トランジスタＤＲＴなどが形成されている。駆動トランジスタＤＲＴなどのＴＦＴは、半導体層ＳＣと、ゲート電極ＧＥと、第１電極Ｅ１と、第２電極Ｅ２と、を備えている。
　半導体層ＳＣは、絶縁層２１の上に配置されている。絶縁層２２は、絶縁層２１及び半導体層ＳＣの上に設けられている。ゲート電極ＧＥは、絶縁層２２の上に配置され、半導体層ＳＣのチャネル領域と対向している。絶縁層２３は、絶縁層２２及びゲート電極ＧＥの上に設けられている。第１電極Ｅ１及び第２電極Ｅ２は、絶縁層２３の上に配置されている。第１電極Ｅ１及び第２電極Ｅ２は、それぞれ絶縁層２２及び絶縁層２３に形成されたコンタクトホールを通り、対応する半導体層ＳＣに電気的に接続されている。本実施形態において、絶縁層２３の上に第１電源線ＳＬａがさらに設けられている。
　絶縁層２４は、絶縁層２３、第１電極Ｅ１、第２電極Ｅ２、及び第１電源線ＳＬａの上に設けられている。絶縁層２４は、複数の駆動トランジスタＤＲＴ等の複数のＴＦＴを覆っている。絶縁層２４には複数のコンタクトホールｈ１，ｈ２が形成されている。コンタクトホールｈ１は、第１電極Ｅ１の上面を露出させている。コンタクトホールｈ２は、第１電源線ＳＬａの上面を露出させている。
　絶縁層２４の上に、導電層ＣＬ１が設けられている。導電層ＣＬ１は、コンタクトホールｈ２を通って第１電源線ＳＬａに接し、第１電源線ＳＬａに電気的に接続されている。なお、導電層ＣＬ１は、コンタクトホールｈ１を囲んだ開口を有している。
　絶縁層２５は、絶縁層２４及び導電層ＣＬ１の上に設けられている。絶縁層２５はコンタクトホールｈ１で囲まれたコンタクトホールｈ３を有し、コンタクトホールｈ３はコンタクトホールｈ１とともに第１電極Ｅ１の上面を露出させている。導電層ＣＬ２は、絶縁層２５の上に配置されている。導電層ＣＬ２は、絶縁層２５に形成されたコンタクトホールｈ３を通り第１電極Ｅ１に接し、第１電極Ｅ１に電気的に接続されている。
　絶縁層２６は、絶縁層２５及び導電層ＣＬ２の上に設けられている。絶縁層２６にはコンタクトホールｈ４が形成され、コンタクトホールｈ４は導電層ＣＬ２の上面を露出させている。
　画素電極ＰＥは、絶縁層２６の上に配置されている。画素電極ＰＥは、絶縁層２６に形成されたコンタクトホールｈ４を通り導電層ＣＬ２に接し、導電層ＣＬ２に電気的に接続されている。画素電極ＰＥは、導電層ＣＬ２を介して駆動トランジスタＤＲＴの第１電極Ｅ１に電気的に接続されている。画素電極ＰＥには、駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。
　本実施形態において、表示パネル２は、コンタクト電極ＣＯＮ、接続層ＬＡ１、及び接続層ＬＡ２を有している。コンタクト電極ＣＯＮは、絶縁層２６の上に設けられ、画素電極ＰＥに絶縁距離を置いて位置している。接続層ＬＡ１は、画素電極ＰＥの上に配置されている。平面視において、接続層ＬＡ１は、コンタクトホールｈ４に重なっていない。接続層ＬＡ２は、コンタクト電極ＣＯＮの上に配置されている。
　ここで、絶縁層２１，２２，２３，２４，２５，２６は、無機絶縁材料又は有機絶縁材料で形成されている。本実施形態において、絶縁層２１，２２，２３，２５は、無機絶縁材料として、例えばシリコン酸化物（ＳｉＯ２）、又はシリコン窒化物（ＳｉＮ）で形成されている。　
　絶縁層２４，２６は、有機絶縁材料として、感光性アクリル樹脂などの樹脂材料で形成されている。絶縁層２４，２６は、それぞれ発光素子１０と対向する側に平坦面を有し、平坦化層として機能している。本実施形態において、絶縁基材２０の上方に設けられた絶縁層２４は第１有機絶縁層として機能し、絶縁層２４の上方に設けられた絶縁層２６は第２有機絶縁層として機能している。
　半導体層ＳＣは、ポリシリコンとして低温ポリシリコンで形成されている。但し、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体で形成されていてもよい。ゲート電極ＧＥは、導電材料として金属で形成されている。例えば、ゲート電極ＧＥは、ＭｏＷ（モリブデン・タングステン）で形成されている。
　第１電極Ｅ１、第２電極Ｅ２、及び第１電源線ＳＬａは、同層に位置し、同一の導電材料として金属で形成さている。例えば、第１電極Ｅ１、第２電極Ｅ２、及び第１電源線ＳＬａは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。
　駆動トランジスタＤＲＴなどのスイッチは、絶縁基材２０の上方に設けられ、絶縁層２４で覆われている。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。
　導電層ＣＬ１は、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。
　導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮは、導電材料として金属で形成されている。例えば、導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮは、二層積層構造を有し、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮにおいて、Ａｌ又はＡｌ合金で形成された上層は最上層である。例えば、コンタクト電極ＣＯＮの最上層は、共通電極ＣＥと対向する側に位置している。接続層ＬＡ１は画素電極ＰＥの最上層に接し、接続層ＬＡ２はコンタクト電極ＣＯＮの最上層に接している。画素電極ＰＥ及びコンタクト電極ＣＯＮは、同層に位置し、同一の導電材料として金属で形成さている方が望ましい。
　なお、導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮは、それぞれ、単一の導電層、三層積層構造、又は二層積層構造を有していればよい。　
　三層積層構造において、導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮは、Ｔｉ系／Ａｌ系／Ｔｉ系に限らず、Ｍｏ系／Ａｌ系／Ｍｏ系であってもよい。Ｍｏ系／Ａｌ系／Ｍｏ系において、例えば、画素電極ＰＥは、Ｍｏ（モリブデン）、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる上層と、を有している。
　二層積層構造において、例えば、画素電極ＰＥは、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有してもよい。なお、導電層ＣＬ２及び画素電極ＰＥは、透明導電材料で形成されてもよい。
　接続層ＬＡ１，ＬＡ２は、半田で形成されている。
　表示領域ＤＡにおいて、画素電極ＰＥの上方に発光素子１０が実装されている。詳しくは、発光素子１０は、接続層ＬＡ１の上に実装されている。発光素子１０は、第１極性電極としての陽極ＡＮと、第２極性電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子１０は、第１色、第２色、及び第３色の発光色を有するものがそれぞれ用意されている。本実施形態において、第１色は赤色（Ｒ）であり、第２色は緑色（Ｇ）であり、第３色は青色（Ｂ）である。
　各々の発光素子１０において、陽極ＡＮは、複数の画素電極ＰＥのうち対応する一の画素電極ＰＥと対向する側の面に位置し、画素電極ＰＥに電気的に接続されている。本実施形態において、陽極ＡＮは、接続層ＬＡ１の上に位置し、接続層ＬＡ１に接している。各々の発光素子１０において、陰極ＣＡは、陽極ＡＮが位置する面とは反対側の面に位置している。各々の発光素子１０において、発光層ＬＩは、陽極ＡＮと陰極ＣＡとの間に位置している。
　絶縁層２６、画素電極ＰＥ、コンタクト電極ＣＯＮ、接続層ＬＡ１、接続層ＬＡ２、及び発光素子１０の上に、樹脂層３１が設けられている。樹脂層３１は、複数の発光素子１０の間の空隙部に充填されている。樹脂層３１は、絶縁層２６と対向する側とは反対側に平坦面を有している。そのため、樹脂層３１は、平坦化層である。樹脂層３１は、発光素子１０のうち陰極ＣＡの表面を露出させている。
　上記のことから、複数の画素電極ＰＥ及び複数のコンタクト電極ＣＯＮは、絶縁層２６と樹脂層３１との間に設けられている。
　なお、樹脂層３１は、発光素子１０の陰極ＣＡまで達しないような厚みを有してもよい。共通電極ＣＥが形成される表面には発光素子１０の実装に伴う凹凸の一部が残存しているが、共通電極ＣＥを形成する材料が段切れすることなく連続的に覆うことができればよい。
　共通電極ＣＥは、少なくとも表示領域ＤＡに位置し、樹脂層３１及び複数の発光素子１０の上に配置され、複数の発光素子１０を覆っている。共通電極ＣＥは、複数の陰極ＣＡに接触し、複数の陰極ＣＡと電気的に接続されている。共通電極ＣＥは、複数の副画素ＳＰで共用されている。
　共通電極ＣＥは、発光素子１０からの出射光を取り出すために、透明電極として形成する必要があり、透明な導電材料として例えばＩＴＯを用いて形成されている。
　共通電極ＣＥは、樹脂層３１に形成された複数のコンタクトホールｈ５を通り複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されている。本実施形態において、共通電極ＣＥは、複数のコンタクトホールｈ５を通り、複数の画素ＰＸの接続層ＬＡ２に接している。共通電極ＣＥはコンタクト電極ＣＯＮではなく接続層ＬＡ２に接しているため、共通電極ＣＥと接続層ＬＡ２との間にオーミック接触を作ることができる。
　上記のように、表示パネル２は、絶縁基材２０から共通電極ＣＥまでの構造を有している。本実施形態に係る発光素子１０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、必要に応じて、共通電極ＣＥの上にカバーガラスなどのカバー部材、偏光板などの光学層、タッチパネル基板などが設けられてもよい。
　図５は、図４の表示パネル２の一部を示す部分断面図である。　
　図５に示すように、導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮは、二層積層構造を有している。導電層ＣＬ２、画素電極ＰＥ、及びコンタクト電極ＣＯＮは、Ｔｉ又はＴｉ合金で形成された下層ＬＬと、Ａｌ又はＡｌ合金で形成された上層ＵＬと、を有している。
　図６は、表示パネル２を示す平面図であり、第２電源線ＳＬｂ、複数のコンタクト電極ＣＯＮ、及び複数の配線ＷＬａを示す図である。
　図６に示すように、第２電源線ＳＬｂは非表示領域ＮＤＡに位置している。第２電源線ＳＬｂは、Π字状に形成されている。第２電源線ＳＬｂは、非表示領域ＮＤＡのうち、上辺、左辺、及ぶ右辺に設けられているが信号線駆動回路ＸＤＲが位置する下辺には設けられていない。なお、第２電源線ＳＬｂは、絶縁層２３と絶縁層２４との間に設けられている（図４）。第２電源線ＳＬｂは、第１電源線ＳＬａと同一の層に設けられ、第１電源線ＳＬａと同一の金属で形成されている。
　なお、第２電源線ＳＬｂは、ゲート電極ＧＥ、導電層ＣＬ２、又はコンタクト電極ＣＯＮと同一の金属で形成されてもよい。
　また、上述した共通電極ＣＥは、非表示領域ＮＤＡにて第２電源線ＳＬｂにさらにコンタクトしてもよい。その場合、第２電源線ＳＬｂは、第１電源線ＳＬａと同一の金属で形成されている方が望ましい。これにより、第２電源線ＳＬｂの配線抵抗を低く抑えることができ、共通電極ＣＥと第２電源線ＳＬｂとの間にオーミック接触を作ることができる。
　複数の配線ＷＬａは、それぞれ、表示領域ＤＡ及び非表示領域ＮＤＡに位置している。複数の配線ＷＬａは、非表示領域ＮＤＡにて第２電源線ＳＬｂに電気的に接続されている。複数の配線ＷＬａは、それぞれ、第２方向Ｙに延在し、第１方向Ｘに間隔を置いて並べられ、第２方向Ｙに並んだ複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されている。上記のことから、各々の発光素子１０は、複数の第１電源線ＳＬａのうち対応する一の第１電源線ＳＬａと第２電源線ＳＬｂとの間に電気的に接続されている。本実施形態において、配線ＷＬａは第１配線として機能している。
　なお、複数の配線ＷＬａは、それぞれ、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並べられ、第１方向Ｘに並んだ複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されてもよい。
　図７は、表示パネル２の一画素ＰＸを示す平面図であり、上記画素ＰＸの複数の導電層ＣＬ２を示す図である。
　図７に示すように、各々の画素ＰＸは、複数の副画素ＳＰを有している。本実施形態において、画素ＰＸは、第１色の副画素ＳＰａ、第２色の副画素ＳＰｂ、及び第３色の副画素ＳＰｃの３色の副画素ＳＰを有している。副画素ＳＰａは導電層ＣＬ２ａを有し、副画素ＳＰｂは導電層ＣＬ２ｂを有し、副画素ＳＰｃは導電層ＣＬ２ｃを有している。
　導電層ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃは、同一の層に設けられている。導電層ＣＬ２ａ及び導電層ＣＬ２ｃは、第１方向Ｘにて、互いに隣り合っている。導電層ＣＬ２ａ及び導電層ＣＬ２ｃは、第２方向Ｙにて、導電層ＣＬ２ｂと隣り合っている。画素ＰＸの３つのコンタクトホールｈ３は、第１方向Ｘに並んでいる。
　図８は、表示パネル２の一画素ＰＸを示す他の平面図であり、上記画素ＰＸの複数の画素電極ＰＥ、複数の接続層ＬＡ１、複数の発光素子１０、コンタクト電極ＣＯＮ、接続層ＬＡ２、及び配線ＷＬａを示す図である。
　図８に示すように、副画素ＳＰａは、画素電極ＰＥａ、接続層ＬＡ１ａ、及び発光素子１０ａを有している。副画素ＳＰｂは、画素電極ＰＥｂ、接続層ＬＡ１ｂ、及び発光素子１０ｂを有している。副画素ＳＰｃは、画素電極ＰＥｃ、接続層ＬＡ１ｃ、及び発光素子１０ｃを有している。
　画素ＰＸは、複数の画素電極ＰＥａ，ＰＥｂ，ＰＥｃと、複数の接続層ＬＡ１ａ，ＬＡ１ｂ，ＬＡ１ｃと、コンタクト電極ＣＯＮと、複数の発光素子１０ａ，１０ｂ，１０ｃとを有している。
　複数の画素電極ＰＥａ，ＰＥｂ，ＰＥｃと、コンタクト電極ＣＯＮと、配線ＷＬａとは、絶縁層２６と樹脂層３１との間に設けられ、言い換えると同一の層に設けられ、同一の金属で形成されている。配線ＷＬａは、第２方向Ｙに並んだ複数のコンタクト電極ＣＯＮに電気的に接続されている。本実施形態において、配線ＷＬａは、第２方向Ｙに並んだ複数のコンタクト電極ＣＯＮと一体に形成されている。
　画素電極ＰＥａ及び画素電極ＰＥｃは、第１方向Ｘにて、互いに隣り合っている。画素電極ＰＥｂ及びコンタクト電極ＣＯＮは、第１方向Ｘにて、互いに隣り合っている。画素電極ＰＥｂは、第２方向Ｙにて、画素電極ＰＥａ及び画素電極ＰＥｃと隣り合っている。コンタクト電極ＣＯＮは、第２方向Ｙにて、画素電極ＰＥｃと隣り合っている。
　発光素子１０ａは、第１方向Ｘにて発光素子１０ｃと隣り合い、第２方向Ｙにて発光素子１０ｂと隣り合っている。平面視において、発光素子１０ａ，１０ｂ，１０ｃのサイズは同一である。
　上記のように構成された第１の実施形態に係る表示装置１によれば、表示装置１は、複数の画素ＰＸと、絶縁基材２０と、絶縁層２４と、絶縁層２６と、樹脂層３１と、共通電極ＣＥと、複数の配線ＷＬａと、を備えている。各々の画素ＰＸは、複数の画素電極ＰＥと、コンタクト電極ＣＯＮと、複数の発光素子１０と、を有している。絶縁層２４は、絶縁基材２０の上方に設けられている。絶縁層２６は、絶縁層２４の上方に設けられている。樹脂層３１は、絶縁層２６の上に設けられている。共通電極ＣＥは、樹脂層３１の上に配置され、透明な導電材料で形成されている。
　表示画像の高輝度化を図るため、陽極ＡＮと陰極ＣＡとの間に流れる電流を増大させる必要がある。そのため、発光素子１０と第２電源線ＳＬｂとの間の配線抵抗を低減することが望ましい。
　そこで、複数の画素電極ＰＥ及びコンタクト電極ＣＯＮは、絶縁層２６と樹脂層３１との間に設けられている。各々の発光素子１０は、複数の画素電極ＰＥのうち対応する一の画素電極ＰＥと対向する側の面に位置し画素電極ＰＥに電気的に接続された陽極ＡＮと、陽極ＡＮが位置する面とは反対側の面に位置した陰極ＣＡと、陽極ＡＮと陰極ＣＡとの間に位置した発光層ＬＩと、を有している。樹脂層３１は、複数の発光素子１０の間の空隙部に充填され、各々の発光素子１０の陰極ＣＡを露出させている。
　共通電極ＣＥは、複数の発光素子１０の陰極ＣＡに電気的に接続され、樹脂層３１に形成された複数のコンタクトホールｈ５を通り複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されている。複数の配線ＷＬａは、それぞれ、絶縁層２６と樹脂層３１との間に設けられ、複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続され、金属で形成されている。
　共通電極ＣＥは、一画素ＰＸ毎に、コンタクト電極ＣＯＮに電気的に接続されている。コンタクト電極ＣＯＮは、金属で形成された配線ＷＬａに電気的に接続されている。そのため、共通電極ＣＥが非表示領域ＮＤＡにて第２電源線ＳＬｂにコンタクトしている場合と比較して、発光素子１０と第２電源線ＳＬｂとの間の配線抵抗を低減することができる。これにより、高輝度化が可能な表示装置１を得ることができる。又は、低消費電力化が可能な表示装置１を得ることができる。又は、高輝度化及び低消費電力化が可能な表示装置１を得ることができる。
　（第１の実施形態の変形例１）　
　次に、上記第１の実施形態の変形例１に係る表示装置１について説明する。ここでは、表示装置１の構成のうち、上記第１の実施形態の表示装置１の構成と異なる点について説明する。図９は、本変形例１に係る表示パネル２を示す平面図であり、第２電源線ＳＬｂ及び複数の配線ＷＬａ，ＷＬｂを示す図である。
　図９に示すように、表示パネル２は、複数の配線ＷＬｂをさらに備えている。本変形例１において、配線ＷＬｂは第２配線として機能している。複数の配線ＷＬｂは、それぞれ、表示領域ＤＡ及び非表示領域ＮＤＡに位置している。複数の配線ＷＬｂは、それぞれ、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並べられ、複数の配線ＷＬａと交差している。複数の配線ＷＬｂは、それぞれ、第１方向Ｘに並んだ複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されている。複数の配線ＷＬｂは、非表示領域ＮＤＡにて第２電源線ＳＬｂに電気的に接続されている。
　複数の配線ＷＬｂは、金属で形成されている。本変形例１において、複数の配線ＷＬｂは、それぞれ、絶縁層２６と樹脂層３１との間に設けられている。複数の配線ＷＬａ、複数の配線ＷＬｂ、及び複数のコンタクト電極ＣＯＮは、同一の層に設けられ、同一の金属で一体に形成されている。
　図１０は、本変形例１に係る表示装置１の一画素ＰＸを示す他の平面図であり、画素ＰＸの複数の画素電極ＰＥ、複数の接続層ＬＡ１、複数の発光素子１０、コンタクト電極ＣＯＮ、接続層ＬＡ２、及び複数の配線ＷＬａ，ＷＬｂを示す図である。
　図１０に示すように、平面視にて、コンタクト電極ＣＯＮのサイズ、及び画素電極ＰＥのサイズは、最低限のサイズである。接続層ＬＡ２は、コンタクト電極ＣＯＮだけではなく配線ＷＬａにも重なっている。発光素子１０ａ及び発光素子１０ｃは、第１方向Ｘにて、互いに隣り合っている。発光素子１０ｂは、第２方向Ｙにて、発光素子１０ａ及び発光素子１０ｃに隣り合っている。平面視において、発光素子１０ａ，１０ｂ，１０ｃのサイズは同一である。
　本変形例１においても、上記第１の実施形態と同様の効果を得ることができる。共通電極ＣＥは、配線ＷＬａだけではなく配線ＷＬｂも介して第２電源線ＳＬｂに電気的に接続されている。そのため、発光素子１０と第２電源線ＳＬｂとの間の配線抵抗を、一層、低減することができる。
　（第１の実施形態の変形例２）　
　次に、上記第１の実施形態の変形例２に係る表示装置１について説明する。ここでは、表示装置１の構成のうち、上記第１の実施形態の表示装置１の構成と異なる点について説明する。図１１は、本変形例２に係る表示装置１の一画素ＰＸを示す他の平面図であり、画素ＰＸの複数の画素電極ＰＥ、複数の接続層ＬＡ１、複数の発光素子１０、コンタクト電極ＣＯＮ、接続層ＬＡ２、及び複数の配線ＷＬａ，ＷＬｂを示す図である。
　図１１に示すように、表示パネル２は、複数の配線ＷＬｂをさらに備えている。平面視において、発光素子１０ｂのサイズは、発光素子１０ａのサイズより小さく、発光素子１０ｃのサイズより小さい。発光素子１０ｂのサイズに伴い、平面視において、接続層ＬＡ１ｂのサイズは、接続層ＬＡ１ａ，ＬＡ１ｃのそれぞれのサイズより小さい。また、平面視において、画素電極ＰＥｂのサイズは、画素電極ＰＥａ，ＰＥｃのそれぞれのサイズより小さい。
　コンタクト電極ＣＯＮのサイズは上記第１の実施形態と同一であり、接続層ＬＡ２はコンタクト電極ＣＯＮのみに重なっている。
　本変形例２においても、上記第１の実施形態と同様の効果を得ることができる。
　（第２の実施形態）　
　次に、第２の実施形態に係る表示装置１について説明する。ここでは、表示装置１の構成のうち、上記第１の実施形態の表示装置１の構成と異なる点について説明する。図１２は、本第２の実施形態に係る表示装置１の表示パネル２を示す部分断面図である。
　図１２に示すように、表示パネル２は、導電層ＣＬ３をさらに備えている。導電層ＣＬ３は、絶縁層２４と絶縁層２６との間に位置している。本実施形態において、導電層ＣＬ３は、絶縁層２５の上に設けられ、絶縁層２６で覆われている。導電層ＣＬ３は、金属で形成されている。本実施形態において、導電層ＣＬ３は、導電層ＣＬ２と同一の金属で形成されている。
　絶縁層２６には、導電層ＣＬ３を露出させるコンタクトホールｈ６が形成されている。コンタクト電極ＣＯＮは、コンタクトホールｈ６を通り導電層ＣＬ３に接し、導電層ＣＬ３に電気的に接続されている。　
　配線ＷＬａ，ＷＬｂは、上記第１の実施形態と異なり、絶縁層２６と樹脂層３１との間に位置していない。本実施形態において、配線ＷＬａ，ＷＬｂは、絶縁層２４と絶縁層２６との間に位置している。配線ＷＬａ，ＷＬｂは、導電層ＣＬ３と同一の層に設けられ、同一の金属で形成されている。
　図１３は、本第２の実施形態に係る表示パネル２を示す平面図であり、第２電源線ＳＬｂ、複数の導電層ＣＬ３、及び複数の配線ＷＬａ，ＷＬｂを示す図である。
　図１３に示すように、複数の配線ＷＬａ，ＷＬｂは、複数の導電層ＣＬ３と同一の金属で一体に形成されている。複数の配線ＷＬａ，ＷＬｂは、表示領域ＤＡにて格子状に形成され、非表示領域ＮＤＡにて第２電源線ＳＬｂに電気的に接続されている。
　図１４は、本第２の実施形態に係る表示パネル２の一画素ＰＸを示す平面図であり、画素ＰＸの複数の導電層ＣＬ２、複数の配線ＷＬａ，ＷＬｂ、及び導電層ＣＬ３を示す図である。
　図１４に示すように、導電層ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃ、導電層ＣＬ３、及び配線ＷＬａ，ＷＬｂは、同一の層に設けられている。導電層ＣＬ３は、第１方向Ｘにて導電層ＣＬ２ｂに隣り合い、第２方向Ｙにて導電層ＣＬ２ｃに隣り合っている。導電層ＣＬ３は、配線ＷＬａ，ＷＬｂと一体に形成されている。
　図１５は、本第２の実施形態に係る表示パネル２の一画素ＰＸを示す他の平面図であり、画素ＰＸの複数の画素電極ＰＥ、複数の接続層ＬＡ１、複数の発光素子１０、コンタクト電極ＣＯＮ、及び接続層ＬＡ２を示す図である。
　図１５に示すように、コンタクト電極ＣＯＮは、第１方向Ｘにて画素電極ＰＥｂと隣り合い、第２方向Ｙにて画素電極ＰＥｃと隣り合っている。平面視において、コンタクトホールｈ６は、コンタクト電極ＣＯＮに重なっているが、接続層ＬＡ２から外れて位置している。
　上記のように構成された第２の実施形態に係る表示装置１によれば、配線ＷＬａ，ＷＬｂは、絶縁層２４と絶縁層２６との間に設けられてもよい。本第２の実施形態においても、上記第１の実施形態と同様の効果を得ることができる。そのため、高輝度化が可能な表示装置１を得ることができる。又は、低消費電力化が可能な表示装置１を得ることができる。又は、高輝度化及び低消費電力化が可能な表示装置１を得ることができる。
　（第３の実施形態）　
　次に、第３の実施形態に係る表示装置１について説明する。ここでは、表示装置１の構成のうち、上記第２の実施形態の表示装置１の構成と異なる点について説明する。図１６は、本第３の実施形態に係る表示パネル２の一画素ＰＸを示す平面図であり、画素ＰＸの複数の導電層ＣＬ２、複数の配線ＷＬａ，ＷＬｂ、及び導電層ＣＬ３を示す図である。
　図１６に示すように、同一の画素ＰＸにおいて、導電層ＣＬ２ａ及び導電層ＣＬ２ｂのグループと、導電層ＣＬ２ｃ及び導電層ＣＬ３のグループとは、配線ＷＬａを挟んで位置してもよい。導電層ＣＬ３は、配線ＷＬａ，ＷＬｂと同一の金属で一体に形成されている。
　図１７は、本第３の実施形態に係る表示パネル２の一画素ＰＸを示す他の平面図であり、画素ＰＸの複数の画素電極ＰＥ、複数の接続層ＬＡ１、複数の発光素子１０、コンタクト電極ＣＯＮ、接続層ＬＡ２、及び複数の配線ＷＬｃ，ＷＬｄを示す図である。　
　図１７に示すように、表示パネル２は、配線ＷＬａ，ＷＬｂの他に、配線ＷＬｃ，ＷＬｄを備えている。配線ＷＬｃ，ＷＬｄは、画素電極ＰＥ及びコンタクト電極ＣＯＮと同一の層に設けられ、同一の金属で形成されている。配線ＷＬｃ，ＷＬｄは、コンタクト電極ＣＯＮと一体に形成されている。配線ＷＬｃ，ＷＬｄは、表示領域ＤＡ及び非表示領域ＮＤＡに位置している。
　複数の配線ＷＬｃは、それぞれ、第２方向Ｙに延在し、第１方向Ｘに間隔を置いて並べられ、第２方向Ｙに並んだ複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されている。複数の配線ＷＬｄは、それぞれ、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並べられ、第１方向Ｘに並んだ複数の画素ＰＸのコンタクト電極ＣＯＮに電気的に接続されている。
　非表示領域ＮＤＡにおいて、配線ＷＬｃ，ＷＬｄは、第２電源線ＳＬｂに接続されている。本実施形態において、配線ＷＬｃは第３配線として機能し、配線ＷＬｄは第４配線として機能している。接続層ＬＡ２は、コンタクト電極ＣＯＮだけではなく配線ＷＬｃにも重なっている。
　上記のように構成された第３の実施形態に係る表示装置１によれば、表示パネル２は、配線ＷＬｃ，ＷＬｄをさらに備えてもよい。本第３の実施形態においても、上述した実施形態と同様の効果を得ることができる。そして、配線ＷＬｃ，ＷＬｄが付加された分、発光素子１０と第２電源線ＳＬｂとの間の配線抵抗を、一層、低減することができる。そのため、高輝度化が可能な表示装置１を得ることができる。又は、低消費電力化が可能な表示装置１を得ることができる。又は、高輝度化及び低消費電力化が可能な表示装置１を得ることができる。
　（第４の実施形態）
　次に、第４の実施形態に係る表示装置１について説明する。ここでは、表示装置１の構成のうち、上記第２の実施形態の表示装置１の構成と異なる点について説明する。
　図１８は、本第４の実施形態に係る表示パネル２の一画素ＰＸを示す平面図であり、画素ＰＸの複数の導電層ＣＬ２、配線ＷＬｂ、及び導電層ＣＬ３を示す図である。図１８に示すように、上記配線ＷＬａは、複数の導電層ＣＬ２、配線ＷＬｂ、及び導電層ＣＬ３と同一層に設けられていなくともよい。配線ＷＬａは、導電層ＣＬ３及び配線ＷＬｂと一体に形成されていない。本第４の実施形態は、上述した点で上記第２の実施形態（図１４）と相違している。
　図１９は、本第４の実施形態に係る表示パネル２の一画素ＰＸを示す他の平面図であり、画素ＰＸの複数の画素電極ＰＥ、複数の接続層ＬＡ１、複数の発光素子１０、コンタクト電極ＣＯＮ、接続層ＬＡ２、及び配線ＷＬａを示す図である。図１９に示すように、配線ＷＬａは、複数の画素電極ＰＥ及びコンタクト電極ＣＯＮと同一層に設けられている。配線ＷＬａは、コンタクト電極ＣＯＮと同一材料で一体に形成されている。本第４の実施形態は、上述した点で上記第２の実施形態（図１５）と相違している。
　上記のように構成された第４の実施形態に係る表示装置１によれば、配線ＷＬｂは絶縁層２４と絶縁層２６との間に位置し、配線ＷＬａは絶縁層２６と樹脂層３１との間に位置してもよい。本第４の実施形態においても、上記第２の実施形態と同様の効果を得ることができる。
　なお、配線ＷＬａ，ＷＬｂの位置は、上記第４の実施形態と異なってもよい。例えば、第２方向Ｙに延在する配線ＷＬａは、絶縁層２４と絶縁層２６との間に位置し、導電層ＣＬ３と一体に形成されてもよい。その場合、第１方向Ｘに延在する配線ＷＬｂは、絶縁層２６と樹脂層３１との間に位置し、コンタクト電極ＣＯＮと一体に形成されてもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (12)

  1. 　複数のトランジスタと、複数の画素電極と、コンタクト電極と、複数の発光素子とを有する複数の画素と、絶縁基材と、前記絶縁基材の上方に設けられ前記トランジスタを覆う第１有機絶縁層と、前記第１有機絶縁層の上方に設けられた第２有機絶縁層と、前記第２有機絶縁層の上に設けられた樹脂層と、前記樹脂層の上に配置された共通電極と、複数の第１配線と、を備え、
    　前記複数の画素電極及び前記コンタクト電極は、前記第２有機絶縁層と前記樹脂層との間に設けられ、
    　各々の前記発光素子は、前記複数の画素電極のうち対応する一の画素電極と対向する側の面に位置し前記画素電極に電気的に接続された第１極性電極と、前記第１極性電極が位置する面とは反対側の面に位置した第２極性電極と、を有し、
    　前記各々の発光素子の前記第２極性電極は、前記樹脂層から露出されており、
    　前記共通電極は、前記複数の発光素子の前記第２極性電極に電気的に接続され、前記樹脂層に形成された複数の第１コンタクトホールを通り前記複数の画素の前記コンタクト電極に電気的に接続され、
    　前記複数の第１配線は、それぞれ、前記第１有機絶縁層と前記第２有機絶縁層との間、又は前記第２有機絶縁層と前記樹脂層との間に設けられ、前記複数の画素の前記コンタクト電極に電気的に接続され、金属で形成されている、表示装置。
  2. 　前記コンタクト電極は、金属で形成され、
    　各々の前記画素は、前記コンタクト電極の上に配置され半田で形成された接続層をさらに有し、
    　前記共通電極は、前記複数の第１コンタクトホールを通り前記複数の画素の前記接続層に接している、請求項１に記載の表示装置。
  3. 　前記コンタクト電極は、前記共通電極と対向する側に位置しアルミニウム又はアルミニウム合金で形成された最上層を有し、
    　前記接続層は、前記最上層に接している、請求項２に記載の表示装置。
  4. 　前記複数の画素は、互いに交差する第１方向及び第２方向にマトリクス状に配置され、
    　前記複数の第１配線は、
    　　それぞれ、前記第１方向に延在し、前記第２方向に間隔を置いて並べられ、前記第１方向に並んだ複数の画素の前記コンタクト電極に電気的に接続され、又は、
    　　それぞれ、前記第２方向に延在し、前記第１方向に間隔を置いて並べられ、前記第２方向に並んだ複数の画素の前記コンタクト電極に電気的に接続されている、請求項２に記載の表示装置。
  5. 　前記複数の第１配線は、前記第２有機絶縁層と前記樹脂層との間に設けられ、前記複数のコンタクト電極と同一の金属で一体に形成されている、請求項４に記載の表示装置。
  6. 　それぞれ、前記第１有機絶縁層と前記第２有機絶縁層との間、又は前記第２有機絶縁層と前記樹脂層との間に設けられ、金属で形成された複数の第２配線をさらに備え、
    　前記複数の第１配線は、それぞれ、前記第２方向に延在し、前記第１方向に間隔を置いて並べられ、前記第２方向に並んだ複数の画素の前記コンタクト電極に電気的に接続され、
    　前記複数の第２配線は、それぞれ、前記第１方向に延在し、前記第２方向に間隔を置いて並べられ、前記複数の第１配線と交差し、前記第１方向に並んだ複数の画素の前記コンタクト電極に電気的に接続されている、請求項４に記載の表示装置。
  7. 　前記複数の第１配線及び前記複数の第２配線は、同一の層に設けられ、同一の金属で一体に形成されている、請求項６に記載の表示装置。
  8. 　前記複数の第１配線は、前記第２有機絶縁層と前記樹脂層との間に設けられ、
    　前記複数の第２配線は、前記第１有機絶縁層と前記第２有機絶縁層との間に設けられている、請求項６に記載の表示装置。
  9. 　前記複数の第１配線及び前記複数の第２配線は、前記第２有機絶縁層と前記樹脂層との間に設けられ、前記複数のコンタクト電極と同一の金属で一体に形成されている、請求項７に記載の表示装置。
  10. 　前記複数の画素が互いに交差する第１方向及び第２方向にマトリクス状に配置された表示領域と、
    　前記表示領域の外側の非表示領域と、
    　前記表示領域に位置し、前記第２方向に延在し、前記第１方向に間隔を置いて並べられた複数の第１電源線と、
    　前記非表示領域に位置し、前記複数の第１電源線の電位と異なる電位に設定される第２電源線と、をさらに備え、
    　前記複数の第１配線は、それぞれ、前記表示領域及び前記非表示領域に位置し、前記非表示領域にて前記第２電源線に電気的に接続され、
    　各々の前記発光素子は、前記複数の第１電源線のうち対応する一の第１電源線と前記第２電源線との間に電気的に接続されている、請求項１に記載の表示装置。
  11. 　それぞれ、前記第１有機絶縁層と前記第２有機絶縁層との間、又は前記第２有機絶縁層と前記樹脂層との間に設けられ、金属で形成された複数の第２配線をさらに備え、
    　前記複数の第１配線は、それぞれ、前記第２方向に延在し、前記第１方向に間隔を置いて並べられ、前記第２方向に並んだ複数の画素の前記コンタクト電極に電気的に接続され、
    　前記複数の第２配線は、それぞれ、前記第１方向に延在し、前記第２方向に間隔を置いて並べられ、前記複数の第１配線と交差し、前記第１方向に並んだ複数の画素の前記コンタクト電極に電気的に接続され、前記表示領域及び前記非表示領域に位置し、前記非表示領域にて前記第２電源線に電気的に接続されている、請求項１０に記載の表示装置。
  12. 　前記複数の画素は、それぞれ、前記複数の画素電極のうちの一の画素電極と前記複数の発光素子のうちの一の発光素子とを含む複数の副画素を有し、
    　各々の前記副画素は、前記絶縁基材の上方に設けられ前記第１有機絶縁層で覆われた前記トランジスタである駆動トランジスタをさらに含み、
    　各々の前記副画素において、前記駆動トランジスタ及び前記発光素子は、前記第１電源線と前記第２電源線との間で直列に接続されている、請求項１０に記載の表示装置。
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