WO2021070323A1 - 電力変換装置 - Google Patents

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涼太 奥山
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Definitions

  • Each of the arms A1 to A3 includes a plurality of unit converters 5 cascaded.
  • Each of the plurality of unit converters 5 is controlled by a selected control device among the control devices 7 and 8, and generates AC power.
  • Reactors L1 to L3 suppress the circulating current flowing through the arms A1 to A3, respectively.
  • the reactors L1 to L3 may be provided separately from the arms A1 to A3, or may be an inductance component of the arms A1 to A3.
  • the current transformers C1 to C3 (current detectors) detect the instantaneous values of the alternating currents Iuv, Ivw, and Iwoo flowing through the arms A1 to A3, and output them to the control devices 7 and 8, respectively.
  • the operation unit 6 includes a plurality of buttons, a plurality of switches, an image display device, and the like, and is operated by the user of the power conversion device 100. By operating the operation unit 6, the user of the power conversion device 100 can select a desired control device among the control devices 7 and 8 and start or stop the operation of the power conversion device 100. it can.
  • the control device 7 is based on the selection signal SE, the reactive power command value Qr, the three-phase AC voltage Vu, Vv, Vw, the three-phase AC current Iuv, Ivw, Iu, and the plurality of DC voltages Vdc, and the control signals CNT1A to CNT3A and The selection command signals SE1A to SE3A are generated.
  • the invalid power command value Qr is given, for example, from the central command room (not shown) of the power system 1.
  • the power conversion device 100 supplies the power system 1 with a value corresponding to the power command value Qr.
  • the plurality of DC voltages Vdc are each provided by the plurality of unit converters 5. The DC voltage Vdc will be described later.
  • FIG. 2 is a block diagram showing the configurations of the control devices 7 and 8.
  • the control device 7 includes the control unit 10 and the selection command units 11 to 13
  • the control device 8 includes the control unit 20 and the selection command units 21 to 23.
  • the control unit 10 generates control signals CNT1A to CNT3A based on the invalid power command value Qr, the three-phase AC voltage Vu, Vv, Vw, the three-phase AC currents Iuv, Ivw, Iwoo, and a plurality of DC voltages Vdc.
  • the control unit 10 obtains the invalid power Q0 based on the three-phase AC voltages Vu, Vv, Vw from the transformer 3 and the three-phase AC currents Iu, Iv, Iw.
  • FIG. 3 is a circuit block diagram showing the configuration of the selection command units 11 and 21 shown in FIG.
  • the selection command unit 11 includes an absolute value detector 31, a comparator 32, an inverter 33, an AND gate 34, and a flip-flop 35.
  • the selection command unit 21 includes an absolute value detector 41, a comparator 42, an AND gate 43, and a flip-flop 44.
  • signals ⁇ 34 and ⁇ 43 are exchanged between the selection command units 11 and 21, and the selection command signal SE1B is used as an inverted signal of the selection command signal SE1A. Since each of the selection command units 12 and 22 and the selection command units 13 and 23 has the same configuration as the selection command units 11 and 21, the description thereof will not be repeated.
  • FIG. 5 is a circuit block diagram showing the configuration of the unit converter 5 shown in FIG.
  • the unit converter 5 includes a main circuit 50, a control circuit 60, a current limiting resistance circuit 64, and a power supply 65.
  • the unit converter 5 included in the arm A1 is shown, and the unit converter 5 receives the control signals CNT1A and CNT1B and the selection command signals SE1A and SE1B from the control devices 7 and 8.
  • the switching elements 51 to 54 are self-extinguishing power semiconductor elements, and are composed of, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • the switching elements 51 and 53 are connected in series between the first DC line PL and the second DC line NL.
  • the switching elements 52 and 54 are connected in series between the first DC line PL and the second DC line NL.
  • the collectors of the switching elements 51 and 52 are both connected to the first DC line PL, and the emitters of the switching elements 53 and 54 are both connected to the second DC line NL.
  • the connection point between the emitter of the switching element 51 and the collector of the switching element 53 is connected to the first terminal 5a.
  • the connection point between the emitter of the switching element 52 and the collector of the switching element 54 is connected to the second terminal 5b.
  • the conduction / non-conduction of each of the switching elements 51 to 54 is controlled by the control circuit 60.
  • the switching elements 51 and 53 are complementarily brought into a conductive state, respectively.
  • the switching elements 52 and 54 are complementarily brought into a conductive state, respectively.
  • the cell voltage Vcell is controlled by the conduction / non-conduction of the switching elements 51 to 54. ..
  • the control circuit 60 includes an I / F (interface) circuit 61, a drive circuit 62, and a switch operation circuit 63.
  • the control circuit 60 is configured to control the continuity / non-conduction of the switching elements 51 to 54 according to the control signals CNT1A and CNT1B received from the control devices 7 and 8 and the selection command signals SE1A and SE1B.
  • the drive circuit 62 controls the continuity / non-conduction of the switching elements 51 to 54 in response to the gate signals GC1 to GC4.
  • the drive circuit 62 sets the switching elements 51 to 54 in a non-conducting state (stopped state or gate block state) in response to the gate block signal GB.
  • the drive circuit 62 sets the switching elements 51 to 54 in a non-conducting fixed state (not a gate block state or a gate deblock state).
  • the switching elements 51 to 54 are in the gate block state.
  • the switching elements 51 to 54 are not in the gate block state.
  • the gate signals GC1b to GC4b pass through the gate circuits 71 to 74 and become gate signals GC1 to GC4, respectively.
  • the gate signals GC1a to GC4a and GC1b to Tc for a predetermined time After the GC4b is temporarily cut off by the gate circuits 71 to 74, the gate signals GC1b to GC4b pass through the gate circuits 71 to 74, respectively, and become gate signals GC1 to GC4.
  • the gate circuit 84 receives the gate signal GC1b, the selection command signal SE1B, and the signal ⁇ 82, and outputs the signal ⁇ 84.
  • the gate signal GC1b passes through the gate circuit 84 and becomes the signal ⁇ 84.
  • the selection command signal SE1B is set to the L level
  • the gate signal GC1b is blocked by the gate circuit 84, and the signal ⁇ 84 is fixed to the L level.
  • the signal ⁇ 82 is at H level
  • the gate signal GC1b is blocked by the gate circuit 84, and the signal ⁇ 84 is fixed at L level.
  • the OR gate 85 outputs the OR signals of the signals ⁇ 83 and ⁇ 84 as the gate signal GC1.
  • the selection command signals SE1A and SE1B are set to H level and L level, respectively, and the gate signals GC1a and GC3a are given to the drive circuit 62 (FIG. 5) as gate signals GC1 and GC3, respectively. It shall be. Further, it is assumed that the selection command signals SE1A and SE1B are switched to the L level and the H level, respectively, at the time t2 between the time t1 and the time t3.
  • the OR gate 75 outputs the OR signal of the gate block signals GBa and GBb from the control devices 7 and 8 to the drive circuit 62 as the gate block signal GB.
  • the OR gate 76 outputs the OR signal of the gate deblock signals DEBa and DEBb from the control devices 7 and 8 to the drive circuit 62 as the gate deblock signal DEB.
  • the OR gate 77 outputs the OR signal of the continuity command signals SONa and SONb to the drive circuit 62 as the continuity command signal SON.

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Abstract

電力変換装置は、それぞれ第１および第２の制御信号を出力する第１および第２の制御部（１０，２０）と、第１および第２の制御信号のうちの選択された制御信号を通過させるゲート回路（７１，７２，７３，７４）と、ゲート回路を通過した制御信号に基づいて主回路（５０）を駆動させる駆動回路（６２）とを備える。ゲート回路は、第１の制御信号を通過させている場合に第２の制御信号が選択されたときには、交流電流（Ｉｕｖ）の瞬時値の絶対値がしきい値電流（ＩＴＨ）よりも減少したことに応じて、第１の制御信号を遮断するとともに第２の制御信号を通過させる。

Description

電力変換装置
　この発明は、電力変換装置に関し、より特定的には、コンデンサと交流電源との間で電力を授受する電力変換器を備えた電力変換装置に関する。
　近年、ＳＴＡＴＣＯＭ（Static　Synchronous　Compensator）などの自励式無効電力補償装置、ＢＴＢ（Back　to　Back）システムなどの直流送電システム、および、モータドライブインバータなどにおいては、モジュラー・マルチレベル変換器（ＭＭＣ：Modular　Multilevel　Converter）の適用が検討されている（たとえば、国際公開第２０１６／２０３５１６号（特許文献１）参照）。
　ＭＭＣは、複数の単位変換器を直列に接続して構成されている。単位変換器は、コンデンサと、そのコンデンサと交流電源との間で電力を授受する電力変換器と、ＭＭＣ全体を制御する上位の制御装置から供給される制御信号に基づいて電力変換器を駆動させる駆動回路とを備える。
国際公開第２０１６／２０３５１６号
　１台の制御装置だけでＭＭＣを制御する場合、その制御装置のメンテナンスを行なう場合にはＭＭＣの運転を停止する必要がある。この対策として、２台の制御装置を設け、一方の制御装置のメンテナンスを行なう場合に、他方の制御装置によってＭＭＣを制御する方法が考えられる。しかし、この方法では、制御信号の切換時に、交流電源と電力変換器との間に流れる交流電流の波形が歪む恐れがある。
　それゆえに、本発明の目的は、制御信号の切換時に交流電流に発生する波形歪を小さく抑制することが可能な電力変換装置を提供することである。
　本発明の電力変換装置は、コンデンサと、コンデンサと交流電源との間で電力を授受する電力変換器と、交流電源と電力変換器との間に流れる交流電流の瞬時値を検出する電流検出器と、それぞれ第１および第２の制御信号を出力する第１および第２の制御部と、第１および第２の制御信号のうちの選択された制御信号を通過させるゲート回路と、ゲート回路を通過した制御信号に基づいて電力変換器を駆動させる駆動回路とを備えたものである。ゲート回路は、第１の制御信号を通過させている場合に第２の制御信号が選択されたときには、電流検出器によって検出される交流電流の瞬時値の絶対値が予め定められた値よりも減少したことに応じて、第１の制御信号を遮断するとともに第２の制御信号を通過させる。
　本発明によれば、交流電流の瞬時値の絶対値が予め定められた値よりも減少したときに制御信号を切り換えるので、制御信号の切換時に交流電流に発生する波形歪を小さく抑制することができる。
実施の形態の電力変換装置の構成を示す回路ブロック図である。 図１に示す制御装置７，８の要部を示すブロック図である。 図２に示す選択指令部１１，２１の構成を示す回路ブロック図である。 図２に示す選択指令部１１～１３，２１～２３の動作を例示するタイムチャートである。 図１に示す単位変換器５の構成を示す回路ブロック図である。 図５に示すＩ／Ｆ回路６１の要部を示す回路ブロック図である。 図６に示すゲート回路７１の構成を示す回路ブロック図である。 図６に示すゲート回路７１～７４の効果および問題点を説明するためのタイムチャートである。 実施の形態の比較例を示す回路ブロック図である。 図９に示す比較例の問題点を説明するためのタイムチャートである。
　以下、実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分には同一符号を付してその説明は繰返さない。
　図１は、実施の形態の電力変換装置の構成を示す回路ブロック図である。この電力変換装置１００は、電力系統１（交流電源）の無効電力を補償する無効電力補償装置として使用される。図１を参照して、電力変換装置１００は、少なくとも１つの主回路給電方式の単位変換器５を直列接続して構成されたアームＡ１～Ａ３と、各々が全単位変換器５を制御するように構成された２台の制御装置７，８とを備える。より詳細には、電力変換装置１００は、スイッチＳ１～Ｓ６、変圧器２，３、限流抵抗器Ｒ１～Ｒ３、交流ラインＵＬ，ＶＬ，ＷＬ、変流器Ｃ１～Ｃ３、リアクトルＬ１～Ｌ３、アームＡ１～Ａ３、操作部６、および制御装置７，８を備える。
　スイッチＳ１，Ｓ２，Ｓ３の各々の一方端子はそれぞれ電力系統１の三相の送電線１ｕ，１ｖ，１ｗに接続され、他方端子はそれぞれ変圧器２の３つの一次巻線に接続される。スイッチＳ１，Ｓ２，Ｓ３は、通常は導通状態であり、たとえば電力変換装置１００のメンテナンス時に非導通状態にされる。変圧器２は、３つの一次巻線と３つの二次巻線とを含み、三相交流電力を授受する。
　限流抵抗器Ｒ１～Ｒ３の各々の一方端子はそれぞれ変圧器２の３つの二次巻線に接続され、他方端子はそれぞれ交流ラインＵＬ，ＶＬ，ＷＬに接続される。限流抵抗器Ｒ１～Ｒ３は、電力変換装置１００の起動時に電力系統１からアームＡ１～Ａ３にそれぞれ流れる電流を制限する。
　スイッチＳ４，Ｓ５，Ｓ６は、それぞれ限流抵抗器Ｒ１～Ｒ３に並列接続される。スイッチＳ４，Ｓ５，Ｓ６は、電力変換装置１００の起動時においてアームＡ１～Ａ３に流れる電流が安定した後に導通状態にされる。変圧器３は、交流ラインＵＬ，ＶＬ，ＷＬの交流電圧に応じた値の三相交流電圧Ｖｕ，Ｖｖ，Ｖｗを制御装置７，８の各々に出力する。
　リアクトルＬ１およびアームＡ１は、交流ラインＵＬと交流ラインＶＬとの間に直列接続される。リアクトルＬ２およびアームＡ２は、交流ラインＶＬと交流ラインＷＬとの間に直列接続される。リアクトルＬ３およびアームＡ３は、交流ラインＷＬと交流ラインＵＬとの間に直列接続される。すなわち、アームＡ１～Ａ３はデルタ接続されている。アームＡ１～Ａ３は、制御装置７，８のうちの選択された制御装置によって制御され、三相交流電力を発生する。
　アームＡ１～Ａ３の各々は、カスケード接続された複数の単位変換器５を含む。複数の単位変換器５の各々は、制御装置７，８のうちの選択された制御装置によって制御され、交流電力を発生する。
　アームＡ１の初段の単位変換器５の第１端子５ａは、リアクトルＬ１の一方端子に接続されている。アームＡ１において、最終段以外の単位変換器５の第２端子５ｂは、後段の単位変換器５の第１端子５ａに接続されている。アームＡ１の最終段の単位変換器５の第２端子５ｂは、リアクトルＬ２の一方端子に接続されている。
　アームＡ２の初段の単位変換器５の第１端子５ａは、リアクトルＬ２の一方端子に接続されている。アームＡ２において、最終段以外の単位変換器５の第２端子５ｂは、後段の単位変換器５の第１端子５ａに接続されている。アームＡ２の最終段の単位変換器５の第２端子５ｂは、リアクトルＬ３の一方端子に接続されている。
　アームＡ３の初段の単位変換器５の第１端子５ａは、リアクトルＬ３の一方端子に接続されている。アームＡ３において、最終段以外の単位変換器５の第２端子５ｂは、後段の単位変換器５の第１端子５ａに接続されている。アームＡ３の最終段の単位変換器５の第２端子５ｂは、リアクトルＬ１の一方端子に接続されている。
　リアクトルＬ１～Ｌ３は、アームＡ１～Ａ３に流れる循環電流をそれぞれ抑制する。リアクトルＬ１～Ｌ３は、アームＡ１～Ａ３とは別に設けられていてもよいし、アームＡ１～Ａ３のインダクタンス成分であっても構わない。変流器Ｃ１～Ｃ３（電流検出器）は、アームＡ１～Ａ３に流れる交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの瞬時値をそれぞれ検出して、制御装置７，８の各々に出力する。
　操作部６（選択部）は、複数のボタン、複数のスイッチ、画像表示装置などを含み、電力変換装置１００の使用者によって操作される。電力変換装置１００の使用者は、操作部６を操作することにより、制御装置７，８のうちの所望の制御装置を選択したり、電力変換装置１００の運転を開始したり、停止することができる。
　操作部６は、制御装置７が選択された場合には選択信号ＳＥをＬレベルにし、制御装置８が選択された場合には選択信号ＳＥをＨレベルにする。たとえば、通常時には、選択信号ＳＥがＬレベルにされ、制御装置７によってアームＡ１～Ａ３が制御される。制御装置７のメンテナンス時には、選択信号ＳＥがＨレベルにされ、制御装置８によってアームＡ１～Ａ３が制御される。制御装置７のメンテナンスが終了した場合には、選択信号ＳＥがＬレベルにされ、制御装置７によってアームＡ１～Ａ３が制御される。
　制御装置７は、選択信号ＳＥ、無効電力指令値Ｑｒ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗ、三相交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、複数の直流電圧Ｖｄｃに基づいて、制御信号ＣＮＴ１Ａ～ＣＮＴ３Ａおよび選択指令信号ＳＥ１Ａ～ＳＥ３Ａを生成する。ここで、無効電力指令値Ｑｒは、たとえば電力系統１の中央指令室（図示せず）から与えられる。電力変換装置１００は、無効電力指令値Ｑｒに応じた値の無効電力を電力系統１に供給する。複数の直流電圧Ｖｄｃは、それぞれ複数の単位変換器５から与えられる。直流電圧Ｖｄｃについては後述する。
　制御信号ＣＮＴ１Ａおよび選択指令信号ＳＥ１Ａは、アームＡ１の各単位変換器５に与えられる。制御信号ＣＮＴ２Ａおよび選択指令信号ＳＥ２Ａは、アームＡ２の各単位変換器５に与えられる。制御信号ＣＮＴ３Ａおよび選択指令信号ＳＥ３Ａは、アームＡ３の各単位変換器５に与えられる。
　制御装置８は、選択信号ＳＥ、無効電力指令値Ｑｒ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗ、三相交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、後述する複数の直流電圧Ｖｄｃに基づいて、制御信号ＣＮＴ１Ｂ～ＣＮＴ３Ｂおよび選択指令信号ＳＥ１Ｂ～ＳＥ３Ｂを生成する。制御信号ＣＮＴ１Ｂおよび選択指令信号ＳＥ１Ｂは、アームＡ１の各単位変換器５に与えられる。制御信号ＣＮＴ２Ｂおよび選択指令信号ＳＥ２Ｂは、アームＡ２の各単位変換器５に与えられる。制御信号ＣＮＴ３Ｂおよび選択指令信号ＳＥ３Ｂは、アームＡ３の各単位変換器５に与えられる。
　制御装置７が選択された場合には、選択指令信号ＳＥ１Ａ～ＳＥ３ＡがともにＨレベルにされるとともに選択指令信号ＳＥ１Ｂ～ＳＥ３ＢがともにＬレベルにされ、アームＡ１～Ａ３は、制御装置７から出力される制御信号ＣＮＴ１Ａ～ＣＮＴ３Ａに従って三相交流電力を生成する。
　制御装置８が選択された場合には、選択指令信号ＳＥ１Ａ～ＳＥ３ＡがともにＬレベルにされるとともに選択指令信号ＳＥ１Ｂ～ＳＥ３ＢがともにＨレベルにされ、アームＡ１～Ａ３は、制御装置８から出力される制御信号ＣＮＴ１Ｂ～ＣＮＴ３Ｂに従って三相交流電力を生成する。
　図２は、制御装置７，８の構成を示すブロック図である。図２において、制御装置７は制御部１０および選択指令部１１～１３を含み、制御装置８は制御部２０および選択指令部２１～２３を含む。
　制御部１０は、無効電力指令値Ｑｒ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗ、三相交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、および複数の直流電圧Ｖｄｃに基づいて、制御信号ＣＮＴ１Ａ～ＣＮＴ３Ａを生成する。
　具体的には、制御部１０は、変流器Ｃ１～Ｃ３からの交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕに基づいて、交流ラインＵＬ，ＶＬ，ＷＬに流れる交流電流に応じたレベルの三相交流電流Ｉｕ，Ｉｖ，Ｉｗを求める。ただし、Ｉｕ＝Ｉｕｖ－Ｉｗｕ、Ｉｖ＝Ｉｖｗ－Ｉｕｖ、Ｉｗ＝Ｉｗｕ－Ｉｖｗである。
　制御部１０は、変圧器３からの三相交流電圧Ｖｕ，Ｖｖ，Ｖｗと上記三相交流電流Ｉｕ，Ｉｖ，Ｉｗとに基づいて無効電力Ｑ０を求める。制御装置７は、無効電力指令値Ｑｒと無効電力Ｑ０との偏差ΔＱ＝Ｑｒ－Ｑ０を求める。
　制御部１０は、変流器Ｃ１～Ｃ３からの交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、変圧器３からの三相交流電圧Ｖｕ，Ｖｖ，Ｖｗなどに基づいて、それぞれ複数個の単位変換器５に対応する複数の電圧指令値Ｖｄｃｒを生成する。
　制御部１０は、電圧指令値Ｖｄｃｒと直流電圧Ｖｄｃとの偏差ΔＶｄｃを求める。制御部１０は、電圧偏差ΔＶｄｃを０とし、かつ無効電力偏差ΔＱを０とするための制御演算を実行することにより、三相交流電圧指令値Ｖｕｖｒ，Ｖｖｗｒ，Ｖｗｕｒを生成する。
　換言すると、制御部１０は、アームＡ１～Ａ３に制御信号ＣＮＴ１Ａ～ＣＮＴ３Ａを与えることにより、電圧偏差ΔＶｄｃが０になるように各単位変換器５の有効電流制御を行なうとともに、無効電力偏差ΔＱが０になるように各単位変換器５の無効電流制御を行なう。
　三相交流電圧指令値Ｖｕｖｒ，Ｖｖｗｒ，Ｖｗｕｒを基に、アームＡ１～Ａ３の各単位変換器５が運転され、直流電圧Ｖｄｃが電圧指令値Ｖｄｃｒに一致するとともに、無効電力Ｑ０が無効電力指令値Ｑｒに一致する。
　制御部２０は、制御部１０と同様の構成であり、無効電力指令値Ｑｒ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗ、三相交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、および複数の直流電圧Ｖｄｃに基づいて、制御信号ＣＮＴ１Ｂ～ＣＮＴ３Ｂを生成する。
　選択指令部１１は、選択信号ＳＥがＨレベルにされている場合（すなわち、制御装置８が選択されている場合）には、選択指令信号ＳＥ１ＡをＬレベルにする。選択指令部１１は、選択信号ＳＥがＬレベルにされた場合（すなわち、制御装置７が選択された場合）には、アームＡ１に流れる交流電流Ｉｕｖの絶対値が所定のしきい値電流ＩＴＨ（予め定められた値）よりも小さくなったとき（すなわち、交流電流Ｉｕｖがゼロクロス点を通るとき）、選択指令信号ＳＥ１ＡをＨレベルに立ち上げる。ただし、しきい値電流ＩＴＨは、交流電流Ｉｕｖのピーク値よりも十分に小さな値であり、略０Ａに設定されている。
　選択指令部２１は、選択信号ＳＥがＬレベルにされている場合（すなわち、制御装置７が選択されている場合）には、選択指令信号ＳＥ１ＢをＬレベルにする。選択指令部２１は、選択信号ＳＥがＨレベルにされた場合（すなわち、制御装置８が選択された場合）には、アームＡ１に流れる交流電流Ｉｕｖの絶対値が所定のしきい値電流ＩＴＨよりも小さくなったとき（すなわち、交流電流Ｉｕｖがゼロクロス点を通るとき）、選択指令信号ＳＥ１ＢをＨレベルに立ち上げる。図２で点線で示すように、選択指令部１１，２１間で信号が授受され、選択指令信号ＳＥ１Ｂは選択指令信号ＳＥ１Ａの反転信号とされる。
　選択指令部１２は、選択信号ＳＥがＨレベルにされている場合（すなわち、制御装置８が選択されている場合）には、選択指令信号ＳＥ２ＡをＬレベルにする。選択指令部１２は、選択信号ＳＥがＬレベルにされた場合（すなわち、制御装置７が選択された場合）には、アームＡ２に流れる交流電流Ｉｖｗの絶対値が所定のしきい値電流ＩＴＨよりも小さくなったとき（すなわち、交流電流Ｉｖｗがゼロクロス点を通るとき）、選択指令信号ＳＥ２ＡをＨレベルに立ち上げる。
　選択指令部２２は、選択信号ＳＥがＬレベルにされている場合（すなわち、制御装置７が選択されている場合）には、選択指令信号ＳＥ２ＢをＬレベルにする。選択指令部２２は、選択信号ＳＥがＨレベルにされた場合（すなわち、制御装置８が選択された場合）には、アームＡ２に流れる交流電流Ｉｖｗの絶対値が所定のしきい値電流ＩＴＨよりも小さくなったとき（すなわち、交流電流Ｉｖｗがゼロクロス点を通るとき）、選択指令信号ＳＥ２ＢをＨレベルに立ち上げる。図２で点線で示すように、選択指令部１２，２２間で信号が授受され、選択指令信号ＳＥ２Ｂは選択指令信号ＳＥ２Ａの反転信号とされる。
　選択指令部１３は、選択信号ＳＥがＨレベルにされている場合（すなわち、制御装置８が選択されている場合）には、選択指令信号ＳＥ３ＡをＬレベルにする。選択指令部１３は、選択信号ＳＥがＬレベルにされた場合（すなわち、制御装置７が選択された場合）には、アームＡ３に流れる交流電流Ｉｗｕの絶対値が所定のしきい値電流ＩＴＨよりも小さくなったとき（すなわち、交流電流Ｉｗｕがゼロクロス点を通るとき）、選択指令信号ＳＥ３ＡをＨレベルに立ち上げる。
　選択指令部２３は、選択信号ＳＥがＬレベルにされている場合（すなわち、制御装置７が選択されている場合）には、選択指令信号ＳＥ３ＢをＬレベルにする。選択指令部２３は、選択信号ＳＥがＨレベルにされた場合（すなわち、制御装置８が選択された場合）には、アームＡ３に流れる交流電流Ｉｗｕの絶対値が所定のしきい値電流ＩＴＨよりも小さくなったとき（すなわち、交流電流Ｉｗｕがゼロクロス点を通るとき）、選択指令信号ＳＥ３ＢをＨレベルに立ち上げる。図２で点線で示すように、選択指令部１３，２３間で信号が授受され、選択指令信号ＳＥ３Ｂは選択指令信号ＳＥ３Ａの反転信号とされる。
　図３は、図２に示した選択指令部１１，２１の構成を示す回路ブロック図である。図３において、選択指令部１１は、絶対値検出器３１、比較器３２、インバータ３３、ＡＮＤゲート３４、およびフリップフロップ３５を含む。選択指令部２１は、絶対値検出器４１、比較器４２、ＡＮＤゲート４３、およびフリップフロップ４４を含む。
　絶対値検出器３１は、対応するアームＡ１に流れる交流電流Ｉｕｖの絶対値｜Ｉｕｖ｜を検出する。比較器３２の非反転入力端子（＋端子）にはしきい値電流ＩＴＨが与えられ、その反転入力端子（－端子）には、交流電流Ｉｕｖの絶対値｜Ｉｕｖ｜が与えられる。比較器３２は、しきい値電流ＩＴＨと交流電流Ｉｕｖの絶対値｜Ｉｕｖ｜との大小を比較し、比較結果を示す信号φ３２を出力する。
　｜Ｉｕｖ｜＞ＩＴＨである場合には、信号φ３２はＬレベルにされる。｜Ｉｕｖ｜＜ＩＴＨである場合には、信号φ３２はＨレベルにされる。ＩＴＨ≒０Ａであるので、交流電流Ｉｕｖがゼロクロス点を通るときに信号φ３２はＨレベルにされる。
　絶対値検出器４１は、対応するアームＡ１に流れる交流電流Ｉｕｖの絶対値｜Ｉｕｖ｜を検出する。比較器４２の非反転入力端子（＋端子）にはしきい値電流ＩＴＨが与えられ、その反転入力端子（－端子）には、交流電流Ｉｕｖの絶対値｜Ｉｕｖ｜が与えられる。比較器４２は、しきい値電流ＩＴＨと交流電流Ｉｕｖの絶対値｜Ｉｕｖ｜との大小を比較し、比較結果を示す信号φ４２を出力する。
　｜Ｉｕｖ｜＞ＩＴＨである場合には、信号φ４２はＬレベルにされる。｜Ｉｕｖ｜＜ＩＴＨである場合には、信号φ４２はＨレベルにされる。ＩＴＨ≒０Ａであるので、交流電流Ｉｕｖがゼロクロス点を通るときに信号φ４２はＨレベルにされる。
　インバータ３３は、選択信号ＳＥの反転信号を出力する。ＡＮＤゲート３４は、比較器３２の出力信号φ３２とインバータ３３の出力信号との論理積信号φ３４を出力する。ＡＮＤゲート４３は、比較器４２の出力信号φ４２と選択信号ＳＥとの論理積信号φ４３を出力する。
　ＡＮＤゲート３４の出力信号φ３４は、フリップフロップ３５のセット端子（Ｓ）に与えられるとともに、フリップフロップ４４のリセット端子（Ｒ）に与えられる。ＡＮＤゲート４３の出力信号φ４３は、フリップフロップ４４のセット端子（Ｓ）に与えられるとともに、フリップフロップ３５のリセット端子（Ｒ）に与えられる。フリップフロップ３５，４４の出力端子（Ｑ）に現れる信号は、それぞれ選択指令信号ＳＥ１Ａ，ＳＥ１Ｂとなる。
　選択信号ＳＥがＬレベルにされている場合（すなわち、制御装置７が選択されている場合）には、ＡＮＤゲート４３の出力信号φ４３がＬレベルに固定されるとともに、インバータ３３の出力信号がＨレベルにされ、比較器３２の出力信号φ３２がＡＮＤゲート３４を通過してフリップフロップ３５のセット端子およびフリップフロップ４４のリセット端子に与えられる。交流電流Ｉｕｖがゼロクロス点を通るとき、比較器３２の出力信号φ３２がＨレベルにされ、フリップフロップ３５がセットされるとともにフリップフロップ４４がリセットされ、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされる。
　選択信号ＳＥがＨレベルにされている場合（すなわち、制御装置８が選択されている場合）には、ＡＮＤゲート３４の出力信号φ３４がＬレベルに固定されるとともに、比較器４２の出力信号φ４２がＡＮＤゲート４３を通過してフリップフロップ３５のリセット端子およびフリップフロップ４４のセット端子に与えられる。交流電流Ｉｕｖがゼロクロス点を通るとき、比較器４２の出力信号φ４２がＨレベルにされ、フリップフロップ３５がリセットされるとともにフリップフロップ４４がセットされ、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされる。
　すなわち、選択指令部１１，２１間で信号φ３４，φ４３が授受され、選択指令信号ＳＥ１Ｂは選択指令信号ＳＥ１Ａの反転信号とされる。選択指令部１２，２２および選択指令部１３，２３の各々は、選択指令部１１，２１と同様の構成であるので、その説明は繰り返さない。
　図４は、図２および図３に示した選択指令部１１～１３，２１～２３の動作を例示するタイムチャートである。図４において、（Ａ）は三相交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの波形を示し、（Ｂ）は選択信号ＳＥの波形を示し、（Ｃ）～（Ｅ）はそれぞれ選択指令信号ＳＥ１Ａ～ＳＥ３Ａの波形を示し、（Ｆ）～（Ｈ）はそれぞれ選択指令信号ＳＥ１Ｂ～ＳＥ３Ｂの波形を示している。
　ある時刻ｔ０において、選択信号ＳＥがＬレベルにされているものとする。選択信号ＳＥがＬレベルにされている場合には、交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕがゼロクロス点を通るときに、選択指令部１１～１３，２１～２３の各々のフリップフロップ３５がセットされるとともにフリップフロップ４４がリセットされ、選択指令信号ＳＥ１Ａ～ＳＥ３ＡがＨレベルにされるとともに選択指令信号ＳＥ１Ｂ～ＳＥ３ＢがＬレベルにされる。
　ある時刻ｔ１において、選択信号ＳＥがＬレベルからＨレベルに立ち上げられると、選択指令部１１～１３，２１～２３の各々において、ＡＮＤゲート３４の出力信号φ３４がＬレベルに固定され、比較器４２の出力信号φ４２がＡＮＤゲート４３を通過してフリップフロップ３５のリセット端子（Ｒ）およびフリップフロップ４４のセット端子（Ｓ）に与えられる。
　時刻ｔ２において交流電流Ｉｕｖがゼロクロス点を通るとき、選択指令部２１において、比較器４２の出力信号φ４２がＨレベルになり、フリップフロップ３５がリセットされるとともにフリップフロップ４４がセットされ、選択指令信号ＳＥ１ＡがＬレベルにされるとともに選択指令信号ＳＥ１ＢがＨレベルにされる。
　次に、時刻ｔ３において交流電流Ｉｗｕがゼロクロス点を通るとき、選択指令部２３において、比較器４２の出力信号φ４２がＨレベルになり、フリップフロップ３５がリセットされるとともにフリップフロップ４４がセットされ、選択指令信号ＳＥ３ＡがＬレベルにされるとともに選択指令信号ＳＥ３ＢがＨレベルにされる。
　次いで、時刻ｔ４において交流電流Ｉｖｗがゼロクロス点を通るとき、選択指令部２２において、比較器４２の出力信号φ４２がＨレベルになり、フリップフロップ３５がリセットされるとともにフリップフロップ４４がセットされ、選択指令信号ＳＥ２ＡがＬレベルにされるとともに選択指令信号ＳＥ２ＢがＨレベルにされる。
　図５は、図１に示した単位変換器５の構成を示す回路ブロック図である。図５を参照して、単位変換器５は、主回路５０と、制御回路６０と、限流抵抗回路６４と、電源６５とを含む。図５では、アームＡ１に含まれる単位変換器５が示されており、この単位変換器５は制御装置７，８から制御信号ＣＮＴ１Ａ，ＣＮＴ１Ｂおよび選択指令信号ＳＥ１Ａ，ＳＥ１Ｂを受ける。
　主回路５０は、コンデンサを備えたフルブリッジ回路により構成される。具体的には、主回路５０は、第１端子５ａおよび第２端子５ｂを有する。主回路５０は、スイッチング素子５１～５４と、ダイオードＤ１～Ｄ４と、コンデンサ５５とを含む。主回路５０は、スイッチング素子５１～５４の導通／非導通を制御することによりコンデンサ５５の電圧に応じた振幅の電圧パルスを第１端子５ａおよび第２端子５ｂ間に出力することで、電力変換を行なう。
　スイッチング素子５１～５４は、自己消弧型電力用半導体素子であり、たとえばＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）で構成されている。スイッチング素子５１，５３は第１の直流ラインＰＬおよび第２の直流ラインＮＬの間に直列に接続されている。スイッチング素子５２，５４は第１の直流ラインＰＬおよび第２の直流ラインＮＬの間に直列に接続されている。スイッチング素子５１，５２のコレクタはともに第１の直流ラインＰＬに接続され、スイッチング素子５３，５４のエミッタはともに第２の直流ラインＮＬに接続されている。スイッチング素子５１のエミッタとスイッチング素子５３のコレクタとの接続点は第１端子５ａに接続されている。スイッチング素子５２のエミッタとスイッチング素子５４のコレクタとの接続点は第２端子５ｂに接続されている。
　ダイオードＤ１～Ｄ４は、スイッチング素子５１～５４にそれぞれ逆並列に接続されている。コンデンサ５５は、第１の直流ラインＰＬと第２の直流ラインＮＬとの間に電気的に接続され、直流電力を蓄える。
　単位変換器５において、スイッチング素子５１～５４の各々の導通／非導通は制御回路６０によって制御される。スイッチング素子５１，５３はそれぞれ相補的に導通状態とされる。スイッチング素子５２，５４はそれぞれ相補的に導通状態とされる。図５に示されるように、第２端子５ｂを基準とした第１端子５ａまでの電圧をセル電圧Ｖｃｅｌｌと定義すると、セル電圧Ｖｃｅｌｌは、スイッチング素子５１～５４の導通／非導通によって制御される。
　具体的には、スイッチング素子５１，５４が共に導通状態であり、スイッチング素子５２，５３が共に非導通状態である場合、セル電圧Ｖｃｅｌｌはコンデンサ５５の直流電圧Ｖｄｃと略等しい。スイッチング素子５１，５２が共に導通状態であり、スイッチング素子５３，５４が共に非導通状態である場合、セル電圧Ｖｃｅｌｌは略零である。スイッチング素子５１，５２が共に非導通状態であり、スイッチング素子５３，５４が共に導通状態である場合、セル電圧Ｖｃｅｌｌは略零である。スイッチング素子５１，５４が共に非導通状態であり、スイッチング素子５２，５３が共に導通状態である場合、セル電圧Ｖｃｅｌｌはコンデンサ５５の直流電圧Ｖｄｃの極性を反転させた電圧に略等しい。
　アームＡ１～Ａ３各々の全体の電圧は、対応するアームＡ１～Ａ３に含まれる各単位変換器５のセル電圧Ｖｃｅｌｌの和で表される。したがって、アームＡ１～Ａ３各々の全体の電圧は、各単位変換器５を構成するスイッチング素子５１～５４の導通／非導通によって制御することができる。
　主回路５０は、スイッチＳ７をさらに含む。スイッチＳ７は、第１端子５ａと第２端子５ｂとの間に接続されている。スイッチＳ７は、制御回路６０からの導通指令信号Ｓｏｎに応じて閉成することにより、第１端子５ａおよび第２端子５ｂを短絡することが可能に構成されている。
　制御回路６０は、Ｉ／Ｆ（インターフェイス）回路６１と、駆動回路６２と、スイッチ操作回路６３とを含む。制御回路６０は、制御装置７，８から受信した制御信号ＣＮＴ１Ａ，ＣＮＴ１Ｂおよび選択指令信号ＳＥ１Ａ，ＳＥ１Ｂに従ってスイッチング素子５１～５４の導通／非導通を制御するように構成される。
　Ｉ／Ｆ回路６１は、図示しない有線または無線で制御装置７，８と通信する。Ｉ／Ｆ回路６１は、制御装置７，８から制御信号ＣＮＴ１Ａ，ＣＮＴ１Ｂを受ける。制御信号ＣＮＴ１Ａは、主回路５０のフルブリッジ回路を制御するためのゲート信号ＧＣ１ａ～ＧＣ４ａと、フルブリッジ回路を構成するスイッチング素子５１～５４を全て非導通に固定するためのゲートブロック信号ＧＢａと、フルブリッジ回路を構成するスイッチング素子５１～５４の非導通固定を解除するためのゲートデブロック信号ＤＥＢａと、対応する単位変換器５が故障した場合にスイッチＳ７を導通状態にするための導通指令信号ＳＯＮａとを含む。制御信号ＣＮＴ１Ｂは、制御信号ＣＮＴ１Ａと同様に、ゲート信号ＧＣ１ｂ～ＧＣ４ｂと、ゲートブロック信号ＧＢｂと、ゲートデブロック信号ＤＥＢｂと、導通指令信号ＳＯＮｂとを含む。
　より具体的には、スイッチング素子５１～５４を全て非導通に固定するときには、ゲートブロック信号ＧＢａ，ＧＢｂは、Ｈレベルに活性化される。ゲートブロック信号ＧＢａ，ＧＢｂのＨレベルの活性化に応じて、ゲートデブロック信号ＤＥＢａ，ＤＥＢｂは、Ｌレベルに非活性化される。
　スイッチング素子５１～５４の非導通固定を解除するときには、ゲートデブロック信号ＤＥＢａ，ＤＥＢｂは、Ｈレベルに活性化される。ゲートデブロック信号ＤＥＢａ，ＤＥＢｂのＨレベルの活性化に応じて、ゲートブロック信号ＧＢａ，ＧＢｂは、Ｌレベルに非活性化される。
　対応する単位変換器５が故障したときには、導通指令信号ＳＯＮａ，ＳＯＮｂは、Ｈレベルに活性化される。対応する単位変換器５が正常であるときには、導通指令信号ＳＯＮａ，ＳＯＮｂは、Ｌレベルに非活性化される。
　また、ＩＦ回路６１は、制御装置７，８から、制御信号ＣＮＴ１Ａ，ＣＮＴ１Ｂのうちのいずれかの制御信号を選択するための選択指令信号ＳＥ１Ａ，ＳＥ１Ｂを受ける。制御信号ＣＮＴ１Ａが選択された場合には、選択指令信号ＳＥ１Ａ，ＳＥ１ＢはそれぞれＨレベルおよびＬレベルにされる。制御信号ＣＮＴ１Ｂが選択された場合には、選択指令信号ＳＥ１Ａ，ＳＥ１ＢはそれぞれＬレベルおよびＨレベルにされる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされた場合には、Ｉ／Ｆ回路６１は、制御装置７から受信した信号ＧＣ１ａ～ＧＣ４ａ、信号ＧＢａ、および信号ＤＥＢａを、それぞれゲート信号ＧＣ１～ＧＣ４、ゲートブロック信号ＧＢ、およびゲートデブロック信号ＤＥＢとして駆動回路６２に与えるとともに、制御装置７から受信した信号ＳＯＮａを導通指令信号ＳＯＮとしてスイッチ操作回路６３に与える。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされた場合には、Ｉ／Ｆ回路６１は、制御装置８から受信した信号ＧＣ１ｂ～ＧＣ４ｂ、信号ＧＢｂ、および信号ＤＥＢｂを、それぞれゲート信号ＧＣ１～ＧＣ４、ゲートブロック信号ＧＢ、およびゲートデブロック信号ＤＥＢとして駆動回路６２に与えるとともに、制御装置８から受信した信号ＳＯＮｂを導通指令信号ＳＯＮとしてスイッチ操作回路６３に与える。
　駆動回路６２は、ゲート信号ＧＣ１～ＧＣ４に応答してスイッチング素子５１～５４の導通／非導通を制御する。駆動回路６２は、ゲートブロック信号ＧＢに応答して、スイッチング素子５１～５４を非導通状態に固定された状態（停止状態、またはゲートブロック状態）とする。駆動回路６２は、ゲートデブロック信号ＤＥＢに応答して、スイッチング素子５１～５４の非導通固定状態が解除された状態（ゲートブロック状態ではない状態、またはゲートデブロック状態）とする。
　言い換えると、ゲートブロック信号ＧＢがＨレベル、およびゲートデブロック信号ＤＥＢがＬレベルのときに、スイッチング素子５１～５４は、ゲートブロック状態となる。ゲートブロック信号ＧＢがＬレベル、およびゲートデブロック信号ＤＥＢがＨレベルのときに、スイッチング素子５１～５４は、ゲートブロック状態ではない状態となる。
　制御装置７，８は、アームＡ１内のすべての単位変換器５へのゲートブロック信号ＧＢａ，ＧＢｂのレベルおよびゲートデブロック信号ＤＥＢａ，ＤＥＢｂのレベルを同時に制御する。これによって、アームＡ１内のすべての単位変換器５のスイッチング素子５１～５４は、同時に非導通となるとともに、同時に非導通固定が解除される。アームＡ２、およびアームＡ３についても同様である。
　スイッチ操作回路６３は、スイッチＳ７を操作するための回路である。スイッチ操作回路６３は、励磁コイル５６への通電を導通指令信号ＳＯＮに応じて制御する。通常動作時、励磁コイル５６への電流供給が停止されているため、スイッチＳ７は非導通状態とされる。一方、制御装置７，８は、複数の単位変換器５のうちのいずれかの単位変換器５において、スイッチング素子の短絡故障等の異常を検知した場合には、この故障した単位変換器５に対応する導通指令信号ＳＯＮａ，ＳＯＮｂをＨレベルにする。
　故障した単位変換器５では、Ｉ／Ｆ回路６１が信号ＳＯＮａまたはＳＯＮｂを導通指令信号ＳＯＮとしてスイッチ操作回路６３へ出力する。導通指令信号ＳＯＮがＨレベルにされたことに応じてスイッチ操作回路６３が励磁コイル５６に電流を供給することにより、スイッチＳ７が導通状態にされる。これにより、故障した単位変換器５の出力が短絡される。
　限流抵抗回路６４は、主回路５０と電源６５との間の第１の直流ラインＰＬに介挿される。限流抵抗回路６４は、コンデンサ５５の直流電圧Ｖｄｃを降圧する。電源６５は、入力端子６５ａ，６５ｂを含む。入力端子６５ａは第１の直流ラインＰＬに接続される。入力端子６５ｂは第２の直流ラインＮＬに接続される。電源６５は、コンデンサ５５に電気的に並列に接続される。電源６５は、コンデンサ５５の電圧を降圧して電源電圧を生成し、電源電圧を制御回路６０へ供給する。これにより、単位変換器５は、主回路５０から制御回路６０に電力を供給することができる自給式のセルを形成する。
　図６は、図５に示したＩ／Ｆ回路６１の要部を示す回路ブロック図である。図６において、Ｉ／Ｆ回路６１は、ゲート回路７１～７４、およびＯＲゲート７５～７７を含む。選択指令信号ＳＥ１Ａ，ＳＥ１Ｂは、ゲート回路７１～７４の各々に与えられる。ゲート信号ＧＣ１ａ～ＧＣ４ａは、それぞれゲート回路７１～７４に与えられる。ゲート信号ＧＣ１ｂ～ＧＣ４ｂは、それぞれゲート回路７１～７４に与えられる。ゲート回路７１～７４は、それぞれゲート信号ＧＣ１～ＧＣ４を駆動回路６２に出力する。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされている場合には、ゲート信号ＧＣ１ａ～ＧＣ４ａがそれぞれゲート回路７１～７４を通過してゲート信号ＧＣ１～ＧＣ４となる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされている場合には、ゲート信号ＧＣ１ｂ～ＧＣ４ｂがそれぞれゲート回路７１～７４を通過してゲート信号ＧＣ１～ＧＣ４となる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされている場合に、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされたときには、所定時間Ｔｃだけゲート信号ＧＣ１ａ～ＧＣ４ａ，ＧＣ１ｂ～ＧＣ４ｂがゲート回路７１～７４によって一旦遮断された後に、ゲート信号ＧＣ１ｂ～ＧＣ４ｂがそれぞれゲート回路７１～７４を通過してゲート信号ＧＣ１～ＧＣ４となる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされている場合に、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされたときには、所定時間Ｔｃだけゲート信号ＧＣ１ａ～ＧＣ４ａ，ＧＣ１ｂ～ＧＣ４ｂがゲート回路７１～７４によって一旦遮断された後に、ゲート信号ＧＣ１ａ～ＧＣ４ａがそれぞれゲート回路７１～７４を通過してゲート信号ＧＣ１～ＧＣ４となる。
　図７は、ゲート回路７１の構成を示す回路ブロック図である。図７において、ゲート回路７１は、ワンショットパルス発生回路８１，８２、ゲート回路８３，８４、およびＯＲゲート８５を含む。
　ワンショットパルス発生回路８１は、選択指令信号ＳＥ１Ａに応答して信号φ８１を出力する。選択指令信号ＳＥ１ＡがＬレベルにされている場合には、信号φ８１はＬレベルにされている。選択指令信号ＳＥ１ＡがＬレベルからＨレベルに立ち上げられた場合には、信号φ８１は所定時間ＴｃだけＨレベルにされた後にＬレベルにされる。選択指令信号ＳＥ１ＡがＨレベルからＬレベルに立ち下げられた場合には、信号φ８１は直ぐにＬレベルにされる。
　ワンショットパルス発生回路８２は、選択指令信号ＳＥ１Ｂに応答して信号φ８２を出力する。選択指令信号ＳＥ１ＢがＬレベルにされている場合には、信号φ８２はＬレベルにされている。選択指令信号ＳＥ１ＢがＬレベルからＨレベルに立ち上げられた場合には、信号φ８２は所定時間ＴｃだけＨレベルにされた後にＬレベルにされる。選択指令信号ＳＥ１ＢがＨレベルからＬレベルに立ち下げられた場合には、信号φ８２は直ぐにＬレベルにされる。
　ゲート回路８３は、ゲート信号ＧＣ１ａ、選択指令信号ＳＥ１Ａ、および信号φ８１を受けて信号φ８３を出力する。選択指令信号ＳＥ１ＡがＨレベルにされ、かつ信号φ８１がＬレベルである場合には、ゲート信号ＧＣ１ａがゲート回路８３を通過して信号φ８３となる。選択指令信号ＳＥ１ＡがＬレベルにされている場合には、ゲート信号ＧＣ１ａはゲート回路８３によって遮断され、信号φ８３はＬレベルに固定される。また、信号φ８１がＨレベルである場合には、ゲート信号ＧＣ１ａはゲート回路８３によって遮断され、信号φ８３はＬレベルに固定される。
　ゲート回路８４は、ゲート信号ＧＣ１ｂ、選択指令信号ＳＥ１Ｂ、および信号φ８２を受けて信号φ８４を出力する。選択指令信号ＳＥ１ＢがＨレベルにされ、かつ信号φ８２がＬレベルである場合には、ゲート信号ＧＣ１ｂがゲート回路８４を通過して信号φ８４となる。選択指令信号ＳＥ１ＢがＬレベルにされている場合には、ゲート信号ＧＣ１ｂはゲート回路８４によって遮断され、信号φ８４はＬレベルに固定される。また、信号φ８２がＨレベルである場合には、ゲート信号ＧＣ１ｂはゲート回路８４によって遮断され、信号φ８４はＬレベルに固定される。ＯＲゲート８５は、信号φ８３，φ８４の論理和信号をゲート信号ＧＣ１として出力する。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされている場合には、ゲート信号ＧＣ１ｂがゲート回路８４によって遮断され、ゲート信号ＧＣ１ａがゲート回路８３およびＯＲゲート８５を通過してゲート信号ＧＣ１となる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされている場合には、ゲート信号ＧＣ１ａがゲート回路８３によって遮断され、ゲート信号ＧＣ１ｂがゲート回路８４およびＯＲゲート８５を通過してゲート信号ＧＣ１となる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされている場合に、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされたときには、ゲート信号ＧＣ１ａがゲート回路８３によって遮断される。また、ワンショットパルス発生回路８２によって信号φ８２が所定時間ＴｃだけＨレベルに立ち上げられ、所定時間Ｔｃだけゲート信号ＧＣ１ｂがゲート回路８４によって一旦遮断された後に、ゲート信号ＧＣ１ｂがゲート回路８４およびＯＲゲート８５を通過してゲート信号ＧＣ１となる。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされている場合に、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされたときには、ゲート信号ＧＣ１ｂがゲート回路８４によって遮断される。また、ワンショットパルス発生回路８１によって信号φ８１が所定時間ＴｃだけＨレベルに立ち上げられ、所定時間Ｔｃだけゲート信号ＧＣ１ａがゲート回路８３によって一旦遮断された後に、ゲート信号ＧＣ１ａがゲート回路８３およびＯＲゲート８５を通過してゲート信号ＧＣ１となる。
　図８は、図６に示したゲート回路７１，７３の効果および問題点を説明するためのタイムチャートである。図８において、（Ａ）～（Ｄ）はそれぞれゲート信号ＧＣ１ａ，ＧＣ３ａ，ＧＣ１ｂ，ＧＣ３ｂの波形を示し、（Ｅ），（Ｆ）はそれぞれ選択指令信号ＳＥ１Ａ，ＳＥ１Ｂの波形を示し、（Ｇ），（Ｈ）はそれぞれワンショットパルス信号φ８１，φ８２の波形を示している。ゲート信号ＧＣ１ａ，ＧＣ３ａ，ＧＣ１ｂ，ＧＣ３ｂの各々は、ＰＷＭ（Pulse　Width　Modulation）信号である。
　ゲート信号ＧＣ１ａとゲート信号ＧＣ３ａは、互いに相補な信号である。ゲート信号ＧＣ１ａ，ＧＣ３ａがゲート信号ＧＣ１，ＧＣ３として駆動回路６２（図５）に与えられている場合、ゲート信号ＧＣ１ａ，ＧＣ３ａがそれぞれＨレベルおよびＬレベルであるときには、スイッチング素子５１（図５）が導通状態にされるとともにスイッチング素子５３（図５）が非導通状態にされる。また、ゲート信号ＧＣ１ａ，ＧＣ３ａがそれぞれＬレベルおよびＨレベルであるときには、スイッチング素子５１が非導通状態にされるとともにスイッチング素子５３が導通状態にされる。
　同様に、ゲート信号ＧＣ１ｂとゲート信号ＧＣ３ｂは、互いに相補な信号である。ゲート信号ＧＣ１ｂ，ＧＣ３ｂがゲート信号ＧＣ１，ＧＣ３として駆動回路６２に与えられている場合、ゲート信号ＧＣ１ｂ，ＧＣ３ｂがそれぞれＨレベルおよびＬレベルであるときには、スイッチング素子５１が導通状態にされるとともにスイッチング素子５３が非導通状態にされる。また、ゲート信号ＧＣ１ｂ，ＧＣ３ｂがそれぞれＬレベルおよびＨレベルであるときには、スイッチング素子５１が非導通状態にされるとともにスイッチング素子５３が導通状態にされる。
　制御装置７によって生成されるゲート信号ＧＣ１ａ，ＧＣ３ａの位相と、制御装置８によって生成されるゲート信号ＧＣ１ｂ，ＧＣ３ｂの位相とは、理想的には一致しているが、実際には若干ずれる。図８では、ゲート信号ＧＣ１ａ，ＧＣ３ａの位相がゲート信号ＧＣ１ｂ，ＧＣ３ｂの位相よりも若干遅れている場合が示されている。このため、ゲート信号ＧＣ１ａとゲート信号ＧＣ３ｂの両方がＨレベルになる期間（時刻ｔ１～ｔ３）が存在する。
　初期状態（時刻ｔ０）では、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされており、ゲート信号ＧＣ１ａ，ＧＣ３ａがゲート信号ＧＣ１，ＧＣ３として駆動回路６２（図５）に与えられているものとする。また、時刻ｔ１と時刻ｔ３の間の時刻ｔ２において、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルに切り換えられたものとする。
　このような場合において、選択指令信号ＳＥ１Ａ，ＳＥ１Ｂの切換に応答して、直ぐにゲート信号ＧＣ１，ＧＣ２をゲート信号ＧＣ１ａ，ＧＣ３ａからゲート信号ＧＣ１ｂ，ＧＣ３ｂに切り換えると、スイッチング素子５１がまだ導通状態であるのにスイッチング素子５３が導通状態になる恐れがある。スイッチング素子５１，５３が同時に導通状態になると、コンデンサ５５の端子間がスイッチング素子５１，５３によって短絡され、過電流が流れてスイッチング素子５１，５３などが破損する恐れがある。
　これに対してゲート回路７１では、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルに切り換えられると、ワンショットパルス発生回路８２の出力信号φ８２が所定時間ＴｃだけＨレベルになり、所定時間Ｔｃだけゲート信号ＧＣ１，ＧＣ３がともにＬレベルにされ、スイッチング素子５１，５３が非導通状態にされる。したがって、スイッチング素子５１，５３が同時に導通状態になることが防止される。ゲート回路７２，７３，７４の各々は、ゲート回路７１と同様の構成であるので、その説明は繰り返さない。
　なお、本実施の形態では、ゲート回路７１～７４により、選択指令信号ＳＥ１Ａ，ＳＥ１Ｂのレベルを切り換える時に所定時間Ｔｃだけ全てのゲート信号ＧＣ１～ＧＣ４をＬレベルに固定する。したがって、スイッチング素子５１，５３（またはスイッチング素子５２，５４）が同時に導通状態になることを防止することができる反面、所定時間Ｔｃだけスイッチング素子５１～５４のＰＷＭ制御が停止されることとなる。
　このため、選択指令信号ＳＥ１Ａ，ＳＥ１Ｂのレベルの切換を任意のタイミングで行なうと、所定時間Ｔｃだけスイッチング素子５１～５４のＰＷＭ制御が停止され、交流電流Ｉｕｖの波形が歪む恐れがある。しかし、本実施の形態では、交流電流Ｉｕｖがゼロクロス点を通るときに選択指令信号ＳＥ１Ａ，ＳＥ１Ｂのレベルを切り換えるので、交流電流Ｉｕｖの波形歪を十分に小さく抑制することができる。
　図６に戻って、ＯＲゲート７５は、制御装置７，８からのゲートブロック信号ＧＢａ，ＧＢｂの論理和信号をゲートブロック信号ＧＢとして駆動回路６２に出力する。ＯＲゲート７６は、制御装置７，８からのゲートデブロック信号ＤＥＢａ，ＤＥＢｂの論理和信号をゲートデブロック信号ＤＥＢとして駆動回路６２に出力する。ＯＲゲート７７は、導通指令信号ＳＯＮａ，ＳＯＮｂの論理和信号を導通指令信号ＳＯＮとして駆動回路６２に出力する。
　なお、制御装置７，８からのゲート信号ＧＣ１ａ，ＧＣ１ｂの論理和信号をゲート信号ＧＣ１とすることはできない。図８で示したように、ゲート信号ＧＣ１ａの位相とゲート信号ＧＣ１ｂの位相とがずれている場合には、ゲート信号ＧＣ１のパルス幅が拡がってしまい、正確にＰＷＭ制御をすることができないからである。
　次に、図１～図８に示した電力変換装置１００の動作について説明する。ここでは、説明の簡単化を図るために、アームＡ１に関連する動作のみについて説明する。今、操作部６（図１）を用いて制御装置７が選択され、選択信号ＳＥがＬレベルにされているものとする。選択信号ＳＥがＬレベルにされているので、選択指令部１１，２１（図２）によって選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされる。
　制御部１０（図２）は、選択信号ＳＥのレベルに関係なく、アームＡ１を制御するための制御信号ＣＮＴ１Ａを生成する。制御部２０（図２）は、選択信号ＳＥのレベルに関係なく、アームＡ１を制御するための制御信号ＣＮＴ１Ｂを生成する。制御信号ＣＮＴ１Ａ，ＣＮＴ１Ｂおよび選択指令信号ＳＥ１Ａ，ＳＥ１Ｂは、アームＡ１の各単位変換器５に含まれるＩ／Ｆ回路６１（図５）に与えられる。
　Ｉ／Ｆ回路６１は、選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＨレベルおよびＬレベルにされているので、制御信号ＣＮＴ１Ａを通過させる。制御信号ＣＮＴ１Ａに含まれるゲート信号ＧＣ１ａ～ＧＣ４ａがＩ／Ｆ回路６１を通過してゲート信号ＧＣ１～ＧＣ４となる。駆動回路６２は、ゲート信号ＧＣ１～ＧＣ４に従ってスイッチング素子５１～５４を駆動させる。
　次に、操作部６（図１）を用いて制御装置８が選択され、選択信号ＳＥがＬレベルからＨレベルに立ち上げられたものとする。選択信号ＳＥがＬレベルからＨレベルに立ち上げられると、選択指令部１１，２１により、アームＡ１に流れる交流電流Ｉｕｖがゼロクロス点を通るときに、選択指令信号ＳＥ１ＡがＨレベルからＬレベルに立ち下げられるとともに、選択指令信号ＳＥ１ＢがＬレベルからＨレベルに立ち上げられる（図４の時刻ｔ２）。
　選択指令信号ＳＥ１Ａ，ＳＥ１ＢがそれぞれＬレベルおよびＨレベルにされると、ゲート回路７１～７４（図６）は、所定時間Ｔｃ（図８）だけゲート信号ＧＣ１ａ～ＧＣ４ａ，ＧＣ１ｂ～ＧＣ４ｂの通過を遮断した後に、ゲート信号ＧＣ１ｂ～ＧＣ４ｂを通過させる。ゲート回路７１～７４を通過したゲート信号ＧＣ１ｂ～ＧＣ４ｂは、駆動回路６２に与えられる。駆動回路６２は、ゲート信号ＧＣ１～ＧＣ４に従ってスイッチング素子５１～５４を駆動させる。
　以上のように、本実施の形態では、選択信号ＳＥのレベルが切換えられた場合には、交流電流Ｉｕｖの絶対値がしきい値電流ＩＴＨよりも小さくなったときに、選択指令信号ＳＥ１Ａ，ＳＥ１Ｂのレベルを切り換えてゲート信号ＧＣ１～ＧＣ４を切り換える。したがって、ゲート信号ＧＣ１～ＧＣ４の切換時における交流電流Ｉｕｖの波形歪を小さく抑制することができる。
　図９は、実施の形態の比較例の要部を示す回路ブロック図であって、図２と対比される図である。図９を参照して、この比較例は、電力変換装置１００の制御装置７，８を制御装置７Ａ，８Ａで置換したものである。制御装置７Ａは、制御装置７の選択指令部１１～１３をインバータ９１～９３で置換したものである。制御装置８Ａは、制御装置８の選択指令部２１～２３をバッファ９４～９６で置換したものである。
　選択信号ＳＥは、インバータ９１～９３およびバッファ９４～９６の各々に与えられる。インバータ９１～９３の出力信号は選択指令信号ＳＥ１Ａ～ＳＥ３Ａとなり、バッファ９４～９６の出力信号は選択指令信号ＳＥ１Ｂ～ＳＥ３Ｂとなる。
　図１０は、図９で示した比較例の問題点を説明するためのタイムチャートであって、図４と対比される図である。図１０において、（Ａ）は三相交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの波形を示し、（Ｂ）は選択信号ＳＥの波形を示し、（Ｃ）～（Ｅ）はそれぞれ選択指令信号ＳＥ１Ａ～ＳＥ３Ａの波形を示し、（Ｆ）～（Ｈ）はそれぞれ選択指令信号ＳＥ１Ｂ～ＳＥ３Ｂの波形を示している。
　ある時刻ｔ０において、選択信号ＳＥがＬレベルにされているものとする。選択信号ＳＥがＬレベルにされている場合には、インバータ９１～９３によって選択指令信号ＳＥ１Ａ～ＳＥ３ＡがＨレベルにされるとともに、バッファ９４～９６によって選択指令信号ＳＥ１Ｂ～ＳＥ３ＢがＬレベルにされる。この場合、制御装置７からのゲート信号ＧＣ１ａ～ＧＣ４ａがゲート回路７１～７４（図６）を通過して駆動回路６２に与えられ、駆動回路６２によってスイッチング素子５１～５４が駆動される。
　ある時刻ｔ１において、選択信号ＳＥがＬレベルからＨレベルに立ち上げられると、インバータ９１～９３によって選択指令信号ＳＥ１Ａ～ＳＥ３ＡがＬレベルにされるとともに、バッファ９４～９６によって選択指令信号ＳＥ１Ｂ～ＳＥ３ＢがＨレベルにされる。選択指令信号ＳＥ１Ａ～ＳＥ３Ａ，ＳＥ１Ｂ～ＳＥ３Ｂのレベルが切換えられると、ゲート回路７１～７４（図６）によって所定時間Ｔｃだけゲート信号ＧＣ１ａ～ＧＣ４ａ，ＧＣ１ｂ～ＧＣ４ｂが一旦遮断された後、ゲート信号ＧＣ１ｂ～ＧＣ４ｂがゲート回路７１～７４を通過して駆動回路６２に与えられ、駆動回路６２によってスイッチング素子５１～５４が駆動される。
　この比較例では、選択信号ＳＥのレベルが切換えられた場合には、直ぐに選択指令信号ＳＥ１Ａ，ＳＥ１Ｂ，…のレベルを切り換えてゲート信号ＧＣ１～ＧＣ４を切り換える。したがって、交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕがゼロクロス点を通るときにゲート信号ＧＣ１～ＧＣ４を切り換える実施の形態に比べ、図１０（Ａ）に示すように、交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの波形歪が大きくなる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　電力系統、Ｓ１～Ｓ７　スイッチ、２，３　変圧器、Ｒ１～Ｒ３　限流抵抗器、ＵＬ，ＶＬ，ＷＬ　交流ライン、Ｃ１～Ｃ３　変流器、Ｌ１～Ｌ３　リアクトル、Ａ１～Ａ３　アーム、６　操作部、７，８　制御装置、１０，２０　制御部、１１～１３，２１～２３　選択指令部、３１，４１　絶対値検出器、３２，４２　比較器、３３，９１～９３　インバータ、３４，４３，８３，８４　ＡＮＤゲート、３５，４４　フリップフロップ、５０　主回路、５１～５４　スイッチング素子、Ｄ１～Ｄ４　ダイオード、５５　コンデンサ、６０　制御回路、６１　Ｉ／Ｆ回路、６２　駆動回路、６３　スイッチ操作回路、６４　限流抵抗回路、６５　電源、７１～７４　ゲート回路、７５～７７，８５　ＯＲゲート、８１，８２　ワンショットパルス発生回路、９４～９６　バッファ、１００　電力変換装置。

Claims (6)

  1. 　コンデンサと、
    　前記コンデンサと交流電源との間で電力を授受する電力変換器と、
    　前記交流電源と前記電力変換器との間に流れる交流電流の瞬時値を検出する電流検出器と、
    　それぞれ第１および第２の制御信号を出力する第１および第２の制御部と、
    　前記第１および第２の制御信号のうちの選択された制御信号を通過させるゲート回路と、
    　前記ゲート回路を通過した制御信号に基づいて前記電力変換器を駆動させる駆動回路とを備え、
    　前記ゲート回路は、
    　前記第１の制御信号を通過させている場合に前記第２の制御信号が選択されたときには、前記電流検出器によって検出される前記交流電流の瞬時値の絶対値が予め定められた値よりも減少したことに応じて、前記第１の制御信号を遮断するとともに前記第２の制御信号を通過させる、電力変換装置。
  2. 　前記ゲート回路は、
    　前記第２の制御信号を通過させている場合に前記第１の制御信号が選択されたときには、前記電流検出器によって検出される前記交流電流の瞬時値の絶対値が前記予め定められた値よりも減少したことに応じて、前記第２の制御信号を遮断するとともに前記第１の制御信号を通過させる、請求項１に記載の電力変換装置。
  3. 　前記ゲート回路は、
    　前記第１の制御信号を遮断するとともに前記第２の制御信号を通過させる場合には、前記第１の制御信号を遮断してから予め定められた時間が経過した後に前記第２の制御信号を通過させ、
    　前記第２の制御信号を遮断するとともに前記第１の制御信号を通過させる場合には、前記第２の制御信号を遮断してから前記予め定められた時間が経過した後に前記第１の制御信号を通過させる、請求項２に記載の電力変換装置。
  4. 　前記第１および第２の制御信号のうちの所望の制御信号を選択する選択部をさらに備える、請求項２に記載の電力変換装置。
  5. 　各々が前記コンデンサ、前記電力変換器、および前記駆動回路を含む複数の単位変換器を備え、
    　前記複数の単位変換器に含まれる複数の前記電力変換器はカスケード接続され、
    　前記電流検出器は、前記交流電源とカスケード接続された複数の前記電力変換器との間に流れる交流電流の瞬時値を検出する、請求項１に記載の電力変換装置。
  6. 　各々が前記複数の単位変換器を含む３個のアームを備え、
    　前記３個のアームはデルタ接続されており、
    　前記交流電源は電力系統であり、
    　前記電力変換装置は、前記電力系統の無効電力を補償する無効電力補償装置として使用される、請求項５に記載の電力変換装置。
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