WO2021025299A1 - 표시 장치 - Google Patents

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WO2021025299A1
WO2021025299A1 PCT/KR2020/008672 KR2020008672W WO2021025299A1 WO 2021025299 A1 WO2021025299 A1 WO 2021025299A1 KR 2020008672 W KR2020008672 W KR 2020008672W WO 2021025299 A1 WO2021025299 A1 WO 2021025299A1
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layer
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connection
sensing
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PCT/KR2020/008672
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원병희
박준형
신호식
신재민
주혜진
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삼성디스플레이 주식회사
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the present invention relates to a display device, and to a stretchable display device capable of deforming a shape.
  • the display device provides information to a user by displaying various images on a display screen.
  • a display device displays information within an assigned screen.
  • flexible display devices including flexible display panels having flexibility have been developed. Unlike a rigid display device, the flexible display device can be folded, rolled, bent or stretched. A flexible display device whose shape can be changed in various ways can be carried without being restricted to an existing screen size, so that user convenience can be improved. Further, since the shape of the display device is easily deformed, the display device can be easily installed on mounting surfaces having various shapes regardless of the shape of the mounting surface.
  • An object of the present invention is to provide a display device with improved touch reliability.
  • the display device includes a display panel displaying an image and an input sensing layer directly disposed on the display panel and including sensing patterns and connection patterns, and the display panel includes a first island part , A base layer comprising a second island portion spaced apart from the first island portion, and a connection portion having a shape extending along a first direction and connecting the first island portion and the second island portion, the first island portion A first pixel disposed above, a second pixel disposed on the second island part, signal wires disposed on the connection part and electrically connected to the first pixel and the second pixel, a second pixel covering the first pixel 1 cover part, a second cover part covering the second pixel, and a connection cover part disposed on the signal wires, and each of the sensing patterns is disposed on the first cover part and the second cover part.
  • Each of the first cover part and the second cover part includes a first inorganic layer, an organic layer disposed on the first inorganic layer, and a second inorganic layer covering the organic layer, and the first sensing line pattern is the It may be disposed on the second inorganic layer.
  • Each of the first cover part and the second cover part may further include a light blocking layer disposed between the second inorganic layer and the first sensing line pattern.
  • connection cover part may include a first connection inorganic layer extending from the first inorganic layer and a second connection inorganic layer extending from the second inorganic layer and disposed on the first connection inorganic layer.
  • connection cover portion may further include a connection shielding layer disposed on the second connection inorganic layer and extending from the light shielding layer.
  • Each of the first cover portion and the second cover portion is a first color filter layer disposed on the second inorganic layer, a second color filter layer disposed on the second inorganic layer and adjacent to the first color filter layer, and the second color filter layer. 2 disposed on the inorganic layer and further comprising a third color filter layer adjacent to the second color filter layer, and the first detection line pattern is disposed on the first color filter layer, the second color filter layer, and the third color filter layer Can be.
  • connection cover part includes a first compensation layer including the same material as the first color filter layer, a second compensation layer including the same material as the second color filter layer, and a third layer including the same material as the third color filter layer.
  • a compensation layer may be included, and the second sensing line pattern may be disposed on the third compensation layer.
  • connection cover part may further include a light blocking layer disposed between the third compensation layer and the second sensing line pattern.
  • Each of the first cover part and the second cover part further includes a light blocking layer disposed between the first sensing line pattern and the first to third color filter layers, and openings may be defined in the light blocking layer.
  • Each of the first cover part and the second cover part may further include a light blocking layer covering the first sensing line pattern.
  • Each of the first and second cover parts includes a first inorganic layer, a second inorganic layer disposed directly on the first inorganic layer, a first color filter layer disposed on the second inorganic layer, and the second inorganic layer.
  • a second color filter layer disposed on the first color filter layer, and a third color filter layer disposed on the second inorganic layer and adjacent to the second color filter layer, and the first detection line pattern It may be disposed on the first color filter layer, the second color filter layer, and the third color filter layer.
  • Each of the first cover part and the second cover part may further include a light blocking layer disposed between the first to third color filter layers of the first sensing line pattern.
  • Each of the first cover part and the second cover part may further include a light blocking layer covering the first sensing line pattern.
  • Each of the first cover part and the second cover part includes a first inorganic layer, a first organic layer disposed on the first inorganic layer, a second inorganic layer covering the first organic layer, and the second inorganic layer.
  • a second organic layer and a third inorganic layer covering the second organic layer may be included, and the first sensing line pattern may be disposed on the third inorganic layer.
  • the second sensing line pattern includes a first sub sensing layer connected to the first sensing line pattern, and a second sub sensing layer disposed on a layer different from the first sub sensing layer, and the first sub sensing layer And the second sub sensing layer may be electrically connected.
  • the detection patterns include first detection patterns and second detection patterns
  • the connection patterns include a first connection pattern connected to the first detection patterns adjacent to each other and a second connection connected to the second detection patterns adjacent to each other
  • a pattern is included
  • the input sensing layer may further include a sensing insulating layer disposed between the first connection pattern and the second connection pattern.
  • the first sub-sensing layer includes the same material as the first connection pattern
  • the second sub-sensing layer includes the same material as the second connection pattern
  • the sensing insulating layer includes the first sub-sensing layer and It may extend into a region between the second sub sensing layers.
  • the input sensing layer may further include a light absorbing layer disposed on at least some of the sensing patterns and the connection patterns.
  • the display device includes a display panel displaying an image and an input sensing layer directly disposed on the display panel and including sensing patterns and connection patterns
  • the display panel includes a first island part , A second island part, and a base layer including a connection part connecting the first island part and the second island part, a first pixel disposed on the first island part, and a second pixel disposed on the second island part , Signal lines disposed on the connection part and electrically connected to the first pixel and the second pixel, a first cover part disposed on the first pixel and covering the first pixel, and disposed on the second pixel And a second cover part covering the second pixel, and a connection cover part disposed on the signal lines, each of the sensing patterns being a first cover part and a first cover part disposed on the second cover part A sensing line pattern and a second sensing line pattern disposed on the connection cover part and connected to the first sensing line pattern, and each of the first and second cover parts includes a color filter layer, and
  • connection portion has a shape extending from the first island portion toward the second island portion along a first direction, and the connection portion includes a first region and a second region having a shape extending along the first direction, , The first region is spaced apart from the first island part and the second island part in a second direction crossing the first direction with the second region interposed therebetween, and the second sensing line pattern is formed on a plane. It may overlap with the first region and be spaced apart from the second region.
  • the input sensing layer is directly disposed on the display panel.
  • the gap between the input sensing layer and the cathode may be greater than or equal to a predetermined distance by the cover part. Therefore, the touch sensitivity and accuracy of the input sensing layer can be improved.
  • the stress applied to the sensing line pattern may be reduced by adjusting the position of the sensing line pattern of the input sensing layer disposed on the connection part connecting the island parts.
  • the sensing line pattern since the sensing line pattern is provided to have a stacked structure including a plurality of conductive layers, the probability that the sensing line pattern is disconnected may be reduced.
  • FIG. 1A is a perspective view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 1B is a perspective view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 illustrates an environment in which a display device according to an embodiment of the present invention is used
  • FIG 3 is a schematic cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 4 is a plan view of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 5 is a plan view of an input sensing layer according to an embodiment of the present invention.
  • 6A is a cross-sectional view taken along line II′ of FIG. 5.
  • 6B is a cross-sectional view taken along line II′ of FIG. 5.
  • 6C is a cross-sectional view taken along line II′ of FIG. 5.
  • FIG. 7 is an enlarged plan view illustrating a portion of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 8 is a plan view illustrating a partial configuration of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 9 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 10 is a cross-sectional view taken along line III-III' of FIG. 7.
  • FIG. 11 is a cross-sectional view taken along line III-III' of FIG. 7.
  • FIG. 13 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 14 is a cross-sectional view taken along line II-II' of FIG. 7.
  • 15 is a cross-sectional view taken along line III-III' of FIG. 7.
  • 16 is a cross-sectional view taken along line II-II' of FIG. 7.
  • 17 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 19 is a plan view illustrating an area corresponding to XX' of FIG. 5.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element. Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • 1A is a perspective view of a display device according to an exemplary embodiment of the present invention.
  • 1B is a perspective view of a display device according to an exemplary embodiment of the present invention.
  • the display device DD may be a stretchable display device.
  • the shape of the display device DD may be variously modified.
  • the display device DD may extend in various directions.
  • the display device DD may extend in various directions on a plane defined by the first direction DR1 and the second direction DR2.
  • the shape of the display device DD may be deformed by an external force.
  • the display device DD may extend in a direction protruding from the display surface.
  • the display device DD may extend in a direction protruding from a plane defined by the first direction DR1 and the second direction DR2.
  • the display device DD can be installed on a mounting surface having various shapes.
  • the display device DD may be installed on an outer wall or an inner wall of a curved building.
  • the display device DD may be installed on a curved mounting surface inside the vehicle.
  • FIG. 2 illustrates an environment in which a display device according to an embodiment of the present invention is used
  • the display devices DDa, DDb, and DDc may be stretchable display devices.
  • the display devices DDa, DDb, and DDc may be mounted inside a vehicle.
  • the display devices DDa, DDb, and DDc are a display device DDa that displays various information necessary for driving a vehicle, an air conditioner, a heater, an audio, and a display device DDb for operating various systems such as air circulation. ), and a display device DDC that displays a rear image.
  • the mounting surface of the vehicle on which the display devices DDa, DDb, and DDc are installed may have a curved line.
  • the display devices DDa, DDb, and DDc may be deformed in shape corresponding to the shape of the curved mounting surface. Accordingly, the display devices DDa, DDb, and DDc can be easily installed on mounting surfaces having various shapes.
  • FIG 3 is a schematic cross-sectional view of a display device according to an exemplary embodiment of the present invention.
  • the display device DD may include a display panel DP and an input sensing layer ISL.
  • the display panel DP may display an image.
  • the display panel DP may be a light-emitting display panel, and is not particularly limited.
  • the display panel DP may be an organic light emitting display panel, a quantum dot light emitting display panel, a micro LED display panel, a nano LED display panel, or the like.
  • the emission layer of the organic light emitting display panel may include an organic light emitting material.
  • the emission layer of the quantum dot light emitting display panel may include a quantum dot and/or a quantum rod.
  • the light emitting layer of the micro LED display panel may include a micro LED.
  • the emission layer of the nano LED display panel may include a nano-sized LED.
  • the input sensing layer ISL may acquire coordinate information of an external input (eg, a touch event).
  • the input sensing layer ISL may detect an external input using a mutual cap method or a self cap method.
  • the input sensing layer ISL may sense an external input using a mutual cap method and a self cap method.
  • FIG. 4 is a plan view of a display panel according to an exemplary embodiment of the present invention.
  • the display panel DP may include a display area DA and a non-display area NDA on a plane.
  • the non-display area NDA may be defined along the edge of the display area DA.
  • the display panel DP may include a driving circuit SD, signal lines SGL, display pads D-PD, and pixels PX.
  • the signal wires SGL may include scan wires SL, emission control wires ECL, data wires DL, and power wires PL. In FIG. 4, only one scan line SL, one light emission control line ECL, one data line DL, and one power line PL are illustrated.
  • the driving circuit SD may be disposed in the non-display area NDA.
  • the driving circuit SD may be electrically connected to the scan wirings SL and the emission control wirings ECL.
  • the driving circuit SD may include, for example, a first driving circuit connected to the scan wires SL and a second driving circuit connected to the emission control wires ECL.
  • the first driving circuit may generate a scan signal and output the scan signal to the scan lines SL.
  • the second driving circuit may generate a light emission control signal and output the light emission control signal to the emission control lines ECL.
  • the data lines DL may be electrically connected to the display pads D-PD disposed in the non-display area NDA.
  • the display panel DP may further include a data driving circuit coupled to the display pads D-PD in the form of a chip on film (COF) or chip on plastic (COP). I can. However, this is exemplary, and in another embodiment of the present invention, the data driving circuit may be integrated in the non-display area NDA.
  • COF chip on film
  • COP chip on plastic
  • the power electrode ES may be disposed in the non-display area NDA.
  • the power electrode ES may have a shape extending along the first direction DR1.
  • the power wires PL may be connected to the power electrode ES to provide a power signal to the pixel PX.
  • FIG. 5 is a plan view of an input sensing layer according to an embodiment of the present invention.
  • the input sensing layer ISL may include a sensing area SA and a non-sensing area NSA on a plane.
  • the non-sensing area NSA may be defined along the edge of the sensing area SA.
  • the sensing area SA may correspond to the display area DA (refer to FIG. 4 ), and the non-sensing area NSA may correspond to the non-display area NDA (see FIG. 4 ).
  • the input sensing layer ISL may include sensing patterns SE, connection patterns CNE, sensing wires SSL, and sensing pads S-PD.
  • the sensing patterns SE and the connection patterns CNE may be disposed in the sensing area SA, and the sensing wires SSL and the sensing pads S-PD may be disposed in the non-sensing area NSA. I can.
  • the sensing patterns SE may include first sensing patterns SE1 and second sensing patterns SE2. In FIG. 5, in order to clarify the classification, the first detection patterns SE1 are displayed darker than the second detection patterns SE2.
  • the connection patterns CNE may include first connection patterns CE1 and second connection patterns CE2.
  • the sensing wires SSL may include first sensing wires SL1 and second sensing wires SL2.
  • the first sensing patterns SE1 may be arranged along the first direction DR1.
  • Each of the first connection patterns CE1 may be connected to two adjacent first detection patterns SE1 in a first direction DR1.
  • the second sensing patterns SE2 may be arranged along the second direction DR2.
  • Each of the second connection patterns CE2 may be connected to two adjacent second sensing patterns SE2 in the second direction DR2.
  • One first connection pattern CE1 and one second connection pattern CE2 may insulately cross each other.
  • the first sensing patterns SE1 and the first connection patterns CE1 arranged along the first direction DR1 may constitute a first sensing electrode ISE1.
  • the second sensing patterns SE2 and the second connection patterns CE2 arranged along the second direction DR2 may constitute a second sensing electrode ISE2.
  • Each of the first sensing electrode ISE1 and the second sensing electrode ISE2 may be provided in plural.
  • Each of the first sensing electrodes ISE1 extends along the first direction DR1 and may be arranged along the second direction DR2.
  • Each of the second sensing electrodes ISE2 extends along the second direction DR2 and may be arranged along the first direction DR1.
  • Each of the first sensing wires SL1 is connected to each of the first sensing electrodes ISE1 in a one-to-one correspondence
  • each of the second sensing wires SL2 is connected to each of the second sensing electrodes ISE2 in a one-to-one correspondence.
  • the first sensing wires SL1 and the second sensing wires SL2 may be electrically connected to the sensing pads S-PD.
  • 6A is a cross-sectional view taken along line II′ of FIG. 5.
  • the input sensing layer ISL may be directly disposed on the display panel DP. That is, that the input sensing layer ISL is directly disposed on the display panel DP may mean that a separate adhesive layer/adhesive member for bonding the input sensing layer ISL and the display panel DP is not disposed. . In other words, it may mean that the input sensing layer ISL is formed on the base surface provided by the display panel DP through a continuous process.
  • the input sensing layer ISL may further include a sensing insulating layer ILS disposed between the first connection pattern CE1 and the second connection pattern CE2.
  • the first connection pattern CE1 may be disposed on the display panel DP, and the sensing insulating layer ILS may cover the first connection pattern CE1.
  • the second connection pattern CE2 is disposed on the first connection pattern CE1 and may be spaced apart from the first connection pattern CE1 and the second connection pattern CE2 by the sensing insulating layer ILS.
  • the first sensing patterns SE1 and the second sensing patterns SE2 (refer to FIG. 5) may be disposed on the sensing insulating layer ILS.
  • the sensing insulating layer ILS may be provided in an island-shaped pattern.
  • the sensing insulating layer ILS may be provided only in a region where the first connection pattern CE1 and the second connection pattern CE2 intersect.
  • the first connection pattern CE1, the first detection patterns SE1, and the second detection patterns SE2 (refer to FIG. 5) may be directly disposed on the display panel DP.
  • Each of the first connection pattern CE1, the second connection pattern CE2, the first detection patterns SE1, and the second detection patterns SE2 may include a metal material.
  • the first connection pattern CE1, the second connection pattern CE2, the first detection patterns SE1, and the second detection patterns SE2 may include silver or copper. have.
  • 6B is a cross-sectional view taken along line II′ of FIG. 5.
  • a light absorbing layer BCL may be further disposed on the second connection pattern CE2, the first detection patterns SE1, and the second detection patterns SE2 (see FIG. 5 ).
  • the light absorbing layer BCL may include a black nickel plated layer or a black chromium plated layer, but the material constituting the light absorbing layer BCL is not limited thereto.
  • Reflectivity of light incident from the outside may be reduced by the light absorption layer BCL. Accordingly, the display quality of the display device DD (refer to FIG. 1A) may be further improved.
  • the light absorbing layer BCL is not shown in embodiments to be described below, the light absorbing layer BCL may be additionally applied.
  • 6C is a cross-sectional view taken along line II′ of FIG. 5.
  • first sensing patterns SE1 and second sensing patterns SE2 may be disposed under the sensing insulating layer ILS.
  • the second connection pattern CE2, the first detection patterns SE1, and the second detection patterns SE2 may be directly disposed on the display panel DP, and the first connection pattern ( CE1) may be disposed on the sensing insulating layer ISL.
  • the first sensing patterns SE1 may be electrically connected through a contact hole penetrating the first connection pattern CE1 and the sensing insulating layer ILS.
  • FIG. 7 is an enlarged plan view illustrating a portion of a display panel according to an exemplary embodiment of the present invention.
  • 8 is a plan view illustrating a partial configuration of a display panel according to an exemplary embodiment of the present invention.
  • the display panel DP may include a base layer BL.
  • the base layer BL may include island portions IP1, IP2, IP3, IP4 and connection portions CP1, CP2, CP3, and CP4 extending from the island portions IP1, IP2, IP3, and IP4, respectively.
  • island portions IP1, IP2, IP3, and IP4 of the island portions IP1, IP2, IP3, and IP4 are illustrated as an example.
  • the first island part IP1 is spaced apart from the second island part IP2 in the first direction DR1
  • the third island part IP3 is spaced apart in the first island part IP1 and the second direction DR2.
  • the fourth island portion IP4 may be spaced apart from the second island portion IP2 in the second direction DR2.
  • connection parts CP1, CP2, CP3, and CP4 may extend from each of the first to fourth island parts IP1, IP2, IP3, and IP4.
  • IP1, IP2, IP3, and IP4 may extend from each of the first to fourth island parts IP1, IP2, IP3, and IP4.
  • a description will be made based on the first island part IP1.
  • the connection parts CP1, CP2, CP3, and CP4 may include a first connection part CP1, a second connection part CP2, a third connection part CP3, and a fourth connection part CP4.
  • the first connection part CP1 may extend along the first direction DR1 from the first island part IP1.
  • the first connection part CP1 may connect the first island part IP1 and the second island part IP2.
  • the second connection part CP2 may extend along the second direction DR2 from the first island part IP1.
  • the second connection part CP2 may be connected to an island part (not shown) disposed on the first island part IP1.
  • the third connection part CP3 may extend along the first direction DR1 from the first island part IP1.
  • the third connection part CP3 may be connected to an island part (not shown) disposed on the left side of the first island part IP1.
  • the fourth connection part CP4 may extend along the second direction DR2 from the first island part IP1.
  • the fourth connection part CP4 may be connected to the third island part IP3.
  • First pixels PAR-1, PAB-1, and PAG-1 are disposed on the first island part IP1, and second pixels PAR-2 and PAB-2 are disposed on the second island part IP2.
  • PAG-2) is disposed, third pixels PAR-3, PAB-3, and PAG-3 are disposed on the third island part IP3, and fourth pixels are disposed on the fourth island part IP4.
  • PAR-4, PAB-4, PAG-4) can be deployed.
  • a first cover part is disposed on the first pixels PAR-1, PAB-1, and PAG-1, and a second cover part is disposed on the second pixels PAR-2, PAB-2, and PAG-2, A third cover part may be disposed on the third pixels PAR-3, PAB-3, and PAG-3, and a fourth cover part may be disposed on the fourth pixels PAR-4, PAB-4, and PAG-4. have. Description of the first to fourth cover parts will be described in detail below.
  • Signal wires DL, PL, SL, and ECL may be disposed on the first to fourth connection parts CP1, CP2, CP3, and CP4.
  • first connection part CP1 and the third connection part CP3 having a shape extending along the first direction DR1
  • the scan wire SL, the emission control wire ECL, and the power wire PL The data line DL and the power line PL may be disposed on the second connection part CP2 and the fourth connection part CP4 having a shape extending along the second direction DR2.
  • this is illustrated by way of example, and the arrangement relationship of signal lines may be changed according to pixel design.
  • a first connection cover part is disposed on the first connection part CP1, a second connection cover part is disposed on the second connection part CP2, a third connection cover part is disposed on the third connection part CP3, and the fourth connection part CP4 ) On the fourth connection cover may be disposed. Description of the first to fourth connection cover portions will be described in detail below.
  • the area BB' shown in FIG. 7 may overlap the area AA' shown in FIG. 5.
  • Each of the sensing patterns SE1 and SE2 may overlap dozens of island portions.
  • one first detection pattern SE1 may overlap with dozens of island portions arranged in a rhombus shape on a plane.
  • the first to fourth island portions IP1, IP2, IP3, and IP4 shown in FIG. 7 may overlap one first detection pattern SE1.
  • the first sensing pattern SE1 may include a first sensing line pattern SEL1 and a second sensing line pattern SEL2.
  • the first sensing line pattern SEL1 may be disposed on the first to fourth cover parts, and the second sensing line pattern SEL2 may be disposed on the first to fourth connection cover parts. That is, on a plane, the first sensing line pattern SEL1 overlaps the first to fourth island portions IP1, IP2, IP3, and IP4, and the second sensing line pattern SEL2 includes the first to fourth connection portions ( CP1, CP2, CP3, CP4) can be overlapped.
  • the second sensing line pattern SEL2 may be disposed to be spaced apart from the first to fourth island portions IP1, IP2, IP3, and IP4. It will be described based on the first connection part CP1.
  • the first connection part CP1 may have a shape extending along the first direction DR1.
  • the first connection part CP1 may be disposed along the first direction DR1 from the first island part IP1.
  • the first connection part CP1 may connect the first island part IP1 and the second island part IP2 in the first direction DR1.
  • the first connection part CP1 may include a first area ARa and a second area ARb having a shape extending along the first direction DR1.
  • a length of the first connection part CP1 in the first direction DR1 may be greater than a length of the first connection part CP1 in the second direction DR2.
  • the first area ARa and the second area ARb may be adjacent to each other in the second direction DR2.
  • the second area ARb may be defined between the first area ARa and the first island part IP1 and between the first area ARa and the second island part IP2.
  • the first island portion IP1 and the first area ARa are spaced apart in the second direction DR2
  • the second area ARb is the first island portion IP1 and the first area ARa.
  • the second island portion IP2 and the first area ARa are spaced apart in the second direction DR2
  • the second area ARb is between the second island portion IP2 and the first area ARa.
  • the second sensing line pattern SEL2 may overlap the first region ARa and non-overlap the second region ARb.
  • the island portions IP1, IP2, IP3, IP4 may be rotated in a certain direction, and accordingly, the distance between adjacent connection portions (LT) can happen.
  • a tensile stress may be applied to the second regions ARb of each of the first to fourth connection parts CP1, CP2, CP3, and CP4.
  • the second sensing line pattern SEL2 is disposed on the first area ARa that receives relatively little tensile stress. Accordingly, even if the shape of the display device DD (refer to FIG. 1A) is deformed, the probability that the second sensing line pattern SEL2 is disconnected or that a crack occurs in the second sensing line pattern SEL2 may be reduced.
  • the first connection part CP1 has been described as being divided into a first area ARa and a second area ARb, but the first area ARa and the second area ARb are physically It is not distinct. That is, the first area ARa and the second area ARb are not physically separated components, and the first area ARa and the second area ARb may be provided integrally.
  • 9 is a cross-sectional view taken along line II-II' of FIG. 7. 9 illustrates a cross-sectional view of the third island portion IP3.
  • the first island portion IP1, the second island portion IP2, and the fourth island portion IP4 may also be understood with reference to the contents described below.
  • the base layer BL may include a synthetic resin film.
  • the synthetic resin layer may include a thermosetting resin.
  • the synthetic resin layer may be a polyimide resin layer, and the material is not particularly limited.
  • the synthetic resin layer may include at least one of acrylic resin, methacrylic resin, polyisoprene, vinyl resin, epoxy resin, urethane resin, cellulose resin, siloxane resin, polyamide resin, and perylene resin.
  • the base layer BL may be composed of a single layer or a plurality of layers.
  • At least one inorganic layer is disposed on the upper surface of the base layer BL.
  • the inorganic layer may include at least one of aluminum oxide, titanium oxide, silicon oxide silicon oxynitride, zirconium oxide, and hafnium oxide.
  • the inorganic layer may be formed in multiple layers.
  • the multilayered inorganic layers may constitute a barrier layer (BRL) and/or a buffer layer (BFL) to be described later.
  • the barrier layer BRL and the buffer layer BFL may be selectively disposed.
  • the barrier layer BRL prevents foreign substances from entering from the outside.
  • the barrier layer BRL may include a silicon oxide layer and a silicon nitride layer. Each of these may be provided in plurality, and silicon oxide layers and silicon nitride layers may be alternately stacked.
  • the buffer layer BFL may be disposed on the barrier layer BRL.
  • the buffer layer BFL improves the bonding force between the base layer BL and the semiconductor pattern and/or the conductive pattern.
  • the buffer layer BFL may include a silicon oxide layer and a silicon nitride layer. The silicon oxide layer and the silicon nitride layer may be alternately stacked.
  • the first pixel PAR-3, the second pixel PAB-3, and the third pixel PAG-3 may be disposed on the buffer layer BFL.
  • the first pixel PAR-3 may include a first pixel circuit and a first light emitting element EML1 electrically connected to the first pixel circuit.
  • the second pixel PAB-3 may include a second pixel circuit and a second light emitting element EML2 electrically connected to the second pixel circuit.
  • the third pixel PAG-3 may include a third pixel circuit and a third light emitting element EML3 electrically connected to the third pixel circuit.
  • Each of the first pixel circuit, the second pixel circuit, and the third pixel circuit may include at least one transistor and at least one capacitor.
  • FIG. 9 a cross-sectional view of a partial configuration of each of the first pixel circuit, the second pixel circuit, and the third pixel circuit is illustrated.
  • the first transistor TR-1 of the first pixel circuit may include an active (AA), a source (SS), a drain (DR), and a gate (GT). Descriptions of the second transistor TR-2 of the second pixel circuit and the third transistor TR-3 of the third pixel circuit are omitted.
  • Semiconductor patterns SS, AA, and DD are disposed on the buffer layer BFL.
  • the semiconductor patterns SS, AA, and DD directly disposed on the buffer layer BFL may include a silicon semiconductor, a polysilicon semiconductor, or an amorphous silicon semiconductor.
  • the semiconductor patterns SS, AA, and DD have different electrical properties depending on whether they are doped.
  • the semiconductor pattern may include a doped region and a non-doped region.
  • the doped region may be doped with an N-type dopant or a P-type dopant.
  • the P-type transistor includes a doped region doped with a P-type dopant.
  • the doped region has a higher conductivity than the non-doped region, and substantially serves as an electrode or a signal line.
  • the non-doped region substantially corresponds to the active (or channel) of the transistor.
  • a portion of the semiconductor patterns SS, AA, and DD may be the active AA of the first transistor TR-1, and the other portion may be the source SS or the drain of the first transistor TR-1.
  • DR connection signal line (or connection electrode).
  • the first insulating layer 10 is disposed on the buffer layer BFL and covers the semiconductor patterns SS, AA, and DD.
  • the first insulating layer 10 may be an inorganic layer and/or an organic layer, and may have a single layer or multilayer structure.
  • the first insulating layer 10 may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon oxynitride, zirconium oxide, and hafnium oxide.
  • the first insulating layer 10 may be a single layer of silicon oxide layer.
  • the inorganic layer to be described later may include at least one of the aforementioned materials.
  • the gate GT may be disposed on the first insulating layer 10.
  • the gate GT may be a part of the metal pattern. On a plane, the gate GT may overlap the active AA. In the process of doping the semiconductor pattern, the gate GT may function as a mask.
  • the second insulating layer 20 is disposed on the first insulating layer 10 and may cover the gate GT.
  • the second insulating layer 20 may be an inorganic layer and/or an organic layer, and may have a single layer or multilayer structure. In this embodiment, the second insulating layer 20 may be a single layer of silicon oxide.
  • the third insulating layer 30 covers a portion of the second insulating layer 20 and may extend toward the first to fourth connection portions CP1, CP2, CP3, and CP4.
  • the third insulating layer 30 may be an organic layer, and may have a single layer or multilayer structure.
  • the third insulating layer 30 may be a single-layer polyimide resin layer.
  • the third insulating layer 30 is an acrylic resin, a methacrylic resin, a polyisoprene, a vinyl resin, an epoxy resin, a urethane resin, a cellulose resin, a siloxane resin, a polyamide resin, and It may contain at least any one of perylene-based resins.
  • the organic layer to be described later may include at least one of the above-described materials.
  • the upper electrode UE may be disposed on the second insulating layer 20.
  • the upper electrode UE may overlap the gate GT.
  • the upper electrode UE may be a part of a metal pattern or a doped semiconductor pattern.
  • the upper electrode UE overlapping a portion of the gate GT may define a capacitor. In an embodiment of the present invention, the upper electrode UE may be omitted.
  • the fourth insulating layer 40 is disposed on the second insulating layer 20 and may cover the upper electrode UE.
  • the fourth insulating layer 40 may be an inorganic layer.
  • the fifth insulating layer 50 may be disposed on the fourth insulating layer 40.
  • the fifth insulating layer 50 may be an organic layer, and may have a single layer or multilayer structure.
  • the fifth insulating layer 50 may extend toward the first to fourth connection portions CP1, CP2, CP3, and CP4.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may be disposed on the fifth insulating layer 50. Each of the first connection electrode CNE1 and the second connection electrode CNE2 may pass through the insulating layers 10, 20, 40, and 50 to be electrically connected to the first transistor TR-1.
  • the sixth insulating layer 60 is disposed on the fifth insulating layer 50, and may cover the first connection electrode CNE1 and the second connection electrode CNE2.
  • the sixth insulating layer 60 may be an inorganic layer, and may have a single layer or multilayer structure.
  • the seventh insulating layer 70 may be disposed on the sixth insulating layer 60.
  • the seventh insulating layer 70 may be an organic layer.
  • the seventh insulating layer 70 may extend toward the first to fourth connection portions CP1, CP2, CP3, and CP4.
  • the first light-emitting device EML1, the second light-emitting device EML2, and the third light-emitting device EML3 may be disposed on the seventh insulating layer 70.
  • the first light emitting device EML1 includes a first anode AE1, a first light emitting layer EL1, and a cathode CE
  • the second light emitting device EML2 includes a second anode AE2 and a second light emitting layer.
  • the third light emitting device EML3 may include a third anode AE3, a third light emitting layer EL3, and a cathode CE.
  • the first anode AE1 may pass through the sixth and seventh insulating layers 60 and 70 to be electrically connected to the first transistor TR-1.
  • the second anode AE2 may pass through the sixth and seventh insulating layers 60 and 70 to be electrically connected to the second transistor TR-2.
  • the third anode AE3 may pass through the sixth and seventh insulating layers 60 and 70 to be electrically connected to the third transistor TR-3.
  • the pixel defining layer PDL may be disposed on the seventh insulating layer 70. Openings exposing the first to third anodes AE1, AE2, and AE3 may be defined in the pixel defining layer PDL. Shapes of the openings on a plane may correspond to shapes of the third pixels PAR-3, PAB-3, and PAG-3 shown in FIG. 7.
  • the first emission layer EL1 is disposed on the first anode AE1, and the first emission layer EL1 may provide red light.
  • the second emission layer EL2 is disposed on the second anode AE2, the second emission layer EL2 may provide blue light, and the third emission layer EL3 is disposed on the third anode AE3.
  • the emission layer EL3 may provide green light.
  • the patterned first to third light emitting layers EL1, EL2, and EL3 are illustrated as an example, but the present invention is not limited thereto.
  • the first to third emission layers EL1, EL2, and EL3 may be connected to each other to be commonly disposed in the first to third pixels PAR-1, PAB-1, and PAG-1. In this case, the first to third emission layers EL1, EL2, and EL3 may generate white light or blue light.
  • the first to third light emitting layers EL1, EL2, and EL3 may have a multilayer structure.
  • the cathode CE may be disposed on the first to third emission layers EL1, EL2, and EL3.
  • an electronic control layer may be disposed between the cathode CE and the first to third emission layers EL1, EL2, and EL3, and the first to third anodes AE1, AE2, and AE3
  • a hole control layer may be disposed between the first to third light emitting layers EL1, EL2, and EL3.
  • the cover part CP may be disposed on the cathode CE.
  • the cover part CP shown in FIG. 9 may correspond to the first cover part, the second cover part, the third cover part, and the fourth cover part mentioned in FIG. 7.
  • the cover part CP includes a first inorganic layer 110, an organic layer 120, a second inorganic layer 130, a first color filter layer 140, a second color filter layer 150, and a third color filter layer 160. , And a light blocking layer 170 may be included.
  • the first inorganic layer 110 may be disposed on the cathode CE.
  • the organic layer 120 may be disposed on the first inorganic layer 110.
  • the second inorganic layer 130 is disposed on the organic layer 120 and may cover the organic layer 120.
  • the first inorganic layer 110 and the second inorganic layer 130 may include a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, an aluminum oxide layer, etc., and are not particularly limited thereto. Does not.
  • the organic layer 120 may include an acrylic organic layer, and is not particularly limited.
  • the first inorganic layer 110 and the second inorganic layer 130 protect the first to third light emitting layers EL1, EL2, and EL3 from moisture/oxygen, and the organic layer 120 is removed from foreign substances such as dust particles.
  • the first to third light emitting layers EL1, EL2, and EL3 may be protected.
  • the first color filter layer 140, the second color filter layer 150, and the third color filter layer 160 may be disposed on the second inorganic layer 130.
  • the second color filter layer 150 may be adjacent to the first color filter layer 140
  • the third color filter layer 160 may be adjacent to the second color filter layer 150.
  • the first color filter layer 140 may overlap the first anode AE1 and the first emission layer EL1.
  • the second color filter layer 150 may overlap the second anode AE2 and the second emission layer EL2.
  • the third color filter layer 160 may overlap the third anode AE3 and the third emission layer EL3.
  • the first color filter layer 140 may be a red color filter layer
  • the second color filter layer 150 may be a blue color filter layer
  • the third color filter layer 160 may be a green color filter layer.
  • the light blocking layer 170 may be disposed on the second inorganic layer 130, the first color filter layer 140, the second color filter layer 150, and the third color filter layer 160.
  • First to third openings OP-1, OP-2, and OP-3 may be defined in the light blocking layer 170.
  • the first opening OP-1 is defined on the first color filter layer 140
  • the second opening OP-2 is defined on the second color filter layer 150
  • the third opening OP-3 is 3 It may be defined on the color filter layer 160.
  • the light blocking layer 170 may be disposed on the second inorganic layer 130.
  • the first color filter layer 140, the second color filter layer 150, and the third color filter layer 160 include a first opening OP-1, a second opening OP-2, and a third opening OP-3. ) Can be placed above each.
  • a first sensing line pattern SEL1 may be disposed on the light blocking layer 170.
  • the first detection line pattern SEL1 includes a first boundary BD1 between the first color filter layer 140 and the second color filter layer 150 and between the second color filter layer 150 and the third color filter layer 160. It may be disposed on the second boundary BD2.
  • a sensing insulating layer may be further disposed.
  • the sensing insulating layer ILS may be disposed under the first sensing line pattern SEL1.
  • the sensing insulating layer ILS may be disposed on the first sensing line pattern SEL1.
  • the distance between the first sensing line pattern SEL1 and the cathode CE may be maintained by a predetermined distance or more by the cover part CP. That is, even if the input sensing layer (ISL, see FIG. 3) is directly disposed on the display panel DP (see FIG. 3) in the display device DD (see FIG.
  • the first detection line pattern Since the distance between the SEL1 and the cathode CE is maintained over a predetermined distance, touch sensitivity and accuracy may be improved.
  • the predetermined distance may be 4 micrometers or more, and may be 7 micrometers or more according to characteristics of a material.
  • 10 is a cross-sectional view taken along line III-III' of FIG. 7. 10 illustrates a cross-sectional view of a region including the first connection part CP1.
  • BFL buffer layer
  • SGP wiring part
  • CCP connection cover part
  • the wiring unit SGP may include a plurality of insulating layers 30-1, 50-1 and 70-1 and signal wirings SL, ECL, and PL.
  • the first insulating layer 30-1 may be disposed on the buffer layer BFL.
  • the first insulating layer 30-1 may be an organic layer, and may have a single layer or multilayer structure.
  • the first insulating layer 30-1 may be a layer connected to the third insulating layer 30 described in FIG. 9. That is, the third insulating layer 30 may extend above the first connection part CP1 to form the first insulating layer 30-1.
  • At least some of the signal lines SL, ECL, and PL may be disposed on the first insulating layer 30-1.
  • the scan wires SL and the emission control wire ECL may be disposed on the first insulating layer 30-1.
  • the second insulating layer 50-1 is disposed on the first insulating layer 30-1 and may cover the scan wirings SL and the emission control wiring ECL.
  • the second insulating layer 50-1 may be an organic layer, and may have a single layer or multilayer structure.
  • the second insulating layer 50-1 may be a layer connected to the fifth insulating layer 50 described in FIG. 9.
  • signal lines SL, ECL, and PL may be disposed on the second insulating layer 50-1.
  • the power wiring PL may be disposed on the second insulating layer 50-1.
  • the third insulating layer 70-1 is disposed on the second insulating layer 50-1 and may cover the power wiring PL.
  • the third insulating layer 70-1 may be an organic layer, and may have a single layer or multilayer structure.
  • the third insulating layer 70-1 may be a layer connected to the seventh insulating layer 70 described in FIG. 9.
  • the cathode CE may be disposed on the third insulating layer 70-1.
  • connection cover part CCP may be disposed on the cathode CE.
  • the connection cover part CCP shown in FIG. 10 may correspond to the first connection cover part, the second connection cover part, the third connection cover part, and the fourth connection cover part mentioned in FIG. 7.
  • connection cover part includes a first connection inorganic layer 110-1, a second connection inorganic layer 130-1, a first compensation layer 140-1, a second compensation layer 150-1, and 3 may include a compensation layer 160-1 and a connection light blocking layer 170-1.
  • the first connection inorganic layer 110-1 may be disposed on the cathode CE.
  • the first connecting inorganic layer 110-1 may extend from the first inorganic layer 110.
  • the second connection inorganic layer 130-1 may be disposed on the first connection inorganic layer 110-1.
  • the second connection inorganic layer 130-1 may extend from the second inorganic layer 130.
  • the first compensation layer 140-1 may be disposed on the second connection inorganic layer 130-1.
  • the first compensation layer 140-1 includes the same material as the first color filter layer 140 and may be formed through the same process.
  • the second compensation layer 150-1 may be disposed on the first compensation layer 140-1.
  • the second compensation layer 150-1 includes the same material as the second color filter layer 150 and may be formed through the same process.
  • the third compensation layer 160-1 may be disposed on the second compensation layer 150-1.
  • the third compensation layer 160-1 includes the same material as the third color filter layer 160 and may be formed through the same process.
  • connection blocking layer 170-1 may be disposed on the third compensation layer 160-1.
  • the connection blocking layer 170-1 may extend from the light blocking layer 170.
  • the second sensing line pattern SEL2 may be disposed on the connection blocking layer 170-1.
  • the second sensing line pattern SEL2 may be disposed on the first area ARa to overlap the first area ARa on a plane.
  • the second sensing line pattern SEL2 may be non-overlapping with the second area ARb on a plane.
  • the second sensing line pattern SEL2 on a plane may be spaced apart from the second area ARb.
  • the tensile stress generated in the second area ARb may be greater than the tensile stress generated in the first area ARa.
  • Tensile stress can cause cracks or breaks in the wiring.
  • the probability of occurrence of a crack in the second sensing line pattern SEL2 and the second sensing line pattern SEL2 The probability of this disconnection can be reduced.
  • the distance between the second sensing line pattern SEL2 and the cathode CE is maintained by a predetermined distance or more by the connection cover part CCP, touch sensitivity and accuracy may be improved.
  • the first sensing line pattern SEL1 and the second sensing line pattern SEL2 may be connected to each other. According to an embodiment of the present invention, a step difference between the upper surface of the connection cover part CCP and the upper surface of the cover part CP may be reduced. Accordingly, the probability that the first sensing line pattern SEL1 and the second sensing line pattern SEL2 are disconnected may be reduced.
  • connection cover part may be omitted.
  • the first compensation layer 140-1, the second compensation layer 150-1, the third compensation layer 160-1, and the connection light blocking layer 170-1 of the connection cover part (CCP) At least one or more of them may be omitted.
  • FIG. 11 is a cross-sectional view taken along line III-III' of FIG. 7.
  • FIG. 11 portions different from those of FIG. 10 are described, and the same reference numerals are used for the same components as those of the components described in FIG. 11, and descriptions thereof are omitted.
  • the second sensing line pattern SEL2a may include a first sub sensing layer SEL2-1 and a second sub sensing layer SEL2-2.
  • the second sub-sensing layer SEL2-2 may be disposed on a layer different from the first sub-sensing layer SEL2-1, and the second sub-sensing layer SEL2-2 is the first sub-sensing layer SEL2. -1) and can be electrically connected.
  • the second sensing line pattern SEL2a may be provided to have a stacked structure including a plurality of conductive layers. In this case, even if a disconnection occurs in one of the two layers, an electrical signal can be transmitted to the other layer, thereby improving product reliability.
  • FIG. 12 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 12 portions different from those of FIG. 9 are described, and the same reference numerals are used for the same components as those of the components described in FIG. 9, and descriptions thereof will be omitted.
  • the cover part CPa may be disposed on the cathode CE.
  • the cover part CPa may include a first inorganic layer 110, an organic layer 120, and a second inorganic layer 130.
  • the first inorganic layer 110 may be disposed on the cathode CE.
  • the organic layer 120 may be disposed on the first inorganic layer 110.
  • the second inorganic layer 130 is disposed on the organic layer 120 and may cover the organic layer 120.
  • the first sensing line pattern SEL1 may be disposed on the second inorganic layer 130. On a plane, the first sensing line pattern SEL1 may overlap the pixel defining layer PDL. An interval between the first sensing line pattern SEL1 and the cathode CE may be equal to or greater than a predetermined distance by the organic layer 120.
  • the predetermined distance may be 4 micrometers or more and 7 micrometers or less. However, the predetermined distance is not limited to an example value. That is, even if the input sensing layer ISL (see FIG. 3) is directly disposed on the display panel DP (see FIG. 3) in the display device DD (see FIG. 1), the first sensing line pattern ( Since the distance between the SEL1) and the cathode CE is maintained over a predetermined distance, touch sensitivity and accuracy may be improved.
  • FIG. 13 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 13 parts different from those of FIG. 9 will be described, and the same reference numerals are used for the same components as those described in FIG. 9, and descriptions thereof will be omitted.
  • the cover part CPb may be disposed on the cathode CE.
  • the cover part CPb may include a first inorganic layer 110, a first organic layer 120, a second inorganic layer 130, a second organic layer 121, and a third inorganic layer 131.
  • the first inorganic layer 110 may be disposed on the cathode CE.
  • the first organic layer 120 may be disposed on the first inorganic layer 110.
  • the second inorganic layer 130 is disposed on the first organic layer 120 and may cover the first organic layer 120.
  • the second organic layer 121 may be disposed on the second inorganic layer 130.
  • the third inorganic layer 131 is disposed on the second organic layer 121 and may cover the second organic layer 121.
  • the first sensing line pattern SEL1 may be disposed on the third inorganic layer 131. On a plane, the first sensing line pattern SEL1 may overlap the pixel defining layer PDL.
  • the gap between the first sensing line pattern SEL1 and the cathode CE may be greater than or equal to a predetermined distance by the first organic layer 120 and the second organic layer 121.
  • the predetermined distance may be 4 micrometers or more and 7 micrometers or less. However, the predetermined distance is not limited to an example value.
  • FIG. 14 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 14 portions different from those of FIGS. 9 and 12 will be described, and the same reference numerals are used for the same components as those described in FIGS. 9 and 12, and descriptions thereof will be omitted.
  • the cover part CPc may be disposed on the cathode CE.
  • the cover part CPc may include a first inorganic layer 110, an organic layer 120, a second inorganic layer 130, and a light blocking layer 170.
  • the first sensing line pattern SEL1 may be disposed on the light blocking layer 170.
  • FIG. 15 is a cross-sectional view taken along line III-III' of FIG. 7.
  • FIG. 15 portions different from those of FIG. 11 are described, and the same reference numerals are used for the same components as those of the components described in FIG. 11, and descriptions thereof are omitted.
  • connection cover part CCPa may be disposed on the cathode CE.
  • the connection cover part CCP may include a first connection inorganic layer 110-1, a second connection inorganic layer 130-1, and a connection light blocking layer 170-1.
  • the first connection inorganic layer 110-1 may be disposed on the cathode CE.
  • the first connecting inorganic layer 110-1 may extend from the first inorganic layer 110 (see FIG. 14 ).
  • the second connection inorganic layer 130-1 may be disposed on the first connection inorganic layer 110-1.
  • the second connecting inorganic layer 130-1 may extend from the second inorganic layer 130 (refer to FIG. 14 ).
  • the connection blocking layer 170-1 may be disposed on the second connection inorganic layer 130-1.
  • the connection blocking layer 170-1 may extend from the light blocking layer 170 (see FIG. 14 ).
  • the second sensing line pattern SEL2a may be disposed on the connection blocking layer 170-1.
  • the first cover parts CP1a, CP1b, and CP1c described with reference to FIGS. 12 to 14 may not include the color filter layers 140, 150, 160 (refer to FIG. 9 ).
  • the connection cover part CCPa may not include the first to third compensation layers 140-1, 150-1, and 160-1 (see FIG. 10 ).
  • FIG. 16 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 16 portions different from those of FIG. 9 are described, and the same reference numerals are used for the same components as those described in FIG. 9, and descriptions thereof will be omitted.
  • the cover part CPd may be disposed on the cathode CE.
  • the cover part CPd includes a first inorganic layer 110, a second inorganic layer 130, a first color filter layer 140, a second color filter layer 150, a third color filter layer 160, and a light blocking layer ( 170) may be included.
  • the first inorganic layer 110 may be disposed on the cathode CE.
  • the second inorganic layer 130 may be disposed on the first inorganic layer 110.
  • the first color filter layer 140, the second color filter layer 150, and the third color filter layer 160 may be disposed on the second inorganic layer 130.
  • the light blocking layer 170 covers the first color filter layer 140, the second color filter layer 150, and the third color filter layer 160, and the first to third openings OP- 1, OP-2, OP-3) can be defined.
  • the first sensing line pattern SEL1 may be disposed on the light blocking layer 170. On a plane, the first sensing line pattern SEL1 may overlap the pixel defining layer PDL. An interval between the first sensing line pattern SEL1 and the cathode CE may be equal to or greater than a predetermined distance by the first to third color filter layers 140, 150, and 160.
  • FIG. 17 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 17 parts different from those of FIG. 16 are described, and the same reference numerals are used for the same components as those of the components described in FIG. 16, and descriptions thereof will be omitted.
  • the cover part CPe may not include the light blocking layer 170 (see FIG. 16) as compared to the cover part CPd of FIG. 16. Accordingly, the first sensing line pattern SEL1 may be disposed on the first to third color filter layers 140, 150, and 160.
  • a light blocking layer 170a covering the first sensing line pattern SEL1 may be disposed on the first sensing line pattern SEL1. Accordingly, a phenomenon in which light incident from the outside is reflected by the first sensing line pattern SEL1 can be prevented.
  • FIG. 18 is a cross-sectional view taken along line II-II' of FIG. 7.
  • FIG. 18 portions different from those of FIG. 9 will be described, and the same reference numerals are used for the same components as those described in FIG. 9, and descriptions thereof will be omitted.
  • the cover part CPf may not include the light blocking layer 170a (refer to FIG. 16) as compared to the cover part CP of FIG. 9. Accordingly, the first sensing line pattern SEL1 may be disposed on the first to third color filter layers 140, 150, and 160.
  • a light blocking layer 170a covering the first sensing line pattern SEL1 may be disposed on the first sensing line pattern SEL1. Accordingly, a phenomenon in which light incident from the outside is reflected by the first sensing line pattern SEL1 can be prevented.
  • FIG. 19 is a plan view showing some of the components arranged in an area corresponding to XX′ of FIG. 5.
  • the base layer BL may include island portions IP and connection portions CPP.
  • the distance between the connection portions CPP adjacent to each other may increase.
  • the first detection pattern SE1, the second detection pattern SE2, and the second connection pattern CE2 may be disposed on the same layer.
  • the first detection pattern SE1, the second detection pattern SE2, and the second connection pattern CE2 may include the same material, and may be formed through the same process.
  • the first connection pattern CE1 (refer to FIG. 5) may be disposed on a layer different from the first detection pattern SE1, the second detection pattern SE2, and the second connection pattern CE2.
  • the second sensing pattern SE2 and the second connection pattern CE2 are connected to each other and may have an integral shape.
  • the first sensing pattern SE1 may be spaced apart from the second sensing pattern SE2 and the second connection pattern CE2.
  • Disconnection portions CLP may be defined between the first detection pattern SE1 and the second detection pattern SE2 and between the first detection pattern SE1 and the second connection pattern CE2.
  • the disconnection portions CLP may be provided by removing some of the metal patterns constituting the first detection pattern SE1, the second detection pattern SE2, and the second connection pattern CE2.
  • the positions of the disconnected portions CLP may be defined on the disconnected portions CLP.
  • the present invention is not limited thereto, and the disconnected portions CLP may be disposed on the island portions IP.
  • some of the disconnected portions CLP may be defined over the island portions IP, and another portion of the disconnected portions CLP may be defined over the connection portions CPP.
  • connection portions CPP may be regions whose shape is deformed in response to the shape deformation of the display panel DP (refer to FIG. 3 ).
  • the width of each of the disconnection portions CLP may increase or decrease as the shape of the connection portions CPP is deformed. That is, the spacing between the two patterns facing each other with the disconnected portions CLP therebetween may be changed.
  • the distance between the first detection pattern SE1 and the second connection pattern CE2 facing each other and the second detection pattern SE2 facing the first detection pattern SE1 in response to the deformation of the shape of the connection parts CPP The distance between them can be changed. Accordingly, the degree to which the shapes of the first detection pattern SE1, the second detection pattern SE2, and the second connection pattern CE2 itself are deformed in response to the shape deformation of the connection portions CPP may be reduced. As a result, stress applied to the first sensing pattern SE1, the second sensing pattern SE2, and the second connection pattern CE2 may be reduced.
  • the present invention relates to a stretchable display device, and has high industrial applicability because it is possible to provide an input sensing layer with improved touch sensitivity and accuracy and a reduced probability of disconnection in the stretchable display device.

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Abstract

표시 장치는 표시 패널 및 입력 감지층을 포함한다. 표시 패널은 제1 아일랜드부, 제2 아일랜드부, 및 연결부를 포함하는 베이스층을 포함한다. 입력 감지층의 감지 패턴들은 제1 아일랜드부 및 제2 아일랜드부 위에 배치된 제1 감지 라인 패턴 및 연결부 위에 배치된 제2 감지 라인 패턴을 포함한다. 연결부는 표시 장치의 형상이 변형됨에 따라 스트레스가 인가되는 영역이다. 제2 감지 라인 패턴은 연결부 내에서 상대적으로 스트레스가 적게 인가되는 영역 위에 배치된다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로, 형상의 변형이 가능한 스트레쳐블 표시 장치에 관한 것이다.
표시 장치는 표시화면에 다양한 이미지를 표시하여 사용자에게 정보를 제공한다. 일반적으로 표시 장치는 할당된 화면 내에서 정보를 표시한다. 최근 유연성을 갖는 플렉서블 표시 패널을 포함하는 플렉서블 표시 장치들이 개발되고 있다. 플렉서블 표시 장치는 리지드 표시 장치와 달리, 접거나 말거나 휘거나 늘릴 수 있다. 형상이 다양하게 변경될 수 있는 플렉서블 표시 장치는 기존의 화면 크기에 구애 받지 않고 휴대할 수 있어, 사용자 편의성이 향상될 수 있다. 또한, 표시 장치의 형상의 변형이 용이하기 때문에, 표시 장치는 실장 면의 형상에 구애 받지 않고 다양한 형상의 실장 면 상에 용이하게 설치될 수 있다.
본 발명은 터치 신뢰성이 향상된 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 패널 및 상기 표시 패널 위에 직접 배치되며, 감지 패턴들 및 연결 패턴들을 포함하는 입력 감지층을 포함하고, 상기 표시 패널은 제1 아일랜드부, 상기 제1 아일랜드부와 이격된 제2 아일랜드부, 및 상기 제1 아일랜드부 및 상기 제2 아일랜드부를 연결하며 제1 방향을 따라 연장된 형상을 가진 연결부를 포함하는 베이스층, 상기 제1 아일랜드부 위에 배치된 제1 화소, 상기 제2 아일랜드부 위에 배치된 제2 화소, 상기 연결부 위에 배치되어, 상기 제1 화소 및 상기 제2 화소에 전기적으로 연결된 신호 배선들, 상기 제1 화소를 커버하는 제1 커버부, 상기 제2 화소를 커버하는 제2 커버부, 및 상기 신호 배선들 위에 배치된 연결 커버부를 포함하고, 상기 감지 패턴들 각각은 상기 제1 커버부 및 상기 제2 커버부 위에 배치된 제1 감지 라인 패턴 및 상기 연결 커버부 위에 배치된 제2 감지 라인 패턴을 포함하고, 상기 연결부는 각각이 상기 제1 방향을 따라 연장된 형상을 가지며, 상기 제1 방향과 교차하는 제2 방향으로 서로 인접한 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역을 사이에 두고 상기 제1 아일랜드부 및 상기 제2 아일랜드부와 이격되고, 상기 제2 감지 라인 패턴은 상기 제1 영역 위에 배치될 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 제1 무기층, 상기 제1 무기층 위에 배치된 유기층, 및 상기 유기층을 커버하는 제2 무기층을 포함하고, 상기 제1 감지 라인 패턴은 상기 제2 무기층 위에 배치될 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제2 무기층과 상기 제1 감지 라인 패턴 사이에 배치된 차광층을 더 포함할 수 있다.
상기 연결 커버부는 상기 제1 무기층으로부터 연장된 제1 연결 무기층 및 상기 제2 무기층으로부터 연장되며 상기 제1 연결 무기층 위에 배치된 제2 연결 무기층을 포함할 수 있다.
상기 연결 커버부는 상기 제2 연결 무기층 위에 배치되며 상기 차광층으로부터 연장된 연결 차광층을 더 포함할 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제2 무기층 위에 배치된 제1 컬러필터층, 상기 제2 무기층 위에 배치되며, 상기 제1 컬러필터층과 인접한 제2 컬러필터층, 및 상기 제2 무기층 위에 배치되며, 상기 제2 컬러필터층과 인접한 제3 컬러필터층을 더 포함하고, 상기 제1 감지 라인 패턴은 상기 제1 컬러필터층, 상기 제2 컬러필터층, 및 상기 제3 컬러필터층 위에 배치될 수 있다.
상기 연결 커버부는 상기 제1 컬러필터층과 동일한 물질을 포함하는 제1 보상층, 상기 제2 컬러필터층과 동일한 물질을 포함하는 제2 보상층, 및 상기 제3 컬러필터층과 동일한 물질을 포함하는 제3 보상층을 포함하고, 상기 제2 감지 라인 패턴은 상기 제3 보상층 위에 배치될 수 있다.
상기 연결 커버부는 상기 제3 보상층과 상기 제2 감지 라인 패턴 사이에 배치된 차광층을 더 포함할 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴과 상기 제1 내지 제3 컬러필터층들 사이에 배치된 차광층을 더 포함하고, 상기 차광층에는 개구부들이 정의될 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴을 커버하는 차광층을 더 포함할 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 제1 무기층, 상기 제1 무기층 위에 직접 배치된 제2 무기층, 상기 제2 무기층 위에 배치된 제1 컬러필터층, 상기 제2 무기층 위에 배치되며, 상기 제1 컬러필터층과 인접한 제2 컬러필터층, 및 상기 제2 무기층 위에 배치되며, 상기 제2 컬러필터층과 인접한 제3 컬러 필터층을 포함하고, 상기 제1 감지 라인 패턴은 상기 제1 컬러필터층, 상기 제2 컬러필터층, 및 상기 제3 컬러필터층 위에 배치될 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴 상기 제1 내지 제3 컬러필터층들 사이에 배치된 차광층을 더 포함할 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴을 커버하는 차광층을 더 포함할 수 있다.
상기 제1 커버부 및 상기 제2 커버부 각각은 제1 무기층, 상기 제1 무기층 위에 배치된 제1 유기층, 상기 제1 유기층을 커버하는 제2 무기층, 상기 제2 무기층 위에 배치된 제2 유기층, 및 상기 제2 유기층을 커버하는 제3 무기층을 포함하고, 상기 제1 감지 라인 패턴은 상기 제3 무기층 위에 배치될 수 있다.
상기 제2 감지 라인 패턴은 상기 제1 감지 라인 패턴과 연결된 제1 서브 감지층, 및 상기 제1 서브 감지층과 상이한 층 상에 배치된 제2 서브 감지층을 포함하고, 상기 제1 서브 감지층 및 상기 제2 서브 감지층은 전기적으로 연결될 수 있다.
상기 감지 패턴들은 제1 감지 패턴들 및 제2 감지 패턴들을 포함하고, 상기 연결 패턴들은 서로 인접한 상기 제1 감지 패턴들에 연결된 제1 연결 패턴 및 서로 인접한 상기 제2 감지 패턴들에 연결된 제2 연결 패턴을 포함하고, 상기 입력 감지층은 상기 제1 연결 패턴 및 상기 제2 연결 패턴 사이에 배치된 감지 절연층을 더 포함할 수 있다.
상기 제1 서브 감지층은 상기 제1 연결 패턴과 동일한 물질을 포함하고, 상기 제2 서브 감지층은 상기 제2 연결 패턴과 동일한 물질을 포함하고, 상기 감지 절연층은 상기 제1 서브 감지층과 상기 제2 서브 감지층 사이의 영역으로 연장될 수 있다.
상기 입력 감지층은 상기 감지 패턴들 및 상기 연결 패턴들 중 적어도 일부 위에 배치된 흡광층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 패널 및 상기 표시 패널 위에 직접 배치되며, 감지 패턴들 및 연결 패턴들을 포함하는 입력 감지층을 포함하고, 상기 표시 패널은 제1 아일랜드부, 제2 아일랜드부, 및 상기 제1 아일랜드부 및 상기 제2 아일랜드부를 연결하는 연결부를 포함하는 베이스층, 상기 제1 아일랜드부 위에 배치된 제1 화소, 상기 제2 아일랜드부 위에 배치된 제2 화소, 상기 연결부 위에 배치되어, 상기 제1 화소 및 상기 제2 화소에 전기적으로 연결된 신호 배선들, 상기 제1 화소 위에 배치되며, 상기 제1 화소를 커버하는 제1 커버부, 상기 제2 화소 위에 배치되며, 상기 제2 화소를 커버하는 제2 커버부, 및 상기 신호 배선들 위에 배치된 연결 커버부를 포함하고, 상기 감지 패턴들 각각은 상기 제1 커버부 및 상기 제2 커버부 위에 배치된 제1 감지 라인 패턴 및 상기 연결 커버부 위에 배치되며, 상기 제1 감지 라인 패턴과 연결된 제2 감지 라인 패턴을 포함하고, 상기 제1 커버부 및 상기 제2 커버부 각각은 컬러필터층을 포함하고, 상기 연결 커버부는 보상층을 포함하고, 상기 보상층은 상기 컬러필터층과 동일한 물질을 포함할 수 있다.
상기 연결부는 제1 방향을 따라 상기 제1 아일랜드부로부터 상기 제2 아일랜드부를 향해 연장된 형상을 갖고, 상기 연결부는 상기 제1 방향을 따라 연장된 형상을 갖는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역을 사이에 두고 상기 제1 아일랜드부 및 상기 제2 아일랜드부와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제2 감지 라인 패턴은 평면 상에서 상기 제1 영역과 중첩하고, 상기 제2 영역과 이격될 수 있다.
본 발명의 실시예에 따르면, 스트레쳐블 표시 장치에서 입력 감지층은 표시 패널 위에 직접 배치된다. 입력 감지층과 캐소드 사이의 간격은 커버부에 의해 소정 거리 이상일 수 있다. 따라서, 입력 감지층의 터치 민감도 및 정확성이 향상될 수 있다.
또한, 본 발명의 실시예에 따르면, 아일랜드부들을 연결하는 연결부 위에 배치된 입력 감지층의 감지 라인 패턴의 위치를 조절하여, 감지 라인 패턴에 인가되는 스트레스를 감소시킬 수 있다. 또한, 감지 라인 패턴이 복수의 도전층들을 포함하는 적층 구조를 갖도록 제공함에 따라, 감지 라인 패턴이 단선될 확률을 감소시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 사용하는 환경에 대해서 도시한 것이다
도 3은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 6a는 도 5의 I-I'에 따른 단면도이다.
도 6b는 도 5의 I-I'에 따른 단면도이다.
도 6c는 도 5의 I-I'에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부분을 확대하여 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 9는 도 7의 II-II'에 따른 단면도이다.
도 10은 도 7의 III-III'에 따른 단면도이다.
도 11은 도 7의 III-III'에 따른 단면도이다.
도 12는 도 7의 II-II'에 따른 단면도이다.
도 13은 도 7의 II-II'에 따른 단면도이다.
도 14은 도 7의 II-II'에 따른 단면도이다.
도 15은 도 7의 III-III'에 따른 단면도이다.
도 16은 도 7의 II-II'에 따른 단면도이다.
도 17은 도 7의 II-II'에 따른 단면도이다.
도 18은 도 7의 II-II'에 따른 단면도이다.
도 19는 도 5의 XX'과 대응하는 영역을 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1a 및 도 1b를 참조하면, 표시 장치(DD)는 스트레쳐블 표시 장치일 수 있다. 이 경우, 표시 장치(DD)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(DD)는 다양한 방향으로 늘어날 수 있다.
도 1a에 도시된 바와 같이, 표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면 상에서 다양한 방향으로 늘어날 수 있다. 표시 장치(DD)의 형상 변형은 외부에서 인가되는 힘에 의해 이루어질 수 있다.
도 1b에서 도시된 바와 같이, 표시 장치(DD)는 표시면으로부터 돌출되는 방향으로 늘어날 수 있다. 예를 들어, 표시 장치(DD)는 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의된 평면으로부터 돌출하는 방향으로 늘어날 수 있다.
본 발명의 실시예에 따르면, 표시 장치(DD)의 형상이 용이하게 변형될 수 있기 때문에, 표시 장치(DD)는 다양한 형상을 갖는 실장 면 상에 설치될 수 있다. 예를 들어, 표시 장치(DD)는 굴곡을 갖는 건물의 외벽 또는 내벽 상에 설치될 수 있다. 또한, 표시 장치(DD)는 자동차 내부의 굴곡진 실장 면 상에 설치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 사용하는 환경에 대해서 도시한 것이다
도 2를 참조하면, 표시 장치들(DDa, DDb, DDc)은 스트레쳐블 표시 장치들일 수 있다. 표시 장치들(DDa, DDb, DDc)은 자동차 내부에 실장될 수 있다. 예를 들어, 표시 장치들(DDa, DDb, DDc)은 자동차 운전 시 필요한 각종 정보를 표시하는 표시 장치(DDa), 에어컨, 히터, 오디오, 및 공기 순환 등 각종 시스템을 조작하기 위한 표시 장치(DDb), 및 후방의 영상을 표시하여 주는 표시 장치(DDc)를 포함할 수 있다.
표시 장치들(DDa, DDb, DDc)이 설치되는 자동차의 실장 면은 굴곡을 가질 수 있다. 본 발명의 실시예에 따르면, 표시 장치들(DDa, DDb, DDc)은 굴곡진 실장 면의 형상에 대응하여 형상이 변형될 수 있다. 따라서, 표시 장치들(DDa, DDb, DDc)은 다양한 형상의 실장 면에 용이하게 설치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 입력 감지층(ISL)을 포함할 수 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 퀀텀닷 발광 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널 등일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및/또는 퀀텀로드 등을 포함할 수 있다. 마이크로 엘이디 표시 패널의 발광층은 마이크로 사이즈의 엘이디를 포함할 수 있다. 나노 엘이디 표시 패널의 발광층은 나노 사이즈의 엘이디를 포함할 수 있다.
입력 감지층(ISL)은 외부입력(예컨대, 터치 이벤트)의 좌표정보를 획득할 수 있다. 입력 감지층(ISL)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다. 또는, 입력 감지층(ISL)은 뮤추얼 캡 방식 및 셀프 캡 방식으로 외부 입력을 감지할 수도 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 패널(DP)은 평면 상에서 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 본 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
표시 패널(DP)은 구동 회로(SD), 신호 배선들(SGL), 표시 패드들(D-PD), 및 화소들(PX)을 포함할 수 있다. 신호 배선들(SGL)은 스캔 배선들(SL), 발광 제어 배선들(ECL), 데이터 배선들(DL), 및 전원 배선들(PL)을 포함할 수 있다. 도 4에서는 하나의 스캔 배선(SL), 하나의 발광 제어 배선(ECL), 하나의 데이터 배선(DL), 및 하나의 전원 배선(PL)에 대해서만 도시하였다.
구동 회로(SD)는 비표시 영역(NDA)에 배치될 수 있다. 구동 회로(SD)는 스캔 배선들(SL) 및 발광 제어 배선들(ECL)과 전기적으로 연결될 수 있다. 구동 회로(SD)는 예를 들어, 스캔 배선들(SL)과 연결된 제1 구동 회로 및 발광 제어 배선들(ECL)과 연결된 제2 구동 회로를 포함할 수 있다. 상기 제1 구동 회로는 스캔 신호를 생성하고, 이를 스캔 배선들(SL)로 출력할 수 있다. 상기 제2 구동 회로는 발광 제어 신호를 생성하고, 이를 발광 제어 배선들(ECL)로 출력할 수 있다.
데이터 배선들(DL)은 비표시 영역(NDA)에 배치된 표시 패드들(D-PD)에 전기적으로 연결될 수 있다. 표시 패널(DP)은 표시 패드들(D-PD)에 칩 온 필름(chip on film, COF), 또는 칩 온 플라스틱(chip on plastic, COP) 등의 형태로 결합된 데이터 구동회로를 더 포함할 수 있다. 하지만, 이는 예시적인 것으로 본 발명의 다른 실시예에서 데이터 구동회로는 비표시 영역(NDA) 에 집적화될 수도 있다.
전원 전극(ES)은 비표시 영역(NDA)에 배치될 수 있다. 전원 전극(ES)은 제1 방향(DR1)을 따라 연장된 형상을 가질 수 있다. 전원 배선들(PL)은 전원 전극(ES)과 연결되어 전원 신호를 화소(PX)로 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 5를 참조하면, 입력 감지층(ISL)은 평면 상에서 감지 영역(SA) 및 비감지 영역(NSA)을 포함할 수 있다. 본 실시예에서, 비감지 영역(NSA)은 감지 영역(SA)의 테두리를 따라 정의될 수 있다. 감지 영역(SA)은 표시 영역(DA, 도 4 참조)에 대응되고, 비감지 영역(NSA)은 비표시 영역(NDA, 도 4 참조)에 대응할 수 있다.
입력 감지층(ISL)은 감지 패턴들(SE), 연결 패턴들(CNE), 감지 배선들(SSL), 및 감지 패드들(S-PD)을 포함할 수 있다. 감지 패턴들(SE) 및 연결 패턴들(CNE)은 감지 영역(SA)에 배치될 수 있고, 감지 배선들(SSL) 및 감지 패드들(S-PD)은 비감지 영역(NSA)에 배치될 수 있다.
감지 패턴들(SE)은 제1 감지 패턴들(SE1) 및 제2 감지 패턴들(SE2)을 포함할 수 있다. 도 5에서는 구분을 명확히 하기 위해, 제1 감지 패턴들(SE1)을 제2 감지 패턴들(SE2)보다 어둡게 표시하였다. 연결 패턴들(CNE)은 제1 연결 패턴들(CE1) 및 제2 연결 패턴들(CE2)을 포함할 수 있다. 감지 배선들(SSL)은 제1 감지 배선들(SL1) 및 제2 감지 배선들(SL2)을 포함할 수 있다.
제1 감지 패턴들(SE1)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 연결 패턴들(CE1) 각각은 제1 방향(DR1)으로 인접한 두 개의 제1 감지 패턴들(SE1)에 연결될 수 있다. 제2 감지 패턴들(SE2)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 연결 패턴들(CE2) 각각은 제2 방향(DR2)으로 인접한 두 개의 제2 감지 패턴들(SE2)에 연결될 수 있다. 하나의 제1 연결 패턴(CE1)과 하나의 제2 연결 패턴(CE2)은 절연 교차될 수 있다.
제1 방향(DR1)을 따라 배열된 제1 감지 패턴들(SE1)과 제1 연결 패턴들(CE1)은 제1 감지 전극(ISE1)을 구성할 수 있다. 제2 방향(DR2)을 따라 배열된 제2 감지 패턴들(SE2)과 제2 연결 패턴들(CE2)은 제2 감지 전극(ISE2)을 구성할 수 있다. 제1 감지 전극(ISE1) 및 제2 감지 전극(ISE2) 각각은 복수로 제공될 수 있다. 제1 감지 전극들(ISE1) 각각은 제1 방향(DR1)을 따라 연장하며, 제2 방향(DR2)을 따라 배열될 수 있다. 제2 감지 전극들(ISE2) 각각은 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)을 따라 배열될 수 있다.
제1 감지 배선들(SL1) 각각은 제1 감지 전극들(ISE1) 각각에 일대일 대응하여 연결되고, 제2 감지 배선들(SL2) 각각은 제2 감지 전극들(ISE2) 각각에 일대일 대응하여 연결될 수 있다. 또한, 제1 감지 배선들(SL1) 및 제2 감지 배선들(SL2)은 감지 패드들(S-PD)에 전기적으로 연결될 수 있다.
도 6a는 도 5의 I-I'에 따른 단면도이다.
도 6a를 참조하면, 입력 감지층(ISL)은 표시 패널(DP) 위에 직접 배치될 수 있다. 즉, 입력 감지층(ISL)이 표시 패널(DP) 위에 직접 배치된다는 것은 입력 감지층(ISL)과 표시 패널(DP)을 결합하기 위한 별도의 접착층/접착 부재가 배치되지 않는 것을 의미할 수 있다. 다시 말해, 입력 감지층(ISL)이 표시 패널(DP)이 제공하는 베이스면 상에 연속 공정을 통해 형성되는 것을 의미할 수 있다.
입력 감지층(ISL)은 제1 연결 패턴(CE1)과 제2 연결 패턴(CE2) 사이에 배치된 감지 절연층(ILS)을 더 포함할 수 있다. 예를 들어, 제1 연결 패턴(CE1)은 표시 패널(DP) 위에 배치되고, 감지 절연층(ILS)은 제1 연결 패턴(CE1)을 커버할 수 있다. 제2 연결 패턴(CE2)은 제1 연결 패턴(CE1) 위에 배치되며, 감지 절연층(ILS)에 의해 제1 연결 패턴(CE1)과 제2 연결 패턴(CE2)과 이격될 수 있다. 제1 감지 패턴들(SE1) 및 제2 감지 패턴들(SE2, 도 5 참조)은 감지 절연층(ILS) 위에 배치될 수 있다.
본 발명의 일 실시예에서, 감지 절연층(ILS)은 섬 형상의 패턴으로 제공될 수 있다. 예를 들어, 감지 절연층(ILS)은 제1 연결 패턴(CE1)과 제2 연결 패턴(CE2)이 교차하는 일 영역에만 제공될 수 있다. 이 경우, 제1 연결 패턴(CE1), 제1 감지 패턴들(SE1) 및 제2 감지 패턴들(SE2, 도 5 참조)은 표시 패널(DP) 위에 직접 배치될 수 있다.
제1 연결 패턴(CE1), 제2 연결 패턴(CE2), 제1 감지 패턴들(SE1), 및 제2 감지 패턴들(SE2, 도 5 참조) 각각은 금속 물질을 포함할 수 있다. 예를 들어, 제1 연결 패턴(CE1), 제2 연결 패턴(CE2), 제1 감지 패턴들(SE1), 및 제2 감지 패턴들(SE2, 도 5 참조)는 은 또는 구리를 포함할 수 있다.
도 6b는 도 5의 I-I'에 따른 단면도이다.
도 6b를 참조하면, 제2 연결 패턴(CE2), 제1 감지 패턴들(SE1), 및 제2 감지 패턴들(SE2, 도 5 참조) 위에는 흡광층(BCL)이 더 배치될 수 있다. 흡광층(BCL)은 흑색 니켈 도금층 또는 흑색 크롬 도금층을 포함할 수 있으나, 흡광층(BCL)을 구성하는 물질이 이에 제한되는 것은 아니다.
흡광층(BCL)에 의해 외부로부터 입사된 광의 반사도가 감소될 수 있다. 따라서, 표시 장치(DD, 도 1a 참조)의 표시 품질이 보다 향상될 수 있다. 이하 설명될 실시예들에서는 흡광층(BCL)이 도시되지 않았으나, 흡광층(BCL)이 추가로 적용될 수도 있다.
도 6c는 도 5의 I-I'에 따른 단면도이다.
도 6c를 참조하면, 제1 감지 패턴들(SE1) 및 제2 감지 패턴들(SE2, 도 5 참조)은 감지 절연층(ILS) 아래에 배치될 수 있다. 이 경우, 제2 연결 패턴(CE2), 제1 감지 패턴들(SE1) 및 제2 감지 패턴들(SE2, 도 5 참조)은 표시 패널(DP) 위에 직접 배치될 수 있고, 제1 연결 패턴(CE1)은 감지 절연층(ISL) 위에 배치될 수 있다. 또한, 제1 감지 패턴들(SE1)은 제1 연결 패턴(CE1)과 감지 절연층(ILS)을 관통하는 컨택홀을 통해 전기적으로 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부분을 확대하여 도시한 평면도이다. 도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 7 및 도 8을 참조하면, 표시 패널(DP)은 베이스층(BL)을 포함할 수 있다.
베이스층(BL)은 아일랜드부들(IP1, IP2, IP3, IP4) 및 아일랜드부들(IP1, IP2, IP3, IP4) 각각으로부터 연장되는 연결부들(CP1, CP2, CP3, CP4)을 포함할 수 있다.
도 7에서는 아일랜드부들(IP1, IP2, IP3, IP4) 중 4 개의 아일랜드부들(IP1, IP2, IP3, IP4)에 대해 예시적으로 도시하였다. 제1 아일랜드부(IP1)는 제2 아일랜드부(IP2)와 제1 방향(DR1)으로 이격되고, 제3 아일랜드부(IP3)는 제1 아일랜드부(IP1)와 제2 방향(DR2)으로 이격되고, 제4 아일랜드부(IP4)는 제2 아일랜드부(IP2)와 제2 방향(DR2)으로 이격될 수 있다.
연결부들(CP1, CP2, CP3, CP4)은 제1 내지 제4 아일랜드부들(IP1, IP2, IP3, IP4) 각각으로부터 연장될 수 있다. 이하에서는, 제1 아일랜드부(IP1)를 기준으로 설명한다.
연결부들(CP1, CP2, CP3, CP4)은 제1 연결부(CP1), 제2 연결부(CP2), 제3 연결부(CP3), 및 제4 연결부(CP4)를 포함할 수 있다. 제1 연결부(CP1)는 제1 아일랜드부(IP1)로부터 제1 방향(DR1)을 따라 연장될 수 있다. 제1 연결부(CP1)는 제1 아일랜드부(IP1)와 제2 아일랜드부(IP2)를 연결할 수 있다. 제2 연결부(CP2)는 제1 아일랜드부(IP1)로부터 제2 방향(DR2)을 따라 연장될 수 있다. 제2 연결부(CP2)는 제1 아일랜드부(IP1) 위에 배치된 아일랜드부(미도시)와 연결될 수 있다. 제3 연결부(CP3)는 제1 아일랜드부(IP1)로부터 제1 방향(DR1)을 따라 연장될 수 있다. 제3 연결부(CP3)는 제1 아일랜드부(IP1)의 좌측에 배치된 아일랜드부(미도시)와 연결될 수 있다. 제4 연결부(CP4)는 제1 아일랜드부(IP1)로부터 제2 방향(DR2)을 따라 연장될 수 있다. 제4 연결부(CP4)는 제3 아일랜드부(IP3)와 연결될 수 있다.
제1 아일랜드부(IP1) 위에는 제1 화소들(PAR-1, PAB-1, PAG-1)이 배치되고, 제2 아일랜드부(IP2) 위에는 제2 화소들(PAR-2, PAB-2, PAG-2)이 배치되고, 제3 아일랜드부(IP3) 위에는 제3 화소들(PAR-3, PAB-3, PAG-3)이 배치되고, 제4 아일랜드부(IP4) 위에는 제4 화소들(PAR-4, PAB-4, PAG-4)이 배치될 수 있다.
제1 화소들(PAR-1, PAB-1, PAG-1) 위에는 제1 커버부가 배치되고, 제2 화소들(PAR-2, PAB-2, PAG-2) 위에는 제2 커버부가 배치되고, 제3 화소들(PAR-3, PAB-3, PAG-3) 위에는 제3 커버부가 배치되고, 제4 화소들(PAR-4, PAB-4, PAG-4) 위에는 제4 커버부가 배치될 수 있다. 제1 내지 제4 커버부들에 대한 설명은 이하에서 구체적으로 설명된다.
제1 내지 제4 연결부들(CP1, CP2, CP3, CP4) 위에는 신호 배선들(DL, PL, SL, ECL)이 배치될 수 있다. 예를 들어, 제1 방향(DR1)을 따라 연장된 형상을 가진 제1 연결부(CP1) 및 제3 연결부(CP3) 위에는 스캔 배선(SL), 발광 제어 배선(ECL), 및 전원 배선(PL)이 배치될 수 있고, 제2 방향(DR2)을 따라 연장된 형상을 가진 제2 연결부(CP2) 및 제4 연결부(CP4) 위에는 데이터 배선(DL) 및 전원 배선(PL)이 배치될 수 있다. 다만, 이는 예시적으로 도시한 것으로 신호 배선들의 배치 관계는 화소 설계에 따라 변경될 수 있다.
제1 연결부(CP1) 위에는 제1 연결 커버부가 배치되고, 제2 연결부(CP2) 위에는 제2 연결 커버부가 배치되고, 제3 연결부(CP3) 위에는 제3 연결 커버부가 배치되고, 제4 연결부(CP4) 위에는 제4 연결 커버부가 배치될 수 있다. 제1 내지 제4 연결 커버부들에 대한 설명은 이하에서 구체적으로 설명된다.
도 7에 도시된 영역(BB')은 도 5에 도시된 영역(AA')에 중첩할 수 있다. 감지 패턴들(SE1, SE2) 각각은 수십 개의 아일랜드부들과 중첩할 수 있다. 예를 들어, 하나의 제1 감지 패턴(SE1)은 평면 상에서 마름모 형태로 배열된 수십 개의 아일랜드부들과 중첩될 수 있다. 따라서, 도 7에 도시된 제1 내지 제4 아일랜드부들(IP1, IP2, IP3, IP4)은 하나의 제1 감지 패턴(SE1)과 중첩할 수 있다.
제1 감지 패턴(SE1)은 제1 감지 라인 패턴(SEL1) 및 제2 감지 라인 패턴(SEL2)을 포함할 수 있다. 제1 감지 라인 패턴(SEL1)은 제1 내지 제4 커버부들 위에 배치되고, 제2 감지 라인 패턴(SEL2)은 제1 내지 제4 연결 커버부들 위에 배치될 수 있다. 즉, 평면 상에서 제1 감지 라인 패턴(SEL1)은 제1 내지 제4 아일랜드부들(IP1, IP2, IP3, IP4)과 중첩하고, 제2 감지 라인 패턴(SEL2)은 제1 내지 제4 연결부들(CP1, CP2, CP3, CP4)과 중첩할 수 있다.
평면 상에서, 제2 감지 라인 패턴(SEL2)은 제1 내지 제4 아일랜드부들(IP1, IP2, IP3, IP4)과 이격되어 배치될 수 있다. 제1 연결부(CP1)를 기준으로 설명한다. 제1 연결부(CP1)는 제1 방향(DR1)을 따라 연장된 형상을 가질 수 있다. 예를 들어, 제1 연결부(CP1)는 제1 아일랜드부(IP1)로부터 제1 방향(DR1)을 따라 배치될 수 있다. 또한, 제1 연결부(CP1)는 제1 아일랜드부(IP1)와 제2 아일랜드부(IP2)를 제1 방향(DR1)으로 연결할 수 있다.
제1 연결부(CP1)는 제1 방향(DR1)을 따라 연장된 형상을 가진 제1 영역(ARa) 및 제2 영역(ARb)을 포함할 수 있다. 예를 들어, 제1 연결부(CP1)의 제1 방향(DR1)의 길이는 제1 연결부(CP1)의 제2 방향(DR2)의 길이보다 클 수 있다.
제1 영역(ARa)과 제2 영역(ARb)은 제2 방향(DR2)으로 서로 인접할 수 있다. 평면 상에서, 제2 영역(ARb)은 제1 영역(ARa)과 제1 아일랜드부(IP1) 사이 및 제1 영역(ARa)과 제2 아일랜드부(IP2) 사이에 정의될 수 있다. 예를 들어, 제1 아일랜드부(IP1)와 제1 영역(ARa)은 제2 방향(DR2)으로 이격되고, 제2 영역(ARb)은 제1 아일랜드부(IP1)와 제1 영역(ARa) 사이에 정의될 수 있다. 또한, 제2 아일랜드부(IP2)와 제1 영역(ARa)은 제2 방향(DR2)으로 이격되고, 제2 영역(ARb)은 제2 아일랜드부(IP2)와 제1 영역(ARa) 사이에 정의될 수 있다. 평면 상에서 제2 감지 라인 패턴(SEL2)은 제1 영역(ARa)과 중첩하고, 제2 영역(ARb)과 비중첩할 수 있다.
도 8에서는 베이스층(BL)과 제1 감지 패턴(SE1)에 대해서만 도시하였다. 표시 패널(DP)에 힘이 가해져 표시 패널(DP)의 형상이 변형되면, 각 아일랜드부들(IP1, IP2, IP3, IP4)이 일정 방향으로 회전될 수 있고, 그에 따라 서로 인접한 연결부들 사이의 거리(LT)가 벌어질 수 있다. 이 때, 제1 내지 제4 연결부들(CP1, CP2, CP3, CP4) 각각의 제2 영역들(ARb)에 인장 응력이 가해질 수 있다. 본 발명의 실시예에 따르면, 제2 감지 라인 패턴(SEL2)은 인장 응력을 상대적으로 적게 받는 제1 영역(ARa) 위에 배치된다. 따라서, 표시 장치(DD, 도 1a 참조)의 형상이 변형되더라도, 제2 감지 라인 패턴(SEL2)이 단선되거나, 제2 감지 라인 패턴(SEL2)에 크랙이 발생될 확률이 감소될 수 있다.
한편, 위에서는 설명의 편의상 제1 연결부(CP1)가 제1 영역(ARa) 및 제2 영역(ARb)으로 구분되는 것으로 설명하였으나, 제1 영역(ARa)과 제2 영역(ARb)은 물리적으로 구분되는 것이 아니다. 즉, 제1 영역(ARa)과 제2 영역(ARb)은 물리적으로 분리된 별개의 구성들이 아니며, 제1 영역(ARa)과 제2 영역(ARb)은 일체로 제공될 수 있다.
도 9는 도 7의 II-II'에 따른 단면도이다. 도 9에서는 제3 아일랜드부(IP3)의 단면도에 대해 도시하였다. 제1 아일랜드부(IP1), 제2 아일랜드부(IP2), 및 제4 아일랜드부(IP4)도 이하 설명되는 내용을 참조하여 이해될 수 있을 것이다.
도 7 및 도 9를 참조하면, 베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 베이스층(BL)은 단일층으로 구성될 수도 있고, 복수의 층들로 구성될 수도 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 배치된다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘 옥사이드층들과 실리콘 나이트라이드층들은 교번하여 적층될 수 있다.
버퍼층(BFL)은 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 실리콘 옥사이드층과 실리콘 나이트라이드층은 교번하여 적층될 수 있다.
제1 화소(PAR-3), 제2 화소(PAB-3), 및 제3 화소(PAG-3)는 버퍼층(BFL) 위에 배치될 수 있다. 제1 화소(PAR-3)는 제1 화소 회로 및 상기 제1 화소 회로에 전기적으로 연결된 제1 발광 소자(EML1)를 포함할 수 있다. 제2 화소(PAB-3)는 제2 화소 회로 및 상기 제2 화소 회로에 전기적으로 연결된 제2 발광 소자(EML2)를 포함할 수 있다. 제3 화소(PAG-3)는 제3 화소 회로 및 상기 제3 화소 회로에 전기적으로 연결된 제3 발광 소자(EML3)를 포함할 수 있다. 상기 제1 화소 회로, 상기 제2 화소 회로, 및 상기 제3 화소 회로 각각은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 이하, 도 9에서는 상기 제1 화소 회로, 상기 제2 화소 회로, 및 상기 제3 화소 회로 각각의 일부 구성에 대한 단면도가 도시되었다.
상기 제1 화소 회로의 제1 트랜지스터(TR-1)는 액티브(AA), 소스(SS), 드레인(DR), 게이트(GT)를 포함할 수 있다. 상기 제2 화소 회로의 제2 트랜지스터(TR-2) 및 상기 제3 화소 회로의 제3 트랜지스터(TR-3)에 대한 설명은 생략된다.
버퍼층(BFL) 상에 반도체 패턴(SS, AA, DD)이 배치된다. 이하, 버퍼층(BFL) 상에 직접 배치된 반도체 패턴(SS, AA, DD)은 실리콘 반도체, 폴리실리콘 반도체, 또는 비정질실리콘 반도체를 포함할 수도 있다. 반도체 패턴(SS, AA, DD)은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 배선의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴(SS, AA, DD)의 일부분은 제1 트랜지스터(TR-1)의 액티브(AA)일수 있고, 다른 일부분은 제1 트랜지스터(TR-1)의 소스(SS) 또는 드레인(DR)일 수 있고, 또 다른 일부분은 연결 신호 배선(또는 연결 전극)일 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치되며, 반도체 패턴(SS, AA, DD)을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일수 있다. 후술하는 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
게이트(GT)는 제1 절연층(10) 위에 배치될 수 있다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 평면 상에서 게이트(GT)는 액티브(AA)와 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘 옥사이드층일 수 있다.
제3 절연층(30)은 제2 절연층(20)의 일부분을 커버하며, 제1 내지 제4 연결부들(CP1, CP2, CP3, CP4)을 향해 연장될 수 있다. 제3 절연층(30)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 단층의 폴리이미드계 수지층일 수 있다. 하지만, 이에 제한되지 않고, 제3 절연층(30)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다. 후술하는 유기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
상부 전극(UE)은 제2 절연층(20) 위에 배치될 수 있다. 상부 전극(UE)은 게이트(GT)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분이거나, 도핑된 반도체 패턴의 일부분일 수 있다. 게이트(GT)의 일부분과 중첩하는 상부 전극(UE)은 커패시터를 정의할 수 있다. 본 발명의 일 실시예에서, 상부 전극(UE)은 생략될 수 도 있다.
제4 절연층(40)은 제2 절연층(20) 위에 배치되며, 상부 전극(UE)을 커버할 수 있다. 제4 절연층(40)은 무기층일 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제5 절연층(50)은 제1 내지 제4 연결부들(CP1, CP2, CP3, CP4)을 향해 연장될 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 각각은 절연층들(10, 20, 40, 50)을 관통하여 제1 트랜지스터(TR-1)에 전기적으로 연결될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제7 절연층(70)은 제6 절연층(60) 위에 배치될 수 있다. 제7 절연층(70)은 유기층일 수 있다. 제7 절연층(70)은 제1 내지 제4 연결부들(CP1, CP2, CP3, CP4)을 향해 연장될 수 있다.
제1 발광 소자(EML1), 제2 발광 소자(EML2), 및 제3 발광 소자(EML3)는 제7 절연층(70) 위에 배치될 수 있다. 제1 발광 소자(EML1)는 제1 애노드(AE1), 제1 발광층(EL1), 및 캐소드(CE)을 포함하고, 제2 발광 소자(EML2)는 제2 애노드(AE2), 제2 발광층(EL2), 및 캐소드(CE)를 포함하고, 제3 발광 소자(EML3)는 제3 애노드(AE3), 제3 발광층(EL3), 및 캐소드(CE)를 포함할 수 있다.
제1 애노드(AE1)는 제6 및 제7 절연층들(60, 70)을 관통하여 제1 트랜지스터(TR-1)에 전기적으로 연결될 수 있다. 제2 애노드(AE2)는 제6 및 제7 절연층들(60, 70)을 관통하여 제2 트랜지스터(TR-2)에 전기적으로 연결될 수 있다. 제3 애노드(AE3)는 제6 및 제7 절연층들(60, 70)을 관통하여 제3 트랜지스터(TR-3)에 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 제7 절연층(70) 위에 배치될 수 있다. 화소 정의막(PDL)에는 제1 내지 제3 애노드들(AE1, AE2, AE3)을 노출시키는 개구부들이 정의될 수 있다. 평면 상에서 상기 개구부들의 형상은 도 7 에 도시된 제3 화소들(PAR-3, PAB-3, PAG-3)의 형상에 대응될 수 있다.
제1 발광층(EL1)은 제1 애노드(AE1) 위에 배치되고, 제1 발광층(EL1)은 적색 광을 제공할 수 있다. 제2 발광층(EL2)은 제2 애노드(AE2) 위에 배치되고, 제2 발광층(EL2)은 청색 광을 제공할 수 있고, 제3 발광층(EL3)은 제3 애노드(AE3) 위에 배치되고, 제3 발광층(EL3)은 녹색 광을 제공할 수 있다. 본 실시예에서 패터닝된 제1 내지 제3 발광층들(EL1, EL2, EL3)을 예시적으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제3 발광층들(EL1, EL2, EL3)은 서로 연결되어 제1 내지 제3 화소들(PAR-1, PAB-1, PAG-1)에 공통적으로 배치될 수 있다. 이 경우, 제1 내지 제3 발광층들(EL1, EL2, EL3)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 제1 내지 제3 발광층들(EL1, EL2, EL3)은 다층구조를 가질 수 있다.
캐소드(CE)는 제1 내지 제3 발광층들(EL1, EL2, EL3) 위에 배치될 수 있다. 도시하지 않았으나, 캐소드(CE)와 제1 내지 제3 발광층들(EL1, EL2, EL3) 사이에는 전자 제어층이 배치될 수 있고, 제1 내지 제3 애노드들(AE1, AE2, AE3)과 제1 내지 제3 발광층들(EL1, EL2, EL3) 사이에는 정공 제어층이 배치될 수 있다.
커버부(CP)는 캐소드(CE) 위에 배치될 수 있다. 도 9에 도시된 커버부(CP)는 도 7에서 언급된 제1 커버부, 제2 커버부, 제3 커버부, 및 제4 커버부에 대응될 수 있다.
커버부(CP)는 제1 무기층(110), 유기층(120), 제2 무기층(130), 제1 컬러필터층(140), 제2 컬러필터층(150), 제3 컬러필터층(160), 및 차광층(170)을 포함할 수 있다.
제1 무기층(110)은 캐소드(CE) 위에 배치될 수 있다. 유기층(120)은 제1 무기층(110) 위에 배치될 수 있다. 제2 무기층(130)은 유기층(120) 위에 배치되며, 유기층(120)을 커버할 수 있다. 제1 무기층(110) 및 제2 무기층(130)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 유기층(120)은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다. 제1 무기층(110) 및 제2 무기층(130)은 수분/산소로부터 제1 내지 제3 발광층들(EL1, EL2, EL3)을 보호하고, 유기층(120)은 먼지 입자와 같은 이물질로부터 제1 내지 제3 발광층들(EL1, EL2, EL3)을 보호할 수 있다.
제1 컬러필터층(140), 제2 컬러필터층(150), 및 제3 컬러필터층(160)은 제2 무기층(130) 위에 배치될 수 있다. 제2 컬러필터층(150)은 제1 컬러필터층(140)과 인접하며, 제3 컬러필터층(160)은 제2 컬러필터층(150)과 인접할 수 있다. 평면 상에서 제1 컬러필터층(140)은 제1 애노드(AE1) 및 제1 발광층(EL1)과 중첩할 수 있다. 평면 상에서 제2 컬러필터층(150)은 제2 애노드(AE2) 및 제2 발광층(EL2)과 중첩할 수 있다. 평면 상에서 제3 컬러필터층(160)은 제3 애노드(AE3) 및 제3 발광층(EL3)과 중첩할 수 있다. 제1 컬러필터층(140)은 적색 컬러필터층일 수 있고, 제2 컬러필터층(150)은 청색 컬러필터층일 수 있고, 제3 컬러필터층(160)은 녹색 컬러필터층일 수 있다.
본 발명의 일 실시예에서, 차광층(170)은 제2 무기층(130), 제1 컬러필터층(140), 제2 컬러필터층(150), 및 제3 컬러필터층(160) 위에 배치될 수 있다. 차광층(170)에는 제1 내지 제3 개구부들(OP-1, OP-2, OP-3)이 정의될 수 있다. 제1 개구부(OP-1)는 제1 컬러필터층(140) 위에 정의되고, 제2 개구부(OP-2)는 제2 컬러필터층(150) 위에 정의되고, 제3 개구부(OP-3)는 제3 컬러필터층(160) 위에 정의될 수 있다.
본 발명의 일 실시예에서, 차광층(170)은 제2 무기층(130) 위에 배치될 수 도 있다. 제1 컬러필터층(140), 제2 컬러필터층(150), 및 제3 컬러필터층(160)은 제1 개구부(OP-1), 제2 개구부(OP-2), 제3 개구부(OP-3) 위에 각각 배치될 수 있다.
차광층(170) 위에는 제1 감지 라인 패턴(SEL1)이 배치될 수 있다. 제1 감지 라인 패턴(SEL1)은 제1 컬러필터층(140)과 제2 컬러필터층(150) 사이의 제1 경계(BD1) 및 제2 컬러필터층(150)과 제3 컬러필터층(160) 사이의 제2 경계(BD2) 위에 배치될 수 있다.
본 발명의 일 실시예에서, 감지 절연층(ILS, 도 6a 참조)이 더 배치될 수 있다. 예를 들어, 입력 감지층(ISL, 도 6a 참조)이 도 6a 및 도 6b와 같은 적층 구조를 갖는 경우, 감지 절연층(ILS)은 제1 감지 라인 패턴(SEL1) 아래에 배치될 수 있다. 입력 감지층(ISL, 도 6c 참조)이 도 6c와 같은 적층 구조를 갖는 경우, 감지 절연층(ILS)은 제1 감지 라인 패턴(SEL1) 위에 배치될 수 있다.
제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격이 소정 거리 미만이면, 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이에 발생하는 기생 캡의 크기가 증가하게 된다. 이 경우, 상기 기생 캡에 의해 터치 민감도 및 정확성이 감소될 수 있다. 본 발명의 실시예에 따르면, 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격은 커버부(CP)에 의해 소정 거리 이상의 간격을 유지할 수 있다. 즉, 표시 장치(DD, 도 1 참조)에서 입력 감지층(ISL, 도 3 참조)을 표시 패널(DP, 도 3 참조) 위에 직접 배치하더라도, 커버부(CP)에 의해 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격이 소정 거리 이상 유지되기 때문에 터치 민감도 및 정확성이 향상될 수 있다. 상기 소정 거리는 4 마이크로미터 이상일 수 있으며, 재료 등의 특성에 따라 7 마이크로미터 이상일 수 있다. 도 10은 도 7의 III-III'에 따른 단면도이다. 도 10에서는 제1 연결부(CP1)를 포함하는 일 영역의 단면도에 대해 도시하였다.
도 7, 도 9, 및 도 10을 참조하면, 베이스층(BL)의 제1 연결부(CP1) 위에는 배리어층(BRL), 버퍼층(BFL), 배선부(SGP), 연결 커버부(CCP), 및 제2 감지 라인 패턴(SEL2)이 순차적으로 배치될 수 있다.
배선부(SGP)는 복수의 절연층들(30-1, 50-1, 70-1) 및 신호 배선들(SL, ECL, PL)을 포함할 수 있다.
제1 절연층(30-1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(30-1)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(30-1)은 앞서 도 9에서 설명된 제3 절연층(30)과 연결된 층일 수 있다. 즉, 제3 절연층(30)은 제1 연결부(CP1) 위로 연장되어, 제1 절연층(30-1)을 구성할 수 있다.
신호 배선들(SL, ECL, PL) 중 적어도 일부는 제1 절연층(30-1) 위에 배치될 수 있다. 예를 들어, 스캔 배선들(SL) 및 발광 제어 배선(ECL)은 제1 절연층(30-1) 위에 배치될 수 있다.
제2 절연층(50-1)은 제1 절연층(30-1) 위에 배치되며, 스캔 배선들(SL) 및 발광 제어 배선(ECL)을 커버할 수 있다. 제2 절연층(50-1)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(50-1)은 앞서 도 9에서 설명된 제5 절연층(50)과 연결된 층일 수 있다.
신호 배선들(SL, ECL, PL) 중 다른 일부는 제2 절연층(50-1) 위에 배치될 수 있다. 예를 들어, 전원 배선(PL)은 제2 절연층(50-1) 위에 배치될 수 있다.
제3 절연층(70-1)은 제2 절연층(50-1) 위에 배치되며, 전원 배선(PL)을 커버할 수 있다. 제3 절연층(70-1)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제3 절연층(70-1)은 앞서 도 9에서 설명된 제7 절연층(70)과 연결된 층일 수 있다.
캐소드(CE)은 제3 절연층(70-1) 위에 배치될 수 있다.
연결 커버부(CCP)는 캐소드(CE) 위에 배치될 수 있다. 도 10에 도시된 연결 커버부(CCP)는 도 7에서 언급된 제1 연결 커버부, 제2 연결 커버부, 제3 연결 커버부, 및 제4 연결 커버부에 대응될 수 있다.
연결 커버부(CCP)는 제1 연결 무기층(110-1), 제2 연결 무기층(130-1), 제1 보상층(140-1), 제2 보상층(150-1), 제3 보상층(160-1), 및 연결 차광층(170-1)을 포함할 수 있다.
제1 연결 무기층(110-1)은 캐소드(CE) 위에 배치될 수 있다. 제1 연결 무기층(110-1)은 제1 무기층(110)으로부터 연장될 수 있다.
제2 연결 무기층(130-1)은 제1 연결 무기층(110-1) 위에 배치될 수 있다. 제2 연결 무기층(130-1)은 제2 무기층(130)으로부터 연장될 수 있다.
제1 보상층(140-1)은 제2 연결 무기층(130-1) 위에 배치될 수 있다. 제1 보상층(140-1)은 제1 컬러필터층(140)과 동일한 물질을 포함하며 동일한 공정을 통해 형성될 수 있다.
제2 보상층(150-1)은 제1 보상층(140-1) 위에 배치될 수 있다. 제2 보상층(150-1)은 제2 컬러필터층(150)과 동일한 물질을 포함하며 동일한 공정을 통해 형성될 수 있다.
제3 보상층(160-1)은 제2 보상층(150-1) 위에 배치될 수 있다. 제3 보상층(160-1)은 제3 컬러필터층(160)과 동일한 물질을 포함하며 동일한 공정을 통해 형성될 수 있다.
연결 차광층(170-1)은 제3 보상층(160-1) 위에 배치될 수 있다. 연결 차광층(170-1)은 차광층(170)으로부터 연장될 수 있다.
제2 감지 라인 패턴(SEL2)은 연결 차광층(170-1) 위에 배치될 수 있다. 제2 감지 라인 패턴(SEL2)은 제1 영역(ARa) 위에 배치되어 평면 상에서 제1 영역(ARa)과 중첩할 수 있다. 또한, 평면 상에서 제2 감지 라인 패턴(SEL2)은 제2 영역(ARb)과 비중첩할 수 있다. 예를 들어, 평면 상에서 제2 감지 라인 패턴(SEL2)은 제2 영역(ARb)과 이격될 수 있다.
표시 장치(DD, 도 1a 참조)의 형상이 변형될 때, 제2 영역(ARb)에 발생하는 인장 응력은 제1 영역(ARa)에 발생하는 인장 응력보다 클 수 있다. 인장 응력은 배선의 크랙 또는 단선을 야기할 수 있다. 본 발명의 실시예에 따르면, 제2 감지 라인 패턴(SEL2)이 제1 영역(ARa) 위에 배치됨에 따라 제2 감지 라인 패턴(SEL2)에 크랙이 발생될 확률 및 제2 감지 라인 패턴(SEL2)이 단선될 확률이 감소될 수 있다.
본 발명의 실시예에 따르면, 연결 커버부(CCP)에 의해 제2 감지 라인 패턴(SEL2)과 캐소드(CE) 사이의 간격이 소정 거리 이상 유지되기 때문에 터치 민감도 및 정확성이 향상될 수 있다.
제1 감지 라인 패턴(SEL1)과 제2 감지 라인 패턴(SEL2)은 서로 연결될 수 있다. 본 발명의 실시예에 따르면, 연결 커버부(CCP)의 상면과 커버부(CP)의 상면 사이의 단차가 감소될 수 있다. 따라서, 제1 감지 라인 패턴(SEL1)과 제2 감지 라인 패턴(SEL2)이 단선될 확률이 감소될 수 있다.
본 발명의 일 실시예에서, 연결 커버부(CCP)의 일부 구성은 생략될 수도 있다. 예를 들어, 연결 커버부(CCP)의 제1 보상층(140-1), 제2 보상층(150-1), 제3 보상층(160-1), 및 연결 차광층(170-1) 중 적어도 하나 이상이 생략될 수도 있다.
도 11은 도 7의 III-III'에 따른 단면도이다. 도 11에서는 도 10과 차이가 있는 부분에 대해 설명하고, 도 11에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 11을 참조하면, 제2 감지 라인 패턴(SEL2a)은 제1 서브 감지층(SEL2-1) 및 제2 서브 감지층(SEL2-2)을 포함할 수 있다. 제2 서브 감지층(SEL2-2)은 제1 서브 감지층(SEL2-1)과 서로 상이한 층 상에 배치될 수 있으며, 제2 서브 감지층(SEL2-2)은 제1 서브 감지층(SEL2-1)과 전기적으로 연결될 수 있다.
표시 장치(DD, 도 1a 참조)의 형상이 변형됨에 따라 제1 내지 제4 연결부들(CP1, CP2, CP3, CP4)에 스트레스가 인가될 수 있다. 본 발명의 일 실시예에 따르면, 제2 감지 라인 패턴(SEL2a)을 복수의 도전층들을 포함하는 적층 구조를 갖도록 제공할 수 있다. 이 경우, 두 층 중 어느 한 층에 단선이 발생하더라도 다른 한 층에 전기 신호가 전달될 수 있어, 제품 신뢰성이 향상될 수 있다.
도 12는 도 7의 II-II'에 따른 단면도이다. 도 12에서는 도 9와 차이가 있는 부분에 대해 설명하고, 도 9에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 12를 참조하면, 커버부(CPa)는 캐소드(CE) 위에 배치될 수 있다. 커버부(CPa)는 제1 무기층(110), 유기층(120), 및 제2 무기층(130)을 포함할 수 있다.
제1 무기층(110)은 캐소드(CE) 위에 배치될 수 있다. 유기층(120)은 제1 무기층(110) 위에 배치될 수 있다. 제2 무기층(130)은 유기층(120) 위에 배치되며, 유기층(120)을 커버할 수 있다.
제1 감지 라인 패턴(SEL1)은 제2 무기층(130) 위에 배치될 수 있다. 평면 상에서 제1 감지 라인 패턴(SEL1)은 화소 정의막(PDL)과 중첩할 수 있다. 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격은 유기층(120)에 의해 소정 거리 이상의 간격을 가질 수 있다. 상기 소정 거리는 4 마이크로미터 이상 7 마이크로 미터 이하일 수 있다. 다만, 상기 소정 거리가 예를 든 수치에 제한되는 것은 아니다. 즉, 표시 장치(DD, 도 1 참조)에서 입력 감지층(ISL, 도 3 참조)을 표시 패널(DP, 도 3 참조) 위에 직접 배치하더라도, 커버부(CPa)에 의해 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격이 소정 거리 이상 유지되기 때문에 터치 민감도 및 정확성이 향상될 수 있다.
도 13은 도 7의 II-II'에 따른 단면도이다. 도 13에서는 도 9와 차이가 있는 부분에 대해 설명하고, 도 9에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 13을 참조하면, 커버부(CPb)는 캐소드(CE) 위에 배치될 수 있다. 커버부(CPb)는 제1 무기층(110), 제1 유기층(120), 제2 무기층(130), 제2 유기층(121), 및 제3 무기층(131)을 포함할 수 있다.
제1 무기층(110)은 캐소드(CE) 위에 배치될 수 있다. 제1 유기층(120)은 제1 무기층(110) 위에 배치될 수 있다. 제2 무기층(130)은 제1 유기층(120) 위에 배치되며, 제1 유기층(120)을 커버할 수 있다. 제2 유기층(121)은 제2 무기층(130) 위에 배치될 수 있다. 제3 무기층(131)은 제2 유기층(121) 위에 배치되며, 제2 유기층(121)을 커버할 수 있다.
제1 감지 라인 패턴(SEL1)은 제3 무기층(131) 배치될 수 있다. 평면 상에서 제1 감지 라인 패턴(SEL1)은 화소 정의막(PDL)과 중첩할 수 있다. 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격은 제1 유기층(120) 및 제2 유기층(121) 에 의해 소정 거리 이상의 간격을 가질 수 있다. 상기 소정 거리는 4 마이크로미터 이상 7 마이크로 미터 이하일 수 있다. 다만, 상기 소정 거리가 예를 든 수치에 제한되는 것은 아니다.
도 14은 도 7의 II-II'에 따른 단면도이다. 도 14에서는 도 9 및 도 12와 차이가 있는 부분에 대해 설명하고, 도 9 및 도 12에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 14을 참조하면, 커버부(CPc)는 캐소드(CE) 위에 배치될 수 있다. 커버부(CPc)는 제1 무기층(110), 유기층(120), 제2 무기층(130), 및 차광층(170)을 포함할 수 있다. 제1 감지 라인 패턴(SEL1)은 차광층(170) 위에 배치될 수 있다.
도 15은 도 7의 III-III'에 따른 단면도이다. 도 15에서는 도 11과 차이가 있는 부분에 대해 설명하고, 도 11에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 15를 참조하면, 연결 커버부(CCPa)는 캐소드(CE) 위에 배치될 수 있다. 연결 커버부(CCP)는 제1 연결 무기층(110-1), 제2 연결 무기층(130-1), 및 연결 차광층(170-1)을 포함할 수 있다.
제1 연결 무기층(110-1)은 캐소드(CE) 위에 배치될 수 있다. 제1 연결 무기층(110-1)은 제1 무기층(110, 도 14 참조)으로부터 연장될 수 있다. 제2 연결 무기층(130-1)은 제1 연결 무기층(110-1) 위에 배치될 수 있다. 제2 연결 무기층(130-1)은 제2 무기층(130, 도 14 참조)으로부터 연장될 수 있다. 연결 차광층(170-1)은 제2 연결 무기층(130-1) 위에 배치될 수 있다. 연결 차광층(170-1)은 차광층(170, 도 14 참조)으로부터 연장될 수 있다. 제2 감지 라인 패턴(SEL2a)은 연결 차광층(170-1) 위에 배치될 수 있다.
도 12 내지 도 14를 참조하여 설명된 제1 커버부들(CP1a, CP1b, CP1c)은 컬러필터층들(140, 150, 160, 도 9 참조)을 포함하지 않을 수 있다. 이 경우, 연결 커버부(CCPa)는 제1 내지 제3 보상층들(140-1, 150-1, 160-1, 도 10 참조)을 포함하지 않을 수 있다.
도 16은 도 7의 II-II'에 따른 단면도이다. 도 16에서는 도 9와 차이가 있는 부분에 대해 설명하고, 도 9에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 16을 참조하면, 커버부(CPd)는 캐소드(CE) 위에 배치될 수 있다. 커버부(CPd)는 제1 무기층(110), 제2 무기층(130), 제1 컬러필터층(140), 제2 컬러필터층(150), 제3 컬러필터층(160), 및 차광층(170)을 포함할 수 있다.
제1 무기층(110)은 캐소드(CE) 위에 배치될 수 있다. 제2 무기층(130)은 제1 무기층(110) 위에 배치될 수 있다. 제1 컬러필터층(140), 제2 컬러필터층(150), 및 제3 컬러필터층(160)은 제2 무기층(130) 위에 배치될 수 있다. 차광층(170)은 제1 컬러필터층(140), 제2 컬러필터층(150), 및 제3 컬러필터층(160)을 커버하며, 차광층(170)에는 제1 내지 제3 개구부들(OP-1, OP-2, OP-3)이 정의될 수 있다.
제1 감지 라인 패턴(SEL1)은 차광층(170) 위에 배치될 수 있다. 평면 상에서 제1 감지 라인 패턴(SEL1)은 화소 정의막(PDL)과 중첩할 수 있다. 제1 감지 라인 패턴(SEL1)과 캐소드(CE) 사이의 간격은 제1 내지 제3 컬러필터층들(140, 150, 160)에 의해 소정 거리 이상의 간격을 가질 수 있다.
도 17은 도 7의 II-II'에 따른 단면도이다. 도 17에서는 도 16과 차이가 있는 부분에 대해 설명하고, 도 16에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 17을 참조하면, 커버부(CPe)는 도 16의 커버부(CPd)와 비교했을 때, 차광층(170, 도 16 참조)을 포함하지 않을 수 있다. 따라서, 제1 감지 라인 패턴(SEL1)은 제1 내지 제3 컬러필터층들(140, 150, 160) 위에 배치될 수 있다.
제1 감지 라인 패턴(SEL1) 위에는 제1 감지 라인 패턴(SEL1)을 커버하는 차광층(170a)이 배치될 수 있다. 따라서, 외부로부터 입사된 광이 제1 감지 라인 패턴(SEL1)에 의해 반사되는 현상이 방지될 수 있다.
도 18은 도 7의 II-II'에 따른 단면도이다. 도 18에서는 도 9와 차이가 있는 부분에 대해 설명하고, 도 9에서 설명된 구성 요소와 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략한다.
도 18을 참조하면, 커버부(CPf)는 도 9의 커버부(CP)와 비교했을 때, 차광층(170a, 도 16 참조)을 포함하지 않을 수 있다. 따라서, 제1 감지 라인 패턴(SEL1)은 제1 내지 제3 컬러필터층들(140, 150, 160) 위에 배치될 수 있다.
제1 감지 라인 패턴(SEL1) 위에는 제1 감지 라인 패턴(SEL1)을 커버하는 차광층(170a)이 배치될 수 있다. 따라서, 외부로부터 입사된 광이 제1 감지 라인 패턴(SEL1)에 의해 반사되는 현상이 방지될 수 있다.
도 19는 도 5의 XX'과 대응하는 영역에 배치된 구성들 중 일부를 도시한 평면도이다.
도 19에서는 베이스층(BL), 제1 감지 패턴(SE1), 제2 감지 패턴(SE2), 및 제2 연결 패턴(CE2)에 대해서만 도시하였다.
베이스층(BL)은 아일랜드부들(IP) 및 연결부들(CPP)을 포함할 수 있다. 표시 패널(DP, 도 3 참조)의 형상이 변형되는 경우, 서로 인접한 연결부들(CPP) 사이의 거리가 벌어질 수 있다.
제1 감지 패턴(SE1), 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2)은 동일한 층 상에 배치될 수 있다. 또한, 제1 감지 패턴(SE1), 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2)은 동일한 물질을 포함할 수 있으며, 동일한 공정을 통해 형성될 수 있다. 제1 연결 패턴(CE1, 도 5 참조)은 제1 감지 패턴(SE1), 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2)과 상이한 층 상에 배치될 수 있다. 제2 감지 패턴(SE2)과 제2 연결 패턴(CE2)은 서로 연결되며 일체의 형상을 가질 수 있다. 제1 감지 패턴(SE1)은 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2)과 이격될 수 있다.
제1 감지 패턴(SE1)과 제2 감지 패턴(SE2) 사이 및 제1 감지 패턴(SE1)과 제2 연결 패턴(CE2) 사이에는 단선부들(CLP)이 정의될 수 있다. 단선부들(CLP)은 제1 감지 패턴(SE1), 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2)을 구성하는 금속 패턴의 일부가 제거되어 제공될 수 있다.
본 발명의 일 실시예에서, 단선부들(CLP)의 위치는 단선부들(CLP) 위에 정의될 수 있다. 하지만, 이에 제한되는 것은 아니며, 단선부들(CLP)은 아일랜드부들(IP) 위에 배치될 수도 있다. 또한, 본 발명의 일 실시예에서, 단선부들(CLP)의 일부는 아일랜드부들(IP) 위에 정의되고, 단선부들(CLP)의 다른 일부는 연결부들(CPP) 위에 정의될 수도 있다.
연결부들(CPP)은 표시 패널(DP, 도 3 참조)의 형상 변형에 대응하여 형상이 변형하는 영역일 수 있다. 단선부들(CLP)이 연결부들(CPP) 위에 정의되는 경우, 연결부들(CPP)의 형상이 변형됨에 따라 단선부들(CLP) 각각의 폭이 증가하거나, 감소될 수 있다. 즉, 단선부들(CLP)을 사이에 두고 마주하는 두 패턴들 사이의 간격이 변화할 수 있다.
연결부들(CPP)의 형상의 변형에 대응하여 제1 감지 패턴(SE1)과 마주하는 제2 연결 패턴(CE2) 사이의 거리 및 제1 감지 패턴(SE1)과 마주하는 제2 감지 패턴(SE2) 사이의 거리가 변화될 수 있다. 따라서, 연결부들(CPP)의 형상 변형에 대응하여 제1 감지 패턴(SE1), 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2) 자체의 형상이 변형되는 정도가 감소될 수 있다. 그 결과, 제1 감지 패턴(SE1), 제2 감지 패턴(SE2) 및 제2 연결 패턴(CE2)이 받게 되는 스트레스가 감소될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
본 발명은 스트레쳐블 표시 장치에 관한 것으로, 스트레쳐블 표시 장치에 터치 민감도 및 정확성이 향상되고, 단선될 확률이 감소된 입력 감지층을 제공할 수 있어 산업상 이용가능성이 높다.

Claims (20)

  1. 영상을 표시하는 표시 패널; 및
    상기 표시 패널 위에 직접 배치되며, 감지 패턴들 및 연결 패턴들을 포함하는 입력 감지층을 포함하고,
    상기 표시 패널은,
    제1 아일랜드부, 상기 제1 아일랜드부와 이격된 제2 아일랜드부, 및 상기 제1 아일랜드부 및 상기 제2 아일랜드부를 연결하며 제1 방향을 따라 연장된 형상을 가진 연결부를 포함하는 베이스층;
    상기 제1 아일랜드부 위에 배치된 제1 화소;
    상기 제2 아일랜드부 위에 배치된 제2 화소;
    상기 연결부 위에 배치되어, 상기 제1 화소 및 상기 제2 화소에 전기적으로 연결된 신호 배선들;
    상기 제1 화소를 커버하는 제1 커버부;
    상기 제2 화소를 커버하는 제2 커버부; 및
    상기 신호 배선들 위에 배치된 연결 커버부를 포함하고,
    상기 감지 패턴들 각각은 상기 제1 커버부 및 상기 제2 커버부 위에 배치된 제1 감지 라인 패턴 및 상기 연결 커버부 위에 배치된 제2 감지 라인 패턴을 포함하고,
    상기 연결부는 각각이 상기 제1 방향을 따라 연장된 형상을 가지며, 상기 제1 방향과 교차하는 제2 방향으로 서로 인접한 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역을 사이에 두고 상기 제1 아일랜드부 및 상기 제2 아일랜드부와 이격되고, 상기 제2 감지 라인 패턴은 상기 제1 영역 위에 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은,
    제1 무기층;
    상기 제1 무기층 위에 배치된 유기층; 및
    상기 유기층을 커버하는 제2 무기층을 포함하고, 상기 제1 감지 라인 패턴은 상기 제2 무기층 위에 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제2 무기층과 상기 제1 감지 라인 패턴 사이에 배치된 차광층을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 연결 커버부는 상기 제1 무기층으로부터 연장된 제1 연결 무기층 및 상기 제2 무기층으로부터 연장되며 상기 제1 연결 무기층 위에 배치된 제2 연결 무기층을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 연결 커버부는 상기 제2 연결 무기층 위에 배치되며 상기 차광층으로부터 연장된 연결 차광층을 더 포함하는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은,
    상기 제2 무기층 위에 배치된 제1 컬러필터층;
    상기 제2 무기층 위에 배치되며, 상기 제1 컬러필터층과 인접한 제2 컬러필터층; 및
    상기 제2 무기층 위에 배치되며, 상기 제2 컬러필터층과 인접한 제3 컬러필터층을 더 포함하고, 상기 제1 감지 라인 패턴은 상기 제1 컬러필터층, 상기 제2 컬러필터층, 및 상기 제3 컬러필터층 위에 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 연결 커버부는,
    상기 제1 컬러필터층과 동일한 물질을 포함하는 제1 보상층;
    상기 제2 컬러필터층과 동일한 물질을 포함하는 제2 보상층; 및
    상기 제3 컬러필터층과 동일한 물질을 포함하는 제3 보상층을 포함하고, 상기 제2 감지 라인 패턴은 상기 제3 보상층 위에 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 연결 커버부는 상기 제3 보상층과 상기 제2 감지 라인 패턴 사이에 배치된 차광층을 더 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴과 상기 제1 내지 제3 컬러필터층들 사이에 배치된 차광층을 더 포함하고, 상기 차광층에는 개구부들이 정의된 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴을 커버하는 차광층을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은,
    제1 무기층;
    상기 제1 무기층 위에 직접 배치된 제2 무기층;
    상기 제2 무기층 위에 배치된 제1 컬러필터층;
    상기 제2 무기층 위에 배치되며, 상기 제1 컬러필터층과 인접한 제2 컬러필터층; 및
    상기 제2 무기층 위에 배치되며, 상기 제2 컬러필터층과 인접한 제3 컬러 필터층을 포함하고, 상기 제1 감지 라인 패턴은 상기 제1 컬러필터층, 상기 제2 컬러필터층, 및 상기 제3 컬러필터층 위에 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴 상기 제1 내지 제3 컬러필터층들 사이에 배치된 차광층을 더 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은 상기 제1 감지 라인 패턴을 커버하는 차광층을 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 커버부 및 상기 제2 커버부 각각은,
    제1 무기층;
    상기 제1 무기층 위에 배치된 제1 유기층;
    상기 제1 유기층을 커버하는 제2 무기층;
    상기 제2 무기층 위에 배치된 제2 유기층; 및
    상기 제2 유기층을 커버하는 제3 무기층을 포함하고, 상기 제1 감지 라인 패턴은 상기 제3 무기층 위에 배치된 표시 장치.
  15. 제1 항에 있어서,
    상기 제2 감지 라인 패턴은 상기 제1 감지 라인 패턴과 연결된 제1 서브 감지층, 및 상기 제1 서브 감지층과 상이한 층 상에 배치된 제2 서브 감지층을 포함하고, 상기 제1 서브 감지층 및 상기 제2 서브 감지층은 전기적으로 연결된 표시 장치.
  16. 제15 항에 있어서,
    상기 감지 패턴들은 제1 감지 패턴들 및 제2 감지 패턴들을 포함하고, 상기 연결 패턴들은 서로 인접한 상기 제1 감지 패턴들에 연결된 제1 연결 패턴 및 서로 인접한 상기 제2 감지 패턴들에 연결된 제2 연결 패턴을 포함하고, 상기 입력 감지층은 상기 제1 연결 패턴 및 상기 제2 연결 패턴 사이에 배치된 감지 절연층을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 서브 감지층은 상기 제1 연결 패턴과 동일한 물질을 포함하고, 상기 제2 서브 감지층은 상기 제2 연결 패턴과 동일한 물질을 포함하고, 상기 감지 절연층은 상기 제1 서브 감지층과 상기 제2 서브 감지층 사이의 영역으로 연장된 표시 장치.
  18. 제1 항에 있어서,
    상기 입력 감지층은 상기 감지 패턴들 및 상기 연결 패턴들 중 적어도 일부 위에 배치된 흡광층을 더 포함하는 표시 장치.
  19. 영상을 표시하는 표시 패널; 및
    상기 표시 패널 위에 직접 배치되며, 감지 패턴들 및 연결 패턴들을 포함하는 입력 감지층을 포함하고,
    상기 표시 패널은,
    제1 아일랜드부, 제2 아일랜드부, 및 상기 제1 아일랜드부 및 상기 제2 아일랜드부를 연결하는 연결부를 포함하는 베이스층;
    상기 제1 아일랜드부 위에 배치된 제1 화소;
    상기 제2 아일랜드부 위에 배치된 제2 화소;
    상기 연결부 위에 배치되어, 상기 제1 화소 및 상기 제2 화소에 전기적으로 연결된 신호 배선들;
    상기 제1 화소 위에 배치되며, 상기 제1 화소를 커버하는 제1 커버부;
    상기 제2 화소 위에 배치되며, 상기 제2 화소를 커버하는 제2 커버부; 및
    상기 신호 배선들 위에 배치된 연결 커버부를 포함하고,
    상기 감지 패턴들 각각은 상기 제1 커버부 및 상기 제2 커버부 위에 배치된 제1 감지 라인 패턴 및 상기 연결 커버부 위에 배치되며, 상기 제1 감지 라인 패턴과 연결된 제2 감지 라인 패턴을 포함하고,
    상기 제1 커버부 및 상기 제2 커버부 각각은 컬러필터층을 포함하고, 상기 연결 커버부는 보상층을 포함하고, 상기 보상층은 상기 컬러필터층과 동일한 물질을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 연결부는 제1 방향을 따라 상기 제1 아일랜드부로부터 상기 제2 아일랜드부를 향해 연장된 형상을 갖고, 상기 연결부는 상기 제1 방향을 따라 연장된 형상을 갖는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역을 사이에 두고 상기 제1 아일랜드부 및 상기 제2 아일랜드부와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제2 감지 라인 패턴은 평면 상에서 상기 제1 영역과 중첩하고, 상기 제2 영역과 이격된 표시 장치.
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