WO2021014258A1 - 撮像装置および電子機器 - Google Patents

撮像装置および電子機器 Download PDF

Info

Publication number
WO2021014258A1
WO2021014258A1 PCT/IB2020/056448 IB2020056448W WO2021014258A1 WO 2021014258 A1 WO2021014258 A1 WO 2021014258A1 IB 2020056448 W IB2020056448 W IB 2020056448W WO 2021014258 A1 WO2021014258 A1 WO 2021014258A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
layer
data
wiring
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/IB2020/056448
Other languages
English (en)
French (fr)
Inventor
米田誠一
根来雄介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2021534840A priority Critical patent/JP7562535B2/ja
Priority to US17/626,566 priority patent/US11991438B2/en
Priority to KR1020227003652A priority patent/KR20220035919A/ko
Priority to CN202080047409.2A priority patent/CN114026692A/zh
Publication of WO2021014258A1 publication Critical patent/WO2021014258A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/63—Control of cameras or camera modules by using electronic viewfinders
    • H04N23/631—Graphical user interfaces [GUI] specially adapted for controlling image capture or setting capture parameters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8023—Disposition of the elements in pixels, e.g. smaller elements in the centre of the imager compared to larger elements at the periphery
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8027—Geometry of the photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient

Definitions

  • One aspect of the present invention relates to an imaging device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of one aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, lighting devices, power storage devices, storage devices, imaging devices, and the like.
  • the driving method or the manufacturing method thereof can be given as an example.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • Transistors and semiconductor circuits are one aspect of semiconductor devices.
  • the storage device, the display device, the image pickup device, and the electronic device may have a semiconductor device.
  • Patent Document 1 discloses an image pickup apparatus having an oxide semiconductor and using a transistor having an extremely low off-current in a pixel circuit.
  • Patent Document 2 discloses a technique for adding an arithmetic function to an imaging device.
  • Patent Document 3 shows an image sensor in which a plurality of sensor chips are bonded.
  • Japanese Unexamined Patent Publication No. 2011-119711 Japanese Unexamined Patent Publication No. 2016-123087 Japanese Unexamined Patent Publication No. 2018-117027
  • an image pickup device equipped with a solid-state image sensor such as a CMOS image sensor high-quality images can be easily taken due to technological development.
  • the imaging device it is required that the imaging device be equipped with more intelligent functions.
  • image data compression and image recognition are processed after the image data (analog data) is converted to digital data and taken out of the imaging device. If the processing can be performed in the imaging device, the cooperation with an external device becomes faster and the convenience of the user is improved. In addition, the load and power consumption of peripheral devices can be reduced. Further, if complicated data processing can be performed in the state of analog data, the time required for data conversion can be shortened.
  • one aspect of the present invention is to provide an image pickup apparatus capable of performing image processing.
  • one of the purposes is to provide an image pickup device with low power consumption.
  • one of the purposes is to provide a highly reliable imaging device.
  • one of the purposes is to provide a new imaging device or the like.
  • Another object of the present invention is to provide a method for driving the image pickup apparatus.
  • one aspect of the present invention is to provide an imaging device capable of performing data processing while suppressing fluctuations in analog data.
  • Another object of the present invention is to provide an image pickup apparatus capable of processing analog data while suppressing power consumption.
  • Another object of the present invention is to provide an imaging device having a reduced circuit area.
  • Another object of the present invention is to provide an image pickup apparatus in which the area of the photoelectric conversion device is increased.
  • Another object of the present invention is to provide an image pickup apparatus in which the degree of pixel integration is increased.
  • one of the purposes is to provide a low-cost imaging device.
  • one of the purposes is to provide a new semiconductor device or the like.
  • One aspect of the present invention relates to an imaging device capable of arithmetically processing the data while holding the data in the pixels.
  • One aspect of the present invention includes a pixel block and a first circuit, the pixel block has a plurality of pixels arranged in a matrix, and the pixel block and the first circuit are electrically connected.
  • Each of the plurality of pixels has a photoelectric conversion device, a first transistor, a second transistor, and a capacitor, and the photoelectric conversion device and the first transistor are formed in the first layer.
  • the capacitor is formed in a second layer, the second layer is joined to the first layer, the first transistor and the second transistor each have silicon in the channel forming region, and the first transistor.
  • One of the source or drain of the second transistor is electrically connected to one electrode of the photoelectric conversion device, the other is electrically connected to one electrode of the capacitor, and one of the source or drain of the second transistor is the other of the capacitor. It is electrically connected to the electrode, and each of the plurality of pixels has a function of generating the first data and a function of multiplying the first data by an arbitrary magnification to generate the second data.
  • the first circuit corresponds to the function of generating the third data corresponding to the sum of the first data generated by each of the plurality of pixels and the sum of the second data generated by each of the plurality of pixels.
  • the plurality of pixels of the pixel block and the first circuit are electrically connected.
  • one aspect of the present invention includes a pixel block and a first circuit
  • the pixel block has a plurality of pixels arranged in a matrix, and the plurality of pixels and the first circuit are Electrically connected
  • each of the plurality of pixels has a photoelectric conversion device, a first transistor, a second transistor, and a capacitor
  • the photoelectric conversion device and the first transistor are the first layer.
  • the capacitor and the second transistor are formed in the second layer, the second layer is bonded to the first layer by the bonding process, and the first transistor and the second transistor are respectively formed.
  • silicon in the channel formation region one of the source or drain of the first transistor is electrically connected to one electrode of the photoelectric conversion device and the other is electrically connected to one electrode of the capacitor.
  • the first circuit has a function of generating a second data
  • the first circuit has a function of generating a third data corresponding to the sum of the first data generated by each of the plurality of pixels and a plurality of functions. It has a function of adding a potential corresponding to the sum of the second data generated by each of the pixels to the third data by capacitance coupling to generate the fourth data, and has the first data and the second data.
  • the data of is an image pickup device which is an analog value.
  • the first layer is formed on the first silicon substrate, and the n-type region of the photoelectric conversion device and one of the source and drain of the first transistor may be shared. preferable.
  • the capacitor is preferably a trench capacitor.
  • one aspect of the present invention is an electronic device having the image pickup device and the display device described above.
  • an image pickup apparatus capable of performing image processing. Further, it is possible to provide an image pickup device having low power consumption. Further, it is possible to provide a highly reliable imaging device. In addition, a new imaging device or the like can be provided. Further, it is possible to provide a method for driving the image pickup apparatus.
  • an imaging device capable of performing data processing while suppressing fluctuations in analog data. Further, it is possible to provide an image pickup apparatus capable of processing analog data while suppressing power consumption. Further, it is possible to provide an imaging device having a reduced circuit area. Further, it is possible to provide an image pickup apparatus in which the area of the photoelectric conversion device is increased. In addition, it is possible to provide an imaging device having an increased degree of pixel integration. Further, it is possible to provide an image pickup apparatus having a low cost. Further, it is possible to provide a new semiconductor device or the like.
  • FIG. 1 is a block diagram illustrating an imaging device.
  • FIG. 2 is a diagram illustrating the pixel block 200 and the circuit 201.
  • 3A and 3B are diagrams for explaining the pixel 100.
  • 4A and 4B are timing charts illustrating the operation of the pixel block 200 and the circuit 201.
  • 5A and 5B are diagrams for explaining the circuit 301 and the circuit 302.
  • FIG. 6 is a diagram illustrating pixels included in the circuit 302. 7A and 7B are diagrams showing a configuration example of a neural network.
  • FIG. 8 is a diagram illustrating the circuit 304.
  • FIG. 9 is a timing chart illustrating the operation of the circuit 304.
  • FIG. 10 is a timing chart illustrating the operation of the circuit 304.
  • FIG. 11A is a diagram illustrating the operation of the rolling shutter.
  • FIG. 11B is a diagram illustrating the operation of the global shutter.
  • FIG. 11C is an example of a pixel.
  • 12A to 12F are diagrams for explaining the configuration of pixels of the image pickup apparatus.
  • FIG. 13A is a cross-sectional view illustrating the pixels.
  • FIG. 13B is a cross-sectional view illustrating the pixels.
  • FIG. 14 is a cross-sectional view illustrating the pixels.
  • FIG. 15 is a cross-sectional view illustrating the pixels.
  • FIG. 16A is a cross-sectional view illustrating the pixels.
  • FIG. 16B is a cross-sectional view illustrating the pixels.
  • FIG. 17A is a cross-sectional view illustrating the pixels.
  • 17B is a cross-sectional view illustrating the pixels.
  • 18A to 18C are diagrams for explaining Si transistors.
  • 19A to 19F are perspective views of a package and a module containing an imaging device.
  • 20A to 20F are diagrams for explaining an electronic device.
  • the element may be composed of a plurality of elements as long as there is no functional inconvenience.
  • a plurality of transistors operating as switches may be connected in series or in parallel.
  • the capacitor may be divided and arranged at a plurality of positions.
  • one conductor may have a plurality of functions such as wiring, electrodes and terminals, and in the present specification, a plurality of names may be used for the same element. Further, even when the elements are shown to be directly connected on the circuit diagram, the elements may actually be connected to each other via a plurality of conductors. In the book, such a configuration is also included in the category of direct connection.
  • the imaging device holds analog data (image data) acquired in the imaging operation in pixels, and can extract data obtained by multiplying the analog data by an arbitrary weighting coefficient.
  • processing such as image recognition can be performed. Since a huge amount of image data can be held in pixels in the state of analog data, processing can be performed efficiently.
  • FIG. 1 is a block diagram illustrating an imaging device according to an aspect of the present invention.
  • the imaging device includes a pixel array 300, a circuit 201, a circuit 301, a circuit 302, a circuit 303, a circuit 304, and a circuit 305.
  • the circuit 201 and the circuits 301 to 305 are not limited to a single circuit configuration, and may be composed of a plurality of circuits. Alternatively, any one of the above circuits may be integrated.
  • the pixel array 300 has an imaging function and a calculation function.
  • the circuits 201 and 301 have an arithmetic function.
  • the circuit 302 has an arithmetic function or a data conversion function.
  • the circuits 303 and 304 have a selection function.
  • the circuit 305 has a function of supplying an electric potential to the pixel.
  • the pixel array 300 has a plurality of pixel blocks 200. As shown in FIG. 2, the pixel block 200 has a plurality of pixels 100 arranged in a matrix, and each pixel 100 is electrically connected to the circuit 201.
  • the circuit 201 can also be provided in the pixel block 200.
  • Image data can be acquired with pixel 100.
  • the number of pixels is set to 2 ⁇ 2 as an example, but the number is not limited to this.
  • the pixel block 200 operates as a product-sum calculation circuit. Further, the circuit 201 electrically connected to the pixel block 200 has a function of extracting the product of the image data and the weighting coefficient from the pixel 100. The circuit 201 also has a function as a correlated double sampling circuit (CDS circuit).
  • CDS circuit correlated double sampling circuit
  • the pixel 100 can include a photoelectric conversion device 101, a transistor 102, a transistor 103, a capacitor 104, a transistor 105, a transistor 106, a transistor 108, and a capacitor 150. ..
  • One electrode of the photoelectric conversion device 101 is electrically connected to one of the source and drain of the transistor 102.
  • the other of the source or drain of the transistor 102 is electrically connected to one of the source or drain of the transistor 103.
  • One of the source or drain of the transistor 103 is electrically connected to one electrode of the capacitor 104.
  • One electrode of the capacitor 104 is electrically connected to the gate of the transistor 105.
  • One of the source or drain of the transistor 105 is electrically connected to one of the source or drain of the transistor 108.
  • the other electrode of the capacitor 104 is electrically connected to one of the source or drain of the transistor 106.
  • One electrode of the capacitor 150 is electrically connected to the gate of the transistor 105.
  • the other electrode of the capacitor 150 is electrically connected to the ground potential. Further, the other electrode of the capacitor 150 may be electrically connected to the substrate potential of the silicon substrate, for example.
  • the other of the source or drain of the transistor 105 is electrically connected to the other electrode of the capacitor 150, but each may be connected to wiring or the like having a different potential.
  • the other side of the source or drain of the transistor 105 is electrically connected to the ground potential, but a signal line or the like may be electrically connected to the other side of the source or drain of the transistor 105. ..
  • a node N is an electrical connection point between the other of the source or drain of the transistor 102, one of the source or drain of the transistor 103, one electrode of the capacitor 104, and the gate of the transistor 105.
  • the pixel 100 may be configured not to have either the capacitor 104 or the capacitor 150.
  • the capacitance of one or both of the capacitors 104 and 150 By increasing the capacitance of one or both of the capacitors 104 and 150, for example, the amount of electric charge accumulated in the node N can be increased, and the potential fluctuation due to leakage can be suppressed. Further, by increasing the capacitance, for example, the voltage of the signal given to the wiring 111 can be lowered. Therefore, the power consumption of the circuit 305 may be reduced.
  • the other electrode of the photoelectric conversion device 101 is electrically connected to the wiring 114.
  • the gate of the transistor 102 is electrically connected to the wiring 116.
  • the other of the source or drain of the transistor 103 is electrically connected to the wiring 115.
  • the gate of the transistor 103 is electrically connected to the wiring 117.
  • the other of the source or drain of the transistor 105 is electrically connected to the GND wiring or the like.
  • the other of the source or drain of the transistor 108 is electrically connected to the wiring 113.
  • the other of the source or drain of the transistor 106 is electrically connected to the wiring 111.
  • the gate of the transistor 106 is electrically connected to the wiring 112.
  • the gate of the transistor 108 is electrically connected to the wiring 122.
  • Wiring 114 and 115 can have a function as a power supply line.
  • the wiring 114 can function as a high-potential power supply line
  • the wiring 115 can function as a low-potential power supply line.
  • Wiring 112, 116, 117, 122 can function as a signal line for controlling the continuity of each transistor.
  • the wiring 111 can function as a wiring that supplies a potential corresponding to a weighting coefficient to the pixel 100.
  • the wiring 113 can function as a wiring that electrically connects the pixel 100 and the circuit 201.
  • the circuit 303 has a function of giving a signal to the wiring 112.
  • the circuit 304 has a function of giving a signal to the wiring 122.
  • the circuit 305 has a function of giving a signal to the wiring 111.
  • An amplifier circuit or a gain adjustment circuit may be electrically connected to the wiring 113.
  • a photodiode can be used as the photoelectric conversion device 101.
  • the transistor 102 can have a function of controlling the potential of the node N.
  • the transistor 103 can have a function of initializing the potential of the node N.
  • the transistor 105 can have a function of controlling the current flowing through the circuit 201 according to the potential of the node N.
  • the transistor 108 can have a function of selecting pixels.
  • the transistor 106 can have a function of supplying a potential corresponding to a weighting coefficient to the node N.
  • the transistor 105 and the transistor 108 electrically connect one of the source or drain of the transistor 105 and one of the source or drain of the transistor 108, and wire the other of the source or drain of the transistor 105. It may be connected to 113 and the other of the source or drain of the transistor 108 may be electrically connected to the GND wiring or the like.
  • the image pickup apparatus of one aspect of the present invention by increasing the capacitance value of the capacitor 104, the period during which the electric charge can be held at the node N can be extremely lengthened. Therefore, it is possible to apply the global shutter method in which charge accumulation operation is performed simultaneously in all pixels without complicating the circuit configuration and operation method. It is also possible to perform a plurality of operations using the image data while holding the image data in the node N.
  • the image data is held in the node N in the desired pixel at the first time, and the image data held in the node N at the second time when the desired time elapses from the first time (hereinafter, the first).
  • (1 data) is read out, exposure is performed on a desired pixel, data corresponding to the exposure (hereinafter, second data) is stored in node N, and the first data and the second data are compared. be able to.
  • transistors can be used as the transistors used for the pixel 100.
  • the transistor of one aspect of the present invention preferably has, for example, silicon in the channel forming region. Further, the transistor may have germanium in addition to silicon in the channel forming region.
  • the transistor used for the pixel 100 for example, a transistor using silicon in the channel forming region (hereinafter, Si transistor) can be used.
  • Si transistor a transistor using silicon in the channel forming region
  • Examples of the Si transistor include a transistor having amorphous silicon, a transistor having crystalline silicon (microcrystalline silicon, low temperature polysilicon, single crystal silicon), and the like.
  • the transistor 105 has excellent amplification characteristics. Further, since the transistors 106 and 108 may be turned on and off frequently, it is preferable that the transistors 106 and 108 are transistors having high mobility capable of high-speed operation. Therefore, it is particularly preferable to apply Si transistors to the transistors 105, 106, and 108.
  • the transistor used in the image pickup apparatus of one aspect of the present invention has a metal oxide in the channel forming region, and the metal oxides are In, Zn, and M (M is Al, Ti, Ga, Ge, Sn. , Y, Zr, La, Ce, Nd or Hf), and a transistor having (hereinafter, OS transistor) may be used.
  • the OS transistor is preferably formed on, for example, an insulating layer provided on the substrate. Further, the OS transistor can be provided, for example, by stacking it with a Si transistor.
  • the gate, source region, and drain region of the OS transistor are provided, for example, with a transistor, a capacitor, etc. provided on a silicon substrate separated from an insulating layer, and are electrically connected via a conductive layer provided in the insulating layer. To.
  • the potential of the node N in the pixel 100 is the sum of the reset potential supplied from the wiring 115 and the potential (image data) generated by the photoelectric conversion by the photoelectric conversion device 101, and the weighting coefficient supplied from the wiring 111. It is determined by capacitive coupling with the corresponding potential. That is, a current corresponding to the data including the product of the image data and an arbitrary weighting coefficient flows through the transistor 105.
  • each pixel 100 is electrically connected to each other by wiring 113.
  • the circuit 201 can perform calculations using the sum of the currents flowing through the transistors 105 of each pixel 100.
  • the circuit 201 has a capacitor 202, a transistor 203, a transistor 204, a transistor 205, a transistor 206, and a resistor 207.
  • One electrode of the capacitor 202 is electrically connected to one of the source and drain of the transistor 203.
  • One of the source and drain of transistor 203 is electrically connected to the gate of transistor 204.
  • One of the source or drain of transistor 204 is electrically connected to one of the source or drain of transistor 205.
  • One of the source or drain of transistor 205 is electrically connected to one of the source or drain of transistor 206.
  • One electrode of the resistor 207 is electrically connected to the other electrode of the capacitor 202.
  • the other electrode of the capacitor 202 is electrically connected to the wiring 113.
  • the other of the source or drain of transistor 203 is electrically connected to wiring 218.
  • the other of the source or drain of transistor 204 is electrically connected to wire 219.
  • the other of the source or drain of the transistor 205 is electrically connected to a reference power line such as GND wiring.
  • the other of the source or drain of the transistor 206 is electrically connected to the wiring 212.
  • the other electrode of resistor 207 is electrically connected to wiring 217.
  • the gate of transistor 203 is electrically connected to wiring 216.
  • the gate of the transistor 205 is electrically connected to the wiring 215.
  • the gate of the transistor 206 is electrically connected to the wiring 213.
  • Wiring 217, 218, 219 can have a function as a power line.
  • the wiring 218 can have a function as a wiring for supplying a dedicated potential for reading.
  • Wiring 217 and 219 can function as high potential power lines.
  • the wirings 213, 215, and 216 can function as signal lines for controlling the continuity of each transistor.
  • the wiring 212 is an output line and can be electrically connected to, for example, the circuit 301 shown in FIG.
  • the transistor 203 can have a function of resetting the potential of the wiring 211 to the potential of the wiring 218.
  • the transistors 204 and 205 can have a function as a source follower circuit.
  • the transistor 206 can have a function of controlling reading.
  • an offset component other than the product of the image data (potential X) and the weighting coefficient (potential W) is removed, and WX, which is the target data, is extracted.
  • the WX can be calculated by using the data with and without imaging for the same pixel and the data when weights are added to each of them.
  • the total current (Ip) flowing through the pixel 100 when imaging is k ⁇ (X-V th ) 2
  • the total current (Ip) flowing through the pixel 100 when weighted is k ⁇ (W + X-V th ) 2. It becomes.
  • the total current (Iref) flowing through the pixel 100 when no imaging is performed is k ⁇ (0-V th ) 2
  • the total current (Iref) flowing through the pixel 100 when weighted is k ⁇ (W-V th).
  • k is a constant and Vth is the threshold voltage of the transistor 105.
  • the difference (data A) between the data with imaging and the data obtained by weighting the data is calculated.
  • k ⁇ ((X-V th ) 2- (W + X-V th ) 2 ) k ⁇ (-W 2 -2W ⁇ X + 2W-V th ).
  • circuit 201 data A and data B can be read out.
  • the difference calculation between the data A and the data B can be performed by the circuit 301.
  • FIG. 4A is a timing chart illustrating an operation of calculating the difference (data A) between the data with imaging and the data obtained by weighting the data in the pixel block 200 and the circuit 201.
  • data A the difference between the data with imaging and the data obtained by weighting the data in the pixel block 200 and the circuit 201.
  • the timing at which each signal is converted is also shown for convenience, it is actually preferable to shift the signal in consideration of the delay inside the circuit.
  • the potential of the wiring 117 is set to "H”
  • the potential of the wiring 116 is set to "H”
  • the node N of the pixel 100 is set to the reset potential.
  • the potential of the wiring 111 is set to "L”
  • the wirings 112_1 and 112_2 (wiring 112 in the first and second rows) are set to "H”
  • the weighting coefficient 0 is written.
  • the potential X (image data) is written to the node N by the photoelectric conversion of the photoelectric conversion device 101.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W111 (the weight added to the pixels in the first row), and the potential of the wiring 112_1 is set to “H”, so that the node N of the pixels 100 in the first row
  • the weighting coefficient W111 is added to the capacitance coupling of the capacitor 104.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W112 (the weight added to the pixels in the second row), and the potential of the wiring 112_2 is set to “H”, so that the node N of the pixels 100 in the second row
  • the weighting coefficient W112 is added to the capacitance coupling of the capacitor 104.
  • the operation of the periods T4 and T5 corresponds to the generation of weighted data with imaging.
  • the circuit 201 can output the signal potential corresponding to the data A of the pixel block 200 in the first row by the source follower operation.
  • FIG. 4B is a timing chart illustrating an operation of calculating the difference (data B) between the data without imaging and the data obtained by weighting the data in the pixel block 200 and the circuit 201.
  • the acquisition of the data B may be performed alternately with the acquisition of the data A shown in FIG. Further, the data A may be acquired after the data B is acquired first.
  • the potential of the wiring 117 is set to "H”
  • the potential of the wiring 116 is set to "H”
  • the node N of the pixel 100 is set to the reset potential (0).
  • the potential of the wiring 117 is set to “L” and the potential of the wiring 116 is set to “L”. That is, during the period, the potential of the node N is the reset potential regardless of the operation of the photoelectric conversion device 101.
  • the potential of the wiring 111 is set to "L”
  • the wirings 112_1 and 112_2 are set to "H”
  • the weighting coefficient 0 is written.
  • the operation may be performed during the period when the potential of the node N is the reset potential.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W111 (the weight added to the pixels in the first row), and the potential of the wiring 112_1 is set to “H”, so that the node N of the pixels 100 in the first row
  • the weighting coefficient W111 is added to the capacitance coupling of the capacitor 104.
  • the potential of the wiring 111 is set to the potential corresponding to the weighting coefficient W112 (the weight added to the pixels in the second row), and the potential of the wiring 112_2 is set to “H”, so that the node N of the pixels 100 in the second row
  • the weighting coefficient W112 is added to the capacitance coupling of the capacitor 104.
  • the operation of periods T4 and T5 corresponds to the generation of weighted data without imaging.
  • the circuit 201 can output the signal potential corresponding to the data B of the pixel block 200 in the first row by the source follower operation.
  • Data A and data B output from the circuit 201 by the above operation are input to the circuit 301.
  • an operation for taking the difference between the data A and the data B is performed, and an unnecessary offset component other than the product of the image data (potential X) and the weighting coefficient (potential W) can be removed.
  • the circuit 301 may be configured to have an arithmetic circuit such as the circuit 201, or may be configured to take a difference by using a memory circuit and software processing.
  • the circuit 301 may be configured to have an analog-to-digital conversion circuit.
  • the data given to the circuit 301 here, for example, the data A and the data B may be converted into digital values, stored in the memory circuit, and calculated.
  • the operation of the period T4 and the period T5 in FIGS. 4A and 4B may not be performed in the image pickup apparatus. ..
  • the wiring 111 may be left as “L”.
  • FIG. 5A is a diagram illustrating a circuit 301 and a circuit 302 connected to the circuit 201.
  • the product-sum calculation result data output from the circuit 201 is sequentially input to the circuit 301.
  • the circuit 301 may have various calculation functions in addition to the above-mentioned function of calculating the difference between the data A and the data B.
  • the circuit 301 can have the same configuration as the circuit 201.
  • the function of the circuit 301 may be replaced by software processing.
  • the circuit 301 may have a circuit for calculating the activation function.
  • a comparator circuit can be used for the circuit.
  • the comparator circuit outputs the result of comparing the input data with the set threshold value as binary data. That is, the pixel block 200, the circuit 201, and the circuit 301 can act as a part element of the neural network.
  • the data output by the pixel block 200 corresponds to the image data of a plurality of bits, but if it can be binarized by the circuit 301, it can be said that the image data is compressed.
  • the data output from the circuit 301 is sequentially input to the circuit 302.
  • the circuit 302 can be configured to include, for example, a latch circuit and a shift register. With this configuration, parallel serial conversion can be performed, and the data input in parallel can be output to the wiring 311 as serial data.
  • the connection destination of the wiring 311 is not limited. For example, it can be connected to a neural network, a storage device, a communication device, or the like.
  • the circuit 302 may have a neural network.
  • the neural network has memory cells arranged in a matrix, and each memory cell holds a weighting coefficient.
  • the data output from the circuit 301 is input to each of the memory cells 320, and the product-sum operation can be performed.
  • the number of memory cells shown in FIG. 5B is an example and is not limited.
  • the neural network shown in FIG. 5B has a memory cell 320 and a reference memory cell 325 installed in a matrix, a circuit 330, a circuit 350, a circuit 360, and a circuit 370.
  • FIG. 6 shows an example of the memory cell 320 and the reference memory cell 325.
  • Reference memory cells 325 are provided in an arbitrary row.
  • the memory cell 320 and the reference memory cell 325 have a similar configuration and include a transistor 161 and a transistor 162 and a capacitor 163.
  • One of the source and drain of transistor 161 is electrically connected to the gate of transistor 162.
  • the gate of transistor 162 is electrically connected to one electrode of capacitor 163.
  • a node NM is a point where one of the source and drain of the transistor 161, the gate of the transistor 162, and one electrode of the capacitor 163 are connected.
  • the gate of the transistor 161 is electrically connected to the wiring WL.
  • the other electrode of the capacitor 163 is electrically connected to the wiring RW.
  • One of the source and drain of the transistor 162 is electrically connected to a reference potential wiring such as a GND wiring.
  • the other side of the source or drain of the transistor 161 is electrically connected to the wiring WD.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BL.
  • the other side of the source or drain of the transistor 161 is electrically connected to the wiring WDref.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BLref.
  • the wiring WL is electrically connected to the circuit 330.
  • a decoder, a shift register, or the like can be used for the circuit 330.
  • the wiring RW is electrically connected to the circuit 301. Binary data output from the circuit 301 is written to each memory cell.
  • the wiring WD and the wiring WDref are electrically connected to the circuit 350.
  • a decoder, a shift register, or the like can be used for the circuit 350.
  • the circuit 350 may have a D / A converter and SRAM.
  • the circuit 350 can output the weighting factor written to the node NM.
  • the wiring BL and the wiring BLref are electrically connected to the circuit 360 and the circuit 370.
  • the circuit 360 is a current source circuit, and the circuit 370 can have the same configuration as the circuit 201.
  • the circuit 360 and the circuit 370 can obtain a signal obtained by removing the offset component from the product-sum calculation result.
  • the circuit 360 is electrically connected to the circuit 370.
  • the circuit 370 can also be rephrased as an activation function circuit.
  • the activation function circuit has a function of performing an operation for converting a signal input from the circuit 360 according to a predefined activation function.
  • As the activation function for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used.
  • the signal converted by the activation function circuit is output to the outside as output data.
  • the neural network NN can be composed of an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • the input layer IL, the output layer OL, and the intermediate layer HL each have one or more neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HL can also be called a DNN (deep neural network).
  • learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL.
  • the output signals of the neurons in the anterior layer or the posterior layer are input to each neuron in the intermediate layer HL.
  • the output signal of the presheaf neuron is input to each neuron in the output layer OL.
  • each neuron may be connected to all neurons in the anterior-posterior layer (fully connected), or may be connected to some neurons.
  • FIG. 7B shows an example of calculation by neurons.
  • two neurons in the presheaf layer that output a signal to the neuron Ne and a neuron Ne are shown.
  • the output x 1 of the presheaf neuron and the output x 2 of the presheaf neuron are input to the neuron Ne.
  • the neuron Ne the sum of the multiplication result of the output x 1 and the weight w 1 (x 1 w 1 ) and the multiplication result of the output x 2 and the weight w 2 (x 2 w 2 ) is x 1 w 1 + x 2 w 2.
  • the calculation by the neurons includes the calculation of adding the product of the output of the neurons in the previous layer and the weight, that is, the sum-of-products operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed by software using a program or by hardware.
  • the product-sum calculation is performed using an analog circuit as hardware.
  • an analog circuit is used for the product-sum calculation circuit, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum calculation circuit or reducing the number of times the memory is accessed.
  • FIG. 8 is an example of a circuit that can be used for the circuit 304.
  • the circuit is a shift register circuit, and a plurality of logic circuits (SR) are electrically connected.
  • Signal lines such as wiring RES, wiring VSS_RDRS, wiring RPWC_SE [0: 3], wiring RCLK [0: 3], and wiring RSP are connected to each logic circuit (SR), and appropriate signals are connected to each signal line.
  • the selected signal potential can be sequentially output from the logic circuit (SR).
  • the circuit 170 is electrically connected to the logic circuit (SR).
  • a plurality of transistors are provided in the circuit 170, signal lines such as wiring SE_SW [0: 2] and wiring SX [0: 2] are connected, and an appropriate signal potential is input to each signal line to connect the transistors. Continuity is controlled. By controlling the circuit 170, the number of rows of selected pixels can be switched.
  • One of the source or drain of one transistor is electrically connected to the output terminal of one logic circuit (SR), and the wiring SE is connected to the other of the source or drain of the transistor.
  • the wiring SE is electrically connected to the wiring 122 that selects the pixel 100.
  • the signal potential supplied from the wiring SE_SW [0] can be input to the gate of the transistor connected to the wiring SE [0].
  • the signal potential supplied from the wiring SE_SW [1] can be input to the gate of the transistor connected to the wiring SE [1].
  • the signal potential supplied from the wiring SE_SW [2] can be input to the gate of the transistor connected to the wiring SE [2].
  • a signal potential supplied from any of the wiring SE_SW [0: 2] can be input to the gate of the transistor connected after the wiring SE [3] in the same order.
  • the adjacent wiring SEs are electrically connected via one transistor, and the wiring SE [0] is electrically connected to the power supply line (VSS) via one transistor.
  • the signal potential supplied from the wiring SX [0] can be input to the gate of the transistor that electrically connects the power supply line (VSS) and the wiring SE [0].
  • the signal potential supplied from the wiring SX [1] can be input to the gate of the transistor that electrically connects the wiring SE [0] and the wiring SE [1].
  • the signal potential supplied from the wiring SX [2] can be input to the gate of the transistor that electrically connects the wiring SE [1] and the wiring SE [2]. Any of the signal potentials supplied from the wiring SE_SX [0: 2] can be input to the gate of the transistor that electrically connects the wiring SEs thereafter in the same order.
  • FIG. 9 is a timing chart illustrating an operation of simultaneously selecting a plurality of rows (3 rows) by the circuit shown in FIG. (0) to (161) correspond to the timing at which the logic circuit (SR) outputs the signal potential to the wiring SE.
  • the potential of the wiring SX [0] is “L”
  • the potential of the wiring SX [1] is “H”
  • the potential of the wiring SX [2] is "H”
  • the potential of the wiring SE_SW [0] is.
  • 3 rows can be selected at the same time, and for example, a product-sum operation of 3 rows and 3 columns of pixels can be performed.
  • the potential of the wiring SX [0] is “H”
  • the potential of the wiring SX [1] is “L”
  • the potential of the wiring SX [2] is "H”
  • the potential of the wiring SE_SW [0] is.
  • the continuity of each transistor is controlled, and wiring SE [0] becomes “L”
  • wiring SE. “H” is output to [1]
  • “H” is output to wiring SE [2]
  • “H” is output to wiring SE [3].
  • “L” is output to the other wiring SEs.
  • FIG. 10 is a timing chart illustrating an operation of selecting one row by the circuit shown in FIG.
  • a rolling shutter method and a global shutter method will be described as an example of an imaging method that can be used in the imaging device of one aspect of the present invention.
  • FIG. 11A is a diagram illustrating the operation method of the rolling shutter system
  • FIG. 11B is a diagram illustrating the global shutter system.
  • En represents the exposure (accumulation operation) of the nth column (n is a natural number)
  • Rn represents the reading operation of the nth column.
  • FIGS. 11A and 11B the operations from the first row to the Mth row (M is a natural number) are shown.
  • the rolling shutter method is an operation method in which exposure and data reading are performed in sequence, and is a method in which the reading period of one line and the exposure period of another line are overlapped. Since the reading operation is performed immediately after the exposure, imaging can be performed even with a circuit configuration having a relatively short data retention period. Since one frame of an image is composed of data that are not simultaneously captured, the image is likely to be distorted when capturing a moving object.
  • the global shutter method is an operation method in which all pixels are exposed at the same time, data is held in each pixel, and data is read out row by row. Therefore, it is possible to obtain an image without distortion even when imaging a moving object.
  • the image pickup apparatus of one aspect of the present invention can extremely reduce the fluctuation of the data potential accumulated in the pixel by exposure by increasing the capacitance value of the capacitor such as the capacitor 104 shown in FIGS. 3A and 3B. Since the data retention time can be lengthened, the global shutter method can be easily realized.
  • the imaging device according to one aspect of the present invention can also be operated by the rolling shutter method.
  • Line [m] (m is a natural number of 1 or more and M or less) is the m-th row of the pixel 100
  • En is the exposure of the n-th column of the pixel 100
  • Rn is the n-th column of the pixel 100.
  • Line [m] (m is a natural number of 1 or more and M or less) is the m-th row of the pixel block 200
  • En is the exposure of the nth column of the pixel block 200
  • Rn is the pixel block.
  • the reading operation of the nth column of 200 may be pointed out respectively.
  • the imaging device of one aspect of the present invention may have the pixels shown in FIG. 11C.
  • the pixel shown in FIG. 11C includes a photoelectric conversion device 101, a transistor 102, a transistor 103, a capacitor 171 and a capacitor 150, a transistor 105, a transistor 108, and a transistor 172.
  • the signal from the photoelectric conversion device 101 is given to one of the source or drain of the transistor 102, and the other of the source or drain of the transistor 102 is electrically connected to one of the source or drain of the transistor 103 and the node N2.
  • the other of the source or drain of the transistor 103 is electrically connected to the wiring 115, the node N2 is electrically connected to one electrode of the capacitor 171 and the other electrode of the capacitor 171 is electrically connected to the node N. Be connected.
  • the gate of the transistor 102 is electrically connected to the wiring 116
  • the gate of the transistor 103 is electrically connected to the wiring 117
  • the gate of the transistor 105 is electrically connected to the node N
  • the gate of the transistor 108 is.
  • the gate of the transistor 172 is electrically connected to the wiring 173.
  • the node N is electrically connected to one electrode of the capacitor 150, the gate of the transistor 105, and one of the source or drain of the transistor 172.
  • a signal for turning on the transistor 102 is given from the wiring 116 to the gate of the transistor 102, and a signal from the photoelectric conversion device 101 is given to the node N2.
  • the potential of node N2 changes according to the given signal and becomes the potential V1 [V].
  • a signal for turning on the transistor 172 is given from the wiring 173 to the gate of the transistor 172, and a reference potential is given to the node N.
  • 0 [V] is given as the reference potential.
  • a signal for turning off the transistor 102 is given from the wiring 116 to the gate of the transistor 102
  • a signal for turning off the transistor 172 is given from the wiring 173 to the gate of the transistor 172
  • the transistor 103 is turned on.
  • the signal to be used is given from the wiring 117 to the gate of the transistor 103
  • a reference potential is given to the node N2.
  • VDD [V] is given as the reference potential
  • the potential of the node N2 rises from the potential V1 [V] to VDD [V].
  • the potential of the node N In response to the change in the potential of the node N2, the potential of the node N also rises from 0 [V] to VDD-V1 [V] due to capacitive coupling.
  • a signal for turning off the transistor 103 is given from the wiring 117 to the gate of the transistor 103, a signal for turning off the transistor 172 is given from the wiring 173 to the gate of the transistor 172, and the transistor 102 is turned on.
  • the signal to be used is given from the wiring 116 to the gate of the transistor 102, and the signal from the photoelectric conversion device 101 is given to the node N2.
  • the potential of node N2 becomes the potential V2 [V].
  • Capacitive coupling causes the potential of node N to drop to (V2-V1) [V]. That is, the node N is given a difference between the signal from the photoelectric conversion device 101 at the first time and the signal from the photoelectric conversion device 101 at the third time.
  • the difference between the signals at the two times can be calculated and output.
  • Motion detection can be performed by comparing the two images with the image captured at the first time as the reference image and the image captured at the third time as the comparison image.
  • FIG. 12A and 12B show examples of the pixel structure of the image pickup apparatus.
  • the pixel shown in FIG. 12A is an example of a laminated structure of layers 502 and 503.
  • the layer 502 has a pixel 100 and a photoelectric conversion device 101.
  • Layer 503 also has an optical conversion layer and a microlens array.
  • the photoelectric conversion device 101 can be laminated with the layer 565a and the layer 565b as shown in FIG. 12C.
  • the photoelectric conversion device 101 shown in FIG. 12C is a pn junction type photodiode.
  • a p-type semiconductor can be used for the layer 565a and an n-type semiconductor can be used for the layer 565b.
  • an n-type semiconductor may be used for the layer 565a and a p-type semiconductor may be used for the layer 565b.
  • the photoelectric conversion device 101 can be laminated with the layer 565a, the layer 565b, and the layer 565c as shown in FIG. 12D.
  • the photoelectric conversion device 101 shown in FIG. 12D is a pn junction type photodiode.
  • a p-type semiconductor can be used for the layer 565a and an n-type semiconductor can be used for the layer 565b.
  • a pn junction photodiode can be formed by laminating layers 565a and 565b.
  • a p-type semiconductor can be used for the layer 565c.
  • surface scattering may be suppressed.
  • an n-type semiconductor may be used for the layer 565a, a p-type semiconductor for the layer 565b, and an n-type semiconductor for the layer 565c.
  • the photoelectric conversion device may be a pin junction type photodiode in which a layer 565d, which is an i-type semiconductor, is provided between the layers 565a and 565b.
  • the pn junction type photodiode or the pin junction type photodiode can be formed by using single crystal silicon. Further, as the pin junction type photodiode, a thin film such as amorphous silicon, microcrystalline silicon, or polycrystalline silicon can be used to form the photodiode.
  • the photoelectric conversion device 101 included in the layer 502 may be a laminate of the layer 566a, the layer 566b, the layer 566c, and the layer 566d.
  • the photoelectric conversion device 101 shown in FIG. 12F is an example of an avalanche photodiode, in which layers 566a and 566d correspond to electrodes, and layers 566b and 566c correspond to photoelectric conversion units.
  • the layer 566a is preferably a low resistance metal layer or the like.
  • a low resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver or a laminate thereof can be used.
  • the layer 566d it is preferable to use a conductive layer having high translucency with respect to visible light.
  • a conductive layer having high translucency with respect to visible light For example, indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene and the like can be used. It should be noted that the layer 566d may be omitted.
  • a silicon substrate can be used as the layer 502 shown in FIG. 12A.
  • the silicon substrate has a Si transistor and the like.
  • the Si transistor can be used to provide a circuit for driving the pixel circuit, an image signal readout circuit, an image processing circuit, a storage circuit, and the like.
  • some or all the transistors of the circuits 201, 301, 302, 303, 304 and 305 described in the first embodiment can be provided on the layer 502.
  • the pixel may have a laminated structure of layers 501, 502 and 503 as shown in FIG. 12B.
  • Layer 501 can have a capacitor that pixel 100 has.
  • the area of the image pickup apparatus can be reduced by providing the capacitor 104 on the layer 501. Further, if the manufacturing process of the capacitor 104 and the manufacturing process of the transistor included in the pixel 100 can be separated, the imaging device may be manufactured at a lower cost.
  • the layer 501 can have a part of semiconductor elements such as a transistor and a capacitor of the pixel 100 in addition to the capacitor 104.
  • the ratio of the area of the photoelectric conversion device 101 to the area of the pixel in the layer 502 can be increased. Therefore, the sensitivity of the image pickup apparatus may be further increased. In addition, the resolution of the imaging device may be increased.
  • Layer 501 may also have some or all of the transistors included in circuits 201, 301, 302, 303, 304 and 305.
  • the elements and peripheral circuits constituting the pixel circuit can be dispersed in a plurality of layers, and the elements can be provided with each other or the elements and the peripheral circuits can be overlapped with each other, so that the area of the imaging device can be reduced. be able to.
  • the layer 501 may be used as a support substrate, and a peripheral circuit may be provided on the layer 502.
  • FIG. 13A is an example of a cross-sectional view of a laminate having a layer 502 and a layer 503.
  • Layer 502 has pixels 100 formed on a silicon substrate.
  • the transistor 102, the transistor 103, the capacitor 104, the capacitor 150, and the photoelectric conversion device 101 are shown as a part of the pixel 100.
  • the photoelectric conversion device 101 is a pn junction type photodiode formed on a silicon substrate, and has a p-type region 243 and an n-type region 244.
  • the photoelectric conversion device 101 is an embedded photodiode, and a p-type region 241 provided on the surface side of the n-type region 244 can suppress dark current and reduce noise.
  • the p-type region 243 may be used as the p-type region 241.
  • the resistance of the p-type region 241 is preferably lower than that of the p-type region 243. Further, it is preferable that the resistance of the n-type region 244 is lower than that of the p-type region 243. Further, in the p-type region 243, the p-type region 241 and the n-type region 244, the p-type region and the n-type region may be exchanged.
  • the transistor 102 and the transistor 103 are transistors formed on a silicon substrate.
  • the transistors 102 and 103 have a conductive layer that functions as a gate, a source, a drain, and a channel forming region located between the source and the drain formed on the silicon substrate, and a conductive layer and a channel forming region that function as a gate. It has a gate insulating layer provided between the two.
  • the source region and the drain region of the transistor 102 and the transistor 103 are formed by an n-type region.
  • the layer 502 is provided with an insulating layer 242 and an insulating layer 245.
  • the insulating layer 242 has a function as an element separation layer.
  • the insulating layer 245 has a function of suppressing the outflow of carriers.
  • the silicon substrate is provided with a groove for separating pixels, and the insulating layer 245 is provided on the upper surface of the silicon substrate and the groove.
  • the insulating layer 245 By providing the insulating layer 245, it is possible to prevent the carriers generated in the photoelectric conversion device 101 from flowing out to the adjacent pixels.
  • the insulating layer 245 also has a function of suppressing the intrusion of stray light. For example, when the insulating layer 245 has a groove, the intrusion of stray light from adjacent pixels may be suppressed. Therefore, the insulating layer 245 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulating layer 245.
  • the element separation layer can be formed by using a LOCOS (LOCOS Exidation of Silicon) method, an STI (Shallow Trench Isolation) method, or the like.
  • LOCOS LOCOS Exidation of Silicon
  • STI Shallow Trench Isolation
  • the insulating layer 245 for example, a silicon oxide film, an inorganic insulating film such as silicon nitride, or an organic insulating film such as polyimide or acrylic can be used.
  • the insulating layer 245 may have a multi-layer structure.
  • the n-type region 244 (corresponding to the cathode) of the photoelectric conversion device 101 can also function as either the source or the drain of the transistor 102.
  • the layer 502 is provided with insulating layers 222, 223, 226, 227, and wiring 121.
  • the insulating layer 222 has a function as a protective film.
  • the insulating layers 223 and 227 have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 226 has a function as a dielectric layer of the capacitor 150.
  • the wiring 121 has a function as a power supply line.
  • the p-type region 243 (anode) is electrically connected to the wiring 121.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the protective film.
  • an inorganic insulating film such as a silicon oxide film or an organic insulating film such as an acrylic resin or a polyimide resin can be used.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the dielectric layer of the capacitor.
  • the Si transistor shown in FIG. 13A is a planar type having a channel forming region on a silicon substrate.
  • the Si transistor may be a fin type as shown in FIG. 18A.
  • FIG. 18B shows a cross section (cross section in the channel width direction) of A1-A2 shown in FIG. 18A.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed on the insulating layer 546 on the silicon substrate 210.
  • SOI Silicon on Insulator
  • Conductors that can be used as wiring, electrodes, and plugs for electrical connections between devices include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, and hafnium. , Vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or alloys containing the above-mentioned metal elements as components, or alloys containing the above-mentioned metal elements. Etc. may be appropriately selected and used.
  • the conductor is not limited to a single layer, and may be a plurality of layers made of different materials.
  • the capacitor 104 is a trench capacitor provided on a silicon substrate.
  • the capacitor 104 shown in FIG. 13A is formed between the trench formed in the p-type region 243 of the silicon substrate, the conductive layer 151 formed so as to embed the inside of the trench, and the p-type region 243 and the conductive layer 151. It has an insulating layer 152.
  • the p-type region 243 and the conductive layer 151 have a function as electrodes of the capacitor 104.
  • the aspect ratio of the trench formed on the silicon substrate is, for example, preferably 10 or more, and more preferably 20 or more. By increasing the aspect ratio, the capacitance value with respect to the circuit area can be increased.
  • the aspect ratio of the trench is the value obtained by dividing the depth of the trench by the diameter of the upper part of the trench.
  • the film thickness of the insulating layer 152 is, for example, preferably 20 nm or less, more preferably 15 nm or less, and even more preferably 10 nm or less. By reducing the film thickness of the insulating layer 152, the capacitance value of the capacitor 104 can be increased. On the other hand, when the insulating layer 152 has a certain thickness, the variation between the elements may be reduced. Therefore, the thickness of the insulating layer 152 is, for example, 1 nm or more, or 2 nm or more.
  • the conductive layer 151 for example, the above-mentioned materials and configurations can be used as the conductor that can be used as wiring, electrodes, and plugs. Further, as the conductive layer 151, polycrystalline silicon doped with impurities such as phosphorus and boron can be used in order to reduce the resistance.
  • the insulating layer 152 can function as a dielectric of the capacitor 104.
  • As the insulating layer 152 for example, it is preferable to use a thermal oxide film obtained by oxidizing the surface of a trench formed on a silicon substrate.
  • the dielectric preferably has one or more selected from silicon oxide, aluminum oxide, hafnium oxide and zirconium oxide. Further, it may have a laminated structure of these materials.
  • the dielectric may have an oxide having one or more selected from silicon, aluminum, titanium, lead, barium, strontium, barium, zirconium and bismuth.
  • it may have strontium titanate, barium titanate, strontium titanate and the like. Further, it may have a laminated structure of these oxides.
  • FIG. 13B shows an example in which the configurations of the capacitor 104 are different from those of FIG. 13A. Note that in FIG. 13B, the details of the layer 503 are not shown for the sake of simplicity.
  • FIG. 13B shows an example in which an n-type region is provided on the surface of a trench provided on a silicon substrate in a capacitor 104. In the capacitor 104 shown in FIG. 13B, the n-type region provided on the surface of the trench and the conductive layer 151 have functions as electrodes of the capacitor 104.
  • the n-type region provided on the surface of the trench preferably has a lower resistance than the p-type region 243.
  • the capacitor 150 has a conductive layer 123 and a conductive layer 124 provided so as to sandwich the insulating layer 226.
  • the conductive layer 123 and the conductive layer 124 have a function as electrodes of the capacitor 150.
  • the conductive layer 123 is electrically connected to the other of the source or drain of the transistor 102 and one of the source or drain of the transistor 103 via the conductive layer formed in the insulating layer 223.
  • capacitors 104 and 150 may be interchanged in FIGS. 13A, 13B and 14 described later.
  • Layer 503 is formed on layer 502.
  • the layer 503 includes a light-shielding layer 251, an optical conversion layer 250, and a microlens array 255.
  • the light-shielding layer 251 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 251. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 250.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • a wavelength cut filter is used for the optical conversion layer 250, it can be used as an image pickup device that can obtain images in various wavelength regions.
  • the optical conversion layer 250 uses a filter that blocks light below the visible light wavelength, it can be used as an infrared imaging device. Further, if the optical conversion layer 250 uses a filter that blocks light having a wavelength of near infrared rays or less, a far infrared ray imaging device can be obtained. Further, if the optical conversion layer 250 uses a filter that blocks light having a wavelength equal to or higher than that of visible light, it can be used as an ultraviolet imaging device.
  • a scintillator is used for the optical conversion layer 250, it can be used as an imaging device for obtaining an image that visualizes the intensity of radiation used in an X-ray imaging device or the like.
  • radiation such as X-rays transmitted through a subject
  • a scintillator it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon.
  • the image data is acquired by detecting the light with the photoelectric conversion device 101.
  • an imaging device having the above configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy and emits visible light or ultraviolet light when irradiated with radiation such as X-rays and gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Those dispersed in resin or ceramics can be used.
  • a microlens array 255 is provided on the optical conversion layer 250. Light passing through the individual lenses of the microlens array 255 passes through the optical conversion layer 250 directly below and is irradiated to the photoelectric conversion device 101. By providing the microlens array 255, the focused light can be incident on the photoelectric conversion device 101, so that photoelectric conversion can be performed efficiently.
  • the microlens array 255 is preferably formed of a resin or glass having high translucency with respect to visible light.
  • FIG. 14 shows a configuration example different from that of FIG. 13B.
  • the laminated structure shown in FIG. 14 is an example of a cross-sectional view of a laminated body having layers 501 to 503 and having a bonding surface between the layers 501 and 502.
  • FIG. 14 is different from FIG. 13B in that it has an insulating layer 231 and a conductive layer 132, a layer 501, and a capacitor 104 is provided in a layer different from that of FIG. 13B.
  • FIG. 13 shows an example in which the capacitor 104 is provided in the layer 502, but
  • FIG. 14 shows an example in which the capacitor 104 is provided in the layer 501.
  • the layer 502 shown in FIG. 14 has an insulating layer 231 and a conductive layer 132.
  • the insulating layer 231 and the conductive layer 132 have a function as a bonding layer.
  • the conductive layer 132 is electrically connected to the conductive layer 123.
  • the layer 501 shown in FIG. 14 has a silicon substrate 153 and a capacitor 104.
  • the capacitor 104 is a trench capacitor provided on a silicon substrate.
  • the capacitor 104 shown in FIG. 14 has an n-type region 154 formed near the surface layer of a trench formed on a silicon substrate 153, a conductive layer 155 formed so as to be embedded in the trench, and an n-type region and a conductive layer 155. It has an insulating layer 156 formed between the two.
  • the n-type region 154 and the conductive layer 155 have a function as electrodes of the capacitor 104.
  • the insulating layer 156 has a function as a dielectric layer of the capacitor 104.
  • the conductive layer 151 and the insulating layer 152 can be referred to.
  • the insulating layer 156 can be formed, for example, by thermal oxidation of silicon. By forming an insulating film obtained by thermal oxidation of silicon, a dense thin film having a uniform thickness can be obtained. By using thermal oxidation of silicon, a thinner insulating film can be easily and stably produced, which is suitable for producing a capacitor 104 having a high capacitance value.
  • the layer 501 has an insulating layer 222b formed on the silicon substrate 153 and the conductive layer 155, an insulating layer 223b, an insulating layer 227b, an insulating layer 229, a conductive layer 158, and a conductive layer 131. ..
  • the insulating layers 222b, 223b, and 227b have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 229 and the conductive layer 131 have a function as a bonding layer.
  • the conductive layer 131 is electrically connected to the conductive layer 155 via the conductive layer 158 formed in the insulating layer 227b and the conductive layer formed in the insulating layer 223b.
  • FIG. 15 shows an example in which layer 501 has transistors.
  • the laminated structure shown in FIG. 15 has layers 501 to 503, and has a bonding surface between the layers 501 and 502.
  • layer 501 has a capacitor 104 and a transistor 106
  • layer 502 has a transistor 102, a transistor 103, a photoelectric conversion device 101 and a capacitor 150
  • layer 503 has an optical conversion layer 250.
  • the layer 502 may be configured not to have the capacitor 150.
  • FIG. 16A shows an example of FIG. 15 without the capacitor 150.
  • the transistor 106 shown in FIG. 15 has a conductive layer 263 that can function as a gate, and an n-type region 264 and an n-type region 265 that can function as a source region on one side and a drain region on the other side.
  • the capacitor 104 shown in FIG. 15 has a conductive layer 261 on the conductive layer 155 in addition to the capacitor 104 shown in FIG.
  • the conductive layer 155 and the conductive layer 261 are electrically connected. Further, the conductive layer 261 and the conductive layer 263 may be formed by using the same process.
  • the n-type region 265 is electrically connected to the conductive layer 262 on the insulating layer 223b via a conductive layer formed so as to be embedded in the insulating layer 222b and the insulating layer 223b.
  • the conductive layer 262 functions as, for example, wiring 111. Alternatively, for example, the conductive layer 262 is electrically connected to the wiring 111.
  • a p-type region can be used for the channel formation region of the transistor 106.
  • the resistance of the n-type regions 264, 265 and 154 is preferably lower than that of the p-type region.
  • the p-type region used for the channel region or the like of the transistor 106 may be replaced with the n-type region, and the n-type regions 264, 265 and 154 may be replaced with the p-type region.
  • the number of transistors arranged in the layer 502 can be reduced, and the ratio of the area of the photoelectric conversion device 101 shown in the pixel area can be increased. it can. Therefore, the sensitivity of the image pickup apparatus according to one aspect of the present invention can be increased. Further, the resolution of the image pickup apparatus according to one aspect of the present invention can be increased.
  • the n-type region 264 and the n-type region 154 are in contact with each other, so that the configuration can be continuous. Therefore, the distance between the elements of the transistor 106 and the capacitor 104 can be reduced, and the circuit can be integrated.
  • the configuration shown in FIG. 16B may be used as the configuration of the capacitor 104.
  • the conductive layer 155 of the capacitor 104 is in contact with the n-type region 264 of the transistor 106 in a shallow trench region.
  • the n-type region 154 may not be provided.
  • the conductive layer 158 is preferably electrically connected to the substrate potential of the silicon substrate 153.
  • FIG. 17A shows an example in which layer 501 has transistors 105 in addition to the structure shown in FIG. 16A.
  • the transistor 105 is a transistor formed on the silicon substrate 153.
  • the conductive layer 266 included in the transistor 105 can function as a gate of the transistor 105.
  • the conductive layer 266 is electrically connected to the conductive layer 261 via the conductive layer 158.
  • FIG. 17B shows an example in which the layer 502 has a transistor 105 in addition to the structure shown in FIG. 16A.
  • the transistor 105 is a transistor formed on a silicon substrate.
  • the conductive layer 267 included in the transistor 105 can function as a gate of the transistor 105.
  • the conductive layer 267 is electrically connected to the other of the source or drain of the transistor 102 and one of the source or drain of the transistor 103 via a conductive layer or the like formed in the insulating layer 223.
  • the configurations shown in FIGS. 13A, 13B, 14, 15, 16A, 16B, 17A, and 17B may be applied to the transistors and capacitors included in the pixels shown in FIG. 11C.
  • the configuration of the capacitor 104 may be applied to the capacitor 171.
  • the configuration of the transistor 106 may be applied to the transistor 172.
  • the layer 501 is provided with an insulating layer 229 and a conductive layer 131.
  • the conductive layer 131 has a region embedded in the insulating layer 229. Further, the surfaces of the insulating layer 229 and the conductive layer 131 are flattened so that their heights match.
  • the layer 502 is provided with an insulating layer 231 and a conductive layer 132.
  • the conductive layer 132 has a region embedded in the insulating layer 231. Further, the surfaces of the insulating layer 231 and the conductive layer 132 are flattened so that their heights match.
  • the conductive layer 131 and the conductive layer 132 are metal elements having the same main components. Further, it is preferable that the insulating layer 229 and the insulating layer 231 are composed of the same components.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 131 and 132.
  • Cu, Al, W, or Au is preferably used because of the ease of joining.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used for the insulating layer 229 and 231.
  • the conductive layer 131 and the conductive layer 132 may have a multi-layer structure of a plurality of layers, in which case, the surface layer (bonding surface) may be the same metal material. Further, the insulating layer 229 and the insulating layer 231 may also have a multilayer structure of a plurality of layers, and in that case, the insulating material may have the same surface layer (bonding surface).
  • the electrical connection between the conductive layer 131 and the conductive layer 132 can be satisfactorily obtained. Further, it is possible to obtain a connection having sufficient mechanical strength of the insulating layer 229 and the insulating layer 231.
  • a surface activation bonding method can be used in which the oxide film on the surface and the adsorption layer of impurities are removed by sputtering or the like, and the cleaned and activated surfaces are brought into contact with each other for bonding. ..
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. Since bonds occur at the atomic level in both cases, excellent bonding can be obtained not only electrically but also mechanically.
  • the surfaces treated with hydrophilicity such as oxygen plasma are brought into contact with each other for temporary bonding, and then main bonding is performed by dehydration by heat treatment.
  • a joining method or the like can be used. Since the hydrophilic bonding method also causes bonding at the atomic level, it is possible to obtain mechanically excellent bonding.
  • an insulating layer and a metal layer are mixed on each bonding surface, so that, for example, a surface activation bonding method and a hydrophilic bonding method may be combined.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as Au and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the transistor 102, the transistor 103, the capacitor 150 and the like of the layer 502 can be electrically connected to the capacitor 104 of the layer 501.
  • FIG. 19A is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package has a package substrate 610 for fixing the image sensor chip 650, a cover glass 620, an adhesive 630 for adhering both, and the like.
  • FIG. 19B is an external perspective view of the lower surface side of the package.
  • the lower surface of the package has a BGA (Ball grid array) in which solder balls are bumps 640.
  • BGA Ball grid array
  • LGA Land grid array
  • PGA Peripheral Component Interconnect
  • FIG. 19C is a perspective view of the package shown by omitting a part of the cover glass 620 and the adhesive 630.
  • An electrode pad 660 is formed on the package substrate 610, and the electrode pad 660 and the bump 640 are electrically connected via a through hole.
  • the electrode pad 660 is electrically connected to the image sensor chip 650 by a wire 670.
  • FIG. 19D is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module has a package substrate 611 for fixing the image sensor chip 651, a lens cover 621, a lens 635, and the like.
  • an IC chip 690 having functions such as a drive circuit for an image pickup device and a signal conversion circuit is also provided between the package substrate 611 and the image sensor chip 651, and has a configuration as a SiP (System in package). There is.
  • FIG. 19E is an external perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 611 have a QFN (Quad flat no-lead package) configuration in which a land 641 for mounting is provided.
  • the configuration is an example, and a QFP (Quad flat package) or the above-mentioned BGA may be provided.
  • FIG. 19F is a perspective view of the module shown by omitting a part of the lens cover 621 and the lens 635.
  • the land 641 is electrically connected to the electrode pad 661, and the electrode pad 661 is electrically connected to the image sensor chip 651 or the IC chip 690 by a wire 671.
  • the image sensor chip By housing the image sensor chip in the above-mentioned package, it becomes easy to mount it on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • Electronic devices that can use the imaging device according to one aspect of the present invention include a display device, a personal computer, an image storage device or image reproduction device provided with a recording medium, a mobile phone, a game machine including a portable type, and a portable data terminal.
  • Electronic book terminals video cameras, cameras such as digital still cameras, goggles type displays (head mount displays), navigation systems, sound reproduction devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers , Automatic cash deposit / payment machines (ATMs), vending machines, etc. Specific examples of these electronic devices are shown in FIGS. 20A to 20F.
  • FIG. 20A is an example of a mobile phone, which includes a housing 981, a display unit 982, an operation button 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor on the display unit 982. All operations such as making a phone call or inputting characters can be performed by touching the display unit 982 with a finger or a stylus.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the mobile phone.
  • FIG. 20B is a portable data terminal, which includes a housing 911, a display unit 912, a speaker 913, a camera 919, and the like.
  • Information can be input and output by the touch panel function of the display unit 912.
  • characters and the like can be recognized from the image acquired by the camera 919, and the characters can be output as voice by the speaker 913.
  • An image pickup device according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the portable data terminal.
  • FIG. 20C is a surveillance camera, which has a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism or the like, and by installing it on the ceiling, it is possible to take an image of the entire surroundings.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the camera unit.
  • the surveillance camera is a conventional name and does not limit its use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 20D is a video camera, which includes a first housing 971, a second housing 972, a display unit 973, an operation key 974, a lens 975, a connection unit 976, a speaker 977, a microphone 978, and the like.
  • the operation key 974 and the lens 975 are provided in the first housing 971, and the display unit 973 is provided in the second housing 972.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the video camera.
  • FIG. 20E is a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light emitting unit 967, a lens 965, and the like.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the digital camera.
  • FIG. 20F is a wristwatch-type information terminal, which has a display unit 932, a housing / wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating the information terminal.
  • the display unit 932 and the housing / wristband 933 have flexibility and are excellent in wearability to the body.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the information terminal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Human Computer Interaction (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Thin Film Transistor (AREA)

Abstract

画像処理を行うことができる撮像装置を提供する。低消費電力の撮像装置を提供する。信頼性の高い撮像装置を提供する。画素の集積度を高めた撮像装置を提供する。コストの低い撮像装置を提供する。 光電変換デバイス、第１の層に形成されチャネル形成領域にシリコンを有する第１のトランジスタ、第１の層と貼り合わせられる第２の層に形成されるキャパシタを有し、第１のトランジスタのソースまたはドレインの一方は光電変換デバイスの一方の電極と、他方はキャパシタの一方の電極と電気的に接続され、第１のデータを生成する機能、および第１のデータを任意の倍率に乗算して第２のデータを生成する機能を有する画素を有し、第１のデータおよび第２のデータはアナログ値である撮像装置。

Description

撮像装置および電子機器
　本発明の一態様は、撮像装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
　基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
　また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
　特許文献３は、複数のセンサチップが接合された撮像素子を示している。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報 特開２０１８−１１７０２７号公報
　ＣＭＯＳイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
　画像データの圧縮や画像認識などは、現状では画像データ（アナログデータ）をデジタルデータに変換し、撮像装置の外部に取り出した後に処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
　したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。
　または、本発明の一態様では、アナログデータの変動を抑えて、データ処理を行うことができる撮像装置を提供することを目的の一つとする。または、消費電力を抑制して、アナログデータの処理を行うことができる撮像装置を提供することを目的の一つとする。または、回路面積が縮小された撮像装置を提供することを目的の一つとする。または、光電変換デバイスの面積を高めた撮像装置を提供することを目的の一つとする。または、画素の集積度を高めた撮像装置を提供することを目的の一つとする。または、コストの低い撮像装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、画素内にデータを保持しつつ、当該データを演算処理することのできる撮像装置に関する。
　本発明の一態様は、画素ブロックと、第１の回路と、を有し、画素ブロックは、マトリクス状に配置された複数の画素を有し、画素ブロックと第１の回路は電気的に接続され、複数の画素のそれぞれは光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、光電変換デバイスと第１のトランジスタは、第１の層に形成され、キャパシタは、第２の層に形成され、第２の層は、第１の層に接合され、第１のトランジスタおよび第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有し、第１のトランジスタのソースまたはドレインの一方は光電変換デバイスの一方の電極と電気的に接続され、他方はキャパシタの一方の電極と電気的に接続され、第２のトランジスタのソースまたはドレインの一方はキャパシタの他方の電極と電気的に接続され、複数の画素のそれぞれは、第１のデータを生成する機能と、第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、第１の回路は、複数の画素のそれぞれが生成する第１のデータの和に相当する第３のデータを生成する機能と、複数の画素のそれぞれが生成する第２のデータの和に相当する電位を、容量結合により第３のデータに加算して第４のデータを生成する機能と、を有し、第１のデータおよび第２のデータはアナログ値である撮像装置である。画素ブロックが有する複数の画素と第１の回路は電気的に接続される。
　または、本発明の一態様は、画素ブロックと、第１の回路と、を有し、画素ブロックは、マトリクス状に配置された複数の画素を有し、複数の画素と第１の回路とは電気的に接続され、複数の画素のそれぞれは光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、光電変換デバイスと第１のトランジスタは、第１の層に形成され、キャパシタと、第２のトランジスタは、第２の層に形成され、第２の層は、貼り合わせ工程により第１の層に接合され、第１のトランジスタおよび第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有し、第１のトランジスタのソースまたはドレインの一方は光電変換デバイスの一方の電極と電気的に接続され、他方はキャパシタの一方の電極と電気的に接続され、第２のトランジスタのソースまたはドレインの一方はキャパシタの他方の電極と電気的に接続され、複数の画素のそれぞれは、第１のデータを生成する機能と、第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、第１の回路は、複数の画素のそれぞれが生成する第１のデータの和に相当する第３のデータを生成する機能と、複数の画素のそれぞれが生成する第２のデータの和に相当する電位を、容量結合により第３のデータに加算して第４のデータを生成する機能と、を有し、第１のデータおよび第２のデータはアナログ値である撮像装置である。
　また、上記構成において、第１の層は、第１のシリコン基板上に形成され、光電変換デバイスが有するｎ型領域と、第１のトランジスタのソースまたはドレインの一方と、が共有されることが好ましい。
　また、上記構成において、キャパシタはトレンチキャパシタであることが好ましい。
　または、本発明の一態様は、上記に記載の撮像装置と、表示装置と、を有する電子機器である。
　本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。また、低消費電力の撮像装置を提供することができる。また、信頼性の高い撮像装置を提供することができる。また、新規な撮像装置などを提供することができる。また、上記撮像装置の駆動方法を提供することができる。
　また、本発明の一態様を用いることで、アナログデータの変動を抑えて、データ処理を行うことができる撮像装置を提供することができる。また、消費電力を抑制して、アナログデータの処理を行うことができる撮像装置を提供することができる。また、回路面積が縮小された撮像装置を提供することができる。また、光電変換デバイスの面積を高めた撮像装置を提供することができる。また、画素の集積度を高めた撮像装置を提供することができる。また、コストの低い撮像装置を提供することができる。また、新規な半導体装置などを提供することができる。
図１は、撮像装置を説明するブロック図である。
図２は、画素ブロック２００および回路２０１を説明する図である。
図３Ａ、図３Ｂは、画素１００を説明する図である。
図４Ａ、図４Ｂは、画素ブロック２００および回路２０１の動作を説明するタイミングチャートである。
図５Ａ、図５Ｂは、回路３０１および回路３０２を説明する図である。
図６は、回路３０２が有する画素を説明する図である。
図７Ａ、図７Ｂは、ニューラルネットワークの構成例を示す図である。
図８は、回路３０４を説明する図である。
図９は、回路３０４の動作を説明するタイミングチャートである。
図１０は、回路３０４の動作を説明するタイミングチャートである。
図１１Ａは、ローリングシャッタの動作を説明する図である。図１１Ｂは、グローバルシャッタの動作を説明する図である。図１１Ｃは画素の一例である。
図１２Ａ乃至Ｆは、撮像装置の画素の構成を説明する図である。
図１３Ａは、画素を説明する断面図である。図１３Ｂは、画素を説明する断面図である。
図１４は、画素を説明する断面図である。
図１５は、画素を説明する断面図である。
図１６Ａは、画素を説明する断面図である。図１６Ｂは、画素を説明する断面図である。
図１７Ａは、画素を説明する断面図である。図１７Ｂは、画素を説明する断面図である。
図１８Ａ乃至Ｃは、Ｓｉトランジスタを説明する図である。
図１９Ａ乃至Ｆは、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２０Ａ乃至Ｆは、電子機器を説明する図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
　また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
　また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
　本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
　本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出すことができる。
　当該データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。
　図１は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路２０１と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５と、を有する。なお、回路２０１および回路３０１乃至回路３０５は、単一の回路構成に限らず、複数の回路で構成される場合がある。または、上記いずれか複数の回路が統合されていてもよい。画素アレイ３００は、撮像機能および演算機能を有する。回路２０１、３０１は、演算機能を有する。回路３０２は、演算機能またはデータ変換機能を有する。回路３０３、３０４は、選択機能を有する。回路３０５は、画素に電位を供給する機能を有する。
　画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図２に示すように、マトリクス状に配置された複数の画素１００を有し、それぞれの画素１００は、回路２０１と電気的に接続される。なお、回路２０１は画素ブロック２００内に設けることもできる。
　画素１００では画像データを取得することができる。なお、図２においては、一例として画素数を２×２としているが、これに限らない。
　画素ブロック２００は、積和演算回路として動作する。また、画素ブロック２００と電気的に接続する回路２０１は、画素１００から画像データと重み係数との積を抽出する機能を有する。また、回路２０１は、相関二重サンプリング回路（ＣＤＳ回路）としての機能も有する。
　画素１００は、図３Ａに示すように、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１０４と、トランジスタ１０５と、トランジスタ１０６と、トランジスタ１０８と、キャパシタ１５０と、を有することができる。
　光電変換デバイス１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、キャパシタ１０４の一方の電極と電気的に接続される。キャパシタ１０４の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。キャパシタ１０４の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
　キャパシタ１５０の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。キャパシタ１５０の他方の電極は、接地電位と電気的に接続される。また、キャパシタ１５０の他方の電極は例えば、シリコン基板の基板電位に電気的に接続されてもよい。図３Ａにおいて、トランジスタ１０５のソースまたはドレインの他方はキャパシタ１５０の他方の電極に電気的に接続される例を示すが、それぞれが異なる電位の配線等に接続されてもよい。また、図３Ａにおいて、トランジスタ１０５のソースまたはドレインの他方は接地電位に電気的に接続される例を示すが、トランジスタ１０５のソースまたはドレインの他方に信号線等が電気的に接続されてもよい。
　ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、キャパシタ１０４の一方の電極と、トランジスタ１０５のゲートとの電気的な接続点をノードＮとする。
　キャパシタ１０４およびキャパシタ１５０の容量を大きくすることにより、ノードＮにおける電位変動を抑制することができる。なお、画素１００はキャパシタ１０４およびキャパシタ１５０のいずれかを有さない構成としてもよい。
　キャパシタ１０４およびキャパシタ１５０の一方、あるいは両方の容量を大きくすることにより例えば、ノードＮに蓄積される電荷量を大きくすることができ、リークによる電位変動を抑制することができる。また、容量を大きくすることにより例えば、配線１１１へ与える信号の電圧を低くすることができる。よって、回路３０５の消費電力を低減できる場合がある。
　光電変換デバイス１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５に電気的に接続される。トランジスタ１０３のゲートは、配線１１７と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１と電気的に接続される。トランジスタ１０６のゲートは、配線１１２と電気的に接続される。トランジスタ１０８のゲートは、配線１２２と電気的に接続される。
　配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１１２、１１６、１１７、１２２は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１は、画素１００に重み係数に相当する電位を供給する配線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。
　回路３０３は、配線１１２に信号を与える機能を有する。回路３０４は、配線１２２に信号を与える機能を有する。回路３０５は、配線１１１に信号を与える機能を有する。
　なお、配線１１３には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
　光電変換デバイス１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
　トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＮの電位を初期化する機能を有することができる。トランジスタ１０５は、ノードＮの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０８は、画素を選択する機能を有することができる。トランジスタ１０６は、ノードＮに重み係数に相当する電位を供給する機能を有することができる。
　なお、トランジスタ１０５およびトランジスタ１０８は、図３Ｂに示すように、トランジスタ１０５のソースまたはドレインの一方とトランジスタ１０８のソースまたはドレインの一方を電気的に接続し、トランジスタ１０５のソースまたはドレインの他方を配線１１３に接続し、トランジスタ１０８のソースまたはドレインの他方をＧＮＤ配線などと電気的に接続する構成としてもよい。
　本発明の一態様の撮像装置では、キャパシタ１０４の容量値を大きくすることにより、ノードＮで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
　また例えば、第１の時刻において所望の画素におけるノードＮに画像データを保持し、第１の時刻から所望の時間が経過した第２の時刻において、ノードＮに保持された画像データ（以下、第１のデータ）の読み出しを行い、所望の画素において露光を行い、露光に応じたデータ（以下、第２のデータ）をノードＮに蓄積し、第１のデータと第２のデータの比較を行うことができる。
　画素１００に用いるトランジスタとして、様々なトランジスタを用いることができる。本発明の一態様のトランジスタは例えば、チャネル形成領域にシリコンを有することが好ましい。また、トランジスタはチャネル形成領域にシリコンに加えてゲルマニウムを有してもよい。
　画素１００に用いるトランジスタとして例えば、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を用いることができる。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
　トランジスタ１０５は、増幅特性が優れていることが望まれる。また、トランジスタ１０６、１０８は頻繁にオンオフが繰り返されることがあるため、高速動作が可能な移動度が高いトランジスタであることが好ましい。したがって、特にトランジスタ１０５、１０６、１０８には、Ｓｉトランジスタを適用することが好ましい。
　なお、本発明の一態様の撮像装置に用いるトランジスタとして、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有するトランジスタ（以下、ＯＳトランジスタ）を用いてもよい。ＯＳトランジスタは例えば、基板上に設けられる絶縁層上に形成されることが好ましい。またＯＳトランジスタは例えば、Ｓｉトランジスタと積層して設けることができる。ＯＳトランジスタのゲート、ソース領域およびドレイン領域は例えば、シリコン基板上に設けられるトランジスタ、キャパシタ、等と絶縁層を隔てて設けられ、該絶縁層内に設けられる導電層を介して電気的に接続される。
　画素１００におけるノードＮの電位は、配線１１５から供給されるリセット電位および光電変換デバイス１０１による光電変換で生成される電位（画像データ）が加算された電位と、配線１１１から供給される重み係数に相当する電位との容量結合で確定される。すなわち、トランジスタ１０５には、画像データと任意の重み係数との積が含まれたデータに応じた電流が流れる。
　図２に示すように、各画素１００は、配線１１３で互いに電気的に接続される。回路２０１は、各画素１００のトランジスタ１０５に流れる電流の和を用いて演算を行うことができる。
　回路２０１は、キャパシタ２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、抵抗２０７を有する。
　キャパシタ２０２の一方の電極は、トランジスタ２０３のソースまたはドレインの一方と電気的に接続される。トランジスタ２０３のソースまたはドレインの一方は、トランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方と電気的に接続される。トランジスタ２０５のソースまたはドレインの一方は、トランジスタ２０６のソースまたはドレインの一方と電気的に接続される。抵抗２０７の一方の電極は、キャパシタ２０２の他方の電極と電気的に接続される。
　キャパシタ２０２の他方の電極は、配線１１３と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。抵抗２０７の他方の電極は、配線２１７と電気的に接続される。トランジスタ２０３のゲートは、配線２１６と電気的に接続される。トランジスタ２０５のゲートは、配線２１５と電気的に接続される。トランジスタ２０６のゲートは、配線２１３と電気的に接続される。
　配線２１７、２１８、２１９は、電源線としての機能を有することができる。例えば、配線２１８は、読み出し用の専用電位を供給する配線としての機能を有することができる。配線２１７、２１９は、高電位電源線として機能させることができる。配線２１３、２１５、２１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線２１２は出力線であり、例えば、図１に示す回路３０１と電気的に接続することができる。
　トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、読み出しを制御する機能を有することができる。
　本発明の一態様では、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外のオフセット成分を除去し、目的のデータであるＷＸを抽出する。ＷＸは、同じ画素に対して、撮像あり、なしのデータと、そのそれぞれに対して、重みを加えたときのデータを利用して算出することができる。
　撮像ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｘ−Ｖｔｈ）２、重みを加えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。また、撮像なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０−Ｖｔｈ）２、重みを加えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ−Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
　まず、撮像ありのデータと、当該データに重みを加えたデータとの差分（データＡ）を算出する。ｋΣ（（Ｘ−Ｖｔｈ）２−（Ｗ＋Ｘ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ−Ｖｔｈ）となる。
　次に、撮像なしのデータと、当該データに重みを加えたデータとの差分（データＢ）を算出する。ｋΣ（（０−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２＋２Ｗ・Ｖｔｈ）となる。
　そして、データＡとデータＢとの差分をとる。ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ−（−Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（−２Ｗ・Ｘ）となる。すなわち、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
　回路２０１では、データＡおよびデータＢを読み出すことができる。なお、データＡとデータＢとの差分演算は回路３０１で行うことができる。
　図４Ａは、画素ブロック２００および回路２０１において、撮像ありのデータと、当該データに重みを加えたデータとの差分（データＡ）を算出する動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。
　まず、期間Ｔ１に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位とする。また、配線１１１の電位を“Ｌ”、配線１１２＿１および１１２＿２（１および２行目の配線１１２）を“Ｈ”とし、重み係数０を書き込む。
　期間Ｔ２まで配線１１６の電位を“Ｈ”に維持し、配線１１７の電位を”Ｌ”とすることで光電変換デバイス１０１の光電変換によりノードＮに電位Ｘ（画像データ）を書き込む。
　期間Ｔ３に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、電位Ｘに応じた電流が流れる。また、配線２１６を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は撮像ありのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒとして表される。
　期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１１を加算する。
　期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１２を加算する。期間Ｔ４およびＴ５の動作は、撮像ありのデータに重みを加えたデータの生成に相当する。
　期間Ｔ６に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１１＋Ｘに応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５には、電位Ｗ１１２＋Ｘに応じた電流が流れる。ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によって配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。
　また、配線２１３、配線２１５を“Ｈ”とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＡに応じた信号電位を出力することができる。
　図４Ｂは、画素ブロック２００および回路２０１において、撮像なしのデータと、当該データに重みを加えたデータとの差分（データＢ）を算出する動作を説明するタイミングチャートである。なお、ここでは、画素ブロック２００からデータＢを連続して取得する動作を説明するが、データＢの取得は、図４に示したデータＡの取得と交互に行ってもよい。また、データＢを先に取得したのちにデータＡを取得してもよい。
　まず、期間Ｔ１乃至Ｔ２に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位（０）とする。期間Ｔ２の終わりには、配線１１７の電位を“Ｌ”、配線１１６の電位を“Ｌ”とする。すなわち、当該期間中において、ノードＮの電位は、光電変換デバイス１０１の動作にかかわらずリセット電位である。
　また、期間Ｔ１では、配線１１１の電位を“Ｌ”、配線１１２＿１、１１２＿２を“Ｈ”とし、重み係数０を書き込む。当該動作は、ノードＮの電位がリセット電位である期間中に行えばよい。
　期間Ｔ３に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、リセット電位に応じた電流が流れる。また、配線２１６を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は撮像なしのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒとして表される。
　期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１１を加算する。
　期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１２を加算する。期間Ｔ４およびＴ５の動作は、撮像なしのデータに重みを加えたデータの生成に相当する。
　期間Ｔ６に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１１＋０に応じた電流が流れる。また、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１２＋０に応じた電流が流れる。ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＢが算出されたことになる。
　また、配線２１３、配線２１５を“Ｈ”とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＢに応じた信号電位を出力することができる。
　上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外の不要なオフセット成分を除去することができる。回路３０１としては、回路２０１のような演算回路を有する構成のほか、メモリ回路およびソフトウェア処理を利用して差分をとる構成としてもよい。
また、回路３０１がアナログデジタル変換回路を有する構成としてもよい。例えば、回路３０１に与えられるデータ、ここでは例えばデータＡおよびデータＢをデジタル値に変換し、メモリ回路に格納し、演算を行ってもよい。
　なお、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積の演算を行わない場合には、撮像装置において、図４Ａおよび図４Ｂにおける期間Ｔ４および期間Ｔ５の動作を行わなくてもよい。例えば、配線１１１を“Ｌ”のままとすればよい。
　図５Ａは、回路２０１と接続する回路３０１および回路３０２を説明する図である。回路２０１から出力される積和演算結果のデータは、回路３０１に順次入力される。回路３０１は、前述したデータＡとデータＢとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。例えば、回路３０１は、回路２０１と同等の構成とすることができる。または、回路３０１の機能をソフトウェア処理で代替えしてもよい。
　また、回路３０１は活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００、回路２０１および回路３０１はニューラルネットワークの一部の要素として作用することができる。
　また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化できる場合は、画像データを圧縮しているともいえる。
　回路３０１から出力されたデータは、回路３０２に順次入力される。回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
　また、図５Ｂに示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータはメモリセル３２０にそれぞれ入力され、積和演算を行うことができる。なお、図５Ｂに示すメモリセルの数は一例であり、限定されない。
　図５Ｂに示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３３０と、回路３５０と、回路３６０と、回路３７０を有する。
　図６にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、キャパシタ１６３と、を有する。
　トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、キャパシタ１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、キャパシタ１６３の一方の電極が接続される点をノードＮＭとする。
　トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。キャパシタ１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
　メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
　参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
　配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
　配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から出力された２値のデータが書き込まれる。
　配線ＷＤおよび配線ＷＤｒｅｆは、回路３５０と電気的に接続される。回路３５０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３５０は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。回路３５０は、ノードＮＭに書き込まれる重み係数を出力することができる。
　配線ＢＬおよび配線ＢＬｒｅｆは、回路３６０および回路３７０と電気的に接続される。回路３６０は電流源回路であり、回路３７０は、回路２０１と同等の構成とすることができる。回路３６０および回路３７０により、積和演算結果からオフセット成分を除いた信号を得ることができる。
　回路３６０は、回路３７０と電気的に接続される。回路３７０は、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
　図７Ａに示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
　入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
　図７Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮｅと、ニューロンＮｅに信号を出力する前層の２つのニューロンを示している。ニューロンＮｅには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮｅにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮｅから出力信号ｙ＝ｈ（ａ＋ｂ）が出力される。
　このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
　本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
　図８は、回路３０４に用いることのできる回路の一例である。当該回路はシフトレジスタ回路であり、複数の論理回路（ＳＲ）が電気的に接続されている。それぞれの論理回路（ＳＲ）には、配線ＲＥＳ、配線ＶＳＳ＿ＲＤＲＳ、配線ＲＰＷＣ＿ＳＥ［０：３］、配線ＲＣＬＫ［０：３］、配線ＲＳＰなどの信号線が接続され、それぞれの信号線に適切な信号電位を入力することで、当該論理回路（ＳＲ）から選択信号電位の出力を順次行うことができる。
　また、論理回路（ＳＲ）には、回路１７０が電気的に接続されている。回路１７０には複数のトランジスタが設けられ、配線ＳＥ＿ＳＷ［０：２］、配線ＳＸ［０：２］などの信号線が接続され、それぞれの信号線に適切な信号電位を入力することでトランジスタの導通が制御される。回路１７０の制御により、選択する画素の行数を切り替えることができる。
　一つの論理回路（ＳＲ）の出力端子には、一つのトランジスタのソースまたはドレインの一方が電気的に接続され、当該トランジスタのソースまたはドレインの他方には配線ＳＥが接続される。配線ＳＥは、画素１００を選択する配線１２２と電気的に接続される。
　配線ＳＥ［０］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［０］から供給される信号電位を入力することができる。配線ＳＥ［１］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［１］から供給される信号電位を入力することができる。配線ＳＥ［２］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［２］から供給される信号電位を入力することができる。配線ＳＥ［３］以降に接続されるトランジスタのゲートには、同様の順で配線ＳＥ＿ＳＷ［０：２］のいずれかから供給される信号電位を入力することができる。
　また、隣接する配線ＳＥ間は、一つのトランジスタを介して電気的に接続され、配線ＳＥ［０］は、一つのトランジスタを介して電源線（ＶＳＳ）と電気的に接続される。
　電源線（ＶＳＳ）と配線ＳＥ［０］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［０］から供給される信号電位を入力することができる。配線ＳＥ［０］と配線ＳＥ［１］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［１］から供給される信号電位を入力することができる。配線ＳＥ［１］と配線ＳＥ［２］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［２］から供給される信号電位を入力することができる。それ以降の配線ＳＥ間を電気的に接続するトランジスタのゲートには、同様の順で配線ＳＥ＿ＳＸ［０：２］から供給される信号電位のいずれかを入力することができる。
　図９は、図８に示す回路により、複数の行（３行）を同時選択する動作を説明するタイミングチャートである。（０）乃至（１６１）は、論理回路（ＳＲ）が配線ＳＥに信号電位を出力するタイミングに相当する。
　タイミング（０）において、配線ＳＸ［０］の電位が“Ｌ”、配線ＳＸ［１］の電位が“Ｈ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｈ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
　したがって、３行を同時選択することでき、例えば３行３列の画素の積和演算を行うことができる。
　タイミング（１）において、配線ＳＸ［０］の電位が“Ｈ”、配線ＳＸ［１］の電位が“Ｌ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｌ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”、配線ＳＥ［３］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
　つまり、タイミング（１）では、タイミング（０）から１行分ずらしたストライド１の積和演算が可能となる。
　図１０は、図８に示す回路により、１つの行を選択する動作を説明するタイミングチャートである。
　当該タイミングチャートに従った動作では、配線ＳＥ＿ＳＷ［０：２］の電位が常時“Ｈ”であり、配線ＳＸ［０：２］の電位が常時“Ｌ”である。したがって、論理回路（ＳＲ）の出力がそのまま各配線ＳＥに現れることから、１行毎の選択が可能となる。
　本発明の一態様の撮像装置に用いることができる撮像方式の一例として、ローリングシャッタ方式と、グローバルシャッタ方式について説明する。
　図１１Ａはローリングシャッタ方式の動作方法を模式化した図であり、図１１Ｂはグローバルシャッタ方式を模式化した図である。Ｅｎはｎ列目（ｎは自然数）の露光（蓄積動作）、Ｒｎはｎ列目の読み出し動作を表している。図１１Ａ、図１１Ｂでは、１行目からＭ行目（Ｍは自然数）までの動作を示している。
　ローリングシャッタ方式は、露光とデータの読み出しを順次行う動作方法であり、ある行の読み出し期間と他の行の露光期間を重ねる方式である。露光後すぐに読み出し動作を行うため、データの保持期間が比較的短い回路構成であっても撮像を行うことができる。撮像の同時性がないデータで１フレームの画像が構成されるため、動体の撮像においては画像に歪が生じやすい。
　グローバルシャッタ方式は、全画素で同時に露光を行って各画素にデータを保持し、行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。
　本発明の一態様の撮像装置は、図３Ａおよび図３Ｂに示すキャパシタ１０４等のキャパシタの容量値を大きくすることにより、露光により画素に蓄積されるデータ電位の変動を極めて小さくすることができる。データの保持時間を長くすることができるため、容易にグローバルシャッタ方式を実現することができる。なお、本発明の一態様の撮像装置をローリングシャッタ方式で動作させることもできる。
　また、図１１Ａおよび図１１Ｂにおいて、Ｌｉｎｅ［ｍ］（ｍは１以上Ｍ以下の自然数）が画素１００のｍ行目、Ｅｎが画素１００のｎ列目の露光、Ｒｎが画素１００のｎ列目の読み出し動作をそれぞれ指してもよいし、Ｌｉｎｅ［ｍ］（ｍは１以上Ｍ以下の自然数）が画素ブロック２００のｍ行目、Ｅｎが画素ブロック２００のｎ列目の露光、Ｒｎが画素ブロック２００のｎ列目の読み出し動作をそれぞれ指してもよい。
　本発明の一態様の撮像装置は、図１１Ｃに示す画素を有してもよい。
　図１１Ｃに示す画素は、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１７１と、キャパシタ１５０と、トランジスタ１０５と、トランジスタ１０８と、トランジスタ１７２と、を有する。光電変換デバイス１０１からの信号は、トランジスタ１０２のソースまたはドレインの一方に与えられ、トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と、ノードＮ２と、に電気的に接続され、トランジスタ１０３のソースまたはドレインの他方は配線１１５に電気的に接続され、ノードＮ２はキャパシタ１７１の一方の電極に電気的に接続され、キャパシタ１７１の他方の電極は、ノードＮに電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続され、トランジスタ１０３のゲートは、配線１１７と電気的に接続され、トランジスタ１０５のゲートは、ノードＮと電気的に接続され、トランジスタ１０８のゲートは、配線１２２と電気的に接続され、トランジスタ１７２のゲートは、配線１７３と電気的に接続される。
　図１１Ｃにおいて、ノードＮは、キャパシタ１５０の一方の電極と、トランジスタ１０５のゲートと、トランジスタ１７２のソースまたはドレインの一方に電気的に接続される。
　第１の時刻において、トランジスタ１０２をオン状態とする信号を配線１１６からトランジスタ１０２のゲートに与え、光電変換デバイス１０１からの信号をノードＮ２に与える。ノードＮ２の電位は、与えられる信号に応じて変化し、電位Ｖ１［Ｖ］になる。また、トランジスタ１７２をオン状態とする信号を配線１７３からトランジスタ１７２のゲートに与え、ノードＮに基準電位を与える。ここでは基準電位として０［Ｖ］を与える。
　第２の時刻において、トランジスタ１０２をオフ状態とする信号を配線１１６からトランジスタ１０２のゲートに与え、トランジスタ１７２をオフ状態とする信号を配線１７３からトランジスタ１７２のゲートに与え、トランジスタ１０３をオン状態とする信号を配線１１７からトランジスタ１０３のゲートに与え、ノードＮ２に基準電位を与える。ここでは基準電位としてＶＤＤ［Ｖ］を与え、ノードＮ２の電位が電位Ｖ１［Ｖ］からＶＤＤ［Ｖ］に上昇する。ノードＮ２の電位の変化に応じて、容量結合によりノードＮの電位も０［Ｖ］からＶＤＤ−Ｖ１［Ｖ］に上昇する。
　第３の時刻において、トランジスタ１０３をオフ状態とする信号を配線１１７からトランジスタ１０３のゲートに与え、トランジスタ１７２をオフ状態とする信号を配線１７３からトランジスタ１７２のゲートに与え、トランジスタ１０２をオン状態とする信号を配線１１６からトランジスタ１０２のゲートに与え、光電変換デバイス１０１からの信号をノードＮ２に与える。ノードＮ２の電位は電位Ｖ２［Ｖ］になる。容量結合により、ノードＮの電位は（Ｖ２−Ｖ１）［Ｖ］に下降する。すなわちノードＮには、第１の時刻における光電変換デバイス１０１からの信号と、第３の時刻における光電変換デバイス１０１からの信号の差分が与えられる。
　よって図１１Ｃに示す画素において、２つの時刻における信号の差分を演算し、出力することができる。第１の時刻において撮像される画像を基準画像とし、第３の時刻において撮像される画像を比較画像とし、２つの画像の比較を行うことによりモーション検出を行うことができる。
　本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
　図１２Ａ、図１２Ｂに、撮像装置が有する画素の構造を例示する。図１２Ａに示す画素は、層５０２および層５０３の積層構造である例である。
　層５０２は、画素１００と、光電変換デバイス１０１を有する。また、層５０３は、光学変換層およびマイクロレンズアレイを有する。
　光電変換デバイス１０１は、図１２Ｃに示すように層５６５ａと、層５６５ｂとの積層とすることができる。
　図１２Ｃに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体を用いてもよい。
　また、光電変換デバイス１０１は、図１２Ｄに示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
　図１２Ｄに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。層５６５ａと層５６５ｂの積層によりｐｎ接合型フォトダイオードを形成することができる。また、層５６５ｃにはｐ型半導体を用いることができる。層５６５ｃにｐ型半導体を用いることにより例えば、表面散乱を抑制できる場合がある。
　または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｎ型半導体を用いてもよい。
　または、図１２Ｅに示すように、光電変換デバイスは、層５６５ａと層５６５ｂの間にｉ型半導体である層５６５ｄを設ける構成としたｐｉｎ接合型フォトダイオードであってもよい。
　上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
　また、層５０２が有する光電変換デバイス１０１は、図１２Ｆに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１２Ｆに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
　層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
　層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
　図１２Ａに示す層５０２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、記憶回路等を設けることができる。具体的には、実施の形態１で説明した回路２０１、３０１、３０２、３０３、３０４および３０５が有する一部または全てのトランジスタを層５０２に設けることができる。
　また、画素は、図１２Ｂに示すように層５０１、層５０２および層５０３の積層構造を有していてもよい。
　層５０１は、画素１００が有するキャパシタを有することができる。
　層５０１に画素１００が有するキャパシタ１０４あるいはキャパシタ１５０を設けることにより、キャパシタ１０４の容量値を大きくする場合においても、層５０２と重ねて設けることにより撮像装置の面積を小さくすることができる。また、キャパシタ１０４の作製工程と画素１００が有するトランジスタの作製工程を分けることができる場合には、より低いコストで撮像装置を作製できる場合がある。
　また、層５０１は、キャパシタ１０４に加えて、画素１００が有するトランジスタ、キャパシタ等の半導体素子の一部を有することができる。
　層５０１に、キャパシタ１０４に加えて、画素１００が有するトランジスタの一部を設ける場合には、層５０２において、画素の面積に占める光電変換デバイス１０１の面積の割合を高めることができる。よって、撮像装置の感度をより高めることができる場合がある。また、撮像装置の解像度を高めることができる場合がある。
　また層５０１は、回路２０１、３０１、３０２、３０３、３０４および３０５が有する一部または全てのトランジスタを有してもよい。
　当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図１２Ｂの構成において、層５０１を支持基板とし、層５０２に周辺回路を設けてもよい。
［積層構造１］
　次に、撮像装置の積層構造について、断面図を用いて説明する。
　図１３Ａは、層５０２および層５０３を有する積層体の断面図の一例である。
＜層５０２＞
　層５０２は、シリコン基板に形成された画素１００を有する。ここでは、画素１００の一部として、トランジスタ１０２、トランジスタ１０３、キャパシタ１０４、キャパシタ１５０および光電変換デバイス１０１を示している。
　光電変換デバイス１０１は、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域２４３およびｎ型領域２４４を有する。光電変換デバイス１０１は埋め込み型フォトダイオードであり、ｎ型領域２４４の表面側に設けられたｐ型領域２４１によって暗電流を抑えノイズを低減させることができる。なお、ｐ型領域２４１としてｐ型領域２４３を用いてもよい。ｐ型領域２４３に比べて、ｐ型領域２４１は抵抗が低いことが好ましい。またｐ型領域２４３に比べて、ｎ型領域２４４は抵抗が低いことが好ましい。また、ｐ型領域２４３、ｐ型領域２４１およびｎ型領域２４４において、ｐ型領域とｎ型領域を入れ替えてもよい。
　トランジスタ１０２およびトランジスタ１０３は、シリコン基板に形成されたトランジスタである。トランジスタ１０２およびトランジスタ１０３は、ゲートとして機能する導電層と、シリコン基板に形成されるソース、ドレイン、およびソースとドレインの間に位置するチャネル形成領域と、ゲートとして機能する導電層とチャネル形成領域との間に設けられるゲート絶縁層と、を有する。なお、図１３Ａに示す例においては、トランジスタ１０２およびトランジスタ１０３のソース領域およびドレイン領域がｎ型領域により形成されている。
　層５０２には、絶縁層２４２および絶縁層２４５が設けられる。絶縁層２４２は、素子分離層としての機能を有する。絶縁層２４５は、キャリアの流出を抑制する機能を有する。
　シリコン基板には画素を分離する溝が設けられ、絶縁層２４５はシリコン基板上面および当該溝に設けられる。絶縁層２４５が設けられることにより、光電変換デバイス１０１内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層２４５は、迷光の侵入を抑制する機能も有する。例えば、絶縁層２４５が溝を有することにより、隣接する画素からの迷光の侵入が抑制される場合がある。したがって、絶縁層２４５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層２４５との間に反射防止膜が設けられていてもよい。
　素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。絶縁層２４５としては、例えば、酸化シリコン膜、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁層２４５は多層構成であってもよい。
　図１３Ａに示す例においては、光電変換デバイス１０１のｎ型領域２４４（カソードに相当）は、トランジスタ１０２のソースまたはドレインの一方としても機能することができる。
　また、層５０２には、絶縁層２２２、２２３、２２６、２２７、配線１２１が設けられる。絶縁層２２２は保護膜としての機能を有する。絶縁層２２３、２２７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層２２６は、キャパシタ１５０の誘電体層としての機能を有する。配線１２１は電源線としての機能を有する。ｐ型領域２４３（アノード）は配線１２１と電気的に接続される。
　保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。
　図１３Ａに示すＳｉトランジスタはシリコン基板にチャネル形成領域を有するプレーナー型である。なお、Ｓｉトランジスタは、図１８Ａに示すようにフィン型であってもよい。図１８Ｂには、図１８Ａに示すＡ１−Ａ２の断面（チャネル幅方向の断面）を示す。
　または、図１８Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板２１０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
　なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。
　キャパシタ１０４は、シリコン基板に設けられたトレンチキャパシタである。図１３Ａに示すキャパシタ１０４は、シリコン基板のｐ型領域２４３に形成されるトレンチと、トレンチ内を埋め込むように形成される導電層１５１と、ｐ型領域２４３と導電層１５１の間に形成される絶縁層１５２と、を有する。ｐ型領域２４３および導電層１５１は、キャパシタ１０４の電極としての機能を有する。
　シリコン基板に形成されるトレンチのアスペクト比は例えば、１０以上が好ましく、２０以上がより好ましい。アスペクト比を高めることにより、回路面積に対する容量値を高めることができる。トレンチのアスペクト比とはトレンチの深さをトレンチ上部の口径で割った値である。
　絶縁層１５２の膜厚は例えば２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましく、１０ｎｍ以下がさらに好ましい。絶縁層１５２の膜厚を薄くすることにより、キャパシタ１０４の容量値を高めることができる。一方、絶縁層１５２がある程度の厚さを有することにより、素子間のバラツキが小さくなる場合がある。よって絶縁層１５２の厚さは例えば１ｎｍ以上、あるいは２ｎｍ以上である。
　導電層１５１として例えば、配線、電極およびプラグとして用いることのできる導電体として上述した材料、および構成等を用いることができる。また、導電層１５１として低抵抗化のためにリン、ボロン等の不純物がドーピングされた多結晶シリコンを用いることができる。
　絶縁層１５２はキャパシタ１０４の誘電体として機能することができる。絶縁層１５２として例えば、シリコン基板に形成されるトレンチの表面を酸化して得られる熱酸化膜を用いることが好ましい。
　キャパシタ１０４およびキャパシタ１５０の一方、または両方において、誘電体は、酸化シリコン、酸化アルミニウム、酸化ハフニウムおよび酸化ジルコニウムから選ばれる一以上を有することが好ましい。また、これらの材料の積層構造を有してもよい。
　キャパシタ１０４およびキャパシタ１５０の一方、または両方において、誘電体は、シリコン、アルミニウム、チタン、鉛、バリウム、ストロンチウム、バリウム、ジルコニウム、ビスマスから選ばれる一以上を有する酸化物を有してもよい。例えば、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム等を有してもよい。また、これらの酸化物の積層構造を有してもよい。
　なお、図１３Ｂは、図１３Ａとキャパシタ１０４の構成が異なる例を示す。なお、図１３Ｂにおいては簡略化のため、層５０３の詳細は示さない。図１３Ｂにおいては、キャパシタ１０４において、シリコン基板に設けられるトレンチの表面に、ｎ型領域を設ける例を示す。図１３Ｂに示すキャパシタ１０４では、トレンチの表面に設けられるｎ型領域と、導電層１５１と、がキャパシタ１０４の電極としての機能を有する。トレンチの表面に設けられるｎ型領域は、ｐ型領域２４３よりも抵抗が低いことが好ましい。
　キャパシタ１５０は、絶縁層２２６を挟んで設けられる導電層１２３および導電層１２４を有する。導電層１２３および導電層１２４は、キャパシタ１５０の電極としての機能を有する。
　また、導電層１２３は絶縁層２２３内に形成される導電層を介して、トランジスタ１０２のソースまたはドレインの他方、およびトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。
　なお、図１３Ａ、図１３Ｂおよび後述する図１４において、キャパシタ１０４とキャパシタ１５０を入れ替えてもよい。
＜層５０３＞
　層５０３は、層５０２上に形成される。層５０３は、遮光層２５１、光学変換層２５０およびマイクロレンズアレイ２５５を有する。
　遮光層２５１は、隣接する画素への光の流入を抑えることができる。遮光層２５１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
　光学変換層２５０には、カラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。
　また、光学変換層２５０に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
　例えば、光学変換層２５０に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層２５０に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層２５０に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
　また、光学変換層２５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
　シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
　光学変換層２５０上にはマイクロレンズアレイ２５５が設けられる。マイクロレンズアレイ２５５が有する個々のレンズを通る光が直下の光学変換層２５０を通り、光電変換デバイス１０１に照射されるようになる。マイクロレンズアレイ２５５を設けることにより、集光した光を光電変換デバイス１０１に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ２５５は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
［積層構造２］
　図１４は、図１３Ｂとは異なる構成例を示す。
　図１４に示す積層構造は、層５０１乃至層５０３を有し、層５０１と層５０２の間に貼り合わせ面を有する積層体の断面図の一例である。
　図１４は、絶縁層２３１および導電層１３２を有する点、層５０１を有する点、およびキャパシタ１０４が図１３Ｂとは異なる層に設けられる点、が図１３Ｂと異なる。図１３においてはキャパシタ１０４が層５０２に設けられる例を示すが、図１４では、キャパシタ１０４が層５０１に設けられる例を示す。
　図１４に示す層５０２は、絶縁層２３１および導電層１３２を有する。
　絶縁層２３１および導電層１３２は、貼り合わせ層としての機能を有する。
　導電層１３２は、導電層１２３と電気的に接続される。
＜層５０１＞
　図１４に示す層５０１は、シリコン基板１５３と、キャパシタ１０４と、を有する。キャパシタ１０４は、シリコン基板に設けられたトレンチキャパシタである。図１４に示すキャパシタ１０４は、シリコン基板１５３に形成されるトレンチの表層近傍に形成されるｎ型領域１５４と、トレンチ内を埋め込むように形成される導電層１５５と、ｎ型領域と導電層１５５の間に形成される絶縁層１５６と、を有する。ｎ型領域１５４および導電層１５５は、キャパシタ１０４の電極としての機能を有する。絶縁層１５６は、キャパシタ１０４の誘電体層としての機能を有する。なお、図１４に示すキャパシタ１０４において、ｎ型領域１５４を設けない構成としてもよい。導電層１５５および絶縁層１５６に用いることができる材料、構成等について、導電層１５１および絶縁層１５２の記載を参照することができる。
　絶縁層１５６は例えば、シリコンの熱酸化により形成することができる。シリコンの熱酸化により得られる絶縁膜を形成することにより、緻密で、均一な厚さの薄膜を得ることができる。シリコンの熱酸化を用いることにより、より薄い絶縁膜を簡便に安定して作製することができ、高い容量値を有するキャパシタ１０４の作製に好適である。
　また、層５０１は、シリコン基板１５３と導電層１５５上に形成される絶縁層２２２ｂと、絶縁層２２３ｂと、絶縁層２２７ｂと、絶縁層２２９と、導電層１５８と、導電層１３１と、を有する。絶縁層２２２ｂ、２２３ｂ、２２７ｂは、層間絶縁膜および平坦化膜としての機能を有する。
　絶縁層２２９および導電層１３１は、貼り合わせ層としての機能を有する。導電層１３１は、絶縁層２２７ｂ内に形成される導電層１５８、および絶縁層２２３ｂ内に形成される導電層を介して、導電層１５５と電気的に接続される。
［積層構造３］
　図１５には、層５０１がトランジスタを有する例を示す。
　図１５に示す積層構造は、層５０１乃至層５０３を有し、層５０１と層５０２の間に貼り合わせ面を有する。
　図１５において、層５０１はキャパシタ１０４とトランジスタ１０６を有し、層５０２はトランジスタ１０２、トランジスタ１０３、光電変換デバイス１０１およびキャパシタ１５０を有し、層５０３は光学変換層２５０を有する。また本発明の一態様の撮像装置が有する画素において、層５０２がキャパシタ１５０を有さない構成としてもよい。図１６Ａは、図１５においてキャパシタ１５０を有さない例を示す。
　図１５に示すトランジスタ１０６は、ゲートとして機能することができる導電層２６３と、一方がソース領域、他方がドレイン領域として機能することができる、ｎ型領域２６４およびｎ型領域２６５と、を有する。
　図１５に示すキャパシタ１０４は、図１４に示すキャパシタ１０４に加えて、導電層１５５上の導電層２６１を有する。導電層１５５と導電層２６１は電気的に接続される。また導電層２６１と導電層２６３は同じ工程を用いて形成されてもよい。
　ｎ型領域１５４とｎ型領域２６４の間には電流が流れる。
　ｎ型領域２６５は、絶縁層２２２ｂおよび絶縁層２２３ｂに埋め込まれるように形成される導電層を介して、絶縁層２２３ｂ上の導電層２６２と電気的に接続される。導電層２６２は例えば、配線１１１として機能する。あるいは例えば、導電層２６２は配線１１１と電気的に接続される。
　トランジスタ１０６のチャネル形成領域等には例えば、ｐ型領域を用いることができる。該ｐ型領域に比べて、ｎ型領域２６４、２６５および１５４の抵抗は低いことが好ましい。また、トランジスタ１０６のチャネル領域等に用いるｐ型領域をｎ型領域に、ｎ型領域２６４、２６５および１５４をｐ型領域に、それぞれ入れ替えてもよい。
　図１４に比べて、図１５および図１６Ａの構成とすることで、層５０２に配置されるトランジスタの個数を減らすことができ、画素面積に示す光電変換デバイス１０１の面積の割合を高くすることができる。よって、本発明の一態様の撮像装置の感度を高めることができる。また本発明の一態様の撮像装置の解像度を高めることができる。
　また、図１５および図１６Ａの構成においてはｎ型領域２６４とｎ型領域１５４が接しており、ひと続きの構成とすることができる。よって、トランジスタ１０６とキャパシタ１０４の素子間の距離を小さくすることができ、回路の集積化が可能となる。
　また、キャパシタ１０４の構成として、図１６Ｂに示す構成を用いてもよい。図１６Ｂに示すキャパシタ１０４は、キャパシタ１０４が有する導電層１５５が、トレンチの浅い領域において、トランジスタ１０６が有するｎ型領域２６４と接する。また、図１６Ｂに示すキャパシタ１０４においては、ｎ型領域１５４を設けなくてもよい。図１６Ｂにおいて、導電層１５８は、シリコン基板１５３の基板電位と電気的に接続されることが好ましい。
　図１７Ａは、図１６Ａに示す構造に加えて、層５０１がトランジスタ１０５を有する例を示す。図１７Ａにおいてトランジスタ１０５は、シリコン基板１５３に形成されるトランジスタである。トランジスタ１０５が有する導電層２６６は、トランジスタ１０５のゲートとして機能することができる。導電層２６６は、導電層１５８を介して導電層２６１と電気的に接続される。
　図１７Ｂは、図１６Ａに示す構造に加えて、層５０２がトランジスタ１０５を有する例を示す。トランジスタ１０５は、シリコン基板に形成されるトランジスタである。トランジスタ１０５が有する導電層２６７は、トランジスタ１０５のゲートとして機能することができる。導電層２６７は、絶縁層２２３内に形成される導電層などを介して、トランジスタ１０２のソースまたはドレインの他方、およびトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。
　なお、図１６Ａ、図１６Ｂ、図１７Ａおよび図１７Ｂにおいて、簡略化のため、層５０３の詳細な記載は省いている。
　図１３Ａ、図１３Ｂ、図１４、図１５、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂに示す構成を、図１１Ｃに示す画素が有するトランジスタおよびキャパシタに適用してもよい。例えば、キャパシタ１０４の構成をキャパシタ１７１に適用してもよい。また、トランジスタ１０６の構成をトランジスタ１７２に適用してもよい。
［貼り合わせ］
　次に、層５０１と層５０２の貼り合わせについて、図１４等を参照して説明する。
　層５０１には、絶縁層２２９および導電層１３１が設けられる。導電層１３１は、絶縁層２２９に埋設された領域を有する。また、絶縁層２２９および導電層１３１の表面は、それぞれ高さが一致するように平坦化されている。
　層５０２には、絶縁層２３１および導電層１３２が設けられる。導電層１３２は、絶縁層２３１に埋設された領域を有する。また、絶縁層２３１および導電層１３２の表面は、それぞれ高さが一致するように平坦化されている。
　ここで、導電層１３１および導電層１３２は、主成分が同一の金属元素であることが好ましい。また、絶縁層２２９および絶縁層２３１は、同一の成分で構成されていることが好ましい。
　例えば、導電層１３１、１３２には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層２２９、２３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
　つまり、導電層１３１および導電層１３２のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層２２９および絶縁層２３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５０１と層５０２の境を接合位置とする、貼り合わせを、歩留まり高く行うことができる。
　なお、導電層１３１および導電層１３２は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層２２９および絶縁層２３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。
　当該貼り合わせによって、導電層１３１および導電層１３２の電気的な接続を良好に得ることができる。また、絶縁層２２９および絶縁層２３１の機械的な強度を充分に有する接続を得ることができる。
　金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
　また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
　層５０１と、層５０２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
　例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
　上記の貼り合わせにより、層５０２が有するトランジスタ１０２、トランジスタ１０３、キャパシタ１５０等と、層５０１が有するキャパシタ１０４を電気的に接続することができる。
　本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
　図１９Ａは、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。
　図１９Ｂは、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
　図１９Ｃは、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。
　また、図１９Ｄは、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ６５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
　図１９Ｅは、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
　図１９Ｆは、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ６５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。
　イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
　本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
（実施の形態４）
　本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０Ａ乃至図２０Ｆに示す。
　図２０Ａは、携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２０Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２０Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
　図２０Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２０Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２０Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
：１００：画素、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：キャパシタ、１０５：トランジスタ、１０６：トランジスタ、１０８：トランジスタ、１１１：配線、１１２：配線、１１２＿１：配線、１１２＿２：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１２１：配線、１２２：配線、１２２＿１：配線、１２２＿２：配線、１２３：導電層、１２４：導電層、１３１：導電層、１３２：導電層、１５０：キャパシタ、１５１：導電層、１５２：絶縁層、１５３：シリコン基板、１５４：ｎ型領域、１５５：導電層、１５６：絶縁層、１５８：導電層、１６１：トランジスタ、１６２：トランジスタ、１６３：キャパシタ、１７０：回路、１７１：キャパシタ、１７２：トランジスタ、１７３：配線、２００：画素ブロック、２０１：回路、２０２：キャパシタ、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：抵抗、２１０：シリコン基板、２１１：配線、２１２：配線、２１３：配線、２１５：配線、２１６：配線、２１７：配線、２１８：配線、２１９：配線、２２２：絶縁層、２２２ｂ：絶縁層、２２３：絶縁層、２２３ｂ：絶縁層、２２６：絶縁層、２２７：絶縁層、２２７ｂ：絶縁層、２２９：絶縁層、２３１：絶縁層、２４１：ｐ型領域、２４２：絶縁層、２４３：ｐ型領域、２４４：ｎ型領域、２４５：絶縁層、２５０：光学変換層、２５１：遮光層、２５５：マイクロレンズアレイ、２６１：導電層、２６２：導電層、２６３：導電層、２６４：ｎ型領域、２６５：ｎ型領域、２６６：導電層、２６７：導電層、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３１１：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３５０：回路、３６０：回路、３７０：回路、５０１：層、５０２：層、５０３：層、５４５：半導体層、５４６：絶縁層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６５ｄ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、６１０：パッケージ基板、６１１：パッケージ基板、６２０：カバーガラス、６２１：レンズカバー、６３０：接着剤、６３５：レンズ、６４０：バンプ、６４１：ランド、６５０：イメージセンサチップ、６５１：イメージセンサチップ、６６０：電極パッド、６６１：電極パッド、６７０：ワイヤ、６７１：ワイヤ、６９０：ＩＣチップ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (9)

  1. 　画素ブロックと、第１の回路と、を有し、
    　前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
    　前記画素ブロックと前記第１の回路は電気的に接続され、
    　前記複数の画素のそれぞれは、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、
    　前記光電変換デバイスと前記第１のトランジスタは、第１の層に形成され、
    　前記キャパシタは、第２の層に形成され、
    　前記第２の層は、前記第１の層に接合され、
    　前記第１のトランジスタのソースまたはドレインの一方は前記光電変換デバイスの一方の電極と電気的に接続され、他方は前記キャパシタの一方の電極と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの一方は前記キャパシタの他方の電極と電気的に接続され、
    　前記複数の画素のそれぞれは、第１のデータを生成する機能と、前記第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、
    　前記第１の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能と、前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を、容量結合により前記第３のデータに加算して第４のデータを生成する機能と、を有し、
    　前記第１のデータおよび前記第２のデータはアナログ値である撮像装置。
  2. 　請求項１において、
    　前記第１のトランジスタおよび前記第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有する撮像装置。
  3. 　請求項１または請求項２において、前記第１の層は、第１のシリコン基板上に形成され、
    　前記光電変換デバイスが有するｎ型領域と、前記第１のトランジスタのソースまたはドレインの一方と、が共有される撮像装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記キャパシタはトレンチキャパシタである撮像装置。
  5. 　画素ブロックと、第１の回路と、を有し、
    　前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
    　前記画素ブロックと前記第１の回路とは電気的に接続され、
    　前記複数の画素のそれぞれは、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、
    　前記光電変換デバイスと前記第１のトランジスタは、第１の層に形成され、
    　前記キャパシタと、前記第２のトランジスタは、第２の層に形成され、
    　前記第２の層は、前記第１の層に接合され、
    　前記第１のトランジスタのソースまたはドレインの一方は前記光電変換デバイスの一方の電極と電気的に接続され、他方は前記キャパシタの一方の電極と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの一方は前記キャパシタの他方の電極と電気的に接続され、
    　前記複数の画素のそれぞれは、第１のデータを生成する機能と、前記第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、
    　前記第１の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能と、前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を、容量結合により前記第３のデータに加算して第４のデータを生成する機能と、を有し、
    　前記第１のデータおよび前記第２のデータはアナログ値である撮像装置。
  6. 　請求項５において、
    　前記第１のトランジスタおよび前記第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有する撮像装置。
  7. 　請求項５または請求項６において、
    前記第１の層は、第１のシリコン基板上に形成され、
    　前記光電変換デバイスが有するｎ型領域と、前記第１のトランジスタのソースまたはドレインの一方と、が共有される撮像装置。
  8. 　請求項５乃至請求項７のいずれか一において、
    　前記キャパシタはトレンチキャパシタである撮像装置。
  9. 　請求項１乃至８のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。
PCT/IB2020/056448 2019-07-19 2020-07-09 撮像装置および電子機器 Ceased WO2021014258A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021534840A JP7562535B2 (ja) 2019-07-19 2020-07-09 撮像装置および電子機器
US17/626,566 US11991438B2 (en) 2019-07-19 2020-07-09 Imaging device and electronic device
KR1020227003652A KR20220035919A (ko) 2019-07-19 2020-07-09 촬상 장치 및 전자 기기
CN202080047409.2A CN114026692A (zh) 2019-07-19 2020-07-09 摄像装置以及电子设备

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2019-133327 2019-07-19
JP2019133327 2019-07-19
JP2019-137548 2019-07-26
JP2019137548 2019-07-26

Publications (1)

Publication Number Publication Date
WO2021014258A1 true WO2021014258A1 (ja) 2021-01-28

Family

ID=74192913

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2020/056448 Ceased WO2021014258A1 (ja) 2019-07-19 2020-07-09 撮像装置および電子機器

Country Status (5)

Country Link
US (1) US11991438B2 (ja)
JP (1) JP7562535B2 (ja)
KR (1) KR20220035919A (ja)
CN (1) CN114026692A (ja)
WO (1) WO2021014258A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115312515A (zh) * 2021-07-16 2022-11-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11500614B2 (en) 2020-05-11 2022-11-15 International Business Machines Corporation Stacked FET multiply and accumulate integrated circuit
WO2023020089A1 (en) * 2021-08-17 2023-02-23 International Business Machines Corporation Semiconductor structure with embedded capacitor

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7528064B2 (ja) * 2019-04-29 2024-08-05 株式会社半導体エネルギー研究所 撮像装置および電子機器
EP4027388B1 (en) * 2019-09-04 2024-10-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device
WO2021130590A1 (ja) * 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 撮像装置、および電子機器
WO2022102126A1 (ja) * 2020-11-16 2022-05-19 株式会社 東芝 光電変換素子およびその製造方法
JP2024518759A (ja) * 2021-04-22 2024-05-02 クアンタム－エスアイ インコーポレイテッド 間接的なドレイン結合を用いた光検出回路
JP2023178687A (ja) * 2022-06-06 2023-12-18 キヤノン株式会社 光電変換装置、光電変換システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016123087A (ja) * 2014-12-10 2016-07-07 株式会社半導体エネルギー研究所 半導体装置および電子機器
WO2018215882A1 (ja) * 2017-05-26 2018-11-29 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2018224910A1 (ja) * 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 撮像装置および電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8049293B2 (en) 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
TW201101476A (en) 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
KR101776955B1 (ko) 2009-02-10 2017-09-08 소니 주식회사 고체 촬상 장치와 그 제조 방법, 및 전자 기기
EP3051588A1 (en) 2009-11-06 2016-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10389961B2 (en) 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
DE112017003898B4 (de) 2016-08-03 2024-07-18 Semiconductor Energy Laboratory Co., Ltd. Abbildungsvorrichtungen und Bildsensor
JP2018117027A (ja) 2017-01-18 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子装置、および、固体撮像素子の製造方法
CN117577652A (zh) * 2017-06-02 2024-02-20 索尼半导体解决方案公司 固态摄像装置和电子设备
US10560646B2 (en) * 2018-04-19 2020-02-11 Teledyne Scientific & Imaging, Llc Global-shutter vertically integrated pixel with high dynamic range

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016123087A (ja) * 2014-12-10 2016-07-07 株式会社半導体エネルギー研究所 半導体装置および電子機器
WO2018215882A1 (ja) * 2017-05-26 2018-11-29 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2018224910A1 (ja) * 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 撮像装置および電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11500614B2 (en) 2020-05-11 2022-11-15 International Business Machines Corporation Stacked FET multiply and accumulate integrated circuit
CN115312515A (zh) * 2021-07-16 2022-11-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
WO2023020089A1 (en) * 2021-08-17 2023-02-23 International Business Machines Corporation Semiconductor structure with embedded capacitor
US11800698B2 (en) 2021-08-17 2023-10-24 International Business Machines Corporation Semiconductor structure with embedded capacitor

Also Published As

Publication number Publication date
JPWO2021014258A1 (ja) 2021-01-28
JP7562535B2 (ja) 2024-10-07
KR20220035919A (ko) 2022-03-22
US11991438B2 (en) 2024-05-21
CN114026692A (zh) 2022-02-08
US20220321794A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
JP7562535B2 (ja) 撮像装置および電子機器
US12205965B2 (en) Imaging device and electronic device
JP7335990B2 (ja) 撮像装置
JP7467587B2 (ja) 撮像装置及び電子機器
JP2025175074A (ja) 撮像装置
JP7731798B2 (ja) 撮像システムおよび電子機器
JP2026012407A (ja) 撮像装置
WO2021033065A1 (ja) 撮像装置および電子機器
TW202105704A (zh) 攝像裝置及電子機器
WO2021191719A1 (ja) 撮像装置および電子機器
CN115136311A (zh) 摄像装置、电子设备及移动体
WO2020250095A1 (ja) 撮像装置および電子機器
WO2021214616A1 (ja) 撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20844999

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021534840

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20227003652

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 20844999

Country of ref document: EP

Kind code of ref document: A1