WO2020256533A1 - 표시 장치, 칩온 필름의 제조 장치, 및 칩온 필름의 제조 방법 - Google Patents

표시 장치, 칩온 필름의 제조 장치, 및 칩온 필름의 제조 방법 Download PDF

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WO2020256533A1
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pad
film
base film
disposed
driving chip
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임대혁
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device, an apparatus for manufacturing a chip-on film, and a method for manufacturing a chip-on film.
  • a display device in general, includes a display panel including a plurality of pixels and a driving chip for driving the pixels.
  • the driving chip is disposed on the flexible film, and the flexible film is connected to the display panel.
  • the driving chip is connected to the pixels of the display panel through the flexible film.
  • This connection method is defined as a chip-on film method.
  • a plurality of pads connected to the driving chip are disposed on the flexible film, and the display panel includes a plurality of connection pads connected to the pixels.
  • the pads are connected to each other by contacting the connection pads, so that the driving chip is connected to the pixels.
  • Pads and connection pads are connected in various ways.
  • the pads and the connection pads may be electrically connected to each other by an anisotropic conductive film.
  • the anisotropic conductive film is not used, and the pads and the connection pads may be connected to each other by an ultrasonic bonding method.
  • An object of the present invention is to provide a display device capable of preventing a short between pads, an apparatus for manufacturing a chip-on film, and a method for manufacturing a chip-on film.
  • a display device includes a base film, a driving chip disposed under the base film, a first pad disposed under the base film and connected to the driving chip, and a first connection connected to the first pad. It includes a display panel including a pad. One side of the first pad has a first inclined surface forming a first angle with an upper surface of the first pad, and the first angle is an acute angle.
  • the one side of the first pad is adjacent to one side of the base film connected to the display panel.
  • the one side of the base film has a second inclined surface forming the first angle with the top surface of the base film.
  • the first inclined surface and the second inclined surface are disposed on the same plane.
  • the first pad extends in a first direction crossing the extension direction of the one side of the base film, and the first angle is set to 30 degrees to 80 degrees based on the first direction.
  • a plurality of first pads are provided, and the plurality of first pads extend in the first direction and are arranged along the one side of the base film.
  • the first pad includes a first portion in which the first inclined surface is defined and a second portion around the first portion.
  • the first part is spaced apart from the first connection pad, and the second part contacts the first connection pad.
  • the length of the first portion is less than or equal to 1/2 of the length of the first pad.
  • a first holder portion having a flexible circuit film disposed on an upper surface and a first opening extending downward is defined, disposed on the flexible circuit film, and the first And a second holder portion overlapping the first holder portion around the opening and moving vertically, and a punching portion disposed on the flexible circuit film and overlapping the first opening portion and moving vertically.
  • the flexible circuit film includes a base film, a driving chip disposed under the base film, and a first pad disposed under the base film and connected to the driving chip.
  • the first opening exposes a part of the first pad and the driving chip, and the upper surface of the first holder part, the lower surface of the second holder part, and the lower surface of the punching part have an inclined surface forming a predetermined inclination angle with the first direction.
  • a method of manufacturing a chip-on film includes disposing a flexible circuit film on a first holder portion having a first opening defined therein, and placing the flexible circuit film on the flexible circuit film and surrounding the first opening. 1 A step of fixing the flexible circuit film around the first opening by moving a second holder part overlapping the holder part downward, and a punching part disposed on the flexible circuit film and overlapping the first opening. And cutting the flexible circuit film along the edge of the punching portion by inserting it into the first opening.
  • the flexible circuit film includes a base film, a driving chip disposed under the base film, and a first pad disposed under the base film and connected to the driving chip.
  • the first opening exposes a part of the first pad and the driving chip, and the upper surface of the first holder part, the lower surface of the second holder part, and the lower surface of the punching part have an inclined surface forming a predetermined inclination angle with the first direction.
  • the display device includes a base film, a driving chip disposed under the base film, a first pad disposed under the base film and connected to the driving chip, and the first pad when viewed from above. And a display panel including a first connection pad connected to the first pad by overlapping. A portion of the first pad is spaced upward from the first connection pad.
  • the present invention in a chip-on film, since one side of the first pads has an inclined surface, energy transmitted by ultrasonic vibration is reduced during ultrasonic bonding, so that a short between the first pads can be prevented.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of any one pixel shown in FIG. 1.
  • FIG. 3 is a diagram schematically illustrating a cross-sectional configuration of the pixel shown in FIG. 2.
  • FIG. 4 is an enlarged view of a chip-on film for showing a detailed configuration of the chip-on film shown in FIG. 1.
  • FIG. 5 is a cross-sectional view taken along line II′ shown in FIG. 4.
  • FIG. 6 is a diagram illustrating a connection state of first and second pads shown in FIG. 5 and first and second connection pads.
  • FIG. 7 is an enlarged view of first and second pads and first and second connection pads illustrated in FIG. 6.
  • FIG. 8 is an enlarged view of the first pad shown in FIG. 7.
  • FIG. 9 is a diagram illustrating a method of connecting a first pad and a first connection pad.
  • 10 is a diagram for describing connection between a comparison pad and a first connection pad.
  • FIG. 11 is a perspective view of an apparatus for manufacturing a chip-on film according to an embodiment of the present invention.
  • FIG. 13 is a perspective view of a second holder portion and a punching portion shown in FIG. 12.
  • FIG. 14 is a diagram showing a planar configuration of a first holder portion, a second holder portion, and a punching portion shown in FIG. 12.
  • 15 to 20 are views for explaining a method of manufacturing a chip-on film using the apparatus for manufacturing a chip-on film shown in FIG. 11.
  • FIG. 21 is a view showing a cross section of a chip-on film manufactured according to the method of manufacturing the chip-on film shown in FIGS. 15 to 20.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element. Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
  • a display device DD includes a display panel DP, a scan driver SDV, a chip-on film COF, and an emission driver EDV. , A printed circuit board (PCB), and a timing controller (T-CON).
  • PCB printed circuit board
  • T-CON timing controller
  • various image display panels capable of displaying an image such as a liquid crystal display panel, an electrowetting display panel, an electrophoretic display panel, or a light emitting display panel, may be used as the display panel DP.
  • the display panel DP may be a light emitting display panel, and is not particularly limited.
  • the display panel DP may be an organic light emitting display panel or a quantum dot light emitting display panel.
  • the emission layer of the organic light emitting display panel may include an organic light emitting material.
  • the emission layer of the quantum dot light emitting display panel may include a quantum dot and a quantum rod.
  • the display panel DP will be described as an organic light emitting display panel.
  • the display panel DP may be a flexible display panel.
  • the display panel DP may include a plurality of electronic devices disposed on a flexible substrate.
  • the display panel DP may have a rectangular shape having long sides in a first direction DR1 and short sides in a second direction DR2 intersecting the first direction DR1.
  • the display panel DP may have a plane defined by the first and second directions DR1 and DR2.
  • the display panel DP may include a display area DA and a non-display area NDA surrounding the display area DA.
  • the display panel DP may include a plurality of pixels PX, a plurality of scan lines SL1 to SLm, a plurality of data lines DL1 to DLn, and a plurality of emission lines EL1 to ELm.
  • I can. m and n are natural numbers.
  • the pixels PX may be arranged in a matrix form, but are not limited thereto and may be arranged in various forms.
  • the pixels PX are disposed in the display area DA, and may be connected to the scan lines SL1 to SLm, the data lines DL1 to DLn, and the emission lines EL1 to ELm.
  • the scan driver SDV and the light emission driver EDV may be disposed in the non-display area NDA.
  • the scan driver SDV may be disposed in the non-display area NDA adjacent to any one of the long sides of the display panel DP.
  • the light emitting driver EDV may be disposed in the non-display area NDA adjacent to the other one of the long sides of the display panel DP.
  • the scan driver SDV and the light emission driver EDV may be disposed with the display area DA interposed therebetween.
  • the scan lines SL1 to SLm may extend in the second direction DR2 and may be connected to the scan driver SDV.
  • the light emitting lines EL1 to ELm may extend in the second direction DR2 to be connected to the light emitting driver EDV.
  • the chip-on film may include a base film (BF) and a driving chip (D-IC) disposed on the base film (BF).
  • the driving chip D-IC may be defined as a data driver.
  • the driving chip D-IC may be manufactured in the form of an integrated circuit chip and mounted on the base film BF.
  • one side of both sides of the base film BF opposite each other in the first direction DR1 is defined as one side of the base film BF, and the other side is defined as the other side of the base film BF.
  • the base film BF may have a rectangular shape having short sides in the first direction DR1 and long sides in the second direction DR2.
  • One side of the base film BF may be connected to the non-display area NDA adjacent to any one of short sides of the display panel DP.
  • the other side of the base film BF may be connected to the printed circuit board PCB.
  • a plurality of wirings connected to the driving chip D-IC may be disposed on the base film BF.
  • the wirings arranged on the base film BF will be described in detail below with reference to FIG. 4.
  • the data lines DL1 to DLn extend in the first direction DR1 and may be connected to wirings disposed on the base film BF. Accordingly, the data lines DL1 to DLn may be connected to the driving chip D-IC through the base film BF.
  • the scan driver SDV may generate a plurality of scan signals, and the scan signals may be applied to the pixels PX through the scan lines SL1 to SLm. Scan signals may be sequentially applied to the pixels PX.
  • the driving chip D-IC may generate a plurality of data voltages, and the data voltages may be applied to the pixels PX through the data lines DL1 to DLn.
  • the light-emitting driver EDV may generate a plurality of light-emitting signals, and the light-emitting signals may be applied to the pixels PX through the light-emitting lines EL1 to ELm.
  • the timing controller T-CON may be disposed on the printed circuit board PCB.
  • the timing controller T-CON may be manufactured in the form of an integrated circuit chip and mounted on a printed circuit board PCB.
  • various circuits such as a power generation circuit and an interface circuit, in addition to the timing controller T-CON, may be disposed on the printed circuit board PCB.
  • the timing controller T-CON may control operations of the scan driver SDV, the driving chip D-IC, and the light emitting driver EDV. For example, the timing controller T-CON may generate a scan control signal, a data control signal, and a light emission control signal in response to control signals received from the outside. The timing controller T-CON may receive image signals from the outside, convert the data format of the image signals to meet the specifications of the interface with the driving chip D-IC, and provide it to the driving chip D-IC. .
  • the scan control signal and the light emission control signal may be provided to the scan driver SDV and the light emission driver EDV through the driving chip D-IC, respectively.
  • the scan control signal and the emission control signal may be provided to the scan driver SDV and the light emission driver EDV through control signal lines CSL, respectively.
  • the control signal wires CSL may be connected to wires disposed on the base film BF.
  • the data control signal may be provided to the driving chip D-IC.
  • the scan driver SDV may generate scan signals in response to the scan control signal
  • the light emission driver EDV may generate light emission signals in response to the light emission control signal.
  • the driving chip D-IC may receive image signals having a data format converted, and may generate data voltages corresponding to the image signals in response to a data control signal.
  • the pixels PX may receive data voltages in response to scan signals.
  • the pixels PX may display an image by emitting light having a luminance corresponding to the data voltages in response to the emission signals.
  • the emission time of the pixels PX may be controlled by emission signals.
  • FIG. 2 is an equivalent circuit diagram of any one pixel shown in FIG. 1.
  • FIG. 1 an equivalent circuit diagram of one pixel PX is illustrated, but other pixels PX illustrated in FIG. 1 may also have the same equivalent circuit diagram as the pixel PX illustrated in FIG. 2.
  • a pixel PX includes a corresponding scan line SLi among scan lines SL1 to SLm, a corresponding data line DLj among data lines DL1 to DLn, and emission lines ( EL1 to ELm) may be connected to a corresponding light emitting line ELi.
  • i is a natural number less than or equal to m
  • j is a natural number less than or equal to n.
  • the pixel PX may include a light emitting device OLED, a driving transistor T1, a capacitor device Cst, a switching transistor T2, and a light emitting control transistor T3.
  • the light emitting device OLED may be defined as an organic light emitting diode.
  • the source terminal of the driving transistor T1 may be applied with the first voltage ELVDD, and the drain terminal of the driving transistor T1 may be connected to the source terminal of the emission control transistor T3.
  • the gate terminal of the driving transistor T1 may be connected to the drain terminal of the switching transistor T2.
  • the gate terminal of the switching transistor T2 may be connected to the scan line SLi, and the source terminal of the switching transistor T2 may be connected to the data line DLj.
  • the first electrode of the capacitive element Cst may be connected to the source terminal of the driving transistor T1, and the second electrode of the capacitive element Cst may be connected to the gate terminal of the driving transistor T1.
  • the gate terminal of the emission control transistor T3 may be connected to the emission line ELi, and the drain terminal of the emission control transistor T3 may be connected to the anode electrode of the light emitting device OLED.
  • the cathode electrode of the light emitting device OLED may receive the second voltage ELVSS, and the second voltage ELVSS may have a level lower than the first voltage ELVDD.
  • the switching transistor T2 may be turned on in response to the scan signal SCAN provided through the scan line SLi.
  • the turned-on switching transistor T2 may provide the data voltage DATA provided through the data line DLj to the gate terminal of the driving transistor T1.
  • the capacitive element Cst may charge the data voltage DATA applied to the gate terminal of the driving transistor T1 and maintain it even after the switching transistor T2 is turned off.
  • the emission control transistor T3 may be turned on in response to the emission signal EM applied to the gate terminal through the emission line ELi.
  • the turned-on light emission control transistor T3 may serve to provide the current Ioled flowing through the driving transistor T1 to the light emitting device OLED.
  • the pixel PX may emit light during the application time of the emission signal EM.
  • the light-emitting device OLED may emit light by varying the intensity according to the amount of the supplied current Ioled.
  • the transistors T1 to T3 of the pixel PX are PMOS transistors, but are not limited thereto, and the transistors T1 to T3 of the pixel PX may be NMOS transistors.
  • FIG. 3 is a diagram schematically illustrating a cross-sectional configuration of the pixel shown in FIG. 2.
  • the pixel PX may include a light emitting device OLED and a transistor TR connected to the light emitting device OLED.
  • the light emitting device OLED may include a first electrode E1, a second electrode E2, and an organic emission layer OEL disposed between the first electrode E1 and the second electrode E2.
  • the transistor TR may be the sixth transistor T6 shown in FIG. 2.
  • the first electrode E1 may be an anode electrode, and the second electrode E2 may be a cathode electrode.
  • the first electrode E1 may be defined as a pixel electrode, and the second electrode E2 may be defined as a common electrode.
  • the pixel PX may be divided into a pixel area PA and a non-pixel area NPA around the pixel area PA.
  • the light emitting device OLED may be disposed in the pixel area PA, and the transistor TR may be disposed in the non-pixel area NPA.
  • the transistor TR and the light emitting device OLED may be disposed on the substrate SUB.
  • the buffer layer BFL is disposed on the substrate SUB, and the buffer layer BFL may include an inorganic material.
  • the semiconductor layer SM of the transistor TR may be disposed on the buffer layer BFL.
  • the semiconductor layer SM may include a semiconductor made of an inorganic material such as amorphous silicon or poly silicon, or an organic semiconductor. Also, the semiconductor layer SM may include an oxide semiconductor. Although not shown in FIG. 3, the semiconductor layer SM may include a source region, a drain region, and a channel region between the source region and the drain region.
  • a first insulating layer INS1 may be disposed on the buffer layer BFL to cover the semiconductor layer SM.
  • the first insulating layer INS1 may include an inorganic material.
  • a gate electrode GE of the transistor TR overlapping the semiconductor layer SM may be disposed on the first insulating layer INS1.
  • the gate electrode GE may be disposed to overlap the channel region of the semiconductor layer SM.
  • a second insulating layer INS2 may be disposed on the first insulating layer INS1 to cover the gate electrode GE.
  • the second insulating layer INS2 may be defined as an interlayer insulating layer.
  • the second insulating layer INS2 may include an organic material and/or an inorganic material.
  • the source electrode SE and the drain electrode DE of the transistor TR may be disposed on the second insulating layer INS2 to be spaced apart from each other.
  • the source electrode SE may be connected to the source region of the semiconductor layer SM through a first contact hole CH1 defined through the first insulating layer INS1 and the second insulating layer INS2.
  • the drain electrode DE may be connected to the drain region of the semiconductor layer SM through a second contact hole CH2 defined through the first insulating layer INS1 and the second insulating layer INS2.
  • a third insulating layer INS3 may be disposed on the second insulating layer INS2 to cover the source electrode SE and the drain electrode DE of the transistor TR.
  • the third insulating layer INS3 may be defined as a planarization layer providing a flat top surface, and may include an organic material.
  • the first electrode E1 may be disposed on the third insulating layer INS3.
  • the first electrode E1 may be connected to the drain electrode DE of the transistor TR through a third contact hole CH3 defined through the third insulating layer INS3.
  • a pixel defining layer PDL exposing a predetermined portion of the first electrode E1 may be disposed on the first electrode E1 and the third insulating layer INS3.
  • An opening PX_OP for exposing a predetermined portion of the first electrode E1 may be defined in the pixel defining layer PDL.
  • the organic emission layer OEL may be disposed on the first electrode E1 in the opening PX_OP.
  • the organic emission layer OEL may generate any one of red, green, and blue light.
  • the present invention is not limited thereto, and the organic light emitting layer OEL may generate white light by a combination of organic materials that generate red, green, and blue colors.
  • the second electrode E2 may be disposed on the pixel defining layer PDL and the organic emission layer OEL.
  • the thin film encapsulation layer TFE may be disposed on the light emitting device OLED to cover the pixel PX.
  • the first voltage ELVDD may be applied to the first electrode E1
  • the second voltage ELVSS may be applied to the second electrode E2.
  • Holes and electrons injected into the organic emission layer OEL are combined to form excitons, and the light emitting device OLED may emit light while the excitons transition to a ground state.
  • the light emitting device OLED emits red, green, and blue light according to the flow of current, so that an image may be displayed.
  • FIG. 4 is an enlarged view of a chip-on film for showing a detailed configuration of the chip-on film shown in FIG. 1.
  • a part of the display panel DP connected to the chip-on film COF and a part of the printed circuit board PCB connected to the chip-on film COF are separated from the chip-on film COF and are separately shown in FIG. 4. Was shown in.
  • the chip-on film COF includes a plurality of first pads PD1, a plurality of second pads PD2, a plurality of first signal wires SL1, and a plurality of second signal wires. They may include SL2.
  • the first and second pads PD1 and PD2 and the first and second signal lines SL1 and SL2 may be disposed on the base film BF.
  • the first pads PD1 may be disposed adjacent to one side of the base film BF.
  • the first pads PD1 may extend in a first direction DR1 and may be arranged in a second direction DR2.
  • the first pads PD1 may have a rectangular shape having long sides in a first direction DR1 and short sides in a second direction DR2.
  • One side of the base film BF may extend parallel to the second direction DR2.
  • the first pads PD1 may be arranged along one side of the base film BF.
  • the second pads PD2 may be disposed adjacent to the other side of the base film BF.
  • the second pads PD2 may extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the second pads PD2 may have a rectangular shape having long sides in the first direction DR1 and short sides in the second direction DR2.
  • the other side of the base film BF may extend parallel to the second direction DR2.
  • the second pads PD2 may be arranged along the other side of the base film BF.
  • the spacing between the first pads PD1 adjacent to each other may be smaller than the spacing between the second pads PD2 adjacent to each other.
  • the number of first pads PD1 disposed on the base film BF may be greater than the number of second pads PD2.
  • the driving chip D-IC may be disposed between the first pads PD1 and the second pads PD2.
  • the driving chip D-IC may have a rectangular shape having long sides in the second direction DR2 and short sides in the first direction DR1.
  • the first pads PD1 and the second pads PD2 may be connected to the driving chip D-IC by the first and second signal lines SL1 and SL2.
  • the first signal lines SL1 may be disposed between the first pads PD1 and the driving chip D-IC to be connected to the first pads PD1 and the driving chip D-IC.
  • the second signal wires SL2 may be disposed between the second pads PD2 and the driving chip D-IC to be connected to the second pads PD2 and the driving chip D-IC.
  • a plurality of first connection pads CPD1 may be disposed on the display panel DP.
  • the first connection pads CPD1 extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the first connection pads CPD1 may have a rectangular shape having long sides in a first direction DR1 and short sides in a second direction DR2.
  • the first connection pads CPD1 may be disposed in the non-display area NDA adjacent to one short side of the display panel DP.
  • the control signal lines CSL and the data lines DL1 to DLn may be connected to the first connection pads CPD1.
  • the number of first connection pads CPD1 may be the same as the number of first pads PD1.
  • the first connection pads CPD1 may be connected to the first pads PD1, respectively.
  • ⁇ DLn) may be connected to the driving chip D-IC through the first signal lines SL1.
  • a plurality of second connection pads CPD2 may be disposed on the printed circuit board PCB.
  • the second connection pads CPD2 may extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the second connection pads CPD2 may have a rectangular shape having long sides in the first direction DR1 and short sides in the second direction DR2.
  • the second connection pads CPD2 may be adjacent to one side of the printed circuit board PCB.
  • the second connection pads CPD2 may be connected to the third signal lines SL3.
  • the third signal lines SL3 may be connected to the timing controller T-CON.
  • the number of second connection pads CPD2 may be the same as the number of second pads PD2.
  • the second connection pads CPD2 may be connected to the second pads PD2, respectively.
  • the other side of the base film BF is connected to the printed circuit board PCB, and the timing controller T-CON is connected to the driving chip D -IC).
  • FIG. 5 is a cross-sectional view taken along line II′ shown in FIG. 4.
  • 6 is a diagram illustrating a connection state of first and second pads shown in FIG. 5 and first and second connection pads.
  • FIG. 6 is illustrated in a cross section corresponding to FIG. 5.
  • cross-sections of the first and second signal lines SL1 and SL2 in FIGS. 5 and 6 are omitted for convenience of description.
  • the first pad PD1 and the second pad PD2 may be disposed under the base film BF.
  • the driving chip D-IC and the first and second signal wires SL1 and SL2 may also be disposed under the base film BF.
  • the driving chip D-IC may be mounted on the lower surface of the base film BF.
  • the first and second pads PD1 and PD2 and the first and second signal lines SL1 and SL2 may be formed by patterning a predetermined conductive material on the lower surface of the base film BF.
  • a direction crossing a plane defined by the first and second directions DR1 and DR2 is defined as a third direction DR3.
  • the third direction DR3 may substantially intersect a plane defined by the first and second directions DR1 and DR2 perpendicularly.
  • the meaning of “when viewed from a plane” may mean a state viewed from the third direction DR3.
  • One side of the first pad PD1 and one side of the base film BF may have an inclined surface.
  • One side of the first pad PD1 may be defined as a portion of the first pad PD1 adjacent to one side of the base film BF.
  • One side of the second pad PD2 and the other side of the base film BF may have an inclined surface.
  • One side of the second pad PD2 may be defined as a portion of the second pad PD2 adjacent to the other side of the base film BF.
  • the first pad PD1 is disposed on the first connection pad CPD1 and may overlap the first connection pad CPD1 when viewed in a plan view.
  • the second pad PD2 is disposed on the second connection pad CPD2 and may overlap the second connection pad CPD2 when viewed in a plan view.
  • the first pad PD1 may contact the first connection pad CPD1 and may be connected to the first connection pad CPD1.
  • a portion of the first pad PD1 adjacent to one side of the base film BF may be spaced upward from the first connection pad CPD1 and may not contact the first connection pad CPD1.
  • the second pad PD2 may contact the second connection pad CPD2 and may be connected to the second connection pad CPD2.
  • the resin RIN may be disposed on both sides of the first pad PD1 and both sides of the first connection pad CPD1. Also, the resin RIN may be disposed on both sides of the second pad PD2 and on both sides of the second connection pad CPD2.
  • the resin RIN may be disposed to cover both sides of the first pad PD1 and both sides of the first connection pad CPD1 to protect the first pad PD1 and the first connection pad CPD1.
  • the resin RIN is disposed to cover both sides of the second pad PD2 and both sides of the second connection pad CPD2 to protect the second pad PD2 and the second connection pad CPD2. have.
  • FIG. 7 is an enlarged view of first and second pads and first and second connection pads illustrated in FIG. 6.
  • 8 is an enlarged view of the first pad shown in FIG. 7.
  • one side of the first pad PD1 may have a first inclined surface SLP1 forming a first angle ⁇ 1 with an upper surface of the first pad PD1.
  • the top surface of the first pad PD1 may substantially have a plane defined by the first and second directions DR1 and DR2.
  • the upper surface of the first pad PD1 may be defined as one surface of the first pad PD1 facing the base film BF.
  • the first inclined surface SLP1 may be an inclined surface forming a first angle ⁇ 1 with the first direction DR1.
  • the first angle ⁇ 1 may be an acute angle.
  • the acute angle can be defined as an angle less than 90 degrees.
  • the first inclined surface SLP1 may be defined as an inclined surface extending at an angle greater than 0 degrees and less than 90 degrees with respect to the first direction DR1.
  • the first angle ⁇ 1 may be set to 30 degrees to 80 degrees based on the first direction DR1.
  • One side of the base film BF may have a second inclined surface SLP2 forming a first angle ⁇ 1 with the top surface of the base film BF.
  • the top surface of the base film BF may substantially have a plane defined by the first and second directions DR1 and DR2.
  • the second inclined surface SLP2 may be an inclined surface forming a first angle ⁇ 1 with the first direction DR1.
  • the upper surface of the base film BF may be defined as one surface of the base film BF opposite to the lower surface of the base film BF facing the first pad PD1.
  • the first inclined surface SLP1 and the second inclined surface SLP2 may be disposed on the same plane.
  • One side of the second pad PD2 may have a third inclined surface SLP3 forming a second angle ⁇ 2 with the top surface of the second pad PD2.
  • the top surface of the second pad PD2 may substantially have a plane defined by the first and second directions DR1 and DR2.
  • the third inclined surface SLP3 may be an inclined surface forming a second angle ⁇ 2 with the first direction DR1.
  • the second angle ⁇ 2 may be an obtuse angle.
  • Obtuse angle can be defined as an angle greater than 90 degrees.
  • the third inclined surface SLP3 may be defined as an inclined surface extending at an angle greater than 90 degrees and less than 180 degrees with respect to the first direction DR1.
  • the second angle ⁇ 2 may be defined as a value obtained by subtracting the first angle ⁇ 1 from 180 degrees. That is, the third inclined surface SLP3 may have a reverse inclined surface with respect to the first inclined surface SLP1. In an embodiment of the present invention, the second angle ⁇ 2 may be 100 degrees to 150 degrees based on the first direction DR1.
  • the other side of the base film BF may have a fourth inclined surface SLP4 forming a second angle ⁇ 2 with the top surface of the base film BF.
  • the fourth inclined surface SLP4 may be an inclined surface forming a second angle ⁇ 2 with the first direction DR1.
  • the third inclined surface SLP3 and the fourth inclined surface SLP4 may be disposed on the same plane.
  • the first inclined surface SLP1 and the second inclined surface SLP2 may have the same inclined surface
  • the third inclined surface SLP3 and the fourth inclined surface SLP4 may have the same inclined surface.
  • a method of manufacturing the chip-on film (COF) will be described in detail below with reference to FIGS. 15 to 20.
  • the first pad PD1 may include a first portion PT1 having an inclined surface defined and a second portion PT2 around the first portion PT1.
  • the first part PT1 may be spaced upward from the first connection pad CPD1 and may not contact the first connection pad CPD1.
  • the second part PT2 may contact the first connection pad CPD1 and may be connected to the first connection pad CPD1.
  • the first pad PD1 may have a first length L1
  • the first part PT1 may have a second length L2.
  • the second length L2 may be less than or equal to 1/2 of the first length L1.
  • 9 is a diagram illustrating a method of connecting a first pad and a first connection pad.
  • 10 is a diagram for describing connection between a comparison pad and a first connection pad.
  • the lower surface of the first pad PD1 may contact the upper surface of the first connection pad CPD1 and the ultrasonic vibration unit ULP may be connected to the base film BF. Substantially, the second portion PT2 of the first pad PD1 may contact the upper surface of the first connection pad CPD1.
  • the ultrasonic vibration unit ULP may be defined as a horn.
  • the ultrasonic vibration unit ULP may generate vibration having a predetermined frequency.
  • the ultrasonic vibration unit ULP may generate ultrasonic vibration that has 35 KHz and vibrates in the first direction DR1.
  • the ultrasonic vibration may be applied to the first pad PD1 through the base film BF.
  • the first pad PD1 vibrates in the first direction DR1 by the ultrasonic vibration, and energy according to the ultrasonic vibration may be transmitted to the contact surface between the first pad PD1 and the first connection pad CPD1.
  • the principle of ultrasonic vibration is as follows.
  • deformation may occur in the solid.
  • the external force is small, when the external force is removed, the solid can be restored to its original shape.
  • the external force reaches a certain threshold, the solid is not restored to its original shape, and permanent deformation may occur in the solid.
  • This deformation can be defined as a plastic deformation.
  • the stress in the solid may also gradually increase.
  • the permanent deformation may increase rapidly.
  • the limiting value of this stress can be defined as the yield value (yield point).
  • Energy due to ultrasonic vibration may be transferred to the contact surface (or contact interface) between the first pad PD1 and the first connection pad CPD1.
  • the first pad PD1 and the first connection pad CPD1 may include a solid metal. Energy according to ultrasonic vibration may be defined as an external force.
  • the stress of the first pad PD1 and the first connection pad CPD1 may increase.
  • the stress reaches the yield value, plastic deformation may occur in the first pad PD1 and the first connection pad CPD1.
  • the oxide layer on the contact surface (metal surface) of each of the first pad PD1 and the first connection pad CPD1 is removed, so that the first pad PD1 and the first connection pad CPD1 may directly contact each other.
  • Heat may be generated and a temperature may increase due to continuous friction and plastic deformation between the first pad PD1 and the first connection pad CPD1.
  • atoms of the first pad PD1 and the first connection pad CPD1 may diffuse with each other on a contact surface between the first pad PD1 and the first connection pad CPD1 in direct contact.
  • atoms of the contact surface of the first pad PD1 may diffuse toward the first connection pad CPD1, and atoms of the contact surface of the first connection pad CPD1 may diffuse toward the first pad PD1. have.
  • the first pad PD1 and the first connection pad CPD1 may be directly coupled to each other.
  • the ultrasonic bonding method may not be applied.
  • the second part PT2 of the first pad PD1 may contact the first connection pad CPD1 and may be directly connected to the first connection pad CPD1 by ultrasonic bonding.
  • the comparison pad PD1 ′ when viewed from the second direction DR2, does not have an inclined surface and may have a rectangular shape.
  • the comparison pad PD1 ′ may be connected to the first connection pad CPD1 by an ultrasonic bonding method.
  • the contact area of the comparison pad PD1 ′ in contact with the first connection pad CPD1 is that of the first pad PD1 in contact with the first connection pad CPD1. It can be larger than the contact area. Energy transferred to the comparison pad PD1 ′ may be proportional to the contact area.
  • the comparison pad PD1' When the comparison pad PD1' is peeled from the base film BF, the portion of the peeled comparison pad PD1' is bent in the second direction DR2 by ultrasonic energy, and the curved comparison pad PD1' is It may contact other adjacent comparison pads. That is, a short phenomenon may occur in which the comparison pads are shorted to each other.
  • a contact area of the first pad PD1 in contact with the first connection pad CPD1 is of the comparison pad PD1 ′ in contact with the first connection pad CPD1. May be smaller than the contact area. Accordingly, energy applied to the first pad PD1 due to ultrasonic vibration may be smaller than energy applied to the comparison pad PD1 ′ due to ultrasonic vibration. In this case, a problem in which the first pad PD1 is peeled off from the base film BF or bent in the second direction DR2 may not occur. Accordingly, the first pads PD1 may not be shorted to each other.
  • the transmitted energy due to ultrasonic vibration is reduced, so that the first pad Short of the fields PD1 can be prevented.
  • the short-circuit phenomenon may occur between pads having a narrow distance from each other, and may not occur between pads having a wide distance from each other. That is, a short phenomenon may not substantially occur in the second pads PD2.
  • FIG. 11 is a perspective view of an apparatus for manufacturing a chip-on film according to an embodiment of the present invention.
  • 12 is a cross-sectional view taken along line II-II' shown in FIG. 11.
  • 13 is a perspective view of a second holder portion and a punching portion shown in FIG. 12.
  • 14 is a diagram showing a planar configuration of a first holder portion, a second holder portion, and a punching portion shown in FIG. 12.
  • the second holder part HDP2 and the punching part PCH are further spaced apart vertically than in FIG. 12.
  • an upper surface of the first holder part HDP1 is shown, and a stepped plane on one side of the first holder part HDP1 is not shown.
  • the chip-on film manufacturing apparatus AP includes an upper support plate USP, connection blocks CB, a first holder unit HDP1, a plurality of first support pillars SPC1, It may include a plurality of pillar support portions CSP, a second holder portion HDP2, a plurality of second support pillars SPC2, a punching portion PCH, and a punching support portion PCS.
  • the upper support plate USP may have a plane defined by the first and second directions DR1 and DR2.
  • the upper support plate USP may have a predetermined thickness in the third direction DR3.
  • the upper support plate USP may have a rectangular shape.
  • the first holder part HDP1 may be disposed under the upper support plate USP. When viewed in plan view, the first holder portion HDP1 may have a rectangular shape. One of both sides of the first holder unit HDP1 opposite to each other in the first direction DR1 may have a step shape. The height of the other side of both sides of the first holder part HDP1 may be lower than that of one side of the first holder part HDP1.
  • the upper surface of the first holder part HDP1 may have an inclined surface U_SLP1 forming a predetermined inclination angle with the first direction DR1.
  • a first opening OP1 extending downward may be defined in the first holder part HDP1.
  • the first opening OP1 may be defined by penetrating the first holder part HDP1 in the third direction DR3.
  • a groove G may be defined on the upper surface of the first holder part HDP1. The groove G may extend in the first direction DR1 along the upper surface of the first holder part HDP1.
  • the first support pillars SPC1 may be disposed between the upper support plate USP and the first holder part HDP1.
  • the first support pillars SPC1 may have a cylindrical shape extending in the third direction DR3.
  • the first support pillars SPC1 may be adjacent to the square-shaped vertices of the upper support plate USP and the rectangular-shaped vertices of the first holder unit HDP1. For example, although it is disposed on the four first support pillars SPC1, the number of the first support pillars SPC1 is not limited thereto.
  • the first support pillars SPC1 may be connected to the first holder unit HDP1 and the upper support plate USP.
  • the upper support plate USP may move up and down along the first support pillars SPC1.
  • a driving part for moving the upper support plate USP up and down may be coupled to the connection blocks CB disposed on the upper support plate USP.
  • the pillar support portions CSP may be inserted into the first connection holes CNH1 defined in the upper support plate USP to be connected to the upper support plate USP.
  • the pillar support portions CSP may have a cylindrical shape extending in the third direction DR3, and may extend upwardly than the upper surface of the upper support plate USP and lower than the lower surface of the upper support plate USP.
  • the first support pillars SPC1 are respectively inserted into the second connection holes CNH2 defined in the pillar support portions CSP, and may extend upwardly than the pillar support portions CSP.
  • the pillar support portions CSP may move up and down along the first support pillars SPC1 together with the upper support plate USP.
  • the second holder part HDP2 may be disposed on the first holder part HDP1 and may be spaced apart from the first holder part HDP1 upwardly.
  • the second holder part HDP2 may overlap the first holder part HDP1 around the first opening OP1.
  • the lower surface of the second holder part HDP2 may have an inclined surface L_SLP2 forming a predetermined inclination angle with the first direction DR1.
  • the punching support PCS may be disposed between the upper support plate USP and the second holder portion HDP2.
  • the punching support PCS may be connected to a lower portion of the upper support plate USP.
  • the punching support PCS may be disposed between the first support pillars SPC1.
  • the punching part PCH may be disposed on the first holder part HDP1 to be connected to the lower part of the punching support part PCS, and may extend in the third direction DR3.
  • the punching part PCH may overlap the first opening OP1.
  • a second opening OP2 extending downward may be defined in the second holder part HDP2.
  • the second opening OP2 may be defined by penetrating the second holder part HDP2 in the third direction DR3.
  • the second opening OP2 may overlap the first opening OP1.
  • the lower portion of the punching portion PCH may be disposed in the second opening OP2.
  • the lower surface of the punching part PCH may have an inclined surface L_SLP3 forming a predetermined inclination angle with the first direction DR1.
  • the second support pillars SPC2 may be connected to the second holder part HDP2 and extend in a third direction DR3.
  • the second support pillars SPC2 may be connected to the punching support unit PCS and the upper support plate USP.
  • the second support pillars SPC2 may be inserted into the punching support portion PCS and the third connection holes CNH3 defined in the upper support plate USP.
  • the punching part PCH, the punching support part PCS, and the second holder part HDP2 may move up and down together with the upper support plate USP.
  • the upper support plate USP and the punching support part PCS may move up and down along the second support pillars SPC2.
  • the inclined surfaces U_SLP1, L_SLP2, and L_SLP3 may have the same inclination angle with respect to the first direction DR1.
  • the inclination angle ⁇ s formed by each of the inclined surfaces U_SLP1, L_SLP2, and L_SLP3 and the first direction DR1 may be 10 degrees to 60 degrees.
  • the second support pillars SPC2 have a cylindrical shape extending in the third direction DR3, and the punching portion PCH is disposed between the second support pillars SPC2.
  • the punching portion PCH may have a rectangular shape.
  • the biasing portion PCH may have a rectangular shape having short sides in the first direction DR1 and long sides in the second direction DR2.
  • the first opening OP1 and the second opening OP2 may have a rectangular shape corresponding to the punching portion PCH.
  • the groove G may be disposed between the first support pillars SPC1 arranged in the second direction DR2 to extend in the first direction DR1.
  • the length of the second holder part HDP2 may be longer than the length of the groove G based on the second direction DR2.
  • 15 to 20 are views for explaining a method of manufacturing a chip-on film using the apparatus for manufacturing a chip-on film shown in FIG. 11.
  • FIGS. 15, 18, and 19 are illustrated in cross-sections corresponding to FIG. 12, and the first, second, and third connection holes CNH1 in FIGS. 15, 18, and 19 ,CNH2,CNH3) are not shown. 17 and 20 are enlarged views of the flexible circuit film FCF overlapping the first opening OP1 shown in FIGS. 15 and 19, respectively.
  • reference numerals of the first and second pads PD1 and PD2 are omitted in FIGS. 15, 18, and 19.
  • the flexible circuit film FCF may be disposed on the upper surface of the first holder part HDP1. Specifically, the flexible circuit film FCF may be disposed in the groove G defined on the upper surface of the first holder part HDP1 and may extend in the first direction DR1. The second holder part HDP2 and the punching part PCH may be disposed on the flexible circuit film FCF.
  • the flexible circuit film (FCF) is the base film (BF), the driving chip (D-IC) disposed under the base film (BF), the first is disposed under the base film (BF) and connected to the driving chip (D-IC).
  • the pads PD1 and second pads PD2 disposed under the base film BF and connected to the driving chip D-IC may be included.
  • the driving chip D-IC, portions of the first pads PD1, and portions of the second pads PD2 may be disposed to overlap the first opening OP1. Accordingly, the first opening OP1 may expose the driving chip D-IC, portions of the first pads PD1, and portions of the second pads PD2.
  • the first pad PD1 is spaced apart from the driving chip D-IC in a first direction DR1, and the upper surface of the first pad PD1 is greater than the upper surface of the driving chip D-IC. Can be placed high.
  • the upper surface of the second pad PD2 may be disposed lower than the upper surface of the driving chip D-IC.
  • the upper surface of the driving chip D-IC and the upper surface of the second pad PD2 may face the base film BF.
  • the upper support plate USP and the pillar support portions CSP may move downward along the first support pillars SPC1.
  • the punching support unit PCS, the punching unit PCH, the second holder unit HDP2, and the second support pillars SPC2 may move downward.
  • the second holder part HDP2 may move downward to fix the flexible circuit film FCF around the first opening OP1.
  • the inclined surface L_SLP2 of the lower surface of the second holder part HDP2 contacts the upper surface of the base film BF around the first opening OP1, so that the base film BF may be fixed.
  • the upper support plate USP and the pillar support portions CSP may move downward along the first support pillars SPC1.
  • the punching support unit PCS and the punching unit PCH may move downward.
  • the upper support plate USP and the punching support part PCS may move downward along the second support pillars SPC2.
  • the punching part PCH may move downward and be inserted into the first opening OP1.
  • the flexible circuit film FCF may be cut along the edge of the punching part PCH.
  • the cut flexible circuit film FCF may fall from the first opening OP1 and may be collected by a manufacturer.
  • a portion of the cut flexible circuit film FCF may be formed as a chip-on film COF. Since the upper surface of the first holder part HDP1, the lower surface of the second holder part HDP2, and the lower surface of the punching part PCH have inclined surfaces, the flexible circuit film FCF may be disposed to be inclined.
  • the first angle ⁇ 1 formed by the first inclined surface SLP1 of the first pad PD1 with the upper surface of the first pad PD1 is an inclination angle ( It can be determined by subtracting ⁇ s).
  • the first angle ⁇ 1 formed by the second inclined surface SLP2 of the base film BF with the upper surface of the base film BF may also be determined as a value obtained by subtracting the inclination angle ⁇ s from 90 degrees.
  • the third inclined surface SLP3 and the fourth inclined surface SLP4 may have reverse inclined surfaces with respect to the first inclined surface SLP1 and the second inclined surface SLP2, respectively.
  • FIG. 21 is a view showing a cross section of a chip-on film manufactured according to the method of manufacturing the chip-on film shown in FIGS. 15 to 20.
  • a portion of the flexible circuit film FCF cut in FIG. 19 is disposed horizontally, so that the chip-on film COF shown in FIG. 5 may be manufactured.
  • one side of the first pad PD1 of the chip-on film COF may have the first inclined surface SLP1.
  • the pads are connected by an ultrasonic bonding method so that they do not use an anisotropic conductive film and are not short-circuited with each other, it is a technique capable of increasing the yield of a display device, and the present invention has high industrial applicability.

Landscapes

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Abstract

표시 장치는 베이스 필름, 상기 베이스 필름 아래에 배치된 구동칩, 상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드, 및 상기 제1 패드에 연결된 제1 연결 패드를 포함하는 표시 패널을 포함하고, 상기 제1 패드의 일측은 상기 제1 패드의 상면과 제1 각도를 이루는 제1 경사면을 갖고, 상기 제1 각도는 예각이다.

Description

표시 장치, 칩온 필름의 제조 장치, 및 칩온 필름의 제조 방법
본 발명은 표시 장치, 칩온 필름의 제조 장치, 및 칩온 필름의 제조 방법에 관한 것이다.
일반적으로 표시 장치는 복수 개의 화소들을 포함하는 표시 패널 및 화소들을 구동하기 위한 구동칩을 포함한다. 구동칩은 연성 필름 상에 배치되고, 연성 필름은 표시 패널에 연결된다. 구동칩은 연성 필름을 통해 표시 패널의 화소들에 연결된다. 이러한 연결 방식은 칩온 필름 방식으로 정의된다.
연성 필름 상에는 구동칩에 연결된 복수 개의 패드들이 배치되고, 표시 패널은 화소들에 연결된 복수 개의 연결 패드들을 포함한다. 패드들이 연결 패드들에 각각 접촉하여 연결됨으로써, 구동칩이 화소들에 연결된다.
패드들과 연결 패드들은 다양한 방식으로 연결된다. 예를 들어, 패드들과 연결 패드들은 이방성 도전 필름(Anisotropic Conductive Film)에 의해 서로 전기적으로 연결될 수 있다. 또한, 이방성 도전 필름이 사용되지 않고, 초음파 본딩 방식에 의해 패드들과 연결 패드들이 서로 연결될 수 있다.
본 발명의 목적은 패드들 사이의 쇼트를 방지할 수 있는 표시 장치, 칩온 필름의 제조 장치, 및 칩온 필름의 제조 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는, 베이스 필름, 상기 베이스 필름 아래에 배치된 구동칩, 상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드, 및 상기 제1 패드에 연결된 제1 연결 패드를 포함하는 표시 패널을 포함한다. 상기 제1 패드의 일측은 상기 제1 패드의 상면과 제1 각도를 이루는 제1 경사면을 갖고, 상기 제1 각도는 예각이다.
상기 제1 패드의 상기 일측은 상기 표시 패널에 연결된 상기 베이스 필름의 일측에 인접한다.
상기 베이스 필름의 상기 일측은 상기 베이스 필름의 상면과 상기 제1 각도를 이루는 제2 경사면을 갖는다.
상기 제1 경사면 및 상기 제2 경사면은 동일 평면 상에 배치된다.
상기 제1 패드는 상기 베이스 필름의 상기 일측의 연장 방향과 교차하는 제1 방향으로 연장하고, 상기 제1 각도는 상기 제1 방향을 기준으로 30도 내지 80도로 설정된다.
상기 제1 패드는 복수 개로 제공되고, 상기 복수 개의 제1 패드들은 상기 제1 방향으로 연장하여 상기 베이스 필름의 상기 일측을 따라 배열된다.
상기 제1 패드는, 상기 제1 경사면이 정의된 제1 부분 및 상기 제1 부분 주변의 제2 부분을 포함한다.
상기 제1 부분은 상기 제1 연결 패드와 이격되고, 상기 제2 부분은 상기 제1 연결 패드에 접촉한다.
상기 제1 방향을 기준으로, 상기 제1 부분의 길이는 상기 제1 패드의 길이의 1/2 보다 작거나 같다.
본 발명의 실시 예에 따른 칩온 필름의 제조 장치는, 상면에 연성 회로 필름이 배치되고, 하부로 연장하는 제1 개구부가 정의된 제1 홀더부, 상기 연성 회로 필름 상에 배치되며, 상기 제1 개구부 주변의 상기 제1 홀더부에 중첩하고, 상하로 이동하는 제2 홀더부, 및 상기 연성 회로 필름 상에 배치되어, 상기 제1 개구부에 중첩하고, 상하로 이동하는 펀칭부를 포함한다. 상기 연성 회로 필름은, 베이스 필름, 상기 베이스 필름 아래에 배치된 구동칩, 및 상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드를 포함한다. 상기 제1 개구부는 상기 제1 패드의 일부분 및 상기 구동칩을 노출시키고, 상기 제1 홀더부의 상면, 상기 제2 홀더부의 하면, 및 상기 펀칭부의 하면은 제1 방향과 소정의 경사각을 이루는 경사면을 갖는다.
본 발명의 실시 예에 따른 칩온 필름의 제조 방법은, 연성 회로 필름을 제1 개구부가 정의된 제1 홀더부의 상에 배치하는 단계, 상기 연성 회로 필름 상에 배치되고 상기 제1 개구부 주변의 상기 제1 홀더부에 중첩하는 제2 홀더부를 하부 방향으로 이동시켜, 상기 제1 개구부 주변의 상기 연성 회로 필름을 고정시키는 단계, 및 상기 연성 회로 필름 상에 배치되고 상기 제1 개구부에 중첩하는 펀칭부를 상기 제1 개구부에 삽입시켜, 상기 펀칭부의 테두리를 따라 상기 연성 회로 필름을 절단하는 단계를 포함한다. 상기 연성 회로 필름은, 베이스 필름, 상기 베이스 필름 아래에 배치된 구동칩, 및 상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드를 포함한다. 상기 제1 개구부는 상기 제1 패드의 일부분 및 상기 구동칩을 노출시키고, 상기 제1 홀더부의 상면, 상기 제2 홀더부의 하면, 및 상기 펀칭부의 하면은 제1 방향과 소정의 경사각을 이루는 경사면을 갖는다.
본 발명의 실시 예에 따른 표시 장치는 베이스 필름, 상기 베이스 필름 아래에 배치된 구동칩, 상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드, 및 평면 상에서 봤을 때, 상기 제1 패드에 중첩하여 상기 제1 패드에 연결된 제1 연결 패드를 포함하는 표시 패널을 포함한다. 상기 제1 패드의 일부분은 상기 제1 연결 패드와 상부로 이격된다.
본 발명의 실시 예에 따르면, 칩온 필름에서, 제1 패드들의 일측이 경사면을 가짐으로써, 초음파 본딩시, 초음파 진동에 따른 전달 에너지가 줄어들어, 제1 패드들 사이의 쇼트가 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 어느 한 화소의 등가 회로도이다.
도 3은 도 2에 도시된 화소의 단면 구성을 개략적으로 보여주는 도면이다.
도 4는 도 1에 도시된 칩온 필름의 세부 구성을 도시하기 위한 칩온 필름의 확대도이다.
도 5는 도 4에 도시된 I-I'선의 단면도이다.
도 6은 도 5에 도시된 제1 및 제2 패드들과 제1 및 제2 연결 패드들의 연결 상태를 도시한 도면이다.
도 7은 도 6에 도시된 제1 및 제2 패드들 및 제1 및 제2 연결 패드들의 확대도이다.
도 8은 도 7에 도시된 제1 패드의 확대도이다.
도 9는 제1 패드와 제1 연결 패드의 연결 방법을 설명하기 위한 도면이다.
도 10은 비교 패드와 제1 연결 패드의 연결을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 칩온 필름의 제조 장치의 사시도이다.
도 12는 도 11에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 13은 도 12에 도시된 제2 홀더부 및 펀칭부의 사시도이다.
도 14는 도 12에 도시된 제1 홀더부, 제2 홀더부, 및 펀칭부의 평면 구성을 보여주는 도면이다.
도 15 내지 도 20은 도 11에 도시된 칩온 필름의 제조 장치를 사용한 칩온 필름의 제조 방법을 설명하기 위한 도면들이다.
도 21은 도 15 내지 도 20에 도시된 칩온 필름의 제조 방법에 따라 제조된 칩온 필름의 단면을 도시한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 칩온 필름(COF), 발광 구동부(EDV)(emission driver), 인쇄 회로 기판(PCB), 및 타이밍 컨트롤러(T-CON)를 포함할 수 있다.
본 발명의 일 실시예에서, 액정 표시 패널, 전기 습윤 표시 패널, 전기 영동 표시 패널, 또는 발광형 표시 패널 등 영상을 표시할 수 있는 다양한 영상 표시 패널들이 표시 패널(DP)로서 사용될 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시패널로 설명된다.
표시 패널(DP)은 가요성 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 가요성 기판 상에 배치된 복수 개의 전자 소자들을 포함할 수 있다. 표시 패널(DP)은 제1 방향(DR1)으로 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변들을 갖는 직사각형의 형상을 가질 수 있다.
표시 패널(DP)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면을 가질 수 있다. 표시 패널(DP)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 및 복수 개의 발광 라인들(EL1~ELm)을 포함할 수 있다. m 및 n은 자연수이다. 화소들(PX)은 매트릭스 형태로 배열될 수 있으나, 이에 한정되지 않고 다양한 형태로 배열될 수 있다. 화소들(PX)은 표시 영역(DA)에 배치되고, 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 구동부(SDV) 및 발광 구동부(EDV)는 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV)는 표시 패널(DP)의 장변들 중 어느 한 장변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 발광 구동부(EDV)는 표시 패널(DP)의 장변들 중 다른 한 장변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 표시 영역(DA)을 사이에 두고 배치될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
칩온 필름(COF)은 베이스 필름(BF) 및 베이스 필름(BF) 상에 배치된 구동칩(D-IC)을 포함할 수 있다. 구동칩(D-IC)은 데이터 구동부(data driver)로 정의될 수 있다. 구동칩(D-IC)은 집적 회로 칩 형태로 제작되어 베이스 필름(BF) 상에 실장될 수 있다.
이하, 제1 방향(DR1)으로 서로 반대하는 베이스 필름(BF)의 양측들 중 어느 한측은 베이스 필름(BF)의 일측으로 정의되고, 다른 한측은 베이스 필름(BF)의 타측으로 정의된다.
베이스 필름(BF)은 제1 방향(DR1)으로 단변들을 갖고, 제2 방향(DR2)으로 장변들을 갖는 직사각형 형상을 가질 수 있다. 베이스 필름(BF)의 일측은 표시 패널(DP)의 단변들 중 어느 한 단변에 인접한 비표시 영역(NDA)에 연결될 수 있다. 베이스 필름(BF)의 타측은 인쇄 회로 기판(PCB)에 연결될 수 있다.
도시하지 않았으나, 베이스 필름(BF)에는 구동칩(D-IC)에 연결된 복수 개의 배선들이 배치될 수 있다. 베이스 필름(BF)에 배치된 배선들은 이하 도 4를 참조하여 상세히 설명될 것이다. 데이터 라인들(DL1~DLn)은 제1 방향(DR1)으로 연장되고, 베이스 필름(BF)에 배치된 배선들에 연결될 수 있다. 따라서, 데이터 라인들(DL1~DLn)은 베이스 필름(BF)을 통해 구동칩(D-IC)에 연결될 수 있다.
주사 구동부(SDV)는 복수 개의 주사 신호들을 생성하고, 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 주사 신호들은 순차적으로 화소들(PX)에 인가될 수 있다.
구동칩(D-IC)은 복수 개의 데이터 전압들을 생성하고, 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 복수 개의 발광 신호들을 생성하고, 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
타이밍 컨트롤러(T-CON)는 인쇄 회로 기판(PCB) 상에 배치될 수 있다. 타이밍 컨트롤러(T-CON)는 집적 회로 칩 형태로 제작되어 인쇄 회로 기판(PCB) 상에 실장될 수 있다. 도시하지 않았으나, 인쇄 회로 기판(PCB)에는 타이밍 컨트롤러(T-CON) 외에도 전원 생성 회로 및 인터페이스 회로 등 다양한 회로들이 배치될 수 있다.
타이밍 컨트롤러(T-CON)는 주사 구동부(SDV), 구동칩(D-IC), 및 발광 구동부(EDV)의 동작을 제어할 수 있다. 예를 들어, 타이밍 컨트롤러(T-CON)는 외부로부터 수신된 제어 신호들에 응답하여 주사 제어 신호, 데이터 제어 신호, 및 발광 제어 신호를 생성할 수 있다. 타이밍 컨트롤러(T-CON)는 외부로부터 영상 신호들을 수신하고, 구동칩(D-IC)과의 인터페이스 사양에 맞도록 영상 신호들의 데이터 포맷을 변환하여 구동칩(D-IC)에 제공할 수 있다.
주사 제어 신호 및 발광 제어 신호는 구동칩(D-IC)을 통해 주사 구동부(SDV) 및 발광 구동부(EDV)에 각각 제공될 수 있다. 주사 제어 신호 및 발광 제어 신호는 제어 신호 배선들(CSL)을 통해 주사 구동부(SDV) 및 발광 구동부(EDV)에 각각 제공될 수 있다. 제어 신호 배선들(CSL)은 베이스 필름(BF)에 배치된 배선들에 연결될 수 있다. 데이터 제어 신호는 구동칩(D-IC)에 제공될 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 주사 신호들을 생성하고, 발광 구동부(EDV)는 발광 제어 신호에 응답하여 발광 신호들을 생성할 수 있다. 구동칩(D-IC)은 데이터 포맷이 변환된 영상 신호들을 제공받고, 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 데이터 전압들을 생성할 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
도 2는 도 1에 도시된 어느 한 화소의 등가 회로도이다.
예시적으로 하나의 화소(PX)의 등가 회로도가 도시되었으나, 도 1에 도시된 다른 화소들(PX)도 도 2에 도시된 화소(PX)와 동일한 등가 회로도를 가질 수 있다.
도 2를 참조하면, 화소(PX)는 주사 라인들(SL1~SLm) 중 대응하는 주사 라인(SLi), 데이터 라인들(DL1~DLn) 중 대응하는 데이터 라인(DLj), 및 발광 라인들(EL1~ELm) 중 대응하는 발광 라인(ELi)에 연결될 수 있다. i는 m보다 작거나 같은 자연수이고, j는 n보다 작거나 같은 자연수이다.
화소(PX)는 발광 소자(OLED), 구동 트랜지스터(T1), 용량 소자(Cst), 스위칭 트랜지스터(T2), 및 발광 제어 트랜지스터(T3)를 포함할 수 있다. 발광 소자(OLED)는 유기 발광 다이오드로 정의될 수 있다.
구동 트랜지스터(T1)의 소스 단자는 제1 전압(ELVDD)을 인가받고, 구동 트랜지스터(T1)의 드레인 단자는 발광 제어 트랜지스터(T3)의 소스 단자에 연결될 수 있다. 구동 트랜지스터(T1)의 게이트 단자는 스위칭 트랜지스터(T2)의 드레인 단자에 연결될 수 있다.
스위칭 트랜지스터(T2)의 게이트 단자는 주사 라인(SLi)에 연결되고, 스위칭 트랜지스터(T2)의 소스 단자는 데이터 라인(DLj)에 연결될 수 있다. 용량 소자(Cst)의 제1 전극은 구동 트랜지스터(T1)의 소스 단자에 연결되고, 용량 소자(Cst)의 제2 전극은 구동 트랜지스터(T1)의 게이트 단자에 연결될 수 있다.
발광 제어 트랜지스터(T3)의 게이트 단자는 발광 라인(ELi)에 연결되고, 발광 제어 트랜지스터(T3)의 드레인 단자는 발광 소자(OLED)의 애노드 전극에 연결될 수 있다. 발광 소자(OLED)의 캐소드 전극은 제2 전압(ELVSS)를 인가받을 수 있고, 제2 전압(ELVSS)은 제1 전압(ELVDD)보다 낮은 레벨을 가질 수 있다.
스위칭 트랜지스터(T2)는 주사 라인(SLi)을 통해 제공받은 주사 신호(SCAN)에 응답하여 턴 온될 수 있다. 턴 온된 스위칭 트랜지스터(T2)는 데이터 라인(DLj)을 통해 제공받은 데이터 전압(DATA)을 구동 트랜지스터(T1)의 게이트 단자에 제공할 수 있다.
용량 소자(Cst)는 구동 트랜지스터(T1)의 게이트 단자에 인가되는 데이터 전압(DATA)을 충전하고, 스위칭 트랜지스터(T2)가 턴 오프 된 뒤에도 이를 유지할 수 있다.
발광 제어 트랜지스터(T3)는 발광 라인(ELi)을 통해 게이트 단자에 인가되는 발광 신호(EM)에 응답하여 턴 온 될 수 있다. 턴 온된 발광 제어 트랜지스터(T3)는 구동 트랜지스터(T1)에 흐르는 전류(Ioled)를 발광 소자(OLED)에 제공하는 역할을 할 수 있다. 화소(PX)는 발광 신호(EM)의 인가시간 동안 발광할 수 있다. 발광 소자(OLED)는 제공받은 전류(Ioled) 량에 따라 세기를 달리하여 발광할 수 있다.
예시적으로 화소(PX)의 트랜지스터들(T1~T3)은 PMOS 트랜지스터들이나 이에 한정되지 않고, 화소(PX)의 트랜지스터들(T1~T3)은 NMOS 트랜지스터들일 수 있다.
도 3은 도 2에 도시된 화소의 단면 구성을 개략적으로 보여주는 도면이다.
도 3을 참조하면, 화소(PX)는 발광 소자(OLED) 및 발광 소자(OLED)에 연결된 트랜지스터(TR)를 포함할 수 있다. 발광 소자(OLED)는 제1 전극(E1), 제2 전극(E2), 및 제1 전극(E1)과 제2 전극(E2) 사이에 배치된 유기 발광층(OEL)을 포함할 수 있다. 트랜지스터(TR)는 도 2에 도시된 제6 트랜지스터(T6)일 수 있다.
제1 전극(E1)은 애노드 전극일 수 있으며, 제2 전극(E2)은 캐소드 전극일 수 있다. 제1 전극(E1)은 화소 전극으로 정의될 수 있으며, 제2 전극(E2)은 공통 전극으로 정의될 수 있다.
화소(PX)는 화소 영역(PA) 및 화소 영역(PA) 주변의 비화소 영역(NPA)으로 구분될 수 있다. 발광 소자(OLED)는 화소 영역(PA)에 배치되고, 트랜지스터(TR)는 비화소 영역(NPA)에 배치될 수 있다.
트랜지스터(TR) 및 발광 소자(OLED)는 기판(SUB) 상에 배치될 수 있다. 기판(SUB) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기 물질을 포함할 수 있다.
버퍼층(BFL) 상에 트랜지스터(TR)의 반도체층(SM)이 배치될 수 있다. 반도체층(SM)은 비정질(Amorphous) 실리콘 또는 다결정질(Poly) 실리콘과 같은 무기 재료의 반도체나 유기 반도체를 포함할 수 있다. 또한, 반도체층(SM)은 산화물 반도체(oxide semiconductor)를 포함할 수 있다. 도 3에 도시되지 않았으나, 반도체층(SM)은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함할 수 있다.
반도체층(SM)을 덮도록 버퍼층(BFL) 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 무기 물질을 포함할 수 있다. 제1 절연층(INS1) 상에 반도체층(SM)과 중첩하는 트랜지스터(TR)의 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체층(SM)의 채널 영역과 중첩하도록 배치될 수 있다.
게이트 전극(GE)을 덮도록 제1 절연층(INS1) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 층간 절연층으로 정의될 수 있다. 제2 절연층(INS2)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제2 절연층(INS2) 상에 트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 제1 절연층(INS1) 및 제2 절연층(INS2)을 관통하여 정의된 제1 컨택홀(CH1)을 통해 반도체층(SM)의 소스 영역에 연결될 수 있다. 드레인 전극(DE)은 제1 절연층(INS1) 및 제2 절연층(INS2)을 관통하여 정의된 제2 컨택홀(CH2)을 통해 반도체층(SM)의 드레인 영역에 연결될 수 있다.
트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 평평한 상면을 제공하는 평탄화막으로 정의될 수 있으며, 유기 물질을 포함할 수 있다.
제3 절연층(INS3) 상에 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은 제3 절연층(INS3)을 관통하여 정의된 제3 컨택홀(CH3)을 통해 트랜지스터(TR)의 드레인 전극(DE)에 연결될 수 있다.
제1 전극(E1) 및 제3 절연층(INS3) 상에 제1 전극(E1)의 소정의 부분을 노출시키는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에는 제1 전극(E1)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
개구부(PX_OP) 내에서 제1 전극(E1) 상에 유기 발광층(OEL)이 배치될 수 있다. 유기 발광층(OEL)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다. 그러나 이에 한정되지 않고, 유기 발광층(OEL)은 적색, 녹색, 및 청색을 생성하는 유기 물질들의 조합에 의해 백색광을 생성할 수도 있다.
화소 정의막(PDL) 및 유기 발광층(OEL) 상에 제2 전극(E2)이 배치될 수 있다. 박막 봉지층(TFE)은 화소(PX)를 덮도록 발광 소자(OLED) 상에 배치될 수 있다.
제1 전압(ELVDD)이 제1 전극(E1)에 인가되고, 제2 전압(ELVSS)이 제2 전극(E2)에 인가될 수 있다. 유기 발광층(OEL)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)는 전류의 흐름에 따라 적색, 녹색, 및 청색의 빛을 발광함으로써, 영상이 표시될 수 있다.
도 4는 도 1에 도시된 칩온 필름의 세부 구성을 도시하기 위한 칩온 필름의 확대도이다.
설명의 편의를 위해, 칩온 필름(COF)에 연결되는 표시 패널(DP)의 일부분 및 칩온 필름(COF)에 연결되는 인쇄 회로 기판(PCB)의 일부분이 칩온 필름(COF)과 분리되어 별도로 도 4에 도시되었다.
도 4를 참조하면, 칩온 필름(COF)은 복수 개의 제1 패드들(PD1), 복수 개의 제2 패드들(PD2), 복수 개의 제1 신호 배선들(SL1), 및 복수 개의 제2 신호 배선들(SL2)을 포함할 수 있다. 제1 및 제2 패드들(PD1,PD2)과 제1 및 제2 신호 배선들(SL1,SL2)은 베이스 필름(BF) 상에 배치될 수 있다.
제1 패드들(PD1)은 베이스 필름(BF)의 일측에 인접하게 배치될 수 있다. 제1 패드들(PD1)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제1 패드들(PD1)은 제1 방향(DR1)으로 장변들을 갖고, 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다. 베이스 필름(BF)의 일측은 제2 방향(DR2)에 평행하게 연장할 수 있다. 제1 패드들(PD1)은 베이스 필름(BF)의 일측을 따라 배열될 수 있다.
제2 패드들(PD2)은 베이스 필름(BF)의 타측에 인접하게 배치될 수 있다. 제2 패드들(PD2)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제2 패드들(PD2)은 제1 방향(DR1)으로 장변들을 갖고, 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다. 베이스 필름(BF)의 타측은 제2 방향(DR2)에 평행하게 연장할 수 있다. 제2 패드들(PD2)은 베이스 필름(BF)의 타측을 따라 배열될 수 있다.
서로 인접한 제1 패드들(PD1) 사이의 간격은 서로 인접한 제2 패드들(PD2) 사이의 간격보다 작을 수 있다. 베이스 필름(BF)에 배치된 제1 패드들(PD1)의 개수는 제2 패드들(PD2)의 개수보다 많을 수 있다.
구동칩(D-IC)은 제1 패드들(PD1)과 제2 패드들(PD2) 사이에 배치될 수 있다. 구동칩(D-IC)은 제2 방향(DR2)으로 장변들을 갖고 제1 방향(DR1)으로 단변들을 갖는 직사각형 형상을 가질 수 있다.
제1 패드들(PD1) 및 제2 패드들(PD2)은 제1 및 제2 신호 배선들(SL1,SL2)에 의해 구동칩(D-IC)에 연결될 수 있다. 예를 들어, 제1 신호 배선들(SL1)은 제1 패드들(PD1) 및 구동칩(D-IC) 사이에 배치되어 제1 패드들(PD1) 및 구동칩(D-IC)에 연결될 수 있다. 제2 신호 배선들(SL2)은 제2 패드들(PD2) 및 구동칩(D-IC) 사이에 배치되어 제2 패드들(PD2) 및 구동칩(D-IC)에 연결될 수 있다.
표시 패널(DP) 상에 복수 개의 제1 연결 패드들(CPD1)이 배치될 수 있다. 제1 연결 패드들(CPD1)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제1 연결 패드들(CPD1)은 제1 방향(DR1)으로 장변들을 갖고, 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다.
제1 연결 패드들(CPD1)은 표시 패널(DP)의 어느 한 단변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 제어 신호 배선들(CSL) 및 데이터 라인들(DL1~DLn)은 제1 연결 패드들(CPD1)에 연결될 수 있다.
제1 연결 패드들(CPD1)의 개수는 제1 패드들(PD1)의 개수들과 동일할 수 있다. 제1 연결 패드들(CPD1)은 제1 패드들(PD1)에 각각 연결될 수 있다. 제1 연결 패드들(CPD1)이 제1 패드들(PD1)에 연결됨으로써, 베이스 필름(BF)의 일측이 표시 패널(DP)에 연결되고, 제어 신호 배선들(CSL) 및 데이터 라인들(DL1~DLn)이 제1 신호 배선들(SL1)을 통해 구동칩(D-IC)에 연결될 수 있다.
인쇄 회로 기판(PCB) 상에 복수 개의 제2 연결 패드들(CPD2)이 배치될 수 있다. 제2 연결 패드들(CPD2)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제2 연결 패드들(CPD2)은 제1 방향(DR1)으로 장변들을 갖고, 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다.
제2 연결 패드들(CPD2)은 인쇄 회로 기판(PCB)의 일측에 인접할 수 있다. 제2 연결 패드들(CPD2)은 제3 신호 배선들(SL3)에 연결될 수 있다. 도시하지 않았으나, 제3 신호 배선들(SL3)은 타이밍 컨트롤러(T-CON)에 연결될 수 있다.
제2 연결 패드들(CPD2)의 개수는 제2 패드들(PD2)의 개수들과 동일할 수 있다. 제2 연결 패드들(CPD2)은 제2 패드들(PD2)에 각각 연결될 수 있다. 제2 연결 패드들(CPD2)이 제2 패드들(PD2)에 연결됨으로써, 베이스 필름(BF)의 타측이 인쇄 회로 기판(PCB)에 연결되고, 타이밍 컨트롤러(T-CON)가 구동칩(D-IC)에 연결될 수 있다.
도 5는 도 4에 도시된 I-I'선의 단면도이다. 도 6은 도 5에 도시된 제1 및 제2 패드들과 제1 및 제2 연결 패드들의 연결 상태를 도시한 도면이다.
예시적으로 도 6은 도 5에 대응하는 단면으로 도시하였다. 또한, 설명의 편의를 위해 도 5 및 도 6에서 제1 및 제2 신호 배선들(SL1,SL2)의 단면들은 생략되었다.
도 5를 참조하면, 제1 패드(PD1) 및 제2 패드(PD2)는 베이스 필름(BF) 아래에 배치될 수 있다. 도시하지 않았으나, 구동칩(D-IC) 및 제1 및 제2 신호 배선들(SL1,SL2) 역시 베이스 필름(BF) 아래에 배치될 수 있다. 구동칩(D-IC)은 베이스 필름(BF)의 하면 상에 실장될 수 있다. 제1 및 제2 패드들(PD1,PD2)과 제1 및 제2 신호 배선들(SL1,SL2)은 베이스 필름(BF)의 하면 상에 소정의 도전 물질을 패터닝하여 형성될 수 있다.
이하, 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면과 교차하는 방향은 제3 방향(DR3)으로 정의된다. 제3 방향(DR3)은, 실질적으로, 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면과 수직하게 교차할 수 있다. 또한, 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
제1 패드(PD1)의 일측 및 베이스 필름(BF)의 일측은 경사면을 가질 수 있다. 제1 패드(PD1)의 일측은 베이스 필름(BF)의 일측에 인접한 제1 패드(PD1)의 부분으로 정의될 수 있다. 제2 패드(PD2)의 일측 및 베이스 필름(BF)의 타측은 경사면을 가질 수 있다. 제2 패드(PD2)의 일측은 베이스 필름(BF)의 타측에 인접한 제2 패드(PD2)의 부분으로 정의될 수 있다. 제1 및 제2 패드들(PD1,PD2)의 경사면들은, 이하, 도 7을 참조하여, 상세히 설명될 것이다.
도 6을 참조하면, 제1 패드(PD1)는 제1 연결 패드(CPD1) 상에 배치되고, 평면 상에서 봤을 때, 제1 연결 패드(CPD1)에 중첩할 수 있다. 제2 패드(PD2)는 제2 연결 패드(CPD2) 상에 배치되고, 평면 상에서 봤을 때, 제2 연결 패드(CPD2)에 중첩할 수 있다.
제1 패드(PD1)는 제1 연결 패드(CPD1)에 접촉되어 제1 연결 패드(CPD1)에 연결될 수 있다. 베이스 필름(BF)의 일측에 인접한 제1 패드(PD1)의 일부분은 제1 연결 패드(CPD1)와 상부로 이격되어 제1 연결 패드(CPD1)에 접촉하지 않을 수 있다. 제2 패드(PD2)는 제2 연결 패드(CPD2)에 접촉되어 제2 연결 패드(CPD2)에 연결될 수 있다.
제1 패드(PD1)의 양측들 및 제1 연결 패드(CPD1)의 양측들에 레진(RIN)이 배치될 수 있다. 또한, 레진(RIN)은 제2 패드(PD2)의 양측들 및 제2 연결 패드(CPD2)의 양측들에 배치될 수 있다.
레진(RIN)은 제1 패드(PD1)의 양측들 및 제1 연결 패드(CPD1)의 양측들을 덮도록 배치되어, 제1 패드(PD1) 및 제1 연결 패드(CPD1)를 보호할 수 있다. 또한, 레진(RIN)은 제2 패드(PD2)의 양측들 및 제2 연결 패드(CPD2)의 양측들을 덮도록 배치되어, 제2 패드(PD2) 및 제2 연결 패드(CPD2)를 보호할 수 있다.
도 7은 도 6에 도시된 제1 및 제2 패드들 및 제1 및 제2 연결 패드들의 확대도이다. 도 8은 도 7에 도시된 제1 패드의 확대도이다.
도 7을 참조하면, 제1 패드(PD1)의 일측은 제1 패드(PD1)의 상면과 제1 각도(θ1)를 이루는 제1 경사면(SLP1)을 가질 수 있다. 제1 패드(PD1)의 상면은 실질적으로, 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면을 가질 수 있다. 제1 패드(PD1)의 상면은 베이스 필름(BF)과 마주보는 제1 패드(PD1)의 일면으로 정의될 수 있다. 제1 경사면(SLP1)은 제1 방향(DR1)과 제1 각도(θ1)를 이루는 경사면일 수 있다.
제1 각도(θ1)는 예각일 수 있다. 예각은 90도보다 작은 각도로 정의될 수 있다. 따라서, 제1 경사면(SLP1)은 제1 방향(DR1)에 대해, 0도보다 크고 90도 보다 작은 각도로 연장하는 경사면으로 정의될 수 있다. 본 발명의 실시 예에서, 제1 각도(θ1)는 제1 방향(DR1)을 기준으로, 30도 내지 80도로 설정될 수 있다.
베이스 필름(BF)의 일측은 베이스 필름(BF)의 상면과 제1 각도(θ1)를 이루는 제2 경사면(SLP2)을 가질 수 있다. 베이스 필름(BF)의 상면은 실질적으로, 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면을 가질 수 있다. 제2 경사면(SLP2)은 제1 방향(DR1)과 제1 각도(θ1)를 이루는 경사면일 수 있다.
베이스 필름(BF)의 상면은 제1 패드(PD1)와 마주보는 베이스 필름(BF)의 하면에 반대하는 베이스 필름(BF)의 일면으로 정의될 수 있다. 제1 경사면(SLP1)과 제2 경사면(SLP2)은 동일 평면 상에 배치될 수 있다.
제2 패드(PD2)의 일측은 제2 패드(PD2)의 상면과 제2 각도(θ2)를 이루는 제3 경사면(SLP3)을 가질 수 있다. 제2 패드(PD2)의 상면은 실질적으로, 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면을 가질 수 있다. 제3 경사면(SLP3)은 제1 방향(DR1)과 제2 각도(θ2)를 이루는 경사면일 수 있다.
제2 각도(θ2)는 둔각일 수 있다. 둔각은 90도보다 큰 각도로 정의될 수 있다. 따라서, 제3 경사면(SLP3)은 제1 방향(DR1)에 대해, 90도 보다 크고 180도 보다 작은 각도로 연장하는 경사면으로 정의될 수 있다.
제1 방향(DR1)을 기준으로, 제2 각도(θ2)는 180도에서 제1 각도(θ1)를 감산한 값으로 정의될 수 있다. 즉, 제3 경사면(SLP3)은 제1 경사면(SLP1)에 대해 역 경사면을 가질 수 있다. 본 발명의 실시 예에서, 제1 방향(DR1)을 기준으로, 제2 각도(θ2)는 100도 내지 150도 일 수 있다.
베이스 필름(BF)의 타측은 베이스 필름(BF)의 상면과 제2 각도(θ2)를 이루는 제4 경사면(SLP4)을 가질 수 있다. 제4 경사면(SLP4)은 제1 방향(DR1)과 제2 각도(θ2)를 이루는 경사면일 수 있다. 제3 경사면(SLP3)과 제4 경사면(SLP4)은 동일 평면 상에 배치될 수 있다.
칩온 필름(COF)의 제조 방법에 따라 제1 경사면(SLP1)과 제2 경사면(SLP2)이 동일한 경사면을 갖고, 제3 경사면(SLP3)과 제4 경사면(SLP4)이 동일한 경사면을 가질 수 있다. 칩온 필름(COF)의 제조 방법은 이하, 도 15 내지 도 20을 참조하여 상세히 설명될 것이다.
도 7 및 도 8을 참조하면, 제1 패드(PD1)는 경사면이 정의된 제1 부분(PT1) 및 제1 부분(PT1) 주변의 제2 부분(PT2)을 포함할 수 있다. 제1 부분(PT1)은 제1 연결 패드(CPD1)와 상부로 이격되어, 제1 연결 패드(CPD1)에 접촉하지 않을 수 있다. 제2 부분(PT2)은 제1 연결 패드(CPD1)에 접촉하여 제1 연결 패드(CPD1)에 연결될 수 있다.
제1 방향(DR1)을 기준으로, 제1 패드(PD1)는 제1 길이(L1)를 갖고, 제1 부분(PT1)은 제2 길이(L2)를 가질 수 있다. 제2 길이(L2)는 제1 길이(L1)의 1/2보다 작거나 같을 수 있다.
도 9는 제1 패드와 제1 연결 패드의 연결 방법을 설명하기 위한 도면이다. 도 10은 비교 패드와 제1 연결 패드의 연결을 설명하기 위한 도면이다.
도 9를 참조하면, 제1 패드(PD1)의 하면이 제1 연결 패드(CPD1)의 상면에 접촉하고, 초음파 진동부(ULP)가 베이스 필름(BF)에 연결될 수 있다. 실질적으로, 제1 패드(PD1)의 제2 부분(PT2)이 제1 연결 패드(CPD1)의 상면에 접촉할 수 있다. 초음파 진동부(ULP)는 호른(horn)으로 정의될 수 있다.
초음파 진동부(ULP)는 소정의 주파수를 갖는 진동을 발생시킬 수 있다. 예를 들어, 초음파 진동부(ULP)는 35KHz를 갖고 제1 방향(DR1)으로 진동하는 초음파 진동을 발생시킬 수 있다. 초음파 진동은 베이스 필름(BF)을 통해 제1 패드(PD1)에 인가될 수 있다.
초음파 진동에 의해 제1 패드(PD1)가 제1 방향(DR1)으로 진동하고, 초음파 진동에 따른 에너지가 제1 패드(PD1)와 제1 연결 패드(CPD1) 사이의 접촉면에 전달될 수 있다. 초음파 진동의 원리를 설명하면 다음과 같다.
고체가 외력을 받으면, 고체에 변형이 발생할 수 있다. 외력이 작을 경우, 외력이 제거되면, 고체는 원래의 형태로 복구될 수 있다. 그러나, 외력이 특정 임계값에 도달하면, 고체는 원래의 형태로 복구되지 않고, 고체에 영구 변형이 발생할 수 있다. 이러한 변형은 소성 변형으로 정의될 수 있다.
외력이 증가하면, 고체 내의 응력도 점차적으로 증가할 수 있다. 그러나, 외력이 임계값에 도달하면, 영구 변형이 급격히 증가할 수 있다. 이러한 응력의 한계값(앞서 언급한 임계값)은 항복값(항복점)으로 정의될 수 있다.
초음파 진동에 따른 에너지가 제1 패드(PD1) 및 제1 연결 패드(CPD1) 사이의 접촉면(또는 접촉 계면)에 전달될 수 있다. 제1 패드(PD1) 및 제1 연결 패드(CPD1)는 고체인 금속을 포함할 수 있다. 초음파 진동에 따른 에너지는 외력으로 정의될 수 있다.
초음파 진동에 따른 에너지가 제1 패드(PD1) 및 제1 연결 패드(CPD1)에 전달됨으로써, 제1 패드(PD1) 및 제1 연결 패드(CPD1)의 응력이 증가할 수 있다. 응력이 항복값에 도달하면, 제1 패드(PD1) 및 제1 연결 패드(CPD1)에 소성 변형이 발생할 수 있다. 또한, 제1 패드(PD1) 및 제1 연결 패드(CPD1) 각각의 접촉면(금속 표면)의 산화층이 제거되어 제1 패드(PD1) 및 제1 연결 패드(CPD1)가 직접 접촉할 수 있다.
제1 패드(PD1) 및 제1 연결 패드(CPD1) 사이의 지속적인 마찰과 소성 변형에 의해 열이 발생하고 온도가 상승할 수 있다. 이러한 경우, 직접 접촉된 제1 패드(PD1) 및 제1 연결 패드(CPD1) 사이의 접촉면에서 제1 패드(PD1) 및 제1 연결 패드(CPD1)의 원자들이 서로 확산될 수 있다.
예를 들어, 제1 패드(PD1)의 접촉면의 원자들이 제1 연결 패드(CPD1)를 향해 확산되고, 제1 연결 패드(CPD1)의 접촉면의 원자들이 제1 패드(PD1)를 향해 확산될 수 있다. 그 결과, 제1 패드(PD1) 및 제1 연결 패드(CPD1)가 서로 직접 결합될 수 있다.
제1 패드(PD1)의 제1 부분(PT1)은 제1 연결 패드(CPD1)에 접촉하지 않아 초음파 본딩 방식이 적용되지 않을 수 있다. 제1 패드(PD1)의 제2 부분(PT2)은 제1 연결 패드(CPD1)에 접촉되어 초음파 본딩에 의해 제1 연결 패드(CPD1)에 직접 연결될 수 있다.
도 10을 참조하면, 도 9에 도시된 제1 패드(PD1)와 달리 비교 패드(PD1')는 제2 방향(DR2)에서 바라봤을 때, 경사면을 갖지 않고, 직사각형 형상을 가질 수 있다. 비교 패드(PD1')는 초음파 본딩 방식에 의해 제1 연결 패드(CPD1)에 연결될 수 있다.
비교 패드(PD1')가 직사각형 형상을 가질 경우, 제1 연결 패드(CPD1)에 접촉하는 비교 패드(PD1')의 접촉 면적은 제1 연결 패드(CPD1)에 접촉하는 제1 패드(PD1)의 접촉 면적보다 클 수 있다. 비교 패드(PD1')에 전달되는 에너지는 접촉 면적에 비례할 수 있다.
초음파 진동에 의한 강한 에너지가 접촉 면적이 넓은 비교 패드(PD1')에 인가될 수 있다. 이러한 경우, 비교 패드(PD1')가 제1 방향(DR1)으로 진동할 때, 베이스 필름(BF)의 일측과 비교 패드(PD1')의 일측 사이가 박리될 수 있다.
비교 패드(PD1')가 베이스 필름(BF)으로부터 박리될 경우, 박리된 비교 패드(PD1')의 부분이 초음파 에너지에 의해 제2 방향(DR2)으로 휘어지고, 휘어진 비교 패드(PD1')는 인접한 다른 비교 패드에 접촉할 수 있다. 즉, 비교 패드들이 서로 쇼트되는 쇼트 현상이 발생할 수 있다.
도 9를 참조하면, 본 발명의 실시 예에서, 제1 연결 패드(CPD1)에 접촉하는 제1 패드(PD1)의 접촉 면적은 제1 연결 패드(CPD1)에 접촉하는 비교 패드(PD1')의 접촉 면적보다 작을 수 있다. 따라서, 초음파 진동의 의해 제1 패드(PD1)에 인가되는 에너지는 초음파 진동의 의해 비교 패드(PD1')에 인가되는 에너지보다 작을 수 있다. 이러한 경우, 제1 패드(PD1)가 베이스 필름(BF)으로부터 박리되거나, 제2 방향(DR2)으로 휘어지는 문제가 발생하지 않을 수 있다. 따라서, 제1 패드들(PD1)이 서로 쇼트되지 않을 수 있다.
본 발명의 실시 예에 따르면, 칩온 필름(COF)의 제1 패드들(PD1)의 일측들이 제1 경사면(SLP1)을 가짐으로써, 초음파 본딩시, 초음파 진동에 따른 전달 에너지가 줄어들어, 제1 패드들(PD1)의 쇼트가 방지될 수 있다.
쇼트 현상은 서로의 간격이 좁은 패드들 사이에서 발생할 수 있고, 서로의 간격이 넓은 패드들 사이에서는 발생하지 않을 수 있다. 즉, 제2 패드들(PD2)에서는 실질적으로 쇼트 현상이 발생하지 않을 수 있다.
도 11은 본 발명의 실시 예에 따른 칩온 필름의 제조 장치의 사시도이다. 도 12는 도 11에 도시된 Ⅱ-Ⅱ'선의 단면도이다. 도 13은 도 12에 도시된 제2 홀더부 및 펀칭부의 사시도이다. 도 14는 도 12에 도시된 제1 홀더부, 제2 홀더부, 및 펀칭부의 평면 구성을 보여주는 도면이다.
설명의 편의를 위해, 도 13에서, 제2 홀더부(HDP2) 및 펀칭부(PCH)는 도 12보다 상하로 더 이격시켜 도시하였다. 또한, 도 14 및 도 16에는 제1 홀더부(HDP1)의 상면이 도시되고, 제1 홀더부(HDP1)의 일측의 계단 형상의 평면은 도시하지 않았다.
도 11 및 도 12를 참조하면, 칩온 필름의 제조 장치(AP)는 상부 지지판(USP), 연결 블록들(CB), 제1 홀더부(HDP1), 복수 개의 제1 지지 기둥들(SPC1), 복수 개의 기둥 지지부들(CSP), 제2 홀더부(HDP2), 복수 개의 제2 지지 기둥들(SPC2), 펀칭부(PCH), 및 펀칭 지지부(PCS)를 포함할 수 있다.
상부 지지판(USP)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면을 가질 수 있다. 상부 지지판(USP)은 제3 방향(DR3)으로 소정의 두께를 가질 수 있다. 평면상에서 봤을 때, 상부 지지판(USP)은 사각형 형상을 가질 수 있다.
제1 홀더부(HDP1)는 상부 지지판(USP) 아래에 배치될 수 있다. 평면상에서 봤을 때, 제1 홀더부(HDP1)는 사각형 형상을 가질 수 있다. 제1 방향(DR1)으로 서로 반대하는 제1 홀더부(HDP1)의 양측들 중 일측은 계단 형상을 가질 수 있다. 제1 홀더부(HDP1)의 양측들 중 타측의 높이는 제1 홀더부(HDP1)의 일측보다 낮을 수 있다. 제1 홀더부(HDP1)의 상면은 제1 방향(DR1)과 소정의 경사각을 이루는 경사면(U_SLP1)을 가질 수 있다.
제1 홀더부(HDP1)에는 하부로 연장하는 제1 개구부(OP1)가 정의될 수 있다. 제1 개구부(OP1)는 제1 홀더부(HDP1)를 제3 방향(DR3)으로 관통하여 정의될 수 있다. 제1 홀더부(HDP1)의 상면에는 홈(G)이 정의될 수 있다. 홈(G)은 제1 홀더부(HDP1)의 상면을 따라 제1 방향(DR1)으로 연장할 수 있다.
제1 지지 기둥들(SPC1)은 상부 지지판(USP)과 제1 홀더부(HDP1) 사이에 배치될 수 있다. 제1 지지 기둥들(SPC1)은 제3 방향(DR3)으로 연장된 원통형 형상을 가질 수 있다. 제1 지지 기둥들(SPC1)은 상부 지지판(USP)의 사각형 형상의 꼭지점들 및 제1 홀더부(HDP1)의 사각형 형상의 꼭지점들에 인접할 수 있다. 예시적으로, 4개의 제1 지지 기둥들(SPC1)에 배치되었으나, 제1 지지 기둥들(SPC1)의 개수는 이에 한정되지 않는다.
제1 지지 기둥들(SPC1)은 제1 홀더부(HDP1) 및 상부 지지판(USP)에 연결될 수 있다. 상부 지지판(USP)은 제1 지지 기둥들(SPC1)을 따라, 상하로 이동할 수 있다. 도시하지 않았으나, 상부 지지판(USP)을 상하로 이동시키기 위한 구동부가 상부 지지판(USP) 상에 배치된 연결 블록들(CB)에 결합될 수 있다.
기둥 지지부들(CSP)은 상부 지지판(USP)에 정의된 제1 연결홀들(CNH1)에 삽입되어 상부 지지판(USP)에 연결될 수 있다. 기둥 지지부들(CSP)은 제3 방향(DR3)으로 연장된 원통형 형상을 갖고, 상부 지지판(USP)의 상면보다 상부로, 그리고, 상부 지지판(USP)의 하면보다 하부로 연장할 수 있다.
제1 지지 기둥들(SPC1)은 기둥 지지부들(CSP)에 정의된 제2 연결홀들(CNH2)에 각각 삽입되고, 기둥 지지부들(CSP)보다 상부로 연장할 수 있다. 기둥 지지부들(CSP)은 상부 지지판(USP)과 함께 제1 지지 기둥들(SPC1)을 따라, 상하로 이동할 수 있다.
제2 홀더부(HDP2)는 제1 홀더부(HDP1) 상에 배치되고 제1 홀더부(HDP1)와 상부로 이격될 수 있다. 제2 홀더부(HDP2)는 제1 개구부(OP1)주변의 제1 홀더부(HDP1)에 중첩할 수 있다. 제2 홀더부(HDP2)의 하면은 제1 방향(DR1)과 소정의 경사각을 이루는 경사면(L_SLP2)을 가질 수 있다.
펀칭 지지부(PCS)는 상부 지지판(USP)과 제2 홀더부(HDP2) 사이에 배치될 수 있다. 펀칭 지지부(PCS)는 상부 지지판(USP)의 하부에 연결될 수 있다. 펀칭 지지부(PCS)는 제1 지지 기둥들(SPC1) 사이에 배치될 수 있다.
펀칭부(PCH)는 제1 홀더부(HDP1) 상에 배치되어 펀칭 지지부(PCS)의 하부에 연결되고, 제3 방향(DR3)으로 연장할 수 있다. 펀칭부(PCH)는 제1 개구부(OP1)에 중첩할 수 있다.
제2 홀더부(HDP2)에는 하부로 연장하는 제2 개구부(OP2)가 정의될 수 있다. 제2 개구부(OP2)는 제2 홀더부(HDP2)를 제3 방향(DR3)으로 관통하여 정의될 수 있다. 제2 개구부(OP2)는 제1 개구부(OP1)에 중첩할 수 있다. 펀칭부(PCH)의 하부는 제2 개구부(OP2)에 배치될 수 있다. 펀칭부(PCH)의 하면은 제1 방향(DR1)과 소정의 경사각을 이루는 경사면(L_SLP3)을 가질 수 있다.
제2 지지 기둥들(SPC2)은 제2 홀더부(HDP2)에 연결되어 제3 방향(DR3)으로 연장할 수 있다. 제2 지지 기둥들(SPC2)은 펀칭 지지부(PCS) 및 상부 지지판(USP)에 연결될 수 있다. 제2 지지 기둥들(SPC2)은 펀칭 지지부(PCS) 및 상부 지지판(USP)에 정의된 제3 연결홀들(CNH3)에 삽입될 수 있다.
펀칭부(PCH), 펀칭 지지부(PCS), 및 제2 홀더부(HDP2)는 상부 지지판(USP)과 함께 상하로 이동할 수 있다. 상부 지지판(USP) 및 펀칭 지지부(PCS)는 제2 지지 기둥들(SPC2)을 따라 상하로 이동할 수 있다.
경사면들(U_SLP1, L_SLP2, L_SLP3)은 제1 방향(DR1)에 대해 서로 동일한 경사각을 가질 수 있다. 경사면들(U_SLP1, L_SLP2, L_SLP3) 각각과 제1 방향(DR1)이 이루는 경사각(θs)은 10도 내지 60도일 수 있다.
도 12 및 도 13을 참조하면, 제2 지지 기둥들(SPC2)은 제3 방향(DR3)으로 연장하는 원통형 형상을 갖고, 펀칭부(PCH)는 제2 지지 기둥들(SPC2) 사이에 배치될 수 있다. 펀칭부(PCH)는 평면상에서 봤을 때, 직사각형 형상을 가질 수 있다. 예를 들어, 편칭부(PCH)는 평면상에서 봤을 때, 제1 방향(DR1)으로 단변들을 갖고, 제2 방향(DR2)으로 장변들을 갖는 직사각형 형상을 가질 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 펀칭부(PCH)에 대응하는 직사각형 형상을 가질 수 있다.
도 14를 참조하면, 홈(G)은 제2 방향(DR2)으로 배열된 제1 지지 기둥들(SPC1) 사이에 배치되어 제1 방향(DR1)으로 연장할 수 있다. 제2 방향(DR2)을 기준으로 제2 홀더부(HDP2)의 길이는 홈(G)의 길이보다 길 수 있다.
도 15 내지 도 20은 도 11에 도시된 칩온 필름의 제조 장치를 사용한 칩온 필름의 제조 방법을 설명하기 위한 도면들이다.
설명의 편의를 위해, 도 15, 도 18, 및 도 19는 도 12에 대응하는 단면으로 도시하였으며, 도 15, 도 18, 및 도 19에서 제1, 제2, 및 제3 연결홀들(CNH1,CNH2,CNH3)은 도시되지 않았다. 도 17 및 도 20은 도 15 및 도 19에 각각 도시된 제1 개구부(OP1)에 중첩하는 연성 회로 필름(FCF)의 확대도이다. 설명의 편의를 위해, 도 15, 도 18, 및 도 19에서 제1 및 제2 패드들(PD1,PD2)의 부호는 생략되었다.
도 15 및 도 16을 참조하면, 연성 회로 필름(FCF)이 제1 홀더부(HDP1)의 상면 상에 배치될 수 있다. 구체적으로, 연성 회로 필름(FCF)은 제1 홀더부(HDP1)의 상면에 정의된 홈(G)에 배치되고 제1 방향(DR1)으로 연장할 수 있다. 제2 홀더부(HDP2) 및 펀칭부(PCH)는 연성 회로 필름(FCF) 상에 배치될 수 있다.
연성 회로 필름(FCF)은 베이스 필름(BF), 베이스 필름(BF) 아래에 배치된 구동칩(D-IC), 베이스 필름(BF) 아래에 배치되어 구동칩(D-IC)에 연결된 제1 패드들(PD1), 및 베이스 필름(BF) 아래에 배치되어 구동칩(D-IC)에 연결된 제2 패드들(PD2)을 포함할 수 있다.
구동칩(D-IC), 제1 패드들(PD1)의 일부분들, 및 제2 패드들(PD2)의 일부분들은 제1 개구부(OP1)에 중첩하도록 배치될 수 있다. 따라서, 제1 개구부(OP1)는 구동칩(D-IC), 제1 패드들(PD1)의 일부분들, 및 제2 패드들(PD2)의 일부분들을 노출 시킬 수 있다.
도 17을 참조하면, 제1 패드(PD1)는 제1 방향(DR1)으로 구동칩(D-IC)과 이격되고, 제1 패드(PD1)의 상면은 구동칩(D-IC)의 상면보다 높게 배치될 수 있다. 제2 패드(PD2)의 상면은 구동칩(D-IC)의 상면보다 낮게 배치될 수 있다. 구동칩(D-IC)의 상면 및 제2 패드(PD2)의 상면은 베이스 필름(BF)과 마주볼 수 있다.
도 18을 참조하면, 상부 지지판(USP) 및 기둥 지지부들(CSP)이 제1 지지 기둥들(SPC1)을 따라 하부로 이동할 수 있다. 또한, 상부 지지판(USP)과 함께, 펀칭 지지부(PCS), 펀칭부(PCH), 제2 홀더부(HDP2), 및 제2 지지 기둥들(SPC2)이 하부로 이동할 수 있다.
제2 홀더부(HDP2)는 하부로 이동하여 제1 개구부(OP1) 주변의 연성 회로 필름(FCF)을 고정할 수 있다. 구체적으로, 제2 홀더부(HDP2)의 하면의 경사면(L_SLP2)이 제1 개구부(OP1) 주변의 베이스 필름(BF)의 상면에 접촉함으로써, 베이스 필름(BF)이 고정될 수 있다.
도 19를 참조하면, 상부 지지판(USP) 및 기둥 지지부들(CSP)이 제1 지지 기둥들(SPC1)을 따라 하부로 이동할 수 있다. 또한, 상부 지지판(USP)과 함께, 펀칭 지지부(PCS) 및 펀칭부(PCH)가 하부로 이동할 수 있다. 상부 지지판(USP) 및 펀칭 지지부(PCS)는 제2 지지 기둥들(SPC2)을 따라 하부로 이동할 수 있다.
펀칭부(PCH)는 하부로 이동하여 제1 개구부(OP1)에 삽입될 수 있다. 펀칭부(PCH)의 테두리를 따라 연성 회로 필름(FCF)이 절단될 수 있다. 절단된 연성 회로 필름(FCF)은 제1 개구부(OP1)에서 낙하하여, 제조자에게 수집될 수 있다.
도 20을 참조하면, 절단된 연성 회로 필름(FCF)의 부분이 칩온 필름(COF)으로 형성될 수 있다. 제1 홀더부(HDP1)의 상면, 제2 홀더부(HDP2)의 하면, 및 펀칭부(PCH)의 하면이 경사면을 가짐으로써, 연성 회로 필름(FCF)이 기울어지게 배치될 수 있다.
이러한 경우, 연성 회로 필름(FCF)이 절단될 때, 제1 패드(PD1)의 제1 경사면(SLP1)이 제1 패드(PD1)의 상면과 이루는 제1 각도(θ1)는 90도에서 경사각(θs)을 감산한 값으로 결정될 수 있다. 베이스 필름(BF)의 제2 경사면(SLP2)이 베이스 필름(BF)의 상면과 이루는 제1 각도(θ1) 역시 90도에서 경사각(θs)을 감산한 값으로 결정될 수 있다. 또한, 제3 경사면(SLP3) 및 제4 경사면(SLP4)은 제1 경사면(SLP1) 및 제2 경사면(SLP2)에 대해 각각 역 경사면을 가질 수 있다.
도 21은 도 15 내지 도 20에 도시된 칩온 필름의 제조 방법에 따라 제조된 칩온 필름의 단면을 도시한 도면이다.
도 21을 참조하면, 도 19에서 절단된 연성 회로 필름(FCF)의 부분이 수평하게 배치됨으로써, 도 5에 도시된 칩온 필름(COF)이 제조될 수 있다. 그 결과 칩온 필름(COF)의 제1 패드(PD1)의 일측이 제1 경사면(SLP1)을 가질 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
패드들이 이방성 도전 필름을 사용하지 않고, 서로 쇼트되지 않도록 초음파 본딩 방식에 의해 연결되는 것은 표시 장치의 수율을 높일 수 있는 기술로서, 본 발명은 산업상 이용가능성이 높다.

Claims (27)

  1. 베이스 필름;
    상기 베이스 필름 아래에 배치된 구동칩;
    상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드; 및
    상기 제1 패드에 연결된 제1 연결 패드를 포함하는 표시 패널을 포함하고,
    상기 제1 패드의 일측은 상기 제1 패드의 상면과 제1 각도를 이루는 제1 경사면을 갖고, 상기 제1 각도는 예각인 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 패드의 상기 일측은 상기 표시 패널에 연결된 상기 베이스 필름의 일측에 인접한 표시 장치.
  3. 제 2 항에 있어서,
    상기 베이스 필름의 상기 일측은 상기 베이스 필름의 상면과 상기 제1 각도를 이루는 제2 경사면을 갖는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 경사면 및 상기 제2 경사면은 동일 평면 상에 배치되는 표시 장치.
  5. 제 2 항에 있어서,
    상기 제1 패드는 상기 베이스 필름의 상기 일측의 연장 방향과 교차하는 제1 방향으로 연장하고, 상기 제1 각도는 상기 제1 방향을 기준으로 30도 내지 80도로 설정되는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 패드는 복수 개로 제공되고, 상기 복수 개의 제1 패드들은 상기 제1 방향으로 연장하여 상기 베이스 필름의 상기 일측을 따라 배열되는 표시 장치.
  7. 제 5 항에 있어서,
    상기 제1 패드는,
    상기 제1 경사면이 정의된 제1 부분; 및
    상기 제1 부분 주변의 제2 부분을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 부분은 상기 제1 연결 패드와 이격되고, 상기 제2 부분은 상기 제1 연결 패드에 접촉하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 방향을 기준으로, 상기 제1 부분의 길이는 상기 제1 패드의 길이의 1/2 보다 작거나 같은 표시 장치.
  10. 제 2 항에 있어서,
    상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제2 패드를 더 포함하고,
    상기 제2 패드의 일측은 상기 베이스 필름의 상기 일측에 반대하는 상기 베이스 필름의 타측에 인접하고 상기 제2 패드의 상면과 제2 각도를 이루는 제3 경사면을 갖고, 상기 제2 각도는 180도에서 상기 제1 각도를 감산한 값인 표시 장치.
  11. 제 10 항에 있어서,
    상기 베이스 필름의 상기 타측은 상기 베이스 필름의 상면과 상기 제2 각도를 이루는 제4 경사면을 갖는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제3 경사면 및 상기 제4 경사면은 동일 평면 상에 배치되는 표시 장치.
  13. 제 1 항에 있어서,
    상기 제1 패드의 양측 및 상기 제1 연결 패드의 양측에 배치된 레진을 더 포함하는 표시 장치.
  14. 상면에 연성 회로 필름이 배치되고, 하부로 연장하는 제1 개구부가 정의된 제1 홀더부;
    상기 연성 회로 필름 상에 배치되며, 상기 제1 개구부 주변의 상기 제1 홀더부에 중첩하고, 상하로 이동하는 제2 홀더부; 및
    상기 연성 회로 필름 상에 배치되어, 상기 제1 개구부에 중첩하고, 상하로 이동하는 펀칭부를 포함하고,
    상기 연성 회로 필름은,
    베이스 필름;
    상기 베이스 필름 아래에 배치된 구동칩; 및
    상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드를 포함하고,
    상기 제1 개구부는 상기 제1 패드의 일부분 및 상기 구동칩을 노출시키고, 상기 제1 홀더부의 상면, 상기 제2 홀더부의 하면, 및 상기 펀칭부의 하면은 제1 방향과 소정의 경사각을 이루는 경사면을 갖는 칩온 필름의 제조 장치.
  15. 제 14 항에 있어서,
    상기 제1 패드는 상기 제1 방향으로 상기 구동칩과 이격되고, 상기 제1 패드의 상면은 상기 구동칩의 상면보다 높게 배치되는 칩온 필름의 제조 장치.
  16. 제 15 항에 있어서,
    상기 경사면은 상기 제1 방향과 10도 내지 60도 각도를 이루는 칩온 필름의 제조 장치.
  17. 제 14 항에 있어서,
    상기 제2 홀더부는 하부 방향으로 이동하여 상기 제1 개구부 주변의 상기 연성 회로 필름을 고정하고, 상기 펀칭부는 상기 하부 방향으로 이동하여 상기 제1 개구부에 삽입되는 칩온 필름의 제조 장치.
  18. 제 14 항에 있어서,
    상기 펀칭부의 하부는 상기 제2 홀더부에 정의되어 상기 제1 개구부에 중첩하는 제2 개구부에 배치되는 칩온 필름의 제조 장치.
  19. 제 14 항에 있어서,
    상기 구동칩에 연결된 제2 패드를 더 포함하고, 상기 제2 패드의 상면은 상기 구동칩의 상면보다 낮게 배치되며, 상기 제1 개구부는 상기 제2 패드의 일부분을 노출시키는 칩온 필름의 제조 장치.
  20. 연성 회로 필름을 제1 개구부가 정의된 제1 홀더부의 상에 배치하는 단계;
    상기 연성 회로 필름 상에 배치되고 상기 제1 개구부 주변의 상기 제1 홀더부에 중첩하는 제2 홀더부를 하부 방향으로 이동시켜, 상기 제1 개구부 주변의 상기 연성 회로 필름을 고정시키는 단계; 및
    상기 연성 회로 필름 상에 배치되고 상기 제1 개구부에 중첩하는 펀칭부를 상기 제1 개구부에 삽입시켜, 상기 펀칭부의 테두리를 따라 상기 연성 회로 필름을 절단하는 단계를 포함하고,
    상기 연성 회로 필름은,
    베이스 필름;
    상기 베이스 필름 아래에 배치된 구동칩; 및
    상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드를 포함하고,
    상기 제1 개구부는 상기 제1 패드의 일부분 및 상기 구동칩을 노출시키고, 상기 제1 홀더부의 상면, 상기 제2 홀더부의 하면, 및 상기 펀칭부의 하면은 제1 방향과 소정의 경사각을 이루는 경사면을 갖는 칩온 필름의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제1 패드는 상기 제1 방향으로 상기 구동칩과 이격되고, 상기 제1 패드의 상면은 상기 구동칩의 상면보다 높게 배치되는 칩온 필름의 제조 방법.
  22. 제 21 항에 있어서,
    상기 경사면은 상기 제1 방향과 10도 내지 60도 각도를 이루는 칩온 필름의 제조 방법.
  23. 제 22 항에 있어서,
    상기 절단된 연성 회로 필름에서, 상기 베이스 필름의 일측에 인접한 상기 제1 패드의 일측은 상기 제1 방향과 제1 각도를 이루는 제1 경사면을 갖고, 상기 제1 각도는 90도에서 상기 경사각을 감산한 값으로 결정되는 칩온 필름의 제조 방법.
  24. 제 20 항에 있어서,
    상기 구동칩에 연결된 제2 패드를 더 포함하고, 상기 제2 패드의 상면은 상기 구동칩의 상면보다 낮게 배치되며, 상기 제1 개구부는 상기 제3 패드의 일부분을 노출시키는 칩 온 필름 제조 방법.
  25. 베이스 필름;
    상기 베이스 필름 아래에 배치된 구동칩;
    상기 베이스 필름 아래에 배치되어 상기 구동칩에 연결된 제1 패드; 및
    평면 상에서 봤을 때, 상기 제1 패드에 중첩하여 상기 제1 패드에 연결된 제1 연결 패드를 포함하는 표시 패널을 포함하고,
    상기 제1 패드의 일부분은 상기 제1 연결 패드와 상부로 이격되는 표시 장치.
  26. 제 25 항에 있어서,
    상기 제1 패드는, 상기 제1 연결 패드에 접촉하는 제1 부분을 포함하는 표시 장치.
  27. 제 26 항에 있어서,
    상기 제1 패드는, 상기 제1 연결 패드에 접촉하지 않는 제2 부분을 더 포함하는 표시장치.
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