WO2020199437A1 - 栅极驱动电路及阵列基板 - Google Patents

栅极驱动电路及阵列基板 Download PDF

Info

Publication number
WO2020199437A1
WO2020199437A1 PCT/CN2019/098478 CN2019098478W WO2020199437A1 WO 2020199437 A1 WO2020199437 A1 WO 2020199437A1 CN 2019098478 W CN2019098478 W CN 2019098478W WO 2020199437 A1 WO2020199437 A1 WO 2020199437A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
electrically connected
gate
pull
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2019/098478
Other languages
English (en)
French (fr)
Inventor
陈帅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Publication of WO2020199437A1 publication Critical patent/WO2020199437A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present disclosure relates to the field of display technology, in particular to a gate driving circuit and an array substrate.
  • GOA Gate Driver on Array
  • the GOA production process will inevitably encounter the problem of poor process uniformity. Therefore, if a shift register has uneven impedance and capacitance compared to other shift registers, it may cause the group of GOA circuits The grade transmission is abnormal, which affects the stability of the entire GOA circuit.
  • the present disclosure provides a gate driving circuit including a plurality of shift registers, wherein each of the shift registers includes: a pull-up control unit, a pull-up unit, a signal download unit, A first pull-down unit, a second pull-down unit, and a pull-down maintenance unit.
  • the pull-up unit is electrically connected to a first gate signal output port.
  • the first pull-down unit is electrically connected to a second gate signal output port.
  • the second pull-down unit is electrically connected to a third gate signal output port. The signal of the third gate signal output port is delayed from the signal of the second gate signal output port.
  • the pull-up control unit is electrically connected to the pull-up unit, the signal download unit, the first pull-down unit, and the The second pull-down unit and the pull-down maintenance unit.
  • the first pull-down unit and the second pull-down unit are electrically connected to the gate signal output port.
  • the pull-up control unit includes a first transistor, a drain of the first transistor is electrically connected to the pull-up unit, and A gate of the first transistor is electrically connected to a first signal source, and a source of the first transistor is electrically connected to a second gate signal output port.
  • the gate driving circuit further includes a bootstrap capacitor, which is electrically connected to the pull-up control unit, the pull-up unit, the signal download unit, and the pull-down sustain unit.
  • the pull-down sustain unit includes a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, and a An eighth transistor, wherein a source of the third transistor and a source and a gate of the fourth transistor are electrically connected to a high-level voltage source, and a gate of the third transistor is electrically connected To a drain of the fourth transistor and a source of the sixth transistor, a drain of the third transistor is electrically connected to a gate of the seventh transistor and a source of the eighth transistor A gate and a source of the fifth transistor, a source of the seventh transistor is electrically connected to the drain of the first transistor, and a source of the eighth transistor is electrically connected to the A gate signal output port, a gate of the fifth transistor and a gate of the sixth transistor are electrically connected to the drain of the first transistor, a drain of the fifth transistor, a A drain of the sixth transistor, a drain of the seventh transistor, and a drain of the eighth transistor are all
  • the pull-up unit includes a ninth transistor, and a gate of the ninth transistor is electrically connected to the drain of the first transistor.
  • a source of the ninth transistor is electrically connected to a first clock signal source, and a drain of the ninth transistor is electrically connected to the gate signal output port.
  • the signal download unit includes a tenth transistor, and a source of the tenth transistor is electrically connected to the first clock signal source, A gate of the tenth transistor is electrically connected to the drain of the first transistor, and a drain of the tenth transistor is electrically connected to a clock signal output port.
  • the first pull-down unit includes an eleventh transistor and a twelfth transistor, and a source of the eleventh transistor is electrically connected To the gate signal output port, a source of the twelfth transistor is electrically connected to the drain of the first transistor, a gate of the eleventh transistor and the twelfth transistor A gate of the transistor is electrically connected to the second gate signal output port, a drain of the eleventh transistor and a drain of the twelfth transistor are electrically connected to a low-level voltage source.
  • the second pull-down unit includes a thirteenth transistor and a fourteenth transistor, and a source of the thirteenth transistor is electrically connected to For the gate signal output port, a source of the fourteenth transistor is electrically connected to the drain of the first transistor, a gate of the thirteenth transistor and a gate of the fourteenth transistor A gate is electrically connected to the third gate signal output port, and a drain of the thirteenth transistor and a drain of the fourteenth transistor are electrically connected to a low-level voltage source.
  • the present disclosure also provides an array substrate including: a substrate, a pixel array, a gate driving circuit, and a clock signal generator.
  • the pixel array, the gate driving circuit, and the clock signal generator are arranged on the substrate.
  • the clock signal generator is used to provide a clock signal to the gate driving circuit.
  • the gate driving circuit is used to drive the pixel array.
  • the gate driving circuit includes a plurality of shift registers.
  • Each of the shift registers includes: a pull-up control unit, a pull-up unit, a signal download unit, a first pull-down unit, a second pull-down unit, and a pull-down maintenance unit.
  • the pull-up unit is electrically connected to a first gate signal output port.
  • the first pull-down unit is electrically connected to a second gate signal output port.
  • the second pull-down unit is electrically connected to a third gate signal output port.
  • the signal of the third gate signal output port is delayed from the signal of the second gate signal output port.
  • the signal of the third gate signal output port is delayed compared to the signal of the second gate signal output port. Therefore, if the first pull-down unit is abnormal, the second pull-down unit can still turn off the shift register, pull down the potential of the first gate signal output port, and solve the problem of the distortion of the potential waveform causing the pixel Abnormal charging, etc.
  • FIG. 1 shows a block diagram of the structure of a shift register according to an embodiment of the present disclosure
  • FIG. 2 shows a schematic block diagram of the structure of a gate driving circuit according to an embodiment of the present disclosure
  • FIG. 3 shows a schematic diagram of a structural circuit of a shift register according to an embodiment of the present disclosure
  • FIG. 4 shows a schematic block diagram of the structure of an array substrate according to an embodiment of the present disclosure.
  • FIG. 5 shows a schematic diagram of circuit waveforms of a shift register according to an embodiment of the present disclosure.
  • each of the shift registers 10 includes: a pull-up control unit 1, a pull-up Unit 2, a signal download unit 3, a first pull-down unit 4, a second pull-down unit 4', and a pull-down maintenance unit 5.
  • the pull-up unit 2 is electrically connected to a first gate signal output port G(N).
  • the first pull-down unit 4 is electrically connected to a second gate signal output port G(N+2).
  • the second pull-down unit 4' is electrically connected to a third gate signal output port G(N+3).
  • the signal G(N+3) of the third gate signal output port is delayed from the signal of the second gate signal output port G(N+2).
  • each disclosure of this application takes a 4-clock stage transfer shift register as an example, but this application does not limit the number of stages of transfer, and those skilled in the art can follow the teachings of this application and do not violate this application.
  • the 4-clock-level transmission shift register is modified into a 6-clock-level transmission shift register or an 8-clock-level transmission shift register.
  • the pull-up control unit 1 is electrically connected to the pull-up unit 2, the signal download unit 2, the first pull-down unit Unit 4, the second pull-down unit 4', and the pull-down maintenance unit 5.
  • the first pull-down unit 4 and the second pull-down unit 4' are electrically connected to the gate signal output port G(N).
  • the pull-up control unit 1 includes a first transistor T1.
  • a drain of the first transistor T1 is electrically connected to the pull-up unit 2.
  • a gate of the first transistor T1 is electrically connected to a first signal source ST(N-2).
  • a source of the first transistor T1 is electrically connected to a second gate signal output port G(N-2).
  • the gate driving circuit 100 further includes a bootstrap capacitor 6, which is electrically connected to the pull-up control unit 1, the pull-up unit 2, and the signal download unit 3. And the pull-down maintaining unit 5.
  • the pull-down sustain unit 5 includes a third transistor T3, a fourth transistor T4, a fifth transistor T5, A sixth transistor T6, a seventh transistor T7 and an eighth transistor T8, wherein a source of the third transistor T3 and a source and a gate of the fourth transistor T4 are electrically connected to a high Level voltage source LC, a gate of the third transistor T3 is electrically connected to a drain of the fourth transistor T4 and a source of the sixth transistor T6, and a drain of the third transistor T3
  • the electrode is electrically connected to a gate of the seventh transistor T7, a gate of the eighth transistor T8 and a source of the fifth transistor T5, and a source of the seventh transistor T7 is electrically connected to The drain of the first transistor T1, a source of the eighth transistor T8 are electrically connected to the gate signal output port G(N), a gate of the fifth transistor T5 and the A gate of the sixth transistor T6 is electrically connected to the drain of the first transistor
  • the pull-up unit 2 includes a ninth transistor T9, and a gate of the ninth transistor T9 is electrically connected To the drain of the first transistor T1, a source of the ninth transistor T9 is electrically connected to a first clock signal source CK1, and a drain of the ninth transistor T9 is electrically connected to the gate Polar signal output port G(N).
  • the signal downloading unit 3 includes a tenth transistor T10, and a source electrode of the tenth transistor T10 Connected to the first clock signal source CK1, a gate of the tenth transistor T10 is electrically connected to the drain of the first transistor T1, and a drain of the tenth transistor T10 is electrically connected to a Clock signal output port ST(N).
  • the first pull-down unit 4 includes an eleventh transistor T11 and a twelfth transistor T12
  • the A source of the eleventh transistor T11 is electrically connected to the gate signal output port G(N)
  • a source of the twelfth transistor T12 is electrically connected to the drain of the first transistor T1
  • a gate of the eleventh transistor T11 and a gate of the twelfth transistor T12 are electrically connected to the second gate signal output port G(N+2)
  • the eleventh transistor T11 A drain and a drain of the twelfth transistor T12 are electrically connected to a low-level voltage source VSS.
  • the second pull-down unit 4 in the gate driving circuit 100 described in an embodiment of the present disclosure, the second pull-down unit 4'includes a thirteenth transistor T13 and a fourteenth transistor T14, the A source of the thirteenth transistor T13 is electrically connected to the gate signal output port G(N), a source of the fourteenth transistor T14 is electrically connected to the drain of the first transistor T1, A gate of the thirteenth transistor T13 and a gate of the fourteenth transistor T14 are electrically connected to the third gate signal output port G(N+3), and the gate of the thirteenth transistor T13 A drain and a drain of the fourteenth transistor T14 are electrically connected to a low-level voltage source VSS.
  • the signal of the third gate signal output port is delayed from the signal of the second gate signal output port. Therefore, if the first pull-down unit is abnormal, the second pull-down unit can still turn off the shift register, pull down the potential of the first gate signal output port, and solve the problem of the distortion of the potential waveform causing the pixel Abnormal charging, etc.
  • the second gate signal output port G(N+2) cannot be charged to a sufficiently high potential, so the The eleventh transistor T11 and the twelfth transistor T12 cannot be effectively turned on, and the gate signal output port G(N) cannot be pulled down to a low potential.
  • the third gate signal output port G(N+3) can still be charged to a sufficiently high potential, so the thirteenth transistor T13 and the fourteenth transistor T14 can be effectively turned on and the gate signal The output port G(N) is pulled down to a low level to avoid abnormal pulses.
  • the present disclosure also provides an array substrate 1000 including: a substrate 400, a pixel array 300, a gate driving circuit 100, and a clock signal generator 200.
  • the pixel array 300, the gate driving circuit 100, and the clock signal generator 200 are disposed on the substrate 400.
  • the clock signal generator 200 is used to provide a clock signal to the gate driving circuit 100.
  • the gate driving circuit 100 is used to drive the pixel array 300.
  • the gate driving circuit 100 includes: a plurality of shift registers 10.
  • Each of the shift registers 10 includes: a pull-up control unit 1, a pull-up unit 2, a signal download unit 3, a first pull-down unit 4, a second pull-down unit 4', and a pull-down maintenance unit 5.
  • the pull-up unit 2 is electrically connected to a first gate signal output port G(N).
  • the first pull-down unit 4 is electrically connected to a second gate signal output port G(N+2).
  • the second pull-down unit 4' is electrically connected to a third gate signal output port G(N+3).
  • the signal of the third gate signal output port G (N+3) is delayed from the signal of the second gate signal output port G (N+2).
  • the signal of the third gate signal output port is delayed from the signal of the second gate signal output port. Therefore, if the first pull-down unit is abnormal, the second pull-down unit can still turn off the shift register, pull down the potential of the first gate signal output port, and solve the problem of the distortion of the potential waveform causing the pixel Abnormal charging, etc.
  • the second gate signal output port G(N+2) cannot be charged to a sufficiently high potential, so the The eleventh transistor T11 and the twelfth transistor T12 cannot be effectively turned on, and the gate signal output port G(N) cannot be pulled down to a low potential.
  • the third gate signal output port G(N+3) can still be charged to a sufficiently high potential, so the thirteenth transistor T13 and the fourteenth transistor T14 can be effectively turned on and the gate signal The output port G(N) is pulled down to a low level to avoid abnormal pulses.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

提供了一种栅极驱动电路及阵列基板，该栅极驱动电路包括复数个移位寄存器（10），其中，每一个该移位寄存器（10）包括：一上拉控制单元（1）、一上拉单元（2）、一信号下传单元（3）、一第一下拉单元（4）、一第二下拉单元（4'）及一下拉维持单元（5）。该第一下拉单元（4）电连接至一第二栅极讯号输出端口（G（N+2））。该第二下拉单元（4'）电连接至一第三栅极讯号输出端口（G（N+3））。其中该第三栅极讯号输出端口的讯号G（N+3）比该第二栅极讯号输出端口（G（N+2））的讯号延迟。

Description

栅极驱动电路及阵列基板 技术领域
本揭示涉及显示技术领域，特别涉及一种栅极驱动电路及阵列基板。
 背景技术
GOA（Gate Driver on Array）的基本概念是将TFT LCD的栅极驱动电路集成在玻璃基板上，形成对液晶面板的扫描驱动。GOA相比传统的利用COF的驱动技术不但可以大幅度节约制造成本，而且省去了gate侧COF的bonding制程，对产能提升也是极为有利的。因此，GOA是未来液晶面板发展的重点技术。
GOA生产过程中难免会遇到制程均匀性不佳的问题，因此，假如某一移位寄存器相比其他移位寄存器对应的电路出现阻抗不均、电容不均的状况则可能导致该组GOA电路级传出现异常，从而影响整个GOA电路的稳定性。
故，有需要提供一种栅极驱动电路及阵列基板，以解决现有技术存在的问题。
 技术问题
现有GOA假如某一移位寄存器相比其他移位寄存器对应的电路出现阻抗不均、电容不均的状况则可能导致该组GOA电路级传出现异常，从而影响整个GOA电路的稳定性。
 技术解决方案
为解决上述技术问题，本揭示提供一种栅极驱动电路包括复数个移位寄存器，其中，每一个所述移位寄存器包括: 一上拉控制单元、一上拉单元、一信号下传单元、一第一下拉单元、一第二下拉单元及一下拉维持单元。所述上拉单元电连接至一第一栅极讯号输出端口。所述第一下拉单元电连接至一第二栅极讯号输出端口。所述第二下拉单元电连接至一第三栅极讯号输出端口。其中所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述第一下拉单元、所述第二下拉单元及所述下拉维持单元。所述第一下拉单元及所述第二下拉单元电连接至所述栅极讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述上拉控制单元包括一第一晶体管，所述第一晶体管的一漏极电连接到所述上拉单元，所述第一晶体管的一栅极电连接至一第一信号源，所述第一晶体管的一源极电连接至一第二栅极讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路更包括一自举电容，电连接于所述上拉控制单元、所述上拉单元、所述信号下传单元及所述下拉维持单元。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述下拉维持单元包括一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管、一第七晶体管及一第八晶体管，其中，所述第三晶体管的一源极与所述第四晶体管的一源极及一栅极电连接至一高准位电压源，所述第三晶体管的一栅极电连接至所述第四晶体管的一漏极及所述第六晶体管的一源极，所述第三晶体管的一漏极电连接至所述第七晶体管的一栅极、所述第八晶体管的一栅极及所述第五晶体管的一源极，所述第七晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第八晶体管的一源极电连接至所述栅极讯号输出端口，所述第五晶体管的一栅极及所述第六晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第五晶体管的一漏极、所述第六晶体管的一漏极、所述第七晶体管的一漏极及所述第八晶体管的一漏极均电连接至一低准位电压源。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述上拉单元包括一第九晶体管，所述第九晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第九晶体管的一源极电连接至一第一时钟信号源，所述第九晶体管的一漏极电连接至所述栅极讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述信号下传单元包括一第十晶体管，所述第十晶体管的一源极电连接至所述第一时钟信号源，所述第十晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第十晶体管的一漏极电连接至一时钟讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述第一下拉单元包括一第十一晶体管及一第十二晶体管，所述第十一晶体管的一源极电连接至所述栅极讯号输出端口，所述第十二晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十一晶体管的一栅极及所述第十二晶体管的一栅极电连接至所述第二栅极讯号输出端口，所述第十一晶体管的一漏极及所述第十二晶体管的一漏极电连接至一低准位电压源。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述第二下拉单元包括一第十三晶体管及一第十四晶体管，所述第十三晶体管的一源极电连接至所述栅极讯号输出端口，所述第十四晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十三晶体管的一栅极及所述第十四晶体管的一栅极电连接至所述第三栅极讯号输出端口，所述第十三晶体管的一漏极及所述第十四晶体管的一漏极电连接至一低准位电压源。
本揭示还提供一种阵列基板包括：一基板、一画素阵列、一栅极驱动电路、及一时钟信号产生器。所述画素阵列、所述栅极驱动电路、及所述时钟信号产生器设置于所述基板上。所述时钟信号产生器用以提供时钟信号给所述栅极驱动电路。所述栅极驱动电路用以驱动所述画素阵列。其中，所述栅极驱动电路包括：复数个移位寄存器。每一个所述移位寄存器包括：一上拉控制单元、一上拉单元、一信号下传单元、一第一下拉单元、一第二下拉单元及一下拉维持单元。所述上拉单元电连接至一第一栅极讯号输出端口。所述第一下拉单元电连接至一第二栅极讯号输出端口。所述第二下拉单元电连接至一第三栅极讯号输出端口。其中所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。
 有益效果
相较于现有技术，为解决上述技术问题，本揭示提供的栅极驱动电路及阵列基板，所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。因此，若所述第一下拉单元出现异常时，所述第二下拉单元仍可关闭所述移位寄存器，拉下所述第一栅极讯号输出端口的电位，解决电位波形出现畸变使得像素充电异常等情况。
 附图说明
图1显示根据本揭示的一实施例的移位寄存器的结构方块示意图；
图2显示根据本揭示的一实施例的栅极驱动电路的结构方块示意图；
图3显示根据本揭示的一实施例的移位寄存器的结构电路示意图；
图4显示根据本揭示的一实施例的阵列基板的结构方块示意图；及
图5显示根据本揭示的一实施例的移位寄存器的电路波形示意图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本揭示可用以实施的特定实施例。
为了让本揭示的上述及其他目的、特征、优点能更明显易懂，下文将特举本揭示优选实施例，并配合所附图式，作详细说明如下。再者，本揭示所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧层、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。
在图中，结构相似的单元是以相同标号表示。
参照图1、图2及图5，本揭示提供一种栅极驱动电路100包括复数个移位寄存器10，其中，每一个所述移位寄存器10包括:一上拉控制单元1、一上拉单元2、一信号下传单元3、一第一下拉单元4、一第二下拉单元4’及一下拉维持单元5。所述上拉单元2电连接至一第一栅极讯号输出端口G(N)。所述第一下拉单元4电连接至一第二栅极讯号输出端口G(N+2)。所述第二下拉单元4’电连接至一第三栅极讯号输出端口G(N+3)。其中所述第三栅极讯号输出端口的讯号G(N+3)比所述第二栅极讯号输出端口G(N+2)的讯号延迟。
具体的，本申请的各个揭示均以4时钟级传移位寄存器为例，但是本申请不限制级传的阶数，本领域的一般技艺人员可依本申请的教示，在不违反本申请的发明精神下，将4时钟级传移位寄存器修改成6时钟级传移位寄存器或8时钟级传移位寄存器等。
于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述上拉控制单元1电连接至所述上拉单元2、所述信号下传单元2、所述第一下拉单元4、所述第二下拉单元4’及所述下拉维持单元5。所述第一下拉单元4及所述第二下拉单元4’电连接至所述栅极讯号输出端口G(N)。
于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述上拉控制单元1包括一第一晶体管T1。所述第一晶体管T1的一漏极电连接到所述上拉单元2。所述第一晶体管T1的一栅极电连接至一第一信号源ST(N-2)。所述第一晶体管T1的一源极电连接至一第二栅极讯号输出端口G(N-2)。
于本揭示其中的一实施例中所述的栅极驱动电路100更包括一自举电容6，电连接于所述上拉控制单元1、所述上拉单元2、所述信号下传单元3及所述下拉维持单元5。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述下拉维持单元5包括一第三晶体管T3、一第四晶体管T4、一第五晶体管T5、一第六晶体管T6、一第七晶体管T7及一第八晶体管T8，其中，所述第三晶体管T3的一源极与所述第四晶体管T4的一源极及一栅极电连接至一高准位电压源LC，所述第三晶体管T3的一栅极电连接至所述第四晶体管T4的一漏极及所述第六晶体管T6的一源极，所述第三晶体管T3的一漏极电连接至所述第七晶体管T7的一栅极、所述第八晶体管T8的一栅极及所述第五晶体管T5的一源极，所述第七晶体管T7的一源极电连接至所述第一晶体管T1的所述漏极，所述第八晶体管T8的一源极电连接至所述栅极讯号输出端口G(N)，所述第五晶体管T5的一栅极及所述第六晶体管T6的一栅极电连接至所述第一晶体管T1的所述漏极，所述第五晶体管T5的一漏极、所述第六晶体管T6的一漏极、所述第七晶体管T7的一漏极及所述第八晶体管T8的一漏极均电连接至一低准位电压源VSS。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述上拉单元2包括一第九晶体管T9，所述第九晶体管T9的一栅极电连接至所述第一晶体管T1的所述漏极，所述第九晶体管T9的一源极电连接至一第一时钟信号源CK1，所述第九晶体管T9的一漏极电连接至所述栅极讯号输出端口G(N)。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述信号下传单元3包括一第十晶体管T10，所述第十晶体管T10的一源极电连接至所述第一时钟信号源CK1，所述第十晶体管T10的一栅极电连接至所述第一晶体管T1的所述漏极，所述第十晶体管T10的一漏极电连接至一时钟讯号输出端口ST(N)。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述第一下拉单元4包括一第十一晶体管T11及一第十二晶体管T12，所述第十一晶体管T11的一源极电连接至所述栅极讯号输出端口G(N)，所述第十二晶体管T12的一源极电连接至所述第一晶体管T1的所述漏极，所述第十一晶体管T11的一栅极及所述第十二晶体管T12的一栅极电连接至所述第二栅极讯号输出端口G(N+2)，所述第十一晶体管T11的一漏极及所述第十二晶体管T12的一漏极电连接至一低准位电压源VSS。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述第二下拉单元4’包括一第十三晶体管T13及一第十四晶体管T14，所述第十三晶体管T13的一源极电连接至所述栅极讯号输出端口G(N)，所述第十四晶体管T14的一源极电连接至所述第一晶体管T1的所述漏极，所述第十三晶体管T13的一栅极及所述第十四晶体管T14的一栅极电连接至所述第三栅极讯号输出端口G(N+3)，所述第十三晶体管T13的一漏极及所述第十四晶体管T14的一漏极电连接至一低准位电压源VSS。
由于本揭示的实施例的栅极驱动电路及阵列基板，所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。因此，若所述第一下拉单元出现异常时，所述第二下拉单元仍可关闭所述移位寄存器，拉下所述第一栅极讯号输出端口的电位，解决电位波形出现畸变使得像素充电异常等情况。
具体的，参照图3及5，假设因为制程公差或不均造成GOA电路级传出现异常，所述第二栅极讯号输出端口G(N+2)无法被充电至足够高电位，因此所述第十一晶体管T11及所述第十二晶体管T12无法有效开启，无法将所述栅极讯号输出端口G(N)下拉至低电位。但所述第三栅极讯号输出端口G(N+3)仍可以被充电至足够高电位，因此所述第十三晶体管T13及所述第十四晶体管T14可以有效开启将所述栅极讯号输出端口G(N)下拉至低电位，避免异常脉冲的产生。
参照图1到4，本揭示还提供一种阵列基板1000包括：一基板400、一画素阵列300、一栅极驱动电路100、及一时钟信号产生器200。所述画素阵列300、所述栅极驱动电路100、及所述时钟信号产生器200设置于所述基板400上。所述时钟信号产生器200用以提供时钟信号给所述栅极驱动电路100。所述栅极驱动电路100用以驱动所述画素阵列300。其中，所述栅极驱动电路100包括：复数个移位寄存器10。每一个所述移位寄存器10包括：一上拉控制单元1、一上拉单元2、一信号下传单元3、一第一下拉单元4、一第二下拉单元4’及一下拉维持单元5。所述上拉单元2电连接至一第一栅极讯号输出端口G(N)。所述第一下拉单元4电连接至一第二栅极讯号输出端口G(N+2)。所述第二下拉单元4’电连接至一第三栅极讯号输出端口G(N+3)。其中所述第三栅极讯号输出端口G(N+3)的讯号比所述第二栅极讯号输出端口G(N+2)的讯号延迟。
由于本揭示的实施例的栅极驱动电路及阵列基板，所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。因此，若所述第一下拉单元出现异常时，所述第二下拉单元仍可关闭所述移位寄存器，拉下所述第一栅极讯号输出端口的电位，解决电位波形出现畸变使得像素充电异常等情况。
具体的，参照图3及5，假设因为制程公差或不均造成GOA电路级传出现异常，所述第二栅极讯号输出端口G(N+2)无法被充电至足够高电位，因此所述第十一晶体管T11及所述第十二晶体管T12无法有效开启，无法将所述栅极讯号输出端口G(N)下拉至低电位。但所述第三栅极讯号输出端口G(N+3)仍可以被充电至足够高电位，因此所述第十三晶体管T13及所述第十四晶体管T14可以有效开启将所述栅极讯号输出端口G(N)下拉至低电位，避免异常脉冲的产生。
尽管已经相对于一个或多个实现方式示出并描述了本揭示，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本揭示包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
以上仅是本揭示的优选实施方式，应当指出，对于本领域普通技术人员，在不脱离本揭示原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本揭示的保护范围。

Claims (18)

  1. 一种栅极驱动电路，包括：复数个移位寄存器，其中，每一个所述移位寄存器包括: 一上拉控制单元、一上拉单元、一信号下传单元、一第一下拉单元、一第二下拉单元及一下拉维持单元，其中所述上拉单元电连接至一第一栅极讯号输出端口，所述第一下拉单元电连接至一第二栅极讯号输出端口，所述第二下拉单元电连接至一第三栅极讯号输出端口，其中所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。
  2. 如权利要求1所述的栅极驱动电路，其中，所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述第一下拉单元、所述第二下拉单元及所述下拉维持单元，所述第一下拉单元及所述第二下拉单元电连接至所述栅极讯号输出端口。
  3. 如权利要求2所述的栅极驱动电路，其中，所述上拉控制单元包括一第一晶体管，所述第一晶体管的一漏极电连接到所述上拉单元，所述第一晶体管的一栅极电连接至一第一信号源，所述第一晶体管的一源极电连接至一第二栅极讯号输出端口。
  4. 如权利要求3所述的栅极驱动电路，还包括一自举电容，电连接于所述上拉控制单元、所述上拉单元、所述信号下传单元及所述下拉维持单元。
  5. 如权利要求3所述的栅极驱动电路，其中，所述下拉维持单元包括一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管、一第七晶体管及一第八晶体管，其中，所述第三晶体管的一源极与所述第四晶体管的一源极及一栅极电连接至一高准位电压源，所述第三晶体管的一栅极电连接至所述第四晶体管的一漏极及所述第六晶体管的一源极，所述第三晶体管的一漏极电连接至所述第七晶体管的一栅极、所述第八晶体管的一栅极及所述第五晶体管的一源极，所述第七晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第八晶体管的一源极电连接至所述栅极讯号输出端口，所述第五晶体管的一栅极及所述第六晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第五晶体管的一漏极、所述第六晶体管的一漏极、所述第七晶体管的一漏极及所述第八晶体管的一漏极均电连接至一低准位电压源。
  6. 如权利要求3所述的栅极驱动电路，其中，所述上拉单元包括一第九晶体管，所述第九晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第九晶体管的一源极电连接至一第一时钟信号源，所述第九晶体管的一漏极电连接至所述栅极讯号输出端口。
  7. 如权利要求6所述的栅极驱动电路，其中，所述信号下传单元包括一第十晶体管，所述第十晶体管的一源极电连接至所述第一时钟信号源，所述第十晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第十晶体管的一漏极电连接至一时钟讯号输出端口。
  8. 如权利要求3所述的栅极驱动电路，其中，所述第一下拉单元包括一第十一晶体管及一第十二晶体管，所述第十一晶体管的一源极电连接至所述栅极讯号输出端口，所述第十二晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十一晶体管的一栅极及所述第十二晶体管的一栅极电连接至所述第二栅极讯号输出端口，所述第十一晶体管的一漏极及所述第十二晶体管的一漏极电连接至一低准位电压源。
  9. 如权利要求3所述的栅极驱动电路，其中，所述第二下拉单元包括一第十三晶体管及一第十四晶体管，所述第十三晶体管的一源极电连接至所述栅极讯号输出端口，所述第十四晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十三晶体管的一栅极及所述第十四晶体管的一栅极电连接至所述第三栅极讯号输出端口，所述第十三晶体管的一漏极及所述第十四晶体管的一漏极电连接至一低准位电压源。
  10. 一种阵列基板，包括：一基板、一画素阵列、一栅极驱动电路、及一时钟信号产生器，其中，所述画素阵列、所述栅极驱动电路、及所述时钟信号产生器设置于所述基板上，所述时钟信号产生器用以提供时钟信号给所述栅极驱动电路，所述栅极驱动电路用以驱动所述画素阵列，其中，所述栅极驱动电路包括：复数个移位寄存器，其中，每一个所述移位寄存器包括：一上拉控制单元、一上拉单元、一信号下传单元、一第一下拉单元、一第二下拉单元及一下拉维持单元，其中所述上拉单元电连接至一第一栅极讯号输出端口，所述第一下拉单元电连接至一第二栅极讯号输出端口，所述第二下拉单元电连接至一第三栅极讯号输出端口，其中所述第三栅极讯号输出端口的讯号比所述第二栅极讯号输出端口的讯号延迟。
  11. 如权利要求10所述的阵列基板，其中，所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述第一下拉单元、所述第二下拉单元及所述下拉维持单元，所述第一下拉单元及所述第二下拉单元电连接至所述栅极讯号输出端口。
  12. 如权利要求11所述的阵列基板，其中，所述上拉控制单元包括一第一晶体管，所述第一晶体管的一漏极电连接到所述上拉单元，所述第一晶体管的一栅极电连接至一第一信号源，所述第一晶体管的一源极电连接至一第二栅极讯号输出端口。
  13. 如权利要求12所述的阵列基板，还包括一自举电容，电连接于所述上拉控制单元、所述上拉单元、所述信号下传单元及所述下拉维持单元。
  14. 如权利要求12所述的阵列基板，其中，所述下拉维持单元包括一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管、一第七晶体管及一第八晶体管，其中，所述第三晶体管的一源极与所述第四晶体管的一源极及一栅极电连接至一高准位电压源，所述第三晶体管的一栅极电连接至所述第四晶体管的一漏极及所述第六晶体管的一源极，所述第三晶体管的一漏极电连接至所述第七晶体管的一栅极、所述第八晶体管的一栅极及所述第五晶体管的一源极，所述第七晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第八晶体管的一源极电连接至所述栅极讯号输出端口，所述第五晶体管的一栅极及所述第六晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第五晶体管的一漏极、所述第六晶体管的一漏极、所述第七晶体管的一漏极及所述第八晶体管的一漏极均电连接至一低准位电压源。
  15. 如权利要求12所述的阵列基板，其中，所述上拉单元包括一第九晶体管，所述第九晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第九晶体管的一源极电连接至一第一时钟信号源，所述第九晶体管的一漏极电连接至所述栅极讯号输出端口。
  16. 如权利要求15所述的阵列基板，其中，所述信号下传单元包括一第十晶体管，所述第十晶体管的一源极电连接至所述第一时钟信号源，所述第十晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第十晶体管的一漏极电连接至一时钟讯号输出端口。
  17. 如权利要求12所述的阵列基板，其中，所述第一下拉单元包括一第十一晶体管及一第十二晶体管，所述第十一晶体管的一源极电连接至所述栅极讯号输出端口，所述第十二晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十一晶体管的一栅极及所述第十二晶体管的一栅极电连接至所述第二栅极讯号输出端口，所述第十一晶体管的一漏极及所述第十二晶体管的一漏极电连接至一低准位电压源。
  18. 如权利要求12所述的阵列基板，其中，所述第二下拉单元包括一第十三晶体管及一第十四晶体管，所述第十三晶体管的一源极电连接至所述栅极讯号输出端口，所述第十四晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十三晶体管的一栅极及所述第十四晶体管的一栅极电连接至所述第三栅极讯号输出端口，所述第十三晶体管的一漏极及所述第十四晶体管的一漏极电连接至一低准位电压源。
PCT/CN2019/098478 2019-04-01 2019-07-31 栅极驱动电路及阵列基板 Ceased WO2020199437A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910256967.9 2019-04-01
CN201910256967.9A CN110047450A (zh) 2019-04-01 2019-04-01 栅极驱动电路及阵列基板

Publications (1)

Publication Number Publication Date
WO2020199437A1 true WO2020199437A1 (zh) 2020-10-08

Family

ID=67275757

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/098478 Ceased WO2020199437A1 (zh) 2019-04-01 2019-07-31 栅极驱动电路及阵列基板

Country Status (2)

Country Link
CN (1) CN110047450A (zh)
WO (1) WO2020199437A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047450A (zh) * 2019-04-01 2019-07-23 深圳市华星光电技术有限公司 栅极驱动电路及阵列基板
CN110599898A (zh) 2019-08-20 2019-12-20 深圳市华星光电技术有限公司 栅极驱动阵列型显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157259A (zh) * 2014-09-10 2014-11-19 深圳市华星光电技术有限公司 基于igzo制程的栅极驱动电路
CN106652936A (zh) * 2016-12-09 2017-05-10 深圳市华星光电技术有限公司 Goa电路及显示装置
KR20180057975A (ko) * 2016-11-23 2018-05-31 엘지디스플레이 주식회사 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법
CN110047450A (zh) * 2019-04-01 2019-07-23 深圳市华星光电技术有限公司 栅极驱动电路及阵列基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167191B (zh) * 2014-07-04 2016-08-17 深圳市华星光电技术有限公司 用于平板显示的互补型goa电路
CN106356015B (zh) * 2016-10-31 2020-05-12 合肥鑫晟光电科技有限公司 移位寄存器及驱动方法、显示装置
CN207020959U (zh) * 2017-10-20 2018-02-16 深圳市华星光电半导体显示技术有限公司 一种goa电路及液晶面板、显示装置
CN109036307B (zh) * 2018-07-27 2019-06-21 深圳市华星光电技术有限公司 包括goa电路的液晶面板及其驱动方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157259A (zh) * 2014-09-10 2014-11-19 深圳市华星光电技术有限公司 基于igzo制程的栅极驱动电路
KR20180057975A (ko) * 2016-11-23 2018-05-31 엘지디스플레이 주식회사 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법
CN106652936A (zh) * 2016-12-09 2017-05-10 深圳市华星光电技术有限公司 Goa电路及显示装置
CN110047450A (zh) * 2019-04-01 2019-07-23 深圳市华星光电技术有限公司 栅极驱动电路及阵列基板

Also Published As

Publication number Publication date
CN110047450A (zh) 2019-07-23

Similar Documents

Publication Publication Date Title
KR101818384B1 (ko) Goa회로구조
JP6240781B2 (ja) アレイ基板行駆動回路
US10417985B2 (en) Double-side gate driver on array circuit, liquid crystal display panel, and driving method
TWI425771B (zh) 移位暫存器電路
CN103744206B (zh) 一种阵列基板驱动电路、阵列基板及相应的液晶显示器
CN102831873B (zh) 液晶显示面板及其栅极驱动电路
CN106448590B (zh) 一种液晶显示面板的goa电路及显示装置
WO2022007147A1 (zh) Goa电路以及显示面板
CN102270509A (zh) 移位寄存器电路
CN101976581B (zh) 移位寄存器电路
CN103941439A (zh) 一种补偿馈通电压驱动电路及阵列基板
WO2021103164A1 (zh) 一种 goa 电路及液晶显示面板
WO2019006812A1 (zh) Goa电路及液晶显示装置
JP2022540369A (ja) アレイ基板行駆動回路ユニット及びその駆動回路並びに液晶表示パネル
WO2020215435A1 (zh) Goa电路及显示面板
WO2020077897A1 (zh) Goa 驱动电路及显示面板
CN111540319A (zh) 一种面板驱动电路、控制方法及面板
WO2019033492A1 (zh) Goa电路及液晶显示装置
CN103606359A (zh) 一种驱动电路及其移位寄存器
US20190049768A1 (en) Goa circuit and liquid crystal display device
WO2019010736A1 (zh) Goa电路及液晶显示装置
WO2017088229A1 (zh) 显示面板与阵列栅极驱动电路
WO2019033493A1 (zh) Goa电路及液晶显示装置
WO2021196283A1 (zh) Goa 电路及显示面板
WO2022241843A1 (zh) 驱动电路及显示面板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19923302

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19923302

Country of ref document: EP

Kind code of ref document: A1