WO2020166320A1 - 表示装置 - Google Patents

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WO2020166320A1
WO2020166320A1 PCT/JP2020/003032 JP2020003032W WO2020166320A1 WO 2020166320 A1 WO2020166320 A1 WO 2020166320A1 JP 2020003032 W JP2020003032 W JP 2020003032W WO 2020166320 A1 WO2020166320 A1 WO 2020166320A1
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WO
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light
insulating film
shielding portion
pixel
display device
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PCT/JP2020/003032
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French (fr)
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奥山　健太郎
善英 大植
裕紀 杉山
友行 多田
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株式会社ジャパンディスプレイ
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Publication date
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    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the embodiment of the present invention relates to a display device.
  • a display device using a polymer dispersed liquid crystal capable of switching between a scattering state in which incident light is scattered and a transmissive state in which incident light is transmitted has been proposed.
  • a display device in which a reflective layer formed of aluminum, silver, or the like covers the pixel switching circuit unit is disclosed.
  • the purpose of this embodiment is to provide a display device capable of suppressing the deterioration of display quality.
  • a first substrate having a first pixel and a second pixel; a second substrate; a liquid crystal layer located between the first substrate and the second substrate and containing a polymer and liquid crystal molecules;
  • the second pixel is adjacent to the first pixel and is located between the light emitting element and the first pixel, and the first substrate is a semiconductor arranged in the first pixel.
  • a switching element having a layer, a pixel electrode electrically connected to the switching element, and a first light-shielding portion arranged in the second pixel and adjacent to the semiconductor layer, wherein the first light-shielding portion is
  • a display device is provided which is located between the semiconductor layer and the light emitting element in a plan view and is located closer to the first pixel than the center of the second pixel.
  • the first substrate includes a first substrate, a second substrate, a liquid crystal layer that is located between the first substrate and the second substrate, and includes a polymer and liquid crystal molecules, and a light emitting element.
  • a switching element having a semiconductor layer, a pixel electrode electrically connected to the switching element, and a first light-shielding portion adjacent to the semiconductor layer, the first light-shielding portion being the planar view.
  • the first substrate is located between the semiconductor layer and the light emitting device, and the first substrate includes a transparent substrate, a first insulating film, and a second insulating film, which are sequentially stacked, and the semiconductor layer has a cross-sectional view.
  • the display device is located between the first insulating film and the second insulating film, and the first light-shielding portion is provided in a through hole penetrating the first insulating film and the second insulating film. Will be provided.
  • the present embodiment it is possible to provide a display device capable of suppressing deterioration in display quality.
  • FIG. 1 is a plan view showing a display device DSP of this embodiment.
  • FIG. 2 is a plan view showing a main part of the pixel PX on the first substrate SUB1 shown in FIG.
  • FIG. 3 is an enlarged plan view of the periphery of the semiconductor layer SC shown in FIG.
  • FIG. 4A is a cross-sectional view showing the display panel PNL taken along the line AB including the first to fourth light shielding portions LS1 to LS4 shown in FIG.
  • FIG. 4B is an enlarged cross-sectional view of the main part of the first substrate shown in FIG. 4A.
  • FIG. 5 is a cross-sectional view showing the display panel PNL along the line CD including the scanning line G2 and the connection portion DEA shown in FIG. FIG.
  • FIG. 6 is a cross-sectional view showing the display panel PNL taken along the line EF including the signal line S1 shown in FIG.
  • FIG. 7 is a cross-sectional view showing a configuration example of the display device DSP of this embodiment.
  • FIG. 8 is a diagram showing a simulation result.
  • FIG. 9 is a sectional view showing the display panel PNL in the second configuration example of the present embodiment.
  • FIG. 10 is a cross-sectional view showing the display panel PNL in the third configuration example of the present embodiment.
  • FIG. 11 is a sectional view showing the first substrate SUB1 in the fourth configuration example of the present embodiment.
  • FIG. 12 is a cross-sectional view showing the first substrate SUB1 in the fifth configuration example of this embodiment.
  • FIG. 13 is a plan view showing the first substrate SUB1 in the sixth configuration example of this embodiment.
  • FIG. 14 is a plan view showing the first substrate SUB1 in the seventh configuration example of the present embodiment.
  • FIG. 15 is a plan view showing the display device DSP of the eighth configuration example.
  • FIG. 16 is a plan view showing an example of the layout of the switching element SW2 and its peripheral portion in the second pixel PX2.
  • FIG. 17 is a plan view showing another example of the layout of the switching element SW2 and its peripheral portion in the second pixel PX2.
  • FIG. 18 is a plan view showing an example of the layout of the switching element SW3 and its peripheral portion in the third pixel PX3.
  • 19 is a cross-sectional view showing the first substrate SUB1 taken along the line GH shown in FIG.
  • FIG. 20 is a plan view showing the display device DSP of the ninth configuration example.
  • FIG. 1 is a plan view showing a display device DSP of this embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the directions parallel to the main surface of the substrate forming the display device DSP
  • the third direction Z corresponds to the thickness direction of the display device DSP.
  • the direction from the first substrate SUB1 to the second substrate SUB2 is referred to as "upper side” (or simply upper side), and the direction from the second substrate SUB2 to the first substrate SUB1 is "lower side" (or Simply below).
  • the second member When the “second member above the first member” and the “second member below the first member” are used, the second member may be in contact with the first member or may be separated from the first member. May be. Further, it is assumed that there is an observation position for observing the display device DSP on the tip side of the arrow indicating the third direction Z, and from this observation position, it is directed to the XY plane defined by the first direction X and the second direction Y. Seeing is called planar view.
  • the display device DSP includes a display panel PNL, a wiring board 1, an IC chip 2, and a light emitting element LD.
  • the display panel PNL includes a first substrate SUB1, a second substrate SUB2, a liquid crystal layer LC, and a seal SL.
  • the first substrate SUB1 and the second substrate SUB2 are formed in a flat plate shape parallel to the XY plane.
  • the first substrate SUB1 and the second substrate SUB2 overlap each other in plan view.
  • the first substrate SUB1 and the second substrate SUB2 are adhered by a seal SL.
  • the liquid crystal layer LC is held between the first substrate SUB1 and the second substrate SUB2 and is sealed by the seal SL.
  • the liquid crystal layer LC and the seal SL are indicated by different diagonal lines.
  • the liquid crystal layer LC includes polymer dispersed liquid crystal including a polymer 31 and liquid crystal molecules 32.
  • the polymer 31 is a liquid crystalline polymer.
  • the polymer 31 is formed in a streak shape extending along one direction.
  • the extending direction D1 of the polymer 31 is a direction along the first direction X.
  • the liquid crystal molecules 32 are dispersed in the gaps between the polymers 31 and are oriented so that their long axes are along the first direction X.
  • Each of the polymer 31 and the liquid crystal molecule 32 has optical anisotropy or refractive index anisotropy.
  • the response of the polymer 31 to the electric field is lower than the response of the liquid crystal molecules 32 to the electric field.
  • the orientation direction of the polymer 31 hardly changes regardless of the presence or absence of an electric field.
  • the alignment direction of the liquid crystal molecules 32 changes according to the electric field when a high voltage equal to or higher than the threshold is applied to the liquid crystal layer LC.
  • a high voltage equal to or higher than the threshold is applied to the liquid crystal layer LC.
  • the optical axes of the polymer 31 and the liquid crystal molecules 32 are parallel to each other, and the light incident on the liquid crystal layer LC is hardly scattered in the liquid crystal layer LC.
  • Transparent transparent state.
  • the optical axes of the polymer 31 and the liquid crystal molecules 32 intersect each other, and the light incident on the liquid crystal layer LC is scattered in the liquid crystal layer LC (scattering state).
  • the display panel PNL includes a display unit DA that displays an image and a frame-shaped non-display unit NDA that surrounds the display unit DA.
  • the seal SL is located in the non-display portion NDA.
  • the display unit DA includes pixels PX arranged in a matrix in the first direction X and the second direction Y.
  • each pixel PX includes a switching element SW, a pixel electrode PE, a common electrode CE, a liquid crystal layer LC, and the like.
  • the switching element SW is composed of, for example, a thin film transistor (TFT), and is electrically connected to the scanning line G and the signal line S.
  • the scanning line G is electrically connected to the switching element SW in each of the pixels PX arranged in the first direction X.
  • the signal line S is electrically connected to the switching element SW in each of the pixels PX arranged in the second direction Y.
  • the pixel electrode PE is electrically connected to the switching element SW.
  • Each of the pixel electrodes PE faces the common electrode CE in the third direction Z, and drives the liquid crystal layer LC (particularly, the liquid crystal molecules 32) by the electric field generated between the pixel electrode PE and the common electrode CE.
  • the capacitor CS is formed, for example, between the electrode having the same potential as the common electrode CE and the electrode having the same potential as the pixel electrode PE.
  • the wiring board 1 is electrically connected to the extending portion Ex of the first board SUB1.
  • the wiring board 1 is a foldable flexible printed circuit board.
  • the IC chip 2 is electrically connected to the wiring board 1.
  • the IC chip 2 incorporates, for example, a display driver that outputs a signal necessary for displaying an image.
  • the IC chip 2 may be electrically connected to the extension part Ex.
  • the wiring board 1 and the IC chip 2 may read a signal from the display panel PNL in some cases, but mainly function as a signal source that supplies a signal to the display panel PNL.
  • the light emitting element LD is superimposed on the extension Ex.
  • the plurality of light emitting elements LD are arranged at intervals along the first direction X. These light emitting elements LD are arranged along the end portion E21 of the second substrate SUB2 and emit light toward the end portion E21.
  • FIG. 2 is a plan view showing a main part of the pixel PX on the first substrate SUB1 shown in FIG.
  • the first substrate SUB1 includes a first pixel PX1 and a second pixel PX2 as the pixels PX.
  • the second pixel PX2 is adjacent to the first pixel PX1 in the second direction Y and is located between the light emitting element LD and the first pixel PX1.
  • the first substrate SUB1 includes the scanning lines G1 and G2, the semiconductor layer SC, the signal lines S1 and S2, the organic insulating film O, the metal wiring M, the first light shielding portion LS1, and the second light shielding portion LS2.
  • the pixel electrodes PE1 and PE2 are provided.
  • the organic insulating film O is shown by a one-dot chain line, and the pixel electrodes PE1 and PE2 are shown by two-dot chain lines.
  • the pixel electrode PE1 is arranged in the first pixel PX1, and the pixel electrode PE2 is arranged in the second pixel PX2.
  • the scanning lines G1 and G2 extend along the first direction X, and the signal lines S1 and S2 extend along the second direction Y.
  • the pixel electrode PE1 arranged in the pixel PX is surrounded by two signal lines S1 and S2 arranged in the first direction X and two scanning lines G1 and G2 arranged in the second direction Y.
  • the semiconductor layer SC of the switching element SW arranged in the first pixel PX1 is arranged near the intersection of the scanning line G2 and the signal line S1.
  • the semiconductor layer SC extends in the first direction X.
  • the semiconductor layer SC has a first end E1 adjacent to the signal line S1 and a second end E2 opposite to the first end E1.
  • the semiconductor layer SC has a width W1.
  • the width W1 corresponds to the distance from the first end E1 to the second end E2 in the first direction X (or the direction orthogonal to the arrangement direction of the first pixels and the second pixels (second direction Y)). .
  • the semiconductor layer is formed of, for example, amorphous silicon, but may be formed of polycrystalline silicon or an oxide semiconductor.
  • the organic insulating film O is patterned and is formed in a lattice shape in plan view.
  • the organic insulating film O overlaps with the scanning lines G1 and G2, the semiconductor layer SC, and the signal lines S1 and S2, respectively. That is, the organic insulating film O includes the first portion OX and the second portion OY.
  • the first part OX overlaps the scanning lines G1 and G2.
  • the second portion OY is superposed on the signal lines S1 and S2.
  • the first portion OX has a side surface E11 close to the light emitting element LD and a side surface E12 opposite to the side surface E11.
  • the side surface E11 and the side surface E12 extend along the extending direction D1 (or the first direction X) of the polymer 31.
  • the metal wiring M is arranged on the organic insulating film O, and is formed in a grid shape in a plan view.
  • the metal wiring M overlaps with the scanning lines G1 and G2, the semiconductor layer SC, and the signal lines S1 and S2, respectively. That is, the metal wiring M includes the first wiring portion MX and the second wiring portion MY.
  • the first wiring portion MX overlaps the scanning lines G1 and G2 and the first portion OX.
  • the second wiring portion MY overlaps the signal lines S1 and S2 and the second portion OY.
  • the first light shielding unit LS1 is located between the semiconductor layer SC and the light emitting element LD along the second direction Y and is adjacent to the semiconductor layer SC.
  • the first light-shielding portion LS1 is separated from the signal lines S1 and S2, the metal wiring M, and the organic insulating film O in a plan view, and is formed in an island shape.
  • the first light shield LS1 is arranged in the second pixel PX2 and overlaps the pixel electrode PE2 in plan view.
  • the first light shielding portion LS1 is located closer to the first pixel PX1 (or the pixel electrode PE1) than the center O of the second pixel PX2 (or the center O of the pixel electrode PE2) in the second direction Y. ..
  • the first light shield LS1 is located between the center O of the second pixel PX2 and the semiconductor layer SC of the first pixel PX1 on the side close to the semiconductor layer SC.
  • the first light shield LS1 extends along the first direction X.
  • the first light shield LS1 has a third end E3 adjacent to the signal line S1 and a fourth end E4 opposite to the third end E3.
  • the first light shield LS1 has a width W2.
  • the width W2 corresponds to the distance from the third end E3 to the fourth end E4 in the first direction X (or the direction orthogonal to the arrangement direction of the first pixels and the second pixels (second direction Y)). ..
  • the width W2 is larger than the width W1 of the semiconductor layer SC.
  • the semiconductor layer SC is provided such that the first end E1 and the second end E2 thereof are located between the third end E3 and the fourth end E4 in the first direction X.
  • the first light shield LS1 is arranged in the same layer as the metal wiring M.
  • the first member and the second member arranged in “the same layer” refer to those formed by the same material and the same process.
  • the second light shielding portion LS2 is located between the semiconductor layer SC and the first light shielding portion LS1 along the second direction Y and overlaps the side surface E11 of the first portion OX.
  • the second light shielding portion LS2 is formed integrally with the first wiring portion MX of the metal wiring M.
  • the first wiring part MX has a part thereof extending to the side separated from the semiconductor layer SC (or to the light emitting element LD) and forming the second light shielding part LS2 overlapping the side face E11. There is.
  • the spacer SP is provided at a position overlapping the semiconductor layer SC.
  • the spacer SP forms a predetermined cell gap between the first substrate SUB1 and the second substrate SUB2 shown in FIG.
  • the pixel electrodes PE1 and PE2 are arranged in the second direction Y. In the vicinity of the scanning line G2 in the example shown in FIG. 2, the pixel electrode PE1 overlaps the semiconductor layer SC, and the pixel electrode PE2 overlaps the first light shielding unit LS1.
  • FIG. 3 is an enlarged plan view of the periphery of the semiconductor layer SC shown in FIG.
  • the third light shield LS3 and the gate electrode GE of the switching element SW are formed integrally with the scanning line G2.
  • the semiconductor layer SC overlaps with the gate electrode GE.
  • the third light shield LS3 extends toward the first light shield LS1 on the side opposite to the gate electrode GE.
  • the first light-shielding portion LS1 and the second light-shielding portion LS2 each overlap the third light-shielding portion LS3.
  • the third light blocking portion LS3 is continuously formed between the first light blocking portion LS1 and the second light blocking portion LS2 without interruption.
  • the fourth light blocking portion LS4 overlaps the first to third light blocking portions LS1 to LS3.
  • the cross-sectional structures of the first to fourth light shielding portions LS1 to LS4 will be described in detail later.
  • Each of the light shielding layers GS1 and GS2 extends in the second direction Y.
  • the scanning line G2 is located between the light shielding layers GS1 and GS2 and is separated from the light shielding layers GS1 and GS2.
  • the light shielding layers GS1 and GS2 are each formed in an island shape.
  • the signal line S1 intersects the scanning line G2 and overlaps the light shielding layers GS1 and GS2.
  • the source electrode SE of the switching element SW and the connection portion SJ are formed integrally with the signal line S1.
  • the connection portion SJ connects the source electrode SE and the signal line S1 and overlaps the light shielding layer GS1.
  • the source electrode SE is branched into two from the connection position with the connection portion SJ, extends in the first direction X, and overlaps with the semiconductor layer SC.
  • the drain electrode DE of the switching element SW is located between the two source electrodes SE and overlaps the semiconductor layer SC.
  • the drain electrode DE has a connection part DEA electrically connected to the pixel electrode PE1 shown in FIG.
  • the connection portion DEA overlaps the light shielding layer GI.
  • the metal wiring M overlaps with the source electrode SE and also overlaps with the drain electrode DE excluding the connection portion DEA.
  • FIG. 4A is a cross-sectional view showing the display panel PNL taken along the line AB including the first to fourth light shielding portions LS1 to LS4 shown in FIG.
  • the first substrate SUB1 further includes a transparent substrate 10, insulating films 11 to 13, a capacitor electrode C, and an alignment film AL1.
  • the insulating film 11 corresponds to the first insulating film located on the transparent substrate 10
  • the insulating film 12 corresponds to the second insulating film located on the insulating film 11
  • the organic insulating film O is It corresponds to the third insulating film located on the insulating film 12.
  • the gate electrode GE integrated with the scanning line G2 and the third light shielding portion LS3 are located between the transparent substrate 10 and the insulating film 11.
  • the gate electrode GE and the third light shielding portion LS3 are in contact with the transparent substrate 10, but other insulation is provided between the gate electrode GE and the third light shielding portion LS3 and the transparent substrate 10.
  • a membrane may be interposed.
  • the semiconductor layer SC is located directly above the gate electrode GE and between the insulating film 11 and the insulating film 12.
  • the lower surface SCA of the semiconductor layer SC is in contact with the insulating film 11.
  • the two source electrodes SE integrated with the signal line S1 are in contact with the upper surface SCB of the semiconductor layer SC, and some of them are located on the insulating film 11.
  • the drain electrode DE is in contact with the upper surface SCB of the semiconductor layer SC.
  • the insulating film 12 covers the source electrode SE and the drain electrode DE and is in contact with the upper surface SCB of the semiconductor layer SC.
  • the fourth light shielding portion LS4 is provided in a through hole CH1 penetrating the insulating film 11 to the third light shielding portion LS3, and is in contact with the third light shielding portion LS3.
  • the fourth light shielding portion LS4 is separated from all of the signal line S1, the source electrode SE, and the drain electrode DE.
  • the first light shield LS1 is provided in a through hole CH2 that penetrates the insulating film 12 to the fourth light shield LS4 and is in contact with the fourth light shield LS4.
  • the through hole CH2 is provided so as to overlap the through hole CH1. Therefore, the first light shielding portion LS1 is provided so as to overlap the through holes CH1 and CH2.
  • the third light shielding part LS3, the fourth light shielding part LS4, and the first light shielding part LS1 overlap in this order along the third direction Z. That is, the first light blocking portion LS1 is electrically connected to the third light blocking portion LS3 integrated with the scanning line G2 via the fourth light blocking portion LS4. Therefore, the potential of the first light shielding unit LS1 is the same as that of the scanning line G2.
  • the fourth light shielding unit LS4 is arranged in the same layer as the signal line S1, the source electrode SE, and the drain electrode DE.
  • the first part OX of the organic insulating film O is superposed on the switching element SW.
  • the side surface E11 of the first portion OX is located between the through hole CH1 and the semiconductor layer SC along the second direction Y.
  • the first wiring portion MX of the metal wiring M is superposed on the first portion OX.
  • the second light shielding portion LS2 covers the side surface E11 and is in contact with the insulating film 12.
  • the capacitance electrode C directly covers the first wiring portion MX and is electrically connected to the first wiring portion MX. Further, the capacitance electrode C directly covers the second light shielding portion LS2 and is electrically connected to the second light shielding portion LS2. Therefore, the potential of the second light shielding unit LS2 is the same as that of the capacitance electrode. Further, the capacitance electrode C covers the side surface E12 of the first portion OX. Further, the capacitor electrode C is in contact with the insulating film 12 in a region that does not overlap the organic insulating film O.
  • the first light shield LS1 is provided in the opening CB of the capacitor electrode C. Therefore, the first light shield LS1 is electrically insulated from the capacitance electrode C. In addition, the first light shielding portion LS1 and the second light shielding portion LS2 are electrically insulated from each other.
  • the insulating film 13 covers the capacitor electrode C and the first light shielding portion LS1.
  • the insulating film 13 is in contact with the insulating film 12 between the capacitance electrode C and the first light shield LS1 in the opening CB.
  • the pixel electrodes PE1 and PE2 are located on the insulating film 13.
  • the pixel electrodes PE1 and PE2 face the capacitance electrode C via the insulating film 13 in the third direction Z, and form a storage capacitance required for pixel display in the pixel PX.
  • the alignment film AL1 covers the insulating film 13 and the pixel electrodes PE1 and PE2.
  • the alignment film AL1 is in contact with the insulating film 13 between the pixel electrode PE1 and the pixel electrode PE2.
  • the second substrate SUB2 includes a transparent substrate 20, a light shielding layer BM, a common electrode CE, and an alignment film AL2.
  • the light shielding layer BM is located immediately above each of the scanning line G2, the switching element SW, the first light shielding portion LS1 and the second light shielding portion LS2.
  • the common electrode CE is located between the light shielding layer BM and the alignment film AL2.
  • the potential of the common electrode CE is the same as that of the capacitance electrode C.
  • the liquid crystal layer LC is located between the first substrate SUB1 and the second substrate SUB2 and is in contact with each of the alignment films AL1 and AL2.
  • the transparent substrates 10 and 20 are insulating substrates such as glass substrates and plastic substrates.
  • the insulating films 11 to 13 are formed of a transparent inorganic insulating material such as silicon nitride or silicon oxide.
  • the organic insulating film O is formed of a transparent organic insulating material such as acrylic resin.
  • the scanning line G, the signal line S, and the metal wiring M are formed of an opaque metal material such as molybdenum, aluminum, tungsten, titanium, or silver.
  • the first light shielding portion LS1 and the second light shielding portion LS2 are formed of the same material as the metal wiring M.
  • the third light blocking portion LS3 is made of the same material as the scanning line G.
  • the fourth light blocking portion LS4 is made of the same material as the signal line S.
  • the capacitor electrode C, the pixel electrode PE, and the common electrode CE are transparent electrodes made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the light shielding layer BM may be an insulating layer or a conductive layer having a resistance lower than that of the common electrode CE.
  • the common electrode CE is electrically connected to the light-shielding layer BM, so that the common electrode CE has a low resistance.
  • the alignment films AL1 and AL2 are horizontal alignment films having an alignment regulating force substantially parallel to the XY plane. In one example, the alignment films AL1 and AL2 are alignment-processed along the first direction X.
  • the alignment treatment may be a rubbing treatment or a photo-alignment treatment.
  • the light emitting element LD faces the side surface 20C of the transparent substrate 20 in the second direction Y.
  • the side surface 20C corresponds to the end portion E21 of the second substrate SUB2 shown in FIG.
  • the light emitting element LD is electrically connected to the wiring board F.
  • the light emitting element LD is, for example, a light emitting diode, and includes a red light emitting portion, a green light emitting portion, and a blue light emitting portion, which are not described in detail.
  • a transparent light guide may be arranged between the light emitting element LD and the side surface 20C.
  • the light emitting element LD emits the light L1 toward the side surface 20C.
  • the light L1 emitted from the light emitting element LD travels along the direction of the arrow indicating the second direction Y and enters the transparent substrate 20 from the side surface 20C.
  • the light L1 incident on the transparent substrate 20 travels inside the display panel PNL while being repeatedly reflected.
  • the light L1 incident on the liquid crystal layer LC to which no voltage is applied passes through the liquid crystal layer LC with almost no scattering. Further, the light L1 incident on the liquid crystal layer LC to which a voltage is applied is scattered by the liquid crystal layer LC.
  • the display device DSP can be observed not only from the first substrate SUB1 side but also from the second substrate SUB2 side. Further, the display device DSP can observe the background of the display device DSP via the display device DSP regardless of whether the display device DSP is observed from the first substrate SUB1 side or the second substrate SUB2 side. Is.
  • the light L2 traveling toward the switching element SW will be examined.
  • the semiconductor layer SC When light L2 that travels inside the display panel PNL and goes toward the switching element SW enters the semiconductor layer SC, carriers are generated by photoexcitation in the semiconductor layer SC, and the leak current in the switching element SW increases.
  • the leak current increases, the potential held in the pixel PX changes significantly, which may cause deterioration in display quality.
  • the light L21 propagating through the transparent substrate 10 is shielded by the third light shield LS3, the scanning line G2, and the gate electrode GE.
  • the light L22 propagating through the insulating film 11 is shielded by the third light shielding unit LS3 and the fourth light shielding unit LS4.
  • the light L23 propagating through the insulating film 12 is shielded by the first light shielding portion LS1 and the fourth light shielding portion LS4.
  • the light L24 traveling toward the first portion OX of the organic insulating film O is shielded by the second light shielding portion LS2.
  • the semiconductor layer SC is provided so as to be located between the third end portion E3 and the fourth end portion E4 of the first light shielding portion LS1, it is arranged along the second direction Y. Not only the light L25 that travels straight ahead, but also the lights L26 and L27 that travel in a direction inclined with respect to the second direction Y in plan view are blocked. Accordingly, it is possible to suppress the generation of the leak current in the semiconductor layer SC, and it is possible to suppress the deterioration of the display quality such as the deterioration of the brightness due to the change of the potential of the pixel PX.
  • first to fourth light shielding portions LS1 to LS4 can be formed of a material having a higher reflectance than the light shielding layer formed of black resin. According to the first to fourth light shielding portions LS1 to LS4 formed of such a material having high reflectance, it is possible to suppress absorption of light traveling through the display panel, and use efficiency of light from the light emitting element LD. Can be suppressed.
  • the light shielding layer BM of the second substrate SUB2 shields the scattered light. Therefore, deterioration of display quality can be suppressed.
  • FIG. 5 is a cross-sectional view showing the display panel PNL along the line CD including the scanning line G2 and the connection portion DEA shown in FIG.
  • the light shielding layer GI is arranged in the same layer as the scanning line G2, is located on the transparent substrate 10, and is formed of the same material as the scanning line G2.
  • the scanning line G2 and the light shielding layer GI are covered with the insulating film 11.
  • the connection portion DEA is located on the insulating film 11 immediately above the light shielding layer GI and is covered with the insulating film 12.
  • the first portion OX of the organic insulating film O is located on the insulating film 12 immediately above the scanning line G2.
  • the first wiring portion MX of the metal wiring M is located on the first portion OX immediately above the scanning line G2.
  • the capacitance electrode C covers the side surfaces E11 and E12 of the first portion OX.
  • the pixel electrode PE1 is provided in the through hole CH3 penetrating the insulating films 12 and 13 and the opening CA of the capacitor electrode C, and is in contact with the connection portion DEA.
  • the light shielding layer BM is located directly above each of the first portion OX and the connection portion DEA.
  • FIG. 6 is a cross-sectional view showing the display panel PNL taken along the line EF including the signal line S1 shown in FIG.
  • the light shielding layer GS1 is located on the transparent substrate 10 and covered with the insulating film 11.
  • the signal line S1 is located on the insulating film 11 directly above the light shielding layer GS1 and covered with the insulating film 12.
  • the second portion OY of the organic insulating film O is located on the insulating film 12 immediately above the signal line S1.
  • the second wiring portion MY of the metal wiring M is located immediately above the signal line S1 and above the second portion OY.
  • the capacitance electrode C is in contact with the second wiring portion MY and covers the side surfaces E13 and E14 of the second portion OY.
  • the light shielding layer BM is located immediately above the second portion OY.
  • FIG. 8 is a diagram showing a simulation result. 8A shows a simulation result in the configuration of the comparative example, and FIG. 8B shows a simulation result in the configuration of the present embodiment.
  • the display panel of the comparative example does not include the first to fourth light shielding parts shown in FIG. 4A.
  • the display panel of the present embodiment includes the first to fourth light shielding parts shown in FIG. 4A.
  • the luminance reduction rate was 1.34% in the comparative example, whereas the luminance reduction rate was 0.69% in the present embodiment.
  • the luminance reduction rate was 10.7% in the comparative example, whereas the luminance reduction rate was 3.8% in the present embodiment.
  • FIG. 9 is a sectional view showing the display panel PNL in the second configuration example of the present embodiment.
  • the second configuration example shown in FIG. 9 is different from the first configuration example shown in FIG. 4A in that the first light shielding portion LS1 and the second light shielding portion LS2 are integrally formed, and the third light shielding portion LS3 is formed. The difference is that they are separated from the scanning line G2.
  • the first light shielding portion LS1 and the second light shielding portion LS2 are formed integrally with the metal wiring M.
  • the first to fourth light shielding portions LS1 to LS4 are electrically connected to the metal wiring M and the capacitance electrode C.
  • the potentials of the first to fourth light-shielding portions LS1 to LS4 are equal to each other and the same potential as the metal wiring M and the capacitance electrode C. Also in such a second configuration example, the same effect as that of the above first configuration example can be obtained. Further, the light L28 traveling from the liquid crystal layer LC to the insulating film 12 can be blocked between the first light blocking section LS1 and the second light blocking section LS2.
  • FIG. 10 is a cross-sectional view showing the display panel PNL in the third configuration example of the present embodiment.
  • the third configuration example shown in FIG. 10 is different from the first configuration example shown in FIG. 4A in that the first light shielding portion LS1 and the second light shielding portion LS2 are integrally formed, and the second light shielding portion LS2 is formed. The difference is that they are separated from the metal wiring M.
  • the capacitance electrode C is in contact with the second light shield LS2 and the metal wiring M.
  • the first to fourth light shielding units LS1 to LS4 are electrically connected to the scanning line G2. Therefore, the potentials of the first to fourth light shielding units LS1 to LS4 are equal to each other, and are the same as that of the scanning line G2. Also in such a third configuration example, the same effect as that of the second configuration example can be obtained.
  • FIG. 11 is a sectional view showing the first substrate SUB1 in the fourth configuration example of the present embodiment.
  • the fourth configuration example shown in FIG. 11 is different from the first configuration example shown in FIG. 4A in that the fourth light shielding unit LS4 is omitted.
  • the first light shield LS1 is provided in a through hole CH12 that penetrates the insulating films 11 and 12 to the third light shield LS3, and is in contact with the third light shield LS3.
  • the light L21 propagating through the transparent substrate 10, the light L22 propagating through the insulating film 11, and the light L23 propagating through the insulating film 12 are the first light shielding portion LS1 and the third light shielding portion.
  • FIG. 12 is a cross-sectional view showing the first substrate SUB1 in the fifth configuration example of this embodiment.
  • the fifth configuration example shown in FIG. 12 is different from the first configuration example shown in FIG. 4A in that the third light shielding unit LS3 and the fourth light shielding unit LS4 are omitted.
  • the first light shield LS1 is provided in a through hole CH12 that penetrates the insulating films 11 and 12 to the transparent substrate 10. Also in such a fifth configuration example, the light L21 propagating through the transparent substrate 10, the light L22 propagating through the insulating film 11, and the light L23 propagating through the insulating film 12 are shielded by the first light shielding portion LS1. Therefore, the same effect as that of the first configuration example can be obtained.
  • the fifth configuration example in which the third light shielding unit LS3 and the fourth light shielding unit LS4 are omitted can be applied to each of the second configuration example illustrated in FIG. 9 and the third configuration example illustrated in FIG. 10. is there.
  • FIG. 13 is a plan view showing the first substrate SUB1 in the sixth configuration example of this embodiment.
  • the sixth configuration example shown in FIG. 13 is different from the first configuration example shown in FIG. 3 in that the semiconductor layer SC extends in the second direction Y.
  • the scanning line G2, the signal line S2, the switching element SW, and the first light shielding unit LS1 are illustrated, and other configurations are omitted.
  • the first light shield LS1 is separated from the signal line S1, the source electrode SE, and the drain electrode DE.
  • the width W2 of the first light shield LS1 is larger than the width W1 of the semiconductor layer SC.
  • the semiconductor layer SC is provided so that the first end E1 and the second end E2 thereof are located between the third end E3 and the fourth end E4 in the first direction X.
  • the signal line S1 is bent so as to be separated from the third end E3 of the first light shielding unit LS1.
  • At least one of the third light-shielding portion LS3 and the fourth light-shielding portion LS4 may be arranged in the portion that overlaps the first light-shielding portion LS1, as in the above configuration example.
  • the second light shield LS2 may be disposed between the first light shield LS1 and the semiconductor layer SC. Also in such a sixth configuration example, the lights L21 to L27 can be shielded similarly to the above-described configuration examples.
  • FIG. 14 is a plan view showing the first substrate SUB1 in the seventh configuration example of the present embodiment.
  • the seventh configuration example shown in FIG. 14 is different from the first configuration example shown in FIG. 2 in that the capacitor electrode C includes an electrode portion EL and an opening OP. That is, the electrode portion EL is overlapped with the peripheral edge portion of the pixel electrode PE1 as indicated by the diagonal lines. Further, the opening OP is overlapped with the central portion of the pixel electrode PE1. That is, the capacitance electrode C is formed in a grid shape in a plan view.
  • the first light shield LS1 is located in the opening OP.
  • the capacitor electrode C overlaps the metal wiring M and is electrically connected to the metal wiring M. Also in such a seventh configuration example, the same effect as that of the first configuration example can be obtained.
  • the installation area (or volume) of the capacitance electrode C is smaller than that when the capacitance electrode C does not have the opening OP. Therefore, it is possible to suppress the absorption of the light propagating through the first substrate SUB1 in the capacitive electrode C.
  • an optimum capacitance can be formed between the pixel electrode PE1 and the capacitance electrode C. For example, in response to the demand for reducing the scale of the switching element SW, the area of the electrode portion EL that overlaps with the pixel electrode PE1 is reduced, whereby an optimum capacitance can be formed.
  • FIG. 15 is a plan view showing the display device DSP of the eighth configuration example.
  • the display device DSP includes a display panel PNL, a first light source unit LU1, and a second light source unit LU2.
  • the display unit DA is provided between the first light source unit LU1 and the second light source unit LU2.
  • the display part DA is formed in a rectangular shape extending in the first direction X.
  • the display unit DA includes a first area DA1, a second area DA2, and a third area DA3.
  • the first area DA1 is an area located near the end E21 of the second substrate SUB2 and includes the first pixel PX1.
  • the second area DA2 is an area located near the end E22 of the second substrate SUB2 and includes the second pixel PX2.
  • the third area DA3 is an area located between the first area DA1 and the second area DA2, and includes the third pixel PX3.
  • the first light source unit LU1 includes a plurality of light emitting elements LD1 arranged in the first direction X. These light emitting elements LD1 are arranged along the end portion E21 and emit light toward the end portion E21.
  • the second light source unit LU2 includes a plurality of light emitting elements LD2 arranged in the first direction X. These light emitting elements LD2 are arranged along the end E22 and emit light toward the end E22. That is, each of the light emitting elements LD1 and LD2 is provided along the long side of the display unit DA.
  • the switching element SW in the first pixel PX1 includes the semiconductor layer SC shown in FIG.
  • the first light shielding unit LS1, the second light shielding unit LS2, the third light shielding unit LS3, and the fourth light shielding unit LS4 illustrated in FIG. 3 are provided between the light emitting element LD1 and the semiconductor layer SC of the first pixel PX1. There is.
  • Each switching element in the second pixel PX2 and the third pixel PX3 will be described below.
  • FIG. 16 is a plan view showing an example of the layout of the switching element SW2 in the second pixel PX2 and its peripheral portion.
  • the layout shown in FIG. 16 corresponds to the layout shown in FIG. 3 inverted upside down.
  • FIG. 17 is a plan view showing another example of the layout of the switching element SW2 in the second pixel PX2 and its peripheral portion.
  • FIG. 17 when the tip of the arrow indicating the second direction Y is up, the opposite is down, the tip of the arrow indicating the first direction X is right, and the opposite is left, the layout shown in FIG. This corresponds to the layout shown in FIG. 3 inverted vertically and horizontally.
  • a cross section of the display panel PNL taken along the line AB shown in FIGS. 16 and 17 is as shown in FIG. 4, and a cross section of the display panel PNL taken at the line CD is shown in FIG.
  • a cross section of the display panel PNL taken along the line EF is as shown in FIG.
  • the first light blocking portion LS1, the second light blocking portion LS2, the third light blocking portion LS3, and the fourth light blocking portion LS4 are provided between the light emitting element LD2 and the semiconductor layer SC of the switching element SW2.
  • the light traveling from the light emitting element LD2 to the switching element SW2 is blocked by the first light blocking section LS1, the second light blocking section LS2, the third light blocking section LS3, and the fourth light blocking section LS4. Therefore, also in the switching element SW2, it is possible to suppress the generation of the leak current in the semiconductor layer SC, and it is possible to suppress the deterioration of the display quality such as the deterioration of the brightness due to the change in the potential of the second pixel PX2.
  • FIG. 18 is a plan view showing an example of the layout of the switching element SW3 in the third pixel PX3 and its peripheral portion.
  • the switching element SW3 shown in FIG. 18 is different from the switching element SW in the first pixel PX1 shown in FIG. 3 in that the first light blocking section LS1, the second light blocking section LS2, the third light blocking section LS3, and the fourth light blocking section. The difference is that the LS4 is not provided.
  • the cross section of the display panel PNL taken along the line CD shown in FIG. 18 is as shown in FIG. 5, and the cross section of the display panel PNL taken along the line EF is as shown in FIG.
  • FIG. 19 is a cross-sectional view showing the first substrate SUB1 taken along the line GH shown in FIG. Compared to the first substrate SUB1 shown in FIG. 4B, the first substrate SUB1 shown in FIG. 19 has both a through hole CH1 penetrating the insulating film 11 and a through hole CH2 penetrating the insulating film 12. The difference is that there is no point.
  • the aperture area (area contributing to display) per pixel can be increased.
  • FIG. 20 is a plan view showing the display device DSP of the ninth configuration example.
  • the display device DSP of the ninth configuration example shown in FIG. 20 is different from the display device DSP of the eighth configuration example shown in FIG. 15 in that the display section DA does not include the third display section. That is, the display unit DA includes the first area DA1 located near the end E21 and the second area DA2 located near the end E22, and the first area DA1 and the second area DA2 are the second areas. Adjacent to the direction Y.
  • the switching element SW in the first pixel PX1 in the first area DA1 is as shown in FIG.
  • the first light shielding unit LS1, the second light shielding unit LS2, the third light shielding unit LS3, and the fourth light shielding unit LS4 illustrated in FIG. 3 are provided between the light emitting element LD1 and the semiconductor layer SC of the first pixel PX1.
  • the switching element SW2 in the second pixel PX2 in the second area DA2 is as shown in FIG. 16 or FIG.
  • the first light blocking portion LS1, the second light blocking portion LS2, the third light blocking portion LS3, and the fourth light blocking portion LS4 are provided between the light emitting element LD2 and the semiconductor layer SC of the switching element SW2.
  • the ninth configuration example as well, similar to the eighth configuration example, in the switching element SW of the first pixel PX1 and the switching element SW2 of the second pixel PX2, generation of leak current in the semiconductor layer SC is suppressed. be able to.
  • DSP Display device PNL... Display panel LD... Light emitting element SUB1... First substrate SUB2... Second substrate LC... Liquid crystal layer LS1... First light-shielding portion LS2... Second light-shielding portion LS3... Third light-shielding portion LS4... Fourth light-shielding portion G... Scan line S... Signal line SW... Switching element SC... Semiconductor layer PE... Pixel electrode

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Abstract

本実施形態の目的は、表示品位の低下を抑制することができる表示装置を提供することにある。　本実施形態の表示装置は、第１画素及び第２画素を備えた第１基板と、第２基板と、前記第１基板と前記第２基板との間に位置し、ポリマーと、液晶分子とを含む液晶層と、発光素子と、を備え、前記第２画素は、前記第１画素に隣接するとともに、前記発光素子と前記第１画素との間に位置し、前記第１基板は、前記第１画素に配置された半導体層を備えたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記第２画素に配置され前記半導体層に隣接する第１遮光部と、を備え、前記第１遮光部は、平面視で前記半導体層と前記発光素子との間に位置し、前記第２画素の中心よりも前記第１画素に近接する側に位置している。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　近年、入射光を散乱する散乱状態と入射光を透過する透過状態とを切り替え可能な高分子分散液晶を用いた表示装置が提案されている。一例では、アルミニウムや銀などによって形成された反射層が画素スイッチング回路部を覆っている表示装置が開示されている。
特開２０１７－１６７２１４号公報
　本実施形態の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。
　本実施形態によれば、
　第１画素及び第２画素を備えた第１基板と、第２基板と、前記第１基板と前記第２基板との間に位置し、ポリマーと、液晶分子とを含む液晶層と、発光素子と、を備え、前記第２画素は、前記第１画素に隣接するとともに、前記発光素子と前記第１画素との間に位置し、前記第１基板は、前記第１画素に配置された半導体層を備えたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記第２画素に配置され前記半導体層に隣接する第１遮光部と、を備え、前記第１遮光部は、平面視で前記半導体層と前記発光素子との間に位置し、前記第２画素の中心よりも前記第１画素に近接する側に位置している、表示装置が提供される。　
　本実施形態によれば、
　第１基板と、第２基板と、前記第１基板と前記第２基板との間に位置し、ポリマーと、液晶分子とを含む液晶層と、発光素子と、を備え、前記第１基板は、半導体層を備えたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記半導体層に隣接する第１遮光部と、を備え、前記第１遮光部は、平面視で前記半導体層と前記発光素子との間に位置し、前記第１基板は、順に積層された、透明基板と、第１絶縁膜と、第２絶縁膜と、を備え、前記半導体層は、断面視で前記第１絶縁膜と前記第２絶縁膜との間に位置し、前記第１遮光部は、前記第１絶縁膜及び前記第２絶縁膜を貫通する貫通孔に設けられている、表示装置が提供される。
　本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
図１は、本実施形態の表示装置ＤＳＰを示す平面図である。 図２は、図１に示した第１基板ＳＵＢ１における画素ＰＸの主要部を示す平面図である。 図３は、図２に示した半導体層ＳＣの周辺を拡大した平面図である。 図４Ａは、図３に示した第１乃至第４遮光部ＬＳ１乃至ＬＳ４を含むＡ－Ｂ線に沿った表示パネルＰＮＬを示す断面図である。 図４Ｂは、図４Ａに示した第１基板の主要部を拡大した断面図である。 図５は、図３に示した走査線Ｇ２及び接続部ＤＥＡを含むＣ－Ｄ線に沿った表示パネルＰＮＬを示す断面図である。 図６は、図３に示した信号線Ｓ１を含むＥ－Ｆ線に沿った表示パネルＰＮＬを示す断面図である。 図７は、本実施形態の表示装置ＤＳＰの一構成例を示す断面図である。 図８は、シミュレーション結果を示す図である。 図９は、本実施形態の第２構成例における表示パネルＰＮＬを示す断面図である。 図１０は、本実施形態の第３構成例における表示パネルＰＮＬを示す断面図である。 図１１は、本実施形態の第４構成例における第１基板ＳＵＢ１を示す断面図である。 図１２は、本実施形態の第５構成例における第１基板ＳＵＢ１を示す断面図である。 図１３は、本実施形態の第６構成例における第１基板ＳＵＢ１を示す平面図である。 図１４は、本実施形態の第７構成例における第１基板ＳＵＢ１を示す平面図である。 図１５は、第８構成例の表示装置ＤＳＰを示す平面図である。 図１６は、第２画素ＰＸ２におけるスイッチング素子ＳＷ２及びその周辺部のレイアウトの一例を示す平面図である。 図１７は、第２画素ＰＸ２におけるスイッチング素子ＳＷ２及びその周辺部のレイアウトの他の例を示す平面図である。 図１８は、第３画素ＰＸ３におけるスイッチング素子ＳＷ３及びその周辺部のレイアウトの一例を示す平面図である。 図１９は、図１８に示すＧ－Ｈ線に沿った第１基板ＳＵＢ１を示す断面図である。 図２０は、第９構成例の表示装置ＤＳＰを示す平面図である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　[第１構成例]　
　図１は、本実施形態の表示装置ＤＳＰを示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第１基板ＳＵＢ１から第２基板ＳＵＢ２に向かう方向を「上側」（あるいは、単に上）と称し、第２基板ＳＵＢ２から第１基板ＳＵＢ１に向かう方向を「下側」（あるいは、単に下）と称する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよいし、第１部材から離間していてもよい。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。
　本実施形態においては、表示装置ＤＳＰの一例として、高分子分散型液晶を適用した液晶表示装置について説明する。表示装置ＤＳＰは、表示パネルＰＮＬと、配線基板１と、ＩＣチップ２と、発光素子ＬＤと、を備えている。
　表示パネルＰＮＬは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、液晶層ＬＣと、シールＳＬと、を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、Ｘ－Ｙ平面と平行な平板状に形成されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、平面視で、重畳している。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、シールＳＬによって接着されている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、シールＳＬによって封止されている。図１において、液晶層ＬＣ及びシールＳＬは、異なる斜線で示している。
　図１において拡大して模式的に示すように、液晶層ＬＣは、ポリマー３１と、液晶分子３２と、を含む高分子分散型液晶を備えている。一例では、ポリマー３１は、液晶性ポリマーである。ポリマー３１は、一方向に沿って延出した筋状に形成されている。例えば、ポリマー３１の延出方向Ｄ１は、第１方向Ｘに沿った方向である。液晶分子３２は、ポリマー３１の隙間に分散され、その長軸が第１方向Ｘに沿うように配向される。ポリマー３１及び液晶分子３２の各々は、光学異方性あるいは屈折率異方性を有している。ポリマー３１の電界に対する応答性は、液晶分子３２の電界に対する応答性より低い。
　一例では、ポリマー３１の配向方向は、電界の有無にかかわらずほとんど変化しない。一方、液晶分子３２の配向方向は、液晶層ＬＣにしきい値以上の高い電圧が印加された状態では、電界に応じて変化する。液晶層ＬＣに電圧が印加されていない状態では、ポリマー３１及び液晶分子３２のそれぞれの光軸は互いに平行であり、液晶層ＬＣに入射した光は、液晶層ＬＣ内でほとんど散乱されることなく透過する（透明状態）。液晶層ＬＣに電圧が印加された状態では、ポリマー３１及び液晶分子３２のそれぞれの光軸は互いに交差し、液晶層ＬＣに入射した光は、液晶層ＬＣ内で散乱される（散乱状態）。
　表示パネルＰＮＬは、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡと、を備えている。シールＳＬは、非表示部ＮＤＡに位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された画素ＰＸを備えている。
　図１において拡大して示すように、各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、第３方向Ｚにおいて共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣ（特に、液晶分子３２）を駆動している。容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
　配線基板１は、第１基板ＳＵＢ１の延出部Ｅｘに電気的に接続されている。配線基板１は、折り曲げ可能なフレキシブルプリント回路基板である。ＩＣチップ２は、配線基板１に電気的に接続されている。ＩＣチップ２は、例えば、画像表示に必要な信号を出力するディスプレイドライバなどを内蔵している。なお、ＩＣチップ２は、延出部Ｅｘに電気的に接続されていてもよい。配線基板１及びＩＣチップ２は、表示パネルＰＮＬからの信号を読み出す場合もあるが、主として表示パネルＰＮＬに信号を供給する信号源として機能する。
　発光素子ＬＤは、延出部Ｅｘに重畳している。複数の発光素子ＬＤは、第１方向Ｘに沿って間隔をおいて並んでいる。これらの発光素子ＬＤは、第２基板ＳＵＢ２の端部Ｅ２１に沿って配置され、端部Ｅ２１に向けて光を出射する。
　図２は、図１に示した第１基板ＳＵＢ１における画素ＰＸの主要部を示す平面図である。第１基板ＳＵＢ１は、画素ＰＸとして、第１画素ＰＸ１及び第２画素ＰＸ２を備えている。第２画素ＰＸ２は、第２方向Ｙにおいて第１画素ＰＸ１に隣接し、発光素子ＬＤと第１画素ＰＸ１との間に位置している。第１基板ＳＵＢ１は、走査線Ｇ１及びＧ２と、半導体層ＳＣと、信号線Ｓ１及びＳ２と、有機絶縁膜Ｏと、金属配線Ｍと、第１遮光部ＬＳ１と、第２遮光部ＬＳ２と、画素電極ＰＥ１及びＰＥ２と、を備えている。有機絶縁膜Ｏは一点鎖線で示し、画素電極ＰＥ１及びＰＥ２は二点鎖線で示している。画素電極ＰＥ１は第１画素ＰＸ１に配置され、画素電極ＰＥ２は第２画素ＰＸ２に配置されている。
　走査線Ｇ１及びＧ２は第１方向Ｘに沿って延出し、信号線Ｓ１及びＳ２は第２方向Ｙに沿って延出している。画素ＰＸに配置された画素電極ＰＥ１は、第１方向Ｘに並ぶ２本の信号線Ｓ１及びＳ２と、第２方向Ｙに並ぶ２本の走査線Ｇ１及びＧ２とで囲まれている。
　第１画素ＰＸ１に配置されたスイッチング素子ＳＷの半導体層ＳＣは、走査線Ｇ２及び信号線Ｓ１の交差部の近傍に配置されている。図２に示した例において、半導体層ＳＣは、第１方向Ｘに延出している。半導体層ＳＣは、信号線Ｓ１に近接した第１端部Ｅ１と、第１端部Ｅ１の反対側の第２端部Ｅ２と、を有している。半導体層ＳＣは、幅Ｗ１を有している。幅Ｗ１は、第１方向Ｘ（あるいは第１画素及び第２画素の配列方向（第２方向Ｙ）に直交する方向）において、第１端部Ｅ１から第２端部Ｅ２までの距離に相当する。半導体層は、例えばアモルファスシリコンによって形成されるが、多結晶シリコンや酸化物半導体によって形成されてもよい。
　有機絶縁膜Ｏは、パターン化されており、平面視において、格子状に形成されている。有機絶縁膜Ｏは、走査線Ｇ１及びＧ２、半導体層ＳＣ、信号線Ｓ１及びＳ２のそれぞれに重畳している。すなわち、有機絶縁膜Ｏは、第１部ＯＸと、第２部ＯＹと、を備えている。第１部ＯＸは、走査線Ｇ１及びＧ２に重畳している。第２部ＯＹと、信号線Ｓ１及びＳ２に重畳している。第１部ＯＸは、発光素子ＬＤに近接した側面Ｅ１１と、側面Ｅ１１の反対側の側面Ｅ１２と、を有している。側面Ｅ１１及び側面Ｅ１２は、ポリマー３１の延出方向Ｄ１（あるいは第１方向Ｘ）に沿って延出している。
　金属配線Ｍは、有機絶縁膜Ｏに配置され、平面視において、格子状に形成されている。金属配線Ｍは、走査線Ｇ１及びＧ２、半導体層ＳＣ、信号線Ｓ１及びＳ２のそれぞれに重畳している。すなわち、金属配線Ｍは、第１配線部ＭＸと、第２配線部ＭＹと、を備えている。第１配線部ＭＸは、走査線Ｇ１及びＧ２、及び、第１部ＯＸに重畳している。第２配線部ＭＹは、信号線Ｓ１及びＳ２、及び、第２部ＯＹに重畳している。
　第１遮光部ＬＳ１は、第２方向Ｙに沿って半導体層ＳＣと発光素子ＬＤとの間に位置し、半導体層ＳＣに隣接している。第１遮光部ＬＳ１は、平面視において、信号線Ｓ１及びＳ２、金属配線Ｍ、及び、有機絶縁膜Ｏから離間し、島状に形成されている。また、第１遮光部ＬＳ１は、第２画素ＰＸ２に配置され、平面視において、画素電極ＰＥ２に重畳している。第１遮光部ＬＳ１は、第２方向Ｙにおいて、第２画素ＰＸ２の中心Ｏ（あるいは画素電極ＰＥ２の中心Ｏ）よりも第１画素ＰＸ１（あるいは画素電極ＰＥ１）に近接する側に位置している。あるいは、第１遮光部ＬＳ１は、第２画素ＰＸ２の中心Ｏと第１画素ＰＸ１の半導体層ＳＣとの間において、半導体層ＳＣに近接する側に位置している。　
　第１遮光部ＬＳ１は、第１方向Ｘに沿って延出している。第１遮光部ＬＳ１は、信号線Ｓ１に近接した第３端部Ｅ３と、第３端部Ｅ３の反対側の第４端部Ｅ４と、を有している。第１遮光部ＬＳ１は、幅Ｗ２を有している。幅Ｗ２は、第１方向Ｘ（あるいは第１画素及び第２画素の配列方向（第２方向Ｙ）に直交する方向）において、第３端部Ｅ３から第４端部Ｅ４までの距離に相当する。幅Ｗ２は、半導体層ＳＣの幅Ｗ１より大きい。また、第１方向Ｘにおいて、第１端部Ｅ１は第３端部Ｅ３より信号線Ｓ１から離間し、第２端部Ｅ２は第４端部Ｅ４より信号線Ｓ１に近接している。すなわち、半導体層ＳＣは、その第１端部Ｅ１及び第２端部Ｅ２が第１方向Ｘにおいて第３端部Ｅ３と第４端部Ｅ４との間に位置するように設けられている。
　第１遮光部ＬＳ１は、金属配線Ｍと同層に配置されている。なお本明細書で、「同層」に配置された第１部材及び第２部材とは、同じ材料及び同じ工程で形成されたものをいう。
　第２遮光部ＬＳ２は、第２方向Ｙに沿って、半導体層ＳＣと第１遮光部ＬＳ１との間に位置し、第１部ＯＸの側面Ｅ１１に重畳している。図２に示した例では、第２遮光部ＬＳ２は、金属配線Ｍの第１配線部ＭＸと一体的に形成されている。換言すると、第１配線部ＭＸは、その一部が半導体層ＳＣから離間する側に延出し（あるいは発光素子ＬＤに向かって延出し）、側面Ｅ１１に重畳する第２遮光部ＬＳ２を形成している。
　スペーサＳＰは、半導体層ＳＣに重畳する位置に設けられている。スペーサＳＰは、図１に示した第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に所定のセルギャップを形成している。
　画素電極ＰＥ１及びＰＥ２は、第２方向Ｙに並んでいる。図２に示した例における走査線Ｇ２の近傍では、画素電極ＰＥ１は半導体層ＳＣに重畳し、画素電極ＰＥ２は第１遮光部ＬＳ１に重畳している。
　図３は、図２に示した半導体層ＳＣの周辺を拡大した平面図である。第３遮光部ＬＳ３、及び、スイッチング素子ＳＷのゲート電極ＧＥは、走査線Ｇ２と一体的に形成されている。半導体層ＳＣは、ゲート電極ＧＥに重畳している。第３遮光部ＬＳ３は、ゲート電極ＧＥの反対側において、第１遮光部ＬＳ１に向かって延出している。第１遮光部ＬＳ１及び第２遮光部ＬＳ２は、それぞれ第３遮光部ＬＳ３に重畳している。第３遮光部ＬＳ３は、第１遮光部ＬＳ１と第２遮光部ＬＳ２との間で途切れることなく連続的に形成されている。第４遮光部ＬＳ４は、第１乃至第３遮光部ＬＳ１乃至ＬＳ３に重畳している。これらの第１乃至第４遮光部ＬＳ１乃至ＬＳ４の断面構造については後に詳述する。
　遮光層ＧＳ１及びＧＳ２は、それぞれ第２方向Ｙに延出している。走査線Ｇ２は、遮光層ＧＳ１及びＧＳ２の間に位置し、遮光層ＧＳ１及びＧＳ２から離間している。遮光層ＧＳ１及びＧＳ２は、それぞれ島状に形成されている。
　信号線Ｓ１は、走査線Ｇ２と交差し、遮光層ＧＳ１及びＧＳ２に重畳している。スイッチング素子ＳＷのソース電極ＳＥ、及び、接続部ＳＪは、信号線Ｓ１と一体的に形成されている。接続部ＳＪは、ソース電極ＳＥと信号線Ｓ１とを接続し、遮光層ＧＳ１に重畳している。ソース電極ＳＥは、接続部ＳＪとの接続位置から２つに分岐し、それぞれ第１方向Ｘに延出し、それぞれ半導体層ＳＣに重畳している。
　スイッチング素子ＳＷのドレイン電極ＤＥは、２つのソース電極ＳＥの間に位置し、半導体層ＳＣに重畳している。ドレイン電極ＤＥは、図２に示した画素電極ＰＥ１と電気的に接続される接続部ＤＥＡを有している。接続部ＤＥＡは、遮光層ＧＩに重畳している。　
　金属配線Ｍは、ソース電極ＳＥに重畳するとともに、接続部ＤＥＡを除いたドレイン電極ＤＥに重畳している。
　図４Ａは、図３に示した第１乃至第４遮光部ＬＳ１乃至ＬＳ４を含むＡ－Ｂ線に沿った表示パネルＰＮＬを示す断面図である。第１基板ＳＵＢ１は、さらに、透明基板１０と、絶縁膜１１乃至１３と、容量電極Ｃと、配向膜ＡＬ１と、を備えている。本実施形態において、絶縁膜１１は透明基板１０の上に位置する第１絶縁膜に相当し、絶縁膜１２は絶縁膜１１の上に位置する第２絶縁膜に相当し、有機絶縁膜Ｏは絶縁膜１２の上に位置する第３絶縁膜に相当する。
　走査線Ｇ２と一体のゲート電極ＧＥ及び第３遮光部ＬＳ３は、透明基板１０と絶縁膜１１との間に位置している。図４Ａに示した例では、ゲート電極ＧＥ及び第３遮光部ＬＳ３は、透明基板１０に接しているが、ゲート電極ＧＥ及び第３遮光部ＬＳ３と、透明基板１０との間に、他の絶縁膜が介在していてもよい。
　半導体層ＳＣは、ゲート電極ＧＥの直上において、絶縁膜１１と絶縁膜１２との間に位置している。半導体層ＳＣの下面ＳＣＡは、絶縁膜１１に接している。信号線Ｓ１と一体の２つのソース電極ＳＥは、半導体層ＳＣの上面ＳＣＢに接し、それらの一部が絶縁膜１１の上に位置している。ドレイン電極ＤＥは、半導体層ＳＣの上面ＳＣＢに接している。絶縁膜１２は、ソース電極ＳＥ及びドレイン電極ＤＥを覆い、半導体層ＳＣの上面ＳＣＢに接している。
　第４遮光部ＬＳ４は、絶縁膜１１を第３遮光部ＬＳ３まで貫通する貫通孔ＣＨ１に設けられ、第３遮光部ＬＳ３に接している。第４遮光部ＬＳ４は、信号線Ｓ１、ソース電極ＳＥ、及び、ドレイン電極ＤＥのいずれからも離間している。　
　第１遮光部ＬＳ１は、絶縁膜１２を第４遮光部ＬＳ４まで貫通する貫通孔ＣＨ２に設けられ、第４遮光部ＬＳ４に接している。貫通孔ＣＨ２は、貫通孔ＣＨ１に重畳するように設けられている。このため、第１遮光部ＬＳ１は、貫通孔ＣＨ１及びＣＨ２に重畳するように設けられている。また、貫通孔ＣＨ１及びＣＨ２が重畳する領域において、第３遮光部ＬＳ３、第４遮光部ＬＳ４、及び、第１遮光部ＬＳ１は、この順に第３方向Ｚに沿って重畳している。つまり、第１遮光部ＬＳ１は、走査線Ｇ２と一体の第３遮光部ＬＳ３と、第４遮光部ＬＳ４を介して電気的に接続されている。このため、第１遮光部ＬＳ１の電位は、走査線Ｇ２と同電位である。
　第４遮光部ＬＳ４は、信号線Ｓ１、ソース電極ＳＥ、及び、ドレイン電極ＤＥと同層に配置される。
　有機絶縁膜Ｏの第１部ＯＸは、スイッチング素子ＳＷの上に重畳している。第１部ＯＸの側面Ｅ１１は、第２方向Ｙに沿って貫通孔ＣＨ１と半導体層ＳＣとの間に位置している。金属配線Ｍの第１配線部ＭＸは、第１部ＯＸの上に重畳している。第２遮光部ＬＳ２は、側面Ｅ１１を覆い、絶縁膜１２に接している。
　容量電極Ｃは、第１配線部ＭＸを直接覆って、第１配線部ＭＸと電気的に接続されている。また、容量電極Ｃは、第２遮光部ＬＳ２を直接覆って、第２遮光部ＬＳ２と電気的に接続されている。このため、第２遮光部ＬＳ２の電位は、容量電極と同電位である。また、容量電極Ｃは、第１部ＯＸの側面Ｅ１２を覆っている。また、容量電極Ｃは、有機絶縁膜Ｏに重畳しない領域において、絶縁膜１２に接している。第１遮光部ＬＳ１は、容量電極Ｃの開口部ＣＢに設けられている。このため、第１遮光部ＬＳ１は、容量電極Ｃとは電気的に絶縁されている。また、第１遮光部ＬＳ１及び第２遮光部ＬＳ２は、互いに電気的に絶縁されている。
　絶縁膜１３は、容量電極Ｃ及び第１遮光部ＬＳ１を覆っている。絶縁膜１３は、開口部ＣＢにおいて、容量電極Ｃと第１遮光部ＬＳ１との間で、絶縁膜１２と接している。画素電極ＰＥ１及びＰＥ２は、絶縁膜１３の上に位置している。画素電極ＰＥ１及びＰＥ２は、第３方向Ｚにおいて、それぞれ絶縁膜１３を介して容量電極Ｃに対向し、画素ＰＸにおいて画素表示に必要な蓄積容量を形成する。配向膜ＡＬ１は、絶縁膜１３、画素電極ＰＥ１及びＰＥ２を覆っている。配向膜ＡＬ１は、画素電極ＰＥ１と画素電極ＰＥ２との間において、絶縁膜１３に接している。
　第２基板ＳＵＢ２は、透明基板２０と、遮光層ＢＭと、共通電極ＣＥと、配向膜ＡＬ２とを備えている。遮光層ＢＭは、走査線Ｇ２、スイッチング素子ＳＷ、第１遮光部ＬＳ１及び第２遮光部ＬＳ２のそれぞれの直上に位置している。共通電極ＣＥは、遮光層ＢＭと配向膜ＡＬ２との間に位置している。共通電極ＣＥの電位は、容量電極Ｃと同電位である。　
　液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に位置し、配向膜ＡＬ１及びＡＬ２のそれぞれに接している。
　透明基板１０及び２０は、ガラス基板やプラスチック基板などの絶縁基板である。絶縁膜１１乃至１３は、例えばシリコン窒化物やシリコン酸化物などの透明な無機絶縁材料によって形成されている。有機絶縁膜Ｏは、例えばアクリル樹脂などの透明な有機絶縁材料によって形成されている。　
　走査線Ｇ、信号線Ｓ、及び、金属配線Ｍは、モリブデン、アルミニウム、タングステン、チタン、銀などの不透明な金属材料によって形成されている。第１遮光部ＬＳ１及び第２遮光部ＬＳ２は、金属配線Ｍと同一材料によって形成されている。第３遮光部ＬＳ３は、走査線Ｇと同一材料によって形成されている。第４遮光部ＬＳ４は、信号線Ｓと同一材料によって形成されている。
　容量電極Ｃ、画素電極ＰＥ、及び、共通電極ＣＥは、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。遮光層ＢＭは、絶縁層であってもよいし、共通電極ＣＥよりも低抵抗な導電層であってもよい。遮光層ＢＭが導電層である場合には、共通電極ＣＥが遮光層ＢＭと電気的に接続されることにより、共通電極ＣＥが低抵抗化される。　
　配向膜ＡＬ１及びＡＬ２は、Ｘ－Ｙ平面に略平行な配向規制力を有する水平配向膜である。一例では、配向膜ＡＬ１及びＡＬ２は、第１方向Ｘに沿って配向処理されている。なお、配向処理とは、ラビング処理であってもよいし、光配向処理であってもよい。
　ここで、図７を参照しながら、本実施形態の表示装置ＤＳＰの一構成例を示す断面図について説明する。なお、表示パネルＰＮＬについては、主要部のみを図示している。　
　発光素子ＬＤは、第２方向Ｙにおいて、透明基板２０の側面２０Ｃに対向している。側面２０Ｃは、図１に示した第２基板ＳＵＢ２の端部Ｅ２１に相当する。発光素子ＬＤは、配線基板Ｆに電気的に接続されている。発光素子ＬＤは、例えば、発光ダイオードであり、詳述しないが、赤発光部、緑発光部、及び、青発光部を備えている。なお、発光素子ＬＤと、側面２０Ｃとの間に、透明な導光体が配置されてもよい。
　次に、図７を参照しながら、発光素子ＬＤから出射される光Ｌ１について説明する。　
　発光素子ＬＤは、側面２０Ｃに向けて光Ｌ１を出射する。発光素子ＬＤから出射された光Ｌ１は、第２方向Ｙを示す矢印の向きに沿って進行し、側面２０Ｃから透明基板２０に入射する。透明基板２０に入射した光Ｌ１は、繰り返し反射されながら、表示パネルＰＮＬの内部を進行する。　
　電圧が印加されていない液晶層ＬＣに入射した光Ｌ１は、ほとんど散乱されることなく液晶層ＬＣを透過する。また、電圧が印加された液晶層ＬＣに入射した光Ｌ１は、液晶層ＬＣで散乱される。表示装置ＤＳＰは、第１基板ＳＵＢ１側から観察可能であるとともに、第２基板ＳＵＢ２側からも観察可能である。また、表示装置ＤＳＰは、第１基板ＳＵＢ１側から観察した場合であっても、第２基板ＳＵＢ２側から観察した場合であっても、表示装置ＤＳＰを介して、表示装置ＤＳＰの背景を観察可能である。
　ここで、発光素子ＬＤから出射される光のうち、スイッチング素子ＳＷに向かう光Ｌ２について検討する。表示パネルＰＮＬの内部を進行する光のうち、スイッチング素子ＳＷに向かう光Ｌ２が半導体層ＳＣに入射すると、半導体層ＳＣにおいて光励起によるキャリアが発生し、スイッチング素子ＳＷにおけるリーク電流が増加する。リーク電流が増加すると、画素ＰＸに保持されていた電位が大きく変化し、表示品位の低下を招くおそれがある。
　本実施形態によれば、図４Ｂに示すように、スイッチング素子ＳＷに向かう光のうち、透明基板１０を伝播する光Ｌ２１は、第３遮光部ＬＳ３、走査線Ｇ２、及び、ゲート電極ＧＥによって遮光される。絶縁膜１１を伝播する光Ｌ２２は、第３遮光部ＬＳ３及び第４遮光部ＬＳ４によって遮光される。絶縁膜１２を伝播する光Ｌ２３は、第１遮光部ＬＳ１及び第４遮光部ＬＳ４によって遮光される。有機絶縁膜Ｏの第１部ＯＸに向かう光Ｌ２４は、第２遮光部ＬＳ２によって遮光される。したがって、半導体層ＳＣの下面ＳＣＡ及び上面ＳＣＢに光Ｌ２が到達しにくくなる。　
　また、図２に示すように、半導体層ＳＣが第１遮光部ＬＳ１の第３端部Ｅ３と第４端部Ｅ４との間に位置するように設けられているため、第２方向Ｙに沿って直進する光Ｌ２５のみならず、平面視で第２方向Ｙに対して傾いた方向に進行する光Ｌ２６及びＬ２７も遮光される。　
　これにより、半導体層ＳＣにおけるリーク電流の発生を抑制することができ、画素ＰＸの電位の変化に起因した輝度の低下等の表示品位の低下を抑制することができる。
　また、第１乃至第４遮光部ＬＳ１乃至ＬＳ４は、黒色樹脂によって形成された遮光層と比較して、高い反射率を有する材料によって形成可能である。このような高反射率の材料によって形成された第１乃至第４遮光部ＬＳ１乃至ＬＳ４によれば、表示パネルを進行する光の吸収を抑制することができ、発光素子ＬＤからの光の利用効率の低下を抑制することができる。
　また、たとえ第１乃至第４遮光部ＬＳ１乃至ＬＳ４において不所望な散乱が生じたとしても、第２基板ＳＵＢ２の遮光層ＢＭによって散乱光が遮光される。このため、表示品位の劣化を抑制することができる。
　図５は、図３に示した走査線Ｇ２及び接続部ＤＥＡを含むＣ－Ｄ線に沿った表示パネルＰＮＬを示す断面図である。　
　第１基板ＳＵＢ１において、遮光層ＧＩは、走査線Ｇ２と同層に配置され、透明基板１０の上に位置し、走査線Ｇ２と同一材料によって形成されている。走査線Ｇ２及び遮光層ＧＩは、絶縁膜１１によって覆われている。接続部ＤＥＡは、遮光層ＧＩの直上において、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。有機絶縁膜Ｏの第１部ＯＸは、走査線Ｇ２の直上において、絶縁膜１２の上に位置している。金属配線Ｍの第１配線部ＭＸは、走査線Ｇ２の直上において、第１部ＯＸの上に位置している。容量電極Ｃは、第１部ＯＸの側面Ｅ１１及びＥ１２を覆っている。画素電極ＰＥ１は、絶縁膜１２及び１３を貫通する貫通孔ＣＨ３、及び、容量電極Ｃの開口部ＣＡに設けられ、接続部ＤＥＡに接している。　
　第２基板ＳＵＢ２において、遮光層ＢＭは、第１部ＯＸ、及び、接続部ＤＥＡのそれぞれの直上に位置している。
　図６は、図３に示した信号線Ｓ１を含むＥ－Ｆ線に沿った表示パネルＰＮＬを示す断面図である。　
　第１基板ＳＵＢ１において、遮光層ＧＳ１は、透明基板１０の上に位置し、絶縁膜１１によって覆われている。信号線Ｓ１は、遮光層ＧＳ１の直上において、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。有機絶縁膜Ｏの第２部ＯＹは、信号線Ｓ１の直上において、絶縁膜１２の上に位置している。金属配線Ｍの第２配線部ＭＹは、信号線Ｓ１の直上において、第２部ＯＹの上に位置している。容量電極Ｃは、第２配線部ＭＹに接し、第２部ＯＹの側面Ｅ１３及びＥ１４を覆っている。　
　第２基板ＳＵＢ２において、遮光層ＢＭは、第２部ＯＹの直上に位置している。
　ここで、本実施形態の効果を検証するためのシミュレーションについて説明する。このシミュレーションでは、共通電極ＣＥの電位Ｖｃｏｍとは異なる電圧を画素電極ＰＥに印加し、散乱状態となった画素ＰＸでの輝度を算出する。算出した輝度において、立ち上がり直後の輝度をＬａとし、立ち下がり直前の輝度をＬｂとしたとき、輝度低下率を｛１－（Ｌａ／Ｌｂ）｝と定義する。　
　図８は、シミュレーション結果を示す図である。図８の（Ａ）は比較例の構成におけるシミュレーション結果を示し、図８の（Ｂ）は本実施形態の構成におけるシミュレーション結果を示している。比較例の表示パネルは、図４Ａに示した第１乃至第４遮光部を備えていない。本実施形態の表示パネルは、図４Ａに示した第１乃至第４遮光部を備えている。　
　電位Ｖｃｏｍが基準電位Ｖｒに対して正の期間Ｔ１において、比較例では輝度低下率が１．３４％であったのに対して、本実施形態では輝度低下率が０．６９％であった。電位Ｖｃｏｍが基準電位Ｖｒに対して負の期間Ｔ２において、比較例では輝度低下率が１０．7％であったのに対して、本実施形態では輝度低下率が３．８％であった。このように、本実施形態によれば、輝度の低下を抑制できることが確認された。
　次に、他の構成例について説明する。　
　[第２構成例]　
　図９は、本実施形態の第２構成例における表示パネルＰＮＬを示す断面図である。図９に示す第２構成例は、図４Ａに示した第１構成例と比較して、第１遮光部ＬＳ１及び第２遮光部ＬＳ２が一体的に形成され、かつ、第３遮光部ＬＳ３が走査線Ｇ２から離間している点で相違している。また、第１遮光部ＬＳ１及び第２遮光部ＬＳ２は、金属配線Ｍと一体的に形成されている。このような第２構成例では、第１乃至第４遮光部ＬＳ１乃至ＬＳ４は、金属配線Ｍ及び容量電極Ｃと電気的に接続されている。このため、第１乃至第４遮光部ＬＳ１乃至ＬＳ４のそれぞれの電位は等しく、金属配線Ｍ及び容量電極Ｃと同電位である。　
　このような第２構成例においても、上記の第１構成例と同様の効果が得られる。また、第１遮光部ＬＳ１及び第２遮光部ＬＳ２の間において、液晶層ＬＣから絶縁膜１２に向かう光Ｌ２８を遮光することができる。
　[第３構成例]　
　図１０は、本実施形態の第３構成例における表示パネルＰＮＬを示す断面図である。図１０に示す第３構成例は、図４Ａに示した第１構成例と比較して、第１遮光部ＬＳ１及び第２遮光部ＬＳ２が一体的に形成され、かつ、第２遮光部ＬＳ２が金属配線Ｍから離間している点で相違している。容量電極Ｃは、第２遮光部ＬＳ２及び金属配線Ｍに接触している。このような第３構成例では、第１乃至第４遮光部ＬＳ１乃至ＬＳ４は、走査線Ｇ２と電気的に接続されている。このため、第１乃至第４遮光部ＬＳ１乃至ＬＳ４のそれぞれの電位は等しく、走査線Ｇ２と同電位である。　
　このような第３構成例においても、上記の第２構成例と同様の効果が得られる。
　[第４構成例]　
　図１１は、本実施形態の第４構成例における第１基板ＳＵＢ１を示す断面図である。図１１に示す第４構成例は、図４Ａに示した第１構成例と比較して、第４遮光部ＬＳ４が省略された点で相違している。第１遮光部ＬＳ１は、絶縁膜１１及び１２を第３遮光部ＬＳ３まで貫通する貫通孔ＣＨ１２に設けられ、第３遮光部ＬＳ３に接している。　
　このような第４構成例においても、透明基板１０を伝播する光Ｌ２１、絶縁膜１１を伝播する光Ｌ２２、及び、絶縁膜１２を伝播する光Ｌ２３は、第１遮光部ＬＳ１及び第３遮光部ＬＳ３によって遮光される。このため、上記の第１構成例と同様の効果が得られる。　
　なお、図９に示した第２構成例、及び、図１０に示した第３構成例のそれぞれにおいても、第４遮光部ＬＳ４を省略する第４構成例が適用可能である。
　[第５構成例]　
　図１２は、本実施形態の第５構成例における第１基板ＳＵＢ１を示す断面図である。図１２に示す第５構成例は、図４Ａに示した第１構成例と比較して、第３遮光部ＬＳ３及び第４遮光部ＬＳ４が省略された点で相違している。第１遮光部ＬＳ１は、絶縁膜１１及び１２を透明基板１０まで貫通する貫通孔ＣＨ１２に設けられている。　
　このような第５構成例においても、透明基板１０を伝播する光Ｌ２１、絶縁膜１１を伝播する光Ｌ２２、及び、絶縁膜１２を伝播する光Ｌ２３は、第１遮光部ＬＳ１によって遮光される。このため、上記の第１構成例と同様の効果が得られる。　
　なお、図９に示した第２構成例、及び、図１０に示した第３構成例のそれぞれにおいても、第３遮光部ＬＳ３及び第４遮光部ＬＳ４を省略する第５構成例が適用可能である。
　[第６構成例]　
　図１３は、本実施形態の第６構成例における第１基板ＳＵＢ１を示す平面図である。図１３に示す第６構成例は、図３に示した第１構成例と比較して、半導体層ＳＣが第２方向Ｙに延出している点で相違している。図１３では、走査線Ｇ２、信号線Ｓ２、スイッチング素子ＳＷ、及び、第１遮光部ＬＳ１を図示し、その他の構成の図示を省略している。第１遮光部ＬＳ１は、信号線Ｓ１、ソース電極ＳＥ、及び、ドレイン電極ＤＥから離間している。第１遮光部ＬＳ１の幅Ｗ２は、半導体層ＳＣの幅Ｗ１より大きい。また、半導体層ＳＣは、その第１端部Ｅ１及び第２端部Ｅ２が第１方向Ｘにおいて第３端部Ｅ３と第４端部Ｅ４との間に位置するように設けられている。信号線Ｓ１は、第１遮光部ＬＳ１の第３端部Ｅ３から離間するように屈曲している。なお、第１遮光部ＬＳ１に重畳する部分については、上記の構成例の如く、第３遮光部ＬＳ３及び第４遮光部ＬＳ４の少なくとも１つが配置されてもよい。また、第１遮光部ＬＳ１と半導体層ＳＣとの間に第２遮光部ＬＳ２が配置されてもよい。　
　このような第６構成例においても、上記の各構成例と同様に、光Ｌ２１乃至Ｌ２７を遮光することができる。
　[第７構成例]　
　図１４は、本実施形態の第７構成例における第１基板ＳＵＢ１を示す平面図である。図１４に示す第７構成例は、図２に示した第１構成例と比較して、容量電極Ｃが電極部ＥＬ及び開口部ＯＰを備えた点で相違している。すなわち、電極部ＥＬは、斜線で示すように、画素電極ＰＥ１の周縁部に重畳している。また、開口部ＯＰは、画素電極ＰＥ１の中央部に重畳している。つまり、容量電極Ｃは、平面視において、格子状に形成されている。また、画素電極ＰＥ１と重畳する領域において、第１遮光部ＬＳ１は、開口部ＯＰに位置している。容量電極Ｃは、金属配線Ｍに重畳し、金属配線Ｍと電気的に接続されている。　
　このような第７構成例においても、上記の第１構成例と同様の効果が得られる。加えて、容量電極Ｃの設置面積（あるいは体積）は、容量電極Ｃが開口部ＯＰを有していない場合より小さい。このため、第１基板ＳＵＢ１を伝播する光の容量電極Ｃでの光吸収を抑制することができる。　
　また、電極部ＥＬの面積（あるいは、開口部ＯＰの面積）を調整することによって、画素電極ＰＥ１と容量電極Ｃとの間で最適な容量を形成することができる。例えば、スイッチング素子ＳＷの規模を縮小する要求に対して、画素電極ＰＥ１に重畳する電極部ＥＬの面積を縮小することで、最適な容量を形成することができる。
　[第８構成例]　
　図１５は、第８構成例の表示装置ＤＳＰを示す平面図である。　
　表示装置ＤＳＰは、表示パネルＰＮＬと、第１光源部ＬＵ１と、第２光源部ＬＵ２とを備えている。表示部ＤＡは、第１光源部ＬＵ１と第２光源部ＬＵ２との間に設けられている。図１５に示す例では、表示部ＤＡは、第１方向Ｘに延びた長方形状に形成されている。表示部ＤＡは、第１領域ＤＡ１と、第２領域ＤＡ２と、第３領域ＤＡ３とを備えている。第１領域ＤＡ１は、第２基板ＳＵＢ２の端部Ｅ２１の近傍に位置する領域であり、第１画素ＰＸ１を含んでいる。第２領域ＤＡ２は、第２基板ＳＵＢ２の端部Ｅ２２の近傍に位置する領域であり、第２画素ＰＸ２を含んでいる。第３領域ＤＡ３は、第１領域ＤＡ１と第２領域ＤＡ２との間に位置する領域であり、第３画素ＰＸ３を含んでいる。
　第１光源部ＬＵ１は、第１方向Ｘに並んだ複数の発光素子ＬＤ１を備えている。これらの発光素子ＬＤ１は、端部Ｅ２１に沿って配置され、端部Ｅ２１に向けて光を出射する。第２光源部ＬＵ２は、第１方向Ｘに並んだ複数の発光素子ＬＤ２を備えている。これらの発光素子ＬＤ２は、端部Ｅ２２に沿って配置され、端部Ｅ２２に向けて光を出射する。つまり、発光素子ＬＤ１及びＬＤ２は、それぞれ表示部ＤＡの長辺に沿って設けられている。
　第１画素ＰＸ１におけるスイッチング素子ＳＷは、図３に示す半導体層ＳＣを備えている。図３に示す第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４は、発光素子ＬＤ１と第１画素ＰＸ１の半導体層ＳＣとの間に設けられている。　
　第２画素ＰＸ２及び第３画素ＰＸ３におけるそれぞれのスイッチング素子については以下に説明する。
　図１６は、第２画素ＰＸ２におけるスイッチング素子ＳＷ２及びその周辺部のレイアウトの一例を示す平面図である。図１６において第２方向Ｙを示す矢印の先端を上とし、その反対を下とする場合、図１６に示すレイアウトは、図３に示すレイアウトを上下に反転したものに相当する。
　図１７は、第２画素ＰＸ２におけるスイッチング素子ＳＷ２及びその周辺部のレイアウトの他の例を示す平面図である。図１７において第２方向Ｙを示す矢印の先端を上とし、その反対を下とし、第１方向Ｘを示す矢印の先端を右とし、その反対を左とする場合、図１７に示すレイアウトは、図３に示すレイアウトを上下に反転し、且つ、左右に反転させたものに相当する。
　図１６及び図１７にそれぞれ示すＡ－Ｂ線に沿った表示パネルＰＮＬの断面は図４に示す通りであり、Ｃ－Ｄ線に沿った表示パネルＰＮＬの断面は図５に示す通りであり、Ｅ－Ｆ線に沿った表示パネルＰＮＬの断面は図６に示す通りである。　
　第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４は、発光素子ＬＤ２とスイッチング素子ＳＷ２の半導体層ＳＣとの間に設けられている。
　これにより、発光素子ＬＤ２からスイッチング素子ＳＷ２に向かう光が第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４によって遮光される。したがって、スイッチング素子ＳＷ２においても、半導体層ＳＣにおけるリーク電流の発生を抑制することができ、第２画素ＰＸ２の電位の変化に起因した輝度の低下等の表示品位の低下を抑制することができる。
　図１８は、第３画素ＰＸ３におけるスイッチング素子ＳＷ３及びその周辺部のレイアウトの一例を示す平面図である。図１８に示すスイッチング素子ＳＷ３は、図３に示す第１画素ＰＸ１におけるスイッチング素子ＳＷと比較して、第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４が設けられていない点で相違している。図１８に示すＣ－Ｄ線に沿った表示パネルＰＮＬの断面は図５に示す通りであり、Ｅ－Ｆ線に沿った表示パネルＰＮＬの断面は図６に示す通りである。
　図１９は、図１８に示すＧ－Ｈ線に沿った第１基板ＳＵＢ１を示す断面図である。図１９に示す第１基板ＳＵＢ１は、図４Ｂに示す第１基板ＳＵＢ１と比較して、絶縁膜１１を貫通する貫通孔ＣＨ１、及び、絶縁膜１２を貫通する貫通孔ＣＨ２のいずれも設けられていない点で相違している。
　図１８及び図１９に示すように、第３画素ＰＸ３では、第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４が設けられていないため、第１画素ＰＸ１及び第２画素ＰＸ２と比較して、一画素当たりの開口面積（表示に寄与する面積）を拡大することができる。
　[第９構成例]　
　図２０は、第９構成例の表示装置ＤＳＰを示す平面図である。　
　図２０に示す第９構成例の表示装置ＤＳＰは、図１５に示す第８構成例の表示装置ＤＳＰと比較して、表示部ＤＡが第３表示部を備えていない点で相違している。つまり、表示部ＤＡは、端部Ｅ２１の近傍に位置する第１領域ＤＡ１と、端部Ｅ２２の近傍に位置する第２領域ＤＡ２とを備え、第１領域ＤＡ１と第２領域ＤＡ２とが第２方向Ｙに隣接している。
　第１領域ＤＡ１の第１画素ＰＸ１におけるスイッチング素子ＳＷは、図３に示す通りである。図３に示す第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４は、発光素子ＬＤ１と第１画素ＰＸ１の半導体層ＳＣとの間に設けられている。　
　第２領域ＤＡ２の第２画素ＰＸ２におけるスイッチング素子ＳＷ２は、図１６または図１７に示す通りである。第１遮光部ＬＳ１、第２遮光部ＬＳ２、第３遮光部ＬＳ３、及び、第４遮光部ＬＳ４は、発光素子ＬＤ２とスイッチング素子ＳＷ２の半導体層ＳＣとの間に設けられている。　
　このような第９構成例においても、第８構成例と同様に、第１画素ＰＸ１のスイッチング素子ＳＷ、及び、第２画素ＰＸ２のスイッチング素子ＳＷ２において、半導体層ＳＣにおけるリーク電流の発生を抑制することができる。
　以上説明したように、本実施形態によれば、表示品位の低下を抑制することができる表示装置を提供することができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　ＤＳＰ…表示装置　ＰＮＬ…表示パネル　ＬＤ…発光素子
　ＳＵＢ１…第１基板　ＳＵＢ２…第２基板　ＬＣ…液晶層
　ＬＳ１…第１遮光部　ＬＳ２…第２遮光部　ＬＳ３…第３遮光部　ＬＳ４…第４遮光部
　Ｇ…走査線　Ｓ…信号線　ＳＷ…スイッチング素子　ＳＣ…半導体層
　ＰＥ…画素電極

Claims (21)

  1. 　第１画素及び第２画素を備えた第１基板と、
    　第２基板と、
    　前記第１基板と前記第２基板との間に位置し、ポリマーと、液晶分子とを含む液晶層と、
    　発光素子と、を備え、
    　前記第２画素は、前記第１画素に隣接するとともに、前記発光素子と前記第１画素との間に位置し、
    　前記第１基板は、前記第１画素に配置された半導体層を備えたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記第２画素に配置され前記半導体層に隣接する第１遮光部と、を備え、
    　前記第１遮光部は、平面視で前記半導体層と前記発光素子との間に位置し、前記第２画素の中心よりも前記第１画素に近接する側に位置している、表示装置。
  2. 　前記第１画素及び前記第２画素の配列方向に直交する幅に関して、前記第１遮光部の幅は、前記半導体層の幅より大きい、請求項１に記載の表示装置。
  3. 　前記第１基板は、信号線を備え、
    　前記半導体層は、前記信号線に近接した第１端部と、前記第１端部の反対側の第２端部を有し、
    　前記第１遮光部は、前記信号線に近接した第３端部と、前記第３端部の反対側の第４端部を有し、
    　前記第１端部は、前記第３端部より前記信号線から離間し、
    　前記第２端部は、前記第４端部より前記信号線に近接している、請求項１に記載の表示装置。
  4. 　前記第１基板は、透明基板と、第１絶縁膜と、第２絶縁膜と、を備え、
    　前記半導体層は、断面視で前記第１絶縁膜と前記第２絶縁膜との間に位置し、
    　前記第１遮光部は、前記第１絶縁膜及び前記第２絶縁膜を貫通する貫通孔に設けられている、請求項１に記載の表示装置。
  5. 　前記第１基板は、前記スイッチング素子に重畳する第３絶縁膜と、第２遮光部と、を備え、
    　前記第３絶縁膜は、前記半導体層と前記貫通孔との間に側面を備え、
    　前記第２遮光部は、前記側面を覆っている、請求項４に記載の表示装置。
  6. 　前記第１基板は、前記透明基板と前記第１絶縁膜との間に位置する第３遮光部を備え、
    　前記第１遮光部は、前記貫通孔において前記第３遮光部に重畳している、請求項４に記載の表示装置。
  7. 　前記第１基板は、前記透明基板と前記第１絶縁膜との間に位置する走査線を備え、
    　前記第３遮光部は、前記走査線と一体的に形成されている、請求項６に記載の表示装置。
  8. 　前記第１基板は、第４遮光部を備え、
    　前記第４遮光部は、前記貫通孔において、前記第１遮光部と前記第３遮光部との間に位置している、請求項６に記載の表示装置。
  9. 　前記第１遮光部及び前記第２遮光部は、一体的に形成されている、請求項５に記載の表示装置。
  10. 　前記第１基板は、前記第３絶縁膜に重畳する金属配線を備え、
    　前記第１遮光部及び前記第２遮光部は、前記金属配線と一体的に形成されている、請求項９に記載の表示装置。
  11. 　前記第１基板は、前記金属配線と電気的に接続された容量電極を備え、
    　前記容量電極は、前記画素電極の周縁部に重畳する電極部と、前記画素電極の中央部に重畳する開口部と、を備え、
    　前記第１遮光部は、前記開口部に位置している、請求項１０に記載の表示装置。
  12. 　前記第１基板は、前記第３絶縁膜に重畳する金属配線と、前記金属配線と電気的に接続された容量電極と、を備え、
    　前記第１遮光部及び前記第２遮光部は、前記金属配線から離間し、
    　前記容量電極は、前記第２遮光部及び前記金属配線に接触している、請求項９に記載の表示装置。
  13. 　第１基板と、
    　第２基板と、
    　前記第１基板と前記第２基板との間に位置し、ポリマーと、液晶分子とを含む液晶層と、
    　発光素子と、を備え、
    　前記第１基板は、半導体層を備えたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記半導体層に隣接する第１遮光部と、を備え、
    　前記第１遮光部は、平面視で前記半導体層と前記発光素子との間に位置し、
    　前記第１基板は、順に積層された、透明基板と、第１絶縁膜と、第２絶縁膜と、を備え、
    　前記半導体層は、断面視で前記第１絶縁膜と前記第２絶縁膜との間に位置し、
    　前記第１遮光部は、前記第１絶縁膜及び前記第２絶縁膜を貫通する貫通孔に設けられている、表示装置。
  14. 　前記第１基板は、前記スイッチング素子に重畳する第３絶縁膜と、第２遮光部と、を備え、
    　前記第３絶縁膜は、有機絶縁膜であり、前記半導体層と前記貫通孔との間に側面を備え、
    　前記第２遮光部は、前記側面を覆っている、請求項１３に記載の表示装置。
  15. 　前記第１基板は、前記透明基板と前記第１絶縁膜との間に位置する走査線及び第３遮光部を備え、
    　前記走査線は、ゲート電極を有し、
    　前記半導体層は、ゲート電極に重畳し、
    　前記第１遮光部は、前記貫通孔において前記第３遮光部に重畳している、請求項１４に記載の表示装置。
  16. 　前記第３遮光部は、前記走査線と一体的に形成されている、請求項１５に記載の表示装置。
  17. 　前記第１基板は、第４遮光部を備え、
    　前記第４遮光部は、前記貫通孔において、前記第１遮光部と前記第３遮光部との間に位置し、前記第１遮光部及び前記第３遮光部に接触している、請求項１６に記載の表示装置。
  18. 　前記第３遮光部は、前記走査線から離間している、請求項１５に記載の表示装置。
  19. 　前記第１基板は、第４遮光部を備え、
    　前記第４遮光部は、前記貫通孔において、前記第１遮光部と前記第３遮光部との間に位置し、前記第１遮光部及び前記第３遮光部に接触し、
    　前記第１遮光部及び前記第２遮光部は、一体的に形成されている、請求項１８に記載の表示装置。
  20. 　前記第１基板は、前記第３絶縁膜に重畳する金属配線を備え、
    　前記第２遮光部は、前記金属配線と一体的に形成されている、請求項１４に記載の表示装置。
  21. 　前記第１基板は、前記金属配線と電気的に接続された容量電極を備え、
    　前記容量電極は、前記画素電極の周縁部に重畳する電極部と、前記画素電極の中央部に重畳する開口部と、を備え、
    　前記第１遮光部は、前記開口部に位置している、請求項２０に記載の表示装置。
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