WO2020161995A1 - 表示装置 - Google Patents

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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • Embodiments of the present invention relate to a display device.
  • the display device includes pixels in a display area for displaying an image and a drive circuit in a non-display area around the display area.
  • a thin film transistor (TFT) used as a switching element of a pixel needs to have a small leak current.
  • a TFT including an oxide semiconductor can reduce leakage current.
  • it is desirable that the TFT used in the driving circuit has high mobility. Since the TFT formed of LTPS (Low Temperature Poly-Si) has high mobility, it can be used for a driving circuit. As described above, there is known a configuration in which an oxide semiconductor is used for the TFT of the pixel in the display region and LTPS is used for the TFT of the peripheral drive circuit.
  • the purpose of this embodiment is to provide a display device capable of reducing power consumption.
  • a polysilicon semiconductor layer having a display region for displaying an image and a non-display region surrounding the display region, and a first gate electrode located on the polysilicon semiconductor layer are provided.
  • a first thin film transistor located in the non-display region, an oxide semiconductor layer, and a second gate electrode located on the oxide semiconductor layer, and a first thin film transistor located in the display region.
  • a display device in which the second gate insulating film covers the entire oxide semiconductor layer.
  • FIG. 1 is a diagram showing a configuration and an equivalent circuit of the display device of this embodiment.
  • FIG. 2 is a plan view showing the positional relationship of the second thin film transistors.
  • FIG. 3 is a cross-sectional view showing the display device along the line AB shown in FIG.
  • FIG. 4 is a cross-sectional view showing the first thin film transistor in the non-display area and the second thin film transistor in the display area.
  • FIG. 5 is a cross-sectional view showing the first substrate taken along the line CD shown in FIG.
  • FIG. 6 is a cross-sectional view showing a step of forming a contact hole of the first thin film transistor and a contact hole of the second thin film transistor.
  • FIG. 7 is a table showing the results of measuring the film thickness and optical characteristics of each display device.
  • FIG. 8 is a table showing the results of measuring the film thickness and optical characteristics of each display device.
  • the main configuration of this embodiment can be used for a display device.
  • the display device can be used in various devices such as a smartphone, a tablet terminal, a mobile phone terminal, a notebook-type personal computer, an in-vehicle device, and a game device.
  • the present embodiment is a liquid crystal display device, a self-luminous display device such as an organic electroluminescence display device, a micro LED display device, an electronic paper type display device having an electrophoretic element, a MEMS (Micro Electro Mechanical Systems).
  • the present invention can be applied to various display devices such as a display device to which is applied or a display device to which electrochromism is applied. Further, the present invention can be applied to a wearable display device and a display device having an irregular shape.
  • FIG. 1 is a diagram showing a configuration and an equivalent circuit of the display device DSP of this embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the directions parallel to the main surface of the substrate forming the display device DSP
  • the third direction Z corresponds to the thickness direction of the display device DSP.
  • the direction toward the tip of the arrow indicating the third direction Z is referred to as upward (or simply upward), and the direction opposite from the tip of the arrow is referred to as downward (or simply downward).
  • the display device DSP includes a display panel PNL and a wiring board WB mounted on the display panel PNL.
  • the display panel PNL is a liquid crystal display panel, and includes a first substrate SUB1, a second substrate SUB2 facing the first substrate SUB1, a sealing material SE, a liquid crystal layer LC, a source line S, and a gate line G.
  • the first thin film transistor TR1 and the second thin film transistor TR2, the pixel electrode PE, the common electrode CE and the like are provided.
  • the display panel PNL includes a display area DA for displaying an image and a non-display area NDA surrounding the display area DA.
  • the first substrate SUB1 has a mounting portion MA exposed outside the second substrate SUB2.
  • the sealing material SE is located in the non-display area NDA and bonds the first substrate SUB1 and the second substrate SUB2 together.
  • the region where the seal material SE is arranged is shown by a diagonal line rising to the right.
  • the display area DA is located inside surrounded by the seal material SE.
  • the display panel PNL includes a plurality of pixels PX arranged in a matrix in the first direction X and the second direction Y in the display area DA.
  • the first thin film transistor TR1 functions as a switching element of a drive circuit for driving the pixel PX, and is located in the non-display area NDA.
  • the first thin film transistor TR1 includes a semiconductor layer made of low temperature polysilicon (LTPS).
  • the second thin film transistor TR2 functions as a switching element of the pixel PX and is located in the display area DA.
  • the second thin film transistor TR2 includes an oxide semiconductor layer. That is, the display device DSP of the present embodiment has a hybrid structure including both the first thin film transistor TR1 using the LTPS and the second thin film transistor TR2 using the oxide semiconductor layer. The effect of applying the hybrid structure to the display device DSP will be described below.
  • the first thin film transistor TR1 using LTPS having a high carrier mobility is suitable for the drive circuit of the non-display area NDA.
  • an oxide semiconductor has low carrier mobility and thus may be difficult to use in a driver circuit. Therefore, the first thin film transistor TR1 using LTPS is used as the TFT of the drive circuit.
  • the second thin film transistor TR2 using an oxide semiconductor is suitable for the pixel PX in the display area DA.
  • the voltage is held for one frame by the holding capacitor CS formed between the pixel electrode PE and the electrode having the same potential as the common electrode CE.
  • the leak current of the TFT is large, the voltage of the pixel electrode PE changes, and flicker or the like occurs to make it impossible to form a good image. That is, it is desirable that the TFT of the pixel PX has a small leak current.
  • a TFT including an oxide semiconductor can reduce leakage current.
  • the second thin film transistor TR2 including an oxide semiconductor is used as the TFT of the pixel PX.
  • the first thin film transistor TR1 using LTPS is used for the driving circuit
  • the second thin film transistor TR2 using oxide semiconductor is used for the pixel PX. Since such a display device DSP can reduce leakage current by the oxide semiconductor, it is excellent in low frequency driving, and power required for driving the display device DSP can be reduced.
  • the above-mentioned source line S, gate line G, pixel electrode PE, common electrode CE, and liquid crystal layer LC are located in the display area DA.
  • the source line S extends along the second direction Y
  • the gate line G extends along the first direction X.
  • the second thin film transistor TR2 is electrically connected to the gate line G and the source line S.
  • the pixel electrode PE is electrically connected to the second thin film transistor TR2.
  • Each of the pixel electrodes PE faces the common electrode CE and drives the liquid crystal layer LC by an electric field generated between the pixel electrode PE and the common electrode CE.
  • the flexible wiring board WB is mounted on the mounting portion MA. Further, the wiring board WB includes a drive IC chip 2 that drives the display panel PNL. The drive IC chip 2 may be mounted on the mounting portion MA.
  • the display panel PNL of the present embodiment is a transmissive type having a transmissive display function of displaying an image by selectively transmitting light from the back surface side of the first substrate SUB1, light from the front surface side of the second substrate SUB2. It may be either a reflective type having a reflective display function of displaying an image by selectively reflecting light or a semi-transmissive type having a transmissive display function and a reflective display function.
  • the display panel PNL displays a display mode utilizing a lateral electric field along the main surface of the substrate and a vertical electric field along a normal line of the main surface of the substrate. It corresponds to the display mode to be used, the display mode to use the tilt electric field inclined in the oblique direction with respect to the main surface of the substrate, and the display mode to use the lateral electric field, the vertical electric field, and the tilt electric field in appropriate combination. It may have any configuration.
  • the main surface of the substrate here is a surface parallel to the XY plane defined by the first direction X and the second direction Y.
  • FIG. 2 is a plan view showing the positional relationship of the second thin film transistor TR2.
  • the source lines S1 and S2 extend substantially in the second direction Y and are arranged in parallel in the first direction X.
  • the gate lines G11 and G21 overlap each other and extend in the first direction X.
  • the second thin film transistor TR2 is electrically connected to the gate line G21 and the source line S2.
  • the second thin film transistor TR2 includes an oxide semiconductor layer OSC, source/drain electrodes EL21 and EL22, and protective electrodes 101 and 102.
  • the oxide semiconductor layer OSC is arranged so that a part thereof overlaps the source line S2, and the other part extends between the source lines S1 and S2.
  • the oxide semiconductor layer OSC intersects the gate lines G11 and G21 between the source lines S1 and S2. That is, the oxide semiconductor layer OSC overlaps with part of each of the gate lines G11 and G21.
  • the gate line G11 has a light shielding film LS that is wide in the second direction Y.
  • the oxide semiconductor layer OSC overlaps with the light shielding film LS.
  • a region overlapping with the oxide semiconductor layer OSC functions as a second gate electrode GE2 described later.
  • Protective electrode 101 overlaps one end SCA of oxide semiconductor layer OSC.
  • the protective electrode 102 overlaps the source line S2 and the other end SCB of the oxide semiconductor layer OSC.
  • the source/drain electrode EL21 is formed in an island shape and is arranged between the source line S1 and the source line S2.
  • the source/drain electrode EL21 overlaps the protective electrode 101 and the one end portion SCA of the oxide semiconductor layer OSC.
  • the source/drain electrode EL21 is electrically connected to the one end SCA through the through hole CH1.
  • the source/drain electrode EL22 is formed integrally with the source line S2.
  • the source/drain electrode EL22 overlaps the protective electrode 102 and the other end SCB of the oxide semiconductor layer OSC.
  • the source/drain electrode EL22 is electrically connected to the other end SCB through the through hole CH2.
  • FIG. 3 is a cross-sectional view showing the display device DSP taken along the line AB shown in FIG.
  • the illustrated example corresponds to an example in which a display mode using a lateral electric field is applied to the display panel PNL.
  • the display device DSP includes a first optical element OD1, a second optical element OD2, and an illumination device IL in addition to the display panel PNL.
  • the first substrate SUB1 includes the insulating substrate 10, the undercoat layer UC, the first gate insulating film GI1, the first inorganic film IL1, the second inorganic film IL2, the second gate insulating film GI2, the third inorganic film IL3, and the fourth inorganic film.
  • the film IL4 the first organic film 11, the second organic film 12, the capacitive insulating film 13, the oxide semiconductor layer OSC, the protective electrode 102, the source lines S1 and S2, the metal wirings ML1 and ML2, the common electrode CE, the pixel electrode PE,
  • the alignment film AL1 is provided.
  • the insulating substrate 10 is a light transmissive substrate such as a glass substrate or a flexible resin substrate.
  • the undercoat layer UC is located on the insulating substrate 10.
  • the first gate insulating film GI1 is located on the undercoat layer UC.
  • the first inorganic film IL1 is located on the first gate insulating film GI1.
  • the second inorganic film IL2 is located on the first inorganic film IL1.
  • the oxide semiconductor layer OSC is located on the second inorganic film IL2.
  • the protective electrode 102 covers the oxide semiconductor layer OSC.
  • the second gate insulating film GI2 covers the protective electrode 102.
  • the third inorganic film IL3 is located on the second gate insulating film GI2.
  • the fourth inorganic film IL4 is located on the third inorganic film IL3.
  • the source lines S1 and S2 are located on the fourth inorganic film IL4 and covered with the first organic film 11.
  • the metal wirings ML1 and ML2 are located on the first organic film 11 and covered with the second organic film 12.
  • the metal wirings ML1 and ML2 are located directly above the source lines S1 and S2, respectively.
  • the common electrode CE is located on the second organic film 12 and covered with the capacitive insulating film 13.
  • the pixel electrode PE is located on the capacitive insulating film 13 and covered with the alignment film AL1.
  • the common electrode CE and the pixel electrode PE are transparent electrodes formed of a transparent conductive material such as indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the undercoat layer UC, the first gate insulating film GI1, the first inorganic film IL1, the second inorganic film IL2, the second gate insulating film GI2, the third inorganic film IL3, the fourth inorganic film IL4, and the capacitance insulating film 13 are made of silicon.
  • the first organic film 11 and the second organic film 12 are organic insulating films formed of an organic insulating material such as acrylic resin, for example.
  • the second substrate SUB2 includes an insulating substrate 20, a light shielding layer BM, a color filter CF, an overcoat layer OC, an alignment film AL2 and the like.
  • the insulating substrate 20 is a light-transmissive substrate such as a glass substrate or a resin substrate.
  • the light blocking layer BM and the color filter CF are located on the side of the insulating substrate 20 that faces the first substrate SUB1.
  • the area where the light shielding layer BM is not located corresponds to the opening OP of the pixel.
  • the color filter CF is arranged at a position facing the pixel electrode PE, and a part thereof overlaps the light shielding layer BM.
  • the color filter CF has a red color filter CFR, a green color filter CFG, and a blue color filter CFB.
  • the overcoat layer OC covers the color filter CF.
  • the overcoat layer OC is formed of a transparent resin.
  • the alignment film AL2 covers the overcoat layer OC.
  • the alignment films AL1 and AL2 are formed of, for example, a material exhibiting horizontal alignment.
  • the above-described first substrate SUB1 and second substrate SUB2 are arranged so that the alignment films AL1 and AL2 face each other.
  • the first substrate SUB1 and the second substrate SUB2 are adhered by a sealing material with a predetermined cell gap formed.
  • the liquid crystal layer LC is held between the alignment films AL1 and AL2.
  • the liquid crystal layer LC includes liquid crystal molecules LM.
  • the liquid crystal layer LC is made of a positive type (dielectric anisotropy is positive) liquid crystal material or a negative type (dielectric anisotropy is negative) liquid crystal material.
  • the first optical element OD1 including the polarizing plate PL1 is adhered to the insulating substrate 10.
  • the second optical element OD2 including the polarizing plate PL2 is adhered to the insulating substrate 20.
  • the first optical element OD1 and the second optical element OD2 may be provided with a retardation plate, a scattering layer, an antireflection layer, etc., if necessary.
  • the liquid crystal molecules LM are initially in a predetermined direction between the alignment films AL1 and AL2 in an off state where an electric field is not formed between the pixel electrode PE and the common electrode CE. It is oriented. In such an off state, the light emitted from the illumination device IL toward the display panel PNL is absorbed by the first optical element OD1 and the second optical element OD2, resulting in a dark display.
  • the liquid crystal molecules LM are aligned in a direction different from the initial alignment direction by the electric field, and the alignment direction is controlled by the electric field. .. In such an ON state, a part of the light from the illumination device IL is transmitted through the first optical element OD1 and the second optical element OD2, resulting in bright display.
  • FIG. 4 is a cross-sectional view showing the first thin film transistor TR1 in the non-display area NDA and the second thin film transistor TR2 in the display area DA. Both the first thin film transistor TR1 and the second thin film transistor TR2 are top gates.
  • first inorganic film IL1 and the second inorganic film IL2 are combined to form a first inorganic laminated film LF1.
  • third inorganic film IL3 and the fourth inorganic film IL4 are combined to form a second inorganic laminated film LF2.
  • the first thin film transistor TR1 includes a polysilicon semiconductor layer PSC, a first gate electrode GE1 located on the polysilicon semiconductor layer PSC, and electrodes EL11 and EL12.
  • the polysilicon semiconductor layer PSC is located on the undercoat layer UC and is covered with the first gate insulating film GI1.
  • the undercoat layer UC is formed of, for example, two layers of SiO and SiN.
  • the undercoat layer UC prevents impurities contained in the glass of the insulating substrate 10 from contaminating the polysilicon semiconductor layer PSC.
  • the first gate insulating film GI1 is also located between the polysilicon semiconductor layer PSC and the first gate electrode GE1.
  • the first gate insulating film GI1 is formed using, for example, tetraethoxysilane (TEOS).
  • the first gate electrode GE1 is covered with the first inorganic film IL1.
  • the first gate electrode GE1 is formed integrally with the gate line G11 shown in FIG.
  • the electrodes EL11 and EL12 are located on the fourth inorganic film IL4 and are electrically connected to the polysilicon semiconductor layer PSC through the contact holes CH11 and CH12.
  • the contact holes CH11 and CH12 overlap the polysilicon semiconductor layer PSC and penetrate the first gate insulating film GI1, the first inorganic laminated film LF1, the second gate insulating film GI2, and the second inorganic laminated film LF2 to the polysilicon semiconductor layer PSC. doing.
  • the second thin film transistor TR2 includes an oxide semiconductor layer OSC, a second gate electrode GE2 located on the oxide semiconductor layer OSC, and source/drain electrodes EL21 and EL22.
  • the light shielding film LS is located on the first gate insulating film GI1 and is covered with the first inorganic film IL1.
  • the light shielding film LS is located below the oxide semiconductor layer OSC. Therefore, exposure of the oxide semiconductor layer OSC to light from the lighting device can be suppressed, and a photocurrent can be suppressed from flowing to the oxide semiconductor layer OSC.
  • the light shielding film LS is located in the same layer as the first gate electrode GE1 and is made of the same material.
  • TAOS Transparent Amorphous Oxide Semiconductor
  • IGZO Indium Gallium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • ZnON Zinc Oxide Nitride
  • IGO Indium Gallium Oxide
  • the first inorganic film IL1 is in contact with the light shielding film LS and the first gate insulating film GI1.
  • the second inorganic film IL2 is stacked on the first inorganic film IL1 and is in contact with the oxide semiconductor layer OSC.
  • the first inorganic film IL1 is made of, for example, SiN.
  • the second inorganic film IL2 is made of, for example, SiO.
  • the first inorganic film IL1 may be formed of SiON instead of SiN.
  • the film thickness of the first inorganic film IL1 and the second inorganic film IL2 either one may be thicker than the other depending on the purpose.
  • the third inorganic film IL3 is in contact with the second gate electrode GE2 and the second gate insulating film GI2.
  • the fourth inorganic film IL4 is stacked on the third inorganic film IL3.
  • the third inorganic film IL3 is made of, for example, SiN.
  • the fourth inorganic film IL4 is made of, for example, SiO.
  • the lower inorganic film be SiN and the upper inorganic film be SiO.
  • the third inorganic film IL3 may be formed of SiON instead of SiN.
  • the film thickness of the third inorganic film IL3 and the fourth inorganic film IL4 either one may be thicker than the other depending on the purpose.
  • the second gate insulating film GI2 is also located between the oxide semiconductor layer OSC and the second gate electrode GE2. That is, the second gate insulating film GI2 covers the entire oxide semiconductor layer OSC and is also formed in regions other than the contact holes CH1, CH2, CH11, and CH12. The second gate insulating film GI2 is also located in the opening OP, as shown in FIG. The second gate insulating film GI2 is in contact with the second inorganic film IL2, but since it is formed of SiO similarly to the second inorganic film IL2, the second gate insulating film GI2 has the same refractive index and is unlikely to affect thin film interference.
  • the source/drain electrodes EL21, EL22 are located on the fourth inorganic film IL4 and are in contact with the protective electrodes 101, 102 through the contact holes CH1, CH2, respectively.
  • the contact holes CH1 and CH2 overlap the oxide semiconductor layer OSC and penetrate the second gate insulating film GI2 and the second inorganic laminated film LF2 to the protective electrodes 101 and 102.
  • the first organic film 11 covers the electrodes EL11, EL12 and the source/drain electrodes EL21, EL22.
  • the pixel electrode PE is connected to the source/drain electrode EL21 through a contact hole CH3 penetrating the first organic film 11, the second organic film 12, and the capacitive insulating film 13.
  • the second gate insulating film GI2 is uniformly formed not only under the second gate electrode GE2 but also in a region other than the contact hole. Therefore, in implantation of the oxide semiconductor layer OSC, the resistance of the oxide semiconductor layer OSC can be stably reduced.
  • the inorganic film in contact with the oxide semiconductor layer OSC is SiN, hydrogen in the oxide semiconductor layer OSC may be released. Since the second gate insulating film GI2 is in contact with the oxide semiconductor layer OSC and formed of SiO, release of hydrogen from the oxide semiconductor layer OSC can be suppressed. Therefore, deterioration of the characteristics of the oxide semiconductor layer OSC can be suppressed.
  • the total thickness of the first gate insulating film GI1 and the second gate insulating film GI2 is smaller than the total thickness of the first inorganic laminated film LF1 and the second inorganic laminated film LF2.
  • the thickness of the first inorganic laminated film LF1 is larger than that of the first gate electrode GE1 and the thickness of the second inorganic laminated film LF2 is larger than that of the second gate electrode GE2, the insulation properties of the gate line and the gate electrode are secured. it can.
  • FIG. 5 is a cross-sectional view showing the first substrate SUB1 taken along the line CD shown in FIG.
  • the oxide semiconductor layer OSC and the gate line G11 intersect with each other, a capacitance is generated between them.
  • the gate line G21 intersects the source lines S1 and S2, capacitance is generated between the gate line G21 and the source line S1 and between the gate line G21 and the source line S2. If these capacities are large, there is a risk that the power for driving the pixels will increase.
  • the thickness T1 of the first inorganic laminated film LF1 is set to 300 nm or more in order to reduce the capacitance between the oxide semiconductor layer OSC and the gate line G11. Further, in order to reduce the capacitance between the gate line G21 and the source line S1 and between the gate line G21 and the source line S2, the film thickness T2 of the second inorganic laminated film LF2 is set to 400 nm or more. By reducing the capacity, the original power reduction effect of the hybrid structure can be obtained.
  • FIG. 6 is a cross-sectional view showing a step of forming the contact holes CH11, CH12 of the first thin film transistor TR1 and the contact holes CH1, CH2 of the second thin film transistor TR2.
  • Contact holes CH1, CH2, CH11, CH12 are formed in the same process by dry etching. Dry etching is performed using a CF-based (CF4) or CHF-based (CHF3) gas. At the time of dry etching, the oxide semiconductor layer OSC is protected by the protective electrodes 101 and 102 and is not removed.
  • the contact holes CH11 and CH12 penetrate the first gate insulating film GI1, the first inorganic laminated film LF1, the second gate insulating film GI2, and the second inorganic laminated film LF2, and the contact holes CH1 and CH2 are the second It penetrates through the gate insulating film GI2 and the second inorganic laminated film LF2. Therefore, the contact holes CH11 and CH12 are cut deeper than the contact holes CH1 and CH2 by the film thickness of the first gate insulating film GI1 and the first inorganic laminated film LF1.
  • the contact holes CH1, CH2 may be overcut while the contact holes CH11, CH12 are cut.
  • the contact holes CH1 and CH2 are excessively cut, the source/drain electrodes are not able to follow the shapes of the contact holes CH1 and CH2 and are broken, or the source/drain electrodes are formed according to the sizes of the contact holes CH1 and CH2. Since it is necessary, the aperture ratio of the pixel may decrease. In addition, the strength of the lighting device must be increased as the aperture ratio decreases, which may increase power consumption.
  • the film thickness T1 of the first inorganic laminated film LF1 is set to the second inorganic laminated film. It is formed thinner than the film thickness T2 of LF2. More specifically, the film thickness of the first inorganic laminated film LF1 is 500 nm or less. Furthermore, in order to secure the processability of the contact holes CH11 and CH12, the total thickness of the first gate insulating film GI1, the first inorganic laminated film LF1, the second gate insulating film GI2, and the second inorganic laminated film LF2 is It is 1100 nm or less.
  • the etching rate of the first inorganic laminated film LF1 is higher.
  • SiN has a faster etching rate than SiO. Therefore, it is desirable that the first inorganic laminated film LF1 satisfy the relationship that the film thickness of SiN is larger than the film thickness of SiO.
  • the film thickness T11 of the first inorganic film IL1 is formed larger than the film thickness T12 of the second inorganic film IL2. .. Therefore, excessive etching of the contact holes CH1 and CH2 can be suppressed. Therefore, it is possible to suppress disconnection of the source/drain electrodes, decrease in pixel aperture ratio, and increase in power consumption.
  • FIG. 7 is a table showing the results of measuring the film thickness and optical characteristics of each display device.
  • the second gate insulating film GI2 and the second inorganic laminated film LF2 are not formed.
  • the film thickness condition of the second embodiment satisfies the film thickness of the first inorganic laminated film LF1 of 300 nm or more and the film thickness of the second inorganic laminated film LF2 of 400 nm or more.
  • the film thickness of the first inorganic laminated film LF1 which is the film thickness condition of the third embodiment is 500 nm or less, the first gate insulating film GI1, the first inorganic laminated film LF1, the second gate insulating film GI2, The total thickness of the second inorganic laminated film LF2 satisfies 1100 nm or less.
  • the transmittance Y is lower than in LTPS, and the values of chromaticity x and y are also changed.
  • the film thickness conditions of the second embodiment and the third embodiment may not be satisfied.
  • x is preferably 0.006 or less and y is preferably 0.01 or less.
  • Case1, Case3, Case5, Case6, Case7 satisfy this.
  • Case 1 has a better 4 ⁇ than Case 6, but has a drawback that it is difficult to use because x of the optical type is 0.003 smaller than LTPS.
  • Case 5 and Case 7 are inferior to Case 6 in both Type and 4 ⁇ . Therefore, Case3 and Case6 are optimal from the viewpoint of optical type and optical 4 ⁇ .
  • the transmittance can be improved over LTPS while maintaining the chromaticity close to LTPS.
  • the number of laminated insulating films having different refractive indexes is larger than that in the case of only LTPS. Therefore, the thin film interference may reduce the transmittance, which may increase the power consumption of the lighting device.
  • optical interference is optimized and optical characteristics are improved by changing the total thickness of the first inorganic laminated film LF1, the total thickness of the second inorganic laminated film LF2, and the film thickness ratio of SiN and SiO. be able to.
  • the first inorganic film IL1 has a thickness of 275 nm
  • the second inorganic film IL2 has a thickness of 225 nm
  • the thickness of the first inorganic film IL1 is thicker than that of the second inorganic film IL2.
  • the total thickness of the first inorganic laminated film LF1 is 500 nm
  • the film thickness ratio of SiO and SiN is 9:11. That is, SiN has a film thickness of about 1.2 times that of SiO.
  • the third inorganic film IL3 has a thickness of 150 nm
  • the fourth inorganic film IL4 has a thickness of 250 nm
  • the film thickness of the third inorganic film IL3 is thinner than the film thickness of the fourth inorganic film IL4.
  • the total thickness of the second inorganic laminated film LF2 is 400 nm
  • the film thickness ratio of SiO and SiN is 5:3. That is, SiN is 0.6 times as large as SiO.
  • the first inorganic film IL1 has a thickness of 150 nm
  • the second inorganic film IL2 has a thickness of 250 nm
  • the thickness of the first inorganic film IL1 is smaller than that of the second inorganic film IL2.
  • the total thickness of the first inorganic laminated film LF1 is 400 nm
  • the film thickness ratio of SiO and SiN is 5:3. That is, SiN has a film thickness 0.6 times that of SiO.
  • the film thickness of the second inorganic laminated film LF2 and the film thickness ratio of SiO and SiN are the same as in Case 3.
  • the optical interference may be further optimized by changing SiN to SiON.
  • FIG. 8 is a table showing the results of measuring the film thickness and optical characteristics of each display device.
  • Base Case Case 2, Case 3, Case 4, and Case 6 are preferable.
  • the chromaticity deviation amount ⁇ xy is large.
  • Case2, Case3, Case4, and Case6, Case4 is optimal from the viewpoint of optical type and optical 4 ⁇ .
  • the first inorganic film IL1 is 420 nm
  • the second inorganic film IL2 is 100 nm
  • the film thickness of the first inorganic film IL1 is thicker than the film thickness of the second inorganic film IL2.
  • the total thickness of the first inorganic laminated film LF1 is 520 nm, and the film thickness ratio of SiO and SiN is 5:21. That is, SiN has a film thickness 4.2 times that of SiO.
  • the third inorganic film IL3 has a thickness of 280 nm
  • the fourth inorganic film IL4 has a thickness of 120 nm
  • the film thickness of the third inorganic film IL3 is thicker than the film thickness of the fourth inorganic film IL4.
  • the total thickness of the second inorganic laminated film LF2 is 400 nm
  • the film thickness ratio of SiO and SiN is 3:7. That is, SiN is about 2.3 times as much as SiO.
  • the display device capable of reducing the power consumption.

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Abstract

本実施形態に係る表示装置は、画像を表示する表示領域と、前記表示領域を囲む非表示領域と、を有し、ポリシリコン半導体層と、前記ポリシリコン半導体層の上に位置する第１ゲート電極と、を有し、前記非表示領域に位置する第１薄膜トランジスタと、酸化物半導体層と、前記酸化物半導体層の上に位置する第２ゲート電極と、を有し、前記表示領域に位置する第２薄膜トランジスタと、前記ポリシリコン半導体層と前記第１ゲート電極との間に位置する第１ゲート絶縁膜と、前記酸化物半導体層と前記第２ゲート電極との間に位置する第２ゲート絶縁膜と、を備え、前記第２ゲート絶縁膜は、前記酸化物半導体層全体を覆っている。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　表示装置は、画像を表示する表示領域において画素を備え、表示領域の周辺の非表示領域において駆動回路を備えている。画素のスイッチング素子として用いられる薄膜トランジスタ（ＴＦＴ）は、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることができる。一方、駆動回路に用いられるＴＦＴは、移動度が大きいことが望ましい。ＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ－Ｓｉ）で形成したＴＦＴは移動度が大きいため、駆動回路に用いることができる。このように、表示領域における画素のＴＦＴに酸化物半導体を用い、周辺駆動回路のＴＦＴにＬＴＰＳを用いる構成が知られている。
特開２０１７－２０８４７３号公報 特開２０１８－４９９１９号公報
　本実施形態の目的は、消費電力を小さくすることが可能な表示装置を提供することにある。
　本実施形態によれば、画像を表示する表示領域と、前記表示領域を囲む非表示領域と、を有し、ポリシリコン半導体層と、前記ポリシリコン半導体層の上に位置する第１ゲート電極と、を有し、前記非表示領域に位置する第１薄膜トランジスタと、酸化物半導体層と、前記酸化物半導体層の上に位置する第２ゲート電極と、を有し、前記表示領域に位置する第２薄膜トランジスタと、前記ポリシリコン半導体層と前記第１ゲート電極との間に位置する第１ゲート絶縁膜と、前記酸化物半導体層と前記第２ゲート電極との間に位置する第２ゲート絶縁膜と、を備え、前記第２ゲート絶縁膜は、前記酸化物半導体層全体を覆っている、表示装置が提供される。
図１は、本実施形態の表示装置の構成及び等価回路を示す図である。 図２は、第２薄膜トランジスタの位置関係を示す平面図である。 図３は、図２に示したＡ－Ｂ線における表示装置を示す断面図である。 図４は、非表示領域の第１薄膜トランジスタと、表示領域の第２薄膜トランジスタを示す断面図である。 図５は、図２に示したＣ－Ｄ線における第１基板を示す断面図である。 図６は、第１薄膜トランジスタのコンタクトホール及び第２薄膜トランジスタのコンタクトホールを形成する工程を示す断面図である。 図７は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。 図８は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　本実施形態の主要な構成は、表示装置に用いることができる。この表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、ノートブックタイプのパーソナルコンピュータ、車載機器、ゲーム機器等の種々の装置に用いることができる。また、本実施形態は、液晶表示装置、有機エレクトロルミネッセンス表示装置等の自発光型の表示装置、マイクロＬＥＤ表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置など、種々の表示装置に適用可能である。また、ウェアラブルの表示装置や異形状の表示装置にも適用可能である。
　［第１実施形態］　
　図１は、本実施形態の表示装置ＤＳＰの構成及び等価回路を示す図である。　
　一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。
　表示装置ＤＳＰは、表示パネルＰＮＬと、表示パネルＰＮＬに実装された配線基板ＷＢと、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第１基板ＳＵＢ１と対向する第２基板ＳＵＢ２と、シール材ＳＥと、液晶層ＬＣと、ソース線Ｓと、ゲート線Ｇと、第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２と、画素電極ＰＥと、共通電極ＣＥなどを備えている。また、表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡを囲む非表示領域ＮＤＡと、を備えている。
　第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも外側に露出した実装部ＭＡを有している。シール材ＳＥは、非表示領域ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着している。図１において、シール材ＳＥが配置された領域は右上がり斜線で示されている。表示領域ＤＡは、シール材ＳＥによって囲まれた内側に位置している。表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。
　第１薄膜トランジスタＴＲ１は、画素ＰＸを駆動するための駆動回路のスイッチング素子として機能し、非表示領域ＮＤＡに位置している。第１薄膜トランジスタＴＲ１は、低温ポリシリコン（ＬＴＰＳ）を用いた半導体層を備えている。一方、第２薄膜トランジスタＴＲ２は、画素ＰＸのスイッチング素子として機能し、表示領域ＤＡに位置している。第２薄膜トランジスタＴＲ２は、酸化物半導体層を備えている。すなわち、本実施形態の表示装置ＤＳＰは、ＬＴＰＳを用いた第１薄膜トランジスタＴＲ１と、酸化物半導体層を用いた第２薄膜トランジスタＴＲ２の両者によるハイブリッド構造を有している。以下にハイブリット構造が表示装置ＤＳＰに適用される効果を述べる。
　非表示領域ＮＤＡの駆動回路には、キャリアの移動度が大きいＬＴＰＳを用いた第１薄膜トランジスタＴＲ１が適している。一方、酸化物半導体はキャリアの移動度が小さいため、駆動回路に用いるのは難しい場合がある。よって、ＬＴＰＳを用いた第１薄膜トランジスタＴＲ１が駆動回路のＴＦＴとして用いられる。
　表示領域ＤＡの画素ＰＸには、酸化物半導体を用いた第２薄膜トランジスタＴＲ２が適している。画素電極ＰＥに映像信号が書き込まれると、画素電極ＰＥ及び共通電極ＣＥと同電位の電極間に形成される保持容量ＣＳによって、１フレームの間、電圧が保持される。この時、ＴＦＴのリーク電流が大きいと、画素電極ＰＥの電圧が変化し、フリッカ等が発生して良好な画像を形成できなくなる。すなわち、画素ＰＸのＴＦＴは、リーク電流が小さいことが望ましい。酸化物半導体によるＴＦＴは、リーク電流を小さくすることができる。一方、ＬＴＰＳはリーク電流が大きいため、画素ＰＸのＴＦＴとして使用する場合には、２個のＬＴＰＳを直列にして使用しなければならない場合がある。よって、酸化物半導体を用いた第２薄膜トランジスタＴＲ２が画素ＰＸのＴＦＴとして用いられる。以上より、ＬＴＰＳを用いた第１薄膜トランジスタＴＲ１が駆動回路に使用され、酸化物半導体を用いた第２薄膜トランジスタＴＲ２が画素ＰＸに使用されている。このような表示装置ＤＳＰは、酸化物半導体によってリーク電流を小さくすることができるため、低周波駆動に優れており、表示装置ＤＳＰの駆動に必要な電力を削減することができる。
　上記したソース線Ｓ、ゲート線Ｇ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣは、表示領域ＤＡに位置している。ソース線Ｓは第２方向Ｙに沿って延出し、ゲート線Ｇは第１方向Ｘに沿って延出している。第２薄膜トランジスタＴＲ２は、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。画素電極ＰＥは、第２薄膜トランジスタＴＲ２と電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。
　フレキシブルな配線基板ＷＢは、実装部ＭＡに実装されている。また、配線基板ＷＢは、表示パネルＰＮＬを駆動する駆動ＩＣチップ２を備えている。なお、駆動ＩＣチップ２は、実装部ＭＡに実装されても良い。
　本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
　また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面と平行な面である。
　図２は、第２薄膜トランジスタＴＲ２の位置関係を示す平面図である。　
　ソース線Ｓ１及びＳ２は、概ね第２方向Ｙに延出し、第１方向Ｘに並列している。ゲート線Ｇ１１及びＧ２１は、互いに重なり、第１方向Ｘに延出している。第２薄膜トランジスタＴＲ２は、ゲート線Ｇ２１及びソース線Ｓ２と電気的に接続されている。第２薄膜トランジスタＴＲ２は、酸化物半導体層ＯＳＣと、ソース・ドレイン電極ＥＬ２１、ＥＬ２２と、保護電極１０１、１０２などを備えている。
　酸化物半導体層ＯＳＣは、その一部分がソース線Ｓ２と重なるように配置され、他の部分がソース線Ｓ１とＳ２との間に延出している。酸化物半導体層ＯＳＣは、ソース線Ｓ１とＳ２との間においてゲート線Ｇ１１及びＧ２１と交差している。すなわち、酸化物半導体層ＯＳＣは、ゲート線Ｇ１１及びＧ２１のそれぞれの一部と重なっている。ゲート線Ｇ１１は、第２方向Ｙに幅広になった遮光膜ＬＳを有している。酸化物半導体層ＯＳＣは、遮光膜ＬＳと重なっている。また、ゲート線Ｇ２１において、酸化物半導体層ＯＳＣと重畳する領域が後述する第２ゲート電極ＧＥ２として機能する。
　保護電極１０１は、酸化物半導体層ＯＳＣの一端部ＳＣＡに重なっている。保護電極１０２は、ソース線Ｓ２に重なり、酸化物半導体層ＯＳＣの他端部ＳＣＢに重なっている。ソース・ドレイン電極ＥＬ２１は、島状に形成され、ソース線Ｓ１とソース線Ｓ２との間に配置されている。ソース・ドレイン電極ＥＬ２１は、保護電極１０１と、酸化物半導体層ＯＳＣの一端部ＳＣＡと重なっている。ソース・ドレイン電極ＥＬ２１は、貫通孔ＣＨ１を通じて一端部ＳＣＡと電気的に接続されている。ソース・ドレイン電極ＥＬ２２は、ソース線Ｓ２と一体的に形成されている。ソース・ドレイン電極ＥＬ２２は、保護電極１０２と、酸化物半導体層ＯＳＣの他端部ＳＣＢと重なっている。ソース・ドレイン電極ＥＬ２２は、貫通孔ＣＨ２を通じて他端部ＳＣＢと電気的に接続されている。
　図３は、図２に示したＡ－Ｂ線における表示装置ＤＳＰを示す断面図である。　
　図示した例は、表示パネルＰＮＬに横電界を利用する表示モードが適用された例に相当する。表示装置ＤＳＰは、表示パネルＰＮＬに加えて、第１光学素子ＯＤ１、第２光学素子ＯＤ２、照明装置ＩＬを備えている。
　第１基板ＳＵＢ１は、絶縁基板１０、アンダーコート層ＵＣ、第１ゲート絶縁膜ＧＩ１、第１無機膜ＩＬ１、第２無機膜ＩＬ２、第２ゲート絶縁膜ＧＩ２、第３無機膜ＩＬ３、第４無機膜ＩＬ４、第１有機膜１１、第２有機膜１２、容量絶縁膜１３、酸化物半導体層ＯＳＣ、保護電極１０２、ソース線Ｓ１及びＳ２、金属配線ＭＬ１及びＭＬ２、共通電極ＣＥ、画素電極ＰＥ、配向膜ＡＬ１を備えている。
　絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。アンダーコート層ＵＣは、絶縁基板１０の上に位置している。第１ゲート絶縁膜ＧＩ１は、アンダーコート層ＵＣの上に位置している。第１無機膜ＩＬ１は、第１ゲート絶縁膜ＧＩ１の上に位置している。第２無機膜ＩＬ２は、第１無機膜ＩＬ１の上に位置している。酸化物半導体層ＯＳＣは、第２無機膜ＩＬ２の上に位置している。保護電極１０２は、酸化物半導体層ＯＳＣを覆っている。第２ゲート絶縁膜ＧＩ２は、保護電極１０２の上を覆っている。第３無機膜ＩＬ３は、第２ゲート絶縁膜ＧＩ２の上に位置している。第４無機膜ＩＬ４は、第３無機膜ＩＬ３の上に位置している。ソース線Ｓ１及びＳ２は、第４無機膜ＩＬ４の上に位置し、第１有機膜１１によって覆われている。金属配線ＭＬ１及びＭＬ２は、第１有機膜１１の上に位置し、第２有機膜１２によって覆われている。金属配線ＭＬ１及びＭＬ２は、それぞれソース線Ｓ１及びＳ２の直上に位置している。共通電極ＣＥは、第２有機膜１２の上に位置し、容量絶縁膜１３によって覆われている。画素電極ＰＥは、容量絶縁膜１３の上に位置し、配向膜ＡＬ１によって覆われている。共通電極ＣＥ及び画素電極ＰＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。
　アンダーコート層ＵＣ、第１ゲート絶縁膜ＧＩ１、第１無機膜ＩＬ１、第２無機膜ＩＬ２、第２ゲート絶縁膜ＧＩ２、第３無機膜ＩＬ３、第４無機膜ＩＬ４、容量絶縁膜１３は、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機絶縁材料によって形成された無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。第１有機膜１１、第２有機膜１２は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁膜である。
　第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。表示領域ＤＡにおいて、遮光層ＢＭが位置しない領域が画素の開口部ＯＰに相当する。カラーフィルタＣＦは、画素電極ＰＥと対向する位置に配置され、その一部が遮光層ＢＭに重なっている。カラーフィルタＣＦは、赤色のカラーフィルタＣＦＲ、緑色のカラーフィルタＣＦＧ、青色のカラーフィルタＣＦＢを有している。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
　上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって接着されている。液晶層ＬＣは、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
　偏光板ＰＬ１を含む第１光学素子ＯＤ１は、絶縁基板１０に接着されている。偏光板ＰＬ２を含む第２光学素子ＯＤ２は、絶縁基板２０に接着されている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、必要に応じて位相差板、散乱層、反射防止層などを備えていてもよい。
　このような表示パネルＰＮＬにおいては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及び配向膜ＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された光は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの光の一部は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２を透過し、明表示となる。
　図４は、非表示領域ＮＤＡの第１薄膜トランジスタＴＲ１と、表示領域ＤＡの第２薄膜トランジスタＴＲ２を示す断面図である。第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２は何れもトップゲートである。
　ここで、第１無機膜ＩＬ１と第２無機膜ＩＬ２を合わせて第１無機積層膜ＬＦ１とする。また、第３無機膜ＩＬ３と第４無機膜ＩＬ４を合わせて第２無機積層膜ＬＦ２とする。
　まず、非表示領域ＮＤＡに着目して第１薄膜トランジスタＴＲ１の構成について説明する。第１薄膜トランジスタＴＲ１は、ポリシリコン半導体層ＰＳＣと、ポリシリコン半導体層ＰＳＣの上に位置する第１ゲート電極ＧＥ１と、電極ＥＬ１１、ＥＬ１２と、を有している。ポリシリコン半導体層ＰＳＣは、アンダーコート層ＵＣの上に位置し、第１ゲート絶縁膜ＧＩ１によって覆われている。アンダーコート層ＵＣは、例えば、ＳｉＯとＳｉＮの２層から形成されている。アンダーコート層ＵＣは、絶縁基板１０のガラスに含まれる不純物がポリシリコン半導体層ＰＳＣを汚染することを防止する。第１ゲート絶縁膜ＧＩ１は、ポリシリコン半導体層ＰＳＣと第１ゲート電極ＧＥ１との間にも位置している。第１ゲート絶縁膜ＧＩ１は、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いて形成されている。第１ゲート電極ＧＥ１は、第１無機膜ＩＬ１によって覆われている。第１ゲート電極ＧＥ１は、図２に示したゲート線Ｇ１１と一体的に形成されている。電極ＥＬ１１、ＥＬ１２は、第４無機膜ＩＬ４の上に位置し、コンタクトホールＣＨ１１、ＣＨ１２を介してポリシリコン半導体層ＰＳＣと電気的に接続されている。コンタクトホールＣＨ１１、ＣＨ１２は、ポリシリコン半導体層ＰＳＣに重なり、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２をポリシリコン半導体層ＰＳＣまで貫通している。
　次に、表示領域ＤＡに着目して第２薄膜トランジスタＴＲ２の構成について説明する。第２薄膜トランジスタＴＲ２は、酸化物半導体層ＯＳＣと、酸化物半導体層ＯＳＣの上に位置する第２ゲート電極ＧＥ２と、ソース・ドレイン電極ＥＬ２１、ＥＬ２２と、を有している。遮光膜ＬＳは、第１ゲート絶縁膜ＧＩ１の上に位置し、第１無機膜ＩＬ１によって覆われている。遮光膜ＬＳは、酸化物半導体層ＯＳＣの下に位置している。そのため、酸化物半導体層ＯＳＣが照明装置からの光に晒されるのを抑制し、酸化物半導体層ＯＳＣに光電流が流れるのを抑制することができる。また、遮光膜ＬＳは、第１ゲート電極ＧＥ１と同層に位置し、同一材料によって形成されている。
　酸化物半導体層ＯＳＣとしては、例えば、ＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。ＴＡＯＳとしては、ＩＧＺＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｏｘｉｄｅ）等やこれらの組み合わせが用いられる。
　第１無機膜ＩＬ１は、遮光膜ＬＳ及び第１ゲート絶縁膜ＧＩ１に接している。第２無機膜ＩＬ２は、第１無機膜ＩＬ１に積層され、酸化物半導体層ＯＳＣに接している。第１無機膜ＩＬ１は、例えば、ＳｉＮによって形成されている。第２無機膜ＩＬ２は、例えば、ＳｉＯによって形成されている。第１無機積層膜ＬＦ１は、酸化物半導体層ＯＳＣのチャネル部の水素吸着によるＴＦＴ閾値マイナスシフトを回避するため、下の無機膜をＳｉＮ、上の無機膜をＳｉＯとすることが望ましい。また、薄膜干渉の観点から、第１無機膜ＩＬ１は、ＳｉＮの代わりに、ＳｉＯＮによって形成されていても良い。第１無機膜ＩＬ１及び第２無機膜ＩＬ２の膜厚は、目的に応じて、どちらか一方がもう一方より厚くても良い。
　第３無機膜ＩＬ３は、第２ゲート電極ＧＥ２及び第２ゲート絶縁膜ＧＩ２に接している。第４無機膜ＩＬ４は、第３無機膜ＩＬ３に積層されている。第３無機膜ＩＬ３は、例えば、ＳｉＮによって形成されている。第４無機膜ＩＬ４は、例えば、ＳｉＯによって形成されている。第２無機積層膜ＬＦ２は、酸化物半導体層ＯＳＣのチャネル部以外の低抵抗化のため、下の無機膜をＳｉＮ、上の無機膜をＳｉＯとすることが望ましい。また、薄膜干渉の観点から、第３無機膜ＩＬ３は、ＳｉＮの代わりに、ＳｉＯＮによって形成されていても良い。第３無機膜ＩＬ３及び第４無機膜ＩＬ４の膜厚は、目的に応じて、どちらか一方がもう一方より厚くても良い。
　第２ゲート絶縁膜ＧＩ２は、酸化物半導体層ＯＳＣと第２ゲート電極ＧＥ２との間にも位置している。すなわち、第２ゲート絶縁膜ＧＩ２は、酸化物半導体層ＯＳＣ全体を覆っており、コンタクトホールＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２以外の領域にも形成されている。第２ゲート絶縁膜ＧＩ２は、図３に示すように、開口部ＯＰにも位置している。第２ゲート絶縁膜ＧＩ２は、第２無機膜ＩＬ２に接しているが、第２無機膜ＩＬ２と同様にＳｉＯによって形成されるため、互いに屈折率が等しく薄膜干渉に影響しにくい。
　ソース・ドレイン電極ＥＬ２１、ＥＬ２２は、第４無機膜ＩＬ４の上に位置し、コンタクトホールＣＨ１、ＣＨ２を通じてそれぞれ保護電極１０１、１０２に接している。コンタクトホールＣＨ１、ＣＨ２は、酸化物半導体層ＯＳＣに重なり、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２を保護電極１０１、１０２まで貫通している。
　第１有機膜１１は、電極ＥＬ１１、ＥＬ１２、ソース・ドレイン電極ＥＬ２１、ＥＬ２２を覆っている。画素電極ＰＥは、第１有機膜１１、第２有機膜１２、容量絶縁膜１３を貫通するコンタクトホールＣＨ３を通じてソース・ドレイン電極ＥＬ２１に接続されている。
　本実施形態によれば、第２ゲート絶縁膜ＧＩ２は、第２ゲート電極ＧＥ２の下だけではなく、コンタクトホール以外の領域に一様に形成されている。そのため、酸化物半導体層ＯＳＣのインプランテーションにおいて、酸化物半導体層ＯＳＣを安定的に低抵抗化することができる。また、酸化物半導体層ＯＳＣに接する無機膜がＳｉＮである場合、酸化物半導体層ＯＳＣの水素を放出する恐れがある。第２ゲート絶縁膜ＧＩ２は、酸化物半導体層ＯＳＣに接し、ＳｉＯで形成されているため、酸化物半導体層ＯＳＣの水素の放出を抑制することができる。よって、酸化物半導体層ＯＳＣの特性の劣化を抑制することができる。第２無機膜ＩＬ２についても、酸化物半導体層ＯＳＣに接し、ＳｉＯで形成されているため同様である。
　なお、このとき、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２の膜厚の総和は、第１無機積層膜ＬＦ１及び第２無機積層膜ＬＦ２の膜厚の総和より小さいという関係が成り立っている。また、第１ゲート電極ＧＥ１より第１無機積層膜ＬＦ１の膜厚が大きく、第２ゲート電極ＧＥ２より第２無機積層膜ＬＦ２の膜厚が大きいことで、ゲート線及びゲート電極の絶縁性を確保できる。
　［第２実施形態］　
　図５は、図２に示したＣ－Ｄ線における第１基板ＳＵＢ１を示す断面図である。　
　図２に示したように、酸化物半導体層ＯＳＣ及びゲート線Ｇ１１は、交差しているため、両者の間に容量が発生する。また、ゲート線Ｇ２１は、ソース線Ｓ１及びＳ２と交差しているため、ゲート線Ｇ２１とソース線Ｓ１との間、ゲート線Ｇ２１とソース線Ｓ２との間に容量が発生する。これらの容量が大きいと、画素駆動のための電力が増加してしまう恐れがある。
　第２実施形態においては、酸化物半導体層ＯＳＣとゲート線Ｇ１１との間の容量を低減するために、第１無機積層膜ＬＦ１の膜厚Ｔ１を３００ｎｍ以上とする。また、ゲート線Ｇ２１とソース線Ｓ１との間、ゲート線Ｇ２１とソース線Ｓ２との間の容量を低減するために、第２無機積層膜ＬＦ２の膜厚Ｔ２を４００ｎｍ以上とする。容量を低減することで、ハイブリッド構造本来の電力削減効果を得ることができる。
　［第３実施形態］　
　図６は、第１薄膜トランジスタＴＲ１のコンタクトホールＣＨ１１、ＣＨ１２及び第２薄膜トランジスタＴＲ２のコンタクトホールＣＨ１、ＣＨ２を形成する工程を示す断面図である。
　コンタクトホールＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２はドライエッチングによって同一工程で形成される。ドライエッチングは、ＣＦ系（ＣＦ４）、あるいは、ＣＨＦ系（ＣＨＦ３）のガスを用いて行われる。ドライエッチングの際に、酸化物半導体層ＯＳＣは、保護電極１０１、１０２によって保護されているので削られない。コンタクトホールＣＨ１１、ＣＨ１２は、第１ゲート絶縁膜ＧＩ１と、第１無機積層膜ＬＦ１と、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２を貫通し、コンタクトホールＣＨ１、ＣＨ２は、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２を貫通している。そのため、コンタクトホールＣＨ１１、ＣＨ１２は、コンタクトホールＣＨ１、ＣＨ２に対して、第１ゲート絶縁膜ＧＩ１と第１無機積層膜ＬＦ１の膜厚分だけ深く削られる。
　コンタクトホールＣＨ１１、ＣＨ１２とコンタクトホールＣＨ１、ＣＨ２との間の深さの差により、コンタクトホールＣＨ１１、ＣＨ１２を削る間にコンタクトホールＣＨ１、ＣＨ２が削られすぎてしまう恐れがある。コンタクトホールＣＨ１、ＣＨ２が削られすぎることにより、ソース・ドレイン電極がコンタクトホールＣＨ１、ＣＨ２の形状に追従できずに断線したり、コンタクトホールＣＨ１、ＣＨ２のサイズに合わせたソース・ドレイン電極を形成しなければならないため、画素の開口率が低下してしまう恐れがある。また、開口率の低下に伴って照明装置の強度を強くしなければならず、消費電力が増加する場合がある。
　第３実施形態によれば、コンタクトホールＣＨ１１、ＣＨ１２の深さと、コンタクトホールＣＨ１、ＣＨ２の深さの差分を減少させるために、第１無機積層膜ＬＦ１の膜厚Ｔ１が、第２無機積層膜ＬＦ２の膜厚Ｔ２より薄く形成されている。より具体的には、第１無機積層膜ＬＦ１の膜厚は、５００ｎｍ以下である。さらに、コンタクトホールＣＨ１１、ＣＨ１２の加工しやすさを確保するため、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２の膜厚の総和は、１１００ｎｍ以下である。
　また、第１無機積層膜ＬＦ１のエッチング速度がより速いことが望ましい。フッ素系ドライエッチングではＳｉＯよりもＳｉＮの方がエッチング速度が早い。そのため、第１無機積層膜ＬＦ１において、ＳｉＮの膜厚がＳｉＯの膜厚より大きい関係を満たすものが望ましい。本実施形態では、第１無機膜ＩＬ１はＳｉＮであり、第２無機膜ＩＬ２はＳｉＯであるため、第１無機膜ＩＬ１の膜厚Ｔ１１が第２無機膜ＩＬ２の膜厚Ｔ１２より大きく形成される。よって、コンタクトホールＣＨ１、ＣＨ２の過剰なエッチングを抑制することができる。したがって、ソース・ドレイン電極の断線や画素開口率の低下、消費電力の増加を抑制することができる。
　［第４実施形態］　
　図７は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。　
　まず、ＬＴＰＳを用いたＴＦＴのみが表示装置に用いられる場合、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２は形成されない。Ｂａｓｅ　Ｃａｓｅは、第２実施形態の膜厚条件である第１無機積層膜ＬＦ１の膜厚が３００ｎｍ以上、第２無機積層膜ＬＦ２の膜厚が４００ｎｍ以上を満たしている。さらに、Ｂａｓｅ　Ｃａｓｅは、第３実施形態の膜厚条件である第１無機積層膜ＬＦ１の膜厚が５００ｎｍ以下、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２の膜厚の総和が１１００ｎｍ以下を満たしている。しかし、Ｂａｓｅ　Ｃａｓｅは、ＬＴＰＳに比べて透過率Ｙが下がり、色度ｘ、ｙの値も変化している。なお、図７に示す第４実施形態においては、第２実施形態及び第３実施形態の膜厚条件を満たしていなくても良い。
　図７においては、光学４σは、ｘが０．００６以下であることが望ましく、ｙが０．０１以下であることが望ましい。Ｃａｓｅ１、Ｃａｓｅ３、Ｃａｓｅ５、Ｃａｓｅ６、Ｃａｓｅ７がこれを満たしている。Ｃａｓｅ１は、Ｃａｓｅ６と比べて４σが良好であるが、光学ＴｙｐのｘがＬＴＰＳより０．００３小さいため使いづらいという難点がある。Ｃａｓｅ５及びＣａｓｅ７は、Ｃａｓｅ６よりＴｙｐ、４σとも劣っている。よって、Ｃａｓｅ３、Ｃａｓｅ６が光学ｔｙｐと光学４σの観点から最適である。
　Ｃａｓｅ３、６のように膜厚を選べば、ＬＴＰＳに近い色度を保ったまま、ＬＴＰＳよりも透過率を向上することができる。ＬＴＰＳとＴＡＯＳを組み合わせた構造では、ＬＴＰＳのみの場合と比較して屈折率が異なる絶縁膜の積層数が多い。そのため、薄膜干渉によって透過率が低下する場合があり、照明装置の消費電力が増加する恐れがある。第３実施形態によれば、第１無機積層膜ＬＦ１の総厚、第２無機積層膜ＬＦ２の総厚、ＳｉＮとＳｉＯの膜厚比を変えることで光干渉を最適化し、光学特性を向上させることができる。
　Ｃａｓｅ３の場合、第１無機膜ＩＬ１は２７５ｎｍであり、第２無機膜ＩＬ２は２２５ｎｍであり、第１無機膜ＩＬ１の膜厚は、第２無機膜ＩＬ２の膜厚より厚い。第１無機積層膜ＬＦ１の総厚は、５００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、９：１１である。すなわち、ＳｉＮは、ＳｉＯの約１．２倍の膜厚を有している。第３無機膜ＩＬ３は、１５０ｎｍであり、第４無機膜ＩＬ４は２５０ｎｍであり、第３無機膜ＩＬ３の膜厚は、第４無機膜ＩＬ４の膜厚より薄い。第２無機積層膜ＬＦ２の総厚は、４００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、５：３である。すなわち、ＳｉＮは、ＳｉＯの０．６倍である。
　また、Ｃａｓｅ６の場合、第１無機膜ＩＬ１は１５０ｎｍであり、第２無機膜ＩＬ２は２５０ｎｍであり、第１無機膜ＩＬ１の膜厚は、第２無機膜ＩＬ２の膜厚より薄い。第１無機積層膜ＬＦ１の総厚は、４００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、５：３である。すなわち、ＳｉＮは、ＳｉＯの０．６倍の膜厚を有している。第２無機積層膜ＬＦ２の膜厚と、ＳｉＯとＳｉＮの膜厚比は、Ｃａｓｅ３と同様である。
　なお、ＳｉＯとＳｉＮとの間の屈折率差より、ＳｉＯとＳｉＯＮとの間の屈折率差が小さいため、ＳｉＮをＳｉＯＮに変えることで、光干渉のさらなる最適化をしても良い。
　図８は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。　
　まず、光学４σの観点から、Ｂａｓｅ　Ｃａｓｅ、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４、Ｃａｓｅ６が良い。Ｂａｓｅ　Ｃａｓｅは、色度ずれ量Δｘｙが大きい。残りの、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４、Ｃａｓｅ６の中では、Ｃａｓｅ４が光学ｔｙｐと光学４σの観点から最適である。
　Ｃａｓｅ４の場合、第１無機膜ＩＬ１は４２０ｎｍであり、第２無機膜ＩＬ２は１００ｎｍであり、第１無機膜ＩＬ１の膜厚は、第２無機膜ＩＬ２の膜厚より厚い。第１無機積層膜ＬＦ１の総厚は、５２０ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、５：２１である。すなわち、ＳｉＮは、ＳｉＯの４．２倍の膜厚を有している。第３無機膜ＩＬ３は、２８０ｎｍであり、第４無機膜ＩＬ４は１２０ｎｍであり、第３無機膜ＩＬ３の膜厚は、第４無機膜ＩＬ４の膜厚より厚い。第２無機積層膜ＬＦ２の総厚は、４００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、３：７である。すなわち、ＳｉＮは、ＳｉＯの約２．３倍である。
　以上説明したように、第１乃至第４実施形態によれば、消費電力を小さくすることが可能な表示装置を得ることができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (12)

  1. 　画像を表示する表示領域と、前記表示領域を囲む非表示領域と、を有し、
    　ポリシリコン半導体層と、前記ポリシリコン半導体層の上に位置する第１ゲート電極と、を有し、前記非表示領域に位置する第１薄膜トランジスタと、
    　酸化物半導体層と、前記酸化物半導体層の上に位置する第２ゲート電極と、を有し、前記表示領域に位置する第２薄膜トランジスタと、
    　前記ポリシリコン半導体層と前記第１ゲート電極との間に位置する第１ゲート絶縁膜と、
    　前記酸化物半導体層と前記第２ゲート電極との間に位置する第２ゲート絶縁膜と、を備え、
    　前記第２ゲート絶縁膜は、前記酸化物半導体層全体を覆っている、表示装置。
  2. 　前記酸化物半導体層の下に位置し、前記第１ゲート電極と同一材料によって形成された遮光膜と、
    　前記遮光膜及び前記第１ゲート絶縁膜に接する第１無機膜と、前記第１無機膜に積層され前記酸化物半導体層に接する第２無機膜と、を備える第１無機積層膜と、
    　前記第２ゲート電極及び前記第２ゲート絶縁膜に接する第３無機膜と、前記第３無機膜に積層された第４無機膜と、を備える第２無機積層膜と、
    　前記第１ゲート絶縁膜、前記第１無機積層膜、前記第２ゲート絶縁膜、前記第２無機積層膜を貫通し、前記ポリシリコン半導体層に重なる第１コンタクトホールと、
    　前記第２ゲート絶縁膜、前記第２無機積層膜を貫通し、前記酸化物半導体層に重なる第２コンタクトホールと、を備える、請求項１に記載の表示装置。
  3. 　前記第１無機積層膜の膜厚は、前記第２無機積層膜の膜厚より薄い、請求項２に記載の表示装置。
  4. 　前記第１無機膜は、前記第２無機膜より厚い、請求項２に記載の表示装置。
  5. 　前記第１無機膜は、前記第２無機膜より薄い、請求項２に記載の表示装置。
  6. 　前記第１無機膜は、ＳｉＯＮによって形成され、
    　前記第２無機膜は、ＳｉＯによって形成される、請求項２に記載の表示装置。
  7. 　前記第３無機膜は、前記第４無機膜より厚い、請求項２に記載の表示装置。
  8. 　前記第３無機膜は、前記第４無機膜より薄い、請求項２に記載の表示装置。
  9. 　前記第３無機膜は、ＳｉＯＮによって形成され、
    　前記第４無機膜は、ＳｉＯによって形成される、請求項２に記載の表示装置。
  10. 　前記第１無機積層膜の膜厚は、３００ｎｍ以上であり、
    　前記第２無機積層膜の膜厚は、４００ｎｍ以上である、請求項２に記載の表示装置。
  11. 　前記第１無機積層膜の膜厚は、５００ｎｍ以下であり、
    　前記第１ゲート絶縁膜、前記第１無機積層膜、前記第２ゲート絶縁膜、前記第２無機積層膜の膜厚の総和は、１１００ｎｍ以下である、請求項２に記載の表示装置。
  12. 　前記第２ゲート絶縁膜は、前記第２無機膜に接し、
    　前記第２ゲート絶縁膜及び前記第２無機膜は、ＳｉＯによって形成される、請求項２に記載の表示装置。
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