WO2020155435A1 - 阵列基板和阵列基板的制造方法 - Google Patents

阵列基板和阵列基板的制造方法 Download PDF

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Definitions

  • This application relates to the field of display technology, and in particular to an array substrate and a manufacturing method of the array substrate.
  • the insulating layer between the semiconductor layer and the gate layer often passes TEOS/O 2 or Sffi 4 /N 2 0. Way deposited
  • the N element in N 2 0 will cause more defects at the interface between the semiconductor layer and the insulating layer, resulting in a large flat-band voltage drift, resulting in electrical instability of the product. Therefore, the industry often adopts the TEOS/ 02 method to form the insulating layer, but the cost of this method is higher.
  • the insulating layer between the semiconductor layer and the gate layer is often deposited by two methods: TEOS/ 02 or Sffi VN 20 .
  • the N element in N 2 0 will cause more defects at the interface between the semiconductor layer and the insulating layer, resulting in greater flat-band voltage drift, resulting in electrical instability of the product. Therefore, the industry often adopts the TEOS/ 02 method to form the insulating layer, but the cost of this method is higher.
  • the embodiments of the present application provide an array substrate and a manufacturing method of the array substrate, which can improve the electrical stability of the array substrate.
  • An embodiment of the present application provides an array substrate, including: a substrate, a buffer layer, a semiconductor layer, an insulating layer, and a gate layer;
  • the buffer layer is disposed on the substrate
  • the semiconductor layer is disposed on the buffer layer
  • the insulating layer covers the buffer layer and the semiconductor layer; [0011] The gate layer is disposed on the insulating layer;
  • the semiconductor layer includes a carrier channel, and the carrier channel is located on a side of the semiconductor layer facing the insulating layer, and the insulating layer includes a first thin film layer and a second thin film layer,
  • the first film layer covers the semiconductor layer and the buffer layer
  • the second film layer covers the first film layer
  • the gate layer is located on the second film layer
  • the first film The density of the layer is greater than that of the second thin film layer
  • the carrier channel is connected to the first thin film layer.
  • the thickness of the first thin film layer is between 100 A and 200 A
  • the deposition rate of the first thin film layer is less than 15 people/s.
  • the first thin film layer includes a first silicon oxide thin film.
  • the thickness of the second thin film layer is between 1200 ⁇ and 1500 ⁇ .
  • the deposition rate of the second thin film layer is greater than or equal to 15 A/s.
  • the second film layer includes a second silicon dioxide film.
  • the thickness of the carrier channel is between 200 ⁇ and 500 ⁇ .
  • the material of the buffer layer includes silicon oxide with a thickness of 20
  • the embodiment of the present application also provides a manufacturing method of an array substrate, including:
  • a substrate is provided, and a buffer layer and a semiconductor layer are sequentially deposited on the substrate;
  • Depositing an insulating layer on the semiconductor layer includes:
  • a second film layer is provided on the first film layer, wherein the density of the first film layer is greater than the density of the second film layer;
  • a gate layer is deposited on the insulating layer.
  • the thickness of the first film layer is 100 people
  • the deposition rate of the first thin film layer is less than 15 A/s
  • the first thin film layer includes a first silicon oxide thin film.
  • the thickness of the second film layer is between 1200 ⁇ and 1500 ⁇ .
  • the deposition rate of the second thin film layer is greater than or equal to 15 A/s °
  • the second thin film layer includes a second silicon oxide thin film.
  • the thickness of the carrier channel is 200
  • the material of the buffer layer includes silicon oxide
  • the thickness is between 2000 A -3000 A.
  • the array substrate provided by the embodiments of the present application includes a substrate, a buffer layer, a semiconductor layer, an insulating layer, and a gate layer.
  • the insulating layer may include a first thin film layer and a second thin film layer. The density is greater than the density of the second thin film layer.
  • FIG. 1 is a schematic structural diagram of an array substrate provided by an embodiment of the present application.
  • FIG. 2 is a schematic flowchart of a manufacturing method of an array substrate provided by an embodiment of the present application.
  • the embodiments of the present application provide an array substrate and a manufacturing method of the array substrate, which are respectively described in detail below.
  • FIG. 1 is a schematic structural diagram of an array substrate provided by an embodiment of the present application.
  • the array substrate provided by the embodiment of the present application may include: a substrate 10, a buffer layer 20, a semiconductor layer 30, an insulating layer 40, and a gate layer 50.
  • the array substrate provided by the embodiment of the present application is not limited thereto.
  • the array substrate may also include a source electrode, a drain electrode, and the like.
  • the material of the substrate 10 is glass, quartz or sapphire, etc. It should be noted that the material of the substrate 10 includes but is not limited to the above materials, which may also include other materials, which will not be listed here.
  • the buffer layer 20 is disposed on the substrate 10.
  • the buffer layer 10 may be formed on the substrate 10 by using a chemical vapor deposition technique.
  • the buffer layer 20 may be a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a composite film formed by alternately stacking a silicon oxide film and a silicon nitride film.
  • the thickness of the buffer layer 20 may be between 1,000 and 3,000.
  • the semiconductor layer 30 is disposed on the buffer layer 20.
  • the semiconductor layer 30 may be formed on the buffer layer 20 by using a physical vapor deposition technique.
  • the semiconductor layer 30 may be made of polysilicon (POLY-Si).
  • the semiconductor 30 may include a carrier channel 31.
  • the carrier channel 31 can also be made of polysilicon.
  • the polysilicon used in the carrier channel 31 and the polysilicon used in the rest of the semiconductor layer 30 have different concentrations of doped elements.
  • the concentration of doped elements in the carrier channel 31 is relatively high, and the concentration of doped elements in the rest of the semiconductor layer 30 is relatively low.
  • the doped element may be elements such as boron, indium, or gallium.
  • the carrier channel 31 is mainly Used to increase fill factor, short circuit current and open circuit voltage.
  • the thickness of the carrier channel 31 may be between 200 ⁇ and 500 ⁇ .
  • the insulating layer 40 is disposed on the semiconductor 30, and covers the buffer layer 20 and the semiconductor layer 30.
  • the carrier channel 31 is located on the side of the semiconductor layer 30 facing the insulating layer 40.
  • the insulating layer 40 may include a first film layer 41 and a second film layer 42, the first film layer 41 covers the semiconductor 30 and the buffer layer 20, and the second film layer 41 covers the first film layer 42.
  • the density of the first film layer 41 is greater than the density of the second film layer 42.
  • the first film layer 41 is connected to the carrier channel 31, and its dense film can ensure the stability of the carrier channel 31.
  • first and second are only used for descriptive purposes, and cannot be understood as indicating or implying relative importance or implicitly indicating the indicated technical features quantity. Therefore, the features defined with “first” and “second” may explicitly or implicitly include one or more of the features.
  • the density of the first film layer 41 and the second film layer 42 is generally difficult to directly measure. Therefore, the first film layer 41 can be reflected from the side by other means. And the density of the second film layer 42.
  • the deposition rate of the first thin film layer 41 and the second thin film layer 42 can be measured to reflect the approximate density from the side. The higher the density, the lower the deposition rate. In some embodiments, the deposition rate of the first thin film layer is less than 15
  • the deposition rate of the second thin film layer is greater than or equal to 15A/S.
  • the same etching solution may also be used to etch the first thin film layer 41 and the second thin film layer 42, and the etching rate reflects the approximate alignment of the first thin film layer 41 and the second thin film layer 42. Density, the higher the density, the lower the etching rate. In some embodiments, the etching rate of the first thin film layer may be between 150 nm/min and 190 nm/min, and the etching rate of the second thin film layer is greater than 190 nm/min.
  • the thickness of the first thin film layer 41 may be smaller than the thickness of the second thin film layer 42 to save costs.
  • the thickness of the first thin film layer may be between 100 ⁇ and 200 ⁇
  • the thickness of the second thin film layer may be between 1200 ⁇ and 1500 ⁇ .
  • the first thin film layer 41 may include a first silicon oxide film
  • the second thin film layer 42 may include a second silicon oxide film.
  • the silicon oxide film may be formed by a chemical deposition technique using silane and nitrogen oxide as reaction gases. In practical applications, the density of the silicon oxide film can be adjusted by changing deposition factors, such as the ratio of silane and nitrogen oxide, pressure, etc.
  • the gate layer 50 is disposed on the insulating layer 40, that is, the gate layer 50 is on the second thin film layer 42.
  • a metal layer can be deposited on the insulating layer 40 by a physical vapor deposition technique, such as metal sputtering, and then photolithography is performed on the metal layer to form the gate layer 50.
  • the material of the gate layer 50 may include metals such as aluminum, molybdenum, copper, or silver.
  • the insulating layer 40 is divided into a first thin film layer 41 with a higher density and a second thin film layer 42 with a lower density.
  • the thickness of the first thin film layer 41 can be It is less than the thickness of the second thin film layer 42, to a certain extent, can save the cost of manufacturing the array substrate.
  • the array substrate provided by the embodiment of the present application connects the dense first thin film layer 41 with the carrier channel 31 to ensure the stability of the carrier channel 31, thereby improving the electrical stability of the array substrate.
  • an embodiment of the present application also provides a manufacturing method of an array substrate.
  • the specific process of the manufacturing method of the array substrate may be as follows:
  • a substrate 10 is provided, and a buffer layer 20 and a semiconductor layer 30 are sequentially deposited on the substrate 10.
  • a first thin film layer 41 may be deposited on the semiconductor layer 30, the first thin film layer 41 covering the semiconductor layer 30 and the buffer layer 20; and a second thin film layer 42 is provided on the first thin film layer 41, The density of the first thin film layer 41 is greater than the density of the second thin film layer 42.
  • the array substrate formed by the manufacturing method of the array substrate provided in this embodiment has the same structure as the above-mentioned array substrate.

Landscapes

  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请实施例公开一种阵列基板和阵列基板的制造方法，该阵列基板包括：基板、缓冲层、半导体层、绝缘层和栅极层，其中，绝缘层可以包括第一薄膜层和第二薄膜层，第一薄膜层的致密度大于第二薄膜层的致密度，通过将致密度高的第一薄膜层与载流子通道相接，可以保证载流子通道的稳定，进而提高阵列基板的电性稳定性。

Description

阵列基板和阵列基板的制造方法 技术领域
[0001] 本申请涉及显示技术领域， 尤其涉及一种阵列基板和阵列基板的制造方法。
背景技术
[0002] 在现有的低温多晶桂技术 (LTPS， Low Temperature Poly-silicon) 产品中， 半 导体层与栅极层之间的绝缘层常通过 TE0S/0 2或者 Sffi 4/N 20两种方式沉积而成
[0003] 其中， 由于 N 20中的 N元素会使得半导体层与绝缘层界面的缺陷较多， 造成平 带电压漂移较大， 导致产品的电性不稳定。 因此， 业界较多采用 TE0S/0 2的方 式形成绝缘层， 然而该方式的成本较高。
发明概述
技术问题
[0004] 在现有的 LTPS产品中， 半导体层与栅极层之间的绝缘层常通过 TE0S/0 2 或者 Sffi VN 20两种方式沉积而成。
[0005] 其中， 由于 N 20中的 N元素会使得半导体层与绝缘层界面的缺陷较多， 造成平 带电压漂移较大， 导致产品的电性不稳定。 因此， 业界较多采用 TE0S/0 2的方 式形成绝缘层， 然而该方式的成本较高。
问题的解决方案
技术解决方案
[0006] 本申请实施例提供了一种阵列基板和阵列基板的制造方法， 可以提高阵列基板 的电性稳定性。
[0007] 本申请实施例提供了一种阵列基板， 包括： 基板、 缓冲层、 半导体层、 绝缘层 和栅极层；
[0008] 所述缓冲层设置在所述基板之上；
[0009] 所述半导体层设置在所述缓冲层之上；
[0010] 所述绝缘层覆盖所述缓冲层和所述半导体层； [0011] 所述栅极层设置在所述绝缘层之上；
[0012] 其中， 所述半导体层包括载流子通道， 所述载流子通道位于所述半导体层朝向 所述绝缘层的一侧， 所述绝缘层包括第一薄膜层和第二薄膜层， 所述第一薄膜 层覆盖所述半导体层和所述缓冲层， 所述第二薄膜层覆盖所述第一薄膜层， 所 述栅极层位于所述第二薄膜层上， 所述第一薄膜层的致密度大于所述第二薄膜 层的致密度， 所述载流子通道与所述第一薄膜层相接。
[0013] 在本申请实施例提供的阵列基板中， 所述第一薄膜层的厚度在 100A-200 A之间
[0014] 在本申请实施例提供的阵列基板中， 所述第一薄膜层的沉积速率小于 15人/s。
[0015] 在本申请实施例提供的阵列基板中， 所述第一薄膜层包括第一氧化硅薄膜。
[0016] 在本申请实施例提供的阵列基板中， 所述第二薄膜层的厚度在 1200 A- 1500 A 之间。
[0017] 在本申请实施例提供的阵列基板中， 所述第二薄膜层的沉积速率大于等于 15 A/s。
[0018] 在本申请实施例提供的阵列基板中， 所述第二薄膜层包括第二氧化硅薄膜。
[0019] 在本申请实施例提供的阵列基板中， 所述载流子通道的厚度在 200 A-500 A之 间。
[0020] 在本申请实施例提供的阵列基板中， 所述缓冲层的材料包括氧化硅， 厚度在 20
00 A -3000 A之间。
[0021] 本申请实施例还提供了一种阵列基板的制造方法， 包括：
[0022] 提供一基板， 在所述基板上依次沉积缓冲层和半导体层；
[0023] 在所述半导体层中设置载流子通道；
[0024] 在所述半导体层上沉积绝缘层， 包括：
[0025] 在所述半导体层上沉积第一薄膜层， 所述第一薄膜层覆盖所述半导体层和所述 缓冲层； 以及
[0026] 在所述第一薄膜层上设置第二薄膜层， 其中， 所述第一薄膜层的致密度大于所 述第二薄膜层的致密度； 以及
[0027] 在所述绝缘层上沉积栅极层。 [0028] 在本申请实施例提供的阵列基板的制造方法中， 所述第一薄膜层的厚度在 100人
-200 A之间。
[0029] 在本申请实施例提供的阵列基板的制造方法中， 所述第一薄膜层的沉积速率小 于 15 A/s
[0030] 在本申请实施例提供的阵列基板的制造方法中， 所述第一薄膜层包括第一氧化 硅薄膜。
[0031] 在本申请实施例提供的阵列基板的制造方法中， 所述第二薄膜层的厚度在 1200 A-1500 A之间。
[0032] 在本申请实施例提供的阵列基板的制造方法中， 所述第二薄膜层的沉积速率大 于等于 15 A/s °
[0033] 在本申请实施例提供的阵列基板的制造方法中， 所述第二薄膜层包括第二氧化 硅薄膜。
[0034] 在本申请实施例提供的阵列基板的制造方法中， 所述载流子通道的厚度在 200
A-500人之间。
[0035] 在本申请实施例提供的阵列基板的制造方法中， 所述缓冲层的材料包括氧化硅
， 厚度在 2000 A -3000 A之间。
发明的有益效果
有益效果
[0036] 本申请实施例提供的阵列基板， 包括基板、 缓冲层、 半导体层、 绝缘层和栅极 层， 其中， 绝缘层可以包括第一薄膜层和第二薄膜层， 第一薄膜层的致密度大 于第二薄膜层的致密度， 通过将致密度高的第一薄膜层与载流子通道相接， 可 以保证载流子通道的稳定， 进而提高阵列基板的电性稳定性。
对附图的简要说明
附图说明
[0037] 为了更清楚地说明本申请实施例中的技术方案， 下面将对实施例描述中所需要 使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本申请的一 些实施例， 对于本领域技术人员来讲， 在不付出创造性劳动的前提下， 还可以 根据这些附图获得其他的附图。 [0038] 图 1是本申请实施例提供的阵列基板的结构示意图。
[0039] 图 2是本申请实施例提供的阵列基板的制造方法的流程示意图。
发明实施例
本发明的实施方式
[0040] 下面将结合本申请实施例中的附图， 对本申请实施例中的技术方案进行清楚、 完整地描述。 显然， 所描述的实施例仅仅是本申请一部分实施例， 而不是全部 的实施例。 基于本申请中的实施例， 本领域技术人员在没有作出创造性劳动前 提下所获得的所有其他实施例， 都属于本申请保护的范围。
[0041] 本申请实施例提供一种阵列基板和阵列基板的制造方法， 以下分别进行详细说 明。
[0042] 请参阅图 1， 图 1是本申请实施例提供的阵列基板的结构示意图。 本申请实施例 提供的阵列基板可以包括： 基板 10、 缓冲层 20、 半导体层 30、 绝缘层 40和栅极 层 50。 需要说明的是， 本申请实施例提供的阵列基板并不限于此， 比如阵列基 板还可以包括源极、 漏极等。
[0043] 其中， 基板 10的材料玻璃、 石英或蓝宝石等， 需要说明的是， 基板 10的材料包 括但不限于以上材料， 其还可以包括其他材料， 在此不再一一列举。
[0044] 其中， 缓冲层 20设置在基板 10之上， 在一些实施例中， 可以采用化学气相沉积 技术在基板 10上形成缓冲层 10。 其中， 缓冲层 20其中可以为氧化硅 (SiOx)薄膜、 氮化硅 (SiNx)薄膜、 或者氧化硅薄膜与氮化硅薄膜交替层叠设置形成的复合薄膜 。 在一些实施例中， 该缓冲层 20的厚度可以在 1000人-3000人之间。
[0045] 其中， 半导体层 30设置在缓冲层 20之上， 在一些实施例中， 可以采用物理气相 沉积技术在缓冲层 20上形成半导体层 30。 在一些实施例中， 半导体层 30可以由 多晶硅 (POLY-Si) 构成。
[0046] 在一些实施例中， 半导体 30中可以包括载流子通道 31。 其中， 该载流子通道 31 同样也可以由多晶硅构成。 需要说明的是， 该载流子通道 31所使用的多晶硅与 半导体层 30其余部位所使用的多晶硅所掺杂的元素的浓度不同。 载流子通道 31 中所掺杂元素的浓度较高， 半导体层 30其余部位所掺杂的元素浓度较低。 在一 些实施例中， 掺杂的元素可以为硼、 铟或镓等元素。 其中， 载流子通道 31主要 用于提高填充因子、 短路电流和开路电压。 在一些实施例中， 载流子通道 31的 厚度可以在 200 A -500 A之间。
[0047] 其中， 绝缘层 40设置在半导体 30之上， 且覆盖缓冲层 20和半导体层 30。
[0048] 其中， 载流子通道 31位于半导体层 30朝向绝缘层 40的一侧。
[0049] 其中， 绝缘层 40可以包括第一薄膜层 41和第二薄膜层 42, 第一薄膜层 41覆盖半 导体 30和缓冲层 20, 第二薄膜层 41覆盖第一薄膜层 42。 第一薄膜层 41的致密度 大于第二薄膜层 42的致密度。 其中， 第一薄膜层 41与载流子通道 31相接， 其致 密的薄膜可以保证载流子通道 31的稳定。
[0050] 需要说明的是， 在本申请的描述中， 术语“第一”、 “第二”仅用于描述目的， 而 不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。 由 此， 限定有“第一”、 “第二”的特征可以明示或者隐含地包括一个或者更多个所述 特征。
[0051] 需要说明的是， 在实际操作过程中， 第一薄膜层 41和第二薄膜层 42的致密度一 般难以直接测得， 由此， 可以通过其他手段从侧面反映出第一薄膜层 41和第二 薄膜层 42的致密度。
[0052] 在一些实施例中， 可以在第一薄膜层 41和第二薄膜层 42的沉积过程中通过测量 其沉积速率从侧面反映出其大概致密度， 致密度越高则沉积速率越小。 在一些 实施例中， 第一薄膜层的沉积速率小于 15
A/s , 第二薄膜层的沉积速率大于等于 15A/S。
[0053] 在一些实施例中， 还可以采用同一蚀刻液对第一薄膜层 41和第二薄膜层 42进行 蚀刻， 通过其蚀刻速率来反映第一薄膜层 41和第二薄膜层 42的大概致密度， 致 密度越高则蚀刻速率越小。 在一些实施例中， 第一薄膜层的蚀刻速率可以在 150 nm/min-190nm/min之间， 第二薄膜层的蚀刻速率大于 190nm/min。
[0054] 在实际应用中， 制备致密的薄膜所需的成本较高。 对此， 第一薄膜层 41的厚度 可以小于第二薄膜层 42的厚度， 以节省成本。 在一些实施例中， 第一薄膜层的 厚度可以在 100 A-200 A之间， 第二薄膜层的厚度可以在 1200 A-1500 A之间。
[0055] 在一些实施例中， 第一薄膜层 41可以包括第一氧化硅薄膜， 第二薄膜层 42可以 包括第二氧化硅薄膜。 [0056] 在一些实施例中， 氧化硅薄膜可以采用硅烷和氧化氮作为反应气体， 通过化学 沉积技术而形成。 在实际应用中， 可以通过改变沉积的因素， 比如硅烷和氧化 氮的比例、 压力等， 来调整氧化硅薄膜的致密度。
[0057] 其中， 栅极层 50设置在绝缘层 40之上， 即栅极层 50位于第二薄膜层 42上。 在一 些实施例中， 可以通过物理气相沉积技术， 比如金属溅射在绝缘层 40上沉积一 金属层， 然后再对该金属层进行光刻处理形成栅极层 50。 其中， 栅极层 50的材 料可以包括铝、 钼、 铜或银等金属。
[0058] 本申请实施例提供的阵列基板， 通过将绝缘层 40分为致密度较高第一薄膜层 41 和致密度较低的第二薄膜层 42, 其中， 第一薄膜层 41的厚度可以小于第二薄膜 层 42的厚度， 在一定程度上， 可以节省制作该阵列基板的成本。 并且， 本申请 实施例提供的阵列基板通过将致密度高的第一薄膜层 41与载流子通道 31相接， 可以保证载流子通道 31的稳定， 进而提高阵列基板的电性稳定性。
[0059] 请参阅图 2, 本申请实施例还提供了一种阵列基板的制造方法， 该阵列基板的 制造方法的具体流程可以如下：
[0060] 101、 提供一基板 10， 在所述基板 10上依次沉积缓冲层 20和半导体层 30。
[0061] 102、 在所述半导体层 30中设置载流子通道 31。
[0062] 103、 在所述半导体层 30上沉积绝缘层 40。
[0063] 具体的， 可以在半导体层 30上沉积第一薄膜层 41， 该第一薄膜层 41覆盖半导体 层 30和缓冲层 20; 以及在该第一薄膜层 41上设置第二薄膜层 42, 其中， 第一薄 膜层 41的致密度大于第二薄膜层 42的致密度。
[0064] 104、 在所述绝缘层 40上沉积栅极层 50。
[0065] 需要说明的是， 本实施例所提供的阵列基板的制造方法所形成阵列基板与上述 的阵列基板的结构一致， 具体可以参照上述实施例， 在此不做赘述。
[0066] 在上述实施例中， 对各个实施例的描述都各有侧重， 某个实施例中没有详述的 部分， 可以参见其他实施例的相关描述。
[0067] 以上对本申请实施例所提供的一种阵列基板和阵列基板的制造方法进行了详细 介绍， 本文中应用了具体个例对本申请的原理及实施方式进行了阐述， 以上实 施例的说明只是用于帮助理解本申请的技术方案及其核心思想； 本领域的普通 技术人员应当理解： 其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分技术特征进行等同替换； 而这些修改或者替换， 并不使相应技 术方案的本质脱离本申请各实施例的技术方案的范围。

Claims

权利要求书
[权利要求 1] 一种阵列基板， 其包括： 基板、 缓冲层、 半导体层、 绝缘层和栅极层 所述缓冲层设置在所述基板之上；
所述半导体层设置在所述缓冲层之上；
所述绝缘层覆盖所述缓冲层和所述半导体层；
所述栅极层设置在所述绝缘层之上；
其中， 所述半导体层包括载流子通道， 所述载流子通道位于所述半导 体层朝向所述绝缘层的一侧， 所述绝缘层包括第一薄膜层和第二薄膜 层， 所述第一薄膜层覆盖所述半导体层和所述缓冲层， 所述第二薄膜 层覆盖所述第一薄膜层， 所述栅极层位于所述第二薄膜层上， 所述第 一薄膜层的致密度大于所述第二薄膜层的致密度， 所述载流子通道与 所述第一薄膜层相接。
[权利要求 2] 如权利要求 1所述的阵列基板， 其中， 所述第一薄膜层的厚度在 100人-
200 A之间。
[权利要求 3] 如权利要求 1所述的阵列基板， 其中， 所述第一薄膜层的沉积速率小 于 15 A/s
[权利要求 4] 如权利要求 1所述的阵列基板， 其中， 所述第一薄膜层包括第一氧化 硅薄膜。
[权利要求 5] 如权利要求 1所述的阵列基板， 其中， 所述第二薄膜层的厚度在 1200
A-1500 A之间。
[权利要求 6] 如权利要求 1所述的阵列基板， 其中， 所述第二薄膜层的沉积速率大 于等于 15人/s。
[权利要求 7] 如权利要求 1所述的阵列基板， 其中， 所述第二薄膜层包括第二氧化 硅薄膜。
[权利要求 8] 如权利要求 1所述的阵列基板， 其中， 所述载流子通道的厚度在 200
A-500人之间。
[权利要求 9] 如权利要求 1所述的阵列基板， 其中， 所述缓冲层的材料包括氧化硅 ， 厚度在 2000 A -3000 A之间。
[权利要求 10] 一种阵列基板的制作方法， 其中， 包括：
提供一基板， 在所述基板上依次沉积缓冲层和半导体层；
在所述半导体层中设置载流子通道；
在所述半导体层上沉积绝缘层， 包括：
在所述半导体层上沉积第一薄膜层， 所述第一薄膜层覆盖所述半导体 层和所述缓冲层； 以及
在所述第一薄膜层上设置第二薄膜层， 其中， 所述第一薄膜层的致密 度大于所述第二薄膜层的致密度； 以及
在所述绝缘层上沉积栅极层。
[权利要求 11] 如权利要求 10所述的阵列基板的制作方法， 其中， 所述第一薄膜层的 厚度在 100人-200 A之间。
[权利要求 12] 如权利要求 10所述的阵列基板， 其中， 所述第一薄膜层的沉积速率小 于 15 A/s
[权利要求 13] 如权利要求 10所述的阵列基板， 其中， 所述第一薄膜层包括第一氧化 硅薄膜。
[权利要求 14] 如权利要求 10所述的阵列基板， 其中， 所述第二薄膜层的厚度在 1200
A-1500 A之间。
[权利要求 15] 如权利要求 10所述的阵列基板， 其中， 所述第二薄膜层的沉积速率大 于等于 15人/s。
[权利要求 16] 如权利要求 10所述的阵列基板， 其中， 所述第二薄膜层包括第二氧化 硅薄膜。
[权利要求 17] 如权利要求 10所述的阵列基板， 其中， 所述载流子通道的厚度在 200
A-500人之间。
[权利要求 18] 如权利要求 10所述的阵列基板， 其中， 所述缓冲层的材料包括氧化硅
， 厚度在 2000 A -3000 A之间。
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