WO2020116702A1 - 산화물 반도체 박막 트랜지스터 - Google Patents

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김희준
정태수
박성표
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민원경
박경호
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Definitions

  • the present invention relates to an oxide semiconductor thin film transistor including a layer forming an electric dipole, and more specifically, to control electrode contact resistance between a channel layer and an electrode forming an oxide semiconductor thin film transistor through a layer forming an electric dipole. It is about technology.
  • Oxide semiconductor thin film transistors using oxides have attracted much attention in various fields such as semiconductor devices, light emitting diodes, solar cells, environmental purification devices, and displays as excellent base materials in the semiconductor field, information communication field, and energy field.
  • a P-type oxide semiconductor thin film transistor requires a metal material having a large work function in order to form an ohmic contact due to its relatively large work function.
  • Representative metals with high work function include gold (Au), nickel (Ni), platinum (Pt), etc.
  • certain metal materials such as gold (Au), nickel (Ni), and platinum (Pt) due to work function
  • the furnace electrode is limited, and the metal having a high work function is mainly a noble metal system, and has a disadvantage of high cost.
  • the present invention may be intended to form an electric dipole between an oxide channel layer and an electrode through an electric dipole forming layer.
  • a dipole layer is deposited between an oxide channel layer and an electrode to form a non-covalent electron pair of the dipole layer and a metal cation of the oxide channel layer to form an electric dipole on the surface, thereby preventing a barrier in a Schottky Contact. It can be aimed at lowering.
  • the present invention is based on the layer forming the electrical dipole between the P-type oxide channel layer and the electrode, even if the electrode uses a metal material having a low work function such as aluminum (Al) as the electrode, the oxide operates as a thin film transistor (TFT). It is possible to provide a semiconductor thin film transistor.
  • An object of the present invention is to provide an oxide semiconductor thin film transistor exhibiting low contact resistance even when a metal material having a low work function is used as an electrode based on a layer forming an electric dipole between an oxide channel layer and an electrode. .
  • the present invention does not use expensive noble metal materials such as gold (Au) and platinum (Pt) and can aim to reduce the manufacturing cost of oxide semiconductor thin film transistors by increasing the selection of electrode materials.
  • the oxide semiconductor thin film transistor includes a gate electrode, a gate insulating layer, an oxide channel layer, a dipole layer, a source electrode and a drain electrode, and the dipole layer is polyethyleneimine , PEI) solution is formed by depositing between the oxide channel layer and at least one of the source electrode or the drain electrode, and may form an electrical dipole therebetween.
  • PEI polyethyleneimine
  • the dipole layer is formed by depositing the polyethyleneimine (PEI) solution on the oxide channel layer through any one of spin coating, ink jet, or slot die. Can be.
  • PEI polyethyleneimine
  • the dipole layer is based on the polyethyleneimine (PEI) solution, and a non-covalent electron pair of nitrogen is combined with a metal cation of the oxide channel layer to form an electrical dipole on the surface formed with the oxide channel layer. Can form.
  • PEI polyethyleneimine
  • the first side of the dipole layer may represent a negative charge based on the non-shared electron pair, and the second side of the dipole layer may exhibit a relatively positive charge.
  • the electric dipole reduces the Schottky barrier between either the source electrode or the drain electrode and the oxide channel layer, thereby contacting the oxide channel layer with either the source electrode or the drain electrode. Resistance can be reduced.
  • the dipole layer may support the movement of holes at a junction interface between either the source electrode or the drain electrode and the oxide channel layer.
  • Either the source electrode or the drain electrode may be formed using a metal material having a work function lower than a reference value of a work function for forming an ohmic contact.
  • the oxide channel layer may be formed using either copper oxide or tin oxide.
  • the present invention can form an electric dipole between the oxide channel layer and the electrode through the electric dipole forming layer.
  • a non-covalent electron pair of a dipole layer is formed by depositing a dipole layer between an oxide channel layer and an electrode to form an electric dipole on the surface by combining with a metal cation of the oxide channel layer, thereby preventing a barrier in a Schottky Contact. Can be lowered.
  • the present invention is based on the layer forming the electrical dipole between the P-type oxide channel layer and the electrode, even if the electrode uses a metal material having a low work function such as aluminum (Al) as the electrode, the oxide operates as a thin film transistor (TFT).
  • TFT thin film transistor
  • the present invention can provide an oxide semiconductor thin film transistor exhibiting low contact resistance even when a metal material having a low work function is used as an electrode based on a layer forming an electric dipole between an oxide channel layer and an electrode.
  • the present invention does not use expensive precious metal materials such as gold (Au) and platinum (Pt) and can reduce the manufacturing cost of the oxide semiconductor thin film transistor by widening the selection of electrode materials.
  • FIG. 1 is a view for explaining the structure of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a view for explaining the transfer characteristics of the oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • 3A is a view for explaining the output characteristics of an oxide semiconductor thin film transistor according to the prior art.
  • 3B is a diagram illustrating output characteristics of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • 4A and 4B are diagrams illustrating interface contact resistance of an oxide semiconductor thin film transistor according to the prior art.
  • 4C is a view for explaining interface contact resistance of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • 5A is a diagram illustrating an energy band diagram of an oxide semiconductor thin film transistor according to the prior art.
  • 5B is a diagram illustrating an energy band diagram of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a three-dimensional structure of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 7 is a view for explaining the electrical properties of the oxide semiconductor thin film transistor according to an embodiment of the present invention in comparison with the prior art.
  • 8A is a diagram illustrating hole accumulation of an oxide semiconductor thin film transistor according to the prior art.
  • 8B is a diagram illustrating hole accumulation in an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 9 is a flowchart for explaining a method of manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • first or second may be used to describe various components, but the components should not be limited by the terms. The above terms are only for the purpose of distinguishing one component from other components, for example, without departing from the scope of rights according to the concept of the present invention, the first component may be referred to as the second component, Similarly, the second component may also be referred to as the first component.
  • FIG. 1 is a view for explaining the structure of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 1 illustrates a stacked structure of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • the oxide semiconductor thin film transistor 100 includes a gate electrode 110, a gate insulating layer 120, an oxide channel layer 130, and a dipole layer 140. , A source electrode 150 and a drain electrode 160.
  • the gate electrode 110 may be a Si wafer (wafer) doped with a high concentration of boron in a P-type (type) as a substrate.
  • the gate insulating layer 120 may be formed on the gate electrode 110 by growing silicon dioxide (SiO 2 ) to a thickness of about 120 nm by thermal oxidation.
  • the oxide channel layer 130 uses a semiconductor forming equipment, RF sputter, to convert oxides such as copper oxide (Cu 2 O) to 100 watts (W) in an argon (Ar) atmosphere of 0.7 mTorr. It can be formed by depositing for 5 minutes, and then further performing a heat treatment process at 800C° for 1 minute in a vacuum atmosphere using a furnace.
  • RF sputter a semiconductor forming equipment, RF sputter, to convert oxides such as copper oxide (Cu 2 O) to 100 watts (W) in an argon (Ar) atmosphere of 0.7 mTorr. It can be formed by depositing for 5 minutes, and then further performing a heat treatment process at 800C° for 1 minute in a vacuum atmosphere using a furnace.
  • the oxide channel layer 130 may be formed using either copper oxide or tin oxide, and formed as a P-type oxide channel layer using any of P-type oxide materials forming a P-type junction. Can be.
  • any one of the P-type oxide materials may be a material requiring a high work function electrode.
  • the oxide channel layer 130 may include a P-type oxide channel layer, and the oxide semiconductor thin film transistor including the P-type oxide channel layer may be referred to as a P-type oxide semiconductor thin film transistor.
  • the oxide semiconductor thin film transistor 100 may include a P-type oxide semiconductor thin film transistor.
  • the dipole layer 140 may be formed by depositing a polyethyleneimine (PEI) solution on the oxide channel layer 130.
  • PEI polyethyleneimine
  • the dipole layer 140 may be deposited by spin-coating, which is one of semiconductor formation methods.
  • 2-methoxyethanol (2ME) can be used as a solvent.
  • the dipole layer 140 may be formed by evaporating the solvent by heating for 10 minutes on a hot plate at about 110C° after the polyethyleneimine solution is deposited with a spin coater.
  • the dipole layer 140 is formed by depositing a polyethyleneimine (PEI) solution between the oxide channel layer 130 and at least one of the source electrode 150 or the drain electrode 160.
  • PEI polyethyleneimine
  • an electrical dipole may be formed between the oxide channel layer 130 and the electrode.
  • the present invention can form an electric dipole between the oxide channel layer and the electrode through the electric dipole forming layer.
  • the electric dipole forming layer may refer to the dipole layer 140.
  • the dipole layer 140 may be formed using any one of solution processes for forming a semiconductor layer using an organic material in solution.
  • the dipole layer 140 is a solution of polyethyleneimine (PEI) on the oxide channel layer 130 through any one of spin coating, ink jet, or slot die. It can be formed by deposition.
  • PEI polyethyleneimine
  • the polyethyleneimine solution can be replaced with an organic material capable of forming an electric dipole.
  • polyethyleneimine solution is a non-conjugated polymer electrolyte material, and may be replaced with a polyethyleneimine ethoxylate (PEIE) solution or a polyacrylic acid (PAA) solution.
  • PEIE polyethyleneimine ethoxylate
  • PAA polyacrylic acid
  • the dipole layer 140 may include a dipole layer, an electric dipole layer, and an electric dipole forming layer.
  • the dipole layer 140 is based on a polyethyleneimine (PEI) solution, and a non-covalent electron pair of nitrogen (nitrogen) is combined with a metal cation of the oxide channel layer 130 to form an oxide channel layer 130 ) And an electric dipole on the surface to be formed.
  • PEI polyethyleneimine
  • the dipole layer 140 may form an electric dipole on the oxide channel layer 130 by combining non-covalent electron pairs according to the forming material with cations in the oxide channel layer 130.
  • the electric dipole reduces the Schottky barrier between either the source electrode 150 or the drain electrode 160 and the oxide channel layer 130, thereby reducing the source electrode 150 or the drain electrode.
  • the contact resistance between any one of the 160 and the oxide channel layer 130 may be reduced.
  • the non-covalent electron pair of the dipole layer is combined with the metal cation of the oxide channel layer to form an electric dipole on the surface, thereby in Schottky Contact.
  • the barrier can be lowered.
  • the dipole layer 140 faces the oxide channel layer 130 and the first side represents a negative charge based on the non-shared electron pair of the dipole layer 140, and the agent facing the source electrode 150 or the drain electrode 160 The two sides can exhibit a relatively positive charge.
  • the dipole layer 140 may exhibit a relatively positive charge on the second side.
  • the first side of the dipole layer 140 may represent a negative charge based on the non-shared electron pair, and the second side may represent a relatively positive charge.
  • the dipole layer 140 may reduce band bending and Schottky barriers that reduce energy bands at a junction interface between any one of the source electrode or the drain electrode and the oxide channel layer. .
  • the source electrode 150 and the drain electrode 160 may be formed by depositing a metal material through sputtering.
  • a material having a low work function such as aluminum (Al) may be used as the metal material.
  • either one of the source electrode 150 or the drain electrode 160 may be formed using a metal material having a work function lower than a reference value of a work function for forming an ohmic contact.
  • an oxide semiconductor thin film transistor 100 may be fabricated by performing patterning through a shadow mask, and the oxide semiconductor thin film transistor 100 has a width of 1000 um and 150 um. It may have a length (length) of.
  • the present invention is based on a layer forming an electrical dipole between an oxide channel layer and an electrode. Even if a metal material having a low work function such as aluminum (Al) is used as an electrode, the oxide semiconductor thin film operates as a thin film transistor (TFT). Transistors can be provided.
  • FIG. 2 is a view for explaining the transfer characteristics of the oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 2 illustrates transfer characteristics according to types of electrodes constituting the oxide semiconductor thin film transistor.
  • the graph represents a gate voltage versus a drain current, and shows a platinum electrode 200, a dipole layer-based aluminum electrode 210, and an aluminum electrode 220.
  • the platinum electrode 200 is based on a relatively high work function, and exhibits high transfer characteristics compared to the bistimulus layer-based aluminum electrode 210 and the aluminum electrode 220.
  • the bistimulus layer-based aluminum electrode 210 uses aluminum, which is a metal material having a low work function, and exhibits low transfer characteristics compared to the platinum electrode 200, but is higher than that of the aluminum electrode 220 using the same metal material. It shows the transmission characteristics.
  • the present invention can provide an oxide semiconductor thin film transistor exhibiting low contact resistance even if a metal material having a low work function is used as an electrode based on a layer forming an electric dipole between the oxide channel layer and the electrode.
  • the present invention does not use expensive precious metal materials such as gold (Au) and platinum (Pt), and can reduce the manufacturing cost of the oxide semiconductor thin film transistor by widening the selection of electrode materials.
  • 3A is a view for explaining the output characteristics of an oxide semiconductor thin film transistor according to the prior art.
  • FIG. 3A illustrates output characteristics of an oxide semiconductor thin film transistor using an aluminum electrode.
  • the ratio of the drain voltage and the drain current is changed low in the aluminum electrode according to the change (0V to -40V) of the gate voltage.
  • 3B is a diagram illustrating output characteristics of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 3B illustrates the output characteristics of an oxide semiconductor thin film transistor using a dipole layer-based aluminum electrode.
  • the ratio of the drain voltage and the drain current is changed higher than that of the aluminum electrode according to the change of the gate voltage (0V to -40V) of the aluminum electrode based on the dipole layer.
  • the drain current may also be very low compared to the case of using a dipole-based aluminum electrode.
  • FIG. 4A and 4B are views illustrating interface contact resistance of an oxide semiconductor thin film transistor according to the prior art
  • FIG. 4C is a view illustrating interface contact resistance of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • TLM transfer length method
  • 4A shows a case where a platinum (Pt) electrode is used in an oxide semiconductor thin film transistor, and the contact resistance value is as low as 5.35 kPa ⁇ cm.
  • 4B is a case of using an aluminum (Al) electrode in an oxide semiconductor thin film transistor, and may be increased by more than 2 times to 13.87 kPa ⁇ cm as compared to the case of FIG. 4A. That is, when an aluminum electrode is used, since a Schottky contact is formed, the contact resistance can be significantly increased.
  • FIG. 4C shows a case where a dipole layer is inserted between an aluminum electrode and an oxide channel layer in an oxide semiconductor thin film transistor, and the contact resistance value is 8.86 kPa ⁇ cm, which is relatively low compared to FIG. 4B.
  • contact resistance may be reduced compared to an Al electrode because an ohmic-like contact is formed.
  • FIG. 5A is a diagram illustrating an energy band diagram of an oxide semiconductor thin film transistor according to the prior art
  • FIG. 5B is a diagram illustrating an energy band diagram of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIGS. 5A and 5B compare an opposite case of inserting a dipole layer between an oxide channel layer and an electrode in an oxide semiconductor thin film transistor using an aluminum electrode by using an energy band diagram.
  • a Schottky barrier is formed between the electrode 500 and the oxide channel layer 510, and holes h do not move from the electrode 500 to the oxide channel layer.
  • a dipole layer 530 is formed between the electrode 520 and the oxide channel layer 540, and a non-covalent electron pair of nitrogen in the formed dipole layer is a metal of the oxide channel layer 540 It can be combined with a cation to form an electric dipole.
  • the formed dipole layer supports the movement of holes h by reducing band bending and Schottky barrier, which reduce the energy band at the junction interface between the oxide channel layers.
  • the dipole layer is formed of an organic material and has a thin thickness to support holes (h) to move through tunneling.
  • FIG. 6 is a diagram illustrating a three-dimensional structure of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • a gate electrode 610 is formed in the oxide semiconductor thin film transistor 600, a gate insulating layer 620 is formed on the gate electrode 610, and an oxide channel is formed on the gate insulating layer 620.
  • a layer 630 may be formed, a dipole layer 640 may be formed on the oxide channel layer 630, and an electrode 650 may be formed on the dipole layer 640.
  • the electrode 650 may include a source electrode and a drain electrode.
  • the forming materials of the gate electrode 610, the gate insulating layer 620, the gate insulating layer 620, the oxide channel layer 630, the dipole layer 640, and the electrode 650 are described with reference to FIG. same.
  • FIG. 7 is a view for explaining the electrical properties of the oxide semiconductor thin film transistor according to an embodiment of the present invention in comparison with the prior art.
  • the horizontal axis of the graph represents a change in gate voltage
  • the vertical axis represents a change in capacitance
  • the gate voltage is compared.
  • the capacitance value decreases relative to the change.
  • FIG. 8A illustrates hole accumulation of an oxide semiconductor thin film transistor according to the prior art
  • FIG. 8B is a diagram illustrating hole accumulation of an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • the oxide semiconductor thin film transistor 800 includes a gate electrode 801, a gate insulating layer 802, an oxide channel layer 803, and an electrode 804, and an integrated hole 805 A hole carrier corresponding to) does not move from the oxide channel layer 803 to the electrode 804 on the gate insulating layer 802.
  • an oxide semiconductor thin film transistor 810 includes a gate electrode 811, a gate insulating layer 812, an oxide channel layer 813, a dipole layer 814, and an electrode ( 815), the hole carrier corresponding to the capture hole 816 moves to the dipole layer 814.
  • FIG. 9 is a view for explaining a flowchart related to a method of manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • Figure 9 illustrates a method of manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • step 901 a method of manufacturing an oxide semiconductor thin film transistor forms a gate electrode on a substrate.
  • a gate electrode may be formed using a Si wafer doped with high concentration of boron.
  • the gate electrode may be a Si-wafer doped with a high concentration of boron in a P-type as a substrate.
  • step 902 the method of manufacturing the oxide semiconductor thin film transistor forms a gate insulating layer on the gate electrode.
  • a method of manufacturing an oxide semiconductor thin film transistor may form a gate insulating layer by growing silicon dioxide (SiO 2 ) to a thickness of about 120 nm by a thermal oxidation technique on the gate electrode.
  • a method of manufacturing an oxide semiconductor thin film transistor may deposit silicon dioxide and form a gate insulating layer through heat treatment on a hot plate.
  • step 903 a method of manufacturing an oxide semiconductor thin film transistor forms an oxide channel layer on the gate insulating layer.
  • an oxide such as copper oxide (Cu 2 O) is used at a power of 100 watts (W) in an Ar atmosphere of 0.7 mTorr using RF sputter, which is a semiconductor forming equipment.
  • an oxide channel layer may be formed by further performing a heat treatment process at 800° C. for 1 minute in a vacuum atmosphere using a furnace.
  • step 904 the method of manufacturing an oxide semiconductor thin film transistor forms a dipole layer on the oxide channel layer.
  • a polyethyleneimine (PEI) solution may be deposited on the oxide channel layer.
  • 2-methoxyethanol (2ME) can be used as a solvent.
  • the solvent is evaporated by heating it on a hot plate at about 110C° for 10 minutes to form a dipole layer. can do.
  • a method of manufacturing an oxide semiconductor thin film transistor is a method of depositing a solution of polyethyleneimine (PEI) on an oxide channel layer through any one of spin coating, ink jet or slot die. Thereafter, a dipole layer may be formed through heat treatment.
  • PEI polyethyleneimine
  • step 905 a method of manufacturing an oxide semiconductor thin film transistor forms source and drain electrodes on a dipole layer.
  • a metal material may be deposited through sputtering to form source and drain electrodes on a dipole layer.
  • the present invention is based on the layer forming the electrical dipole between the oxide channel layer and the electrode, even if the electrode uses a metal material having a low work function such as aluminum (Al) as the electrode, the oxide operates as a thin film transistor (TFT).
  • TFT thin film transistor
  • the device described above may be implemented with hardware components, software components, and/or combinations of hardware components and software components.
  • the devices and components described in the embodiments include, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors (micro signal processors), microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose computers or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may run an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may access, store, manipulate, process, and generate data in response to the execution of the software.
  • a processing device may be described as one being used, but a person having ordinary skill in the art, the processing device may include a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that may include.
  • the processing device may include a plurality of processors or a processor and a controller.
  • other processing configurations such as parallel processors, are possible.
  • the software may include a computer program, code, instruction, or a combination of one or more of these, and configure the processing device to operate as desired, or process independently or collectively You can command the device.
  • Software and/or data may be interpreted by a processing device, or to provide instructions or data to a processing device, of any type of machine, component, physical device, virtual equipment, computer storage medium or device. , Or may be permanently or temporarily embodied in the transmitted signal wave.
  • the software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored in one or more computer-readable recording media.

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Abstract

본 발명은 쌍극자층을 포함하는 산화물 반도체 박막 트랜지스터에 관한 것으로서, 산화물 반도체 박막 트랜지스터는 게이트 전극, 게이트 절연층, 산화물 채널층, 쌍극자(Dipole) 층, 소스 전극 및 드레인 전극을 포함하고, 상기 쌍극자(Dipole) 층은 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 상기 산화물 채널층과 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나의 사이에 증착되어 형성되고, 상기 사이에서 전기쌍극자를 형성하는 기술에 관한 것이다.

Description

산화물 반도체 박막 트랜지스터
본 발명은 전기쌍극자를 형성하는 층을 포함하는 산화물 반도체 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 전기쌍극자를 형성하는 층을 통하여 산화물 반도체 박막 트랜지스터를 형성하는 채널층과 전극 사이에서 전극 접촉 저항을 제어하는 기술에 관한 것이다.
산화물을 이용한 산화물 반도체 박막 트랜지스터는 반도체 분야, 정보통신 분야 및 에너지 분야의 우수한 기반 소재로서 반도체 소자, 발광 다이오드, 태양전지, 환경정화용 소자, 및 디스플레이와 같은 다양한 분야들에서 많은 주목을 받고 있다.
일반적으로, P형 산화물 반도체 박막 트랜지스터는 그 제작에 있어서 상대적으로 큰 일함수(work function)로 인하여 오믹 컨택(Ohmic contact)을 형성하기 위해서는 일함수(work function)가 큰 금속 물질이 요구된다.
일함수가 높은 금속의 대표로 금(Au), 니켈(Ni), 백금(Pt) 등이 있으며, 일반적으로 일함수 때문에 금(Au), 니켈(Ni), 백금(Pt) 등 같이 특정 금속 물질로 전극이 제한되고, 일함수가 높은 금속은 주로 귀금속계로 이들의 가격이 높다는 단점이 존재한다.
따라서, 일함수가 상대적으로 낮은 금속을 전극으로 이용하여, 유사 또는 동일한 전달 특성을 나타낸다면, 산화물 반도체 박막 트랜지스터의 제작 비용 절감하는 효과를 제공할 것으로 기대된다.
본 발명은 전기쌍극자 형성층을 통하여 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 것을 목적으로 할 수 있다.
본 발명은 산화물 채널층과 전극 사이에 쌍극자층을 증착 형성하여 쌍극자층의 비공유전자쌍이 산화물 채널층의 금속 양이온과 결합하여 표면에 전기쌍극자를 형성함으로써 쇼트키 컨택(Schottky Contact)에서 장벽(barrier)낮추는 것을 목적으로 할 수 있다.
본 발명은 P형 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 알루미늄(Al)과 같은 일함수가 낮은 금속 물질을 전극으로 사용하더라도 TFT(thin film transistor)로 동작하는 산화물 반도체 박막 트랜지스터를 제공하는 것을 목적으로 할 수 있다.
본 발명은 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 일함수가 낮은 금속 물질을 전극으로 사용하더라도 낮은 접촉 저항을 나타내는 산화물 반도체 박막 트랜지스터를 제공하는 것을 목적으로 할 수 있다.
본 발명은 금(Au), 백금(Pt)과 같은 값비싼 귀금속 물질을 사용하지 않으며 전극 물질 선택의 폭을 넓힘으로써 산화물 반도체 박막 트랜지스터의 제조 비용을 절감하는 것을 목적으로 할 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 게이트 전극, 게이트 절연층, 산화물 채널층, 쌍극자(Dipole) 층, 소스 전극 및 드레인 전극을 포함하고, 상기 쌍극자(Dipole) 층은 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 상기 산화물 채널층과 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나의 사이에 증착되어 형성되고, 상기 사이에서 전기쌍극자를 형성할 수 있다.
상기 쌍극자(Dipole) 층은 스핀 코팅(spin coating), 잉크 젯(ink jet) 또는 슬롯 다이(slot die) 중 어느 하나를 통해 상기 산화물 채널층 상에서 상기 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 증착되어 형성될 수 있다.
상기 쌍극자(Dipole) 층은 상기 폴리에틸렌이민(polyethyleneimine, PEI) 용액에 기반하여 질소(nitrogen)의 비공유전자쌍이 상기 산화물 채널층의 금속 양이온과 결합하여 상기 산화물 채널층과 형성하는 표면 상에 전기쌍극자를 형성할 수 있다.
상기 쌍극자(Dipole) 층의 제1측은 상기 비공유전자쌍에 기반하여 음의 전하를 나타내고, 상기 쌍극자(Dipole) 층의 제2측은 상대적으로 양의 전하를 나타낼 수 있다.
상기 전기쌍극자는 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 쇼트키 장벽(Schottky barrier)을 감소시킴으로써, 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 접촉 저항을 감소시킬 수 있다.
상기 쌍극자(Dipole) 층은 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 접합 계면에서의 정공의 이동을 지원할 수 있다.
상기 소스 전극 또는 상기 드레인 전극 중 어느 하나는 오믹 컨택(Ohmic Contact)을 형성하기 위한 일함수의 기준값보다 낮은 일함수를 갖는 금속물질을 이용하여 형성될 수 있다.
상기 산화물 채널층은 구리 산화물 또는 주석 산화물 중 어느 하나를 이용하여 형성될 수 있다.
본 발명은 전기쌍극자 형성층을 통하여 산화물 채널층과 전극 사이에서 전기쌍극자를 형성할 수 있다.
본 발명은 산화물 채널층과 전극 사이에 쌍극자층을 증착 형성하여 쌍극자층의 비공유전자쌍이 산화물 채널층의 금속 양이온과 결합하여 표면에 전기쌍극자를 형성함으로써 쇼트키 컨택(Schottky Contact)에서 장벽(barrier)낮출 수 있다.
본 발명은 P형 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 알루미늄(Al)과 같은 일함수가 낮은 금속 물질을 전극으로 사용하더라도 TFT(thin film transistor)로 동작하는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
본 발명은 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 일함수가 낮은 금속 물질을 전극으로 사용하더라도 낮은 접촉 저항을 나타내는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
본 발명은 금(Au), 백금(Pt)과 같은 값비싼 귀금속 물질을 사용하지 않으며 전극 물질 선택의 폭을 넓힘으로써 산화물 반도체 박막 트랜지스터의 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 구조를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전달 특성을 설명하는 도면이다.
도 3a는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 출력 특성을 설명하는 도면이다.
도 3b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 출력 특성을 설명하는 도면이다.
도 4a 및 도 4b는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 계면 접촉 저항을 설명하는 도면이다.
도 4c는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 계면 접촉 저항을 설명하는 도면이다.
도 5a는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 에너지 밴다이어그램을 설명하는 도면이다.
도 5b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 에너지 밴다이어그램을 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 삼차원 구조를 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성을 종래 기술과 대비하여 설명하는 도면이다.
도 8a는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 정공 집적(hole accumulation)을 설명하는 도면이다.
도 8b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 정공 집적(hole accumulation)을 설명하는 도면이다.
도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법과 관련된 흐름도를 설명하는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 구조를 설명하는 도면이다.
보다 구체적으로, 도 1은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 적층 구조를 예시한다.
도 1을 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 게이트 전극(110), 게이트 절연층(120), 산화물 채널층(130), 쌍극자(dipole)층(140), 소스 전극(150) 및 드레인 전극(160)을 포함한다.
일례로, 게이트 전극(110)은 기판으로서 P-타입(type)으로 붕소가 고농도로 도핑된 Si 웨이퍼(wafer)가 이용될 수 있다.
게이트 절연층(120)은 게이트 전극(110) 상에 열산화(thermal oxidation) 기법으로 이산화규소(SiO2)를 약 120nm 두께로 성장시켜 형성될 수 있다.
산화물 채널층(130)은 반도체 형성 장비인 RF 스퍼터(sputter)를 사용하여 산화구리(Cu2O) 등의 산화물을 0.7 mTorr의 아르곤(Ar) 분위기에서 100와트(W)의 파워(power)로 5분간 증착하고, 이 후 용광로(Furnace)를 사용하여 진공 분위기에서 800C°로 1분간 열처리 공정을 추가 진행하여 형성될 수 있다.
예를 들어, 산화물 채널층(130)은 구리 산화물 또는 주석 산화물 중 어느 하나를 이용하여 형성될 수 있으며, P형 접합을 형성하는 P형 산화물질 중 어느 하나를 이용하여 P형 산화물 채널층으로 형성될 수 있다.
또한, P형 산화물질 중 어느 하나는 높은 일함수의 전극을 요구하는 물질일 수 있다.
예를 들어, 산화물 채널층(130)은 P형 산화물 채널층을 포함할 수 있고, P형 산화물 채널층을 포함하는 산화물 반도체 박막 트랜지스터는 P형 산화물 반도체 박막 트랜지스터로 지칭될 수 있다.
즉, 산화물 반도체 박막 트랜지스터(100)는 P형 산화물 반도체 박막 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 쌍극자층(140)은 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 산화물 채널층(130) 상에 증착되어 형성될 수 있다.
예를 들어, 쌍극자층(140)은 반도체 형성 방법 중 하나인 스핀 코팅(spin-coating)을 통하여 증착 형성될 수 있다.
예를 들어, 폴리에틸렌이민 용액의 경우 2-메톡시에탄올(2-methoxyethanol, 2ME)이 용매로서 이용될 수 있다.
쌍극자층(140)은 스핀 코팅 장비(Spin-coater)로 폴리에틸렌이민 용액이 증착된 후, 약 110C°로 핫플레이트(Hot plate)에서 10분간 가열하여 용매를 증발시켜 형성될 수 있다.
본 발명의 일실시예에 따르면 쌍극자층(140)은 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 산화물 채널층(130)과 소스 전극(150) 또는 드레인 전극(160) 중 적어도 하나의 사이에 증착되어 형성되고, 산화물 채널층(130)과 전극 사이에서 전기쌍극자를 형성할 수 있다.
즉, 본 발명은 전기쌍극자 형성층을 통하여 산화물 채널층과 전극 사이에서 전기쌍극자를 형성할 수 있다. 여기서, 전기쌍극자 형성층은 쌍극자층(140)을 지칭할 수 있다.
일례로, 쌍극자층(140)은 용액상태의 유기물을 이용하여 반도체 층을 형성하기 위한 용액 공정들 중 어느 하나 공정을 이용하여 형성될 수 있다.
예를 들어, 쌍극자층(140)은 스핀 코팅(spin coating), 잉크 젯(ink jet) 또는 슬롯 다이(slot die) 중 어느 하나를 통해 산화물 채널층(130) 상에서 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 증착되어 형성될 수 있다.
예를 들어, 폴리에틸렌이민 용액은 전기쌍극자를 형성할 수 있는 유기물질로 대체될 수 있다.
또한, 폴리에틸렌이민 용액은 비공액 고분자 전해질 물질로서, 폴리에틸렌이민에톡시레이트(PEIE) 용액 또는 폴리아크릴산(PAA) 용액으로 대체될 수 있다.
예를 들어, 쌍극자층(140)은 다이폴층, 전기쌍극자층, 전기쌍극자 형성층을 포함할 수 있다.
본 발명의 일실시예에 따르면 쌍극자층(140)은 폴리에틸렌이민(polyethyleneimine, PEI) 용액에 기반하여 질소(nitrogen)의 비공유전자쌍이 산화물 채널층(130)의 금속 양이온과 결합하여 산화물 채널층(130)과 형성하는 표면 상에 전기쌍극자를 형성할 수 있다.
즉, 쌍극자층(140)은 형성 물질에 따른 비공유전자쌍이 산화물 채널층(130)에서의 양이온과 결합하여 산화물 채널층(130) 상에 전기쌍극자를 형성할 수 있다.
예를 들어, 전기쌍극자는 소스 전극(150) 또는 드레인 전극(160) 중 어느 하나와 산화물 채널층(130) 사이에서의 쇼트키 장벽(Schottky barrier)을 감소시킴으로써, 소스 전극(150) 또는 드레인 전극(160) 중 어느 하나와 산화물 채널층(130) 사이의 접촉 저항을 감소시킬 수 있다.
즉, 본 발명은 P형 산화물 채널층과 전극 사이에 쌍극자층을 증착 형성하여 쌍극자층의 비공유전자쌍이 산화물 채널층의 금속 양이온과 결합하여 표면에 전기쌍극자를 형성함으로써 쇼트키 컨택(Schottky Contact)에서 장벽(barrier)낮출 수 있다.
또한, 쌍극자층(140)은 산화물 채널층(130)과 대면하는 제1측은 쌍극자층(140)의 비공유전자쌍에 기반하여 음전하를 나타내고, 소스 전극(150) 또는 드레인 전극(160)과 대면하는 제2측은 상대적으로 양의 전하를 나타낼 수 있다.
즉, 쌍극자층(140)은 제1 측이 음전하를 나타낼 경우, 상대적으로 제2 측이 양의 전하를 나타낼 수 있다.
다시 말해, 쌍극자층(140)의 제1측은 비공유전자쌍에 기반하여 음의 전하를 나타내고, 제2측은 상대적으로 양의 전하를 나타낼 수 있다.
일례로, 쌍극자층(140)은 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 접합 계면에서의 에너지 밴드를 축소하는 밴드 벤딩(band bending)과 쇼트키 장벽을 축소할 수 있다.
본 발명의 일실시예에 따르면 소스 전극(150)과 드레인 전극(160)은 금속물질을 스퍼터링(sputtering)을 통해 증착하여 형성될 수 있다.
예를 들어, 금속물질은 알루미늄(Al)과 같은 일함수가 낮은 물질이 이용될 수 도 있다.
일례로, 소스 전극(150) 또는 드레인 전극(160) 중 어느 하나는 오믹 컨택(Ohmic Contact)을 형성하기 위한 일함수의 기준값보다 낮은 일함수를 갖는 금속물질을 이용하여 형성될 수 있다.
다음으로, 쉐도우 마스크(Shadow mask)를 통하여 패터닝(pattern)을 진행하여 산화물 반도체 박막 트랜지터(100)가 제작될 수 있으며, 산화물 반도체 박막 트랜지스터(100)는 1000 um의 너비(width)와 150 um의 길이(length)를 가질 수 있다.
본 발명은 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 알루미늄(Al)과 같은 일함수가 낮은 금속 물질을 전극으로 사용하더라도 TFT(thin film transistor)로 동작하는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
도 2는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전달 특성을 설명하는 도면이다.
보다 구체적으로, 도 2는 산화물 반도체 박막 트랜지스터를 구성하는 전극의 종류에 따른 전달 특성을 예시한다.
도 2를 참고하면, 그래프는 게이트 전압 대 드레인 전류를 나타내고, 백금 전극(200), 쌍자극층 기반 알루미늄 전극(210), 알루미늄 전극(220)을 나타낸다.
백금 전극(200)은 상대적으로 높은 일함수에 기반하여 쌍자극층 기반 알루미늄 전극(210)과 알루미늄 전극(220)에 대비하여 높은 전달 특성을 나타낸다.
쌍자극층 기반 알루미늄 전극(210)은 일함수가 낮은 금속물질인 알루미늄을 이용하는 것으로 백금 전극(200)에 대비하여 낮은 전달 특성을 나타내나, 동일한 금속물질을 이용한 알루미늄 전극(220)에 대비하여 높은 전달 특성을 나타낸다.
따라서, 본 발명은 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 일함수가 낮은 금속 물질을 전극으로 사용하더라도 낮은 접촉 저항을 나타내는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
또한, 본 발명은 금(Au), 백금(Pt)과 같은 값비싼 귀금속 물질을 사용하지 않으며 전극 물질 선택의 폭을 넓힘으로써 산화물 반도체 박막 트랜지스터의 제조 비용을 절감할 수 있다.
도 3a는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 출력 특성을 설명하는 도면이다.
구체적으로, 도 3a는 알루미늄 전극을 이용하는 산화물 반도체 박막 트랜지스터의 출력 특성을 예시한다.
도 3a를 참고하면, 알루미늄 전극은 게이트 전압의 변화(0V 내지 -40V)에 따라 드레인 전압과 드레인 전류의 비율이 낮게 변화된다.
도 3b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 출력 특성을 설명하는 도면이다.
구체적으로, 도 3b는 쌍자극층 기반 알루미늄 전극을 이용하는 산화물 반도체 박막 트랜지스터의 출력 특성을 예시한다.
도 3b를 참고하면, 쌍자극층 기반 알루미늄 전극은 게이트 전압의 변화(0V 내지 -40V)에 따라 드레인 전압과 드레인 전류의 비율이 알루미늄 전극에 대비하여 높게 변화된다.
도 3a에 도 3b를 대비하면, 산화물 채널층과 전극 사이에 쌍자극층을 도입한 산화물 반도체 박막 트랜지스터에 대비하여 알루미늄 전극만 이용하는 산화물 반도체 박막 트랜지스터의 출력 특성에서 드레인 전압이 높더라도 포화상태(saturation)가 제대로 일어나지 않는 것을 확인할 수 있다.
또한, 드레인 전류도 쌍자극층 기반 알루미늄 전극을 이용한 경우에 대비하여 매우 낮을 수 있다.
도 4a 및 도 4b는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 계면 접촉 저항을 설명하는 도면이고, 도 4c는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 계면 접촉 저항을 설명하는 도면이다.
도 4a 내지 도 4c는 전극 구조에 따른 TLM (transfer length method) 피팅 곡선(fitting curve)을 나타낸다.
도 4a는 산화물 반도체 박막 트랜지스터에서 백금(Pt) 전극을 이용하는 경우로서, 접촉 저항 값이 5.35 kΩ·cm로 낮은 수치를 나타내었다.
도 4b는 산화물 반도체 박막 트랜지스터에서 알루미늄(Al) 전극을 이용하는 경우로서, 도 4a의 경우에 대비하여 13.87 kΩ·cm로 2배 이상 증가될 수 있다. 즉, 알루미늄 전극을 사용할 시, 쇼트키 컨택(Schottky contact)을 형성하기 때문에 접촉 저항이 대폭 상승할 수 있다.
도 4c는 산화물 반도체 박막 트랜지스터에서 알루미늄 전극과 산화물 채널층 사이에 쌍극자층을 삽입한 경우로서, 접촉 저항 값이 8.86 kΩ·cm로 도 4b에 대비하여 상대적으로 낮은 접촉 저항 값을 나타낸다.
즉, 산화물 반도체 박막 트랜지스터에서 알루미늄 전극과 산화물 채널층 사이에 쌍극자층을 삽입할 경우, 오믹과 같은 컨택(Ohmic-like contact)을 형성하기 때문에 Al 전극 대비 접촉 저항이 감소할 수 있다.
도 5a는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 에너지 밴다이어그램을 설명하고, 도 5b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 에너지 밴다이어그램을 설명하는 도면이다.
보다 구체적으로, 도 5a 및 도 5b는 알루미늄 전극을 이용한 산화물 반도체 박막 트랜지스터에서 산화물 채널층과 전극 사이에 쌍극자층을 삽입한 경우와 반대의 경우를 에너지 밴다이어그램을 이용하여 대비한다.
도 5a를 참고하면, 전극(500)과 산화물 채널층(510) 사이에 쇼트키 장벽(Schottky barrier)이 형성되고, 정공(h)은 전극(500)에서 산화물 채널층으로 이동하지 못한다.
한편, 도 5b를 참고하면, 전극(520)과 산화물 채널층(540) 사이에 쌍극자층(530)이 형성되고, 형성된 쌍극자층의 질소(nitrogen)의 비공유전자쌍이 산화물 채널층(540)의 금속 양이온과 결합하여 전기쌍극자를 형성할 수 있다.
따라서, 형성된 쌍극자층은 산화물 채널층 사이의 접합 계면에서의 에너지 밴드를 축소하는 밴드 벤딩(band bending)과 쇼트키 장벽(Schottky barrier)을 감소시켜 정공(h)의 이동을 지원한다.
또한, 쌍극자층은 유기물질로 형성되어 두께가 얇아 정공(h)이 터널링(tunneling)을 통하여 이동할 수 있도록 지원한다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 삼차원 구조를 설명하는 도면이다.
도 6을 참고하면, 산화물 반도체 박막 트랜지스터(600)는 게이트 전극(610)이 형성되고, 게이트 전극(610) 상에 게이트 절연층(620)이 형성되며, 게이트 절연층(620) 상에 산화물 채널층(630)이 형성되고, 산화물 채널층(630) 상에 쌍극자층(640)이 형성되며, 쌍극자층(640) 상에 전극(650)이 형성될 수 있다.
예를 들어, 전극(650)은 소스 전극 및 드레인 전극을 포함할 수 있다.
일례로, 게이트 전극(610), 게이트 절연층(620), 게이트 절연층(620), 산화물 채널층(630), 쌍극자층(640) 및 전극(650)의 형성물질은 도 1에 대한 설명과 동일하다.
도 7은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성을 종래 기술과 대비하여 설명하는 도면이다.
도 7을 참고하면, 그래프의 가로축은 게이트 전압의 변화를 나타내고, 세로축은 커패시턴스(capacitance)의 변화를 나타낸다.
산화물 반도체 박막 트랜지스터에서 쌍극자층을 포함하지 않는 경우에 해당하는 커패시턴스-전압 변화(710)와 산화물 반도체 박막 트랜지스터에서 쌍극자층을 포함하는 경우에 해당하는 커패시턴스-전압 변화(710)를 비교하면, 게이트 전압 변화에 따라 커패시턴스 수치가 상대적으로 감소한다.
도 8a는 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 정공 집적(hole accumulation)을 설명하고, 도 8b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 정공 집적(hole accumulation)을 설명하는 도면이다.
도 8a를 참고하면, 종래 기술에 따른 산화물 반도체 박막 트랜지스터(800)는 게이트 전극(801), 게이트 절연층(802), 산화물 채널층(803), 전극(804)을 포함하고, 집적 정공(805)에 해당하는 정공 운반체는 산화물 채널층(803)에서 게이트 절연층(802)에 전극(804)으로 이동하지 않는다.
도 8b를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터(810)는 게이트 전극(811), 게이트 절연층(812), 산화물 채널층(813), 쌍극자층(814) 및 전극(815)을 포함하고, 포획 정공(816)에 해당하는 정공 운반체는 쌍극자층(814)으로 이동한다.
즉, 쌍극자층(814)과 산화물 채널층(813)의 계면에 형성되는 네거티브 전하(negative charge)에 의해, 일부 정공 운반체가 쌍극자층(814)과 산화물 채널층(813)의 계면에서의 네거티브 전하에 포획(trapped)되며 집적(accumulation) 되는 정공은 감소될 수 있다.
이를 통해 산화물 채널층(813)과 쌍극자층(814) 사이의 계면에 음의 전하를 띄고 있는 것이 확인될 수 있다.
도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법과 관련된 흐름도를 설명하는 도면이다.
구체적으로, 도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법을 예시한다.
도 9를 참고하면, 단계(901)에서 산화물 반도체 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성한다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 붕소가 고농도로 도핑된 Si 웨이퍼(wafer)를 이용하여 게이트 전극을 형성할 수 있다.
예를 들어, 게이트 전극은 기판으로서 P-타입(type)으로 붕소가 고농도로 도핑된 Si 웨이퍼(wafer)가 이용될 수 있다.
단계(902)에서 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 전극 상에 게이트 절연층을 형성한다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 전극 상에 열산화(thermal oxidation) 기법으로 이산화규소(SiO2)를 약 120nm 두께로 성장시켜 게이트 절연층을 형성할 수 있다.
예를 들어, 산화물 반도체 박막 트랜지스터의 제조 방법은 이산화규소를 증착하고, 핫플레이트에서 열처리를 통하여 게이트 절연층을 형성할 수 있다.
단계(903)에서 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 절연층 상에 산화물 채널층을 형성한다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 반도체 형성 장비인 RF 스퍼터(sputter)를 사용하여 산화구리(Cu2O) 등의 산화물을 0.7 mTorr의 Ar 분위기에서 100와트(W)의 파워(power)로 5분간 증착하고, 이 후, 용광로(Furnace)를 사용하여 진공 분위기에서 800C°로 1분간 열처리 공정을 추가 진행하여 산화물 채널층을 형성할 수 있다.
단계(904)에서 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 채널층 상에 쌍극자층을 형성한다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 산화물 채널층 상에 증착할 수 있다.
예를 들어, 폴리에틸렌이민 용액의 경우 2-메톡시에탄올(2-methoxyethanol, 2ME)이 용매로서 이용될 수 있다.
또한, 산화물 반도체 박막 트랜지스터의 제조 방법은 스핀 코팅 장비(Spin-coater)로 폴리에틸렌이민 용액이 증착한 후, 약 110C°로 핫플레이트(Hot plate)에서 10분간 가열하여 용매를 증발시켜 쌍극자층을 형성할 수 있다.
또한, 산화물 반도체 박막 트랜지스터의 제조 방법은 스핀 코팅(spin coating), 잉크 젯(ink jet) 또는 슬롯 다이(slot die) 중 어느 하나를 통해 산화물 채널층 상에서 폴리에틸렌이민(polyethyleneimine, PEI) 용액을 증착한 후, 열처리를 통하여 쌍극자층을 형성할 수 있다.
단계(905)에서 산화물 반도체 박막 트랜지스터의 제조 방법은 쌍극자층 상에 소스 및 드레인 전극을 형성한다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 금속물질을 스퍼터링(sputtering)을 통해 증착하여 쌍극자층 상에 소스 및 드레인 전극을 형성할 수 있다.
따라서, 본 발명은 산화물 채널층과 전극 사이에서 전기쌍극자를 형성하는 층에 기반하여 전극을 알루미늄(Al)과 같은 일함수가 낮은 금속 물질을 전극으로 사용하더라도 TFT(thin film transistor)로 동작하는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (8)

  1. 게이트 전극; 게이트 절연층; 산화물 채널층; 쌍극자(Dipole) 층; 소스 전극; 및 드레인 전극을 포함하고,
    상기 쌍극자(Dipole) 층은 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 상기 산화물 채널층과 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나의 사이에 증착되어 형성되고, 상기 사이에서 전기쌍극자를 형성하는
    산화물 반도체 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 쌍극자(Dipole) 층은 스핀 코팅(spin coating), 잉크 젯(ink jet) 또는 슬롯 다이(slot die) 중 어느 하나를 통해 상기 산화물 채널층 상에서 상기 폴리에틸렌이민(polyethyleneimine, PEI) 용액이 증착되어 형성되는
    산화물 반도체 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 쌍극자(Dipole) 층은 상기 폴리에틸렌이민(polyethyleneimine, PEI) 용액에 기반하여 질소(nitrogen)의 비공유전자쌍이 상기 산화물 채널층의 금속 양이온과 결합하여 상기 산화물 채널층과 형성하는 표면 상에 전기쌍극자를 형성하는
    산화물 반도체 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 쌍극자(Dipole) 층의 제1측은 상기 비공유전자쌍에 기반하여 음의 전하를 나타내고,
    상기 쌍극자(Dipole) 층의 제2측은 상대적으로 양의 전하를 나타내는
    산화물 반도체 박막 트랜지스터.
  5. 제3항에 있어서,
    상기 전기쌍극자는 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 쇼트키 장벽(Schottky barrier)을 감소시킴으로써, 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 접촉 저항을 감소시키는
    산화물 반도체 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 쌍극자(Dipole) 층은 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나와 상기 산화물 채널층 사이의 접합 계면에서의 정공의 이동을 지원하는산화물 반도체 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극 중 어느 하나는 오믹 컨택(Ohmic Contact)을 형성하기 위한 일함수의 기준값보다 낮은 일함수를 갖는 금속물질을 이용하여 형성되는
    산화물 반도체 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 산화물 채널층은 구리 산화물 또는 주석 산화물 중 어느 하나를 이용하여 형성되는
    산화물 반도체 박막 트랜지스터.
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