WO2020105116A1 - ロック検出回路及び位相同期回路 - Google Patents

ロック検出回路及び位相同期回路

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WO2020105116A1
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恒次 堤
翔 池田
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a lock detection circuit that calculates the degree of convergence of the output signal of the phase locked loop and a phase locked loop circuit that calculates the degree of convergence of the output signal of the voltage controlled oscillator.
  • the phase locked loop circuit (hereinafter referred to as “PLL (Phase Locked Loop) circuit”) outputs a reference signal source that outputs a reference signal, a reference signal output from the reference signal source, and a variable frequency divider described below. And a phase comparator that outputs a phase difference from the frequency-divided signal.
  • the PLL circuit divides the output signal of the voltage control oscillator in which the frequency of the output signal changes in accordance with the phase difference output from the phase comparator and the output signal of the voltage control oscillator, and outputs the divided output signal as the division signal.
  • a variable frequency divider for outputting to the phase comparator.
  • the PLL circuit can change the frequency of the output signal of the voltage controlled oscillator by changing the frequency division ratio of the output signal in the variable frequency divider.
  • Non-Patent Document 1 discloses a lock detection circuit that determines that an output signal is converged when a phase difference between a reference signal and a frequency-divided signal is a threshold value or less.
  • Non-Patent Document 1 determines that the output signal is converged when the phase difference between the reference signal and the divided signal is less than or equal to the threshold value.
  • the phase difference causes damped oscillation until it stabilizes. Therefore, there is a problem that it is not possible to calculate how much the output signal is converged by simply comparing the phase difference and the threshold value.
  • the present invention has been made to solve the above problems, and an object thereof is to obtain a lock detection circuit and a phase synchronization circuit that can calculate the degree of convergence of output signals.
  • the lock detection circuit integrates the phase difference between the frequency-divided signal and the reference signal in the phase locked loop during a fixed period within the transient response period of the output signal of the phase locked loop, and outputs the output signal of the phase locked loop.
  • the integration circuit that integrates the phase difference between the divided signal and the reference signal, the integration result of the phase difference in the integration circuit during the constant period during the transient response period, and A convergence degree calculation circuit for calculating the degree of convergence of the output signal of the phase locked loop from the integration result of the phase difference in the integration circuit during a fixed period is provided.
  • the convergence degree calculation circuit from the integration result of the phase difference in the integration circuit during the constant period within the transient response period, and the integration result of the phase difference in the integration circuit during the constant period within the convergence period,
  • the lock detection circuit is configured to calculate the degree of convergence of the output signal of the phase locked loop. Therefore, the lock detection circuit according to the present invention can calculate the degree to which the output signal of the phase locked loop is converged.
  • FIG. 3 is a configuration diagram showing a phase synchronization circuit according to the first embodiment. It is explanatory drawing which shows the frequency of the output signal of VCO5, the current output from the charge pump 3, and the current output from the voltage-current converter 14.
  • FIG. 6 is a configuration diagram showing a phase locked loop circuit according to a second embodiment. It is explanatory drawing which shows the frequency of the output signal of VCO5, the current output from the charge pump 3, and the current output from the voltage-current converter 14.
  • FIG. 7 is an explanatory diagram illustrating an operation of the switched capacitor circuit 22.
  • FIG. 9 is a configuration diagram showing a phase locked loop circuit according to a third embodiment.
  • FIG. 9 is an explanatory diagram showing convergence degrees C (1) to C (N) calculated N times by an arithmetic circuit 19.
  • FIG. 9 is a configuration diagram showing a PLL circuit according to a fourth embodiment. Frequency of the output signal of the VCO 5, the current output from the charge pump 3 is an explanatory diagram showing a current and convergence time C Time output from the voltage-current converter 14.
  • FIG. 11 is a configuration diagram showing a PLL circuit according to a fifth embodiment.
  • FIG. 1 is a configuration diagram showing a phase locked loop circuit (hereinafter referred to as “PLL circuit”) according to the first embodiment.
  • the reference signal source 1 outputs a reference signal having a constant frequency to the phase comparator 2.
  • the phase comparator 2 compares the phase of the reference signal output from the reference signal source 1 with the phase of the divided signal output from the variable frequency divider 6. If the phase of the divided signal leads the phase of the reference signal, the phase comparator 2 outputs the phase error signal UP indicating the phase difference between the reference signal and the divided signal to the charge pump 3 and the OR circuit 13, respectively. Output to.
  • phase comparator 2 If the phase of the divided signal lags the phase of the reference signal, the phase comparator 2 outputs the phase error signal DN indicating the phase difference between the reference signal and the divided signal to the charge pump 3 and the OR circuit 13, respectively. Output to.
  • Each of the phase error signal UP and the phase error signal DN is a voltage signal.
  • the charge pump 3 When the phase error signal UP is output from the phase comparator 2, the charge pump 3 outputs a positive polarity pulse current having a wider pulse width to the loop filter 4 as the phase difference indicated by the phase error signal UP increases.
  • the phase error signal DN When the phase error signal DN is output from the phase comparator 2, the charge pump 3 outputs a negative pulse current having a wider pulse width to the loop filter 4 as the phase difference indicated by the phase error signal DN increases.
  • the charge pump 3 does not output the pulse current to the loop filter 4 unless both the phase error signal UP and the phase error signal DN are output from the phase comparator 2.
  • the loop filter 4 converts the pulse current output from the charge pump 3 into a voltage, smoothes the voltage, and the smoothed voltage is a voltage controlled oscillator (hereinafter, referred to as VCO (Voltage Controlled Oscillator)) 5 Output to.
  • VCO Voltage Controlled Oscillator
  • the VCO 5 outputs an output signal having a frequency corresponding to the voltage output from the loop filter 4 to each of the variable frequency divider 6 and the output terminal 7.
  • the output signal of the VCO 5 is the output signal of the PLL circuit.
  • the variable frequency divider 6 frequency-divides the output signal of the VCO 5 at the frequency division ratio indicated by the control signal output from the frequency controller 8 and outputs the frequency-divided output signal to the phase comparator 2 as a frequency-divided signal.
  • the output terminal 7 is a terminal for outputting the output signal of the VCO 5 to the outside.
  • the frequency controller 8 outputs a control signal indicating the frequency division ratio of the output signal to the variable frequency divider 6. Further, the frequency controller 8 outputs a control signal instructing on or off to the reset switch 16, and outputs a control signal instructing sampling of the charge amount to an analog-digital converter (hereinafter, referred to as “ADC”) 18. To do.
  • the lock detection circuit 10 includes an integration circuit 11 and a convergence degree calculation circuit 17.
  • the integrating circuit 11 includes a current output circuit 12, a capacitor 15 and a reset switch 16.
  • the integrating circuit 11 integrates the phase difference indicated by the phase error signal UP output from the phase comparator 2 or the phase difference indicated by the phase error signal DN during a certain period within the transient response period of the output signal of the VCO 5.
  • the integration circuit 11 outputs the integration result of the phase difference to the convergence degree calculation circuit 17 as a first integration result.
  • the transient response period is a period during which the frequency of the output signal is causing damped oscillation, and the frequency of the output signal deviates from the desired frequency.
  • the integration circuit 11 integrates the phase difference indicated by the phase error signal UP output from the phase comparator 2 or the phase difference indicated by the phase error signal DN during a certain period within the convergence period of the output signal of the VCO 5.
  • the integration circuit 11 outputs the integration result of the phase difference to the convergence degree calculation circuit 17 as the second integration result.
  • the convergence period is a period in which the frequency of the output signal substantially matches the desired frequency.
  • the current output circuit 12 includes an OR circuit 13 and a voltage / current converter 14.
  • the current output circuit 12 outputs to the ADC 18 a current corresponding to the phase difference indicated by the phase error signal UP output from the phase comparator 2 or the phase difference indicated by the phase error signal DN.
  • the OR circuit 13 outputs the phase error signal UP to the voltage-current converter 14, and when the phase comparator 2 outputs the phase error signal DN, The phase error signal DN is output to the voltage / current converter 14.
  • the voltage / current converter 14 converts the phase error signal UP into a current.
  • the voltage / current converter 14 converts the phase error signal DN into a current.
  • the capacitor 15 charges the electric charge according to the current output from the voltage-current converter 14 during a fixed period within the transient response period as the integration of the phase difference.
  • the capacitor 15 charges the electric charge according to the current output from the voltage-current converter 14 during a fixed period within the convergence period as the integration of the phase difference.
  • the reset switch 16 is turned on if the control signal output from the frequency controller 8 indicates “on”, and is off if the control signal output from the frequency controller 8 indicates “off”. become.
  • the convergence degree calculation circuit 17 includes an ADC 18 and an arithmetic circuit 19.
  • the convergence degree calculation circuit 17 calculates the degree of convergence of the output signal of the VCO 5 (hereinafter, referred to as “convergence degree”) from the first integration result and the second integration result output from the integration circuit 11. To do.
  • the ADC 18 determines that the voltage corresponding to the charge amount of the charge charged during the fixed period within the transient response period. , The voltage applied to the capacitor 15 is sampled.
  • the ADC 18 converts an analog value indicating the sampled voltage into a digital value (hereinafter, referred to as “first digital value”), and outputs the first digital value to the arithmetic circuit 19.
  • first digital value a digital value
  • the ADC 18 receives a control signal for instructing sampling of the charge amount from the frequency controller 8 within the convergence period
  • the ADC 18 generates a capacitor corresponding to the charge amount of the charge charged during the constant period within the convergence period.
  • the voltage applied to 15 is sampled.
  • the ADC 18 converts the analog value indicating the sampled voltage into a digital value (hereinafter, referred to as “second digital value”), and outputs the second digital value to the arithmetic circuit 19.
  • the arithmetic circuit 19 calculates the difference between the first digital value and the second digital value output from the ADC 18 as the degree of convergence of the output signal of the VCO 5. Alternatively, the arithmetic circuit 19 calculates the ratio between the first digital value and the second digital value output from the ADC 18 as the degree of convergence of the output signal of the VCO 5.
  • FIG. 2 is an explanatory diagram showing the frequency of the output signal of the VCO 5, the current output from the charge pump 3, and the current output from the voltage-current converter 14.
  • the frequency controller 8 controls the frequency division ratio of the output signal of the VCO 5 so that the frequency of the output signal of the VCO 5 changes in a sawtooth shape as shown by the dotted line in FIG.
  • the frequency of the output signal of the VCO 5 is gradually increased by the frequency controller 8
  • the change of the frequency division ratio under the control of the frequency controller 8 is small. If the change in the division ratio controlled by the frequency controller 8 is small, the frequency of the output signal changes following the change in the division ratio.
  • the frequency of the output signal of the VCO 5 is sharply reduced by the frequency controller 8, the change of the frequency division ratio under the control of the frequency controller 8 is large.
  • the PLL circuit shown in FIG. 1 is capable of calculating the degree of convergence of the output signal at the time point T m1 when the time T meas elapses from the time when the frequency of the output signal of the VCO 5 starts to sharply decrease.
  • a circuit 10 is provided.
  • the reference signal source 1 outputs a reference signal having a constant frequency to the phase comparator 2.
  • the phase comparator 2 compares the phase of the reference signal with the phase of the divided signal output from the variable frequency divider 6. If the phase of the divided signal leads the phase of the reference signal, the phase comparator 2 outputs the phase error signal UP indicating the phase difference between the reference signal and the divided signal to the charge pump 3 and the OR circuit 13, respectively. Output to. If the phase of the divided signal lags the phase of the reference signal, the phase comparator 2 outputs the phase error signal DN indicating the phase difference between the reference signal and the divided signal to the charge pump 3 and the OR circuit 13, respectively. Output to.
  • phase difference indicated by the phase error signal UP increases as the phase of the divided signal leads the phase of the reference signal and the degree of advance of the phase of the divided signal with respect to the reference signal increases.
  • the phase difference indicated by the phase error signal DN becomes larger as the phase of the divided signal lags the phase of the reference signal and the degree of delay of the phase of the divided signal with respect to the reference signal increases.
  • the charge pump 3 When the phase error signal UP is output from the phase comparator 2, the charge pump 3 raises the frequency of the output signal of the VCO 5 and therefore outputs a positive pulse current to the loop filter 4 as shown in FIG.
  • the charge pump 3 outputs a positive polarity pulse current having a wider pulse width to the loop filter 4 as the phase difference indicated by the phase error signal UP increases. Therefore, when the frequency of the output signal of the VCO 5 is greatly increased, a positive pulse current having a wide pulse width is output to the loop filter 4, and when the frequency of the output signal is increased, a positive pulse current having a narrow pulse width is output. Is output to the loop filter 4. Since the rate of increase in the frequency of the output signal is constant during the convergence period in which the output signal of the VCO 5 is converged, the charge pump 3 repeatedly outputs a pulse current having a constant pulse width.
  • the charge pump 3 When the phase error signal DN is output from the phase comparator 2, the charge pump 3 lowers the frequency of the output signal of the VCO 5, and thus outputs a negative pulse current to the loop filter 4 as shown in FIG.
  • the charge pump 3 outputs a negative pulse current having a wider pulse width to the loop filter 4 as the phase difference indicated by the phase error signal DN increases. Therefore, when the frequency of the output signal of the VCO 5 is greatly reduced, a negative pulse current having a wide pulse width is output to the loop filter 4, and when the frequency of the output signal is reduced, a negative pulse current having a narrow pulse width is output. Is output to the loop filter 4.
  • the loop filter 4 Upon receiving the pulse current from the charge pump 3, the loop filter 4 converts the pulse current into a voltage, smoothes the voltage, and outputs the smoothed voltage to the VCO 5. If the pulse current output from the charge pump 3 is a positive polarity pulse current, the smoothed voltage is high, and if the pulse current output from the charge pump 3 is a negative polarity pulse current, smoothing is performed. After that, the voltage becomes lower.
  • the VCO 5 Upon receiving the smoothed voltage from the loop filter 4, the VCO 5 outputs an output signal having a frequency corresponding to the smoothed voltage to each of the variable frequency divider 6 and the output terminal 7.
  • variable frequency divider 6 frequency-divides the output signal of the VCO 5 at the frequency division ratio indicated by the control signal output from the frequency controller 8 and outputs the frequency-divided output signal to the phase comparator 2 as a frequency-divided signal. To do.
  • the OR circuit 13 When the phase comparator 2 outputs the phase error signal UP, the OR circuit 13 outputs the phase error signal UP to the voltage-current converter 14.
  • the phase error signal DN When the phase error signal DN is output from the phase comparator 2, the OR circuit 13 outputs the phase error signal DN to the voltage-current converter 14.
  • the voltage / current converter 14 Upon receiving the phase error signal UP from the OR circuit 13, the voltage / current converter 14 converts the phase error signal UP into a current.
  • the voltage / current converter 14 Upon receiving the phase error signal DN from the OR circuit 13, the voltage / current converter 14 converts the phase error signal DN into a current.
  • the frequency controller 8 calculates the degree of convergence of the output signal at the time point T m1 when the time T meas elapses from the time point when the frequency of the output signal of the VCO 5 starts to sharply decrease, and at time Ta1, A control signal instructing “off” is output to the reset switch 16.
  • the reset switch 16 is turned off when receiving a control signal instructing “off” from the frequency controller 8.
  • the reset switch 16 is turned on.
  • the capacitor 15 starts charging the electric charge according to the current output from the voltage-current converter 14.
  • the frequency controller 8 outputs a control signal instructing sampling of the charge amount to the ADC 18.
  • the times Ta1 and Tb1 may be stored in the internal memory of the frequency controller 8 or may be given from the outside.
  • the period (constant period) from time Ta1 to time Tb1 is within the transient response period. Further, the length of the period from the time Ta1 to time T m1, and the length of the period from the time point T m1 to time Tb1, the same length. Therefore, the time Ta1 is a time point earlier by the time ⁇ Ta than the time point T m1 , and the time Tb1 is a time point later than the time point T m1 by the time ⁇ Ta.
  • the time Ta1 is the time when 9 [ ⁇ s] has elapsed from the time when the frequency of the output signal started to sharply decrease.
  • Time Tb1 is a time point when 11 [ ⁇ s] has elapsed from the time point when the frequency of the output signal started to sharply decrease.
  • the ADC 18 When the ADC 18 receives the control signal instructing sampling of the charge amount from the frequency controller 8, the ADC 18 samples the voltage V c applied to the capacitor 15. Since the voltage V c applied to the capacitor 15 is directly proportional to the charge amount of the electric charge in the capacitor 15, sampling the voltage V c applied to the capacitor 15 determines the charge amount of the electric charge in the capacitor 15. Equivalent to sampling. ADC18 converts the analog value indicating the voltage V c sampled into a first digital value V ADC1, and outputs a first digital value V ADC1 to the arithmetic circuit 19.
  • the frequency controller 8 outputs a control signal for instructing sampling of the charge amount to the ADC 18, and then outputs a control signal for instructing “on” to the reset switch 16 in order to reset the capacitor 15 before the time Ta2. To do.
  • the reset switch 16 is turned on when receiving a control signal instructing “on” from the frequency controller 8. When the reset switch 16 is turned on, the capacitor 15 discharges the charged electric charge.
  • the frequency controller 8 outputs a control signal instructing “off” to the reset switch 16 at time Ta2.
  • the reset switch 16 is turned off when receiving a control signal instructing “off” from the frequency controller 8.
  • the capacitor 15 starts charging the electric charge according to the current output from the voltage-current converter 14.
  • the frequency controller 8 outputs a control signal instructing sampling of the charge amount to the ADC 18.
  • the times Ta2 and Tb2 may be stored in the internal memory of the frequency controller 8 or may be given from the outside.
  • the period (constant period) from time Ta2 to time Tb2 is within the convergence period.
  • the length of the period from time Ta2 to time Tb2 is the same as the length of the period from time Ta1 to time Tb1.
  • the frequency controller 8 sets the period from time Ta2 to time Tb2 within the convergence period. It is possible to do so.
  • the ADC 18 When the ADC 18 receives the control signal instructing sampling of the charge amount from the frequency controller 8, the ADC 18 samples the voltage V c applied to the capacitor 15. ADC18 converts the analog value indicating the voltage V c sampled into a second digital value V ADC2, and outputs a second digital value V ADC2 to the arithmetic circuit 19.
  • the arithmetic circuit 19 calculates the difference between the first digital value V adc1 and the second digital value V adc2 as the convergence degree C of the output signal of the VCO 5 .
  • the arithmetic circuit 19 sets the first digital value V adc1 and the second digital value V adc2 as the convergence degree C of the output signal of the VCO 5 as shown in the following expression (2).
  • C V adc1 / V adc2 (2)
  • the first embodiment described above integrates the phase difference between the frequency-divided signal and the reference signal in the VCO 5 during a fixed period within the transient response period of the output signal of the VCO 5 to obtain a fixed period within the convergence period of the output signal of the VCO 5.
  • the integration circuit 11 that integrates the phase difference between the divided signal and the reference signal, the integration result of the phase difference in the integration circuit 11 during the fixed period within the transient response period, and the integration during the fixed period within the convergence period.
  • the lock detection circuit 10 is configured so as to include a convergence degree calculation circuit 17 that calculates the degree of convergence of the output signal of the VCO 5 from the integration result of the phase difference in the circuit 11. Therefore, the lock detection circuit 10 can calculate the degree to which the output signal of the VCO 5 is converged.
  • Embodiment 2 The lock detection circuit 10 shown in FIG. 1 integrates the phase difference between the frequency-divided signal and the reference signal during a fixed period within the transient response period of the output signal of the VCO 5 to obtain a fixed period within the convergence period of the output signal of the VCO 5.
  • An integrating circuit 11 for integrating the phase difference between the divided signal and the reference signal is provided therein.
  • the lock detection circuit 10 shown in FIG. 1 includes a convergence degree calculation circuit 17 that calculates the degree of convergence of the output signal of the VCO 5 from the first integration result and the second integration result output from the integration circuit 11. I have it.
  • the lock detection circuit 10 includes an integration circuit 21 including a switched capacitor circuit 22, and a convergence degree for obtaining the charge amount of the charge in the capacitor 30 after the charge is charged in the negative direction by the switched capacitor circuit 22.
  • the calculation circuit 41 may be included.
  • FIG. 3 is a configuration diagram showing a PLL circuit according to the second embodiment.
  • the same reference numerals as those in FIG. 1 indicate the same or corresponding portions, and thus the description thereof will be omitted.
  • the frequency controller 9 outputs a control signal indicating the frequency division ratio of the output signal of the VC 05 to the variable frequency divider 6.
  • the frequency controller 9 outputs a control signal instructing on or off to the switches 31 to 35, and outputs a control signal instructing sampling of the charge amount to the ADC 42 of the convergence degree calculation circuit 41.
  • the integrating circuit 21 includes a current output circuit 12 and a switched capacitor circuit 22.
  • the switched capacitor circuit 22 includes a capacitor 30 and switches 31 to 35.
  • the switched capacitor circuit 22 charges the capacitor 30 in the positive direction according to the current output from the current output circuit 12 during a fixed period within the transient response period.
  • the switched capacitor circuit 22 charges the capacitor 30 in the negative direction in accordance with the current output from the current output circuit 12 during a fixed period within the convergence period.
  • the capacitor 30 has one end connected to one end of the switch 31 and the other end connected to one end of the switch 32.
  • the capacitor 30 charges the charges in the positive direction according to the current output from the current output circuit 12, or charges the charges in the negative direction according to the current output from the current output circuit 12.
  • the charge amount of the capacitor 30 corresponds to the integration result of the integration circuit 21.
  • the switches 31 to 35 are turned on when receiving a control signal instructing “on” from the frequency controller 9, and turned off when receiving a control signal instructing “off” from the frequency controller 9.
  • the switch 31 has one end connected to one end of the capacitor 30 and the other end connected to the ground.
  • the switch 32 has one end connected to the other end of the capacitor 30 and the other end connected to the ground.
  • the switch 33 has one end connected to the output side of the voltage-current converter 14 and the other end connected to the other end of the capacitor 30.
  • the switch 34 has one end connected to the output side of the voltage-current converter 14 and the other end connected to one end of the capacitor 30.
  • the switch 35 has one end connected to one end of the capacitor 30 and the other end connected to the input side of the ADC 42.
  • the convergence degree calculation circuit 41 includes an ADC 42.
  • the convergence degree calculation circuit 41 calculates the charge amount of the capacitor 30 after the charge is charged in the negative direction by the switched capacitor circuit 22 as the convergence degree of the output signal of VC05.
  • the ADC 42 receives the control signal instructing the sampling from the frequency controller 9, the ADC 42 samples the voltage V c applied to the capacitor 30 as the voltage corresponding to the charge amount of the electric charge in the capacitor 30.
  • the ADC 42 converts an analog value indicating the sampled voltage V c into a digital value V adc3 .
  • the digital value V adc3 indicates the degree of convergence C of the output signal of VC05.
  • FIG. 4 is an explanatory diagram showing the frequency of the output signal of the VCO 5, the current output from the charge pump 3, and the current output from the voltage-current converter 14.
  • FIG. 5 is an explanatory diagram for explaining the operation of the switched capacitor circuit 22. Also in the PLL circuit shown in FIG. 3, it is assumed that the degree of convergence of the output signal at the time point T m1 at which the time T meas has elapsed from the time point when the frequency of the output signal of the VCO 5 starts to sharply decrease is calculated.
  • the frequency controller 9 Before performing the calculation process of the convergence degree C, the frequency controller 9 outputs a control signal instructing "on” to the switches 31 and 32 and turning off “off", as shown in (1) of FIG.
  • the control signal to instruct is output to the switches 33 to 35.
  • the switches 31 and 32 receive a control signal for instructing “on” from the frequency controller 9, they are turned on as shown in (1) of FIG.
  • the switches 33 to 35 receive the control signal instructing “OFF” from the frequency controller 9, they are turned off as shown in (1) of FIG. (1) of FIG. 5 shows the resetting of the capacitor 30, and all the charges charged in the capacitor 30 are discharged.
  • the frequency controller 9 outputs a control signal instructing “on” to the switches 32 and 34 and a control signal instructing “off” at the switch 31 as shown in (1) of FIG. , 33, 35.
  • the switches 32 and 34 receive the control signal for instructing “on” from the frequency controller 9, they are turned on as shown in (2) of FIG.
  • the switches 31, 33, and 35 receive the control signal instructing "OFF” from the frequency controller 9, they are turned off as shown in (2) of FIG. (2) of FIG. 5 shows charging of the capacitor 30 in the transient response period, and the capacitor 30 is positively charged according to the current output from the voltage-current converter 14.
  • the frequency controller 9 outputs a control signal for instructing “OFF” to the switches 31 to 35, as shown in (3) of FIG.
  • the switches 31 to 35 receive the control signal instructing “OFF” from the frequency controller 9, they are turned off as shown in (3) of FIG. (3) of FIG. 5 shows holding of the electric charge charged by the capacitor 30.
  • the frequency controller 9 outputs a control signal instructing “on” to the switches 31 and 33 and a control signal instructing “off” in the switch 32, as shown in (4) of FIG. , 34, 35.
  • the switches 31 and 33 receive a control signal for instructing “on” from the frequency controller 9, they are turned on as shown in (4) of FIG.
  • the switches 32, 34, and 35 receive the control signal instructing "off” from the frequency controller 9, they are turned off as shown in (4) of FIG. (4) of FIG. 5 shows the charging of the capacitor 30 during the convergence period, and the capacitor 30 is charged in the negative direction according to the current output from the voltage-current converter 14.
  • the frequency controller 9 outputs a control signal instructing “on” to the switches 32 and 35 and outputs a control signal instructing “off” to the switch 31 as shown in (5) of FIG. , 33, 34.
  • the frequency controller 9 also outputs a control signal instructing sampling of the charge amount to the ADC 42 of the convergence degree calculation circuit 41.
  • the switches 32 and 35 receive a control signal for instructing “on” from the frequency controller 9, they are turned on as shown in (5) of FIG.
  • the switches 31, 33, and 34 receive the control signal instructing “OFF” from the frequency controller 9, they are turned off as shown in (5) of FIG. (5) of FIG. 5 shows that the voltage applied to the capacitor 30 is sampled by the ADC 42.
  • the ADC 42 When the ADC 42 receives the control signal instructing the sampling of the charge amount from the frequency controller 9, the ADC 42 samples the voltage V c applied to the capacitor 30 as the voltage corresponding to the charge amount of the capacitor 30.
  • the ADC 42 converts an analog value indicating the sampled voltage V c into a digital value V adc3 .
  • the digital value V adc3 indicates the degree of convergence C of the output signal of VC05. The closer the value of C is to 0, the closer the frequency of the output signal of the VCO 5 is to the desired frequency. Therefore , the digital value V adc3 within the transient response period is in a state of being close to convergence.
  • the integration circuit 21 includes the current output circuit 12 and the switched capacitor circuit 22, and the convergence degree calculation circuit 41 determines the convergence degree of the output signal of the VC05 by the switched capacitor circuit 22 in the negative direction.
  • the lock detection circuit 10 is configured so as to obtain the charge amount of the electric charge in the capacitor 30 after being charged. Therefore, the lock detection circuit 10 can calculate the degree of convergence of the output signal of the VCO 5.
  • FIG. 6 is a configuration diagram showing a PLL circuit according to the third embodiment. 6, the same reference numerals as those in FIG. 1 indicate the same or corresponding portions, and thus the description thereof will be omitted.
  • the frequency controller 51 outputs to the variable frequency divider 6 a control signal indicating the frequency division ratio of the output signal of the VC 05. Further, the frequency controller 51 outputs a control signal instructing on or off to the reset switch 16 and a control signal instructing sampling of the charge amount to the ADC 18, similarly to the frequency controller 8 shown in FIG. ..
  • the frequency controller 51 switches the phase difference integration period to the integration circuit 11 and causes the integration circuit 11 to integrate and converge the phase difference in a fixed period within the transient response period. Each of the integration of the phase difference in a certain period of time is performed multiple times. Further, the frequency controller 51 instructs the convergence degree calculation circuit 17 to determine the degree of convergence of the output signal of the VCO 5 from the first integration result and the second integration result output from the integration circuit 11. Calculate each.
  • the convergence time calculation unit 52 calculates the convergence time of the output signal of the VCO 5 from the respective convergence degrees calculated by the convergence degree calculation circuit 17.
  • the configuration of the PLL circuit shown in FIG. 6 is a configuration in which a convergence time calculation unit 52 is added to the PLL circuit shown in FIG. 1 and a frequency controller 51 is used instead of the frequency controller 8.
  • the present invention is not limited to this, and may be a PLL circuit in which the convergence time calculation unit 52 is added to the PLL circuit shown in FIG. 3 and the frequency controller 51 is used instead of the frequency controller 9.
  • the PLL circuit shown in FIG. 1 calculates the degree of convergence C of the output signal only once at the time T m1 when the time T meas has elapsed from the time when the frequency of the output signal of the VCO 5 started to sharply decrease. ..
  • the PLL circuit shown in FIG. 6 does not calculate the degree of convergence C only once, but switches the time T meas to switch the time T meas (1) to T meas (N) at each time point T m ( 1) Calculate the degree of convergence C (1) to C (N) of the output signal at T m (N ) to T m (N) , respectively. Specifically, it is as follows.
  • FIG. 7 is an explanatory diagram showing the frequency of the output signal of the VCO 5, the current output from the charge pump 3, and the current output from the voltage-current converter 14.
  • FIG. 7 corresponds to only two calculation of the convergence degrees C (1) and C (2).
  • the frequency controller 51 calculates the degree of convergence of the output signal at the time point T m (1) at which the time T meas (1) has elapsed from the time point when the frequency of the output signal suddenly started to decrease, the frequency Ta1 is calculated.
  • a control signal instructing “off” is output to the reset switch 16.
  • the reset switch 16 is turned off when receiving a control signal instructing “off” from the frequency controller 51.
  • the reset switch 16 is turned on.
  • the capacitor 15 starts charging the electric charge according to the current output from the voltage-current converter 14.
  • the frequency controller 51 outputs a control signal instructing sampling of the charge amount to the ADC 18.
  • the times Ta1 (1) and Tb1 (1) may be stored in the internal memory of the frequency controller 51 or may be given from the outside.
  • the period (constant period) from time Ta1 (1) to time Tb1 (1) is within the transient response period.
  • the length of the period from time Ta1 (1) to time Tm (1) and the length of the period from time Tm (1) to time Tb1 (1) are the same.
  • the ADC 18 When the ADC 18 receives the control signal instructing the sampling of the charge amount from the frequency controller 51, the ADC 18 samples the voltage V c applied to the capacitor 15. The ADC 18 converts an analog value indicating the sampled voltage V c into a first digital value V adc1 (1) and outputs the first digital value V adc1 (1) to the arithmetic circuit 19.
  • the frequency controller 51 outputs a control signal instructing sampling of the charge amount to the ADC 18, and then resets the capacitor 15 before the time Ta2 (1). Therefore, the frequency controller 51 resets the control signal instructing “on” by the reset switch. Output to 16.
  • the reset switch 16 is turned on when receiving a control signal instructing “on” from the frequency controller 51. When the reset switch 16 is turned on, the capacitor 15 discharges the charged electric charge.
  • the frequency controller 51 outputs a control signal instructing “OFF” to the reset switch 16 at time Ta2 (1).
  • the reset switch 16 is turned off when receiving a control signal instructing “off” from the frequency controller 51.
  • the capacitor 15 starts charging the electric charge according to the current output from the voltage-current converter 14.
  • the frequency controller 51 outputs a control signal instructing sampling of the charge amount to the ADC 18.
  • the times Ta2 (1) and Tb2 (1) may be stored in the internal memory of the frequency controller 51 or may be given from the outside.
  • the period (constant period) from time Ta2 (1) to time Tb2 (1) is within the convergence period.
  • the length of the period from time Ta2 (1) to time Tb2 (1) is the same as the length of the period from time Ta1 (1) to time Tb1 (1).
  • the exact period of the convergence period is unknown, but since the approximate convergence period can be known at the time of designing, in the frequency controller 51, the period from time Ta2 (1) to time Tb2 (1). Can be set within the convergence period.
  • the ADC 18 When the ADC 18 receives the control signal instructing the sampling of the charge amount from the frequency controller 51, the ADC 18 samples the voltage V c applied to the capacitor 15. The ADC 18 converts the analog value indicating the sampled voltage V c into a second digital value V adc2 (1) and outputs the second digital value V adc2 (2) to the arithmetic circuit 19.
  • the arithmetic circuit 19 uses the first digital value V adc1 (1) output from the ADC 18 and the second digital value as the convergence degree C (1) of the output signal of the VCO 5 as shown in the following expression (3).
  • the difference from the value V adc2 (1) is calculated.
  • C (1) V adc1 (1) -V adc2 (1) (3)
  • the arithmetic circuit 19 calculates the difference between the first digital value V adc1 (1) and the second digital value V adc2 (1) as the degree of convergence C (1) of the output signal of the VCO 5 . ..
  • this is merely an example, and the arithmetic circuit 19 sets the first digital value V adc1 (1) and the first digital value V adc1 (1) as the convergence degree C (1) of the output signal of the VCO 5 as shown in the following equation (4).
  • the ratio of 2 to the digital value V adc2 (1) may be calculated.
  • C (1) V adc1 (1) / V adc2 (1) (4)
  • the frequency controller 51 outputs a control signal for instructing sampling of the charge amount to the ADC 18, and then resets the capacitor 15 before the time Ta (2), so that the control signal for instructing “on” is reset switch. Output to 16.
  • the reset switch 16 is turned on when receiving a control signal instructing “on” from the frequency controller 51. When the reset switch 16 is turned on, the capacitor 15 discharges the charged electric charge.
  • the frequency controller 51 calculates the degree of convergence of the output signal at the time point T m (n) when the time T meas (n) has elapsed from the time point when the frequency of the output signal suddenly started to decrease.
  • a control signal instructing “off” is output to the reset switch 16.
  • n 2, 3, ..., N.
  • T meas (1) , T meas (2) , ..., T meas (N) are mutually different times. Therefore, the integration period of the phase difference at the convergence degrees C (1) to C (N) N times is different.
  • the reset switch 16 is turned off when receiving a control signal instructing “off” from the frequency controller 51. When the reset switch 16 is turned off, the capacitor 15 starts charging the electric charge according to the current output from the voltage-current converter 14.
  • the frequency controller 51 outputs a control signal instructing sampling of the charge amount to the ADC 18.
  • the times Ta1 (n) and Tb1 (n) may be stored in the internal memory of the frequency controller 51 or may be given from the outside.
  • the period (constant period) from time Ta1 (n) to time Tb1 (n) is within the transient response period.
  • the length of the period from time Ta1 (n) to time Tm (n) and the length of the period from time Tm (n) to time Tb1 (n) are the same.
  • the length of the period from time Ta1 (n) to time Tb1 (n) is the same as the length of the period from time Ta1 (1) to time Tb1 (1).
  • the ADC 18 When the ADC 18 receives the control signal instructing the sampling of the charge amount from the frequency controller 51, the ADC 18 samples the voltage V c applied to the capacitor 15. The ADC 18 converts an analog value indicating the sampled voltage V c into a first digital value V adc1 (n) and outputs the first digital value V adc1 (n) to the arithmetic circuit 19.
  • the frequency controller 51 outputs a control signal instructing sampling of the charge amount to the ADC 18, and then resets the capacitor 15 before the time Ta2 (n), so that the control signal instructing "on” is reset switch. Output to 16.
  • the reset switch 16 is turned on when receiving a control signal instructing “on” from the frequency controller 51. When the reset switch 16 is turned on, the capacitor 15 discharges the charged electric charge.
  • the frequency controller 51 outputs a control signal instructing “off” to the reset switch 16 at time Ta2 (n).
  • the reset switch 16 is turned off when receiving a control signal instructing “off” from the frequency controller 51.
  • the capacitor 15 starts charging the electric charge according to the current output from the voltage-current converter 14.
  • the frequency controller 51 outputs a control signal instructing sampling of the charge amount to the ADC 18.
  • the times Ta2 (n) and Tb2 (n) may be stored in the internal memory of the frequency controller 51 or may be given from the outside.
  • the period (constant period) from time Ta2 (n) to time Tb2 (n) is within the convergence period.
  • the length of the period from time Ta2 (n) to time Tb2 (n) is the same as the length of the period from time Ta1 (n) to time Tb1 (n).
  • the exact period of the convergence period is unknown, but since the approximate convergence period can be known at the time of design, in the frequency controller 51, the period from time Ta2 (n) to time Tb2 (n). Can be set within the convergence period.
  • the ADC 18 When the ADC 18 receives the control signal instructing the sampling of the charge amount from the frequency controller 51, the ADC 18 samples the voltage V c applied to the capacitor 15. The ADC 18 converts an analog value indicating the sampled voltage V c into a second digital value V adc2 (n) and outputs the second digital value V adc2 (n) to the arithmetic circuit 19.
  • the arithmetic circuit 19 uses the first digital value V adc1 (n) output from the ADC 18 and the second digital value as the convergence degree C (n) of the output signal of the VCO 5 as shown in the following equation (5).
  • the difference from the value V adc2 (n) is calculated.
  • C (n) V adc1 (n) -V adc2 (n) (5)
  • the arithmetic circuit 19 calculates the difference between the first digital value V adc1 (n) and the second digital value V adc2 (n) as the degree of convergence C (n) of the output signal of the VCO 5 . ..
  • this is merely an example, and the arithmetic circuit 19 sets the first digital value V adc1 (n) and the first digital value V adc1 (n) as the convergence degree C (n) of the output signal of the VCO 5 as shown in the following equation (6).
  • the ratio of 2 to the digital value V adc2 (n) may be calculated.
  • C (n) V adc1 (n) / V adc2 (n) (6)
  • FIG. 8 is an explanatory diagram showing the convergence degrees C (1) to C (N) calculated N times by the arithmetic circuit 19.
  • black circles indicate the convergence degrees C (1) to C (N) calculated N times by the arithmetic circuit 19.
  • the time on the horizontal axis in FIG. 8 represents the time from the time point when the frequency of the output signal starts to sharply decrease to the time point T m (n) .
  • the convergence time calculation unit 52 compares the convergence degrees C (1) to C (N) calculated N times by the convergence degree calculation circuit 17 with the threshold value C th .
  • the threshold value C th may be stored in the internal memory of the convergence time calculation unit 52 or may be given from the outside.
  • the convergence time calculation unit 52 searches for the convergence degree C (n) having the largest value among the convergence degrees (n) smaller than the threshold value Cth among the convergence degrees C (1) to C (N). To do.
  • the convergence time calculation unit 52 determines that the output signal of the VCO 5 has converged at the time point T m (n) corresponding to the searched convergence degree C (n), and the time point from the time point when the output signal frequency sharply starts to decrease.
  • the time to T m (n) is calculated as the convergence time C Time of the output signal of the VCO 5.
  • the integration circuit 11 switches the integration period of the phase difference while integrating the integration of the phase difference in a fixed period within the transient response period and the integration of the phase difference in a fixed period within the convergence period. Each of them is performed a plurality of times, and each first integration result and each second integration result is output to the convergence degree calculation circuit 17. Further, the degree-of-convergence calculation circuit 17 calculates the degree of convergence of the output signal of the VCO 5 from each of the first integration result and the respective second integration result output from the integration circuit 11. Therefore, the lock detection circuit 10 can calculate the convergence time C Time of the output signal of the VCO 5.
  • a PLL circuit including a time zone detection unit 53 that detects a time zone in which the output signal of the VCO 5 can be used from the convergence time C Time calculated by the convergence time calculation unit 52 will be described.
  • FIG. 9 is a configuration diagram showing a PLL circuit according to the fourth embodiment. 9, the same reference numerals as those in FIGS. 1, 3 and 6 indicate the same or corresponding portions, and thus the description thereof will be omitted.
  • the time zone detection unit 53 detects the available time zone of the output signal of the VCO 5 from the convergence time C Time calculated by the convergence time calculation unit 52.
  • the configuration of the PLL circuit shown in FIG. 9 is a configuration in which the time zone detection unit 53 is added to the PLL circuit shown in FIG.
  • the present invention is not limited to this, and in the PLL circuit shown in FIG. 3, a convergence time calculation unit 52 and a time zone detection unit 53 are added, and a frequency controller 51 is used instead of the frequency controller 9. It may be.
  • the operation of the PLL circuit shown in FIG. 9 will be described.
  • the components other than the time zone detection unit 53 are the same as those of the PLL circuit shown in FIG. 6, only the operation of the time zone detection unit 53 will be described here.
  • a communication system (not shown) that transmits and receives a communication signal by using the output signal of the VCO 5.
  • it is necessary to use a converged output signal. If the communication system uses an output signal that has not converged, it may not be possible to realize highly accurate transmission and reception of the communication signal.
  • a radar system (not shown) that performs signal processing of the radar signal by using the output signal of the VCO 5.
  • the radar system in order to realize highly accurate signal processing, it is necessary to use the converged output signal. If the radar system uses an output signal that has not converged, it may not be possible to realize highly accurate signal processing.
  • FIG. 10 is an explanatory diagram showing the frequency of the output signal of the VCO 5, the current output from the charge pump 3, the current output from the voltage-current converter 14, and the convergence time C Time .
  • the time zone detection unit 53 determines, as the available time zone of the output signal of the VCO 5, from the convergence time C Time calculated by the convergence time calculation unit 52, when the frequency of the output signal of the VCO 5 next sharply starts to decrease. To detect the time zone until.
  • the time zone detection unit 53 monitors the control signal indicating the frequency division ratio output from the frequency controller 51 to the variable frequency divider 6, thereby recognizing the time when the frequency of the output signal of the VCO 5 starts to sharply decrease. can do.
  • the lock detection circuit 10 includes the time zone detection unit 53 that detects the time zone in which the output signal of the VCO 5 can be used from the convergence time C Time calculated by the convergence time calculation unit 52. Configured. Therefore, the lock detection circuit 10 can output the output signal of the VCO 5 in the available time zone to the communication system or the radar system.
  • Embodiment 5 a PLL circuit including a convergence time adjustment circuit 54 that applies a current to the input side of the loop filter 4 will be described so that the convergence time C Time calculated by the convergence time calculation unit 52 becomes short.
  • FIG. 11 is a configuration diagram showing a PLL circuit according to the fifth embodiment. 11, the same reference numerals as those in FIG. 1, FIG. 3, FIG. 6 and FIG.
  • the convergence time adjustment circuit 54 is a circuit that applies a current to the input side of the loop filter 4 so that the convergence time C Time calculated by the convergence time calculation unit 52 becomes short.
  • the configuration of the PLL circuit shown in FIG. 11 is a configuration in which a convergence time adjusting circuit 54 is added to the PLL circuit shown in FIG.
  • the present invention is not limited to this, and in the PLL circuit shown in FIG. 3, a convergence time calculation unit 52 and a convergence time adjustment circuit 54 are added, and a frequency controller 51 is used instead of the frequency controller 9. It may be.
  • loop filter 4 Upon receiving the pulse current from charge pump 3, loop filter 4 converts the pulse current into a voltage, smoothes the voltage, and outputs the smoothed voltage to VCO 5, as in the first embodiment.
  • the voltage output from the loop filter 4 to the VCO 5 changes when another pulse current is input to the loop filter 4 in addition to the pulse current output from the charge pump 3, so that the output signal of the VCO 5 changes.
  • the convergence time C Time of is changed.
  • the convergence time adjustment circuit 54 stores the convergence time C Time calculated by the convergence time calculation unit 52 while changing the magnitude or polarity of the pulse current applied to the input side of the loop filter 4.
  • the convergence time adjustment circuit 54 identifies the pulse current corresponding to the shortest convergence time C Time of the stored plurality of convergence times C Time among the pulse currents applied to the input side of the loop filter 4. After that, the convergence time adjustment circuit 54 applies the specified pulse current to the input side of the loop filter 4.
  • the lock detection circuit is provided with the convergence time adjustment circuit 54 that applies a current to the input side of the loop filter 4 so that the convergence time C Time calculated by the convergence time calculation unit 52 becomes short. Configured 10. Therefore, the lock detection circuit 10 of the fifth embodiment can shorten the convergence time C Time as compared with the lock detection circuits 10 of the first to fourth embodiments.
  • the invention of the present application is capable of freely combining the embodiments, modifying any constituent element of each embodiment, or omitting any constituent element in each embodiment. ..
  • the present invention is suitable for a lock detection circuit that calculates the degree to which the output signal of the phase locked loop has converged. Further, the present invention is suitable for a phase locked loop circuit for calculating the degree of convergence of the output signal of the voltage controlled oscillator.
  • 1 reference signal source 2 phase comparator, 3 charge pump, 4 loop filter, 5 VCO, 6 variable frequency divider, 7 output terminals, 8 and 9 frequency controller, 10 lock detection circuit, 11 integration circuit, 12 current output Circuit, 13 OR circuit, 14 voltage / current converter, 15 capacitor, 16 reset switch, 17 convergence degree calculation circuit, 18 ADC, 19 arithmetic circuit, 21 integrating circuit, 22 switched capacitor circuit, 30 capacitor, 31-35 switch, 41 convergence degree calculation circuit, 42 ADC, 51 frequency controller, 52 convergence time calculation unit, 53 time zone detection unit, 54 convergence time adjustment circuit.

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Abstract

ＶＣＯ（５）の出力信号における過渡応答期間内の一定期間中に、ＶＣＯ（５）における分周信号と基準信号との位相差を積分し、ＶＣＯ（５）の出力信号における収束期間内の一定期間中に、分周信号と基準信号との位相差を積分する積分回路（１１）と、過渡応答期間内の一定期間中の積分回路（１１）における位相差の積分結果と、収束期間内の一定期間中の積分回路（１１）における位相差の積分結果とから、ＶＣＯ（５）の出力信号が収束している度合を算出する収束度合算出回路（１７）とを備えるように、ロック検出回路（１０）を構成した。

Description

ロック検出回路及び位相同期回路
　この発明は、位相同期回路の出力信号が収束している度合を算出するロック検出回路と、電圧制御発振器の出力信号が収束している度合を算出する位相同期回路とに関するものである。
　位相同期回路（以下、「ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路」と称する）は、基準信号を出力する基準信号源と、基準信号源から出力された基準信号と後述の可変分周器から出力された分周信号との位相差を出力する位相比較器とを備えている。
　また、ＰＬＬ回路は、位相比較器から出力された位相差に従って出力信号の周波数が変化する電圧制御発振器と、電圧制御発振器の出力信号を分周し、分周後の出力信号を分周信号として、位相比較器に出力する可変分周器とを備えている。
　ＰＬＬ回路は、可変分周器における出力信号の分周比を変えることで、電圧制御発振器の出力信号の周波数を変えることができる。
　ＰＬＬ回路の性能指標の１つとして、収束時間がある。収束時間は、出力信号の周波数を急峻に変化させたときに、出力信号の周波数が安定するまでに要する時間である。
　以下の非特許文献１には、基準信号と分周信号との位相差が閾値以下になれば、出力信号が収束していると判定するロック検出回路が開示されている。
Peadar Forbes, Ian Collins著「Lock Detect on the ADF4xxx Family of PLL Synthesizers」, Analog Devices社 アプリケーションノート AN-873
　非特許文献１に開示されているロック検出回路は、基準信号と分周信号との位相差が閾値以下になれば、出力信号が収束していると判定する。しかし、位相差は、出力信号の分周比を変えることで、出力信号の周波数を急峻に変化させると、安定するまでの間、減衰振動を生じる。したがって、単に位相差と閾値を比較するだけでは、出力信号が、どの程度、収束しているかを算出することができないという課題があった。
　この発明は上記のような課題を解決するためになされたもので、出力信号が収束している度合を算出することができるロック検出回路及び位相同期回路を得ることを目的とする。
　この発明に係るロック検出回路は、位相同期回路の出力信号における過渡応答期間内の一定期間中に、位相同期回路における分周信号と基準信号との位相差を積分し、位相同期回路の出力信号における収束期間内の一定期間中に、分周信号と基準信号との位相差を積分する積分回路と、過渡応答期間内の一定期間中の積分回路における位相差の積分結果と、収束期間内の一定期間中の積分回路における位相差の積分結果とから、位相同期回路の出力信号が収束している度合を算出する収束度合算出回路とを備えるようにしたものである。
　この発明によれば、収束度合算出回路が、過渡応答期間内の一定期間中の積分回路における位相差の積分結果と、収束期間内の一定期間中の積分回路における位相差の積分結果とから、位相同期回路の出力信号が収束している度合を算出するように、ロック検出回路を構成した。したがって、この発明に係るロック検出回路は、位相同期回路の出力信号が収束している度合を算出することができる。
実施の形態１に係る位相同期回路を示す構成図である。 ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流及び電圧電流変換器１４から出力される電流を示す説明図である。 実施の形態２に係る位相同期回路を示す構成図である。 ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流及び電圧電流変換器１４から出力される電流を示す説明図である。 スイッチトキャパシタ回路２２の動作を説明するための説明図である。 実施の形態３に係る位相同期回路を示す構成図である。 ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流及び電圧電流変換器１４から出力される電流を示す説明図である。 演算回路１９によりＮ回算出された収束度合Ｃ（１）～Ｃ（Ｎ）を示す説明図である。 実施の形態４に係るＰＬＬ回路を示す構成図である。 ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流、電圧電流変換器１４から出力される電流及び収束時間ＣＴｉｍｅを示す説明図である。 実施の形態５に係るＰＬＬ回路を示す構成図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、実施の形態１に係る位相同期回路（以下、「ＰＬＬ回路」と称する）を示す構成図である。
　図１において、基準信号源１は、周波数が一定の基準信号を位相比較器２に出力する。
　位相比較器２は、基準信号源１から出力された基準信号の位相と、可変分周器６から出力された分周信号の位相とを比較する。
　位相比較器２は、分周信号の位相が基準信号の位相よりも進んでいれば、基準信号と分周信号との位相差を示す位相誤差信号ＵＰをチャージポンプ３及び論理和回路１３のそれぞれに出力する。
　位相比較器２は、分周信号の位相が基準信号の位相よりも遅れていれば、基準信号と分周信号との位相差を示す位相誤差信号ＤＮをチャージポンプ３及び論理和回路１３のそれぞれに出力する。
　位相誤差信号ＵＰ及び位相誤差信号ＤＮのそれぞれは、電圧信号である。
　チャージポンプ３は、位相比較器２から位相誤差信号ＵＰが出力されると、位相誤差信号ＵＰが示す位相差が大きい程、パルス幅が広い正極性のパルス電流をループフィルタ４に出力する。
　チャージポンプ３は、位相比較器２から位相誤差信号ＤＮが出力されると、位相誤差信号ＤＮが示す位相差が大きい程、パルス幅が広い負極性のパルス電流をループフィルタ４に出力する。
　チャージポンプ３は、位相比較器２から位相誤差信号ＵＰ及び位相誤差信号ＤＮの双方が出力されていなければ、パルス電流をループフィルタ４に出力しない。
　ループフィルタ４は、チャージポンプ３から出力されたパルス電流を電圧に変換して、電圧の平滑化を行い、平滑化後の電圧を電圧制御発振器（以下、ＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）と称する）５に出力する。
　ＶＣＯ５は、ループフィルタ４から出力された電圧に対応する周波数の出力信号を可変分周器６及び出力端子７のそれぞれに出力する。ＶＣＯ５の出力信号は、ＰＬＬ回路の出力信号である。
　可変分周器６は、周波数制御器８から出力された制御信号が示す分周比で、ＶＣＯ５の出力信号を分周し、分周後の出力信号を分周信号として位相比較器２に出力する。
　出力端子７は、ＶＣＯ５の出力信号を外部に出力するための端子である。
　周波数制御器８は、出力信号の分周比を示す制御信号を可変分周器６に出力する。
　また、周波数制御器８は、オン又はオフを指示する制御信号をリセットスイッチ１６に出力し、充電量のサンプリングを指示する制御信号をアナログデジタル変換器（以下、「ＡＤＣ」と称する）１８に出力する。
　ロック検出回路１０は、積分回路１１及び収束度合算出回路１７を備えている。
　積分回路１１は、電流出力回路１２、コンデンサ１５及びリセットスイッチ１６を備えている。
　積分回路１１は、ＶＣＯ５の出力信号における過渡応答期間内の一定期間中に、位相比較器２から出力された位相誤差信号ＵＰが示す位相差又は位相誤差信号ＤＮが示す位相差を積分する。積分回路１１は、当該位相差の積分結果を第１の積分結果として収束度合算出回路１７に出力する。過渡応答期間は、出力信号の周波数が減衰振動を生じている期間であり、出力信号の周波数は、所望周波数からずれている。
　また、積分回路１１は、ＶＣＯ５の出力信号における収束期間内の一定期間中に、位相比較器２から出力された位相誤差信号ＵＰが示す位相差又は位相誤差信号ＤＮが示す位相差を積分する。積分回路１１は、当該位相差の積分結果を第２の積分結果として収束度合算出回路１７に出力する。収束期間は、出力信号の周波数が所望周波数とほぼ一致している期間である。
　電流出力回路１２は、論理和回路１３及び電圧電流変換器１４を備えている。
　電流出力回路１２は、位相比較器２から出力された位相誤差信号ＵＰが示す位相差又は位相誤差信号ＤＮが示す位相差に対応する電流をＡＤＣ１８に出力する。
　論理和回路１３は、位相比較器２から位相誤差信号ＵＰが出力されると、位相誤差信号ＵＰを電圧電流変換器１４に出力し、位相比較器２から位相誤差信号ＤＮが出力されると、位相誤差信号ＤＮを電圧電流変換器１４に出力する。
　電圧電流変換器１４は、論理和回路１３から位相誤差信号ＵＰを受けると、位相誤差信号ＵＰを電流に変換する。
　電圧電流変換器１４は、論理和回路１３から位相誤差信号ＤＮを受けると、位相誤差信号ＤＮを電流に変換する。
　コンデンサ１５は、位相差の積分として、過渡応答期間内の一定期間中に、電圧電流変換器１４から出力された電流に従って電荷を充電する。
　コンデンサ１５は、位相差の積分として、収束期間内の一定期間中に、電圧電流変換器１４から出力された電流に従って電荷を充電する。
　リセットスイッチ１６は、周波数制御器８から出力された制御信号が“オン”を指示していればオンになり、周波数制御器８から出力された制御信号が“オフ”を指示していればオフになる。
　収束度合算出回路１７は、ＡＤＣ１８及び演算回路１９を備えている。
　収束度合算出回路１７は、積分回路１１から出力された第１の積分結果と第２の積分結果とから、ＶＣＯ５の出力信号が収束している度合（以下、「収束度合」と称する）を算出する。
　ＡＤＣ１８は、過渡応答期間内に、周波数制御器８から充電量のサンプリングを指示する制御信号を受けると、過渡応答期間内の一定期間中に充電された電荷の充電量に相当している電圧として、コンデンサ１５に印加されている電圧をサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧を示すアナログ値をデジタル値（以下、「第１のデジタル値」と称する）に変換し、第１のデジタル値を演算回路１９に出力する。
　ＡＤＣ１８は、収束期間内に、周波数制御器８から充電量のサンプリングを指示する制御信号を受けると、収束期間内の一定期間中に充電された電荷の充電量に相当している電圧として、コンデンサ１５に印加されている電圧をサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧を示すアナログ値をデジタル値（以下、「第２のデジタル値」と称する）に変換し、第２のデジタル値を演算回路１９に出力する。
　演算回路１９は、ＶＣＯ５の出力信号の収束度合として、ＡＤＣ１８から出力された第１のデジタル値と第２のデジタル値との差分を算出する。あるいは、演算回路１９は、ＶＣＯ５の出力信号の収束度合として、ＡＤＣ１８から出力された第１のデジタル値と第２のデジタル値との比を算出する。
　次に、図１に示すＰＬＬ回路の動作について説明する。
　ここでは、ＰＬＬ回路が、周波数が鋸波状に変化する出力信号を生成する例を説明する。
　図２は、ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流及び電圧電流変換器１４から出力される電流を示す説明図である。
　周波数制御器８は、ＶＣＯ５の出力信号の周波数が、図２の点線で表されるような鋸波状に変化するように、出力信号の分周比を制御する。
　周波数制御器８によって、ＶＣＯ５の出力信号の周波数が徐々に上昇される場合、周波数制御器８の制御による分周比の変化は小さい。周波数制御器８が制御する分周比の変化が小さければ、出力信号の周波数は、分周比の変化に追従して変化する。
　周波数制御器８によって、ＶＣＯ５の出力信号の周波数が急峻に低下される場合、周波数制御器８の制御による分周比の変化が大きい。周波数制御器８が制御する分周比の変化が大きければ、出力信号の周波数は、分周比の変化に追従しきれないため、減衰振動を生じる。
　したがって、ＶＣＯ５の出力信号における実際の周波数は、図２の実線で表されるような波形となる。
　図１に示すＰＬＬ回路は、ＶＣＯ５の出力信号の周波数が急峻に低下を開始した時点から、Ｔｍｅａｓの時間を経過した時点Ｔｍ１での出力信号の収束度合を算出することが可能なロック検出回路１０を備えている。
　まず、基準信号源１は、周波数が一定の基準信号を位相比較器２に出力する。
　位相比較器２は、基準信号源１から基準信号を受けると、基準信号の位相と、可変分周器６から出力された分周信号の位相とを比較する。
　位相比較器２は、分周信号の位相が基準信号の位相よりも進んでいれば、基準信号と分周信号との位相差を示す位相誤差信号ＵＰをチャージポンプ３及び論理和回路１３のそれぞれに出力する。
　位相比較器２は、分周信号の位相が基準信号の位相よりも遅れていれば、基準信号と分周信号との位相差を示す位相誤差信号ＤＮをチャージポンプ３及び論理和回路１３のそれぞれに出力する。
　位相誤差信号ＵＰが示す位相差は、分周信号の位相が、基準信号の位相よりも進んでおり、基準信号に対する分周信号の位相の進み具合が大きくなるほど大きくなる。
　位相誤差信号ＤＮが示す位相差は、分周信号の位相が、基準信号の位相よりも遅れており、基準信号に対する分周信号の位相の遅れ具合が大きくなるほど大きくなる。
　チャージポンプ３は、位相比較器２から位相誤差信号ＵＰが出力されると、ＶＣＯ５の出力信号の周波数を上げるため、図２に示すように、正極性のパルス電流をループフィルタ４に出力する。
　チャージポンプ３は、位相誤差信号ＵＰが示す位相差が大きい程、パルス幅が広い正極性のパルス電流をループフィルタ４に出力する。したがって、ＶＣＯ５の出力信号の周波数を大きく上げるときは、パルス幅が広い正極性のパルス電流をループフィルタ４に出力し、出力信号の周波数を小さく上げるときは、パルス幅が狭い正極性のパルス電流をループフィルタ４に出力する。ＶＣＯ５の出力信号が収束している収束期間では、出力信号の周波数の上昇率が一定であるため、チャージポンプ３からは、一定のパルス幅のパルス電流が繰り返し出力される。
　チャージポンプ３は、位相比較器２から位相誤差信号ＤＮが出力されると、ＶＣＯ５の出力信号の周波数を下げるため、図２に示すように、負極性のパルス電流をループフィルタ４に出力する。
　チャージポンプ３は、位相誤差信号ＤＮが示す位相差が大きい程、パルス幅が広い負極性のパルス電流をループフィルタ４に出力する。したがって、ＶＣＯ５の出力信号の周波数を大きく下げるときは、パルス幅が広い負極性のパルス電流をループフィルタ４に出力し、出力信号の周波数を小さく下げるときは、パルス幅が狭い負極性のパルス電流をループフィルタ４に出力する。
　ループフィルタ４は、チャージポンプ３からパルス電流を受けると、パルス電流を電圧に変換して、電圧の平滑化を行い、平滑化後の電圧をＶＣＯ５に出力する。
　チャージポンプ３から出力されたパルス電流が正極性のパルス電流であれば、平滑化後の電圧は、高くなり、チャージポンプ３から出力されたパルス電流が負極性のパルス電流であれば、平滑化後の電圧は、低くなる。
　ＶＣＯ５は、ループフィルタ４から平滑化後の電圧を受けると、平滑化後の電圧に対応する周波数の出力信号を可変分周器６及び出力端子７のそれぞれに出力する。
　可変分周器６は、周波数制御器８から出力された制御信号が示す分周比で、ＶＣＯ５の出力信号を分周し、分周後の出力信号を分周信号として位相比較器２に出力する。
　論理和回路１３は、位相比較器２から位相誤差信号ＵＰが出力されると、位相誤差信号ＵＰを電圧電流変換器１４に出力する。
　論理和回路１３は、位相比較器２から位相誤差信号ＤＮが出力されると、位相誤差信号ＤＮを電圧電流変換器１４に出力する。
　電圧電流変換器１４は、論理和回路１３から位相誤差信号ＵＰを受けると、位相誤差信号ＵＰを電流に変換する。
　電圧電流変換器１４は、論理和回路１３から位相誤差信号ＤＮを受けると、位相誤差信号ＤＮを電流に変換する。
　周波数制御器８は、ＶＣＯ５の出力信号の周波数が急峻に低下を開始した時点から、Ｔｍｅａｓの時間を経過した時点Ｔｍ１での出力信号の収束度合を算出するために、時刻Ｔａ１になると、“オフ”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器８から“オフ”を指示する制御信号を受けると、オフになる。時刻Ｔａ１よりも前の時刻では、リセットスイッチ１６は、オンされている。
　コンデンサ１５は、リセットスイッチ１６がオフになると、電圧電流変換器１４から出力された電流に従う電荷の充電を開始する。
　周波数制御器８は、時刻Ｔｂ１になると、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　時刻Ｔａ１，Ｔｂ１は、周波数制御器８の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　時刻Ｔａ１から時刻Ｔｂ１までの期間（一定期間）は、過渡応答期間内である。また、時刻Ｔａ１から時点Ｔｍ１までの期間の長さと、時点Ｔｍ１から時刻Ｔｂ１までの期間の長さとは、同じ長さである。
　したがって、時刻Ｔａ１は、時点Ｔｍ１よりも時間ΔＴａだけ前の時点であり、時刻Ｔｂ１は、時点Ｔｍ１よりも時間ΔＴａだけ後の時点である。
　例えば、Ｔｍｅａｓの時間が１０［μｓ］であり、ΔＴａ＝１であれば、時刻Ｔａ１は、出力信号の周波数が急峻に低下を開始した時点から９［μｓ］の時間を経過した時点である。時刻Ｔｂ１は、出力信号の周波数が急峻に低下を開始した時点から１１［μｓ］の時間を経過した時点である。
　ＡＤＣ１８は、周波数制御器８から充電量のサンプリングを指示する制御信号を受けると、コンデンサ１５に印加されている電圧Ｖｃをサンプリングする。コンデンサ１５に印加されている電圧Ｖｃは、コンデンサ１５における電荷の充電量と正比例しているため、コンデンサ１５に印加されている電圧Ｖｃをサンプリングすることは、コンデンサ１５における電荷の充電量をサンプリングすることに相当する。
　ＡＤＣ１８は、サンプリングした電圧Ｖｃを示すアナログ値を第１のデジタル値Ｖａｄｃ１に変換し、第１のデジタル値Ｖａｄｃ１を演算回路１９に出力する。
　周波数制御器８は、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力したのち、時刻Ｔａ２になる前に、コンデンサ１５をリセットするため、“オン”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器８から“オン”を指示する制御信号を受けると、オンになる。
　コンデンサ１５は、リセットスイッチ１６がオンになると、充電していた電荷を放電する。
　次に、周波数制御器８は、時刻Ｔａ２になると、“オフ”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器８から“オフ”を指示する制御信号を受けると、オフになる。
　コンデンサ１５は、リセットスイッチ１６がオフになると、電圧電流変換器１４から出力された電流に従う電荷の充電を開始する。
　周波数制御器８は、時刻Ｔｂ２になると、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　時刻Ｔａ２，Ｔｂ２は、周波数制御器８の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　時刻Ｔａ２から時刻Ｔｂ２までの期間（一定期間）は、収束期間内である。また、時刻Ｔａ２から時刻Ｔｂ２までの期間の長さは、時刻Ｔａ１から時刻Ｔｂ１までの期間の長さと同じ長さである。
　周波数制御器８において、収束期間の正確な期間は不明であるが、おおよその収束期間は、設計時に知り得るため、周波数制御器８において、時刻Ｔａ２から時刻Ｔｂ２までの期間を収束期間内に設定することは可能である。
　ＡＤＣ１８は、周波数制御器８から充電量のサンプリングを指示する制御信号を受けると、コンデンサ１５に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧Ｖｃを示すアナログ値を第２のデジタル値Ｖａｄｃ２に変換し、第２のデジタル値Ｖａｄｃ２を演算回路１９に出力する。
　演算回路１９は、以下の式（１）に示すように、ＶＣＯ５の出力信号の収束度合Ｃとして、ＡＤＣ１８から出力された第１のデジタル値Ｖａｄｃ１と、第２のデジタル値Ｖａｄｃ２との差分を算出する。Ｃが０に近い程、ＶＣＯ５の出力信号の周波数が所望周波数に近いため、過度応答期間内の第１のデジタル値Ｖａｄｃ１は、収束に近い状態である。
　Ｃ＝Ｖａｄｃ１－Ｖａｄｃ２　　　　　　　（１）
　ここでは、演算回路１９が、ＶＣＯ５の出力信号の収束度合Ｃとして、第１のデジタル値Ｖａｄｃ１と第２のデジタル値Ｖａｄｃ２との差分を算出している。しかし、これは一例に過ぎず、演算回路１９が、ＶＣＯ５の出力信号の収束度合Ｃとして、以下の式（２）に示すように、第１のデジタル値Ｖａｄｃ１と第２のデジタル値Ｖａｄｃ２との比を算出するようにしてもよい。Ｃが１に近い程、ＶＣＯ５の出力信号の周波数が所望周波数に近いため、過度応答期間内の第１のデジタル値Ｖａｄｃ１は、収束に近い状態である。
　Ｃ＝Ｖａｄｃ１／Ｖａｄｃ２　　　　　　　（２）
　以上の実施の形態１は、ＶＣＯ５の出力信号における過渡応答期間内の一定期間中に、ＶＣＯ５における分周信号と基準信号との位相差を積分し、ＶＣＯ５の出力信号における収束期間内の一定期間中に、分周信号と基準信号との位相差を積分する積分回路１１と、過渡応答期間内の一定期間中の積分回路１１における位相差の積分結果と、収束期間内の一定期間中の積分回路１１における位相差の積分結果とから、ＶＣＯ５の出力信号が収束している度合を算出する収束度合算出回路１７とを備えるように、ロック検出回路１０を構成した。したがって、ロック検出回路１０は、ＶＣＯ５の出力信号が収束している度合を算出することができる。
実施の形態２．
　図１に示すロック検出回路１０は、ＶＣＯ５の出力信号における過渡応答期間内の一定期間中に、分周信号と基準信号との位相差を積分し、ＶＣＯ５の出力信号における収束期間内の一定期間中に、分周信号と基準信号との位相差を積分する積分回路１１を備えている。また、図１に示すロック検出回路１０は、積分回路１１から出力された第１の積分結果と第２の積分結果とから、ＶＣＯ５の出力信号の収束度合を算出する収束度合算出回路１７とを備えている。
　ロック検出回路１０は、図３に示すように、スイッチトキャパシタ回路２２を含む積分回路２１と、スイッチトキャパシタ回路２２により電荷が負方向に充電された後のコンデンサ３０における電荷の充電量を求める収束度合算出回路４１とを備えるものであってもよい。
　図３は、実施の形態２に係るＰＬＬ回路を示す構成図である。図３において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
　周波数制御器９は、図１に示す周波数制御器８と同様に、ＶＣ０５の出力信号の分周比を示す制御信号を可変分周器６に出力する。
　周波数制御器９は、オン又はオフを指示する制御信号をスイッチ３１～３５に出力し、充電量のサンプリングを指示する制御信号を収束度合算出回路４１のＡＤＣ４２に出力する。
　積分回路２１は、電流出力回路１２及びスイッチトキャパシタ回路２２を備えている。
　スイッチトキャパシタ回路２２は、コンデンサ３０及びスイッチ３１～３５を備えている。
　スイッチトキャパシタ回路２２は、過渡応答期間内の一定期間中に、電流出力回路１２から出力された電流に従ってコンデンサ３０に電荷を正方向に充電する。
　次に、スイッチトキャパシタ回路２２は、収束期間内の一定期間中に、電流出力回路１２から出力された電流に従ってコンデンサ３０に電荷を負方向に充電する。
　コンデンサ３０は、一端がスイッチ３１の一端と接続され、他端がスイッチ３２の一端と接続されている。
　コンデンサ３０は、電流出力回路１２から出力された電流に従って電荷を正方向に充電、あるいは、電流出力回路１２から出力された電流に従って電荷を負方向に充電する。コンデンサ３０の充電量は、積分回路２１の積分結果に相当する。
　スイッチ３１～３５は、周波数制御器９から“オン”を指示する制御信号を受けると、オンになり、周波数制御器９から“オフ”を指示する制御信号を受けると、オフになる。
　スイッチ３１は、一端がコンデンサ３０の一端と接続され、他端がグランドと接続されている。
　スイッチ３２は、一端がコンデンサ３０の他端と接続され、他端がグランドと接続されている。
　スイッチ３３は、一端が電圧電流変換器１４の出力側と接続され、他端がコンデンサ３０の他端と接続されている。
　スイッチ３４は、一端が電圧電流変換器１４の出力側と接続され、他端がコンデンサ３０の一端と接続されている。
　スイッチ３５は、一端がコンデンサ３０の一端と接続され、他端がＡＤＣ４２の入力側と接続されている。
　収束度合算出回路４１は、ＡＤＣ４２を備えている。
　収束度合算出回路４１は、ＶＣ０５の出力信号の収束度合として、スイッチトキャパシタ回路２２により電荷が負方向に充電された後のコンデンサ３０の充電量を求める。
　ＡＤＣ４２は、周波数制御器９からサンプリングを指示する制御信号を受けると、コンデンサ３０における電荷の充電量に相当している電圧として、コンデンサ３０に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ４２は、サンプリングした電圧Ｖｃを示すアナログ値をデジタル値Ｖａｄｃ３に変換する。デジタル値Ｖａｄｃ３は、ＶＣ０５の出力信号の収束度合Ｃを示すものである。
　次に、図３に示すＰＬＬ回路の動作について説明する。ただし、周波数制御器９、スイッチトキャパシタ回路２２及び収束度合算出回路４１以外の構成要素は、図１に示すＰＬＬ回路と同様であるため、ここでは、周波数制御器９、スイッチトキャパシタ回路２２及び収束度合算出回路４１の動作のみを説明する。
　図４は、ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流及び電圧電流変換器１４から出力される電流を示す説明図である。
　図５は、スイッチトキャパシタ回路２２の動作を説明するための説明図である。
　図３に示すＰＬＬ回路においても、ＶＣＯ５の出力信号の周波数が急峻に低下を開始した時点から、Ｔｍｅａｓの時間を経過した時点Ｔｍ１での出力信号の収束度合を算出するものとする。
　収束度合Ｃの算出処理を行う前においては、周波数制御器９は、図４の（１）に示すように、“オン”を指示する制御信号をスイッチ３１，３２に出力し、“オフ”を指示する制御信号をスイッチ３３～３５に出力している。
　スイッチ３１，３２は、周波数制御器９から“オン”を指示する制御信号を受けると、図５の（１）に示すように、オンになる。
　スイッチ３３～３５は、周波数制御器９から“オフ”を指示する制御信号を受けると、図５の（１）に示すように、オフになる。
　図５の（１）は、コンデンサ３０のリセットを示しており、コンデンサ３０に充電されている電荷は、全て放電される。
　周波数制御器９は、時刻Ｔａ１になると、図４の（１）に示すように、“オン”を指示する制御信号をスイッチ３２，３４に出力し、“オフ”を指示する制御信号をスイッチ３１，３３，３５に出力する。
　スイッチ３２，３４は、周波数制御器９から“オン”を指示する制御信号を受けると、図５の（２）に示すように、オンになる。
　スイッチ３１，３３，３５は、周波数制御器９から“オフ”を指示する制御信号を受けると、図５の（２）に示すように、オフになる。
　図５の（２）は、過度応答期間におけるコンデンサ３０の充電を示しており、コンデンサ３０は、電圧電流変換器１４から出力された電流に従って電荷が正方向に充電される。
　周波数制御器９は、時刻Ｔｂ１になると、図４の（３）に示すように、“オフ”を指示する制御信号をスイッチ３１～３５に出力する。
　スイッチ３１～３５は、周波数制御器９から“オフ”を指示する制御信号を受けると、図５の（３）に示すように、オフになる。
　図５の（３）は、コンデンサ３０により充電された電荷の保持を示している。
　周波数制御器９は、時刻Ｔａ２になると、図４の（４）に示すように、“オン”を指示する制御信号をスイッチ３１，３３に出力し、“オフ”を指示する制御信号をスイッチ３２，３４，３５に出力する。
　スイッチ３１，３３は、周波数制御器９から“オン”を指示する制御信号を受けると、図５の（４）に示すように、オンになる。
　スイッチ３２，３４，３５は、周波数制御器９から“オフ”を指示する制御信号を受けると、図５の（４）に示すように、オフになる。
　図５の（４）は、収束期間におけるコンデンサ３０の充電を示しており、コンデンサ３０は、電圧電流変換器１４から出力された電流に従って電荷が負方向に充電される。
　周波数制御器９は、時刻Ｔｂ２になると、図４の（５）に示すように、“オン”を指示する制御信号をスイッチ３２，３５に出力し、“オフ”を指示する制御信号をスイッチ３１，３３，３４に出力する。
　また、周波数制御器９は、充電量のサンプリングを指示する制御信号を収束度合算出回路４１のＡＤＣ４２に出力する。
　スイッチ３２，３５は、周波数制御器９から“オン”を指示する制御信号を受けると、図５の（５）に示すように、オンになる。
　スイッチ３１，３３，３４は、周波数制御器９から“オフ”を指示する制御信号を受けると、図５の（５）に示すように、オフになる。
　図５の（５）は、コンデンサ３０に印加されている電圧がＡＤＣ４２にサンプリングされることを示している。
　ＡＤＣ４２は、周波数制御器９から充電量のサンプリングを指示する制御信号を受けると、コンデンサ３０の充電量に相当している電圧として、コンデンサ３０に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ４２は、サンプリングした電圧Ｖｃを示すアナログ値をデジタル値Ｖａｄｃ３に変換する。デジタル値Ｖａｄｃ３は、ＶＣ０５の出力信号の収束度合Ｃを示すものである。Ｃが０に近い程、ＶＣＯ５の出力信号の周波数が所望周波数に近いため、過度応答期間内のデジタル値Ｖａｄｃ３は、収束に近い状態である。
　以上の実施の形態２は、積分回路２１が、電流出力回路１２及びスイッチトキャパシタ回路２２を備え、収束度合算出回路４１が、ＶＣ０５の出力信号の収束度合として、スイッチトキャパシタ回路２２により電荷が負方向に充電された後のコンデンサ３０における電荷の充電量を求めるように、ロック検出回路１０を構成した。したがって、ロック検出回路１０は、ＶＣＯ５の出力信号の収束度合を算出することができる。
実施の形態３．
　実施の形態３では、ＶＣ０５の出力信号の収束時間を検出する収束時間算出部５２を備えるＰＬＬ回路について説明する。
　図６は、実施の形態３に係るＰＬＬ回路を示す構成図である。図６において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
　周波数制御器５１は、図１に示す周波数制御器８と同様に、ＶＣ０５の出力信号の分周比を示す制御信号を可変分周器６に出力する。
　また、周波数制御器５１は、図１に示す周波数制御器８と同様に、オン又はオフを指示する制御信号をリセットスイッチ１６に出力し、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　ただし、周波数制御器５１は、図１に示す周波数制御器８と異なり、位相差の積分期間を切り換えながら、積分回路１１に対して、過渡応答期間内の一定期間における位相差の積分及び収束期間内の一定期間における位相差の積分のそれぞれを複数回実施させる。
　また、周波数制御器５１は、収束度合算出回路１７に対して、積分回路１１から出力されたそれぞれの第１の積分結果とそれぞれの第２の積分結果とから、ＶＣＯ５の出力信号の収束度合をそれぞれ算出させる。
　収束時間算出部５２は、収束度合算出回路１７により算出されたそれぞれの収束度合から、ＶＣＯ５の出力信号の収束時間を算出する。
　図６に示すＰＬＬ回路の構成は、図１に示すＰＬＬ回路に収束時間算出部５２を付加し、周波数制御器８の代わりに、周波数制御器５１を用いている構成である。しかし、これに限るものではなく、図３に示すＰＬＬ回路に収束時間算出部５２を付加し、周波数制御器９の代わりに、周波数制御器５１を用いているＰＬＬ回路であってもよい。
　次に、図６に示すＰＬＬ回路の動作について説明する。
　図１に示すＰＬＬ回路は、ＶＣＯ５の出力信号の周波数が急峻に低下を開始した時点から、Ｔｍｅａｓの時間を経過した時点Ｔｍ１での出力信号の収束度合Ｃを１回だけ算出している。
　図６に示すＰＬＬ回路は、収束度合Ｃを１回だけ算出するのでなく、Ｔｍｅａｓの時間を切り換えることで、Ｔｍｅａｓ（１）～Ｔｍｅａｓ（Ｎ）の時間をそれぞれ経過した時点Ｔｍ（１）～Ｔｍ（Ｎ）での出力信号の収束度合Ｃ（１）～Ｃ（Ｎ）をそれぞれ算出する。
　具体的には、以下の通りである。
　図７は、ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流及び電圧電流変換器１４から出力される電流を示す説明図である。ただし、図面の簡単化のため、図７は、２回の収束度合Ｃ（１），Ｃ（２）の算出のみに対応している。
　周波数制御器５１は、出力信号の周波数が急峻に低下を開始した時点から、Ｔｍｅａｓ（１）の時間を経過した時点Ｔｍ（１）での出力信号の収束度合を算出するため、時刻Ｔａ１（１）になると、“オフ”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器５１から“オフ”を指示する制御信号を受けると、オフになる。時刻Ｔａ１（１）よりも前の時刻では、リセットスイッチ１６は、オンされている。
　コンデンサ１５は、リセットスイッチ１６がオフになると、電圧電流変換器１４から出力された電流に従う電荷の充電を開始する。
　周波数制御器５１は、時刻Ｔｂ１（１）になると、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　時刻Ｔａ１（１），Ｔｂ１（１）は、周波数制御器５１の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　時刻Ｔａ１（１）から時刻Ｔｂ１（１）までの期間（一定期間）は、過渡応答期間内である。また、時刻Ｔａ１（１）から時点Ｔｍ（１）までの期間の長さと、時点Ｔｍ（１）から時刻Ｔｂ１（１）までの期間の長さとは、同じ長さである。
　ＡＤＣ１８は、周波数制御器５１から充電量のサンプリングを指示する制御信号を受けると、コンデンサ１５に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧Ｖｃを示すアナログ値を第１のデジタル値Ｖａｄｃ１（１）に変換し、第１のデジタル値Ｖａｄｃ１（１）を演算回路１９に出力する。
　周波数制御器５１は、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力したのち、時刻Ｔａ２（１）になる前に、コンデンサ１５をリセットするため、“オン”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器５１から“オン”を指示する制御信号を受けると、オンになる。
　コンデンサ１５は、リセットスイッチ１６がオンになると、充電していた電荷を放電する。
　次に、周波数制御器５１は、時刻Ｔａ２（１）になると、“オフ”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器５１から“オフ”を指示する制御信号を受けると、オフになる。
　コンデンサ１５は、リセットスイッチ１６がオフになると、電圧電流変換器１４から出力された電流に従う電荷の充電を開始する。
　周波数制御器５１は、時刻Ｔｂ２（１）になると、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　時刻Ｔａ２（１），Ｔｂ２（１）は、周波数制御器５１の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　時刻Ｔａ２（１）から時刻Ｔｂ２（１）までの期間（一定期間）は、収束期間内である。また、時刻Ｔａ２（１）から時刻Ｔｂ２（１）までの期間の長さは、時刻Ｔａ１（１）から時刻Ｔｂ１（１）までの期間の長さと同じ長さである。
　周波数制御器５１において、収束期間の正確な期間は不明であるが、おおよその収束期間は、設計時に知り得るため、周波数制御器５１において、時刻Ｔａ２（１）から時刻Ｔｂ２（１）までの期間を収束期間内に設定することは可能である。
　ＡＤＣ１８は、周波数制御器５１から充電量のサンプリングを指示する制御信号を受けると、コンデンサ１５に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧Ｖｃを示すアナログ値を第２のデジタル値Ｖａｄｃ２（１）に変換し、第２のデジタル値Ｖａｄｃ２（２）を演算回路１９に出力する。
　演算回路１９は、以下の式（３）に示すように、ＶＣＯ５の出力信号の収束度合Ｃ（１）として、ＡＤＣ１８から出力された第１のデジタル値Ｖａｄｃ１（１）と、第２のデジタル値Ｖａｄｃ２（１）との差分を算出する。
　Ｃ（１）＝Ｖａｄｃ１（１）－Ｖａｄｃ２（１）　　　　　（３）
　ここでは、演算回路１９が、ＶＣＯ５の出力信号の収束度合Ｃ（１）として、第１のデジタル値Ｖａｄｃ１（１）と第２のデジタル値Ｖａｄｃ２（１）との差分を算出している。しかし、これは一例に過ぎず、演算回路１９が、ＶＣＯ５の出力信号の収束度合Ｃ（１）として、以下の式（４）に示すように、第１のデジタル値Ｖａｄｃ１（１）と第２のデジタル値Ｖａｄｃ２（１）との比を算出するようにしてもよい。
　Ｃ（１）＝Ｖａｄｃ１（１）／Ｖａｄｃ２（１）　　　　　（４）
　周波数制御器５１は、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力したのち、時刻Ｔａ（２）になる前に、コンデンサ１５をリセットするため、“オン”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器５１から“オン”を指示する制御信号を受けると、オンになる。
　コンデンサ１５は、リセットスイッチ１６がオンになると、充電していた電荷を放電する。
　次に、周波数制御器５１は、出力信号の周波数が急峻に低下を開始した時点から、Ｔｍｅａｓ（ｎ）の時間を経過した時点Ｔｍ（ｎ）での出力信号の収束度合を算出するため、時刻Ｔａ１（ｎ）になると、“オフ”を指示する制御信号をリセットスイッチ１６に出力する。ｎ＝２，３，・・・，Ｎである。Ｔｍｅａｓ（１）、Ｔｍｅａｓ（２）、・・・、Ｔｍｅａｓ（Ｎ）は、互いに異なる時間である。したがって、Ｎ回の収束度合Ｃ（１）～Ｃ（Ｎ）における位相差の積分期間は、異なっている。
　リセットスイッチ１６は、周波数制御器５１から“オフ”を指示する制御信号を受けると、オフになる。
　コンデンサ１５は、リセットスイッチ１６がオフになると、電圧電流変換器１４から出力された電流に従う電荷の充電を開始する。
　周波数制御器５１は、時刻Ｔｂ１（ｎ）になると、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　時刻Ｔａ１（ｎ），Ｔｂ１（ｎ）は、周波数制御器５１の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　時刻Ｔａ１（ｎ）から時刻Ｔｂ１（ｎ）までの期間（一定期間）は、過渡応答期間内である。また、時刻Ｔａ１（ｎ）から時点Ｔｍ（ｎ）までの期間の長さと、時点Ｔｍ（ｎ）から時刻Ｔｂ１（ｎ）までの期間の長さとは、同じ長さである。
　時刻Ｔａ１（ｎ）から時刻Ｔｂ１（ｎ）までの期間の長さは、時刻Ｔａ１（１）から時刻Ｔｂ１（１）までの期間の長さと同じ長さである。
　ＡＤＣ１８は、周波数制御器５１から充電量のサンプリングを指示する制御信号を受けると、コンデンサ１５に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧Ｖｃを示すアナログ値を第１のデジタル値Ｖａｄｃ１（ｎ）に変換し、第１のデジタル値Ｖａｄｃ１（ｎ）を演算回路１９に出力する。
　周波数制御器５１は、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力したのち、時刻Ｔａ２（ｎ）になる前に、コンデンサ１５をリセットするため、“オン”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器５１から“オン”を指示する制御信号を受けると、オンになる。
　コンデンサ１５は、リセットスイッチ１６がオンになると、充電していた電荷を放電する。
　次に、周波数制御器５１は、時刻Ｔａ２（ｎ）になると、“オフ”を指示する制御信号をリセットスイッチ１６に出力する。
　リセットスイッチ１６は、周波数制御器５１から“オフ”を指示する制御信号を受けると、オフになる。
　コンデンサ１５は、リセットスイッチ１６がオフになると、電圧電流変換器１４から出力された電流に従う電荷の充電を開始する。
　周波数制御器５１は、時刻Ｔｂ２（ｎ）になると、充電量のサンプリングを指示する制御信号をＡＤＣ１８に出力する。
　時刻Ｔａ２（ｎ），Ｔｂ２（ｎ）は、周波数制御器５１の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　時刻Ｔａ２（ｎ）から時刻Ｔｂ２（ｎ）までの期間（一定期間）は、収束期間内である。また、時刻Ｔａ２（ｎ）から時刻Ｔｂ２（ｎ）までの期間の長さは、時刻Ｔａ１（ｎ）から時刻Ｔｂ１（ｎ）までの期間の長さと同じ長さである。
　周波数制御器５１において、収束期間の正確な期間は不明であるが、おおよその収束期間は、設計時に知り得るため、周波数制御器５１において、時刻Ｔａ２（ｎ）から時刻Ｔｂ２（ｎ）までの期間を収束期間内に設定することは可能である。
　ＡＤＣ１８は、周波数制御器５１から充電量のサンプリングを指示する制御信号を受けると、コンデンサ１５に印加されている電圧Ｖｃをサンプリングする。
　ＡＤＣ１８は、サンプリングした電圧Ｖｃを示すアナログ値を第２のデジタル値Ｖａｄｃ２（ｎ）に変換し、第２のデジタル値Ｖａｄｃ２（ｎ）を演算回路１９に出力する。
　演算回路１９は、以下の式（５）に示すように、ＶＣＯ５の出力信号の収束度合Ｃ（ｎ）として、ＡＤＣ１８から出力された第１のデジタル値Ｖａｄｃ１（ｎ）と、第２のデジタル値Ｖａｄｃ２（ｎ）との差分を算出する。
　Ｃ（ｎ）＝Ｖａｄｃ１（ｎ）－Ｖａｄｃ２（ｎ）　　　　　（５）
　ここでは、演算回路１９が、ＶＣＯ５の出力信号の収束度合Ｃ（ｎ）として、第１のデジタル値Ｖａｄｃ１（ｎ）と第２のデジタル値Ｖａｄｃ２（ｎ）との差分を算出している。しかし、これは一例に過ぎず、演算回路１９が、ＶＣＯ５の出力信号の収束度合Ｃ（ｎ）として、以下の式（６）に示すように、第１のデジタル値Ｖａｄｃ１（ｎ）と第２のデジタル値Ｖａｄｃ２（ｎ）との比を算出するようにしてもよい。
　Ｃ（ｎ）＝Ｖａｄｃ１（ｎ）／Ｖａｄｃ２（ｎ）　　　　　（６）
　図８は、演算回路１９によりＮ回算出された収束度合Ｃ（１）～Ｃ（Ｎ）を示す説明図である。
　図８において、黒丸は、演算回路１９によりＮ回算出された収束度合Ｃ（１）～Ｃ（Ｎ）を示している。図８の横軸の時間は、出力信号の周波数が急峻に低下を開始した時点から時点Ｔｍ（ｎ）までの時間を表している。
　収束時間算出部５２は、収束度合算出回路１７によりＮ回算出された収束度合Ｃ（１）～Ｃ（Ｎ）と閾値Ｃｔｈとを比較する。閾値Ｃｔｈは、収束時間算出部５２の内部メモリに記憶されているものであってもよいし、外部から与えられるものであってもよい。
　Ｃ（ｎ）（ｎ＝１，２，・・・，Ｎ）が０に近い程、ＶＣＯ５の出力信号の周波数が所望周波数に近い状態である。しかし、Ｃ（ｎ）が閾値Ｃｔｈに近ければ、ＶＣＯ５の出力信号の周波数は、ほぼ所望周波数と一致しているため、ＶＣＯ５の出力信号が既に収束していると考えられる。
　そこで、収束時間算出部５２は、収束度合Ｃ（１）～Ｃ（Ｎ）の中で、閾値Ｃｔｈよりも小さい収束度合（ｎ）のうち、最も値が大きな収束度合Ｃ（ｎ）を探索する。
　収束時間算出部５２は、ＶＣＯ５の出力信号が、探索した収束度合Ｃ（ｎ）に対応する時点Ｔｍ（ｎ）で収束したものとして、出力信号の周波数が急峻に低下を開始した時点から時点Ｔｍ（ｎ）までの時間を、ＶＣＯ５の出力信号の収束時間ＣＴｉｍｅとして算出する。
　実施の形態３のロック検出回路１０は、積分回路１１が、位相差の積分期間を切り換えながら、過渡応答期間内の一定期間における位相差の積分及び収束期間内の一定期間における位相差の積分のそれぞれを複数回実施して、それぞれの第１の積分結果とそれぞれの第２の積分結果とを収束度合算出回路１７に出力する。また、収束度合算出回路１７が、積分回路１１から出力されたそれぞれの第１の積分結果とそれぞれの第２の積分結果とから、ＶＣＯ５の出力信号の収束度合をそれぞれ算出する。したがって、ロック検出回路１０は、ＶＣＯ５の出力信号の収束時間ＣＴｉｍｅを算出することができる。
実施の形態４．
　実施の形態４では、収束時間算出部５２により算出された収束時間ＣＴｉｍｅから、ＶＣＯ５の出力信号の利用可能な時間帯を検出する時間帯検出部５３を備えるＰＬＬ回路について説明する。
　図９は、実施の形態４に係るＰＬＬ回路を示す構成図である。図９において、図１、図３及び図６と同一符号は同一又は相当部分を示すので説明を省略する。
　時間帯検出部５３は、収束時間算出部５２により算出された収束時間ＣＴｉｍｅから、ＶＣＯ５の出力信号の利用可能な時間帯を検出する。
　図９に示すＰＬＬ回路の構成は、図６に示すＰＬＬ回路に時間帯検出部５３を付加している構成である。しかし、これに限るものではなく、図３に示すＰＬＬ回路に収束時間算出部５２及び時間帯検出部５３を付加し、周波数制御器９の代わりに、周波数制御器５１を用いているＰＬＬ回路であってもよい。
　次に、図９に示すＰＬＬ回路の動作について説明する。ただし、時間帯検出部５３以外の構成要素は、図６に示すＰＬＬ回路と同様であるため、ここでは、時間帯検出部５３の動作のみを説明する。
　例えば、ＶＣＯ５の出力信号を利用して、通信信号を送受信する図示せぬ通信システムがある。
　しかし、通信システムにおいて、高精度な通信信号の送受信を実現するには、収束している出力信号を利用する必要がある。通信システムが、収束していない出力信号を利用すると、高精度な通信信号の送受信を実現できないことがある。
　また、ＶＣＯ５の出力信号を利用して、レーダ信号の信号処理を行う図示せぬレーダシステムがある。
　しかし、レーダシステムにおいて、高精度な信号処理を実現するには、収束している出力信号を利用する必要がある。レーダシステムが、収束していない出力信号を利用すると、高精度な信号処理を実現できないことがある。
　図１０に示すように、ＶＣＯ５の出力信号のうち、収束時間算出部５２により算出された収束時間ＣＴｉｍｅから、次に周波数が急峻に低下を開始する時点までの出力信号は、収束している出力信号である。
　図１０は、ＶＣＯ５の出力信号の周波数、チャージポンプ３から出力される電流、電圧電流変換器１４から出力される電流及び収束時間ＣＴｉｍｅを示す説明図である。
　時間帯検出部５３は、ＶＣＯ５の出力信号の利用可能な時間帯として、収束時間算出部５２により算出された収束時間ＣＴｉｍｅから、次にＶＣＯ５の出力信号の周波数が急峻に低下を開始する時点までの時間帯を検出する。
　時間帯検出部５３は、周波数制御器５１から可変分周器６に出力される分周比を示す制御信号を監視することで、ＶＣＯ５の出力信号の周波数が急峻に低下を開始する時点を認識することができる。
　以上の実施の形態４は、収束時間算出部５２により算出された収束時間ＣＴｉｍｅから、ＶＣＯ５の出力信号の利用可能な時間帯を検出する時間帯検出部５３を備えるように、ロック検出回路１０を構成した。したがって、ロック検出回路１０は、ＶＣＯ５の出力信号のうち、利用可能な時間帯の出力信号を、通信システム又はレーダシステムなどに出力することができる。
実施の形態５．
　実施の形態５では、収束時間算出部５２により算出された収束時間ＣＴｉｍｅが短くなるように、ループフィルタ４の入力側に電流を加える収束時間調整回路５４を備えるＰＬＬ回路について説明する。
　図１１は、実施の形態５に係るＰＬＬ回路を示す構成図である。図１１において、図１、図３、図６及び図９と同一符号は同一又は相当部分を示すので説明を省略する。
　収束時間調整回路５４は、収束時間算出部５２により算出された収束時間ＣＴｉｍｅが短くなるように、ループフィルタ４の入力側に電流を加える回路である。
　図１１に示すＰＬＬ回路の構成は、図６に示すＰＬＬ回路に収束時間調整回路５４を付加している構成である。しかし、これに限るものではなく、図３に示すＰＬＬ回路に収束時間算出部５２及び収束時間調整回路５４を付加し、周波数制御器９の代わりに、周波数制御器５１を用いているＰＬＬ回路であってもよい。
　次に、図１１に示すＰＬＬ回路の動作について説明する。ただし、収束時間調整回路５４以外の構成要素は、図６に示すＰＬＬ回路と同様であるため、ここでは、収束時間調整回路５４の動作のみを説明する。
　ループフィルタ４は、チャージポンプ３からパルス電流を受けると、実施の形態１と同様に、パルス電流を電圧に変換して、電圧の平滑化を行い、平滑化後の電圧をＶＣＯ５に出力する。
　このとき、ループフィルタ４からＶＣＯ５に出力される電圧は、チャージポンプ３から出力されたパルス電流とは別に、他のパルス電流がループフィルタ４に入力されると、変化するため、ＶＣＯ５の出力信号の収束時間ＣＴｉｍｅも変化する。
　収束時間調整回路５４は、ループフィルタ４の入力側に加えるパルス電流の大きさ又は極性を変えながら、収束時間算出部５２により算出された収束時間ＣＴｉｍｅを記憶する。
　収束時間調整回路５４は、ループフィルタ４の入力側に加えたパルス電流のうち、記憶した複数の収束時間ＣＴｉｍｅの中で最も短い収束時間ＣＴｉｍｅに対応するパルス電流を特定する。
　以降、収束時間調整回路５４は、特定したパルス電流をループフィルタ４の入力側に加える。
　以上の実施の形態５は、収束時間算出部５２により算出された収束時間ＣＴｉｍｅが短くなるように、ループフィルタ４の入力側に電流を加える収束時間調整回路５４を備えるように、ロック検出回路１０を構成した。したがって、実施の形態５のロック検出回路１０は、実施の形態１～４のロック検出回路１０よりも収束時間ＣＴｉｍｅを短縮することができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明は、位相同期回路の出力信号が収束している度合を算出するロック検出回路に適している。
　また、この発明は、電圧制御発振器の出力信号が収束している度合を算出する位相同期回路に適している。
　１　基準信号源、２　位相比較器、３　チャージポンプ、４　ループフィルタ、５　ＶＣＯ、６　可変分周器、７　出力端子、８，９　周波数制御器、１０　ロック検出回路、１１　積分回路、１２　電流出力回路、１３　論理和回路、１４　電圧電流変換器、１５　コンデンサ、１６　リセットスイッチ、１７　収束度合算出回路、１８　ＡＤＣ、１９　演算回路、２１　積分回路、２２　スイッチトキャパシタ回路、３０　コンデンサ、３１～３５　スイッチ、４１　収束度合算出回路、４２　ＡＤＣ、５１　周波数制御器、５２　収束時間算出部、５３　時間帯検出部、５４　収束時間調整回路。

Claims (9)

  1. 　位相同期回路の出力信号における過渡応答期間内の一定期間中に、前記位相同期回路における分周信号と基準信号との位相差を積分し、前記位相同期回路の出力信号における収束期間内の一定期間中に、前記分周信号と前記基準信号との位相差を積分する積分回路と、
    　過渡応答期間内の一定期間中の前記積分回路における位相差の積分結果と、収束期間内の一定期間中の前記積分回路における位相差の積分結果とから、前記位相同期回路の出力信号が収束している度合を算出する収束度合算出回路と
    　を備えたロック検出回路。
  2. 　前記収束度合算出回路は、前記位相同期回路の出力信号が収束している度合として、過渡応答期間内の一定期間中の前記積分回路における位相差の積分結果である第１の積分結果と、収束期間内の一定期間中の前記積分回路における位相差の積分結果である第２の積分結果との差分、又は、前記第１の積分結果と前記第２の積分結果との比を算出することを特徴とする請求項１記載のロック検出回路。
  3. 　前記積分回路は、
    　前記分周信号と前記基準信号との位相差を示す電流を出力する電流出力回路と、
    　位相差の積分として、過渡応答期間内の一定期間中に、前記電流出力回路から出力された電流に従って電荷を充電し、収束期間内の一定期間中に、前記電流出力回路から出力された電流に従って電荷を充電するコンデンサとを備え、
    　前記収束度合算出回路は、前記位相同期回路の出力信号が収束している度合として、過渡応答期間内の一定期間中の前記コンデンサにおける電荷の充電量と、収束期間内の一定期間中の前記コンデンサにおける電荷の充電量との差分、又は、過渡応答期間内の一定期間中の前記コンデンサにおける電荷の充電量と、収束期間内の一定期間中の前記コンデンサにおける電荷の充電量との比を算出することを特徴とする請求項２記載のロック検出回路。
  4. 　前記収束度合算出回路は、前記位相同期回路の出力信号が収束している度合として、過渡応答期間内の一定期間中の前記積分回路における位相差の積分結果と、収束期間内の一定期間中の前記積分回路における位相差の積分結果との差分を算出することを特徴とする請求項１記載のロック検出回路。
  5. 　前記積分回路は、
    　前記分周信号と前記基準信号との位相差を示す電流を出力する電流出力回路と、
    　位相差の積分として、過渡応答期間内の一定期間中に、前記電流出力回路から出力された電流に従ってコンデンサに電荷を正方向に充電したのち、収束期間内の一定期間中に、前記電流出力回路から出力された電流に従って前記コンデンサに電荷を負方向に充電するスイッチトキャパシタ回路とを備え、
    　前記収束度合算出回路は、前記位相同期回路の出力信号が収束している度合として、前記スイッチトキャパシタ回路によって負方向に充電された後の前記コンデンサにおける電荷の充電量を求めることを特徴とする請求項４記載のロック検出回路。
  6. 　前記積分回路は、前記位相差の積分期間を切り換えながら、過渡応答期間内の一定期間における前記位相差の積分及び収束期間内の一定期間における前記位相差の積分のそれぞれを複数回実施し、
    　前記収束度合算出回路は、過渡応答期間内の一定期間中の前記積分回路における位相差のそれぞれの積分結果と、収束期間内の一定期間中の前記積分回路における位相差のそれぞれの積分結果とから、前記位相同期回路の出力信号が収束している度合をそれぞれ算出し、
    　前記収束度合算出回路によりそれぞれ算出された収束している度合から、前記位相同期回路の出力信号の収束時間を算出する収束時間算出部を備えたことを特徴とする請求項１記載のロック検出回路。
  7. 　前記収束時間算出部により算出された収束時間から、前記位相同期回路の出力信号の利用可能な時間帯を検出する時間帯検出部を備えたことを特徴とする請求項６記載のロック検出回路。
  8. 　前記収束時間算出部により算出された収束時間が短くなるように、前記位相同期回路に含まれているループフィルタの入力側に電流を加える収束時間調整回路を備えたことを特徴とする請求項６記載のロック検出回路。
  9. 　基準信号を出力する基準信号源と、
    　前記基準信号源から出力された基準信号と分周信号との位相差を出力する位相比較器と、
    　前記位相比較器から出力された位相差に従って出力信号の周波数が変化する電圧制御発振器と、
    　前記電圧制御発振器の出力信号を分周し、分周後の出力信号を前記分周信号として、前記位相比較器に出力する可変分周器と、
    　前記電圧制御発振器の出力信号における過渡応答期間内の一定期間中に、前記位相比較器から出力された位相差を積分し、前記電圧制御発振器の出力信号における収束期間内の一定期間中に、前記位相比較器から出力された位相差を積分する積分回路と、
    　過渡応答期間内の一定期間中の前記積分回路における位相差の積分結果と、収束期間内の一定期間中の前記積分回路における位相差の積分結果とから、前記電圧制御発振器の出力信号が収束している度合を算出する収束度合算出回路と
    　を備えた位相同期回路。
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