WO2020101281A1 - 탄화규소 에피 웨이퍼 - Google Patents

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WO2020101281A1
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황금찬
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엘지이노텍 주식회사
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    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Definitions

  • the embodiment relates to a silicon carbide epi wafer.
  • a chemical vapor deposition method is widely used in a technique of forming various thin films on a substrate or a wafer.
  • the chemical vapor deposition method is a deposition technique involving a chemical reaction, and uses a chemical reaction of a source material to form a semiconductor thin film or an insulating film on the wafer surface.
  • the chemical vapor deposition method and the deposition apparatus have recently attracted attention as a very important technology among thin film formation technologies due to miniaturization of semiconductor devices and development of high efficiency and high power LEDs.
  • it is used to deposit various thin films, such as a silicon film, an oxide film, a silicon nitride film or a silicon oxynitride film, a tungsten film.
  • silicon carbide is a material that is expected to be applied to power devices and high-temperature operation devices because it has a larger dielectric breakdown field than silicon (Si), a band gap of 3 times, and a thermal conductivity of about 3 times higher. I am receiving.
  • crystal defects such as micropipes, spiral dislocations, and base surface dislocations may be present in the silicon carbide epi-wiper, and these defects may reduce the characteristics of a semiconductor device produced using these materials.
  • the embodiment is intended to provide a silicon carbide epi wafer that can reduce defects in the silicon carbide epi layer.
  • the silicon carbide epitaxial wafer according to the embodiment includes a base substrate; A buffer layer disposed on the base substrate; And a silicon carbide epi layer disposed on the buffer layer, the base substrate comprising silicon, and the buffer layer comprising: a first buffer layer on the base substrate; A second buffer layer on the first buffer layer; And a third buffer layer on the second buffer layer, and the first buffer layer includes a silicon epi layer.
  • a silicon carbide epitaxial wafer grown as a homoepitaxially on a silicon substrate may have a mismatch due to bonding between dissimilar materials, and surface defects may occur, and the silicon carbide epitaxial layer is formed by silicon atoms generated on the silicon substrate. Pits or the like may be generated, and surface characteristics may be deteriorated.
  • the silicon carbide epitaxial wafer according to the embodiment can suppress the occurrence of pits due to silicon generation by forming a silicon epitaxial layer doped with aluminum on the silicon wafer.
  • FIG. 1 is a sectional view showing a silicon carbide epitaxial wafer according to an embodiment.
  • FIG. 2 is a sectional view showing an enlarged area A of FIG. 1.
  • FIG. 3 is a process flow chart for explaining a method of manufacturing a silicon carbide epitaxial wafer according to an embodiment.
  • the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.
  • the singular form may also include a plural form unless specifically stated in the phrase, and when described as “at least one (or more than one) of A and B, C”, A, B, and C may be combined. It can contain one or more of all possible combinations.
  • first, second, A, B, (a), and (b) may be used. These terms are only for distinguishing the component from other components, and the term is not limited to the nature, order, or order of the component.
  • a component when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also to the component It may also include a case of 'connected', 'coupled' or 'connected' due to another component between the other components.
  • top (top) or bottom (bottom) when described as being formed or disposed in the "top (top) or bottom (bottom)" of each component, the top (top) or bottom (bottom) is one as well as when the two components are in direct contact with each other It also includes a case in which another component described above is formed or disposed between two components.
  • a silicon carbide epitaxial wafer may include a base substrate 100, a buffer layer 200 on the base substrate 100, and an epi layer 300 on the buffer layer 200.
  • the base substrate 100 may include a different material from the epi layer 300. That is, the epi layer may be formed by growing hetero epitaxial on the base substrate 100.
  • the base substrate 100 may include silicon (Si).
  • the base substrate 100 may include a silicon-based substrate.
  • the base substrate may include a silicon (Si) substrate or a silicon on insulator (SOI) substrate.
  • the buffer layer 200 may be disposed on the base substrate 100.
  • the buffer layer 200 may be disposed in direct contact with the base substrate 100.
  • the buffer layer 200 may serve to reduce mismatch between the base substrate 100 and the epi layer 300.
  • the buffer layer 200 may serve to reduce the defects of the base substrate 100 from being transferred to the epi layer 300.
  • the buffer layer 200 may be formed in multiple layers.
  • the buffer layer 200 may be formed of three or more layers on the base substrate 100.
  • the buffer layer 200 may include a first buffer layer 210, a second buffer layer 220 and a third buffer layer 230.
  • the first buffer layer 210 may be disposed on the base substrate 100.
  • the first buffer layer 210 may be formed on one surface of the base substrate 100.
  • the first buffer layer 210 may include the same material as the base substrate 100.
  • the first buffer layer 210 may include silicon (Si).
  • the base substrate 100 is a silicon substrate, and the first buffer layer 210 may be a silicon epi layer formed on the silicon substrate.
  • a dopant may be included in the first buffer layer 210.
  • the first buffer layer 210 may include a P-type dopant.
  • the first buffer layer 210 may include a P-type dopant containing aluminum (Al).
  • the silicon (Si) evaporation occurs during the epitaxial layer forming process on the base substrate 100 including silicon. Defects such as pits on the surface of the silicon carbide epitaxial layer can be reduced.
  • silicon (Si) atoms of the base substrate 100 may be generated by the temperature during the process.
  • the silicon (Si) atom is deposited on the surface of the base substrate 100 or the surface of the silicon carbide epitaxial layer to form a pit or the like on the surface of the silicon carbide epitaxial layer. It is possible to degrade the electrical properties of the epi wafer.
  • the first buffer layer 210 that is, the silicon epitaxial layer is formed on the base substrate 100 including silicon, thereby reducing pit formation due to the generation of silicon (Si) atoms.
  • the silicon epi layer may be formed on the base substrate 100 by the reaction of the following [Formula 1].
  • the first buffer layer 210 may be doped with a P-type dopant containing aluminum (Al) at a concentration of about 10 17 / cm 3 to about 10 19 / cm 3.
  • a P-type dopant containing aluminum (Al) at a concentration of about 10 17 / cm 3 to about 10 19 / cm 3.
  • the thickness of the first buffer layer 210 may be about 0.1 ⁇ m to about 0.5 ⁇ m.
  • the thickness of the first buffer layer 210 is less than about 0.1 ⁇ m, the role of the buffer layer is insignificant to increase defects due to occurrence of pits, and when the thickness of the first buffer layer 210 exceeds about 0.5 ⁇ m, As the thickness increases, process efficiency may decrease.
  • the second buffer layer 220 may be formed on the first buffer layer 210.
  • the second buffer layer 220 may be formed on one surface of the first buffer layer 210.
  • the second buffer layer 220 may be a layer that induces a reaction between the third buffer layer 230 and the silicon carbide epi layer disposed on the second buffer layer 220.
  • the second buffer layer 220 may be a carbon layer.
  • the carbon layer may be formed on the first buffer layer 210 by the reaction of [Formula 2] below.
  • the thickness of the second buffer layer 220 may be about 0.1 nm to about 1 nm.
  • the thickness of the second buffer layer 220 is less than about 0.1 nm, the role as a buffer layer may be negligible, and when the thickness of the second buffer layer 220 exceeds about 1 nm, the thickness increases to lower process efficiency. Can be.
  • the third buffer layer 230 may be formed on the second buffer layer 220.
  • the third buffer layer 220 may be formed on one surface of the second buffer layer 220.
  • the third buffer layer 230 may be a buffer layer that reduces the mismatch of the silicon carbide epi layer disposed on the third buffer layer 230.
  • the third buffer layer 230 may include the same material as the silicon carbide epitaxial layer. That is, the third buffer layer 230 may include silicon carbide. Accordingly, the silicon carbide epitaxial layer disposed on the third buffer layer 230 may be formed by growing homo epitaxial on the third buffer layer.
  • a dopant may be included in the third buffer layer 230.
  • an N-type dopant may be included in the third buffer layer 230.
  • the third buffer layer 230 may include an N-type dopant containing nitrogen (N).
  • the third buffer layer 310 forms the third buffer layer 230 on the second buffer layer 220, defects due to mismatch between heterogeneous materials may occur.
  • the third buffer layer 230 by doping the third buffer layer 230 with an N-type material, defects due to mismatch between the heterogeneous materials of the second buffer layer 220 and the third buffer layer 230 can be reduced.
  • an N-type dopant included in the third buffer layer 230 may be doped at a concentration of about 10 17 / cm 3 to about 10 19 / cm 3.
  • the N-type dopant is doped to less than about 10 17 / cm 3, defects due to mismatch cannot be sufficiently reduced, and when the N-type dopant is doped to more than about 10 19 / cm 3, process efficiency may decrease. Can be.
  • the thickness of the third buffer layer 230 may be about 0.1 ⁇ m to about 1 ⁇ m.
  • the thickness of the first buffer layer 230 is less than about 0.1 ⁇ m, the role of the buffer layer is small, thereby increasing defects due to mismatch, and when the thickness of the third buffer layer 230 exceeds about 1 ⁇ m, As the thickness increases, process efficiency may decrease.
  • a silicon carbide epitaxial layer 300 may be formed on the third buffer layer 230.
  • the silicon carbide epitaxial layer 300 may include a 3C-SiC epitaxial layer.
  • the silicon carbide epitaxial layer may be formed by homoepitaxial on the third buffer layer including the silicon carbide buffer layer.
  • a silicon carbide epitaxial wafer grown as a homoepitaxially on a silicon substrate may have a mismatch due to bonding between dissimilar materials, and surface defects may occur, and the silicon carbide epitaxial layer is formed by silicon atoms generated on the silicon substrate. Pits or the like may be generated, and surface characteristics may be deteriorated.
  • the silicon carbide epitaxial wafer according to the embodiment can suppress the occurrence of pits due to silicon generation by forming a silicon epitaxial layer doped with aluminum on the silicon wafer.
  • a method of manufacturing a silicon carbide epitaxial wafer includes preparing a silicon substrate (ST10), forming a silicon epitaxial layer on a silicon substrate (ST20), and forming a carbon layer on the silicon epitaxial layer.
  • the step of forming (ST30), the step of forming a silicon carbide buffer layer on the carbon layer (ST40), and the step of forming a silicon carbide epitaxial layer on the silicon carbide buffer layer (ST50) may include a step.
  • a silicon substrate that is a base substrate for supporting the silicon carbide epitaxial wafer may be prepared.
  • a silicon-based substrate other than the silicon substrate may be used.
  • a silicon on insulator (SOI) substrate may be applied as a base substrate.
  • a silicon epi layer may be formed on the silicon substrate.
  • a silicon epitaxial layer may be formed using a silicon source.
  • a silicon epi layer may be formed by heating to a temperature of 900 ° C to 1300 ° C, which is the decomposition temperature of SiH4 and C3H8.
  • P-type may be doped into the silicon epitaxial layer using SiH4 and TMAl gas, which is an Al dopant source.
  • the carbon layer may be deposited on the silicon epi layer.
  • the carbon layer may be deposited on the surface of the silicon epi layer by supplying C3H8 as a carbon source.
  • the silicon carbide buffer layer may be deposited on the carbon layer.
  • the silicon carbide buffer layer may be grown using SiH4 and C3H8.
  • the growth time of the silicon carbide buffer layer may be set as a time to minimize the defect transition of the silicon carbide epitaxial layer, and may be performed, for example, for 1 minute to 10 minutes.
  • N-type dopants can be doped into the silicon carbide buffer layer by supplying nitrogen (N2) gas at the same time as growth.
  • a silicon carbide epitaxial layer may be formed on the silicon carbide buffer layer.
  • the silicon carbide epitaxial layer may be formed by reacting a carbon source and a silicon source.
  • liquid, gaseous or solid raw materials containing carbon and silicon may be included.
  • the liquid raw material may include methyltrichlorosilane (MTS) or trichlorosilane (TSC).
  • the gaseous raw material may include silane (SiH 4 ), ethylene (C 2 H 4 ) and hydrogen chloride (HCl) or silane, propane (C 3 H 8 ) and hydrogen chloride.
  • hydrogen (H 2 ) may be further included as a carrier gas.
  • the raw material is decomposed into radicals containing silicon, carbon or chlorine, and a silicon carbide epitaxial layer may be grown on the silicon carbide buffer layer.
  • the radical may be CH x ⁇ (1 ⁇ x ⁇ 4) or SiCl x ⁇ (1 ⁇ x ⁇ 4) including CH3 ⁇ , SiCl ⁇ , SiCl 2 ⁇ , SiHCl ⁇ , SiHCl 2 ⁇ , and the like. .
  • the ratio of carbon, silicon, chlorine, and hydrogen contained in the intermediate compound is adjusted to be constant.
  • the molar ratio of carbon and silicon is 0.7 to 1
  • the molar ratio of silicon and hydrogen may be 0.03 to 0.45.
  • a silicon epi layer After forming a silicon epi layer on a silicon substrate, a carbon layer and a 3C-SiC buffer layer were sequentially formed on the silicon epi layer. Subsequently, a silicon carbide epitaxial layer was formed on the buffer layer to prepare a silicon carbide epitaxial wafer.
  • the silicon epitaxial layer has been doped with a P type dopant manteum 1.2 * 10 18 / cm3
  • the buffer layer has been doped with N-type dopant 1.5 * 10 18 / cm3 manteum.
  • the silicon carbide epitaxial wafer was prepared in the same manner as in Example except that the silicon epitaxial layer was not formed on the silicon substrate, the number of defects in the silicon carbide epitaxial layer was measured.
  • the surface defects of the silicon carbide epi layer of the silicon carbide epi wafer according to the embodiment are significantly lower than the surface defects of the silicon carbide epi layer of the silicon carbide epi wafer according to the comparative example. That is, the silicon carbide epitaxial wafer according to the embodiment suppresses surface pit defects caused by deposition of silicon gas generated during the process by the P-type doped silicon epi layer, thereby reducing defects caused by pit generation, and finally silicon carbide. It can be seen that the surface defects of the epi wafer can be reduced.

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Abstract

실시예에 따른 탄화규소 에피 웨이퍼는, 베이스 기판; 상기 베이스 기판 상에 배치되는 버퍼층; 및 상기 버퍼층 상에 배치되는 탄화규소 에피층을 포함하고, 상기 베이스 기판은 실리콘을 포함하고, 상기 버퍼층은, 상기 베이스 기판 상의 제 1 버퍼층; 상기 제 1 버퍼층 상의 제 2 버퍼층; 및 상기 제 2 버퍼층 상의 제 3 버퍼층을 포함하고, 상기 제 1 버퍼층은 실리콘 에피층을 포함한다.

Description

탄화규소 에피 웨이퍼
실시예는 탄화규소 에피 웨이퍼에 관한 것이다.
일반적으로 기판 또는 웨이퍼(wafer)상에 다양한 박막을 형성하는 기술 중에 화학 기상 증착 방법(Chemical Vapor Deposition; CVD)이 많이 사용되고 있다. 화학 기상 증착 방법은 화학 반응을 수반하는 증착 기술로, 소스 물질의 화학 반응을 이용하여 웨이퍼 표면상에 반도체 박막이나 절연막 등을 형성한다.
이러한 화학 기상 증착 방법 및 증착 장치는 최근 반도체 소자의 미세화와 고효율, 고출력 LED 개발 등으로 박막 형성 기술 중 매우 중요한 기술로 주목 받고 있다. 현재 웨이퍼 상에 규소 막, 산화물 막, 질화규소 막 또는 산질화규소 막, 텅스텐 막 등과 같은 다양한 박막들을 증착하기 위해 이용되고 있다.
한편 탄화규소(SiC)는 실리콘(Si)에 비해 절연파괴전계가 크고 밴드갭이 3배가 크며 열전도도가 3배 정도 높은 특성을 가지고 있어 파워 디바이스, 고온 동작 디바이스로의 응용이 기대되는 물질로서 각광받고 있다.
최근 이를 이용한 MSOFET 파워 디바이스가 개발되고 있으며 이의 우수한 특성이 보고되고 있다.
한편 탄화규소 에피 위이퍼에는 마이크로 파이프, 나선 전위 및 기저면 전위 등의 결정 결함이 존재할 수 있는데, 이러한 결함들은 이러한 재료를 이용해서 생산되는 반도체 장치의 특성을 감소시킬 수 있다.
따라서, 결함이 감소된 고품질의 탄화규소 에피층이 요구된다.
실시예는 탄화규소 에피층의 결함을 감소시킬 수 있는 탄화규소 에피 웨이퍼를 제공하고자 한다.
실시예에 따른 탄화규소 에피 웨이퍼는, 베이스 기판; 상기 베이스 기판 상에 배치되는 버퍼층; 및 상기 버퍼층 상에 배치되는 탄화규소 에피층을 포함하고, 상기 베이스 기판은 실리콘을 포함하고, 상기 버퍼층은, 상기 베이스 기판 상의 제 1 버퍼층; 상기 제 1 버퍼층 상의 제 2 버퍼층; 및 상기 제 2 버퍼층 상의 제 3 버퍼층을 포함하고, 상기 제 1 버퍼층은 실리콘 에피층을 포함한다.
실시예에 따른 탄화규소 에피 웨이퍼는 공정 중 발생하는 표면 결함이 감소될 수 있다.
자세하게, 실리콘 기판 상에서 호모 에피택셜로 성장되는 탄화규소 에피 웨이퍼는 이종 물질간의 결합으로 인해 미스매치가 발생하여 표면 결함이 발생할 수 있고, 실리콘 기판 상에서 발생하는 실리콘 원자에 의해 탄화규소 에피층의 표면에 피트 등이 발생되어 표면 특성이 저하될 수 있다.
이에 따라, 탄화규소 에피 웨이퍼가 반도체 장치에 적용될 때, 반도체 장치의 전기적인 특성이 저하될 수 있다.
이러한 문제점을 보완하기 위해, 실시예에 따른 탄화규소 에피 웨이퍼는 실리콘 웨이퍼 상에 알루미늄이 도핑된 실리콘 에피층을 형성하여 실리콘 발생에 따른 피트 발생을 억제할 수 있다.
또한, 실리콘 에피층 상에 탄소층 및 탄화규소 버퍼층을 형성하여, 탄화규소 에피층을 형성할 때, 이종물질간의 미스매치에 따른 표면 결함을 감소시킬 수 있다.
따라서, 실시예에 따른 탄화규소 에피 웨이퍼의 표면 결함을 감소시켜, 탄화규소 에피 웨이퍼의 표면 품질을 향상시킬 수 있다.
이에 따라, 실시예에 따른 탄화규소 웨이퍼가 적용되는 반도체 장치에서 이러한 표면 결함에 따른 전기적 특성의 저하를 방지할 수 있다.
도 1은 실시예에 따른 탄화규소 에피 웨이퍼의 단면도를 도시한 도면이다.
도 2는 도 1의 A 영역을 확대하여 도시한 단면도를 도시한 도면이다.
도 3은 실시예에 따른 탄화규소 에피 웨이퍼의 제조 방법을 설명하기 위한 공정 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하. 도 1 및 도 2를 참조하여, 실시예에 따른 탄화규소 에피 웨이퍼를 설명한다.
도 1을 참조하면, 실시예에 따른 탄화규소 에피 웨이퍼는 베이스 기판(100), 상기 베이스 기판(100) 상의 버퍼층(200) 및 상기 버퍼층(200) 상의 에피층(300)을 포함할 수 있다.
상기 베이스 기판(100)은 상기 에피층(300)과 다른 물질을 포함할 수 있다. 즉, 상기 에피층은 상기 베이스 기판(100) 상에서 헤테로 에피택셜(Hetero Epitaxial) 성장되어 형성될 수 있다.
상기 베이스 기판(100)은 실리콘(Si)을 포함할 수 있다. 상기 베이스 기판(100)은 실리콘 계열의 기판을 포함할 수 있다. 자세하게, 상기 베이스 기판은 실리콘(Si) 기판 또는 실리콘온인슐레이터(SOI:Silicon On Insulator) 기판을 포함할 수 있다.
상기 버퍼층(200)은 상기 베이스 기판(100) 상에 배치될 수 있다. 상기 버퍼층(200)은 상기 베이스 기판(100)과 직접 접촉하며 배치될 수 있다.
상기 버퍼층(200)은 상기 베이스 기판(100)과 상기 에피층(300)의 미스매치를 감소시키는 역할을 할 수 있다. 또한, 상기 버퍼층(200)은 상기 베이스 기판(100)의 결함이 상기 에피층(300)으로 전이되는 것을 감소시키는 역할을 할 수 있다.
도 2를 참조하면, 상기 버퍼층(200)은 다층으로 형성될 수 있다. 자세하게, 상기 버퍼층(200)은 상기 베이스 기재(100) 상에서 3층 이상으로 형성될 수 있다.
상기 버퍼층(200)은 제 1 버퍼층(210), 제 2 버퍼층(220) 및 제 3 버퍼층(230)을 포함할 수 있다.
상기 제 1 버퍼층(210)은 상기 베이스 기재(100) 상에 배치될 수 있다. 상기 제 1 버퍼층(210)은 상기 베이스 기재(100)의 일면 상에 형성될 수 있다.
상기 제 1 버퍼층(210)은 상기 베이스 기재(100)와 동일한 물질을 포함할 수 있다. 자세하게, 상기 제 1 버퍼층(210)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 상기 베이스 기판(100)은 실리콘 기판이고, 상기 제 1 버퍼층(210)은 상기 실리콘 기판 상에 형성되는 실리콘 에피층일 수 있다.
상기 제 1 버퍼층(210)에는 도펀트가 포함될 수 있다. 자세하게, 상기 제 1 버퍼층(210)에는 P형 도펀트가 포함될 수 있다. 자세하게, 상기 제 1 버퍼층(210)에는 알루미늄(Al)을 포함하는 P형 도펀트가 포함될 수 있다.
상기 제 1 버퍼층(210)은 상기 베이스 기판(100) 상에 탄화규소 에피층을 형성할 때, 실리콘을 포함하는 베이스 기판(100) 상에서 에피층 형성 공정 중 발생하는 실리콘(Si)의 증발에 따른 탄화규소 에피층 표면의 피트(pit) 등의 결함을 감소시킬 수 있다.
자세하게, 실리콘을 포함하는 베이스 기판(100) 상에 탄화규소 에피층을 형성할 때, 공정 중 온도에 의해 베이스 기판(100)의 실리콘(Si) 원자가 발생될 수 있다. 이러한 실리콘(Si) 원자는 베이스 기판(100)의 표면 또는 탄화규소 에피층의 표면에 증착되어 상기 탄화규소 에피층의 표면에 피트(pit) 등이 형성되고, 이러한 피트가 결함으로 작용하여 탄화규소 에피 웨이퍼의 전기적인 특성을 저하시킬 수 있다.
이에 따라, 실리콘을 포함하는 베이스 기판(100) 상에 제 1 버퍼층(210) 즉, 실리콘 에피층을 형성하여, 실리콘(Si) 원자 발생에 따른 피트 형성을 감소시킬 수 있다.
즉, 실리콘 에피층에 알루미늄을 포함하는 p형 도펀트를 일정 농도로 첨가함으로써, 발생되는 실리콘(Si)을 알루미늄(Al)로 치환시킴으로써, 실리콘(Si) 원자 발생에 따른 피트 형성을 감소시킬 수 있다.
상기 실리콘 에피층은 하기의 [화학식 1]의 반응으로 상기 베이스 기판(100) 상에 형성될 수 있다.
[화학식 1]
SiH4(g) ↔ SiH2(g) +H2(g)
Si(g) +H2(g) ↔ SiH2(g)
SiH2(g) +Si(g, l) ↔Si2H2(g)
Si2(g) +H2(g) ↔ Si2H2(g)
Si2H2(g) ↔ 2Si(s) +H2(g)
한편, 상기 제 1 버퍼층(210)에는 알루미늄(Al)을 포함하는 P형 도펀트가 약 1017/㎤ 내지 약 1019/㎤의 농도로 도핑될 수 있다. 상기 P형 도펀트가 약 1017/㎤ 미만으로 도핑되는 경우, 실리콘에 따른 피트 형성을 충분하게 감소시킬 수 없고, 상기 P형 도펀트가 약 1019/㎤ 초과하여 도핑되는 경우, 공정 효율이 저하될 수 있다.
또한, 상기 제 1 버퍼층(210)의 두께는 약 0.1㎛ 내지 약 0.5㎛일 수 있다. 상기 제 1 버퍼층(210)의 두께가 약 0.1㎛ 미만인 경우, 버퍼층으로의 역할이 미미하여 피트 발생에 따른 결함이 증가될 수 있고, 상기 제 1 버퍼층(210)의 두께가 약 0.5㎛ 초과하는 경우, 두께가 증가되어 공정효율이 저하될 수 있다.
상기 제 2 버퍼층(220)은 상기 제 1 버퍼층(210) 상에 형성될 수 있다. 자세하게, 상기 제 2 버퍼층(220)은 상기 제 1 버퍼층(210)의 일면 상에 형성될 수 있다.
상기 제 2 버퍼층(220)은 상기 제 2 버퍼층(220) 상에 배치되는 제 3 버퍼층(230) 및 탄화규소 에피층의 반응을 유도하는 층일 수 있다.
자세하게, 상기 제 2 버퍼층(220)은 탄소층일 수 있다.
상기 탄소층은 하기의 [화학식 2]의 반응으로 상기 제 1 버퍼층(210) 상에 형성될 수 있다.
[화학식 2]
C3H8(g) ↔ CH3(g) +C2H5(g)
CH3(g) +H2(g) ↔ CH4(g) +H(g)
2C2H5(g) ↔ 2C2H4(g) +H2(g)
C2H4(g) ↔ C2H2(g) +H2(g)
C2H2(g) ↔ 2C(s) +2H2(g)
C2H2(g) ↔2C(s) +H2(g)
CH4(g) ↔ C(s) +2H2(g)
한편, 상기 제 2 버퍼층(220)의 두께는 약 0.1㎚ 내지 약 1㎚일 수 있다. 상기 제 2 버퍼층(220)의 두께가 약 0.1㎚ 미만인 경우, 버퍼층으로의 역할이 미미할 수 있고, 상기 제 2 버퍼층(220)의 두께가 약 1㎚ 초과하는 경우, 두께가 증가되어 공정효율이 저하될 수 있다.
상기 제 3 버퍼층(230)은 상기 제 2 버퍼층(220) 상에 형성될 수 있다. 자세하게, 상기 제 3 버퍼층(220)은 상기 제 2 버퍼층(220)의 일면 상에 형성될 수 있다.
상기 제 3 버퍼층(230)은 상기 제 3 버퍼층(230) 상에 배치되는 탄화규소 에피층의 미스 매치를 감소시키는 버퍼층일 수 있다.
자세하게, 상기 제 3 버퍼층(230)은 상기 탄화규소 에피층과 동일한 물질을 포함할 수 있다. 즉, 상기 제 3 버퍼층(230)은 탄화규소를 포함할 수 있다. 이에 따라, 상기 제 3 버퍼층(230) 상에 배치되는 탄화규소 에피층은 상기 제 3 버퍼층 상에서 호모 에피택셜(Homo Epitaxial) 성장되어 형성될 수 있다.
따라서, 탄화규소 에피층 성장시 이종 물질 간의 미스매치에 따른 결함 발생을 방지할 수 있어, 탄화규소 에피층의 결함을 최소화할 수 있다.
한편, 상기 제 3 버퍼층(230)에는 도펀트가 포함될 수 있다. 자세하게, 상기 제 3 버퍼층(230)에는 N형 도펀트가 포함될 수 있다. 자세하게, 상기 제 3 버퍼층(230)에는 질소(N)를 포함하는 N형 도펀트가 포함될 수 있다.
상기 제 3 버퍼층(310)은 상기 제 2 버퍼층(220) 상에 상기 제 3 버퍼층(230)을 형성할 때, 이종 물질 간의 미스매치에 의한 결함이 발생될 수 있다.
이에 따라, 제 3 버퍼층(230)을 N형 물질로 도핑함으로써, 제 2 버퍼층(220)과 제 3 버퍼층(230)의 이종 물질간의 미스매치에 따른 결함을 감소시킬 수 있다.
예를 들어, 상기 제 3 버퍼층(230)에는 포함하는 N형 도펀트가 약 1017/㎤ 내지 약 1019/㎤의 농도로 도핑될 수 있다. 상기 N형 도펀트가 약 1017/㎤ 미만으로 도핑되는 경우, 미스매치에 따른 결함을 충분하게 감소시킬 수 없고, 상기 N형 도펀트가 약 1019/㎤ 초과하여 도핑되는 경우, 공정 효율이 저하될 수 있다.
또한, 상기 제 3 버퍼층(230)의 두께는 약 0.1㎛ 내지 약 1㎛일 수 있다. 상기 제 1 버퍼층(230)의 두께가 약 0.1㎛ 미만인 경우, 버퍼층으로의 역할이 미미하여 미스매치에 따른 결함이 증가될 수 있고, 상기 제 3 버퍼층(230)의 두께가 약 1㎛ 초과하는 경우, 두께가 증가되어 공정효율이 저하될 수 있다.
상기 제 3 버퍼층(230) 상에는 탄화규소 에피층(300)이 형성될 수 있다.
상기 탄화규소 에피층(300)은 3C-SiC 에피층을 포함할 수 있다. 상기 탄화규소 에피층은 상기 탄화규소 버퍼층을 포함하는 상기 제 3 버퍼층 상에서 호모 에피택셜에 의해 형성될 수 있다.
실시예에 따른 탄화규소 에피 웨이퍼는 공정 중 발생하는 표면 결함이 감소될 수 있다.
자세하게, 실리콘 기판 상에서 호모 에피택셜로 성장되는 탄화규소 에피 웨이퍼는 이종 물질간의 결합으로 인해 미스매치가 발생하여 표면 결함이 발생할 수 있고, 실리콘 기판 상에서 발생하는 실리콘 원자에 의해 탄화규소 에피층의 표면에 피트 등이 발생되어 표면 특성이 저하될 수 있다.
이에 따라, 탄화규소 에피 웨이퍼가 반도체 장치에 적용될 때, 반도체 장치의 전기적인 특성이 저하될 수 있다.
이러한 문제점을 보완하기 위해, 실시예에 따른 탄화규소 에피 웨이퍼는 실리콘 웨이퍼 상에 알루미늄이 도핑된 실리콘 에피층을 형성하여 실리콘 발생에 따른 피트 발생을 억제할 수 있다.
또한, 실리콘 에피층 상에 탄소층 및 탄화규소 버퍼층을 형성하여, 탄화규소 에피층을 형성할 때, 이종물질간의 미스매치에 따른 표면 결함을 감소시킬 수 있다.
따라서, 실시예에 따른 탄화규소 에피 웨이퍼의 표면 결함을 감소시켜, 탄화규소 에피 웨이퍼의 표면 품질을 향상시킬 수 있다.
이에 따라, 실시예에 따른 탄화규소 웨이퍼가 적용되는 반도체 장치에서 이러한 표면 결함에 따른 전기적 특성의 저하를 방지할 수 있다.
이하, 도 3을 참조하여, 실시예에 따른 탄화규소 에피 웨이퍼의 제조방법을 설명한다.
도 3을 참조하면, 실시예에 따른 탄화규소 에피 웨이퍼 제조방법은 실리콘 기판을 준비하는 단계(ST10), 실리콘 기판 상에 실리콘 에피층을 형성하는 단계(ST20), 실리콘 에피층 상에 탄소층을 형성하는 단계(ST30), 탄소층 상에 탄화규소 버퍼층을 형성하는 단계(ST40) 및 탄화규소 버퍼층 상에 탄화규소 에피층을 형성하는 단계(ST50)는 단계를 포함할 수 있다.
상기 실리콘 기판을 준비하는 단계(ST10)에서는 상기 탄화규소 에피 웨이퍼를 지지하는 베이스 기판인 실리콘 기판을 준비할 수 있다. 베이스 기판으로서, 실리콘 기판 이외에 다른 실리콘 계열의 기판을 사용할 수도 있다. 예를 들어, 베이스 기판으로서 실리콘온인슐레이터(SOI:Silicon On Insulator) 기판이 적용될 수 있다.
이어서, 상기 실리콘 기판 상에 실리콘 에피층을 형성하는 단계(ST20)에서는 실리콘 기판 상에 실리콘 에피층을 형성할 수 있다. 자세하게, 실리콘 소스를 이용하여 실리콘 에피층을 형성할 수 있다.
자세하게, 실리콘 소스로서 SiH4를 준비한 후, SiH4 및 C3H8의 분해온도인 900℃ 내지 1300℃의 온도까지 가열하여 실리콘 에피층을 형성할 수 있다. 이때, SiH4와 Al 도펀트 소스인 TMAl gas를 이용하여 실리콘 에피층에 P-type을 도핑할 수 있다.
이에 따라, 후속 성장에서 Si 증발에 따른 표면 피트 발생을 억제하는 효과를 얻을 수 있다.
이어서, 실리콘 에피층 상에 탄소층을 형성하는 단계(ST30)에서는 실리콘 에피층 상에 탄소층을 증착할 수 있다. 자세하게, 실리콘 에피층의 성장 시간이 1분 내지 10분이 경과 된 후 탄소 소스인 C3H8를 공급하여 실리콘 에피층 표면에 탄소 층을 증착할 수 있다.
이어서, 탄소층 상에 탄화규소 버퍼층을 형성하는 단계(ST40)에서는, 탄소층 상에 탄화규소 버퍼층을 증착할 수 있다.
자세하게, 탄소층 성장 이후 1분 내지 5분이 경과 된 후 SiH4와 C3H8을 이용하여 탄화규소 버퍼층을 성장시킬 수 있다. 이때, 탄화규소 버퍼층의 성장시간은 탄화규소 에피층의 결함 전이를 최소화하는 시간으로 설정될 수 있으며 예를 들어, 1분 내지 10분 동안 진행될 수 있다.
또한, 성장과 동시에 질소(N2) 가스를 공급하여 탄화규소 버퍼층에 N형 도펀트를 도핑할 수 있다.
이어서, 탄화규소 버퍼층 상에 탄화규소 에피층을 형성하는 단계(ST50)는 탄화규소 버퍼층 상에 탄화규소 에피층을 형성할 수 있다.
자세하게, 탄화규소 에피층은 탄소소스 및 실리콘소스를 반응하여 형성될 수 있다. 자세하게, 탄소와 규소를 포함하는 액상, 기상 또는 고상 원료를 포함할 수 있다. 상기 액상 원료는 메틸트리크로로실란(methyltrichlorosilane, MTS) 또는 트리클로로실란(trichlorosilane, TCS)을 포함할 수 있다. 또한, 상기 기상 원료는 실란(SiH4), 에틸렌(C2H4) 및 염화수소(HCl) 또는 실란, 프로판(C3H8) 및 염화수소를 포함할 수 있다. 또한, 캐리어 가스로서 수소(H2)를 더 포함할 수 있다.
상기 원료는 규소, 탄소 또는 염소를 포함하는 라디칼로 분해되고, 상기 탄화규소 버퍼층 상에는 탄화규소 에피층이 성장될 수 있다. 더 자세하게, 상기 라디칼은 CH3·, SiCl·, SiCl2·, SiHCl·, SiHCl2·등을 포함하는 CHx·(1≤x<4) 또는 SiClx·(1≤x<4) 일 수 있다.
이때, 상기 중간 화합물에 포함되는 탄소, 규소, 염소 및 수소의 비는 각각 일정하게 조절된다. 바람직하게는, 상기 탄소와 규소의 몰비(탄소/규소) 0.7 내지 1이고, 상기 규소와 수소의 몰비(규소/수소)는 0.03 내지 0.45 일 수 있다.
이하, 실시예들 및 비교예들에 따른 탄화규소 에피 웨이퍼 제조 방법을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 제조예는 본 발명을 좀더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 제조예에 한정되는 것은 아니다.
실시예
실리콘 기판 상에 실리콘 에피층을 형성한 후, 실리콘 에피층에 순차적으로 탄소층 및 3C-SiC 버퍼층을 형성하였다. 이어서, 버퍼층 상에 탄화규소 에피층을 형성하여 탄화규소 에피 웨이퍼를 제조하였다.
이때, 실리콘 에피층에는 P형 도펀트가 1.2*1018/㎤ 만틈 도핑되었고, 버퍼층에는 N형 도펀트가 1.5*1018/㎤ 만틈 도핑되었다.
이어서, 탄화규소 에피층의 결함의 수를 측정하였다.
비교예
실리콘 기판 상에 실리콘 에피층을 형성하지 않았다는 점을 제외하고는 실시예와 동일하게 탄화규소 에피 웨이퍼를 제조한 후, 탄화규소 에피층의 결함의 수를 측정하였다.
실시예 비교예
결함 수(ea/㎠) 5.2 41.2
표 1을 참조하면, 실시예에 따른 탄화규소 에피 웨이퍼의 탄화규소 에피층 표면 결함이 비교예에 따른 탄화규소 에피 웨이퍼의 탄화규소 에피층 표면 결함에 비해 현저하게 낮은 것을 알 수 있다. 즉, 실시예에 따른 탄화규소 에피 웨이퍼는 공정 중 발생하는 실리콘 기체의 증착에 따른 표면 피트 결함을 P형 도핑된 실리콘 에피층에 의해 억제함으로써, 피트 발생에 따른 결함을 감소시켜, 최종적인 탄화규소 에피 웨이퍼의 표면 결함을 감소시킬 수 있는 것을 알 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되는 버퍼층; 및
    상기 버퍼층 상에 배치되는 탄화규소 에피층을 포함하고,
    상기 베이스 기판은 실리콘을 포함하고,
    상기 버퍼층은,
    상기 베이스 기판 상의 제 1 버퍼층;
    상기 제 1 버퍼층 상의 제 2 버퍼층; 및
    상기 제 2 버퍼층 상의 제 3 버퍼층을 포함하고,
    상기 제 1 버퍼층은 실리콘 에피층을 포함하는 탄화규소 에피 웨이퍼.
  2. 제 1항에 있어서,
    상기 제 2 버퍼층은 탄소층을 포함하고,
    상기 제 3 버퍼층은 탄화규소를 포함하는 탄화규소 에피 웨이퍼.
  3. 제 1항에 있어서,
    상기 제 1 버퍼층의 두께는 0.1㎛ 내지 0.5㎛이고,
    상기 제 2 버퍼층의 두께는 0.1㎚ 내지 1㎚이고,
    상기 제 3 버퍼층의 두께는 0.1㎛ 내지 1㎛인 탄화규소 에피 웨이퍼.
  4. 제 1항에 있어서,
    상기 제 1 버퍼층은 P형 도펀트가 도핑되는 탄화규소 에피 웨이퍼.
  5. 제 4항에 있어서,
    상기 P형 도펀트는 알루미늄을 포함하는 탄화규소 에피 웨이퍼.
  6. 제 5항에 잇어서,
    상기 P형 도펀트는 1017/㎤ 내지 약 1019/㎤의 농도로 도핑되는 탄화규소 에피 웨이퍼.
  7. 제 1항에 있어서,
    상기 제 3 버퍼층은 N형 도펀트가 도핑되는 탄화규소 에피 웨이퍼.
  8. 제 7항에 있어서,
    상기 P형 도펀트는 질소를 포함하는 탄화규소 에피 웨이퍼.
  9. 제 8항에 잇어서,
    상기 N형 도펀트는 1017/㎤ 내지 약 1019/㎤의 농도로 도핑되는 탄화규소 에피 웨이퍼.
  10. 실리콘 기판;
    상기 실리콘 상에 배치되는 실리콘 에피층;
    상기 실리콘 에피층 상에 배치되는 탄소층;
    상기 탄소층 상에 배치되는 탄화규소 버퍼층; 및
    상기 탄화규소 버퍼층 상에 배치되는 탄화규소 에피층을 포함하고,
    상기 실리콘 에피층은 P형 도펀트가 도핑되고,
    상기 탄화규소 버퍼층은 N형 도펀트가 도핑되는 탄화규소 에피 웨이퍼.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117293015A (zh) * 2023-11-23 2023-12-26 希科半导体科技(苏州)有限公司 硅衬底的碳化硅外延层的生长方法以及硅基碳化硅外延片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103671A (ja) * 2002-09-06 2004-04-02 Toshiba Ceramics Co Ltd エピタキシャル成長によるＳｉＣ膜の製造方法
KR20130070480A (ko) * 2011-12-19 2013-06-27 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 제조 방법 및 탄화규소 에피 웨이퍼
KR20130072011A (ko) * 2011-12-21 2013-07-01 엘지이노텍 주식회사 에피텍셜 기판 및 그 제조 방법
JP2015078093A (ja) * 2013-10-17 2015-04-23 セイコーエプソン株式会社 ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置
JP2017059670A (ja) * 2015-09-16 2017-03-23 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5393993A (en) * 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
KR100610360B1 (ko) * 1998-09-28 2006-11-10 유지범 갈륨나이트라이드 기판 및 그 제조방법
KR100616543B1 (ko) * 2004-04-28 2006-08-29 삼성전기주식회사 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법
US8563442B2 (en) * 2008-06-10 2013-10-22 Air Water Inc. Method for manufacturing nitrogen compound semiconductor substrate and nitrogen compound semiconductor substrate, and method for manufacturing single crystal SiC substrate and single crystal SiC substrate
KR101375494B1 (ko) * 2010-01-08 2014-03-17 미쓰비시덴키 가부시키가이샤 에피택셜 웨이퍼 및 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103671A (ja) * 2002-09-06 2004-04-02 Toshiba Ceramics Co Ltd エピタキシャル成長によるＳｉＣ膜の製造方法
KR20130070480A (ko) * 2011-12-19 2013-06-27 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 제조 방법 및 탄화규소 에피 웨이퍼
KR20130072011A (ko) * 2011-12-21 2013-07-01 엘지이노텍 주식회사 에피텍셜 기판 및 그 제조 방법
JP2015078093A (ja) * 2013-10-17 2015-04-23 セイコーエプソン株式会社 ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置
JP2017059670A (ja) * 2015-09-16 2017-03-23 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
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CN117293015A (zh) * 2023-11-23 2023-12-26 希科半导体科技(苏州)有限公司 硅衬底的碳化硅外延层的生长方法以及硅基碳化硅外延片
CN117293015B (zh) * 2023-11-23 2024-02-20 希科半导体科技(苏州)有限公司 硅衬底的碳化硅外延层的生长方法以及硅基碳化硅外延片

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