KR20130072011A - 에피텍셜 기판 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 에피텍셜 기판은, 서로 반대되는 제1 면 및 제2 면을 포함하는 베이스 기판; 상기 제1 면에 위치하는 에피층; 상기 제2 면에 위치하는 버퍼층을 포함한다.
실시예에 따른 에피텍셜 기판의 제조 방법은, 서로 반대되는 제1 면 및 제2 면을 포함하는 베이스 기판을 준비하는 단계; 상기 제1 면 및 상기 제2 면에 버퍼층을 형성하는 단계; 상기 제1 면에 형성된 버퍼층을 제거하는 단계; 및 상기 제1 면에 에피층을 성장시키는 단계를 포함한다.

Description

에피텍셜 기판 및 그 제조 방법{EPITAXIAL SUBSTRATE AND METHOD FOR THE SAME}
본 기재는 에피텍셜 기판 및 그 제조 방법에 관한 것이다.
탄화규소(SiC)는 내열성 및 기계적 강도가 우수하고, 물리적, 화학적으로 안정하기 때문에, 내환경성 반도체 재료로 주목받고 있다. 또한, 최근 고주파 고내압 전자 장치 등의 기판으로서 SiC 단결정 기판의 수요가 높아지고 있다.
SiC 단결정 기판을 사용하여, 전력 디바이스, 고주파 디바이스 등을 제작하는 경우에는 통상 기판 위에 열CVD법(열화학 증착법)이라 불리는 방법을 사용하여, SiC 박막을 에피텍셜 성장시키거나 이온 주입법에 의하여 직접도펀트를 넣거나 하는 것이 일반적이지만, 후자의 경우에는 주입 후에 고온에서의 어닐링이 필요하기 때문에, 에피텍셜 성장에 의한 박막 형성이 많이 사용되고 있다.
일반적으로 스위칭 소자 등을 제작할 때 저저항의 베이스 기판에 고저항의 에피층이 형성된 웨이퍼가 사용된다. 특히 탄화규소는 전력소자에서 우수한 특성으로 각광을 받고 있으며 이러한 전력 소자는 낮은 저항값의 에피층을 형성할수록 저항값이 작게 되어 우수한 소자 특성을 갖게 된다. 이때, 저항을 조절하기 위해 도펀트를 첨가할 수 있다. 특히, 낮은 저항값을 구현하기 위해서는 높은 도핑이 필요하게 되는데, 도펀트로 질소(N) 또는 알루미늄(Al)이 사용될 수 있다.
이러한 에피텍셜 기판에 있어서, 베이스 기판 및 상기 에피층이 도펀트와의 격자 상수 및 열팽창 계수의 차이로 인해 전위가 발생할 수 있다. 즉, 상기 베이스 기판 및 상기 에피층과 상기 도펀트의 격자 상수가 달라 상기 베이스 기판 및 상기 에피층이 휘어지는 보잉(bowing) 현상이 발생하는 문제가 있다.
실시예는 신뢰성이 향상된 에피텍셜 기판을 제공하고자 한다.
실시예에 따른 에피텍셜 기판은, 서로 반대되는 제1 면 및 제2 면을 포함하는 베이스 기판; 상기 제1 면에 위치하는 에피층; 상기 제2 면에 위치하는 버퍼층을 포함한다.
실시예에 따른 에피텍셜 기판의 제조 방법은, 서로 반대되는 제1 면 및 제2 면을 포함하는 베이스 기판을 준비하는 단계; 상기 제1 면 및 상기 제2 면에 버퍼층을 형성하는 단계; 상기 제1 면에 형성된 버퍼층을 제거하는 단계; 및 상기 제1 면에 에피층을 성장시키는 단계를 포함한다.
실시예에 따른 에피텍셜 기판은 버퍼층을 포함한다. 상기 버퍼층은 베이스 기판 및 상기 에피층이 도펀트와의 격자 상수 및 열팽창 계수의 차이로 인해 전위가 발생하는 현상을 방지할 수 있다. 즉, 상기 베이스 기판 및 상기 에피층과 상기 도펀트의 격자 상수가 달라 상기 베이스 기판 및 상기 에피층이 휘어지는 보잉(bowing) 현상을 감소시킬 수 있다. 또한, 상기 버퍼층을 통해, 베이스 기판 내에 도핑된 도펀트가 방출되는 것을 방지할 수 있어 2차 뒤틀림 현상을 방지할 수 있다.
또한, 상기 베이스 기판 및 상기 에피층을 포함하는 웨이퍼의 특성을 향상할 수 있고, 상기 에피텍셜 기판을 보호할 수 있다.
상기 버퍼층이 통해 상기 베이스 기판 및 상기 에피층과 반대의 인장응력을 가짐으로써, 앞서 말한 보잉 현상을 감소시킬 수 있다. 따라서, 에피텍셜 기판의 신뢰성을 향상할 수 있다.
도 1은 제1 실시예에 따른 에피텍셜 기판의 단면도이다.
도 2는 제2 실시예에 따른 에피텍셜 기판의 단면도이다.
도 3은 제3 실시예에 따른 에피텍셜 기판의 단면도이다.
도 4 내지 도 9는 실시예에 따른 에피텍셜 기판의 제조 방법을 설명하기 위한 도면들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
먼저, 도 1을 참조하여, 제1 실시예에 따른 에피텍셜 기판(10)을 상세하게 설명한다. 도 1은 제1 실시예에 따른 에피텍셜 기판의 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 에피텍셜 기판(10)은 베이스 기판(100), 에피층(200) 및 버퍼층(301)을 포함한다.
상기 베이스 기판(100)은 서로 반대되는 제1 면(101) 및 제2 면(102)을 포함한다. 상기 베이스 기판(100)은 탄화규소를 포함한다. 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.
상기 에피층(200)은 상기 제1 면(101)에 위치할 수 있다.
상기 에피층(200)은 에피 성장 방법(epitaxial growth)을 통해 형성될 수 있다. 에피 성장 방법이란 단결정 기판 위에 새로운 층을 적층하여 단결정층을 형성하는 방법으로 이때, 기판의 물질과 적층된 물질이 같은 경우 호모에피택시(homoepitaxy)라 한다. 본 실시예에서는 탄화규소를 포함하는 베이스 기판(100)에 동일한 물질을 포함하는 에피층(200)이 형성되는 호모에피택시이다.
일반적으로 스위칭 소자 등을 제작할 때 저저항의 베이스 기판(100)에 고저항의 에피층(200)이 형성된 웨이퍼가 사용된다. 특히 탄화규소는 전력소자에서 우수한 특성으로 각광을 받고 있으며 이러한 전력 소자는 낮은 저항값의 에피층(200)을 형성할수록 저항값이 작게 되어 우수한 소자 특성을 갖게 된다. 이때, 저항을 조절하기 위해 도펀트를 첨가할 수 있다. 특히, 낮은 저항값을 구현하기 위해서는 높은 도핑이 필요하게 되는데, 도펀트로 질소(N) 또는 알루미늄(Al)이 사용될 수 있다.
상기 버퍼층(301)은 상기 제2 면(102)에 위치할 수 있다. 즉, 상기 버퍼층(301)은 상기 에피층(200)과 반대되는 면에 위치할 수 있다. 즉, 상기 버퍼층(301)과 상기 에피층(200)은 상기 베이스 기판(100)을 사이에 두고 서로 반대되는 면에 위치할 수 있다.
상기 버퍼층(301)은 제1 버퍼층(310) 및 제2 버퍼층(320)을 포함한다.
상기 제1 버퍼층(310)은 상기 베이스 기판(100)과 접촉할 수 있다. 상기 제1 버퍼층(310)은 실리콘을 포함한다. 구체적으로, 상기 제1 버퍼층(310)은 다결정 실리콘을 포함할 수 있다. 상기 제1 버퍼층(310)은 상기 베이스 기판(100) 및 상기 에피층(200)이 도펀트와의 격자 상수 및 열팽창 계수의 차이로 인해 전위가 발생하는 현상을 방지할 수 있다. 즉, 상기 베이스 기판(100) 및 상기 에피층(200)과 상기 도펀트의 격자 상수가 달라 상기 베이스 기판(100) 및 상기 에피층(200)이 휘어지는 보잉(bowing) 현상을 감소시킬 수 있다. 또한, 상기 제1 버퍼층(310)을 통해, 베이스 기판(100) 내에 도핑된 도펀트가 방출되는 것을 방지할 수 있어 2차 뒤틀림 현상을 방지할 수 있다.
상기 제2 버퍼층(320)은 상기 제1 버퍼층(310) 상에 위치할 수 있다. 상기 제2 버퍼층(320)은 실리콘을 포함한다. 상기 제2 버퍼층(320)은 질화물을 포함할 수 있다. 구체적으로, 상기 제2 버퍼층(320)은 실리콘 질화물을 포함할 수 있다. 상기 제2 버퍼층(320)이 절연 특성이 좋은 실리콘 질화물을 포함함으로써, 상기 베이스 기판(100) 및 상기 에피층(200)을 포함하는 웨이퍼의 특성을 향상할 수 있다. 또한, 상기 에피텍셜 기판(10)을 보호할 수 있다.
상기 버퍼층(301)이 통해 상기 베이스 기판(100) 및 상기 에피층(200)과 반대의 인장응력을 가짐으로써, 앞서 말한 보잉 현상을 감소시킬 수 있다. 따라서, 에피텍셜 기판의 신뢰성을 향상할 수 있다.
상기 제1 버퍼층(310) 및 상기 제2 버퍼층(320)의 두께는 상기 베이스 기판(100) 및 상기 에피층(200)의 저항 차이가 클수록 두꺼워 질 수 있다. 즉, 상기 베이스 기판(100) 및 상기 에피층(200)에 도핑한 정도의 차이가 클수록 두꺼워 질 수 있다. 상기 제1 버퍼층(310) 및 상기 제2 버퍼층(320) 각각의 두께는 0.5 um 내지 수 백 um이 될 수 있다.
이하, 도 2를 참조하여, 제2 실시예에 따른 에피텍셜 기판(20)을 설명한다. 명확하고 간략한 설명을 위하여 제1 실시예와 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략한다.
도 2는 제2 실시예에 따른 에피텍셜 기판의 단면도이다.
도 2를 참조하면, 제2 실시예에 따른 에피텍셜 기판(20)은 베이스 기판(100), 에피층(200) 및 버퍼층(302)을 포함한다.
상기 버퍼층(302)은 제1 버퍼층(310), 제2 버퍼층(320) 및 제3 버퍼층(330)을 포함한다.
상기 제3 버퍼층(330)은 상기 베이스 기판(100)과 접촉할 수 있다. 상기 제3 버퍼층(330)은 실리콘을 포함한다. 상기 제3 버퍼층(330)은 산화물을 포함할 수 있다. 구체적으로, 상기 제3 버퍼층(330)은 실리콘 산화물을 포함할 수 있다. 상기 제3 버퍼층(330)은 상기 베이스 기판(100)과 대응되는 단결정을 포함함으로써, 상기 베이스 기판(100)을 보호할 수 있다. 또한, 상기 버퍼층(302)의 구조를 안정화할 수 있다.
상기 제1 버퍼층(310)은 상기 제3 버퍼층(330) 상에 위치할 수 있다. 즉, 상기 제3 버퍼층(330)은 상기 베이스 기판(100) 및 상기 제1 버퍼층(310) 사이에 위치한다.
이하, 도 3을 참조하여, 제3 실시예에 따른 에피텍셜 기판(30)을 설명한다.
도 3은 제3 실시예에 따른 에피텍셜 기판의 단면도이다.
제3 실시예에 따른 에피텍셜 기판(30)은 베이스 기판(100), 에피층(200) 및 버퍼층(303)을 포함한다.
상기 버퍼층(303)은 제1 버퍼층(310), 제2 버퍼층(320), 제3 버퍼층(330) 및 제4 버퍼층(340)을 포함한다.
상기 제4 버퍼층(340)은 상기 제1 버퍼층(310) 및 상기 제2 버퍼층(320) 사이에 위치한다. 상기 제4 버퍼층(340)은 실리콘을 포함한다. 상기 제4 버퍼층(340)은 산화물을 포함할 수 있다. 구체적으로, 상기 제4 버퍼층(340)은 실리콘 산화물을 포함할 수 있다. 즉, 상기 제4 버퍼층(340)은 상기 제3 버퍼층(330)과 동일한 물질을 포함할 수 있다. 상기 제4 버퍼층(340)은 패시베이션(passivation) 역할을 할 수 있다. 즉, 상기 제4 버퍼층(340)을 통해, 보잉 현상 방지 및 도펀트 방출 방지의 효과를 극대화할 수 있다.
이하, 도 4 내지 도 9를 참조하여, 실시예에 따른 에피텍셜 기판의 제조 방법을 설명한다. 도 4 내지 도 9는 실시예에 따른 에피텍셜 기판의 제조 방법을 설명하기 위한 도면들이다.
먼저 도 4를 참조하면, 베이스 기판(100)의 서로 반대되는 제1 면(101) 및 제2 면(102) 각각에 제3 버퍼층(330)을 형성할 수 있다. 상기 제3 버퍼층(330)은 증착을 통해 형성될 수 있다. 일례로, 상기 제3 버퍼층(330)은 플라즈마 화학기상증착법(low plasma chemical vapor deposition, LPCVD)에 의해 형성될 수 있다.
이어서, 도 5를 참조하면, 상기 제1 면(101) 및 제2 면(102) 각각에 형성된 제3 버퍼층(330) 상에 제1 버퍼층(310)이 형성될 수 있다. 상기 제1 버퍼층(310)은 상기 제3 버퍼층(330)과 동일한 방법에 의해 형성될 수 있다.
이어서, 도 6을 참조하면, 상기 제1 버퍼층(310) 상에 제4 버퍼층(340)이 형성될 수 있다. 상기 제4 버퍼층(340)은 상기 제3 버퍼층(330)과 동일한 방법에 의해 형성될 수 있다.
이어서, 도 7을 참조하면, 상기 제4 버퍼층(340) 상에 제2 버퍼층(320)이 형성될 수 있다. 상기 제2 버퍼층(320)은 상기 제3 버퍼층(330)과 동일한 방법에 의해 형성될 수 있다.
이어서, 도 8을 참조하면, 상기 제1 면(101)에 형성된 버퍼층을 제거한다. 상기 제1 면(101)에 위치하는 버퍼층은 화학적 기계적 연마(chemical mechanical polishing, CMP)공정에 의해 제거될 수 있다.
이어서, 도 9를 참조하면, 상기 제1 면(101)에 에피층(200)이 성장될 수 있다. 상기 에피층(200)은 앞서 말한 바와 같이 에피 성장 방법(epitaxial growth)을 통해 형성될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 서로 반대되는 제1 면 및 제2 면을 포함하는 베이스 기판;
    상기 제1 면에 위치하는 에피층;
    상기 제2 면에 위치하는 버퍼층을 포함하는 에피텍셜 기판.
  2. 제1항에 있어서,
    상기 베이스 기판은 탄화규소를 포함하고, 상기 버퍼층은 실리콘을 포함하는 에피텍셜 기판.
  3. 제1항에 있어서,
    상기 버퍼층은 제1 버퍼층, 상기 제1 버퍼층 상에 위치하는 제2 버퍼층을 포함하는 에피텍셜 기판.
  4. 제3항에 있어서,
    상기 제1 버퍼층은 다결정 실리콘을 포함하는 에피텍셜 기판.
  5. 제3항에 있어서,
    상기 제2 버퍼층은 질화물을 포함하는 에피텍셜 기판.
  6. 제3항에 있어서,
    상기 제2 버퍼층은 실리콘 질화물을 포함하는 에피텍셜 기판.
  7. 제3항에 있어서,
    상기 버퍼층은 상기 제1 버퍼층 및 상기 베이스 기판 사이에 위치하는 제3 버퍼층을 더 포함하는 에피텍셜 기판.
  8. 제7항에 있어서,
    상기 제3 버퍼층은 산화물을 포함하는 에피텍셜 기판.
  9. 제7항에 있어서,
    상기 제3 버퍼층은 실리콘 산화물을 포함하는 에피텍셜 기판.
  10. 제7항에 있어서,
    상기 버퍼층은 상기 제1 버퍼층 및 상기 제2 버퍼층 사이에 위치하는 제4 버퍼층을 더 포함하는 에피텍셜 기판.
  11. 제10항에 있어서,
    상기 제4 버퍼층은 산화물을 포함하는 에피텍셜 기판.
  12. 제10항에 있어서,
    상기 제4 버퍼층은 실리콘 산화물을 포함하는 에피텍셜 기판.
  13. 서로 반대되는 제1 면 및 제2 면을 포함하는 베이스 기판을 준비하는 단계;
    상기 제1 면 및 상기 제2 면에 버퍼층을 형성하는 단계;
    상기 제1 면에 형성된 버퍼층을 제거하는 단계; 및
    상기 제1 면에 에피층을 성장시키는 단계를 포함하는 에피텍셜 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 베이스 기판은 탄화규소를 포함하고, 상기 버퍼층은 실리콘을 포함하는 에피텍셜 기판의 제조 방법.
  15. 제13항에 있어서,
    상기 버퍼층을 형성하는 단계에서 상기 버퍼층은 적어도 하나 이상의 층으로 형성되는 에피텍셜 기판의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170095025A (ko) * 2016-02-12 2017-08-22 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자
CN107845695A (zh) * 2017-12-08 2018-03-27 苏州矩阵光电有限公司 一种晶体外延结构及生长方法
WO2020101281A1 (ko) * 2018-11-14 2020-05-22 엘지이노텍 주식회사 탄화규소 에피 웨이퍼
US10727255B2 (en) 2014-07-25 2020-07-28 Lg Display Co., Ltd. Display device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000034191A (ja) * 1998-07-21 2000-02-02 Nissan Motor Co Ltd エピタキシャル成長法
KR20060057609A (ko) * 2003-08-14 2006-05-26 크리 인코포레이티드 금속-실리콘 카바이드 오믹 콘택의 국부 어닐링 및 그에의해 형성된 소자
JP2006190896A (ja) * 2005-01-07 2006-07-20 Renesas Technology Corp エピタキシャルシリコンウエハとその製造方法および半導体装置とその製造方法
KR20090032073A (ko) * 2006-07-24 2009-03-31 에이에스엠 아메리카, 인코포레이티드 반도체 버퍼 구조들 내의 스트레인드 층들

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000034191A (ja) * 1998-07-21 2000-02-02 Nissan Motor Co Ltd エピタキシャル成長法
KR20060057609A (ko) * 2003-08-14 2006-05-26 크리 인코포레이티드 금속-실리콘 카바이드 오믹 콘택의 국부 어닐링 및 그에의해 형성된 소자
JP2006190896A (ja) * 2005-01-07 2006-07-20 Renesas Technology Corp エピタキシャルシリコンウエハとその製造方法および半導体装置とその製造方法
KR20090032073A (ko) * 2006-07-24 2009-03-31 에이에스엠 아메리카, 인코포레이티드 반도체 버퍼 구조들 내의 스트레인드 층들

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727255B2 (en) 2014-07-25 2020-07-28 Lg Display Co., Ltd. Display device and method of manufacturing the same
KR20170095025A (ko) * 2016-02-12 2017-08-22 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자
CN107845695A (zh) * 2017-12-08 2018-03-27 苏州矩阵光电有限公司 一种晶体外延结构及生长方法
CN107845695B (zh) * 2017-12-08 2024-01-16 苏州矩阵光电有限公司 一种晶体外延结构及生长方法
WO2020101281A1 (ko) * 2018-11-14 2020-05-22 엘지이노텍 주식회사 탄화규소 에피 웨이퍼

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