WO2020100338A1 - プラズマ処理方法 - Google Patents

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剛志 島
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Definitions

  • the present invention relates to a plasma processing method.
  • FinFET Fin-Field Effect Transistor
  • source and drain electrodes are formed by implanting ions into the Fin that intersects with the polysilicon gate electrode, and the drive current of the transistor is controlled. At this time, if the desired height of the fin is not obtained, the area of the fin is reduced, which causes a decrease in the drive current of the transistor. Further, if roughness occurs in the sidewall shape of the Fin, the device performance deteriorates. Therefore, the sidewall of the Fin is required to have a shape that is as vertical as possible.
  • STI Shallow Trench Isolation
  • a trench also called an etching groove
  • the fins can be formed by combining these trenches.
  • a region in which the width of the trench is relatively narrow and the trench is relatively dense (hereinafter, abbreviated as a dense part pattern), and a wide trench, A region (hereinafter, abbreviated as a sparse part pattern) provided relatively sparsely is formed.
  • the step of forming the trench in the silicon substrate by etching it is necessary to perform etching so that the trenches have the same depth and shape in the dense part pattern and the sparse part pattern in order to secure stable device performance. It is essential.
  • the etching rate in the dense part pattern is low and the etching rate in the sparse part pattern is high, so that a uniform trench depth cannot be obtained. This phenomenon is called sparse microloading.
  • Patent Document 1 discloses a technique in which a trench having a predetermined depth is formed in a silicon substrate by repeating the first step, the second step, and the third step a plurality of times. More specifically, in the first step, Cl 2 gas is used for etching, in the second step, Ar gas and CF 4 gas are used to remove the deposits deposited on the side surfaces of the trench, and in the third step, O It is disclosed that the side surface and the bottom surface of the trench are oxidized by a mixed gas of 2 gas and Ar gas. Further, it is also disclosed that the dense and dense microloading is reduced by repeating the above three steps a plurality of times.
  • Patent Document 2 discloses, as a method of applying pulse-modulated power, a plasma etching method in which plasma is controlled by pulse modulation and substrate bias is controlled so that pulsed power is superimposed on continuous power.
  • FIG. 4 shows a shape after etching is performed using the technique of Patent Document 1.
  • the second step disclosed in Patent Document 1 is a process using Ar gas and CF 4 gas, and is performed for the purpose of removing a silicon-based reaction product.
  • fluorine is involved in the etching of the silicon side wall 201 of Fin, which causes roughness (irregularities) as shown in FIG.
  • Patent Document 2 discloses a process of removing a deposited film deposited inside the groove by plasma using a mixed gas of nitrogen trifluoride gas and oxygen gas. However, it is not preferable to additionally execute such a step because the processing time becomes long.
  • An object of the present invention is to provide a plasma processing method capable of reducing sparse / dense microloading while reducing the roughness of a silicon sidewall in etching a silicon substrate.
  • a typical plasma processing method of the present invention is a plasma processing method of forming STI on a silicon substrate, A trench forming step of forming a trench in the silicon substrate using plasma generated by pulse-modulated high frequency power; After the trench forming step, an oxidizing step of oxidizing the silicon substrate using only oxygen gas, This is achieved by repeating the trench forming step and the oxidizing step a plurality of times.
  • FIG. 1 is a schematic diagram of a plasma etching apparatus according to this embodiment.
  • FIG. 2 is a cross-sectional view of a main portion of a semiconductor substrate for explaining the semiconductor manufacturing process in this embodiment.
  • FIG. 3 is a cross-sectional view of the principal part of the same portion as FIG. 2 during the semiconductor manufacturing process in this embodiment.
  • FIG. 4 is a cross-sectional view of an essential part of the same portion as FIG. 2 during a semiconductor manufacturing process in the conventional technique.
  • FIG. 5 is a cross-sectional view of the principal part of the same portion as FIG. 2 during the semiconductor manufacturing process in this embodiment.
  • FIG. 6 is a cross-sectional view of the principal part of the same portion as FIG. 2 during the semiconductor manufacturing process in this embodiment.
  • FIG. 7 is a cross-sectional view of the principal part of the same portion as FIG. 2 during the semiconductor manufacturing process in this embodiment.
  • FIG. 8 is a flowchart of the semiconductor manufacturing process in this embodiment.
  • FIG. 1 is a cross-sectional view showing a schematic overall configuration of a plasma processing apparatus used for carrying out the plasma processing method according to the present embodiment.
  • the plasma processing apparatus includes a vacuum processing chamber 101, a lower electrode (sample table) 103 provided in the vacuum processing chamber 101, a microwave transmission window 104 such as quartz, and a waveguide 105 provided above the microwave transmission window 104.
  • a power control unit 114 for controlling the power supplied to the magnetron drive power supply 113 and the substrate bias power supply 109.
  • the lower electrode 103 has a wafer mounting surface that holds the silicon substrate 203.
  • the magnetron drive power supply 113 supplies plasma generation power to the magnetron 106, and the substrate bias power supply 109 supplies substrate bias power to the lower electrode 103.
  • a wafer carry-in port 110 is provided for loading or unloading the silicon substrate 203 into the vacuum processing chamber 101, and a gas supply port 111 for supplying gas to the vacuum processing chamber 101 is provided.
  • an etching gas is supplied from the gas supply port 111 into the vacuum processing chamber 101 to adjust the pressure to a desired value.
  • a direct current voltage of several hundred V is applied by the electrostatic attraction power supply 108 to electrostatically attract the silicon substrate 203 to the arrangement surface above the lower electrode 103.
  • the magnetron 106 oscillates a microwave having a frequency of 2.45 GHz. This microwave is propagated through the waveguide 105 into the vacuum processing chamber 101.
  • the magnetron 106 stops the microwave oscillation.
  • a magnetic field is generated in the vacuum processing chamber 101 by the solenoid coil 107, and a high-density plasma 112 is generated in the vacuum processing chamber 101 due to the interaction between the magnetic field and the oscillated microwave.
  • high frequency power is supplied from the substrate bias power supply 109 to the lower electrode 103, and the energy of the ions in the plasma incident on the wafer is controlled, so that the silicon substrate 203 can be etched. ..
  • Pulsed plasma can be generated by pulse-modulating the electric power supplied to the magnetron 106. More specifically, when the power for plasma generation is turned on / off at a duty ratio of more than 0% and less than 100%, the electron density, electron temperature, and radical density at plasma generation are higher than those at steady discharge. Become. The plasma generated at this time is called pulse plasma.
  • the output of the substrate bias power supply 109 is also pulse-modulated, and pulse-modulated power can be applied to the lower electrode 103.
  • the power for plasma generation or the substrate bias power is controlled by the power controller 114.
  • the duty ratio refers to the ratio of the on time to the total power on / off time.
  • the duty ratio of the power for plasma generation can be appropriately changed within the range of 15 to 40%
  • the duty ratio of the substrate bias power can be appropriately changed within the range of 5 to 40% according to the specification conditions.
  • the substrate bias power is controlled to be turned on only when the plasma generation power is on.
  • a hard mask 202 is formed on a silicon substrate 203.
  • the hard mask 202 has a dense part pattern DP that is patterned at a predetermined interval and a sparse part pattern SP that is patterned at an interval wider than the dense part pattern DP.
  • the interval between the adjacent hard masks 202 in the dense portion pattern DP is 20 nm or less, for example, about 10 nm.
  • FIG. 3 shows the shape of the silicon substrate 203 on which fins are formed by the plasma treatment.
  • the process of forming the Fin is as follows. (1) Silicon is supplied under a process condition that Cl 2 gas is supplied into the vacuum processing chamber 101 to have a pressure of 0.4 Pa or less and a duty ratio of plasma generation power for forming pulse plasma is 40% or less. The substrate 203 is etched (first step, step S11 in FIG. 8). (2) A mixed gas of SF 6 and CHF 3 is supplied into the vacuum processing chamber 101 to vertically process the silicon substrate 203 (second step, step S12 in FIG. 8).
  • the vertical processing refers to processing that is performed substantially perpendicular to the surface of the silicon substrate 203.
  • O 2 gas is supplied into the vacuum processing chamber 101, and the surface of the silicon substrate 203 is oxidized under the process conditions of a substrate bias power supply power of 5 W or less and a processing time of 10 seconds or less (third step, FIG. 8 step S13).
  • the first step to the third step are repeated a plurality of times to perform etching treatment until the trench depth reaches 40 nm or more.
  • the step of repeating the first step to the third step a plurality of times is referred to as a fin forming step of forming fin of fin FET.
  • the etching process is performed by repeating the first to third steps seven times, thereby setting the trench depth to 65 nm. Fins are formed between the trenches formed in parallel.
  • the etching process is performed until the trench depth becomes 65 nm, but the present invention is not limited to this, and it is sufficient to perform the etching process to a predetermined depth at which Fin can be formed.
  • the difference in trench depth due to sparse and dense microloading was 25 nm, but no roughness was generated on the silicon sidewall 201.
  • a plasma etching process for reducing sparse and dense microloading is performed.
  • a fourth step (trench forming step) using pulsed plasma and Cl 2 gas and a fifth step using only plasma and O 2 gas by continuous discharge.
  • the step (oxidation step) is repeated.
  • the etching process can be performed without generating roughness on the silicon side wall 201 forming the fin.
  • Table 1 collectively shows an example of the processing conditions for the fourth step and the fifth step in the present embodiment.
  • a trench is formed in the silicon substrate 203 by etching using the hard mask 202 in the fourth step (step S14 in FIG. 8).
  • Cl 2 gas is used as the processing condition
  • the flow rate of Cl 2 gas is 200 ml / min or less
  • the pressure is 0.3 Pa or less.
  • the Cl 2 gas flow rate was 100 ml / min
  • the Ar gas flow rate was 30 ml / min
  • the CH 4 gas was 4 ml / min or less
  • the pressure was 0.1 Pa.
  • the fourth step is preferably performed while supplying pulse-modulated high frequency power to the lower electrode 103 on which the silicon substrate 203 is mounted.
  • the duty ratio of the pulse-modulated high frequency power for generating plasma is preferably larger than the duty ratio of the pulse modulated high frequency power supplied to the lower electrode 103.
  • Ar gas is used in the present embodiment, it may be replaced with He gas or appropriately mixed, and the same effect as in the case of Ar gas alone can be obtained.
  • the plasma generation power is 800 W
  • the duty ratio is 40%
  • the substrate bias power is 400 W
  • the duty ratio is 25%
  • the plasma generation power and the substrate bias power are pulse-modulated by DualTM (Time Modulation) for synchronization.
  • the deposition of the deposit on the hard mask 202 can be suppressed by pulse-modulating with the Dual TM. Further, by lowering the gas pressure, reaction products during etching are reduced, and deposits attached to the hard mask 202 are further reduced.
  • the step of removing the silicon-based reaction product as in the second step of the conventional technique is unnecessary, and the roughness of Fin can be reduced. Further, if the processing time of the fourth step is too long, the etching of the sparse part pattern SP is likely to proceed, which causes deterioration of sparse and dense microloading. Therefore, the processing time of the fourth step is set to 8 seconds.
  • an oxidized portion 204 is formed on the side surface and the upper surface of the hard mask 202 and the silicon surface.
  • the processing conditions of the fifth step plasma was generated with a continuous wave of plasma generation power of 900 W using only O 2 gas, and plasma processing was performed while applying a continuous wave of substrate bias power of 5 W.
  • the substrate bias power By applying the substrate bias power, the silicon side wall 201 of the dense portion pattern DP is easily oxidized and the occurrence of roughness is prevented.
  • the substrate bias power was set to a continuous wave of 5W.
  • the fifth step is preferably performed while supplying unmodulated high frequency power to the lower electrode 103.
  • the flow rate of O 2 gas is high, and if the processing time is long, the exposed silicon surface in the region of the dense portion pattern DP is excessively oxidized, so that the fourth step is repeated thereafter. At times, etching of the silicon substrate 203 is hindered. Further, if the pressure is too low, the silicon surface exposed to the sparse part pattern SP is hard to oxidize, so that etching in the depth direction cannot be suppressed, which causes deterioration of sparse / dense microloading. Therefore, the gas flow rate of O 2 is 100 ml / min or less, the pressure is 0.8 Pa or less, and the processing time is 7 seconds.
  • the processing time of the fourth step is set to 8 seconds and the processing time of the fifth step is set to 7 seconds.
  • the processing time of the fourth step and the fifth step is preferably 10 seconds or less, and thereby the same effect can be obtained.
  • the two steps described with reference to FIG. 5 (fourth step) and FIG. 6 (fifth step) are repeatedly etched to a predetermined depth.
  • the process is repeated 5 times so that the trench depth becomes 110 nm.
  • etching is performed until the trench depth reaches 110 nm, but it is preferable to repeat the fourth step and the fifth step five times or more, whereby etching can be performed so that the trench depth becomes 110 nm or more. it can.
  • the reaction product is reduced during the etching in the fourth step, and the excessive deposition of the deposit is avoided by avoiding the excessive protection of the silicon surface in the fifth step. While suppressing, it is possible to realize both the reduction of the sparse and dense microloading and the reduction of the roughness on the silicon sidewall of the Fin.
  • the present invention is not limited to the above-described embodiment, and various modifications are included.
  • the above-described embodiments have been described in detail in order to explain the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. ..

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Abstract

プラズマ処理方法は、シリコン基板にＳＴＩを形成するプラズマ処理方法において、パルス変調された高周波電力により生成されたプラズマを用いて前記シリコン基板にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程後、酸素ガスのみを用いて前記シリコン基板を酸化させる酸化工程とを有し、前記トレンチ形成工程と前記酸化工程を複数回、繰り返す。

Description

プラズマ処理方法
　本発明は、プラズマ処理方法に関する。
　近年、半導体の微細化が促進され、デバイスの構造にも影響を与えている。例えば、従来のトランジスタ構造では、ゲート長の縮小に伴うソースドレイン間の短チャネル効果による閾値電圧低下を無視できなくなっている。そこで、Ｆｉｎ（以下、ｆｉｎともいう）と呼ばれるソース、ドレイン電極をゲート電極側壁に設けるＦｉｎ ＦＥＴ（Fin-Field Effect Transistor）構造が用いられるようになった。
　一般的なＦｉｎ ＦＥＴにおいては、ポリシリコンゲート電極に交差するＦｉｎにイオン打ち込みを行ってソース、ドレイン電極が形成され、トランジスタの駆動電流が制御される。この際、所望のＦｉｎの高さが得られないと、Ｆｉｎの面積が減少することから、トランジスタの駆動電流の低下の要因となる。また、Ｆｉｎの側壁形状にラフネスが発生すると、デバイスパフォーマンスが低下するため、Ｆｉｎの側壁は極力垂直に近い形状が求められる。
　一方、半導体の製造分野においては、素子分離技術として浅溝分離（Shallow Trench Isolation:以下ＳＴＩと略称する）が用いられている。ＳＴＩでは、例えば異方性エッチングによりシリコン基板にトレンチ（エッチング溝とも言う）が形成される。そして、このトレンチを組み合わせて、Ｆｉｎを形成することができる。
　ところで、一般的なシリコン基板には、トレンチの幅が比較的に狭く、かつトレンチが比較的密に設けられている領域（以下、密部パターンと略称する）と、トレンチ幅が広く、かつトレンチが比較的疎に設けられている領域（以下、疎部パターンと略称する）が形成される。
　そして、エッチングによるシリコン基板にトレンチを形成する工程では、密部パターンおよび疎部パターンにおいて、トレンチの深さおよび形状が同じになるようにエッチングすることが、安定したデバイスパフォーマンスを確保する上で必要不可欠である。しかしながら、密部パターンおよび疎部パターンが混在するシリコン基板をエッチングすると、密部パターンにおけるエッチング速度は遅く、疎部パターンにおけるエッチング速度は速くなって、均一なトレンチ深さが得られない。かかる現象を疎密マイクロローディングという。
　さらに上述したように、Ｆｉｎ ＦＥＴ構造を有するデバイスでは、Ｆｉｎのシリコン側壁に極力垂直に近い形状が求められる。
　特許文献１には、第１の工程と、第２の工程と、第３の工程とを複数回繰り返すことにより、所定の深さのトレンチをシリコン基板に形成する技術が開示されている。より具体的には、第１の工程ではＣｌ２ガスを用いてエッチングし、第２の工程ではＡｒガスとＣＦ４ガスにてトレンチ側面に堆積した堆積物を除去し、第３の工程ではＯ２ガスとＡｒガスとの混合ガスにてトレンチ側面および底面を酸化させることが開示されている。さらに、以上の３つの工程を複数回繰り返すことによって、疎密マイクロローディングを軽減することも開示されている。
　更に、特許文献２には、パルス変調電力の印加方法として、プラズマはパルス変調により制御し、基板バイアスは連続電力にパルス状電力を重畳させるように制御するプラズマエッチング方法が開示されている。
特開２０１５－５０４４０号公報 特開２０１４－２２０３６０号公報
　上面にハードマスクを設けたシリコン基板を、特許文献１に開示された技術によりエッチングを行うことで、疎密マイクロローディングを低減することはできる。しかしながら、特許文献１に開示された処理は第二の工程を含むため、それによりＦｉｎのシリコン側壁にラフネスが発生するという問題がある。
　特許文献１の技術を使用してエッチングを行った後の形状を図４に示す。特許文献１に開示された第二の工程は、ＡｒガスとＣＦ４ガスを用いたプロセスであり、シリコン系の反応生成物を除去する目的で行われる。しかし、フッ素がＦｉｎのシリコン側壁２０１のエッチングに関与して、図４に示すようにラフネス（凹凸）が発生する原因となっている。
　シリコン側壁２０１のラフネスを低減するには、第二の工程を省いて繰り返しエッチングする必要があるが、それにより第一の工程によって付着する堆積物の低減が不十分となる。
　一方、特許文献２には、三フッ化窒素ガスと酸素ガスの混合ガスを用いたプラズマにより溝の内部に堆積した堆積膜を除去する工程が開示されている。しかし、このような工程を追加で実行すると、処理時間が長くなるから好ましくない。
　本発明は、シリコン基板のエッチングにおいて、シリコン側壁のラフネスを低減しつつ、疎密マイクロローディングを低減できるプラズマ処理方法を提供することを目的とする。
　上記課題を解決するために、代表的な本発明のプラズマ処理方法は、シリコン基板にＳＴＩを形成するプラズマ処理方法において、
　パルス変調された高周波電力により生成されたプラズマを用いて前記シリコン基板にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程後、酸素ガスのみを用いて前記シリコン基板を酸化させる酸化工程とを有し、
　前記トレンチ形成工程と前記酸化工程を複数回、繰り返すことにより達成される。
　本発明により、シリコン基板のエッチングにおいて、シリコン側壁のラフネスの低減及び疎密マイクロローディングの低減を両立するプラズマ処理方法を提供することができる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
図１は、本実施形態におけるプラズマエッチング装置の概略図である。 図２は、本実施形態における半導体の製造工程を説明する半導体基板の要部断面図である。 図３は、本実施形態における半導体の製造工程中の図２と同じ箇所の要部断面図である。 図４は、従来技術における半導体の製造工程中の図２と同じ箇所の要部断面図である。 図５は、本実施形態における半導体の製造工程中の図２と同じ箇所の要部断面図である。 図６は、本実施形態における半導体の製造工程中の図２と同じ箇所の要部断面図である。 図７は、本実施形態における半導体の製造工程中の図２と同じ箇所の要部断面図である。 図８は、本実施形態における半導体の製造工程のフローチャートである。
　以下、本願発明の実施形態について、図面を参照しながら説明する。図１は本実施形態にかかるプラズマ処理方法を実施するために使用するプラズマ処理装置の概略全体構成を示す断面図である。
　プラズマ処理装置は、真空処理室１０１と、この真空処理室１０１内に設けられた下部電極（試料台）１０３と、石英などのマイクロ波透過窓１０４と、その上方に設けられた導波管１０５と、マグネトロン（プラズマ発生装置）１０６と、マグネトロン駆動電源１１３と、真空処理室１０１の周りに設けられたソレノイドコイル１０７と、下部電極１０３に接続された静電吸着電源１０８と、基板バイアス電源１０９と、マグネトロン駆動電源１１３及び基板バイアス電源１０９の供給電力を制御するための電力制御部１１４と、から成る。下部電極１０３は、シリコン基板２０３を保持するウエハ載置面を備えている。
　マグネトロン駆動電源１１３がプラズマ発生用電力をマグネトロン１０６に供給し、基板バイアス電源１０９は、基板バイアス電力を下部電極１０３に供給する。
　さらに、真空処理室１０１にシリコン基板２０３を搬入し又はそこから搬出するためにウエハ搬入口１１０が設けられ、真空処理室１０１にガスを供給するためのガス供給口１１１が設けられている。
　次に、上記のように構成されたプラズマ処理装置の動作を説明する。真空処理室１０１の内部を減圧した後、エッチングガスをガス供給口１１１から真空処理室１０１内に供給し、所望の圧力に調整する。
　続いて、静電吸着電源１０８により直流電圧を数百Ｖ印加することで、シリコン基板２０３を下部電極１０３の上の配置面に静電吸着させる。その後、マグネトロン駆動電源１１３からプラズマ発生用電力を供給されたとき（オン時）に、マグネトロン１０６から周波数２．４５ＧＨｚのマイクロ波を発振する。このマイクロ波は、導波管１０５を通して真空処理室１０１内に伝播される。なお、プラズマ発生用電力が供給されないとき（オフ時）は、マグネトロン１０６はマイクロ波の発振を停止する。
　真空処理室１０１内には、ソレノイドコイル１０７によって磁場が発生させられており、この磁場と、発振されたマイクロ波の相互作用により、真空処理室１０１内に高密度のプラズマ１１２が生成される。
　プラズマ１１２が生成された後、基板バイアス電源１０９から下部電極１０３に高周波電力が供給され、プラズマ中のイオンがウエハへ入射するエネルギーを制御することで、シリコン基板２０３のエッチング処理を行うことができる。
　そして、マグネトロン１０６に供給される電力をパルス変調することで、パルスプラズマを発生させることができる。より具体的には、０％を超え、１００％未満のデューティー比でプラズマ発生用電力がオン／オフされると、定常放電時と比べてプラズマ発生時の電子密度や電子温度、ラジカル密度が高くなる。なお、この際に生じるプラズマを、パルスプラズマと称する。
　また、基板バイアス電源１０９の出力もパルス変調されて、パルス変調された電力を下部電極１０３に印加することができる。プラズマ発生用電力あるいは基板バイアス電力は、電力制御部１１４によって制御される。
　ここで、デューティー比とは、電力のオン／オフ合計時間に対する、オン時間の割合をいうものとする。
　なお、仕様条件に合わせて、プラズマ発生用電力のデューティー比は１５～４０％の範囲内で適宜変更でき、また基板バイアス電力のデューティー比は５～４０％の範囲内で適宜変更できる。ただし、プラズマ発生用電力がオンの時のみ、基板バイアス電力がオンされるように制御される。
　以下に、図２～図８を参照して、このプラズマ処理装置を用いたＳＴＩのプラズマ処理方法の実施形態を述べる。図２に示すように、初期構造として、シリコン基板２０３の上にハードマスク２０２を形成する。ハードマスク２０２は、所定間隔にパターニングされた密部パターンＤＰと、密部パターンＤＰより広い間隔でパターニングされた疎部パターンＳＰとを有する。密部パターンＤＰにおける隣り合うハードマスク２０２の間隔は、２０ｎｍ以下、例えば１０ｎｍ程度である。
　プラズマ処理により、Ｆｉｎが形成されたシリコン基板２０３の形状を図３に示す。Ｆｉｎを形成するプロセスは、以下の通りである。
（１）真空処理室１０１内にＣｌ２ガスを供給して０．４Ｐａ以下の圧力とし、且つパルスプラズマを形成するためのプラズマ発生用電力のデューティー比を４０％以下とするプロセス条件で、シリコン基板２０３をエッチングする（第一の工程、図８のステップＳ１１）。
（２）真空処理室１０１内にＳＦ６とＣＨＦ３の混合ガスを供給し、シリコン基板２０３を垂直加工処理する（第二の工程、図８のステップＳ１２）。ここで、垂直加工処理とは、シリコン基板２０３の表面に対して略垂直に加工する処理をいう。
（３）真空処理室１０１内にＯ２ガスを供給し、基板バイアス電源の電力５Ｗ以下、処理時間１０秒以下とするプロセス条件で、シリコン基板２０３の表面を酸化させる（第三の工程、図８のステップＳ１３）。
（４）第一工程から第三の工程を複数回繰り返し、トレンチ深さが４０ｎｍ以上になるまでエッチング処理を行う。第一工程から第三の工程を複数回繰り返す工程を、ｆｉｎ ＦＥＴのｆｉｎを形成するｆｉｎ形成工程という。
　本実施形態では第一工程から第三の工程を７回繰り返してエッチング処理を行い、それによりトレンチ深さを６５ｎｍとした。並行して形成したトレンチの間がＦｉｎとなる。
　なお、本実施形態ではトレンチ深さが６５ｎｍとなるまでエッチング処理したが、これに限らずＦｉｎを形成できる所定の深さまでエッチング処理すれば足りる。
　また、Ｆｉｎの形成後は、疎密マイクロローディングによるトレンチ深さの差が２５ｎｍとなったが、シリコン側壁２０１にはラフネスが発生していない。次のＳＴＩを形成する工程にて、疎密マイクロローディングを低減するプラズマエッチング処理を実施する。
　本実施形態のプラズマエッチング処理方法として、ｆｉｎ形成工程後に、さらにパルスプラズマ及びＣｌ２ガスを用いた第四の工程（トレンチ形成工程）と、連続放電によるプラズマ及びＯ２ガスのみを用いた第五の工程（酸化工程）を繰り返し行う。これにより、Ｆｉｎを構成するシリコン側壁２０１にラフネスを発生させずに、エッチング処理することが可能になる。
　より具体的に、ＳＴＩを形成する工程を説明する。表１に、本実施形態における第四の工程及び第五の工程にかかる処理条件の一例をまとめて示す。
Figure JPOXMLDOC01-appb-T000001
　まず、図５に示すように、第四の工程（図８のステップＳ１４）でハードマスク２０２を用いたエッチングにより、シリコン基板２０３にトレンチを形成する。処理条件としてＣｌ２ガスを用い、Ｃｌ２ガスの流量を２００ｍｌ／ｍｉｎ以下、圧力を０．３Ｐａ以下とすると好ましい。代表的にはＣｌ２ガス流量を１００ｍｌ／ｍｉｎ、Ａｒガス流量を３０ｍｌ／ｍｉｎ、ＣＨ４ガスを４ｍｌ／ｍｉｎ以下、圧力を０．１Ｐａとした。
　第四の工程は、パルス変調された高周波電力をシリコン基板２０３が載置される下部電極１０３に供給しながら行われると好ましい。また、プラズマを生成するためのパルス変調された高周波電力のデューティー比は、下部電極１０３に供給されパルス変調された高周波電力のデューティー比より大きいと好ましい。
　なお、本実施形態ではＡｒガスを使用したが、Ｈｅガスに置き換えまたは適宜混合させてもよく、それによっても、Ａｒガス単独の場合と同等の効果が得られる。
　ここで、プラズマ発生用電力を８００Ｗ、デューティー比を４０％とし、基板バイアス電力を４００Ｗ、デューティー比を２５％とし、プラズマ発生用電力と基板バイアス電力をパルス変調させるＤｕａｌ ＴＭ(Ｔｉｍｅ Ｍｏｄｕｌａｔｉｏｎ)によって同期させた。
　また、第四の工程ではＤｕａｌ ＴＭによってパルス変調させることで、ハードマスク２０２への堆積物の付着を抑制することができる。さらに、ガス圧力を低くすることでエッチング中の反応生成物は減少し、ハードマスク２０２に付着する堆積物がより減少する。
　そのため、従来技術の第二の工程のようなシリコン系の反応生成物を除去する工程は不要となり、Ｆｉｎのラフネスを低減できる。また、第四の工程の処理時間が長すぎると、疎部パターンＳＰのエッチングが進行しやすく疎密マイクロローディングの悪化を招くため、第四の工程の処理時間は８秒とした。
　次に図６に示すように、第五の工程（図８のステップＳ１５）で、ハードマスク２０２の側面および上面、ならびにシリコン表面に酸化部分２０４を形成する。この酸化部分２０４を設けることによって、その後に第四の工程が繰り返されて実行されるときに、シリコン基板２０３をさらに深さ方向にエッチングする際、ハードマスク２０２の側面およびシリコン側壁２０１のエッチングを防ぐことが出来る。
　第五の工程の処理条件として、Ｏ２ガスのみを用いて、プラズマ発生用電力９００Ｗの連続波でプラズマを生成し、基板バイアス電力５Ｗの連続波を印加させつつプラズマ処理をした。基板バイアス電力を印加させることで、密部パターンＤＰのシリコン側壁２０１が酸化されやすくなり、ラフネスの発生を防止する。しかし、１０Ｗ以上印加させると、深さ方向のエッチングが抑制されるので、疎密マイクロローディングが悪化する。よって、基板バイアス電力は５Ｗの連続波とした。
　第五の工程は、変調されていない高周波電力を下部電極１０３に供給しながら行われると好ましい。
　第五の工程ではＯ２ガスの流量が多く、処理時間が長いと密部パターンＤＰの領域において露出したシリコン表面が過剰に酸化されるため、その後に第四の工程が繰り返されて実行されるときに、シリコン基板２０３のエッチングが阻害される。また、圧力が低すぎると疎部パターンＳＰに露出したシリコン表面が酸化しにくいので、深さ方向のエッチングを抑制できず、疎密マイクロローディング悪化の原因となる。そのため、Ｏ２のガス流量は１００ｍｌ／ｍｉｎ以下、圧力を０．８Ｐａ以下、処理時間は７秒とした。
　本実施形態では、第四の工程の処理時間は８秒、第五の工程の処理時間は７秒としたが、いずれも処理時間が長すぎると、疎密マイクロローディング悪化の原因となる。そのため、第四の工程と第五の工程は、処理時間が１０秒以内であることが好ましく、それにより同様な効果が得られる。
　表１に示す処理条件で、図５（第四の工程）、図６（第五の工程）を用いて説明した二つの工程を所定の深さになるように繰り返しエッチングする。本実施形態では、トレンチ深さが１１０ｎｍになるように５回繰り返した。
　図７に示すように、疎密マイクロローディングによるトレンチ深さの差は１０ｎｍまで減少した。本実施形態ではトレンチ深さが１１０ｎｍとなるまでエッチングをしたが、第四の工程と第五の工程を５回以上多く繰り返すと好ましく、それによりトレンチ深さが１１０ｎｍ以上となるようエッチングすることができる。
　以上述べたように、本実施形態によれば、第四の工程によりエッチング中に反応生成物を減らし、第五の工程にてシリコン表面を過度な保護を回避することにより、堆積物の堆積を抑制しつつ、疎密マイクロローディングの低減と、Ｆｉｎのシリコン側壁におけるラフネスの低減との両立を実現することができる。
　なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態における構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態における構成の一部について、他の構成の追加・削除・置換をすることも可能である。
１０１・・・真空処理室、１０２・・・ウエハ、１０３・・・下部電極、１０４・・・マイクロ波透過窓、１０５・・・導波管、１０６・・・マグネトロン、１０７・・・ソレノイドコイル、１０８・・・静電吸着電源、１０９・・・基板バイアス電源、１１０・・・ウエハ搬入口、１１１・・・ガス供給口、１１２・・・プラズマ、１１３・・・マグネトロン駆動電源、２０１・・・シリコン側壁、２０２・・・ハードマスク、２０３・・・シリコン基板、２０４・・・酸化部分

Claims (11)

  1. 　シリコン基板にＳＴＩを形成するプラズマ処理方法において、
    　パルス変調された高周波電力により生成されたプラズマを用いて前記シリコン基板にトレンチを形成するトレンチ形成工程と、
    前記トレンチ形成工程後、酸素ガスのみを用いて前記シリコン基板を酸化させる酸化工程とを有し、
    　前記トレンチ形成工程と前記酸化工程を複数回、繰り返すことを特徴とするプラズマ処理方法。
  2. 　請求項１に記載のプラズマ処理方法において、
    　前記酸化工程は、連続放電によるプラズマを用いて行われることを特徴とするプラズマ処理方法。
  3. 　請求項１に記載のプラズマ処理方法において、
    　前記トレンチ形成工程は、パルス変調された高周波電力を前記シリコン基板が載置される試料台に供給しながら行われることを特徴とするプラズマ処理方法。
  4. 　請求項２に記載のプラズマ処理方法において、
    　前記トレンチ形成工程は、パルス変調された高周波電力を前記シリコン基板が載置される試料台に供給しながら行われることを特徴とするプラズマ処理方法。
  5. 　請求項４に記載のプラズマ処理方法において、
    　前記プラズマを生成するためのパルス変調された高周波電力のデューティー比は、前記試料台に供給されパルス変調された高周波電力のデューティー比より大きいことを特徴とするプラズマ処理方法。
  6. 　請求項５に記載のプラズマ処理方法において、
    　前記トレンチ形成工程は、塩素ガスとメタンガスとアルゴンガスの混合ガスを用いて行われることを特徴とするプラズマ処理方法。
  7. 　請求項１に記載のプラズマ処理方法において、
    　ｆｉｎ ＦＥＴのｆｉｎを形成するｆｉｎ形成工程をさらに有し、
    　前記トレンチ形成工程は、前記ｆｉｎ形成工程後に行われることを特徴とするプラズマ処理方法。
  8. 　請求項２に記載のプラズマ処理方法において、
    　ｆｉｎ ＦＥＴのｆｉｎを形成するｆｉｎ形成工程をさらに有し、
    　前記トレンチ形成工程は、前記ｆｉｎ形成工程後に行われることを特徴とするプラズマ処理方法。
  9. 　請求項５に記載のプラズマ処理方法において、
    ｆｉｎ ＦＥＴのｆｉｎを形成するｆｉｎ形成工程をさらに有し、
    　前記トレンチ形成工程は、前記ｆｉｎ形成工程後に行われることを特徴とするプラズマ処理方法。
  10. 　請求項６に記載のプラズマ処理方法において、
    　ｆｉｎ ＦＥＴのｆｉｎを形成するｆｉｎ形成工程をさらに有し、
    　前記トレンチ形成工程は、前記ｆｉｎ形成工程後に行われることを特徴とするプラズマ処理方法。
  11. 　請求項１０に記載のプラズマ処理方法において、
    　前記酸化工程は、変調されていない高周波電力を前記試料台に供給しながら行われることを特徴とするプラズマ処理方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024023877A1 (ja) * 2022-07-25 2024-02-01 株式会社日立ハイテク プラズマ処理方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
US12557575B2 (en) * 2022-12-22 2026-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for reducing leakage current

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110783A (ja) * 1999-10-12 2001-04-20 Hitachi Ltd プラズマ処理装置およびプラズマ処理方法
JP2010287823A (ja) * 2009-06-15 2010-12-24 Denso Corp 半導体装置の製造方法
JP2013030776A (ja) * 2011-07-27 2013-02-07 Advanced Ion Beam Technology Inc 代用ソース／ドレインフィンｆｅｔ加工
JP2014204050A (ja) * 2013-04-09 2014-10-27 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP2015050440A (ja) * 2013-09-04 2015-03-16 株式会社日立ハイテクノロジーズ プラズマ処理方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101153396B (zh) * 2006-09-30 2010-06-09 中芯国际集成电路制造(上海)有限公司 等离子刻蚀方法
JP5229711B2 (ja) * 2006-12-25 2013-07-03 国立大学法人名古屋大学 パターン形成方法、および半導体装置の製造方法
US20110061812A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
JP2011211135A (ja) * 2010-03-31 2011-10-20 Hitachi High-Technologies Corp プラズマ処理方法
US9324576B2 (en) * 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
JP2014220360A (ja) 2013-05-08 2014-11-20 株式会社日立ハイテクノロジーズ プラズマ処理方法
CN104425339B (zh) * 2013-08-20 2017-09-22 中芯国际集成电路制造(上海)有限公司 用于鳍式场效应晶体管的浅沟槽隔离结构的形成方法
US10204794B2 (en) 2013-12-23 2019-02-12 Intel Corporation Advanced etching technologies for straight, tall and uniform fins across multiple fin pitch structures
CN103871902A (zh) * 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法
US9240315B1 (en) * 2014-10-10 2016-01-19 Applied Materials, Inc. CVD oxide surface pre-conditioning by inductively coupled O2 plasma
US9966312B2 (en) * 2015-08-25 2018-05-08 Tokyo Electron Limited Method for etching a silicon-containing substrate
US10037890B2 (en) * 2016-10-11 2018-07-31 Lam Research Corporation Method for selectively etching with reduced aspect ratio dependence

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110783A (ja) * 1999-10-12 2001-04-20 Hitachi Ltd プラズマ処理装置およびプラズマ処理方法
JP2010287823A (ja) * 2009-06-15 2010-12-24 Denso Corp 半導体装置の製造方法
JP2013030776A (ja) * 2011-07-27 2013-02-07 Advanced Ion Beam Technology Inc 代用ソース／ドレインフィンｆｅｔ加工
JP2014204050A (ja) * 2013-04-09 2014-10-27 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP2015050440A (ja) * 2013-09-04 2015-03-16 株式会社日立ハイテクノロジーズ プラズマ処理方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024023877A1 (ja) * 2022-07-25 2024-02-01 株式会社日立ハイテク プラズマ処理方法
JPWO2024023877A1 (ja) * 2022-07-25 2024-02-01
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