WO2020098582A1 - 译码方法、装置及设备 - Google Patents

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WO2020098582A1
WO2020098582A1 PCT/CN2019/117004 CN2019117004W WO2020098582A1 WO 2020098582 A1 WO2020098582 A1 WO 2020098582A1 CN 2019117004 W CN2019117004 W CN 2019117004W WO 2020098582 A1 WO2020098582 A1 WO 2020098582A1
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decoding
path
paths
lighting array
bits
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马亮
李航
魏岳军
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华为技术有限公司
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
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    • H03M13/1105—Decoding
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    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1125—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using different domains for check node and bit node processing, wherein the different domains include probabilities, likelihood ratios, likelihood differences, log-likelihood ratios or log-likelihood difference pairs
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    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
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    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations

Definitions

  • This application relates to the field of communication technologies, and in particular, to a decoding method, device, and equipment.
  • communication devices such as terminal devices, base stations, etc.
  • Polar codes Polar codes
  • a serial cancellation list (Successive Cancellation List, SCL) algorithm is used to perform decoding by a parallel method, which is usually as follows: dividing the bits to be decoded into multiple groups of bits And decode each group of bits in turn. Each decoding of one set of bits will expand multiple decoding paths, and reserve a certain number of paths from the multiple decoding paths for the next set of decoding. Finally, multiple decoding result paths can be obtained. Select the decoding result on the decoding path with the largest decoding accuracy as the decoding output.
  • SCL Serial cancellation list
  • the present application provides a decoding method, device, and equipment, which reduces decoding complexity and improves decoding efficiency.
  • the present application provides a decoding method. After the data received by the receiving device corresponds to the P (P is an integer greater than 1) group of bits to be decoded, any i (i is an integer, 1 ⁇ i ⁇ P) the set of bits to be decoded can be decoded by the following feasible implementation manners:
  • the L 1 first decoding paths of the i-1 group of bits to be decoded respectively determine the second decoding path corresponding to each first decoding path, and the second corresponding to the L 1 first decoding path
  • At least one reserved decoding path of the i-th group of bits to be decoded is determined in the decoding path, and the at least one reserved decoding path includes the decoding result of the i-th group of bits to be decoded.
  • L 1 is a positive integer, and there are at least one second decoding path corresponding to the number of second decoding paths corresponding to other first decoding paths in L 1 first decoding paths The number is different, and the number of second decoding paths corresponding to each first decoding path is less than 2 n , where n is the number of information bits included in the i-th group of bits to be decoded.
  • any i-th (i ⁇ 2) step decoding in SCL parallel decoding first obtain L 1 first decoding paths of the i-1 group of bits to be decoded, and determine each A second decoding path corresponding to a decoding path, and at least one reserved path is determined in the second decoding path corresponding to L 1 first decoding paths, since the second decoding path corresponding to the first decoding path
  • the number is less than 2 n , therefore, the sorting complexity can be reduced by the above method, thereby improving the efficiency of the SCL parallel decoding method.
  • the second corresponding to the xth first decoding path when the path metric value of the xth first decoding path is greater than or equal to the path metric value of the yth first decoding path, the second corresponding to the xth first decoding path The number of decoding paths is less than or equal to the number of second decoding paths corresponding to the yth first decoding path, x is a positive integer, 1 ⁇ x ⁇ L 1 , y is a positive integer, 1 ⁇ y ⁇ L 1 .
  • the probability that the first decoding path is the real decoding path is greater.
  • the second decoding path corresponding to the first decoding path is the real translation
  • the probability of the code path is also greater. Therefore, the probability that the second decoding path determined in the above manner is a real decoding path is greater.
  • determining the second path corresponding to the first decoding path includes:
  • the LLR array of the logarithmic resolution ratio of the input of the first decoding path in the i-th decoding step determines the correspondence of the first decoding path The second decoding path.
  • the input LLR array, the position of the non-information bit included in the i-th set of bits to be decoded, and the Value to determine the second decoding path corresponding to the first decoding path including:
  • the second decoding path is determined.
  • the target mode is determined according to the first decoding path in the i-th decoding of the input LLR array, the position of the non-information bits included in the i-th group of bits to be decoded, and the value of the non-information bits ,include:
  • the target mode is determined according to the lighting array and the symbol parameter S.
  • L 1 32, n ⁇ 4, and the number of second decoding paths corresponding to 4 first decoding paths in 32 first decoding paths is 4, 20 The number of second decoding paths corresponding to one decoding path is 2, and the number of second decoding paths corresponding to 8 decoding paths is 1.
  • the number of second decoding paths corresponding to the first to fourth first decoding paths is 4.
  • the number of second decoding paths corresponding to the 5th to 24th first decoding paths is 2, and the number of second decoding paths corresponding to the 25-32th first decoding paths is 1.
  • the probability of the second decoding path corresponding to the first to 32th first decoding path being a real decoding path decreases sequentially, and the number of second decoding paths corresponding to the first to fourth first decoding paths (4) greater than the number of second decoding paths corresponding to the 5th to 24th first decoding paths (2), and the number of second decoding paths corresponding to the 5th to 24th first decoding paths (2 ) Is greater than the number (1) of second decoding paths corresponding to the 25th-32th first decoding paths, therefore, the probability that the second decoding path determined by the above-mentioned method is a real decoding path is greater.
  • L 1 32, n ⁇ 4, and the number of second decoding paths corresponding to 8 first decoding paths in 32 first decoding paths is 4, 8 first The number of second decoding paths corresponding to the decoding paths is 2, and the number of second decoding paths corresponding to 25 decoding paths is 1.
  • the number of second decoding paths corresponding to the first to eighth first decoding paths is 4.
  • the number of second decoding paths corresponding to the 9th to 16th first decoding paths is 2, and the number of second decoding paths corresponding to the 17-32th first decoding paths is 1.
  • the probability that the second decoding path corresponding to the first to 32th first decoding path is a real decoding path is sequentially reduced, and the number of second decoding paths corresponding to the first to eighth first decoding path (4)
  • the number of second decoding paths corresponding to the 9th to 16th first decoding paths (2), and the number of second decoding paths corresponding to the 9th to 16th first decoding paths (2) ) Is greater than the number (1) of second decoding paths corresponding to the 17-32th first decoding paths, therefore, the probability that the second decoding path determined by the above-mentioned method is a real decoding path is greater.
  • a group of bits to be decoded includes 4 bits to be decoded
  • the lighting array includes 1111;
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011;
  • the lighting array includes 1000, 0100, 0010, and 0001;
  • At least one pattern includes 0000, 1000, 0100, 0010, 1100;
  • At least one mode includes 0000, 1100, 1010, 1001, and 0110;
  • At least one mode includes 1000, 0100, 0010, 0001, and 1110;
  • At least one mode includes 0000, 0010, 1100, 0001, and 1110;
  • At least one mode includes 1000, 1010, 0100, 1001, 0110;
  • At least one mode includes 0000, 0100, 0001, and 1010;
  • At least one mode includes 1000, 1100, 0010, 1001, and 0110;
  • At least one mode includes 0000, 0100, 0010, 0110, and 1001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 0001;
  • At least one mode includes 0000, 1000, 0001, 1001, 0110, and 1110;
  • At least one mode includes 0100, 1100, 0010, and 1010;
  • At least one mode includes 0000, 1000, 0010, and 1010;
  • At least one mode includes 0100, 1100, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 1000, 0100, and 1100;
  • At least one mode includes 0010, 1010, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 0100, 0010, 0110, 0001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 1001;
  • At least one mode includes 0000, 1000, 0010, 1010, and 0001;
  • At least one mode includes 0100, 1100, 0110, 1110, and 0101;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0001;
  • At least one mode includes 0010, 1010, 0110, 1110, 0011;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0010;
  • At least one mode includes 0001, 1001, 0101, 1101, and 0011.
  • the present application provides a decoding device, the received data corresponds to P groups of bits to be decoded, the device includes an acquisition module, a first determination module, and a second determination module, wherein,
  • the obtaining module is used to obtain L 1 first decoding paths of the i-1th group of bits to be decoded, the i is an integer, the P is an integer greater than 1, 1 ⁇ i ⁇ P, the L 1 is a positive integer;
  • the first determining module is used to separately determine a second decoding path corresponding to each first decoding path, and at least one second decoding path corresponding to the first decoding path exists in the L 1 first decoding paths
  • the number of code paths is different from the number of second decoding paths corresponding to other first decoding paths.
  • the number of second decoding paths corresponding to each first decoding path is less than 2 n , where n is the first The number of information bits included in the i-group to-be-decoded bits;
  • the second determining module is configured to determine at least one reserved decoding path of the i-th group of bits to be decoded in the second decoding path corresponding to L 1 first decoding paths, and the at least one reserved translation
  • the code path includes the decoding result of the ith group of bits to be decoded.
  • the path metric value of the xth first decoding path is greater than or equal to the path metric value of the yth first decoding path
  • the corresponding The number of second decoding paths is less than or equal to the number of second decoding paths corresponding to the yth first decoding path
  • the x is a positive integer, 1 ⁇ x ⁇ L 1
  • the y is Positive integer, 1 ⁇ y ⁇ L 1 .
  • the first determination module is specifically configured to:
  • the first determination module is specifically configured to:
  • the second decoding path is determined according to the target mode and the LLR array.
  • L 1 32, n ⁇ 4, and the number of second decoding paths corresponding to 4 first decoding paths in the 32 first decoding paths is 4,20
  • the number of second decoding paths corresponding to the first decoding path is 2, and the number of second decoding paths corresponding to 8 decoding paths is 1.
  • the number of second decoding paths corresponding to the first to fourth first decoding paths is 4.
  • the number of second decoding paths corresponding to the 5th to 24th first decoding paths is 2, and the number of second decoding paths corresponding to the 25-32th first decoding paths is 1.
  • L 1 32, n ⁇ 4, and the number of second decoding paths corresponding to 8 first decoding paths in the 32 first decoding paths is 4,8 The number of second decoding paths corresponding to the first decoding path is 2, and the number of second decoding paths corresponding to 25 decoding paths is 1.
  • the number of second decoding paths corresponding to the first to eighth first decoding paths is 4.
  • the number of second decoding paths corresponding to the 9th to 16th first decoding paths is 2, and the number of second decoding paths corresponding to the 17-32th first decoding paths is 1.
  • the first determination module is specifically configured to:
  • the target mode is determined according to the lighting array and the symbol parameter S.
  • a group of bits to be decoded includes 4 bits to be decoded
  • the lighting array includes 1111;
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011,
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011;
  • the lighting array includes 1000, 0100, 0010, and 0001;
  • At least one pattern includes 0000, 1000, 0100, 0010, 1100;
  • At least one mode includes 0000, 1100, 1010, 1001, and 0110;
  • At least one mode includes 1000, 0100, 0010, 0001, and 1110;
  • At least one mode includes 0000, 0010, 1100, 0001, and 1110;
  • At least one mode includes 1000, 1010, 0100, 1001, 0110;
  • At least one mode includes 0000, 0100, 0001, and 1010;
  • At least one mode includes 1000, 1100, 0010, 1001, and 0110;
  • At least one mode includes 0000, 0100, 0010, 0110, and 1001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 0001;
  • At least one mode includes 0000, 1000, 0001, 1001, 0110, and 1110;
  • At least one mode includes 0100, 1100, 0010, and 1010;
  • At least one mode includes 0000, 1000, 0010, and 1010;
  • At least one mode includes 0100, 1100, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 1000, 0100, and 1100;
  • At least one mode includes 0010, 1010, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 0100, 0010, 0110, 0001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 1001;
  • At least one mode includes 0000, 1000, 0010, 1010, and 0001;
  • At least one mode includes 0100, 1100, 0110, 1110, and 0101;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0001;
  • At least one mode includes 0010, 1010, 0110, 1110, 0011;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0010;
  • At least one mode includes 0001, 1001, 0101, 1101, and 0011.
  • the present application provides a decoding device, including a memory and a processor, where the processor executes program instructions in the memory, for implementing the decoding method according to any one of the first aspects.
  • the present application provides a storage medium for storing a computer program, and the computer program is used to implement the decoding method according to any one of the above-mentioned first aspects.
  • any i-th (i ⁇ 2) step decoding in SCL parallel decoding first obtain the L 1 first translation of the i-1 group of bits to be decoded Code path, determine the second decoding path corresponding to each first decoding path, and determine at least one reserved path in the second decoding path corresponding to L 1 first decoding paths, since the first decoding path corresponds to The number of the second decoding path is less than 2 n , therefore, the sorting complexity can be reduced by the above method, thereby improving the efficiency of the SCL parallel decoding method.
  • FIG. 1 is an architectural diagram of a communication system provided by this application
  • FIG. 2 is a schematic flowchart of an SCL parallel decoding method provided by this application.
  • 2A is a schematic diagram of a decoding path provided by this application.
  • FIG. 6 is a schematic flowchart of a method for determining a second decoding path provided by this application.
  • FIG. 7A is a schematic diagram of the first step of SCL parallel decoding provided by this application.
  • FIG. 7B is a schematic diagram of the second step of SCL parallel decoding provided by this application.
  • 7C is a schematic diagram of the third step decoding of SCL parallel decoding provided by this application.
  • 7D is a schematic diagram of the fourth step of SCL parallel decoding provided by this application.
  • FIG. 10 is a schematic structural diagram of an SCL parallel decoding device provided by this application.
  • FIG. 11 is a schematic diagram of the hardware structure of the SCL parallel decoding device provided by the present application.
  • the embodiments of the present application can be applied to various fields using Polar coding, for example: data storage field, optical network communication field, wireless communication field, etc.
  • the wireless communication systems mentioned in the embodiments of the present application include, but are not limited to: Narrow Band Internet of Things (Narrow Band-Internet of Things, NB-IoT), Wimax, Long Term Evolution (LTE) and next-generation 5G
  • NB-IoT Narrow Band Internet of Things
  • LTE Long Term Evolution
  • 5G Three major application scenarios of the new radio (NR) mobile communication system: enhanced mobile broadband (enhanced Mobile Broadband, eMBB), ultra-high reliability and low-latency communication (Ultra Reliable Low Latency Communication, URLLC), and large-scale machines Communication (massive Machine-Type Communications, mMTC).
  • eMBB enhanced Mobile broadband
  • URLLC Ultra Reliable Low Latency Communication
  • mMTC massive Machine-Type Communications
  • the communication device involved in this application mainly includes network equipment or terminal equipment.
  • the sending device in this application may be a network device, and the receiving device is a terminal device.
  • the sending device is a terminal device, and the receiving device is a network device.
  • terminal devices include but are not limited to mobile stations (MS), mobile terminals (MT), mobile phones (MT), mobile phones (handsets), and portable devices.
  • Equipment (portable equipment), etc. the terminal equipment can communicate with one or more core networks via a radio access network (Radio Access Network, RAN).
  • RAN Radio Access Network
  • the terminal device may be a mobile phone (or referred to as a “cellular” phone), a computer with wireless communication function, and the like, and the terminal device may also be a portable, pocket-sized, handheld, built-in computer, or vehicle-mounted mobile device or device.
  • the network device may be an Evolutional Node (B, eNB or eNodeB) in the LTE system, or the network device may be a gNB in a 5G communication system or a transmission and reception point (TRP), a micro base station, etc.
  • the network device may be a relay station, an access point, an in-vehicle device, a wearable device, and a network device in a public land mobile network (PLMN) that is evolving in the future, or in a network where other technologies are integrated, Base stations in various other evolved networks.
  • PLMN public land mobile network
  • FIG. 1 is an architecture diagram of a communication system provided by this application. Please refer to FIG. 1, which includes a sending device 101 and a receiving device 102.
  • the receiving device 102 is a network device.
  • the sending device 101 is a network device
  • the receiving device is a terminal device.
  • the sending device 101 includes an encoder, so that the sending device 101 can perform polar encoding and output the encoded sequence.
  • the encoded sequence is transmitted to the receiving device 102 on the channel after rate matching, interleaving, and modulation.
  • the receiving device 102 includes a decoder, and the receiving device 102 can receive the signal sent by the sending device 101 and decode the received signal.
  • FIG. 1 is merely an architectural diagram of a communication system in the form of an example, and does not limit the architectural diagram of the communication system.
  • the sending end encodes the information bits and the frozen bits to obtain the sequence of bits to be transmitted, and sends the sequence of bits to be transmitted.
  • the frozen bits are padding bits, and the frozen bits can usually be 0.
  • the bit sequence to be transmitted is transmitted to the receiving end through the channel after rate matching, interleaving and modulation.
  • the receiver performs demodulation and other processing on the received signal to obtain a set of Likelihood Rate (LLR).
  • LLR Likelihood Rate
  • the number of LLRs included in the set of LLRs is the same as the number of bits included in the bit sequence to be transmitted .
  • the receiving end performs Polar code decoding according to the received set of LLRs. Among them, regardless of whether the sending end sends bit 1 or bit 0, the receiving end may misjudge.
  • b 0) that is correctly judged to be 0 at the receiving end and the probability p (r
  • b 0) / p (r
  • b 1)].
  • LLR can be a floating point number.
  • FIG. 2 is a schematic flowchart of an SCL parallel decoding method provided by the present application. Please refer to FIG. 2, the method may include:
  • a is a positive integer greater than or equal to 1.
  • the receiving device demodulates the information to obtain 2 a LLRs.
  • the number of LLRs received by the receiving device may be greater than or less than 2 a .
  • the receiving device can obtain a 2 a LLR through rate matching. .
  • the number of LLRs acquired by the receiving device is the same as the number of bits sent by the sending device.
  • the receiving device acquires 2 a LLRs.
  • the number of LLRs acquired by the receiving device is the same as the number of bits to be decoded by the receiving device.
  • the number of bits that the receiving device needs to decode is 2 a .
  • the decoder takes 2 a LLRs as input for decoding.
  • each group of bits to be decoded includes information bits to be decoded and / or frozen bits to be decoded, and the number of information bits to be decoded included in each group of to-be-decoded bits may be the same or different.
  • the number m of bits included in each group of bits to be decoded may also be referred to as the parallel degree of SCL parallel decoding.
  • the decoding result (decoding path) corresponding to the first i groups of to-be-decoded bits can be obtained, where i is greater than or equal to 1, and less than or equal to Integer of P.
  • the decoding path may be a sequence of decoded bits obtained after bit-by-bit decoding in the decoding process, which represents the decoding result obtained under the decoding attempt.
  • the decoding result corresponding to the first i groups of to-be-decoded bits can be obtained through the following steps A-C:
  • Step A Calculate the m + 1 level LLR of each to-be-decoded information bit in the i-th group of to-be-decoded bits according to 2 a LLRs.
  • the Polar code butterfly decoding network includes a + 1 column LLR, and the m + 1 level LLR is the m + 1 column LLR from left to right in the Polar code butterfly decoding network.
  • the number of bits to be decoded is 2 4
  • the m + 1 level LLR refers to the m + 1 column LLR from left to right in the Polar code butterfly decoding network.
  • Step B According to the m + 1 level LLR of each information bit in the i-th group of bits to be decoded, calculate path metrics of all possible decoding paths decoded in the i-th step in parallel.
  • the Maximum Likelihood (ML) algorithm or the simplified Serial Cancellation (SC) algorithm can be used to first calculate the LLR of each information bit in the i-th group of bits to be decoded in parallel, Then, based on the LLR of each information bit in the i-th group of bits to be decoded, the path metric values of all possible decoding paths decoded in the i-th step are calculated in parallel.
  • ML Maximum Likelihood
  • SC Serial Cancellation
  • the path metric value of a decoding path indicates the probability that the decoding path is a real decoding path.
  • the path metric value of the decoding path can be calculated by the following formula 1:
  • l represents the index of the decoding path
  • m is the number of bits contained in the current path
  • ⁇ jl is the LLR of the jth bit in the decoding path 1.
  • the path metric value of the decoding path can be recursively calculated by the following formula two:
  • i represents the ith bit ci (0 or 1) in the sequence
  • ⁇ jl is the LLR of the j-th bit in the decoding path 1, when Time, Is 1, when Time, Is -1.
  • a node corresponds to a group of bits to be decoded.
  • the path metric value of the decoding path reflects the measurement of the probability of the decoding path being a real decoding path.
  • the path metric can be measured in various ways to have multiple path metric values. The above two methods are only examples, and in the above method, the smaller the path metric value, the greater the probability that the corresponding decoding path is the real decoding path. In some ways, other types of path metric values defined in other ways may be used. The larger the path metric values of these types, the greater the probability that the corresponding decoding path is a real decoding path.
  • path metric value of this type the greater the probability that the decoding path is a real decoding path, and the technical solution related to the path metric value Make adaptive changes.
  • step i-1 when i is greater than 1, all possible decoding paths decoded in step i-1 can be determined according to the decoding path decoded in step i-1 and the number n of information bits included in the i-th set of bits to be decoded .
  • FIG. 2A is a schematic diagram of a decoding path provided by this application. Please refer to FIG. 2A, assuming that the decoding path obtained in the second step of decoding is 2: 00 and 11.
  • the decoding of all possible paths of the third decoding step comprises: a path 00 extended to give two two coded paths (0000 , 0001,0010 and 0011), and the obtained path 11 extended coded paths 2 2 (1100,1101,1110 and 1111), i.e., the third step of decoding the decoding of all possible paths of translation 2 * 2 2 Code path, including 0000, 0001, 0010, 0011, 1100, 1101, 1110, and 1111.
  • Step C Select at least one reserved decoding path according to the path metrics of all possible decoding paths.
  • the number of reserved decoding paths is less than or equal to X.
  • X is the number of reserved paths corresponding to the SCL parallel decoding method.
  • the number X of reserved paths may be 4, 8, 16, etc., and the number X of reserved paths may be set according to actual needs.
  • the number of reserved decoding paths is equal to X. If the number of all possible decoding paths is less than X, the number of reserved decoding paths is less than X, and the number of reserved decoding paths is equal to the number of all possible decoding paths.
  • multiple reserved decoding paths of the first step of decoding can be obtained.
  • the second step of decoding is performed on the basis of the multiple reserved decoding paths decoded in the first step to obtain the multiple reserved decoding paths decoded in the second step.
  • the third step decoding is performed on the basis of the multiple reserved decoding paths decoded in the second step to obtain the multiple reserved decoding paths decoded in the third step. And so on, until P-step decoding is completed.
  • the obtained reserved decoding path of the i-th step of decoding is the decoding path corresponding to the first to i-th group of bits to be decoded.
  • the decoding path may be the possible values of the to-be-decoded bits of the first to i groups.
  • each group of bits to be decoded includes 4 bits to be decoded, and the bits to be decoded included in the 4 groups of decoded bits are shown in Table 1:
  • the first group of bits to be decoded u0, u1, u2, u3 The second set of bits to be decoded U4, u5, u6, u7
  • the obtained reserved decoding path of the first step of decoding is the decoding path corresponding to the first group of bits to be decoded u0 ⁇ u3, and the multiple decoding paths of the first step of decoding
  • the length of is 4, for example, multiple reserved decoding paths decoded in the first step may be: 0000, 0001, 0010, 0011, etc.
  • the reserved decoding path obtained in the second step of decoding is the decoding path corresponding to the first to two sets of bits to be decoded u0 ⁇ u7.
  • the length of the code path is 8, for example, the multiple reserved decoding paths decoded in the second step may be: 00000000, 00000001, 00000010, and so on.
  • the reserved decoding path of the third step of decoding is the decoding path corresponding to the first to three sets of bits to be decoded u0 ⁇ u11.
  • the length of the code path is 12, for example, multiple reserved decoding paths decoded in the third step may be: 000000000000, 000000000001, 000000000010, and so on.
  • the reserved decoding path of the fourth step of decoding is the decoding path corresponding to the first to fourth sets of bits to be decoded u0 ⁇ u15.
  • the length of the code path is 16, for example, multiple reserved decoding paths decoded in the fourth step may be: 0000000000000000, 0000000000000001, and so on.
  • one decoding path can be selected as the decoding result among the multiple reserved decoding paths obtained in the fourth step of decoding.
  • the selected decoding path is 0000000000000001, that is, 16 u0 ⁇ u15
  • the result of decoding the bit is 0000000000000001.
  • FIG. 3 is a schematic flowchart of another SCL parallel decoding method provided by the present application.
  • the embodiment in FIG. 3 is the first decoding process in SCL parallel decoding. Please refer to FIG. 3, the method may include:
  • the ML algorithm or the simplified SC algorithm can be used first to calculate the LLR of each information bit in the first group of bits to be decoded in parallel, and then calculate in parallel based on the LLR of each information bit in the first group of bits to be decoded The path metrics of all possible decoding paths decoded in the first step.
  • the first step in the decoding of all possible decoding paths comprises 2 4: 0000,0001,0010,0011,0100,0101,0110,0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110 and 1111.
  • the reserved decoding path of the first group of bits to be decoded may also be called the first decoding path of the first group of bits to be decoded, or may be called the reserved decoding path of the first step of decoding, Or the first decoding path of the first step decoding.
  • the number of reserved decoding paths decoded in the first step is less than or equal to X, where X is the number of reserved paths corresponding to the SCL parallel decoding method.
  • the number X of reserved paths may be 4, 8, 16, etc., and the number X of reserved paths may be set according to actual needs.
  • X reserved decoding paths may be selected among all possible decoding paths decoded in the first step.
  • the number of reserved decoding paths decoded in the first step is equal to X. If the number of all possible decoding paths decoded in the first step is less than X, determine all possible decoding paths decoded in the first step as the reserved decoding paths decoded in the first step. At this time, the first step decodes The number of reserved decoding paths obtained in is less than X.
  • X reserved decoding paths can be selected through the following feasible implementation manner: among all possible decoding paths decoded in the first step, X path metric values with the smallest path metric value are determined as X reserved decoding paths.
  • FIG. 4 is a schematic flowchart of another SCL parallel decoding method provided by the present application.
  • the embodiment in FIG. 4 is an arbitrary i-th (1 ⁇ i ⁇ P) decoding process in SCL parallel decoding. Please refer to FIG. 4, the method may include:
  • data is received before S401, and the received data corresponds to P groups of bits to be decoded, i is an integer, P is an integer greater than 1, 1 ⁇ i ⁇ P, and L 1 is a positive integer.
  • L 1 may be 2 or 4 or 8.
  • the L 1 first decoding paths of the bits to be decoded in the i-1 group are reserved decoding paths for the bits to be decoded in the i-1 group.
  • the decoding needs to be performed step by step. That is, the first decoding step is performed to obtain the first decoding path (reserved decoding path) of the first step decoding, and then the second decoding step is performed according to the first decoding path of the first decoding step to obtain the second The first decoding path of the step decoding, and then the third decoding step according to the first decoding path of the second step decoding to obtain the first decoding path of the third step decoding, and so on. Therefore, when performing the i-th decoding, the L 1 first decoding path decoded at the i-1 step has been obtained.
  • first decoding step of first decoding L 1 of the path which may cache L 1 of first decoding path, corresponding, when the i-th decoding step, can be directly
  • L 1 first decoding path is obtained from the cache.
  • the i-th decoding is performed by the method shown in the embodiment of FIG. 4.
  • the i-th decoding can be performed by the method in the prior art.
  • S402. Determine a second decoding path corresponding to each first decoding path separately.
  • the number of second decoding paths corresponding to each first decoding path is less than 2 n , where n is the number of information bits included in the i-th group of bits to be decoded.
  • the number of second decoding paths corresponding to the first decoding path may be determined first, and then according to the number of second decoding paths corresponding to the first decoding path To determine the second decoding path corresponding to the first decoding path.
  • the number of second decoding paths corresponding to at least one first decoding path is different from the number of second decoding paths corresponding to other first decoding paths. That is, the number of second decoding paths corresponding to L 1 first decoding paths is not completely the same.
  • the number of second decoding paths corresponding to the first decoding path may be determined according to the path metric value of the first decoding path.
  • the number of second decoding paths corresponding to the xth first decoding path is less than or equal to the number of second decoding paths corresponding to the yth first decoding path
  • x is a positive integer, 1 ⁇ x ⁇ L 1
  • y is a positive integer, 1 ⁇ y ⁇ L 1 . That is, the smaller the path metric value of the first decoding path, the greater the number of second decoding paths corresponding to the first decoding path.
  • the probability that the first decoding path is the real decoding path is greater.
  • the second decoding path corresponding to the first decoding path is the real translation
  • the probability of the code path is also greater. Therefore, the probability that the second decoding path determined in the above manner is a real decoding path is greater.
  • the number of second decoding paths corresponding to the first to fourth first decoding paths is 4, and the number of the fifth to 24th decoding paths
  • the number of second decoding paths corresponding to the first decoding path is 2, and the number of second decoding paths corresponding to the 25-32th first decoding paths is 1.
  • the number of second decoding paths corresponding to 8 first decoding paths in the 32 first decoding paths is 4, 8 first decoding The number of second decoding paths corresponding to paths is 2, and the number of second decoding paths corresponding to 25 decoding paths is 1.
  • the number of the second decoding paths corresponding to the first to eighth first decoding paths is 4, and the 9th to 16th
  • the number of second decoding paths corresponding to the first decoding path is 2, and the number of second decoding paths corresponding to the 17-32th first decoding paths is 1.
  • Second decoding path For any first decoding path, after determining the number of second decoding paths corresponding to the first decoding path, the following corresponding feasible implementation manner may be used to determine the first decoding path corresponding to the first decoding path.
  • Second decoding path Second decoding path:
  • the first feasible implementation method :
  • the branch metric value of each branch path determines the second decoding path corresponding to the first decoding path.
  • the branch metric value of a branch path is used to indicate the probability that the branch path is a real decoding path.
  • the branch metric value of the branch path can be determined by the following formula 3:
  • the coding matrix inversely encodes the intermediate sequence to obtain the sequence to be decoded.
  • ⁇ [i] represents the ith input LLR of the current node
  • h () represents the hard judgment result of the input LLR.
  • the smaller the branch metric value of a branch path the greater the probability that the branch path is a real decoding path.
  • branch metric value of other types of branch paths is determined by other methods, it is also possible that the greater the branch metric value of this type of branch path, the greater the probability that the branch path is a real decoding path.
  • branch metric value of the branch path the greater the probability that the branch path is a real decoding path.
  • This type of branch metric value is described as an example.
  • the technical scheme related to the branch metric value is adaptively changed.
  • n 2
  • 22 branch paths are: 00, 01, 10, 11.
  • n 3
  • the 23 branch paths are: 000, 001, 010, 011, 100, 101, 110, 111.
  • K branch paths with the smallest branch metric value among 2 n branch paths may be selected, and according to the K branch paths K second decoding paths corresponding to the first decoding path are determined corresponding to the first decoding path.
  • K branch paths and first decoding paths may be combined separately to obtain K second decoding paths.
  • the first decoding path is 00010001
  • the 23 branch paths of the i-th group to be decoded path are: 000, 001, 010 011, 100, 101, 110, 111, assuming that K is 4, and the 4 branch paths with the smallest branch metric value among the 8 branch paths are 010, 011, 100, 101, it can be determined that the first decoding path corresponds to
  • the second decoding path is: 00010001010, 00010001011, 00010001100, 00010001101.
  • the 23 third decoding paths corresponding to the first decoding path are: 00010001000, 00010001001, 00010001010, 00010001011, 00010001100, 00010001101, 00010001110, 00010001111, assuming K is 4, the path metric values of the eight third decoding paths are calculated, and the four decoding paths with the smallest path metric value are determined as the first decoding The second decoding path corresponding to the path.
  • the second decoding path corresponds to the first decoding path.
  • the preset correspondence includes the correspondence between the position of the non-information bit, the lighting array, the symbol parameter and the mode.
  • the LLR array input for decoding in the i-th step is to calculate the m + 1 level LLR of each to-be-decoded information bit in the i-th group of to-be-decoded bits according to the acquired 2 a LLRs.
  • 2 a LLRs are obtained by demodulating the received information
  • m is the number of bits included in each group of bits to be decoded.
  • the value of the non-information bit may be 0 or 1.
  • the value of the non-information bits may be related to the encoding method and the information bits to be encoded.
  • the encoding method is Parity Check Polar (Code PC-Polar)
  • the non-information bit value is 0, when the check result of the non-information bit corresponding to the bit to be coded is 1, the value of the non-information bit is 1.
  • At least one reserved decoding path includes the decoding result of the i-th group of bits to be decoded.
  • the number of at least one reserved decoding path is less than or equal to X.
  • X is the number of reserved decoding paths corresponding to the serial offset list SCL decoding, and X is a positive integer.
  • X can be 4, 8, 6, etc.
  • the X can be set according to actual needs.
  • the path metric value of the second decoding path corresponding to L 1 first decoding path may be determined, and the i-th path may be determined according to the path metric value of the second decoding path corresponding to L 1 first decoding path. At least one set of bits to be decoded reserves the decoding path.
  • the path metric value in the second decoding path corresponding to L 1 first decoding paths may be The smallest X second decoding paths are determined as at least one reserved decoding path of the i-th group of bits to be decoded.
  • the second decoding paths corresponding to L 1 first decoding paths can all be determined as At least one of the bits to be decoded of the i-th group reserves a decoding path.
  • the sorting complexity in S402 is less than: L 1 ⁇ L 2 ⁇ L 3 .
  • the sorting complexity in S404 is L 1 ⁇ L 3 ⁇ X.
  • the ordering complexity of decoding at the i (2 ⁇ i ⁇ P) step in this application is: L 1 ⁇ L 2 ⁇ L 3 + L 1 ⁇ L 3 ⁇ X.
  • the prior art decoding complexity of the i-th (2 ⁇ i ⁇ P) step is usually: L 1 ⁇ L 2 ⁇ X.
  • the sorting complexity in the prior art is generally greater than the sorting complexity of this application, as follows:
  • L 1 is usually equal to X
  • L 2 2 n
  • L 3 2 mk
  • m is usually equal to n
  • the sorting complexity of this application is: X ⁇ 2 n ⁇ 2 nk + X ⁇ 2 nk ⁇ X
  • FIG. 5 is a schematic diagram of the SCL parallel decoding process provided by the present application.
  • the i-1 step obtains 8 decoding paths, which are respectively denoted as path 1, path 2, ..., path 8 in the i-1 step.
  • the i-th group of bits to be decoded includes 4 bits to be decoded
  • each decoding path in the i-1 step of decoding can be expanded to obtain 16 decoding path. It is assumed that the obtained four second decoding paths corresponding to path 1 to path 4, two second decoding paths corresponding to path 5 to path 6, and one second decoding path corresponding to path 7 to path 8 are determined.
  • the present application can greatly reduce the complexity of sorting, thereby improving decoding efficiency.
  • FIG. 6 is a schematic flowchart of a method for determining a second decoding path provided by this application. Please refer to FIG. 6, the method may include:
  • S601. Determine the symbol parameter according to the input LLR array, the position of the non-information bit, and the value of the non-information bit.
  • the symbol parameters can be determined through the following steps A-C:
  • Step A According to the LLR array, determine the check array.
  • the LLR array includes m elements
  • the check array includes m elements.
  • the hard judgment value of each element in the LLR array may be determined, and the hard judgment value of each element in the LLR array included in the check-type array may be determined.
  • the hard judgment value corresponding to the element is 0, and if the element in the LLR array is less than 0, the hard judgment value corresponding to the element is 1.
  • the LLR array is ⁇ 7, -3, -6, 1 ⁇
  • Step B According to the position of the non-information bit, determine the target check formula participating in the calculation of the symbol parameters in the check formula data.
  • the first correspondence between the position of the non-information bit and the check formula participating in the calculation of the symbol parameter may be preset.
  • the first correspondence may be as shown in Table 2.
  • Table 2 merely illustrates the first correspondence relationship in the form of an example, and does not limit the first correspondence relationship.
  • Step C Determine the symbol parameters according to the target check formula and non-information bit values involved in calculating the symbol parameters.
  • u PC is the value of non-information bits.
  • S602. Determine the lighting array according to the LLR array decoded at step i, the position of the non-information bit, and the value of the non-information bit.
  • the lighting array can be determined by the following feasible implementation manner: a first array determined according to the position of non-information bits, where the first array includes m elements, and the value of the element is 0 or 1; according to the LLR array For the size of the absolute value of each LLR in, sort the elements in the first array to obtain the lighting array.
  • the first array may be determined according to the position of the non-information bits and the first correspondence.
  • the correspondence between the position of the non-information bit and the first array can also be preset, for example, when a group of bits to be decoded includes 4 bits and a group of bits to be decoded includes 1
  • the correspondence between the position of the non-information bits and the first array may be as shown in Table 3:
  • the absolute values of the elements in the LLR array are sorted to obtain:
  • the correspondence between the number of non-information bits, the position of the non-information bits, and the lighting array may include at least one of the following relationships:
  • the lighting array includes 1111;
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011,
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011;
  • the lighting array includes 1000, 0100, 0010, and 0001.
  • S603 Determine the target mode according to the lighting array and the symbol parameters.
  • At least one mode corresponding to the lighting array and the symbol parameter may be determined first, and the target mode may be determined in the at least one mode.
  • a third correspondence between the lighting array, the symbol parameter and at least one mode may be preset, and correspondingly, at least one mode may be determined according to the lighting array, the symbol parameter and the third correspondence.
  • the target mode may be determined in at least one mode according to the branch metric value of at least one mode.
  • the branch metric value of the pattern can be determined according to the LLR array and the pattern.
  • the branch metric of the pattern is the sum of the elements in the LLR array corresponding to element 1 in the pattern.
  • the branch metric corresponding to the pattern is the value of the third element in the LLR array, that is, the pattern corresponds to The branch metric is -6.
  • the K modes with the smallest branch metric value in at least one mode are determined as the target mode.
  • the third correspondence between the lighting array, the symbol parameter (S), and at least one mode may be as follows:
  • At least one mode includes 0000, 1100, 1010, 1001, and 0110;
  • At least one mode includes 1000, 0100, 0010, 0001, and 1110;
  • At least one mode includes 0000, 0010, 1100, 0001, and 1110;
  • At least one mode includes 1000, 1010, 0100, 1001, 0110;
  • At least one mode includes 0000, 0100, 0001, and 1010;
  • At least one mode includes 1000, 1100, 0010, 1001, and 0110;
  • At least one mode includes 0000, 0100, 0010, 0110, and 1001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 0001;
  • At least one mode includes 0000, 1000, 0001, 1001, 0110, and 1110;
  • At least one mode includes 0100, 1100, 0010, and 1010;
  • At least one mode includes 0000, 1000, 0010, and 1010;
  • At least one mode includes 0100, 1100, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 1000, 0100, and 1100;
  • At least one mode includes 0010, 1010, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 0100, 0010, 0110, 0001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 1001;
  • At least one mode includes 0000, 1000, 0010, 1010, and 0001;
  • At least one mode includes 0100, 1100, 0110, 1110, and 0101;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0001;
  • At least one mode includes 0010, 1010, 0110, 1110, 0011;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0010;
  • At least one mode includes 0001, 1001, 0101, 1101, and 0011.
  • a group of bits to be decoded includes 4 bits to be decoded, and the number of non-information bits is 0, at least one mode includes 0000, 1000, 0100, 0010, and 1100.
  • S604 Determine the second decoding path according to the target mode and the LLR array.
  • the second decoding path may be determined according to the target mode, the lighting array and the verification array.
  • the PSUM corresponding to the target mode can be determined according to the target mode, the lighting array and the check array, and the PSUM is decoded to obtain a branch path, and the second decoding path is determined according to the first decoding path and the branch path.
  • the first and second elements in the target mode correspond to f 3 and f 1 in the lighting array.
  • check f The element corresponding to 1 (the second) and the element corresponding to f 3 (the fourth) are flipped to obtain 0011.
  • Table 4 can be split to obtain multiple tables, or part of the contents in Table 4 can be retained, that is, various variations of Table 4 are within the scope of protection of the present application.
  • the input LLR array ⁇ 7, -3, -6, 1 ⁇ is decoded in the i-th step, the i-th group of bits to be decoded includes one non-information bit, and the non-information bit is located in the i-th group The position in the code bit is 1, and the value of the non-information bit is 1.
  • the second path corresponding to the first path is: 00000110, 00001100, 00000101, 00001110.
  • FIG. 7A is a schematic diagram of the first step of SCL parallel decoding provided by this application.
  • 7B is a schematic diagram of the second-step decoding of SCL parallel decoding provided in this application.
  • FIG. 7C is a schematic diagram of the third step of SCL parallel decoding provided in this application.
  • 7D is a schematic diagram of the fourth step of SCL parallel decoding provided in this application.
  • the receiving end receives 16 LLRs, which are respectively denoted as LLR0, LLR1, ..., LLR15, and the corresponding number of bits to be decoded is 16, which are denoted as u0, u1, ... , U15.
  • the 16 bits to be decoded are divided into 4 groups, and each group of bits to be decoded includes 4 bits to be decoded.
  • the bits to be decoded included in the 4 groups of decoded bits are shown in Table 5:
  • the first group of bits to be decoded u0, u1, u2, u3 The second set of bits to be decoded U4, u5, u6, u7
  • the Polar code butterfly decoding network includes 5 columns of LLRs (or 5-level LLRs). From left to right, the first column LLR is the first level LLR and the second column LLR is the second level LLR, and so on, the fifth column LLR is the fifth level LLR.
  • the third level LLR of the first group of bits to be decoded (u0-u3) is calculated.
  • the ML algorithm or simplified SC algorithm uses the ML algorithm or simplified SC algorithm to calculate the LLR of u0-u3 in parallel, and calculate the path metric value of each possible decoding path of the first set of bits to be decoded in parallel according to the LLR of u0-u3.
  • first set of coded information bits comprises four bits
  • the first set of all possible coding bit number of paths to be coded is 2 4, respectively: 000,0001,0010,0011,0100,0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110 and 1111.
  • the number of reserved paths is 32, since the number of all possible decoding paths (16) of the first group of bits to be decoded is smaller than the number of reserved paths, the 16 paths are determined as reserved decoding of the first group of bits to be decoded path.
  • the third LLR of the second set of bits to be decoded (u4-u7) is calculated.
  • the decoding result of the second step decoding can be determined by the method in the prior art, namely , Get 16 third decoding paths of 16 first decoding paths respectively, get 256 third decoding paths, and select 32 decoding paths among the 256 third decoding paths as the second group to be translated The reserved decoding path for code bits.
  • the four second decoding paths of the first decoding path 1-the first decoding path 8 are determined respectively, and no sorting is needed.
  • a total of 64 second decoding paths are determined, and according to the path metric values of 64 second decoding paths, 32 decodings with the smallest path metric value are selected among the 64 second decoding paths
  • the present application can greatly reduce the complexity of sorting, thereby improving decoding efficiency.
  • the fourth step decoding is performed. After decoding in the fourth step, 32 reserved decoding paths can be obtained, and a decoding path is selected as a decoding result among the 32 reserved decoding paths.
  • FIG. 8 is a schematic diagram of simulation provided by the present application.
  • the first decoding path is represented longitudinally, and the path metric value of the first decoding path increases sequentially from top to bottom.
  • the horizontal direction represents the branch path, and from left to right, the path metric value of the branch path increases sequentially.
  • Figure 8 includes 32 rows and 16 columns of elements, where the elements in columns 10-16 are all 0, and the 10-16 columns are not shown in the figure, each element represents the first decoding path and the branch path
  • the decoding path of is the normalized probability of the real decoding path, which is calculated by traditional methods. That is, each probability is divided by 32 to obtain the normalized probability shown in FIG. 8.
  • the probability that the corresponding decoding path in the first 4 columns is the real decoding path is greater.
  • the probability that the decoding path corresponding to the first 2 columns is the real decoding path is greater, and for the first decoding path 25 to the first decoding path 32, the decoding path corresponding to the first column is the actual decoding path The probability of the code path is large.
  • first decoding path 1-the first decoding path 4 first select the corresponding decoding path of the first 4 columns as the second decoding path, and then determine the reserved decoding path in the second decoding path , Not only can reduce the complexity of sorting, but also avoid the omission of the actual decoding path, so that the accuracy of the decoding is higher.
  • the sorting complexity can be reduced, and the decoding accuracy is higher.
  • FIG. 9 is another schematic diagram of simulation provided by the present application.
  • the horizontal axis represents the code length
  • the vertical axis represents the signal-to-noise ratio.
  • any one-step decoding assuming that all the paths obtained by the expansion of the L 1 first decoding path are 64, and the reserved decoding path is 32, you need to select 32 translations among the 64 paths
  • the code path serves as a reserved decoding path.
  • the dotted line in FIG. 9 is the signal-to-noise ratio of the decoding method using T1 comparison units by the method in the prior art, and the solid line in FIG. 9 is the The method in the application uses the signal-to-noise ratio of T2 comparison units for decoding.
  • the signal-to-noise ratio represents the decoding performance.
  • the decoding performance of this application is close to that in the prior art, and the number of T2 is about 5.8% of the number of T1, that is, in this application
  • the comparison unit used in this application is only about 5.8% of the comparison unit used in the prior art. It can be seen that the decoding complexity of this application is less than the current There are decoding complexity in the technology.
  • the SCL parallel decoding apparatus may be provided in a receiving device, and the receiving device may be a terminal device, a network device, or the like.
  • the data received by the SCL parallel decoding device 10 corresponds to P groups of bits to be decoded, please refer to FIG. 10, the SCL parallel decoding device 10 includes an acquisition module 11, a first determination module 12, and a second determination module 13, wherein,
  • the acquiring module 11 is used to acquire L 1 first decoding paths of the i-1th group of bits to be decoded, the i is an integer, the P is an integer greater than 1, 1 ⁇ i ⁇ P, so Said L 1 is a positive integer;
  • the first determining module 12 is configured to separately determine a second decoding path corresponding to each first decoding path, and there are at least one second corresponding to the first decoding path among the L 1 first decoding paths
  • the number of decoding paths is different from the number of second decoding paths corresponding to other first decoding paths.
  • the number of second decoding paths corresponding to each first decoding path is less than 2 n , where n is The number of information bits included in the group i to-be-decoded bits;
  • the second determining module 13 is configured to determine at least one reserved decoding path of the ith group of to-be-decoded bits in a second decoding path corresponding to L 1 first decoding paths, and the at least one reserved The decoding path includes the decoding result of the ith group of bits to be decoded.
  • the obtaining module 11 may execute S041 in the embodiment of FIG. 4.
  • the first determination module 12 may execute S402 in the embodiment of FIG. 4 and S601-S604 in the embodiment of FIG. 6.
  • the second determination module 13 may execute S403 in the embodiment of FIG. 4.
  • the path metric value of the xth first decoding path is greater than or equal to the path metric value of the yth first decoding path
  • the corresponding The number of second decoding paths is less than or equal to the number of second decoding paths corresponding to the yth first decoding path
  • the x is a positive integer, 1 ⁇ x ⁇ L 1
  • the y is Positive integer, 1 ⁇ y ⁇ L 1 .
  • the first determining module 12 is specifically configured to:
  • the first determining module 12 is specifically configured to:
  • the second decoding path is determined according to the target mode and the LLR array.
  • L 1 32, n ⁇ 4, and the number of second decoding paths corresponding to 4 first decoding paths in the 32 first decoding paths is 4,20
  • the number of second decoding paths corresponding to the first decoding path is 2, and the number of second decoding paths corresponding to 8 decoding paths is 1.
  • the number of second decoding paths corresponding to the first to fourth first decoding paths is 4.
  • the number of second decoding paths corresponding to the 5th to 24th first decoding paths is 2, and the number of second decoding paths corresponding to the 25-32th first decoding paths is 1.
  • L 1 32, n ⁇ 4, and the number of second decoding paths corresponding to 8 first decoding paths in the 32 first decoding paths is 4,8 The number of second decoding paths corresponding to the first decoding path is 2, and the number of second decoding paths corresponding to 25 decoding paths is 1.
  • the number of second decoding paths corresponding to the first to eighth first decoding paths is 4.
  • the number of second decoding paths corresponding to the 9th to 16th first decoding paths is 2, and the number of second decoding paths corresponding to the 17-32th first decoding paths is 1.
  • the first determining module 12 is specifically configured to:
  • the target mode is determined according to the lighting array and the symbol parameter S.
  • a group of bits to be decoded includes 4 bits to be decoded
  • the lighting array includes 1111;
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011,
  • the lighting array includes 1100, 1010, 1001, 0110, 0101, and 0011;
  • the lighting array includes 1000, 0100, 0010, and 0001;
  • At least one pattern includes 0000, 1000, 0100, 0010, 1100;
  • At least one mode includes 0000, 1100, 1010, 1001, and 0110;
  • At least one mode includes 1000, 0100, 0010, 0001, and 1110;
  • At least one mode includes 0000, 0010, 1100, 0001, and 1110;
  • At least one mode includes 1000, 1010, 0100, 1001, 0110;
  • At least one mode includes 0000, 0100, 0001, and 1010;
  • At least one mode includes 1000, 1100, 0010, 1001, and 0110;
  • At least one mode includes 0000, 0100, 0010, 0110, and 1001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 0001;
  • At least one mode includes 0000, 1000, 0001, 1001, 0110, and 1110;
  • At least one mode includes 0100, 1100, 0010, and 1010;
  • At least one mode includes 0000, 1000, 0010, and 1010;
  • At least one mode includes 0100, 1100, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 1000, 0100, and 1100;
  • At least one mode includes 0010, 1010, 0110, 1110, 0001, 1001;
  • At least one mode includes 0000, 0100, 0010, 0110, 0001;
  • At least one mode includes 1000, 1100, 1010, 1110, and 1001;
  • At least one mode includes 0000, 1000, 0010, 1010, and 0001;
  • At least one mode includes 0100, 1100, 0110, 1110, and 0101;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0001;
  • At least one mode includes 0010, 1010, 0110, 1110, 0011;
  • At least one mode includes 0000, 1000, 0100, 1100, and 0010;
  • At least one mode includes 0001, 1001, 0101, 1101, and 0011.
  • FIG. 11 is a schematic diagram of the hardware structure of the SCL parallel decoding device provided by the present application.
  • the SCL parallel decoding device 20 includes: a memory 21 and a processor 22, wherein the memory 21 and the processor 22 communicate; exemplary, the memory 21 and the processor 22 communicate through a communication bus 23, the memory 21 is used to store a computer program, and the processor 22 executes the computer program to implement the method shown in the foregoing embodiment.
  • the SCL parallel decoding device may further include a transmitter and / or a receiver.
  • the processor may be a central processing unit (Central Processing Unit, CPU), or other general-purpose processors, digital signal processors (Digital Signal Processor, DSP), application-specific integrated circuits (Application Specific Integrated Circuit, ASIC )Wait.
  • the general-purpose processor may be a microprocessor or the processor may be any conventional processor or the like. Combining the steps of the method disclosed in this application (S201-S203 in the embodiment of FIG. 2, S301-S303 in the embodiment of FIG. 3, S401-S403 in the embodiment of FIG. 4, S601-S604 in the embodiment of FIG. 6) It can be directly reflected by the completion of execution by the hardware processor, or by the combination of hardware and software modules in the processor.
  • the present application provides a storage medium, which is used to store a computer program, and the computer program is used to implement the SCL parallel decoding method described in any of the foregoing method embodiments.
  • the present application provides a chip for supporting a receiving device (such as a terminal device, a network device, etc.) to implement the functions shown in the embodiments of the present application (for example, acquiring a first decoding path, determining a second decoding path, and determining Retain the decoding path, etc.), the chip is specifically used in a chip system, the chip system can be composed of chips, can also include chips and other discrete devices.
  • the chip includes a processing unit.
  • the chip may further include a communication unit, and the processing unit may be, for example, a processor.
  • the communication unit for example It can be an input / output interface, pin, or circuit.
  • the processing unit executes all or part of the actions performed by the various processing modules (for example, the acquisition module, the first determination module, and the second determination module in FIG. 10) in the embodiment of the present application, and the communication unit can perform corresponding receiving or sending actions, for example , Before the acquiring module acquires the L 1 first decoding paths of the i-1th group of bits to be decoded, receives the bits to be decoded and so on.
  • the processing module of the receiving device in this application may be a processing unit of the chip, and the receiving module or the sending module of the control device is a communication unit of the chip.
  • the aforementioned program can be stored in a readable memory.
  • the steps including the above method embodiments are executed; and the aforementioned memory (storage medium) includes: read-only memory (English: read-only memory, abbreviation: ROM), RAM, flash memory, hard disk, Solid-state hard disk, magnetic tape (English: magnetic), floppy disk (English: floppy disk), optical disk (English: optical) and any combination thereof.
  • These computer program instructions can be provided to the processing unit of a general-purpose computer, special-purpose computer, embedded processing machine, or other programmable data processing device to produce a machine that enables the generation of instructions executed by the processing unit of the computer or other programmable data processing device
  • These computer program instructions may also be stored in a computer-readable memory that can guide a computer or other programmable data processing device to work in a specific manner, so that the instructions stored in the computer-readable memory produce an article of manufacture including an instruction device, the instructions The device implements the functions specified in one block or multiple blocks of the flowchart one flow or multiple flows and / or block diagrams.
  • These computer program instructions can also be loaded onto a computer or other programmable data processing device, so that a series of operating steps are performed on the computer or other programmable device to produce computer-implemented processing, which is executed on the computer or other programmable device
  • the instructions provide steps for implementing the functions specified in one block or multiple blocks of the flowchart one flow or multiple flows and / or block diagrams.
  • the term “including” and its variations may refer to non-limiting inclusions; the term “or” and its variations may refer to “and / or”.
  • the terms “first”, “second”, etc. are used to distinguish similar objects, and do not have to be used to describe a specific order or sequence.
  • “plurality” means two or more.
  • "And / or” describes the relationship of the related objects, indicating that there can be three relationships, for example, A and / or B, which can indicate: there are three conditions: A exists alone, A and B exist at the same time, and B exists alone.
  • the character “/” generally indicates that the related object is a "or” relationship.

Landscapes

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Abstract

一种译码方法、装置及设备，该方法包括：获取第i-1组待译码比特的L 1个第一译码路径，i为整数，接收到的数据对应P组待译码比特，P为大于1的整数，1＜i≤P，L 1为正整数；分别确定每个第一译码路径对应的第二译码路径，L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同，每个第一译码路径对应的第二译码路径的个数小于2 n，n为第i组待译码比特中包括的信息比特的个数；在L 1个第一译码路径对应的第二译码路径中确定第i组待译码比特的至少一个保留译码路径，至少一个保留译码路径包括第i组待译码比特的译码结果。所述方法提高了译码效率。

Description

译码方法、装置及设备
本申请要求于2018年11月16日提交中国专利局、申请号为201811369277.6、申请名称为“译码方法、装置及设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及通信技术领域，尤其涉及一种译码方法、装置及设备。
背景技术
在通信技术领域，通信设备(例如终端设备、基站等)可以通过极化码(Polar码)的方式进行信道编码和译码。
在现有技术中，在通过极化码进行译码时，采用串行抵消列表(Successive Cancellation List，SCL)算法通过并行方法进行译码的过程通常如下：将待译码比特划分成多组比特，并依次对每组比特进行译码。每次对其中一组比特译码都会扩展出多个译码路径，并从多个译码路径中保留一定数量的路径用于下一组译码，最终可以得到多条译码结果路径，从中选择译码正确率最大的一个译码路径上的译码结果作为译码输出。
然而，上述方法，译码速度慢，复杂度较高。
发明内容
本申请提供一种译码方法、装置及设备，降低了译码复杂度，提高了译码效率。
第一方面，本申请提供一种译码方法，接收设备接收到的数据对应P(P为大于1的整数)组待译码比特比特之后，针对该P组待译码比特中的任意第i(i为整数，1<i≤P)组待译码比特，可以通过如下可行的实现方式进行译码：
获取第i-1组待译码比特的L 1个第一译码路径，分别确定每个第一译码路径对应的第二译码路径，在L 1个第一译码路径对应的第二译码路径中确定第i组待译码比特的至少一个保留译码路径，至少一个保留译码路径包括第i组待译码比特的译码结果。其中，L 1为正整数，L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同，每个第一译码路径对应的第二译码路径的个数小于2 n，n为第i组待译码比特中包括的信息比特的个数。
在上述过程中，在SCL并行译码中任意的第i(i≥2)步译码中，先获取第i-1组待译码比特的L 1个第一译码路径，确定每个第一译码路径对应的第二译码路径，并在L 1个第一译码路径对应的第二译码路径中确定至少一个保留路径，由于第一译码路径对应的第二译码路径的个数小于2 n，因此，通过上述方法可以降低排序复杂度，进而提高了SCL并行译码方法的效率。
在一种可能的实施方式中，第x个第一译码路径的路径度量值大于或等于第y个第一译码路径的路径度量值时，第x个第一译码路径对应的第二译码路径的个数小于或等于第 y个第一译码路径对应的第二译码路径的个数，x为正整数，1≤x≤L 1，y为正整数，1≤y≤L 1。
当第一译码路径的路径度量值越小时，则第一译码路径为真实的译码路径的概率越大，相应的，该第一译码路径对应的第二译码路径为真实的译码路径的概率也越大，因此，通过上述方式确定得到的第二译码路径为真实的译码路径的概率较大。
在一种可能的实施方式中，确定第一译码路径对应的第二路径，包括：
根据第一译码路径在第i步译码输入的对数释然比LLR数组、第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径。
在一种可能的实施方式中，根据第一译码路径在第i步译码输入的对数释然比LLR数组、第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径，包括：
根据第一译码路径在第i步译码输入的LLR数组、第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式；
根据目标模式和LLR数组，确定第二译码路径。
在一种可能的实施方式中，根据第一译码路径在第i步译码输入的LLR数组、第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式，包括：
根据LLR数组、非信息比特的位置和非信息比特的值确定点灯数组以及符号参数S；
根据点灯数组以及符号参数S确定目标模式。
在上述过程中，无需计算第一译码路径对应的2 n个第三译码路径，也无需对2 n个第三译码路径进行排序，即可确定得到第一译码路径对应的第二译码路径，使得确定第二译码路径的效率较高。
在一种可能的实施方式中，，L 1＝32，n≤4，32个第一译码路径中4个第一译码路径对应的第二译码路径的个数为4，20个第一译码路径对应的第二译码路径的个数为2，8个译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至4个第一译码路径对应的第二译码路径的个数为4，第5至24个第一译码路径对应的第二译码路径的个数为2，第25-32个第一译码路径对应的第二译码路径的个数为1。
由于第1至32个第一译码路径对应的第二译码路径为真实的译码路径的概率依次降低，且第1至4个第一译码路径对应的第二译码路径的个数(4)大于第5至24个第一译码路径对应的第二译码路径的个数(2)，第5至24个第一译码路径对应的第二译码路径的个数(2)大于第25-32个第一译码路径对应的第二译码路径的个数(1)，因此，通过上述方式确定得到的第二译码路径为真实的译码路径的概率较大。
在一种可能的实施方式中，L 1＝32，n≤4，32个第一译码路径中8个第一译码路径对应的第二译码路径的个数为4，8个第一译码路径对应的第二译码路径的个数为2，25个译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至8个第一译码路径对应的第二译码路径的个数为4，第9至16个第一译码路径对应的第二译码路径的个数为2，第17-32个第一译码路径对应的第二译码路径的个数为1。
由于第1至32个第一译码路径对应的第二译码路径为真实的译码路径的概率依次降 低，且第1至8个第一译码路径对应的第二译码路径的个数(4)大于第9至16个第一译码路径对应的第二译码路径的个数(2)，第9至16个第一译码路径对应的第二译码路径的个数(2)大于第17-32个第一译码路径对应的第二译码路径的个数(1)，因此，通过上述方式确定得到的第二译码路径为真实的译码路径的概率较大。
在一种可能的实施方式中，一组待译码比特中包括4个待译码比特，
当非信息比特的个数为1，非信息比特的位置为第1个时，点灯数组包括1111；
当非信息比特的个数为1，非信息比特的位置为第2个时，点灯数组包括1100、1010、1001、0110、0101和0011，
当非信息比特的个数为1，非信息比特的位置为第3个时，点灯数组包括1100、1010、1001、0110、0101和0011；
当非信息比特的个数为1，非信息比特的位置为第4个时，点灯数组包括1000、0100、0010、0001；
当非信息比特的个数为0时，至少一个模式包括0000、1000、0100、0010、1100；
当点灯数组为1111，S为0时，至少一个模式包括0000、1100、1010、1001、0110；
当点灯数组为1111，S为1时，至少一个模式包括1000、0100、0010、0001、1110；
当点灯数组为1100，S为0时，至少一个模式包括0000、0010、1100、0001、1110；
当点灯数组为1100，S为1时，至少一个模式包括1000、1010、0100、1001、0110；
当点灯数组为1010，S为0时，至少一个模式包括0000、0100、0001、1010；
当点灯数组为1010，S为1时，至少一个模式包括1000、1100、0010、1001、0110；
当点灯数组为1001，S为0时，至少一个模式包括0000、0100、0010、0110、1001；
当点灯数组为1001，S为1时，至少一个模式包括1000、1100、1010、1110、0001；
当点灯数组为0110，S为0时，至少一个模式包括0000、1000、0001、1001、0110、1110；
当点灯数组为0110，S为1时，至少一个模式包括0100、1100、0010、1010；
当点灯数组为0101，S为0时，至少一个模式包括0000、1000、0010、1010；
当点灯数组为0101，S为1时，至少一个模式包括0100、1100、0110、1110、0001、1001；
当点灯数组为0011，S为0时，至少一个模式包括0000、1000、0100、1100；
当点灯数组为0011，S为1时，至少一个模式包括0010、1010、0110、1110、0001、1001；
当点灯数组为1000，S为0时，至少一个模式包括0000、0100、0010、0110、0001；
当点灯数组为1000，S为1时，至少一个模式包括1000、1100、1010、1110、1001；
当点灯数组为0100，S为0时，至少一个模式包括0000、1000、0010、1010、0001；
当点灯数组为0100，S为1时，至少一个模式包括0100、1100、0110、1110、0101；
当点灯数组为0010，S为0时，至少一个模式包括0000、1000、0100、1100、0001；
当点灯数组为0010，S为1时，至少一个模式包括0010、1010、0110、1110、0011；
当点灯数组为0001，S为0时，至少一个模式包括0000、1000、0100、1100、0010；
当点灯数组为0001，S为1时，至少一个模式包括0001、1001、0101、1101、0011。
第二方面，本申请提供一种译码装置，接收到的数据对应P组待译码比特，所述装置 包括获取模块、第一确定模块和第二确定模块，其中，
所述获取模块用于，获取第i-1组待译码比特的L 1个第一译码路径，所述i为整数，所述P为大于1的整数，1<i≤P，所述L 1为正整数；
所述第一确定模块用于，分别确定每个第一译码路径对应的第二译码路径，所述L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同，每个第一译码路径对应的第二译码路径的个数小于2 n，所述n为第i组待译码比特中包括的信息比特的个数；
所述第二确定模块用于，在L 1个第一译码路径对应的第二译码路径中确定所述第i组待译码比特的至少一个保留译码路径，所述至少一个保留译码路径包括第i组待译码比特的译码结果。
在一种可能的实施方式中，第x个第一译码路径的路径度量值大于或等于第y个第一译码路径的路径度量值时，所述第x个第一译码路径对应的第二译码路径的个数小于或等于所述第y个第一译码路径对应的第二译码路径的个数，所述x为正整数，1≤x≤L 1，所述y为正整数，1≤y≤L 1。
在一种可能的实施方式中，所述第一确定模块具体用于：
根据所述第一译码路径在第i步译码输入的对数释然比LLR数组、所述第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径。
在一种可能的实施方式中，所述第一确定模块具体用于：
根据所述第一译码路径在第i步译码输入的LLR数组、所述第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式；
根据所述目标模式和所述LLR数组，确定所述第二译码路径。
在一种可能的实施方式中，L 1＝32，n≤4，所述32个第一译码路径中4个第一译码路径对应的第二译码路径的个数为4，20个第一译码路径对应的第二译码路径的个数为2，8个译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至4个第一译码路径对应的第二译码路径的个数为4，第5至24个第一译码路径对应的第二译码路径的个数为2，第25-32个第一译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，L 1＝32，n≤4，所述32个第一译码路径中8个第一译码路径对应的第二译码路径的个数为4，8个第一译码路径对应的第二译码路径的个数为2，25个译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至8个第一译码路径对应的第二译码路径的个数为4，第9至16个第一译码路径对应的第二译码路径的个数为2，第17-32个第一译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，所述第一确定模块具体用于：
根据所述LLR数组、所述非信息比特的位置和所述非信息比特的值确定点灯数组以及符号参数S；
根据所述点灯数组以及所述符号参数S确定所述目标模式。
在一种可能的实施方式中，一组待译码比特中包括4个待译码比特，
当非信息比特的个数为1，非信息比特的位置为第1个时，点灯数组包括1111；
当非信息比特的个数为1，非信息比特的位置为第2个时，点灯数组包括1100、1010、1001、0110、0101和0011，
当非信息比特的个数为1，非信息比特的位置为第3个时，点灯数组包括1100、1010、1001、0110、0101和0011；
当非信息比特的个数为1，非信息比特的位置为第4个时，点灯数组包括1000、0100、0010、0001；
当非信息比特的个数为0时，至少一个模式包括0000、1000、0100、0010、1100；
当点灯数组为1111，S为0时，至少一个模式包括0000、1100、1010、1001、0110；
当点灯数组为1111，S为1时，至少一个模式包括1000、0100、0010、0001、1110；
当点灯数组为1100，S为0时，至少一个模式包括0000、0010、1100、0001、1110；
当点灯数组为1100，S为1时，至少一个模式包括1000、1010、0100、1001、0110；
当点灯数组为1010，S为0时，至少一个模式包括0000、0100、0001、1010；
当点灯数组为1010，S为1时，至少一个模式包括1000、1100、0010、1001、0110；
当点灯数组为1001，S为0时，至少一个模式包括0000、0100、0010、0110、1001；
当点灯数组为1001，S为1时，至少一个模式包括1000、1100、1010、1110、0001；
当点灯数组为0110，S为0时，至少一个模式包括0000、1000、0001、1001、0110、1110；
当点灯数组为0110，S为1时，至少一个模式包括0100、1100、0010、1010；
当点灯数组为0101，S为0时，至少一个模式包括0000、1000、0010、1010；
当点灯数组为0101，S为1时，至少一个模式包括0100、1100、0110、1110、0001、1001；
当点灯数组为0011，S为0时，至少一个模式包括0000、1000、0100、1100；
当点灯数组为0011，S为1时，至少一个模式包括0010、1010、0110、1110、0001、1001；
当点灯数组为1000，S为0时，至少一个模式包括0000、0100、0010、0110、0001；
当点灯数组为1000，S为1时，至少一个模式包括1000、1100、1010、1110、1001；
当点灯数组为0100，S为0时，至少一个模式包括0000、1000、0010、1010、0001；
当点灯数组为0100，S为1时，至少一个模式包括0100、1100、0110、1110、0101；
当点灯数组为0010，S为0时，至少一个模式包括0000、1000、0100、1100、0001；
当点灯数组为0010，S为1时，至少一个模式包括0010、1010、0110、1110、0011；
当点灯数组为0001，S为0时，至少一个模式包括0000、1000、0100、1100、0010；
当点灯数组为0001，S为1时，至少一个模式包括0001、1001、0101、1101、0011。
第三方面，本申请提供一种译码装置，包括存储器和处理器，所述处理器执行所述存储器中的程序指令，用于实现上述第一方面任一项所述的译码方法。
第四方面，本申请提供一种存储介质，所述存储介质用于存储计算机程序，所述计算机程序用于实现上述第一方面任一项所述的译码方法。
本申请提供的译码方法、装置及设备，在SCL并行译码中任意的第i(i≥2)步译码中，先获取第i-1组待译码比特的L 1个第一译码路径，确定每个第一译码路径对应的第二 译码路径，并在L 1个第一译码路径对应的第二译码路径中确定至少一个保留路径，由于第一译码路径对应的第二译码路径的个数小于2 n，因此，通过上述方法可以降低排序复杂度，进而提高了SCL并行译码方法的效率。
附图说明
图1为本申请提供的通信系统的架构图；
图2为本申请提供的一种SCL并行译码方法的流程示意图；
图2A为本申请提供的译码路径示意图；
图3为本申请提供的另一种SCL并行译码方法的流程示意图；
图4为本申请提供的又一种SCL并行译码方法的流程示意图；
图5为本申请提供的SCL并行译码过程示意图；
图6为本申请提供的一种确定第二译码路径方法的流程示意图；
图7A为本申请提供的SCL并行译码的第一步译码示意图；
图7B为本申请提供的SCL并行译码的第二步译码示意图；
图7C为本申请提供的SCL并行译码的第三步译码示意图；
图7D为本申请提供的SCL并行译码的第四步译码示意图；
图8为本申请提供的一种仿真示意图；
图9为本申请提供的另一种仿真示意图；
图10为本申请提供的SCL并行译码装置的结构示意图；
图11为本申请提供的SCL并行译码装置的硬件结构示意图。
具体实施方式
本申请实施例可以应用于各种采用Polar编码的领域，例如：数据存储领域、光网络通信领域，无线通信领域等等。其中，本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(Narrow Band-Internet of Things，NB-IoT)、Wimax、长期演进系统(Long Term Evolution，LTE)以及下一代5G移动通信系统新空口(new radio，NR)的三大应用场景增强型移动宽带(enhanced Mobile Broad Band，eMBB)、超高可靠与低延迟的通信(Ultra Reliable Low Latency Communication，URLLC)以及大规模机器通信(massive Machine-Type Communications，mMTC)。当然，采用Polar编码的领域还可以为其它，本申请对此不作具体限定。
本申请涉及的通信装置主要包括网络设备或者终端设备。本申请中的发送设备可以为网络设备，则接收设备为终端设备。本申请中的发送设备为终端设备，则接收设备为网络设备。
在本申请实施例中，终端设备(terminal device)包括但不限于移动台(Mobile Station，MS)、移动终端(Mobile Terminal，MT)、移动电话(Mobile Telephone，MT)、手机(handset)及便携设备(portable equipment)等，该终端设备可以经无线接入网(Radio Access Network，RAN)与一个或多个核心网进行通信。例如，终端设备可以是移动电话(或称为“蜂窝”电话)、具有无线通信功能的计算机等，终端设备还可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置或设备。
本申请结合网络设备描述了各个实施例。网络设备可以是LTE系统中的演进型基站(Evolutional Node B，eNB或eNodeB)，或者，网络设备可以是5G通信系统中的gNB或者传输和接收点(transmission reception point，TRP)、微基站等，或者网络设备可以为中继站、接入点、车载设备、可穿戴设备以及未来演进的公共陆地移动网络(Public Land Mobile Network，PLMN)中的网络设备，或者在其他多种技术融合的网络中，或者在其他各种演进网络中的基站等。
图1为本申请提供的通信系统的架构图。请参见图1，包括发送设备101和接收设备102。
可选的，当发送设备101为终端设备时，则接收设备102为网络设备。当发送设备101为网络设备时，则接收设备为终端设备。
请参见图1，发送设备101包括编码器，从而发送设备101可以进行polar编码并输出编码后序列。编码后序列经过速率匹配、交织以及调制后在信道上传输至接收设备102。接收设备102包括译码器，接收设备102可以接收发送设备101发送的信号，对接收到的信号进行译码。
需要说明的是，图1只是以示例的形式示意一种通信系统的架构图，并非对通信系统的架构图的限定。
在通信过程中，发送端对信息比特和冻结比特进行编码，得到待发送比特序列，并发送待发送比特序列，可选的，冻结比特为填充比特，冻结比特通常可以为0。待发送比特序列经过速率匹配、交织以及调制后经过信道传输至接收端。接收端对接收到的信号进行解调等处理，得到一组对数似然比(Likelihood Rate，LLR)，该组LLR中包括的LLR的个数与待发送比特序列中包括的比特个数相同。接收端根据接收到的一组LLR进行Polar码译码。其中，不管发送端发比特1还是比特0，接收端都可能误判。对于信号r，在接收端正确判为0的概率p(r|b＝0)与正确判为1的概率p(r|b＝1)]的比值就是似然比。为了方便计算处理，对似然比取自然对数，则可以得到对数似然比，也即LLR＝ln[p(r|b＝0)/p(r|b＝1)]。LLR可以是浮点数。
下面，通过具体实施例对本申请所示的SCL并行译码方法进行详细说明。需要说明的是，下面几个实施例可以相互结合，对于相同或相似的内容，在不同的实施例中不再进行重复说明。
图2为本申请提供的一种SCL并行译码方法的流程示意图。请参见图2，该方法可以包括：
S201、获取到2 a个LLR。
其中，a为大于或等于1的正整数。
可选的，在接收设备接收到信息之后，对信息进行解调得到2 a个LLR。
可选的，当发送设备发送的比特序列包含打孔、截断或者重复时，接收设备接收到的LLR的个数可能大于或者小于2 a，此时，接收设备可以通过速率匹配得到个2 aLLR。
可选的，接收设备获取到的LLR的个数，与发送设备发送的比特的个数相同。
例如，假设发送设备发送的待发送比特序列中包括2 a个比特，则接收设备获取到2 a个LLR。
可选的，接收设备获取到的LLR的个数，与接收设备待译码比特的个数相同。
例如，假设接收设备获取到2 a个LLR，则接收设备需要译码的比特个数为2 a个。
在接收设备中，译码器将2 a个LLR作为输入进行译码。
S202、将2 a个待译码比特分为P组待译码比特。
其中，每组待译码比特包括m个比特，2 a＝P×m，P为大于1的正整数，m为大于或等于1的正整数。
可选的，每组待译码比特中包括待译码信息比特和/或待译码冻结比特，每组待译码比特中包括的待译码信息比特的个数可以相同，也可以不同。
可选的，还可以将每组待译码比特中包括的比特个数m称为SCL并行译码的并行度。
例如，假设待译码比特的个数为16(即2 4)个，则可以将待译码比特分为P＝4组，每组待译码比特中包括4个待译码比特。
S203、根据2 a个LLR，以P组待译码比特为译码对象进行P步译码，直至获取得到译码结果。
可选的，针对该P步译码中的第i步译码，可以得到前i组待译码比特对应的译码结果(译码路径)，其中i为大于或等于1，且小于或者等于P的整数。其中，译码路径可以是译码过程中逐比特译码后得到的一串译码比特序列，表示该译码尝试下得到的译码结果。
可以通过如下步骤A-步骤C实现得到前i组待译码比特对应的译码结果：
步骤A、根据2 a个LLR计算第i组待译码比特中每个待译码信息比特的m+1级LLR。
其中，在Polar码蝶型译码网络中包括a+1列LLR，m+1级LLR为Polar码蝶型译码网络中从左向右的第m+1列LLR。
例如，请参见图7A-图7B，待译码比特的个数为2 4，则Polar码蝶型译码网络中包括4+1＝5列LLR。m+1级LLR是指Polar码蝶型译码网络中从左向右的第m+1列LLR。
步骤B、根据第i组待译码比特中每个信息比特的m+1级LLR，并行计算第i步译码的所有可能译码路径的路径度量值。
可选的，可以采用最大似然(Maximum Likelihood，ML)算法或者简化(simplify)串行抵消(Successive Cancellation，SC)算法，先并行计算第i组待译码比特中每个信息比特的LLR，再根据第i组待译码比特中每个信息比特的LLR并行计算第i步译码的所有可能译码路径的路径度量值。
可选的，一个译码路径的路径度量值表示该译码路径为真实的译码路径的概率。
可选的，可以通过如下公式一计算译码路径的路径度量值：
Figure PCTCN2019117004-appb-000001
其中，l表示译码路径的索引，m为当前路径所包含的比特个数，
Figure PCTCN2019117004-appb-000002
为对译码路径l中第j个比特译码的译码结果(0或1)，α jl为译码路径l中第j个比特的LLR。
在上述公式一中，译码路径的路径度量值越小，则该译码路径为真实的译码路径的概率越大。
可选的，可以通过如下公式二递推计算译码路径的路径度量值：
Figure PCTCN2019117004-appb-000003
假设当前节点对应的待编码序列为u0，u1……ux，编码后序列为c0，c1……cx，则上述公式二中，
Figure PCTCN2019117004-appb-000004
为译码路径l的序列在节点内编码后的结果，i表示序列中第i个比特ci(0或1)，
Figure PCTCN2019117004-appb-000005
表示第l条第一路径第i个一码节点的路径度量，
Figure PCTCN2019117004-appb-000006
为对应译码路径l的序列节点输入的LLR序列里第i个比特的LLR，α jl为译码路径l中第j个比特的LLR，当
Figure PCTCN2019117004-appb-000007
时，
Figure PCTCN2019117004-appb-000008
为1，当
Figure PCTCN2019117004-appb-000009
时，
Figure PCTCN2019117004-appb-000010
为-1。一个节点对应一组待译码比特。
在上述公式二中，译码路径的路径度量值越小，则该译码路径为真实的译码路径的概率越大。
需要说明的是，译码路径的路径度量值反映的是该译码路径为真实的译码路径的概率大小的度量，可以采用多种方式进行路径度量从而有多种路径度量值。上述两种方式仅为举例，且在上述方式中路径度量值越小，对应的译码路径为真实译码路径的概率越大。在有些方式中，可以采用其他方式定义的其他类型的路径度量值，这些类型的路径度量值越大，对应的译码路径为真实的译码路径的概率越大。
为了方便描述，在本申请中，以译码路径的度量值越小，译码路径为真实的译码路径的概率越大为例进行说明。本领域技术人员可以理解的是，若采用其他类型的路径度量值，该类型的路径度量值越大，译码路径为真实的译码路径的概率越大时，与路径度量值相关的技术方案进行适应性改变。
其中，i大于1时，第i步译码的所有可能译码路径可以根据第i-1步译码得到的译码路径和第i组待译码比特中包括的信息比特个数n确定得到。
下面，结合图2A，对第i步译码的所有可能译码路径进行详细说明。
图2A为本申请提供的译码路径示意图。请参见图2A，假设在第二步译码得到的译码路径为2条：00和11。
在第三步译码时，假设第三组待译码比特中包括2个信息比特，则第三步译码的所有可能译码路径包括：路径00扩展得到的2 2条译码路径(0000、0001、0010和0011)，以及路径11扩展得到的2 2条译码路径(1100、1101、1110和1111)，即，第三步译码的所有可能译码路径为2*2 2条译码路径，包括0000、0001、0010、0011、1100、1101、1110和1111。
步骤C、根据所有可能译码路径的路径度量值，选择至少一个保留译码路径。
可选的，保留译码路径的数量小于或等于X。
其中，X为SCL并行译码方法对应的保留路径数。
可选的，保留路径数X可以为4、8、16等，可以根据实际需要设置该保留路径数X。
需要说明的是，若所有可能译码路径的数量大于或等于X，则保留译码路径的数量等于X。若所有可能译码路径的数量小于X，则保留译码路径的数量小于X，且保留译码路径的数量等于所有可能译码路径的数量。
可选的，i大于1时，在第i步译码时，需要依据第i-1步译码的译码结果。
例如，在第一步译码之后可以得到第一步译码的多条保留译码路径。在第一步译码的多条保留译码路径的基础上进行第二步译码，得到第二步译码的多条保留译码路径。在第二步译码的多条保留译码路径的基础上进行第三步译码，得到第三步译码的多条保留译码路径。依次类推，直至完成P步译码。
可选的，在第i步译码完成时，得到的第i步译码的保留译码路径为第1至i组待译码比特对应的译码路径。译码路径可以是第1至i组待译码比特的可能取值。
例如，假设接收端接收到16个LLR，相应的待译码比特的个数为16个，分别记为u0、u1、……、u15，假设该16个待译码比特均为待译码信息比特。假设将16个待译码比特分为4组，每组待译码比特包括4个待译码比特，该4组待译码比特中包括的待译码比特如表1所示：
表1
第一组待译码比特 u0、u1、u2、u3
第二组待译码比特 U4、u5、u6、u7
第三组待译码比特 U8、u9、u10、u11
第四组待译码比特 U12、u13、u14、u15
在进行完第一步译码之后，得到的第一步译码的保留译码路径为第一组待译码比特u0～u3对应的译码路径，第一步译码的多个译码路径的长度为4，例如，第一步译码的多条保留译码路径可以为：0000、0001、0010、0011等。
在进行完第二步译码之后，得到的第二步译码的保留译码路径为第一至二组待译码比特u0～u7对应的译码路径，第二步译码的多个译码路径的长度为8，例如，第二步译码的多条保留译码路径可以为：00000000、00000001、00000010等。
在进行完第三步译码之后，得到的第三步译码的保留译码路径为第一至三组待译码比特u0～u11对应的译码路径，第三步译码的多个译码路径的长度为12，例如，第三步译码的多条保留译码路径可以为：000000000000、000000000001、000000000010等。
在进行完第四步译码之后，得到的第四步译码的保留译码路径为第一至四组待译码比特u0～u15对应的译码路径，第四步译码的多个译码路径的长度为16，例如，第四步译码的多条保留译码路径可以为：0000000000000000、0000000000000001等。
从而可以在第四步译码得到的多条保留译码路径中选择一条译码路径作为译码结果，例如以上述为例，选择的译码路径为0000000000000001，也就是说u0～u15这16个比特的译码结果为0000000000000001。
下面，分别对第一步和第i(2≤i≤P)步的译码过程进行详细说明。具体的，请参见图3-图4所示的实施例。
图3为本申请提供的另一种SCL并行译码方法的流程示意图。其中，图3实施例为SCL并行译码中的第一步译码过程。请参见图3，该方法可以包括：
S301、根据2 a个LLR，计算第一组待译码比特中每个待译码信息比特的m+1级LLR。
S302、根据第一组待译码比特中每个待译码信息比特的m+1级LLR，并行计算第一步译码的所有可能译码路径的路径度量值。
可选的，可以先采用ML算法或者简化SC算法，并行计算第一组待译码比特中每个信息比特的LLR，然后根据第一组待译码比特中每个信息比特的LLR，并行计算第一步译 码的所有可能译码路径的路径度量值。
例如，假设第一组待译码比特中包括两个信息比特，则第一步译码的所有可能译码路径包括2 2个，分别为：00、01、10和11。
例如，假设第一组待译码比特中包括四个信息比特，则第一步译码的所有可能译码路径包括2 4个：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111。
S303、根据第一步译码中所有可能译码路径的路径度量值，在第一步译码的所有可能译码路径中确定第一组待译码比特的至少一个保留译码路径。
可选的，第一组待译码比特的保留译码路径，也可以称为第一组待译码比特的第一译码路径，还可以称为第一步译码的保留译码路径，或者第一步译码的第一译码路径。
可选的，第一步译码的保留译码路径的数量小于或等于X，其中，X为SCL并行译码方法对应的保留路径数。
可选的，保留路径数X可以为4、8、16等，可以根据实际需要设置该保留路径数X。
需要说明的是，若第一步译码的所有可能译码路径的数量大于或等于X，则可以在第一步译码的所有可能译码路径中选择X个保留译码路径，此时，第一步译码的保留译码路径的数量等于X。若第一步译码的所有可能译码路径的数量小于X，将第一步译码的所有可能译码路径确定为第一步译码的保留译码路径，此时，第一步译码中得到的保留译码路径的数量小于X。
可选的，当一个译码路径的路径度量值越小，该译码路径为真实的译码路径的概率越大时，若第一步译码中所有可能译码路径的数量大于X时，则可以通过如下可行的实现方式选择X个保留译码路径：将第一步译码的所有可能译码路径中、路径度量值最小的X个路径度量值确定为X个保留译码路径。
图4为本申请提供的又一种SCL并行译码方法的流程示意图。其中，图4实施例为SCL并行译码中的任意第i步(1<i≤P)译码过程。请参见图4，该方法可以包括：
S401、获取第i-1组待译码比特的L 1个第一译码路径
其中，在S401之前接收到数据，且接收到的数据对应P组待译码比特，i为整数，P为大于1的整数，1<i≤P，L 1为正整数。
可选的，L 1≤X。
例如，当X为8时，则L 1可能为2或4或8。
需要说明的是，第i-1组待译码比特的L 1个第一译码路径为，第i-1组待译码比特的保留译码路径。
需要说明的是，SCL并行译码方法中，需要逐步进行译码。即，先进行第一步译码得到第一步译码的第一译码路径(保留译码路径)，然后根据第一步译码的第一译码路径进行第二步译码得到第二步译码的第一译码路径，再根据第二步译码的第一译码路径进行第三步译码得到第三步译码的第一译码路径，以此类推。因此，在进行第i步译码时，已经得到了第i-1步译码的L 1条第一译码路径。
可选的，在得到第i-1步译码的L 1条第一译码路径之后，可以缓存该L 1条第一译码路径，相应的，在第i步译码时，可以直接在缓存中获取该L 1条第一译码路径。
需要说明的是，当L 1×2 n大于第一预设阈值时，才通过图4实施例所示的方法进行第 i步译码。当L 1×2 n小于或等于第一预设阈值时，可以通过现有技术中的方法进行第i步译码。
S402、分别确定每个第一译码路径对应的第二译码路径。
其中，每个第一译码路径对应的第二译码路径的个数小于2 n，n为第i组待译码比特中包括的信息比特的个数。
可选的，针对任意一个第一译码路径，可以先确定该第一译码路径对应的第二译码路径的个数，再根据第一译码路径对应的第二译码路径的个数，确定第一译码路径对应的第二译码路径。
其中，L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同。即，L 1个第一译码路径对应的第二译码路径的个数不完全相同。
可选的，可以根据第一译码路径的路径度量值确定第一译码路径对应的第二译码路径的个数。
可选的，第x个第一译码路径的路径度量值大于或等于第y个第一译码路径的路径度量值时，第x个第一译码路径对应的第二译码路径的个数小于或等于第y个第一译码路径对应的第二译码路径的个数，x为正整数，1≤x≤L 1，y为正整数，1≤y≤L 1。即，第一译码路径的路径度量值越小，第一译码路径对应的第二译码路径的个数越多。
当第一译码路径的路径度量值越小时，则第一译码路径为真实的译码路径的概率越大，相应的，该第一译码路径对应的第二译码路径为真实的译码路径的概率也越大，因此，通过上述方式确定得到的第二译码路径为真实的译码路径的概率较大。
可选的，当L 1＝32，n＝4时，该32个第一译码路径中可以存在4个第一译码路径对应的第二译码路径的个数为4，20个第一译码路径对应的第二译码路径的个数为2，8个译码路径对应的第二译码路径的个数为1。
例如，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至4个第一译码路径对应的第二译码路径的个数为4，第5至24个第一译码路径对应的第二译码路径的个数为2，第25-32个第一译码路径对应的第二译码路径的个数为1。
可选的，当L 1＝32，n＝4时，该32个第一译码路径中8个第一译码路径对应的第二译码路径的个数为4，8个第一译码路径对应的第二译码路径的个数为2，25个译码路径对应的第二译码路径的个数为1。
例如，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至8个第一译码路径对应的第二译码路径的个数为4，第9至16个第一译码路径对应的第二译码路径的个数为2，第17-32个第一译码路径对应的第二译码路径的个数为1。
可选的，针对任意一个第一译码路径，在确定得到该第一译码路径对应的第二译码路径的个数之后，可以通过如下可行的实现方式确定第一译码路径对应的第二译码路径：
第一种可行的实现方式：
根据第i组待译码比特中包括的信息比特的个数n，确定第i组待译码比特对应的2 n个分支路径，获取每个分支路径的分支度量值，根据第一译码路径的路径度量值和每个分支路径的分支度量值，确定第一译码路径对应的第二译码路径。
可选的，一个分支路径的分支度量值用于表示该分支路径为真实的译码路径的概率。
可选的，可以通过如下公式三确定分支路径的分支度量值：
Figure PCTCN2019117004-appb-000011
编码矩阵对中间序列进行反编码可以得到待译码序列。α[i]表示当前节点的第i个输入LLR，h()表示输入LLR的硬判结果。
可选的，一个分支路径的分支度量值越小，该分支路径为真实的译码路径的概率越大。
需要说明的是，当通过其它方式确定其他类型的分支路径的分支度量值时，还可能该类型的分支路径的分支度量值越大，该分支路径为真实的译码路径的概率越大。
需要说明的是，在本申请中，以分支路径的分支度量值越小，分支路径为真实的译码路径的概率越大这一类型的分支度量值为例进行说明。当然，当分支路径的分支度量值越大，分支路径为真实的译码路径的概率越大这一类型的分支度量值时，与分支度量值相关的技术方案进行适应性改变。
例如，假设n为1，2 1个分支路径为：1和0。
例如，假设n为2，2 2个分支路径为：00、01、10、11。
例如，假设n为3，2 3个分支路径为：000、001、010、011、100、101、110、111。
可选的，假设第一译码路径对应的第二译码路径的个数为K，则可以在2 n个分支路径中选择分支度量值最小的K个分支路径，并根据该K个分支路径和第一译码路径确定第一译码路径对应的K个第二译码路径。
可选的，可以分别对K个分支路径和第一译码路径进行组合，得到K个第二译码路径。
例如，假设第一译码路径为00010001，假设第i组待译码比特中包括n＝3个信息比特，则第i组待译码路径的2 3个分支路径为：000、001、010、011、100、101、110、111，假设K为4，且该8个分支路径中分支度量值最小的4个分支路径为010、011、100、101，则可以确定该第一译码路径对应的第二译码路径为：00010001010、00010001011、00010001100、00010001101。
第二种可行的实现方式：
假设第一译码路径对应的第二译码路径的个数为K，确定第一译码路径对应的2 n个第三译码路径，将2 n个第三译码路径中路径度量值最小的K个译码路径确定为第二译码路径。
例如，假设第一译码路径为00010001，假设第i组待译码比特中包括n＝3个信息比特，则第一译码路径对应的2 3个第三译码路径为：00010001000、00010001001、00010001010、00010001011、00010001100、00010001101、00010001110、00010001111，假设K为4，则计算该8个第三译码路径的路径度量值，并将路径度量值最小的4个译码路径确定为第一译码路径对应的第二译码路径。
第三种可行的实现方式：
根据第一译码路径在第i步译码输入的LLR数组、第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径。
可选的，可以根据第一译码路径在第i步译码输入的LLR数组、第i组待译码比特中包括的非信息比特的位置、非信息比特的值和预设对应关系，确定第一译码路径对应的第二译码路径。
可选的，预设对应关系包括非信息比特的位置、点灯数组、符号参数和模式之间的对 应关系。
可选的，第i步译码输入的LLR数组为：根据获取到的2 a个LLR计算第i组待译码比特中每个待译码信息比特的m+1级LLR。其中，2 a个LLR为对接收到的信息进行解调得到的，m为每组待译码比特中包括的比特个数。
可选的，非信息比特的值可以为0，也可以为1。
可选的，非信息比特的取值可以与编码方式和待编码信息比特相关。例如，当编码方式为奇偶校验极化码(Parity Check Polar Code，PC-Polar)时，当该非信息比特对应待编码比特校验结果为0时，非信息比特的值为0，当该非信息比特对应待编码比特校验结果为1时，非信息比特的值为1。
需要说明的是，在图6所示的实施例中，对该种可行的实现方式进行详细说明，此处不再进行赘述。
S403、在L 1个第一译码路径对应的第二译码路径中确定第i组待译码比特的至少一个保留译码路径。
其中，至少一个保留译码路径包括第i组待译码比特的译码结果。
可选的，至少一个保留译码路径的数量小于或等于X。
其中，X为串行抵消列表SCL译码对应的保留译码路径数，X为正整数。
例如，X可以为4、8、6等。
当然，在实际应用过程中，可以根据实际需要设置该X。
可选的，可以确定L 1个第一译码路径对应的第二译码路径的路径度量值，并根据L 1个第一译码路径对应的第二译码路径的路径度量值确定第i组待译码比特的至少一个保留译码路径。
可选的，当L 1个第一译码路径对应的第二译码路径的个数大于X时，则可以将L 1个第一译码路径对应的第二译码路径中、路径度量值最小的X个第二译码路径确定为第i组待译码比特的至少一个保留译码路径。
可选的，当L 1个第一译码路径对应的第二译码路径的个数小于或等于X时，则可以将L 1个第一译码路径对应的第二译码路径均确定为第i组待译码比特的至少一个保留译码路径。
下面，以在S402中通过第二种可行的实现方式确定第一译码路径对应的第二译码路径为例，对本申请的排序复杂度进行说明：
在上述S402中，需要执行L 1次对L 2(L 2＝2 n)个第三译码路径的排序，并选择第二译码路径。假设第一译码路径对应的第二译码路径的个数最大为L 3，因此，当采用时间复杂度O(n 2)的排序方法进行排序时，S402中的排序复杂度小于：L 1×L 2×L 3。
在上述S403中，需要执行一次对L 1×L 3个第二译码路径的排序，并选择保留译码路径，其中，在多数译码步骤中，选择的保留译码路径通常为X个，因此，当采用时间复杂度O(n 2)的排序方法进行排序时，S404中的排序复杂度为L 1×L 3×X。
综上，本申请中第i(2≤i≤P)步译码的排序复杂度为：L 1×L 2×L 3+L 1×L 3×X。
其中，现有技术的第i(2≤i≤P)步译码的排序复杂度通常为：L 1×L 2×X。
现有技术中的排序复杂度通常大于本申请的排序复杂度，具体如下：
由于L 1通常等于X，L 2＝2 n，L 3＝2 m-k，m通常等于n，由此可知：
本申请的排序复杂度为：X×2 n×2 n-k+X×2 n-k×X
现有技术中的排序复杂度为：X×2 n×X
X×2 n×X-X×2 n×2 n-k-X×2 n-k×X＝X×2 n-k×[X×(2 k-1)-2 n]
在实际应用过程中，通过合理设置k的大小，即可使得X×(2 k-1)＞2 n，进而使得本申请的排序复杂度低于现有技术的排序复杂度。
例如，可以确定k＝n-2，假设X＝2 a，此时，只要a＞2，即可使得2 a×(2 n-2-1)＞2 n，进而使得本申请中的排序复杂度低于现有技术中的排序复杂度。
下面，结合图5，通过具体示例，对图4实施例所示的译码过程进行说明。
图5为本申请提供的SCL并行译码过程示意图。请参见图5，假设第i-1步得到8条译码路径，分别记为第i-1步中的路径1、路径2、……、路径8。假设第i组待译码比特中包括4个待译码比特，则在第i步译码中，针对第i-1步译码中的每一个译码路径，均可以扩展得到16条译码路径。假设确定得到的路径1-路径4对应的4个第二译码路径，路径5-路径6对应的2个第二译码路径，路径7-路径8对应的1个第二译码路径。则可以先在路径1-路径4扩展得到的16个译码路径中选择4个译码路径，在路径5-路径6扩展得到的16条译码路径中选择2个译码路径，在路径7-路径8扩展得到的16条译码路径中选择1个译码路径，则可以得到4*4+2*2+1*2＝22个译码路径。然后，对该22条译码路径进行排序，并在排序后的22条译码路径中选择得到第i步译码中的8条译码路径。在上述过程中，假设采用时间复杂度O(n 2)的排序方法进行排序，则排序复杂度为：16*4*4+16*2*2+16*1*2+22*8＝528。
相比于现有技术，现有技术中，在第i步译码中，针对第i-1步译码中的每一个译码路径，均可以扩展得到16条译码路径，共可以扩展得到16*8＝128条译码路径，然后，根据各译码路径的路径度量值对该128条译码路径进行排序，并在排序后的128条译码路径中选择得到第i步译码中的8条译码路径，其排序复杂度为128*8＝1024。
由上可知，本申请相对于现有技术可以大幅降低排序复杂度，进而提高译码效率。
本申请提供的SCL并行译码方法，在SCL并行译码中任意的第i(i≥2)步译码中，先获取第i-1组待译码比特的L 1个第一译码路径，确定每个第一译码路径对应的第二译码路径，并在L 1个第一译码路径对应的第二译码路径中确定至少一个保留路径，由于第一译码路径对应的第二译码路径的个数小于2 n，因此，通过上述方法可以降低排序复杂度，进而提高了SCL并行译码方法的效率。
在图4-图5所示实施例的基础上，针对L 1个第一译码路径中的任意一个第一译码路径，下面通过图6所示的实施例对S402中确定第二译码路径的第三种可行的实现方式进行详细说明。
图6为本申请提供的一种确定第二译码路径方法的流程示意图。请参见图6，该方法可以包括：
S601、根据第i步译码输入的LLR数组、非信息比特的位置和非信息比特的值，确定符号参数。
可选的，可以通过如下步骤A-步骤C确定符号参数：
步骤A、根据LLR数组，确定校验式数组。
其中，LLR数组中包括m个元素，校验式数组中包括m个元素。
可选的，可以确定LLR数组中每个元素的硬判值，确定校验式数组中包括LLR数组中每个元素的硬判值。
可选的，若LLR数组中的元素大于0，则该元素对应的硬判值为0，若LLR数组中的元素小于0，则该元素对应的硬判值为1。
例如，假设LLR数组为{7，-3，-6，1}，则该LLR数组对应的m＝4个硬判值分别为0，1，1，0，则确定校验式数组为C＝{0，1，1，0}。
步骤B、根据非信息比特的位置，在校验式数据中确定参与计算符号参数的目标校验式。
可选的，可以预先设置非信息比特的位置和参与计算符号参数的校验式的第一对应关系。
例如，当一组待译码比特中包括4个比特、且一组待译码比特中包括1个非信息比特时，该第一对应关系可以如表2所示。
表2
非信息比特的位置 校验式
0 C0+C1+C2+C3
1 C1+C3
2 C2+C3
3 C3
需要说明的是，表2只是以示例的形式示意第一对应关系，并非对第一对应关系的限定。
步骤C、根据参与计算符号参数的目标校验式和非信息比特的值，确定符号参数。
可选的，假设符号参数为S，则
Figure PCTCN2019117004-appb-000012
其中，sign为参与符号参数计算的目标校验式，u PC为非信息比特的值。
例如，假设参与计算的校验式为1和0，非信息比特的值为1，则
Figure PCTCN2019117004-appb-000013
S602、根据第i步译码输入的LLR数组、非信息比特的位置和非信息比特的值，确定点灯数组。
可选的，可以通过如下可行的实现方式确定点灯数组：根据非信息比特的位置确定的第一数组，其中，第一数组中包括m个元素，元素的取值为0或1；根据LLR数组中各LLR的绝对值的大小，对第一数组中的元素进行排序得到点灯数组。
可选的，可以根据非信息比特的位置和第一对应关系，确定第一数组。
例如，假设第一对应关系如表2所示，非信息比特的位置为1，则可以确定校验式C1和C3参与符号参数的计算，则确定第一数组f＝{0，1，0，1}。
需要说明的是，还可以预设非信息比特的位置和第一数组之间的对应关系，例如，当一组待译码比特中包括4个比特、且一组待译码比特中包括1个非信息比特时，非信息比特的位置和第一数组之间的对应关系可以如表3所示：
表3
非信息比特的位置 第一数组
0 {1，1，1，1}
1 {0，1，0，1}
2 {0，0，1，1}
3 {0，0，0，1}
例如，假设LLR数组为{7，-3，-6，1}，对该LLR数组中元素的绝对值进行排序得到：|LLR 3|＜|LLR 1|＜|LLR 2|＜|LLR 0|，据此，对第一数组f＝{0，1，0，1}进行排序得到点灯数组f π＝{f 3,f 1,f 2,f 0}＝{1,1,0,0}。
可选的，当一组待译码比特中包括4个待译码比特时，非信息比特的个数、非信息比特的位置和点灯数组的对应关系可以包括如下关系中的至少一种：
当非信息比特的个数为1，非信息比特的位置为第1个时，点灯数组包括1111；
当非信息比特的个数为1，非信息比特的位置为第2个时，点灯数组包括1100、1010、1001、0110、0101和0011，
当非信息比特的个数为1，非信息比特的位置为第3个时，点灯数组包括1100、1010、1001、0110、0101和0011；
当非信息比特的个数为1，非信息比特的位置为第4个时，点灯数组包括1000、0100、0010、0001。
S603、根据点灯数组以及符号参数确定目标模式。
可选的，可以先确定点灯数组和符号参数对应的至少一个模式，并在该至少一个模式中确定目标模式。
可选的，可以预先设置点灯数组、符号参数和至少一个模式的第三对应关系，相应的，可以根据点灯数组、符号参数和该第三对应关系，确定至少一个模式。
可选的，可以根据至少一个模式的分支度量值，在至少一个模式中确定目标模式。
可选的，可以根据LLR数组和模式，确定模式的分支度量值。
可选的，模式的分支度量值为模式中元素1对应的LLR数组中元素之和。
例如，假设LLR数组为{7，-3，-6，1}，一个模式为0000，由于该模式中没有元素1，则该模式对应的分支度量值为0。
例如，假设LLR数组为{7，-3，-6，1}，一个模式为0010，则该模式对应的分支度量值为LLR数组中的第三个元素的值，即，则该模式对应的分支度量值为-6。
例如，假设LLR数组为{7，-3，-6，1}，一个模式为1100，则该模式对应的分支度量值为LLR数组中的第一个元素和第二个元素之和，即，则该模式对应的分支度量值为7-3＝4。
可选的，假设第一路径对应K个第二路径，则将至少一个模式中分支度量值最小的K个模式确定为目标模式。
可选的，当一组待译码比特中包括4个待译码比特时，点灯数组、符号参数(S)和至少一个模式之间的第三对应关系可以如下所示：
当点灯数组为1111，S为0时，至少一个模式包括0000、1100、1010、1001、0110；
当点灯数组为1111，S为1时，至少一个模式包括1000、0100、0010、0001、1110；
当点灯数组为1100，S为0时，至少一个模式包括0000、0010、1100、0001、1110；
当点灯数组为1100，S为1时，至少一个模式包括1000、1010、0100、1001、0110；
当点灯数组为1010，S为0时，至少一个模式包括0000、0100、0001、1010；
当点灯数组为1010，S为1时，至少一个模式包括1000、1100、0010、1001、0110；
当点灯数组为1001，S为0时，至少一个模式包括0000、0100、0010、0110、1001；
当点灯数组为1001，S为1时，至少一个模式包括1000、1100、1010、1110、0001；
当点灯数组为0110，S为0时，至少一个模式包括0000、1000、0001、1001、0110、1110；
当点灯数组为0110，S为1时，至少一个模式包括0100、1100、0010、1010；
当点灯数组为0101，S为0时，至少一个模式包括0000、1000、0010、1010；
当点灯数组为0101，S为1时，至少一个模式包括0100、1100、0110、1110、0001、1001；
当点灯数组为0011，S为0时，至少一个模式包括0000、1000、0100、1100；
当点灯数组为0011，S为1时，至少一个模式包括0010、1010、0110、1110、0001、1001；
当点灯数组为1000，S为0时，至少一个模式包括0000、0100、0010、0110、0001；
当点灯数组为1000，S为1时，至少一个模式包括1000、1100、1010、1110、1001；
当点灯数组为0100，S为0时，至少一个模式包括0000、1000、0010、1010、0001；
当点灯数组为0100，S为1时，至少一个模式包括0100、1100、0110、1110、0101；
当点灯数组为0010，S为0时，至少一个模式包括0000、1000、0100、1100、0001；
当点灯数组为0010，S为1时，至少一个模式包括0010、1010、0110、1110、0011；
当点灯数组为0001，S为0时，至少一个模式包括0000、1000、0100、1100、0010；
当点灯数组为0001，S为1时，至少一个模式包括0001、1001、0101、1101、0011。
需要说明的是，当当一组待译码比特中包括4个待译码比特，且非信息比特的个数为0时，至少一个模式包括0000、1000、0100、0010、1100。
S604、根据目标模式和LLR数组，确定第二译码路径。
可选的，可以根据目标模式、点灯数组和校验数组，确定第二译码路径。
可选的，可以根据目标模式、点灯数组和校验数组，确定目标模式对应的PSUM，并对PSUM进行反编码得到分支路径，并根据第一译码路径和分支路径确定第二译码路径。
例如，假设目标模式为0010，点灯数组为f π＝{f 3,f 1,f 2,f 0}＝{1,1,0,0}，校验数组为C＝{0，1，1，0}，由于目标模式中第三个元素为1，目标模式中第三个元素对应点灯数组中的f 2，相应的，对校验数组中f 2对应的元素(第三个)进行翻转，得到0100。
例如，假设目标模式为1100，点灯数组为f π＝{f 3,f 1,f 2,f 0}＝{1,1,0,0}，校验数组为C＝{0，1，1，0}，由于目标模式中第一个和第二个元素为1，目标模式中第一个和第二个元素对应点灯数组中的f 3和f 1，相应的，对校验数组中f 1对应的元素(第二个)和f 3对应的元素(第四个)进行翻转，得到0011。
下面，通过具体示例，对图6实施例所示的方法进行详细说明。
当一组待译码比特中包括4个待译码比特时，非信息比特的个数、非信息比特的位置、点灯数组、符号参数和模式的对应关系可以如表4所示：
表4
Figure PCTCN2019117004-appb-000014
需要说明的是，可以对表4进行拆分以得到多个表，或者，可以保留表4中的部分内容，即，对表4的多种变形形式均属于本申请的保护范围。
再假设第i步译码输入的LLR数组{7，-3，-6，1}，第i组待译码比特中包括1个非信息比特，且该一个非信息比特位于第i组待译码比特中的位置1，非信息比特的值为1。
根据LLR数组{7，-3，-6，1}可以确定得到校验式数组C＝{0，1，1，0}。
根据表4，可以确定位置1对应的校验式为C1和C3，因此，可以确定参与符号参数计算的校验式为C1＝1，C3＝0，并确定符号参数为
Figure PCTCN2019117004-appb-000015
根据表4，可以确定位置1对应的校验式为C1和C3，因此，可以确定第一数组f＝{0，1，0，1}。
根据LLR数组{7，-3，-6，1}的绝对值，对第一数组进行排序，得到点灯数组f π＝{f 3,f 1,f 2,f 0}＝{1,1,0,0}。
根据符号参数0和点灯数组{1,1,0,0}，在表4中查表可以得到5个模式包括：P0＝0000、P1＝0010、P2＝1100、P3＝0001、P4＝1110，获取该5个模式的分支度量值分别为：0，6，4，7，10。
假设第一路径对应4个第二路径，则在该5个模式中选择分支度量值最小的4个模式作为目标模式：P0＝0000、P1＝0010、P2＝1100、P3＝0001。
获取P0＝0000、P1＝0010、P2＝1100、P3＝0001对应的PSUM分别为：0110，0100，0011，1110。对该4个PSUM进行反编码得到4个分支路径0110，1100，0101，1110。
假设第一路径为0000，则可以确定第一路径对应的第二路径为：00000110，00001100，00000101，00001110。
需要说明的是，表4所示的对应关系为通过仿真运算得来的，以使根据表4所示的对应关系确定得到的K个第二译码路径为第一译码路径对应的第三译码路径中路径度量值最小的K个译码路径。
在图6所示的实施例中，相比于S402中确定第二译码路径的第二种可行的实现方式，无需计算第一译码路径对应的2 n个第三译码路径，也无需对2 n个第三译码路径进行排序，即可确定得到第一译码路径对应的第二译码路径，提高了确定第二译码路径的效率。
下面，结合图7A-图7D，对上述方法实施例所示的SCL并行译码过程进行详细说明。
图7A为本申请提供的SCL并行译码的第一步译码示意图。图7B为本申请提供的SCL并行译码的第二步译码示意图。图7C为本申请提供的SCL并行译码的第三步译码示意图。图7D为本申请提供的SCL并行译码的第四步译码示意图。
请参见图7A-图7D，接收端接收到16个LLR，分别记为LLR0、LLR1、……、LLR15，相应的待译码比特的个数为16个，分别记为u0、u1、……、u15。将16个待译码比特分为4组，每组待译码比特包括4个待译码比特，该4组待译码比特中包括的待译码比特如表5所示：
表5
第一组待译码比特 u0、u1、u2、u3
第二组待译码比特 U4、u5、u6、u7
第三组待译码比特 U8、u9、u10、u11
第四组待译码比特 U12、u13、u14、u15
请参见图7A-图7D，在Polar码蝶型译码网络中包括5列LLR(或5级LLR)，从左向右第一列LLR为第一级LLR，第二列LLR为第二级LLR，以此类推，第五列LLR为第五级LLR。
在第一步译码中，请参见图7A，先根据LLR0、LLR1、……、LLR15，计算出第一组待译码比特(u0-u3)的第三级LLR。再采用ML算法或简化SC算法等，并行计算u0-u3的LLR，并根据u0-u3的LLR并行计算第一组待译码比特的每条可能译码路径的路径度量值。假设第一组待译码比特中包括4个信息比特，则第一组待译码比特的所有可能译码路径数为2 4条，分别为：000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111。假设路径保留数为32，由于第一组待译码比特的所有可能译码路径数(16)小于保留路径数，则将该16个路径均确定为第一组待译码比特的保留译码路径。
在第二步译码中，请参见图7B，先根据LLR0、LLR1、……、LLR15，计算出第二组待译码比特(u4-u7)的第三级LLR。假设第二组待译码比特中包括4个比特信息，假设16*2 4＝256小于第一预设阈值，则可以通过现有技术中的方法确定第二步译码的译码结果，即，分别获取16个第一译码路径的16个第三译码路径，得到256个第三译码路径，并在256个第三译码路径中选择32个译码路径作为第二组待译码比特的保留译码路径。
在第三步译码中，请参见图7C，计算出第三组待译码比特(u8-u11)的第三级LLR。假设第三组待译码比特中包括4个比特信息，且32*2 4＝512大于第一预设阈值，则通过本申请所示的方法确定第三组待译码比特的保留译码路径，具体的：
通过图6实施例所示的方法，可以确定得到每个第一译码路径对应的4个模式，最多需要32*1＝32次排序。
根据第一译码路径1-第一译码路径8对应的4个模式，分别确定第一译码路径1-第一译码路径8的4条第二译码路径，无需排序。
根据第一译码路径9-第一译码路径16对应的4个模式，分别确定第一译码路径9-第一译码路径16的2条第二译码路径，需要进行8*4*2＝64次排序。
根据第一译码路径17-第一译码路径32对应的4个模式，分别确定第一译码路径17-第一译码路径32的1条第二译码路径，需要进行16*4＝64次排序。
在上述过程中，一共确定得到64条第二译码路径，并根据64个第二译码路径的路径度量值，在该64个第二译码路径中选择路径度量值最小的32个译码路径作为第i组待译码比特的保留译码路径，需要进行64*32＝2048次排序，即，本申请的排序复杂度为2048。
由上可知，在第i步译码过程中，最多需要进行32+64+64+2048＝2208次排序。
而现有技术中，在第i步译码中，针对第i-1步译码中的32条第一译码路径，均可以扩展得到16条译码路径，共可以扩展得到132*16＝512条译码路径，然后，根据各译码路径的路径度量值对该512条译码路径进行排序，并在排序后的512条译码路径中选择得到第i步译码中的32条译码路径，需要进行512*32＝16384次排序，即，现有技术中的排序复杂度为16384。
由上可知，本申请相对于现有技术可以大幅降低排序复杂度，进而提高译码效率。
与第三步译码类似，执行第四步译码。在第四步译码之后可以得到32条保留译码路径，并在该32条保留译码路径中选择一条译码路径作为译码结果。
在上述任意一个实施例的基础上，下面，结合图8-图9所示仿真数据对本申请的译码效率进行说明。
图8为本申请提供的一种仿真示意图。请参见图8，纵向表示第一译码路径，且从上到下，第一译码路径的路径度量值依次增大。横向表示分支路径，且从左到右，分支路径的路径度量值依次增大。
图8中包括32行和16列元素，其中，第10-16列中的元素均为0，图中未示意第10-16列，每个元素表示由第一译码路径和分支路径所构成的译码路径为真实的译码路径的归一化概率，该概率为通过传统的方法计算得到的。即，对每个概率除以了32，得到图8所示的归一化概率。
有图8可知，对于第一译码路径1-第一译码路径4，前4列对应的译码路径为真实的译码路径的概率较大，对于第一译码路径5-第一译码路径24，前2列对应的译码路径为真实的译码路径的概率较大，对于第一译码路径25-第一译码路径32，前1列对应的译码路径为真实的译码路径的概率较大。
在本申请中，对于第一译码路径1-第一译码路径4，先选择出前4列对应的译码路径作为第二译码路径，再在第二译码路径中确定保留译码路径，不但可以减少排序复杂度，还可以避免将真实的译码路径遗漏，以使译码的准确性较高。同理，对于第一译码路径5-第一译码路径32，均可以减少排序复杂度，且使得译码的准确性较高。
图9为本申请提供的另一种仿真示意图。请参见图9，横轴表示码长，纵轴标识信噪比。
请参见图9，针对任意一步译码，假设L 1个第一译码路径扩展得到的所有路径为64条，且保留译码路径为32条，则需要在该64条路径中选择32条译码路径作为保留译码路径。在从64条路径中选择32条路径的过程中，图9中的虚线为通过现有技术中的方法、采用T1个比较单元进行译码的信噪比，图9中的实线为通过本申请中的方法、采用T2个比较单元进行译码的信噪比。信噪比表示译码性能，因此，由表9可知，本申请的译码性能和现有技术中的译码性能接近，而T2的数量为T1的数量的5.8％左右，即，在本申请的译码性能和现有技术的译码性能相近时，本申请所使用的比较单元尽是现有技术所使用的比较单元的5.8％左右，由此可知，本申请的译码复杂度小于现有技术中的译码复杂度。
图10为本申请提供的SCL并行译码装置的结构示意图。该SCL并行译码装置可以设置在接收设备中，该接收设备可以为终端设备、网络设备等。该SCL并行译码装置10接收到的数据对应P组待译码比特，请参见图10，该SCL并行译码装置10包括获取模块11、第一确定模块12和第二确定模块13，其中，
所述获取模块11用于，获取第i-1组待译码比特的L 1个第一译码路径，所述i为整数，所述P为大于1的整数，1<i≤P，所述L 1为正整数；
所述第一确定模块12用于，分别确定每个第一译码路径对应的第二译码路径，所述L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同，每个第一译码路径对应的第二译码路径的个数小于2 n，所述n为第i组待译码比特中包括的信息比特的个数；
所述第二确定模块13用于，在L 1个第一译码路径对应的第二译码路径中确定所述第i组待译码比特的至少一个保留译码路径，所述至少一个保留译码路径包括第i组待译码比 特的译码结果。
可选的，获取模块11可以执行图4实施例中的S041。
可选的，第一确定模块12可以执行图4实施例中的S402、图6实施例中的S601-S604。
可选的，第二确定模块13可以执行图4实施例中的S403。
需要说明的是，本申请所示的SCL并行译码装置可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似，此处不再进行赘述。
在一种可能的实施方式中，第x个第一译码路径的路径度量值大于或等于第y个第一译码路径的路径度量值时，所述第x个第一译码路径对应的第二译码路径的个数小于或等于所述第y个第一译码路径对应的第二译码路径的个数，所述x为正整数，1≤x≤L 1，所述y为正整数，1≤y≤L 1。
在一种可能的实施方式中，所述第一确定模块12具体用于：
根据所述第一译码路径在第i步译码输入的对数释然比LLR数组、所述第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径。
在一种可能的实施方式中，所述第一确定模块12具体用于：
根据所述第一译码路径在第i步译码输入的LLR数组、所述第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式；
根据所述目标模式和所述LLR数组，确定所述第二译码路径。
在一种可能的实施方式中，L 1＝32，n≤4，所述32个第一译码路径中4个第一译码路径对应的第二译码路径的个数为4，20个第一译码路径对应的第二译码路径的个数为2，8个译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至4个第一译码路径对应的第二译码路径的个数为4，第5至24个第一译码路径对应的第二译码路径的个数为2，第25-32个第一译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，L 1＝32，n≤4，所述32个第一译码路径中8个第一译码路径对应的第二译码路径的个数为4，8个第一译码路径对应的第二译码路径的个数为2，25个译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至8个第一译码路径对应的第二译码路径的个数为4，第9至16个第一译码路径对应的第二译码路径的个数为2，第17-32个第一译码路径对应的第二译码路径的个数为1。
在一种可能的实施方式中，所述第一确定模块12具体用于：
根据所述LLR数组、所述非信息比特的位置和所述非信息比特的值确定点灯数组以及符号参数S；
根据所述点灯数组以及所述符号参数S确定所述目标模式。
在一种可能的实施方式中，一组待译码比特中包括4个待译码比特，
当非信息比特的个数为1，非信息比特的位置为第1个时，点灯数组包括1111；
当非信息比特的个数为1，非信息比特的位置为第2个时，点灯数组包括1100、1010、1001、0110、0101和0011，
当非信息比特的个数为1，非信息比特的位置为第3个时，点灯数组包括1100、1010、 1001、0110、0101和0011；
当非信息比特的个数为1，非信息比特的位置为第4个时，点灯数组包括1000、0100、0010、0001；
当非信息比特的个数为0时，至少一个模式包括0000、1000、0100、0010、1100；
当点灯数组为1111，S为0时，至少一个模式包括0000、1100、1010、1001、0110；
当点灯数组为1111，S为1时，至少一个模式包括1000、0100、0010、0001、1110；
当点灯数组为1100，S为0时，至少一个模式包括0000、0010、1100、0001、1110；
当点灯数组为1100，S为1时，至少一个模式包括1000、1010、0100、1001、0110；
当点灯数组为1010，S为0时，至少一个模式包括0000、0100、0001、1010；
当点灯数组为1010，S为1时，至少一个模式包括1000、1100、0010、1001、0110；
当点灯数组为1001，S为0时，至少一个模式包括0000、0100、0010、0110、1001；
当点灯数组为1001，S为1时，至少一个模式包括1000、1100、1010、1110、0001；
当点灯数组为0110，S为0时，至少一个模式包括0000、1000、0001、1001、0110、1110；
当点灯数组为0110，S为1时，至少一个模式包括0100、1100、0010、1010；
当点灯数组为0101，S为0时，至少一个模式包括0000、1000、0010、1010；
当点灯数组为0101，S为1时，至少一个模式包括0100、1100、0110、1110、0001、1001；
当点灯数组为0011，S为0时，至少一个模式包括0000、1000、0100、1100；
当点灯数组为0011，S为1时，至少一个模式包括0010、1010、0110、1110、0001、1001；
当点灯数组为1000，S为0时，至少一个模式包括0000、0100、0010、0110、0001；
当点灯数组为1000，S为1时，至少一个模式包括1000、1100、1010、1110、1001；
当点灯数组为0100，S为0时，至少一个模式包括0000、1000、0010、1010、0001；
当点灯数组为0100，S为1时，至少一个模式包括0100、1100、0110、1110、0101；
当点灯数组为0010，S为0时，至少一个模式包括0000、1000、0100、1100、0001；
当点灯数组为0010，S为1时，至少一个模式包括0010、1010、0110、1110、0011；
当点灯数组为0001，S为0时，至少一个模式包括0000、1000、0100、1100、0010；
当点灯数组为0001，S为1时，至少一个模式包括0001、1001、0101、1101、0011。
需要说明的是，本申请所示的SCL并行译码装置可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似，此处不再进行赘述。
图11为本申请提供的SCL并行译码装置的硬件结构示意图。请参见图11，该SCL并行译码装置20包括：存储器21和处理器22，其中，存储器21和处理器22通信；示例性的，存储器21和处理器22通过通信总线23通信，所述存储器21用于存储计算机程序，所述处理器22执行所述计算机程序实现上述实施例所示的方法。
可选的，SCL并行译码装置还可以包括发送器和/或接收器。
可选的，上述处理器可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)等。通用处理器可以是微处理器或者该处 理器也可以是任何常规的处理器等。结合本申请所公开的方法的步骤(图2实施例中的S201-S203、图3实施例中的S301-S303、图4实施例中的S401-S403、图6实施例中的S601-S604)可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
本申请提供一种存储介质，所述存储介质用于存储计算机程序，所述计算机程序用于实现上述任意方法实施例所述的SCL并行译码方法。
本申请提供一种芯片，该芯片用于支持接收设备(例如终端设备、网络设备等)实现本申请实施例所示的功能(例如，获取第一译码路径、确定第二译码路径、确定保留译码路径等)，该芯片具体用于芯片系统，该芯片系统可以由芯片构成，也可以包括芯片和其他分立器件。当实现上述方法的为接收设备内的芯片时，芯片包括处理单元，进一步的，芯片还可以包括通信单元，所述处理单元例如可以是处理器，当芯片包括通信单元时，所述通信单元例如可以是输入/输出接口、管脚或电路等。处理单元执行本申请实施例中各个处理模块(例如图10中的获取模块、第一确定模块和第二确定模块)所执行的全部或部分动作，通信单元可执行相应的接收或发送动作，例如，在获取模块获取第i-1组待译码比特的L 1个第一译码路径之前，接收待译码比特等。在另一具体的实施例中，本申请中的接收设备的处理模块可以是芯片的处理单元，控制设备的接收模块或发送模块是芯片的通信单元。
实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一可读取存储器中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储器(存储介质)包括：只读存储器(英文：read-only memory，缩写：ROM)、RAM、快闪存储器、硬盘、固态硬盘、磁带(英文：magnetic tape)、软盘(英文：floppy disk)、光盘(英文：optical disc)及其任意组合。
本申请实施例是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理单元以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理单元执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技 术的范围之内，则本申请也意图包含这些改动和变型在内。
在本申请中，术语“包括”及其变形可以指非限制性的包括；术语“或”及其变形可以指“和/或”。本本申请中术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。本申请中，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

Claims (22)

  1. 一种译码方法，接收到的数据对应P组待译码比特，其特征在于，所述方法包括：
    获取第i-1组待译码比特的L 1个第一译码路径，所述i为整数，所述P为大于1的整数，1<i≤P，所述L 1为正整数；
    分别确定每个第一译码路径对应的第二译码路径，所述L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同，每个第一译码路径对应的第二译码路径的个数小于2 n，所述n为第i组待译码比特中包括的信息比特的个数；
    在L 1个第一译码路径对应的第二译码路径中确定所述第i组待译码比特的至少一个保留译码路径，所述至少一个保留译码路径包括第i组待译码比特的译码结果。
  2. 根据权利要求1所述的方法，其特征在于，
    第x个第一译码路径的路径度量值大于或等于第y个第一译码路径的路径度量值时，所述第x个第一译码路径对应的第二译码路径的个数小于或等于所述第y个第一译码路径对应的第二译码路径的个数，所述x为正整数，1≤x≤L 1，所述y为正整数，1≤y≤L 1。
  3. 根据权利要求2所述的方法，其特征在于，所述确定所述第一译码路径对应的第二路径，包括：
    根据所述第一译码路径在第i步译码输入的对数释然比LLR数组、所述第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径。
  4. 根据权利要求3所述的方法，其特征在于，所述根据所述第一译码路径在第i步译码输入的对数释然比LLR数组、所述第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径，包括：
    根据所述第一译码路径在第i步译码输入的LLR数组、所述第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式；
    根据所述目标模式和所述LLR数组，确定所述第二译码路径。
  5. 根据权利要求1至4任一项所述的方法，其特征在于，L 1＝32，n≤4，所述32个第一译码路径中4个第一译码路径对应的第二译码路径的个数为4，20个第一译码路径对应的第二译码路径的个数为2，8个译码路径对应的第二译码路径的个数为1。
  6. 根据权利要求5所述的方法，其特征在于，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至4个第一译码路径对应的第二译码路径的个数为4，第5至24个第一译码路径对应的第二译码路径的个数为2，第25-32个第一译码路径对应的第二译码路径的个数为1。
  7. 根据权利要求1至4任一项所述的方法，其特征在于，L 1＝32，n≤4，所述32个第一译码路径中8个第一译码路径对应的第二译码路径的个数为4，8个第一译码路径对应的第二译码路径的个数为2，25个译码路径对应的第二译码路径的个数为1。
  8. 根据权利要求7所述的方法，其特征在于，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至8个第一译码路径对应的第二译码路径的个数为4，第9至16个第一译码路径对应的第二译码路径的个数为2，第17-32个第一译码路径对应的第二译码路径的个数为1。
  9. 根据权利要求4所述的方法，其特征在于，所述根据所述第一译码路径在第i步译码输入的LLR数组、所述第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式，包括：
    根据所述LLR数组、所述非信息比特的位置和所述非信息比特的值确定点灯数组以及符号参数S；
    根据所述点灯数组以及所述符号参数S确定所述目标模式。
  10. 根据权利要求9所述的方法，其特征在于，一组待译码比特中包括4个待译码比特，
    当非信息比特的个数为1，非信息比特的位置为第1个时，点灯数组包括1111；
    当非信息比特的个数为1，非信息比特的位置为第2个时，点灯数组包括1100、1010、1001、0110、0101和0011，
    当非信息比特的个数为1，非信息比特的位置为第3个时，点灯数组包括1100、1010、1001、0110、0101和0011；
    当非信息比特的个数为1，非信息比特的位置为第4个时，点灯数组包括1000、0100、0010、0001；
    当非信息比特的个数为0时，至少一个模式包括0000、1000、0100、0010、1100；
    当点灯数组为1111，S为0时，至少一个模式包括0000、1100、1010、1001、0110；
    当点灯数组为1111，S为1时，至少一个模式包括1000、0100、0010、0001、1110；
    当点灯数组为1100，S为0时，至少一个模式包括0000、0010、1100、0001、1110；
    当点灯数组为1100，S为1时，至少一个模式包括1000、1010、0100、1001、0110；
    当点灯数组为1010，S为0时，至少一个模式包括0000、0100、0001、1010；
    当点灯数组为1010，S为1时，至少一个模式包括1000、1100、0010、1001、0110；
    当点灯数组为1001，S为0时，至少一个模式包括0000、0100、0010、0110、1001；
    当点灯数组为1001，S为1时，至少一个模式包括1000、1100、1010、1110、0001；
    当点灯数组为0110，S为0时，至少一个模式包括0000、1000、0001、1001、0110、1110；
    当点灯数组为0110，S为1时，至少一个模式包括0100、1100、0010、1010；
    当点灯数组为0101，S为0时，至少一个模式包括0000、1000、0010、1010；
    当点灯数组为0101，S为1时，至少一个模式包括0100、1100、0110、1110、0001、1001；
    当点灯数组为0011，S为0时，至少一个模式包括0000、1000、0100、1100；
    当点灯数组为0011，S为1时，至少一个模式包括0010、1010、0110、1110、0001、1001；
    当点灯数组为1000，S为0时，至少一个模式包括0000、0100、0010、0110、0001；
    当点灯数组为1000，S为1时，至少一个模式包括1000、1100、1010、1110、1001；
    当点灯数组为0100，S为0时，至少一个模式包括0000、1000、0010、1010、0001；
    当点灯数组为0100，S为1时，至少一个模式包括0100、1100、0110、1110、0101；
    当点灯数组为0010，S为0时，至少一个模式包括0000、1000、0100、1100、0001；
    当点灯数组为0010，S为1时，至少一个模式包括0010、1010、0110、1110、0011；
    当点灯数组为0001，S为0时，至少一个模式包括0000、1000、0100、1100、0010；
    当点灯数组为0001，S为1时，至少一个模式包括0001、1001、0101、1101、0011。
  11. 一种译码装置，接收到的数据对应P组待译码比特，其特征在于，所述装置包括获取模块、第一确定模块和第二确定模块，其中，
    所述获取模块用于，获取第i-1组待译码比特的L 1个第一译码路径，所述i为整数，所述P为大于1的整数，1<i≤P，所述L 1为正整数；
    所述第一确定模块用于，分别确定每个第一译码路径对应的第二译码路径，所述L 1个第一译码路径中存在至少一个第一译码路径对应的第二译码路径的个数与其它第一译码路径对应的第二译码路径的个数不同，每个第一译码路径对应的第二译码路径的个数小于2 n，所述n为第i组待译码比特中包括的信息比特的个数；
    所述第二确定模块用于，在L 1个第一译码路径对应的第二译码路径中确定所述第i组待译码比特的至少一个保留译码路径，所述至少一个保留译码路径包括第i组待译码比特的译码结果。
  12. 根据权利要求11所述的装置，其特征在于，
    第x个第一译码路径的路径度量值大于或等于第y个第一译码路径的路径度量值时，所述第x个第一译码路径对应的第二译码路径的个数小于或等于所述第y个第一译码路径对应的第二译码路径的个数，所述x为正整数，1≤x≤L 1，所述y为正整数，1≤y≤L 1。
  13. 根据权利要求12所述的装置，其特征在于，所述第一确定模块具体用于：
    根据所述第一译码路径在第i步译码输入的对数释然比LLR数组、所述第i组待译码比特中包括的非信息比特的位置和非信息比特的值，确定第一译码路径对应的第二译码路径。
  14. 根据权利要求13所述的装置，其特征在于，所述第一确定模块具体用于：
    根据所述第一译码路径在第i步译码输入的LLR数组、所述第i组待译码比特中包括的非信息比特的位置、非信息比特的值确定目标模式；
    根据所述目标模式和所述LLR数组，确定所述第二译码路径。
  15. 根据权利要求11至14任一项所述的装置，其特征在于，L 1＝32，n≤4，所述32个第一译码路径中4个第一译码路径对应的第二译码路径的个数为4，20个第一译码路径对应的第二译码路径的个数为2，8个译码路径对应的第二译码路径的个数为1。
  16. 根据权利要求15所述的装置，其特征在于，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至4个第一译码路径对应的第二译码路径的个数为4，第5至24个第一译码路径对应的第二译码路径的个数为2，第25-32个第一译码路径对应的第二译码路径的个数为1。
  17. 根据权利要求11至14任一项所述的装置，其特征在于，L 1＝32，n≤4，所述32个第一译码路径中8个第一译码路径对应的第二译码路径的个数为4，8个第一译码路径对应的第二译码路径的个数为2，25个译码路径对应的第二译码路径的个数为1。
  18. 根据权利要求17所述的装置，其特征在于，在按照路径度量值从小到大排序后的32个第一译码路径中，第1至8个第一译码路径对应的第二译码路径的个数为4，第9至16个第一译码路径对应的第二译码路径的个数为2，第17-32个第一译码路径对应的第二译码路径的个数为1。
  19. 根据权利要求14所述的装置，其特征在于，所述第一确定模块具体用于：
    根据所述LLR数组、所述非信息比特的位置和所述非信息比特的值确定点灯数组以及符号参数S；
    根据所述点灯数组以及所述符号参数S确定所述目标模式。
  20. 根据权利要求19所述的装置，其特征在于，一组待译码比特中包括4个待译码比特，
    当非信息比特的个数为1，非信息比特的位置为第1个时，点灯数组包括1111；
    当非信息比特的个数为1，非信息比特的位置为第2个时，点灯数组包括1100、1010、1001、0110、0101和0011，
    当非信息比特的个数为1，非信息比特的位置为第3个时，点灯数组包括1100、1010、1001、0110、0101和0011；
    当非信息比特的个数为1，非信息比特的位置为第4个时，点灯数组包括1000、0100、0010、0001；
    当非信息比特的个数为0时，至少一个模式包括0000、1000、0100、0010、1100；
    当点灯数组为1111，S为0时，至少一个模式包括0000、1100、1010、1001、0110；
    当点灯数组为1111，S为1时，至少一个模式包括1000、0100、0010、0001、1110；
    当点灯数组为1100，S为0时，至少一个模式包括0000、0010、1100、0001、1110；
    当点灯数组为1100，S为1时，至少一个模式包括1000、1010、0100、1001、0110；
    当点灯数组为1010，S为0时，至少一个模式包括0000、0100、0001、1010；
    当点灯数组为1010，S为1时，至少一个模式包括1000、1100、0010、1001、0110；
    当点灯数组为1001，S为0时，至少一个模式包括0000、0100、0010、0110、1001；
    当点灯数组为1001，S为1时，至少一个模式包括1000、1100、1010、1110、0001；
    当点灯数组为0110，S为0时，至少一个模式包括0000、1000、0001、1001、0110、1110；
    当点灯数组为0110，S为1时，至少一个模式包括0100、1100、0010、1010；
    当点灯数组为0101，S为0时，至少一个模式包括0000、1000、0010、1010；
    当点灯数组为0101，S为1时，至少一个模式包括0100、1100、0110、1110、0001、1001；
    当点灯数组为0011，S为0时，至少一个模式包括0000、1000、0100、1100；
    当点灯数组为0011，S为1时，至少一个模式包括0010、1010、0110、1110、0001、1001；
    当点灯数组为1000，S为0时，至少一个模式包括0000、0100、0010、0110、0001；
    当点灯数组为1000，S为1时，至少一个模式包括1000、1100、1010、1110、1001；
    当点灯数组为0100，S为0时，至少一个模式包括0000、1000、0010、1010、0001；
    当点灯数组为0100，S为1时，至少一个模式包括0100、1100、0110、1110、0101；
    当点灯数组为0010，S为0时，至少一个模式包括0000、1000、0100、1100、0001；
    当点灯数组为0010，S为1时，至少一个模式包括0010、1010、0110、1110、0011；
    当点灯数组为0001，S为0时，至少一个模式包括0000、1000、0100、1100、0010；
    当点灯数组为0001，S为1时，至少一个模式包括0001、1001、0101、1101、0011。
  21. 一种译码装置，其特征在于，包括存储器和处理器，所述处理器执行所述存储器中的程序指令，用于实现权利要求1-10任一项所述的译码方法。
  22. 一种存储介质，其特征在于，所述存储介质用于存储计算机程序，所述计算机程序用于实现权利要求1-10任一项所述的译码方法。
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