WO2020095540A1 - 撮像装置及び電子機器 - Google Patents

撮像装置及び電子機器 Download PDF

Info

Publication number
WO2020095540A1
WO2020095540A1 PCT/JP2019/036091 JP2019036091W WO2020095540A1 WO 2020095540 A1 WO2020095540 A1 WO 2020095540A1 JP 2019036091 W JP2019036091 W JP 2019036091W WO 2020095540 A1 WO2020095540 A1 WO 2020095540A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
wiring
switch element
voltage
defect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/036091
Other languages
English (en)
French (fr)
Inventor
ルォンフォン 朝倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN201980072530.8A priority Critical patent/CN112956186B/zh
Priority to JP2020556643A priority patent/JP7371004B2/ja
Priority to CN202310967422.5A priority patent/CN117395535A/zh
Priority to US17/281,412 priority patent/US11832011B2/en
Publication of WO2020095540A1 publication Critical patent/WO2020095540A1/ja
Anticipated expiration legal-status Critical
Priority to US18/475,662 priority patent/US12088945B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/54—Testing for continuity
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/002—Diagnosis, testing or measuring for television systems or their details for television cameras
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
    • H04N25/69—SSIS comprising testing or correcting structures for circuits other than pixel cells
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/018—Manufacture or treatment of image sensors covered by group H10F39/12 of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8023—Disposition of the elements in pixels, e.g. smaller elements in the centre of the imager compared to larger elements at the periphery
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8033—Photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • the present disclosure relates to an imaging device and an electronic device.
  • a plurality of light-receiving elements is divided into several element groups, and an inspection pad is provided corresponding to each element group. Then, each element group is connected to a common inspection signal line, both the output circuit and the input circuit are connected to each inspection pad, and the changeover switch connects the inspection signal line to the corresponding inspection pad. By connecting to either the output circuit or the input circuit of, the inspection pad can be used to inspect the light receiving element.
  • the light-receiving chip described in Patent Document 1 described above is intended for the inspection of the light-receiving element in the state before the perforated electrode for outputting the light-receiving signal is formed.
  • An object of the present disclosure is to provide an imaging device that can inspect a wiring formed for each pixel row or each pixel column with a minimum of additional circuits and an electronic device including the imaging device.
  • An imaging device of the present disclosure for achieving the above object is A first substrate on which a pixel array unit formed by arranging pixels including light receiving units in a matrix is formed; and a second substrate on which a pixel control unit for controlling pixels is formed,
  • the first substrate is A first wiring transmitting a first voltage, A second wire for transmitting a second voltage, and
  • a defect detection circuit for detecting a wiring defect is provided for each pixel block, The defect detection circuit
  • a wiring defect is detected, a plurality of wirings corresponding to a plurality of pixel columns or a plurality of pixel rows are connected in series for each pixel block, and one end of a wiring chain connected in series in each pixel block is connected to the first wiring. And the other end to the second wire, Wiring failure is detected based on the potential at the intermediate position of the wiring chain.
  • the electronic device of the present disclosure for achieving the above object includes the image pickup apparatus having the above configuration.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor which is an example of the image pickup apparatus of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a pixel.
  • FIG. 3 is a block diagram showing an example of the configuration of a column parallel analog-digital conversion unit mounted on the CMOS image sensor.
  • FIG. 4 is an exploded perspective view showing an outline of a laminated chip structure.
  • FIG. 5 is a schematic view showing a chip bonding procedure in a COW type laminated structure.
  • FIG. 6 is a process diagram showing a flow of a chip bonding process in a COW type laminated structure.
  • FIG. 7 is a diagram for explaining a method of detecting an open wiring defect.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor which is an example of the image pickup apparatus of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of
  • FIG. 8 is a schematic configuration diagram illustrating an example of a basic configuration of the pixel chip according to the first embodiment.
  • FIG. 9 is a circuit diagram showing an example of a specific configuration of the pixel chip according to the second embodiment.
  • FIG. 10 is a circuit diagram showing an example of a daisy chain in one pixel block of the pixel array section and a circuit configuration of two defect detection circuits.
  • FIG. 11A illustrates setting of each voltage value of the first voltage V a / second voltage V b / third voltage V c / fourth voltage V d and restriction when the open defect is detected.
  • FIG. 11B is a diagram illustrating case classification that occurs when an open defect is detected.
  • FIG. 12 is a diagram illustrating a leak current generated when performing the disconnection inspection.
  • FIG. 11A illustrates setting of each voltage value of the first voltage V a / second voltage V b / third voltage V c / fourth voltage V d and restriction when the open defect is detected.
  • FIG. 11B is
  • FIG. 13 is a diagram illustrating an example of a method for preventing erroneous detection of disconnection due to a leak current.
  • FIG. 14 is a diagram illustrating an application example of the technology according to the present disclosure.
  • FIG. 15 is a block diagram showing an outline of a configuration of an imaging system which is an example of the electronic device of the present disclosure.
  • FIG. 16 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • FIG. 17 is a block diagram showing an example of the functional configuration of the camera head and the CCU in the endoscopic surgery system.
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • FIG. 19 is a diagram illustrating an example of the installation position of the imaging unit in the mobile control system.
  • Example 2 (Specific configuration example of pixel chip according to Example 1) 4. Modification 5.
  • Application example 6 Application example of technology according to the present disclosure 6-1.
  • Electronic device of the present disclosure (example of imaging system) 6-2.
  • Application example to endoscopic surgery system 6-3.
  • the defect detection circuit when detecting a wiring defect, a plurality of lines are connected in series between the first line and the second line for each pixel block.
  • a configuration having a switch element group that constitutes a wiring chain can be obtained.
  • the switch element at one end of the switch element group may be connected to the first wiring and the switch element at the other end may be connected to the second wiring.
  • the third wiring for transmitting the third voltage and the fourth wiring for transmitting the fourth voltage are provided on the first substrate. Can be provided. Further, regarding the defect detection circuit, a first switch element connected to an intermediate position of the wiring chain and reading the potential at the intermediate position, and connected between the third wiring and the fourth wiring, the first switch A configuration having a second switch element that performs on / off operation according to the potential at the intermediate position read through the element can be adopted.
  • the failure detection circuit in the failure detection circuit, wiring failure occurs depending on whether or not a short current is generated between the third wiring and the fourth wiring. Can be detected.
  • the failure detection circuit may be configured to detect a wire disconnection failure between one end and an intermediate position of the wiring chain or a wire disconnection failure between the intermediate position and the other end of the wiring chain. it can.
  • each switch element of the switch element group of the defect detection circuit, the first switch element, and the second switch element have a pixel. It is possible to adopt a structure including a transistor of the same conductivity type as the constituent transistor. Specifically, when the transistor forming the pixel is an N-channel MOS transistor, each switch element of the switch element group of the defect detection circuit, the first switch element, and the second switch element are of the same type as the pixel.
  • the N channel MOS transistor can be used.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor which is a type of an XY addressing type imaging device, will be described as an example of the imaging device.
  • the CMOS image sensor is an image sensor manufactured by applying a CMOS process or partially using it.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor which is an example of the image pickup apparatus of the present disclosure.
  • the CMOS image sensor 1 has a configuration including a pixel array section 11 and a peripheral circuit section of the pixel array section 11.
  • the pixel array unit 11 includes pixels 2 including light receiving units (photoelectric conversion units) arranged two-dimensionally in the row direction and the column direction, that is, in a matrix.
  • the row direction means the arrangement direction of the pixels 2 in the pixel row (so-called horizontal direction)
  • the column direction means the arrangement direction of the pixels 2 in the pixel column (so-called vertical direction).
  • the pixel 2 performs photoelectric conversion to generate and accumulate photocharges according to the amount of received light.
  • the peripheral circuit section of the pixel array section 11 includes, for example, a row selection section 12, a constant current source section 13, an analog-digital conversion section 14, a horizontal transfer scanning section 15, a signal processing section 16, a timing control section 17, and the like. Has been done.
  • pixel control lines 31 1 to 31 m are arranged along the row direction for each pixel row with respect to the matrix-shaped pixel array. Is wired.
  • vertical signal lines 32 1 to 32 n (hereinafter, may be collectively referred to as “vertical signal line 32”) are arranged along the column direction for each pixel column.
  • the pixel control line 31 transmits a drive signal for driving when reading a signal from the pixel 2.
  • the pixel control line 31 is illustrated as one wiring, but the number is not limited to one.
  • One end of the pixel control line 31 is connected to the output end corresponding to each row of the row selection unit 12.
  • the control unit 17 will be described.
  • the row selection unit 12 is configured by a shift register, an address decoder, and the like, and controls the scanning of the pixel row and the address of the pixel row when selecting each pixel 2 of the pixel array unit 11.
  • the row selection section 12 generally has two scanning systems, a read scanning system and a sweep scanning system.
  • the read scanning system sequentially selects and scans the pixels 2 of the pixel array unit 11 in units of rows in order to read pixel signals from the pixels 2.
  • the pixel signal read from the pixel 2 is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning with respect to the read-out row in which read-out scanning is performed by the read-out scanning system, prior to the read-out scanning by the shutter speed time.
  • the electronic shutter operation refers to an operation of discarding the photocharges of the photoelectric conversion unit and newly starting the exposure (starting the accumulation of the photocharges).
  • the constant current source unit 13 includes a plurality of current sources I each composed of, for example, a MOS transistor, connected to each of the vertical signal lines 32 1 to 32 n for each pixel column, and selectively scanned by the row selection unit 12. A bias current is supplied to each pixel 2 in the pixel row through each of the vertical signal lines 32 1 to 32 n .
  • the analog-digital conversion unit 14 is formed of a set of a plurality of analog-digital converters provided corresponding to the pixel columns of the pixel array unit 11, for example, provided for each pixel column.
  • the analog-digital conversion unit 14 is a column parallel type analog-digital conversion unit that converts an analog pixel signal output through each of the vertical signal lines 32 1 to 32 n for each pixel column into an N-bit digital signal. is there.
  • analog-digital converter in the column parallel analog-digital converter 14 for example, a single slope type analog-digital converter which is an example of a reference signal comparison type analog-digital converter can be used.
  • analog-digital converter is not limited to a single slope type analog-digital converter, but a successive approximation type analog-digital converter, a delta-sigma modulation type ( ⁇ modulation type) analog-digital converter, etc. Can be used.
  • the horizontal transfer scanning unit 15 is composed of a shift register, an address decoder, and the like, and controls the scanning of the pixel column and the address of the pixel column when reading the signal of each pixel 2 of the pixel array unit 11. Under the control of the horizontal transfer scanning unit 15, the pixel signal converted into a digital signal by the analog-digital conversion unit 14 is read out to the horizontal transfer line 18 having a 2N-bit width in pixel column units.
  • the signal processing unit 16 performs predetermined signal processing on the digital pixel signal supplied through the horizontal transfer line 18 to generate two-dimensional image data. For example, the signal processing unit 16 corrects vertical line defects and point defects, or clamps signals, and performs digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. Or The signal processing unit 16 outputs the generated image data as an output signal of the CMOS image sensor 1 to a device in the subsequent stage.
  • the timing control unit 17 generates various timing signals, clock signals, control signals, and the like, and based on these generated signals, the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal Drive control of the transfer scanning unit 15, the signal processing unit 16 and the like is performed.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel 2.
  • the pixel 2 has, for example, a photodiode 21 as a photoelectric conversion unit that is a light receiving unit.
  • the pixel 2 has a pixel configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25 in addition to the photodiode 21.
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, N-channel MOS type field effect transistors (FETs) are used.
  • FETs field effect transistors
  • the pixel 2 By configuring the pixel 2 with only N-channel transistors, it is possible to optimize the area efficiency and the process reduction viewpoint.
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and the present invention is not limited to these combinations.
  • a plurality of control lines are wired commonly to each pixel 2 in the same pixel row.
  • the plurality of control lines are connected to the output terminals of the row selection unit 12 corresponding to each pixel row in pixel row units.
  • the row selection unit 12 appropriately outputs the transfer signal TRG, the reset signal RST, and the selection signal SEL to the plurality of control lines.
  • the photodiode 21 has an anode electrode connected to a low-potential-side power source (eg, ground), and photoelectrically converts the received light into a photocharge (here, photoelectron) having a charge amount corresponding to the light amount thereof. Accumulates electric charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region where the gate electrode of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage converter that converts charges into a voltage.
  • a transfer signal TRG that activates a high level (for example, V DD level) is applied to the gate electrode of the transfer transistor 22 from the row selection unit 12.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, and thus photoelectrically converts in the photodiode 21 and transfers the photocharges accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high-potential-side power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is applied to the gate electrode of the reset transistor 23 from the row selection unit 12.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD .
  • the gate electrode is connected to the floating diffusion FD and the drain electrode is connected to the node of the high potential side power supply voltage V DD .
  • the amplification transistor 24 serves as an input unit of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21. That is, the source electrode of the amplification transistor 24 is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the current source I connected to one end of the vertical signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD into the potential of the vertical signal line 32.
  • the drain electrode of the selection transistor 25 is connected to the source electrode of the amplification transistor 24, and the source electrode is connected to the vertical signal line 32.
  • a selection signal SEL that activates the high level is applied to the gate electrode of the selection transistor 25 from the row selection unit 12.
  • the selection transistor 25 is rendered conductive in response to the selection signal SEL, and thereby transfers the signal output from the amplification transistor 24 to the vertical signal line 32 with the pixel 2 in the selected state.
  • the selection transistor 25 may have a circuit configuration connected between the node of the high-potential-side power supply voltage V DD and the drain electrode of the amplification transistor 24. Further, in this example, as the pixel circuit of the pixel 2, the 4Tr configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, four transistors (Tr) has been described as an example. , But is not limited to this.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided. If necessary, the number of transistors may be increased to 5Tr or more. ..
  • FIG. 3 is a block diagram showing an example of the configuration of the column parallel analog-digital conversion unit 14.
  • the analog-digital converter 14 in the CMOS image sensor 1 of the present disclosure is composed of a set of a plurality of single slope type analog-digital converters provided corresponding to the vertical signal lines 32 1 to 32 n .
  • the single-slope analog-digital converter 140 in the n-th column will be described as an example.
  • the single-slope analog-digital converter 140 has a circuit configuration including a comparator 141, a counter circuit 142, and a latch circuit 143.
  • the single-slope analog-to-digital converter 140 uses a so-called RAMP waveform (slope waveform) reference signal whose voltage value changes linearly with the passage of time.
  • the reference signal having the ramp waveform is generated by the reference signal generation unit 19.
  • the reference signal generation unit 19 can be configured using, for example, a DAC (digital-analog conversion) circuit.
  • the comparator 141 uses the analog pixel signal read from the pixel 2 as a comparison input and the ramp waveform reference signal generated by the reference signal generation unit 19 as a reference input, and compares the two signals. Then, for example, when the reference signal is larger than the pixel signal, the output of the comparator 141 is in the first state (for example, high level), and when the reference signal is less than or equal to the pixel signal, the output is in the second state ( For example, low level). Accordingly, the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, the magnitude of the signal level, as a comparison result.
  • the clock signal CLK is given to the counter circuit 142 from the timing control unit 17 at the same timing as the timing of starting the supply of the reference signal to the comparator 141. Then, the counter circuit 142 measures the pulse width period of the output pulse of the comparator 141, that is, the period from the start of the comparison operation to the end of the comparison operation by performing the counting operation in synchronization with the clock signal CLK. ..
  • the count result (count value) of the counter circuit 142 becomes a digital value obtained by digitizing an analog pixel signal.
  • the latch circuit 143 holds (latches) the digital value that is the count result of the counter circuit 142. Further, the latch circuit 143 is an example of noise removal processing by calculating the difference between the D-phase count value corresponding to the signal level pixel signal and the P-phase count value corresponding to the reset level pixel signal. , CDS (Correlated Double Sampling). Then, under the drive of the horizontal transfer scanning unit 15, the latched digital value is output to the horizontal transfer line 18.
  • the reference signal of the linearly changing analog value generated by the reference signal generation unit 19 and the pixel A digital value is obtained from time information until the magnitude relationship with the analog pixel signal output from 2 changes.
  • the analog-to-digital conversion unit 14 in which the analog-to-digital converter 140 is arranged in a one-to-one relationship with the pixel column is illustrated, but the analog-to-digital conversion is performed in units of a plurality of pixel columns. It is also possible to use the analog-digital conversion unit 14 in which the converter 140 is arranged.
  • the chip (semiconductor integrated circuit) structure of the CMOS image sensor 1 having the above configuration has a laminated chip structure (so-called laminated chip).
  • laminated chip when the substrate surface on the side where the wiring layer is formed is the front surface (front surface), the back surface irradiation type pixel structure that takes in light emitted from the opposite back surface side is used.
  • a front-illuminated pixel structure that takes in light emitted from the front side can be used.
  • FIG. 4 is an exploded perspective view showing an outline of a stack type chip structure of the CMOS image sensor 1.
  • the laminated chip structure has a structure in which at least two semiconductor substrates of a pixel chip 41 which is a first substrate and a logic chip 42 which is a second substrate are laminated. ..
  • each pixel 2 of the pixel array section 11, pixel control lines 31 1 to 31 m , and vertical signal lines 32 1 to 32 n are formed in the pixel chip 41 of the first layer.
  • the second-layer logic chip 42 includes a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal transfer scanning unit 15, a signal processing unit 16, a timing control unit (TG) 17, and a reference.
  • a pixel controller including the signal generator 19 and the like for controlling the pixel 2 is formed.
  • the pixel control unit is a peripheral circuit unit of the pixel array unit 11.
  • the first-layer pixel chip 41 and the second-layer logic chip 42 are electrically connected to each other via bumps, TCV (Through Chip Via), and Cu-Cu hybrid bonding connecting portions 43 and 44. ..
  • the size (area) of the pixel chip 41 of the first layer is sufficient to form the pixel array section 11. Therefore, the size (area) of the pixel chip 41, The size of the entire chip can be reduced. Further, a process suitable for manufacturing the pixel 2 can be applied to the first layer pixel chip 41, and a process suitable for manufacturing the pixel control unit (logic) can be applied to the second layer logic chip 42. In manufacturing the CMOS image sensor 1, there is also an advantage that the process can be optimized. In particular, when manufacturing the pixel control unit on the logic chip 42, it is possible to apply a tip miniaturization process.
  • the laminated structure of the two-layer structure in which the pixel chip 41 and the logic chip 42 are laminated is illustrated, but the laminated structure is not limited to the two-layer structure, and may be a structure of three or more layers. You can also In the case of a stacked structure of three layers or more, the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, the timing control unit 17, and the reference signal generation.
  • the pixel control section including the section 19 and the like can be dispersedly formed on the semiconductor substrate of the second and subsequent layers.
  • a laminated chip having a three-dimensional structure in which a pixel chip 41 having the pixel array section 11 and a logic chip 42 having the pixel control section are bonded together
  • the pixel chip 41 and the logic In general, a case where a non-defective product or a defective product is selected in an inspection in a wafer state which is a final shape after the chips 42 are bonded together.
  • Lamination methods for laminated chips include a method of bonding wafers to each other (WOW: Wafer On Wafer) and a method of bonding wafers to non-defective chips (COW: Chip On Wafer).
  • WOW Wafer On Wafer
  • COW Chip On Wafer
  • the pixel chip 41 on which the pixel array unit 11 is mounted and the pixel control unit (logic) such as the row selection unit 12 and the analog-digital conversion unit 14 are provided.
  • the logic chips 42 to be mounted are manufactured by separate wafer processes. After that, the logic chip 42 is diced, and the logic chip 42 after dicing is attached to the pixel chip 41 in the wafer state.
  • the first advantage of the COW type laminated structure is that each of the pixel chip 41 and the logic chip 42 can be manufactured by an optimized process.
  • the pixel chip 41 it is possible to use a process optimized with respect to pixel characteristics such as a white spot and the maximum charge amount Q s.
  • the logic chip 42 it is possible to increase the speed by using a fine process at the tip. Therefore, power saving can be achieved.
  • the second advantage is that, as shown in FIG. 6, for each of the pixel chip 41 and the logic chip 42, non-defective products are selected before the bonding, and non-defective chips are bonded together, thereby preventing wasteful yield loss. Therefore, the cost can be reduced. Particularly in a large-sized sensor having a large area, when the yield of the pixel / logic single chip is not high, the effect of cost reduction by the selection of good products / defective products is great.
  • the circuit configuration of the pixel array unit 11 mounted on the pixel chip 41 includes vertical signal lines 32 1 to 32 n in the column direction and pixel control lines 31 1 to 31 m in the row direction.
  • the wiring is stretched around.
  • a short circuit (short circuit) / open (open circuit) defect occurs in these wirings, it causes a line defect in the output image of the image pickup device.
  • These wiring defects are the main cause of chip defects.
  • Detecting wiring shorts can be achieved relatively easily. For example, when a different potential is applied to the adjacent wirings from the outside and a leak current is observed between the adjacent wirings, it can be determined that a wiring short circuit has occurred somewhere.
  • a plurality of wirings (here, vertical signal lines 32 1 to 32 n are illustrated) are switched elements (for example, MOS transistors) 45 1 to 45 i . They are connected in series to form one daisy chain (wiring chain). Then, when the selection of non-defective / defective, the test signal test_en a high level fixed, with the switch elements 45 1 ⁇ 45 i on, so as to provide both ends of daisy chain voltage V a, the V b. The test signal test_en and the voltages V a and V b are applied through the test pad 46.
  • switched elements for example, MOS transistors
  • the pixel control lines 31 1 to 31 m and the vertical signal lines 32 1 to 32 n usually have wiring resistance of about 10 k ⁇ per several lines, and in view of the current measurement accuracy (about nA),
  • the maximum number of wires that can be connected in series with one daisy chain is several tens to several hundreds.
  • the image pickup device having a stacked structure tends to have a higher defective rate of the wirings of the pixel control lines 31 1 to 31 m and the vertical signal lines 32 1 to 32 n than the defective rate of a single pixel for the purpose of increasing the number of pixels and increasing the speed. It is in. Therefore, in the embodiment of the present disclosure, in the pixel chip 41 in which the pixel array unit 11 is formed, the main purpose is to check only the wiring layer, and the minimum circuits are added, whereby the pixel control lines 31 1 to 31 m are added. It is possible to detect wiring failure of the vertical signal lines 32 1 to 32 n , specifically, open failure (disconnection).
  • all wiring is divided into a plurality of daisy chains (wiring chains), and all of the divided daisy chains have an open defect.
  • the detection (sorting) is performed in parallel (simultaneously). As a result, it is possible to shorten the time required to detect a wiring defect (that is, an open defect). Further, since the number of constituent elements (for example, transistors) and test terminals (test pads) of the circuit for detecting the open defect can be reduced, the area overhead can be reduced.
  • Example 1 is a basic configuration example of the pixel chip 41 according to the embodiment of the present disclosure.
  • FIG. 8 shows an example of the basic configuration of the pixel chip 41 according to the first embodiment.
  • the open defects of the wirings arranged in the upper, lower, left, and right of the pixel array unit 11 are detected (sorted).
  • the defect detection circuits 47A to 47D for carrying out) are mounted.
  • the defect detection circuits 47A and 47B arranged above and below the pixel array section 11 are for detecting wiring defects of the vertical signal lines 32 1 to 32 n wired along the pixel columns.
  • the defect detection circuits 47C and 47D arranged on the left and right of the pixel array unit 11 are for detecting wiring defects of the pixel control lines 31 1 to 31 m wired along the pixel rows.
  • the pixel chip 41 is electrically connected to the logic chip 42 (see FIG. 5) via the connecting portions 43A and 43B and the connecting portions 44A and 44B arranged on the peripheral portion thereof.
  • the connecting portions 43A and 43B and the connecting portions 44A and 44B are formed of bumps, TCVs, Cu-Cu hybrid bonding and the like.
  • pad portions 48A to 48D for inspecting (selecting) non-defective products / defective products are provided in the peripheral portion of the pixel chip 41, corresponding to the defect detection circuits 47A to 47D.
  • Example 2 is a specific configuration example of the pixel chip 41 according to Example 1.
  • FIG. 9 shows an example of a specific configuration of the pixel chip 41 according to the second embodiment.
  • the pixel array section 11 is divided into a plurality of (p) regions in the row direction, and the divided regions are pixel blocks 51 1 to 51 p . Then, for the vertical signal lines 32 1 to 32 n wired along the pixel columns, one daisy chain is formed for each of the pixel blocks 51 1 to 51 p . The details will be described later.
  • the defect detection circuit 47A has three connection wirings 52 1 , 52 2 , and 52 3 arranged along the row direction.
  • the pixel blocks 51 1 to 51 p of the pixel array section 11 are connected to the test pads 53 1 , 53 2 , 53 3 of the pad section 48A through three connection wirings 52 1 , 52 2 , 52 3 , respectively. ..
  • the test signal test_en is applied to the test pad 53 1 , and the connection wiring 52 1 transmits the test signal test_en in the row direction.
  • the test pad 53 2 the first voltage V a is applied, the first voltage V a, the connection wiring 52 2, which is the first wiring is transmitted to the row direction.
  • the test pad 53 3, the second voltage V b is applied, the second voltage V b, the second a wiring which connection wiring 52 3 is transmitted to the row direction.
  • the defect detection circuit 47B has three connection wirings 52 4 , 52 5 , 52 6 arranged along the row direction.
  • the pixel blocks 51 1 to 51 p of the pixel array section 11 are connected to the test pads 53 4 , 53 5 , 53 6 of the pad section 48B through three connection wirings 52 4 , 52 5 , 52 6 , respectively. ..
  • the test signal test_en is applied to the test pad 53 4 , and the connection wiring 52 4 transmits the test signal test_en in the row direction.
  • a third voltage V c is applied to the test pad 53 5 , and the third wiring V 5 that is the third wiring transmits this third voltage V c in the row direction.
  • the test pad 53 6, the fourth voltage V d is applied, the fourth voltage V d, the fourth connection wiring 52 6 are wires are transferred to the row direction.
  • FIG. 10 shows an example of a daisy chain in one pixel block of the pixel array section 11 and a circuit configuration of the two defect detection circuits 47A and 47B.
  • the pixel block 51 1 will be described as an example, but other pixel blocks 51 2 to 51 p have the same configuration.
  • j vertical signal lines 32 1 to 32 j of the pixel block 51 1 are denoted by vsl # 1 to vsl # j.
  • the j vertical signal lines vsl # 1 to vsl # j of the pixel block 51 1 are connected in series by the switch element groups at both ends to form one daisy chain.
  • each switch element eg, MOS transistor
  • the gate electrodes (gate terminals) of the switch transistors s 1 to s j are connected to the test pads 53 1 and 53 4 via connection wirings 52 1 and 52 4 .
  • a high-level test signal test_en is applied through the test pads 53 1 and 53 4 and the connection wirings 52 1 and 52 4 to turn it on to form a daisy chain.
  • the switch transistor s 1 corresponding to the first run of the vertical signal lines vsl # 1 the first voltage V a is applied through the connection wiring 52 2, switching transistors corresponding to the vertical signal line vsl # j of j-th s j
  • a second voltage V b is applied to the terminal through the connection wiring 52 3 . Then, by applying the high-level test signal test_en, the first voltage V a , and the second voltage V b , it is possible to detect (select) an open defect of the vertical signal lines vsl # 1 to vsl # j. It will be possible.
  • Failure detection circuit 47B is connected wires 52 4, 52 5, 52 6 and the switch transistors s 2, s 4, ⁇ ⁇ ⁇ , in addition to s j, the switch transistors Tr 1 and a first switching element , And a switch transistor Tr 2 which is a second switch element.
  • the switch transistor Tr 1 has a gate electrode connected to the test pad 53 4 via a connection wiring 52 4 and a drain electrode connected to an intermediate position V m of the daisy chain.
  • the source electrode is connected to the test pad 53 5 via the connection wiring 52 5
  • the drain electrode is connected to the test pad 53 6 via the connection wiring 52 6
  • the gate electrode is connected to the switch transistor Tr 1 . It is connected to the source electrode.
  • Each of the switch transistors s 1 to s j of the defect detection circuits 47A and 47B and the switch transistors Tr 1 and 2 of the defect detection circuit 47B should be composed of transistors of the same conductivity type as the transistors forming the pixel 2.
  • the pixel 2 is configured on the pixel chip 41 side by only N-channel MOS transistors as shown in FIG. 2 by optimizing the area efficiency and the process reduction viewpoint.
  • the switch transistors s 1 to s j and the switch transistors Tr 1 and Tr 2 are also configured by using N-channel MOS transistors of the same type as the pixel 2. This eliminates the need to add a new element type (that is, a new process step) from the existing pixel process.
  • the failure detection circuit 47A, 47B of the above construction when the open defect detection (when the selection of non-defective / defective), the test pad 53 1, 53 4, applies a test signal test_en high level, the first Voltage V a / second voltage V b / third voltage V c / fourth voltage V d , a predetermined voltage value is applied. Then, in this state, whether or not an open defect (disconnection defect) has occurred in the vertical signal lines 32 1 to 32 n is observed by observing whether or not a short current is generated between the test pads 53 5 and 53 6. It is possible to make a determination in pixel block units.
  • V th is the threshold voltage of the switch transistors s 1 to s j and the switch transistors Tr 1 and Tr 2 .
  • test signal test_en and the third voltage V c / fourth voltage V d sets the voltage value V DD2 / voltage V DD3 / voltage value V DD4.
  • the voltage values of the test signal test_en and the third voltage V c / the fourth voltage V d are common to the setting a and the setting b.
  • the switch transistors s 1 to s j and the switch transistors Tr 1 and Tr 2 are turned on, the vertical signal lines vsl # 1 to vsl # j are electrically connected to each other in series, and one daisy A chain is constructed.
  • FIG. 11B shows case classification that occurs when an open defect is detected.
  • a voltage value V DD3 higher than the voltage value V DD1 / 2 + V th is set as the third voltage V c
  • a fourth voltage V d is higher than the voltage value V DD3. to set the high voltage value V DD4 (V DD3 ⁇ V DD4 ).
  • Case (1) is a case where no open failure occurs in the vertical signal lines vsl # 1 to vsl # j in the daisy chain.
  • the potential at the intermediate position V m of the daisy chain becomes 1 ⁇ 2 of the voltage value V DD1 .
  • the potential at the intermediate position V m is input to the gate electrode of the switch transistor Tr 2 via the switch transistor Tr 1 .
  • the switch transistor Tr 2 is turned off because the gate voltage is lower than the source / drain voltage. Therefore, in case (1), no short-circuit current is generated between the test pads 53 5 and 53 6 .
  • the switch transistor Tr 2 in the setting b is turned on by the condition (3) _2 in the table of FIG. 11A.
  • the test pad 53 5, 53 between 6, short path is formed through the connection wiring 52 5, 52 6, the short current is generated.
  • the switch transistor Tr 2 is turned off, so that no short circuit current is generated between the test pads 53 5 and 53 6 .
  • the switching transistor Tr 2 in setting b since the switching transistor Tr 2 in setting b is turned on, the test pad 53 5, 53 between 6, short path is formed through the connection wiring 52 5, 52 6, the short current is generated. In the setting a, the switch transistor Tr 2 is turned off, so that no short circuit current is generated between the test pads 53 5 and 53 6 .
  • Case (4) is the case where the open failure occurs in both the vertical signal lines vsl # 1 to vsl # j / 2 and the vertical signal lines vsl # (j / 2 + 1) to vsl # j.
  • the potential of the intermediate position V m of the daisy chain of the settings a and b is indefinite. If the switch transistor Tr 2 happens to be turned on in both settings a and b, the open failure is not detected.
  • the defect using the image after the pixel chip 41 and the logic chip 42 are bonded can be selected as a line defect, and thus the defective chip is not detected. Will not be leaked. Since the occurrence probability of the case (4) is lower than that of the cases (2) and (3), the yield of bonded chips due to the omission of selection of the pixel chip 41 alone and the cost effect due to deterioration of the selection time are small.
  • the weak leak current described above is specifically the gate leak of the transistors connected to the pixel control lines 31 1 to 31 m and the selection transistor connected to the vertical signal lines 32 1 to 32 n (see FIG. 2). Source / drain leak of the selection transistor 25).
  • the threshold voltage of the N-channel MOS transistor As shown in conditions (2) / (3) of applied voltage in the table of FIG. 11A, it is necessary to consider the threshold voltage of the N-channel MOS transistor as the applied voltage at the time of selection. If the variation in the threshold voltage of the N-channel MOS transistor is large, the constraint cannot be satisfied, which may adversely affect the sorting accuracy. When there is a large variation in the threshold voltage between lots / wafers / chips, the threshold voltage of the pixel transistor is acquired in advance using well-known technology, and the applied voltage at the time of sorting is dynamically adjusted using that information. By doing so, the influence of variations can be suppressed and the robustness of sorting can be improved.
  • the switch transistors s 1 to s j and the switch transistors Tr 1 and Tr 2 are turned off, and the daisy chain is not configured. Specifically, by controlling the test signal test_en from the outside of the sensor so that the test signal test_en becomes the ground level (or a voltage lower than the threshold voltage V th ) or by attaching a resistor inside the chip, During operation, the switch transistors s 1 to s j and the switch transistors Tr 1 and Tr 2 can be turned off. Similar processing may be performed on each voltage value of the first voltage V a / second voltage V b / third voltage V c / fourth voltage V d as necessary.
  • FIG. 13 shows an example of a method for preventing erroneous detection of disconnection due to the leak current.
  • one ends of the wirings SEL_1 to SEL_m for applying the selection signal SEL to the selection transistor 25 of each pixel are connected to the test pad 53 7 via the switch transistors s 11 to s 1m .
  • the test pad 53 7, sufficiently low voltage V e enough to the selection transistor 25 in the OFF state is applied from the outside.
  • a high-level test signal test_en is applied to each gate electrode of the switch transistors s 11 to s 1m via the test pad 53 8 .
  • the switch transistors s 11 ⁇ s 1 m is turned on, sufficiently low
  • the voltage V e is applied to the gate electrode of the selection transistor 25 of each pixel via the wirings SEL _1 to SEL _m .
  • the selection transistor 25 is turned off, and the leak current does not flow. Therefore, it is possible to prevent erroneous detection of disconnection due to the leak current.
  • the pixel control lines 31 1 to 31 m of the pixel array section 11 are connected only to the gate electrodes of the pixel transistors (the transfer transistor 22, the reset transistor 23, and the selection transistor 25), so that the above leak path is not generated. Does not occur.
  • the technique according to the present disclosure is limited to the application to the CMOS image sensor. Not a thing. That is, the technique according to the present disclosure can be applied to all XY addressing type image pickup devices in which pixels 2 are two-dimensionally arranged in a matrix.
  • the imaging device according to the present embodiment described above can be used in various devices that sense light such as visible light, infrared light, ultraviolet light, and X-rays, as shown in FIG. 14, for example. Specific examples of various devices are listed below.
  • -A device that captures images used for viewing, such as a digital camera or a portable device with a camera function.
  • a digital camera or a portable device with a camera function for safe driving such as automatic stop, and recognition of the driver's condition.
  • Devices used for traffic such as in-vehicle sensors that take images of the rear, surroundings, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, ranging sensors that measure the distance between vehicles, etc.
  • Devices used for home appliances such as TVs, refrigerators, and air conditioners in order to take images and operate the devices according to the gestures-Endoscopes, devices that perform blood vessel imaging by receiving infrared light, etc.
  • Security devices such as security surveillance cameras and person authentication cameras
  • Skin measuring devices for skin and scalp Beauty such as microscope
  • Such action camera or wearable cameras provided by equipment and sports applications such as for the use, such as a camera for monitoring a sports state of the apparatus, groves and crops that are provided for use in, is provided for use in agricultural equipment
  • the technology according to the present disclosure can be applied to various products. More specifically, it can be applied to an image pickup system such as a digital still camera or a video camera, a mobile terminal device having an image pickup function such as a mobile phone, or an electronic device such as a copying machine using an image pickup device in an image reading unit. it can.
  • an image pickup system such as a digital still camera or a video camera
  • a mobile terminal device having an image pickup function such as a mobile phone
  • an electronic device such as a copying machine using an image pickup device in an image reading unit.
  • an imaging system such as a digital still camera or a video camera
  • FIG. 15 is a block diagram showing a configuration of an imaging system which is an example of the electronic device of the present disclosure.
  • the imaging system 100 includes an imaging optical system 101 including a lens group, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device 106.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the imaging optical system 101 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the image capturing unit 102 converts the light amount of the incident light imaged on the image capturing surface by the optical system 101 into an electric signal for each pixel and outputs the electric signal as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, such as white balance processing, demosaic processing, and gamma correction processing.
  • the frame memory 104 is used to appropriately store data in the process of signal processing in the DSP circuit 103.
  • the display device 105 includes a panel-type display device such as a liquid crystal display device and an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image capturing unit 102.
  • the recording device 106 records the moving image or the still image captured by the image capturing unit 102 on a recording medium such as a portable semiconductor memory, an optical disc, or an HDD (Hard Disk Drive).
  • the operation system 107 issues operation commands for various functions of the imaging system 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies serving as operating power supplies of the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the imaging device according to the above-described embodiment can be used as the imaging unit 102.
  • the image pickup device the wiring formed for each pixel row or each pixel column can be inspected with a minimum of additional circuits, so that an increase in chip area can be suppressed. Therefore, by using the image pickup apparatus according to the above-described embodiment as the image pickup unit 102, it is possible to contribute to suppressing the size increase of the image pickup system 100.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 16 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (the present technology) can be applied.
  • FIG. 16 illustrates a situation in which an operator (doctor) 11131 is operating on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as a pneumoperitoneum tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 into which a region of a predetermined length from the distal end is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid endoscope having the rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101. It is irradiated toward the observation target in the body cavity of the patient 11132 via the lens.
  • the endoscope 11100 may be a direct-viewing endoscope, or may be a perspective or side-viewing endoscope.
  • An optical system and an image pickup device are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is condensed on the image pickup device by the optical system.
  • the observation light is photoelectrically converted by the imaging element, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and controls the operations of the endoscope 11100 and the display device 11202 in a centralized manner. Further, the CCU 11201 receives the image signal from the camera head 11102, and performs various image processing such as development processing (demosaic processing) on the image signal for displaying an image based on the image signal.
  • image processing such as development processing (demosaic processing)
  • the display device 11202 displays an image based on the image signal subjected to the image processing by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various kinds of information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for cauterization of tissue, incision, sealing of blood vessel, or the like.
  • the pneumoperitoneum device 11206 is used to inflate the body cavity of the patient 11132 through the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of securing the visual field by the endoscope 11100 and the working space of the operator.
  • the recorder 11207 is a device capable of recording various information regarding surgery.
  • the printer 11208 is a device capable of printing various information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when imaging a surgical site can be configured by, for example, an LED, a laser light source, or a white light source configured by a combination thereof.
  • a white light source is formed by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy, so that the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is time-divided to the observation target, and the drive of the image pickup device of the camera head 11102 is controlled in synchronization with the irradiation timing, so that each of the RGB colors can be handled. It is also possible to take the captured image in time division. According to this method, a color image can be obtained without providing a color filter on the image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changing the intensity of the light to acquire an image in a time-division manner and synthesizing the images, a high dynamic without so-called blackout and whiteout. Images of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • the special light observation for example, the wavelength dependence of the absorption of light in body tissues is used to irradiate a narrow band of light as compared with the irradiation light (that is, white light) at the time of normal observation, so that the mucosal surface
  • the so-called narrow band imaging is performed in which a predetermined tissue such as blood vessels is imaged with high contrast.
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating the excitation light may be performed.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is also injected.
  • the excitation light corresponding to the fluorescence wavelength of the reagent can be irradiated to obtain a fluorescence image and the like.
  • the light source device 11203 can be configured to be capable of supplying narrowband light and / or excitation light compatible with such special light observation.
  • FIG. 17 is a block diagram showing an example of the functional configuration of the camera head 11102 and the CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connecting portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of an image pickup element.
  • the number of image pickup elements forming the image pickup section 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each image pickup element, and a color image may be obtained by combining them.
  • the image capturing unit 11402 may be configured to have a pair of image capturing elements for respectively acquiring the image signals for the right eye and the left eye corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately understand the depth of the living tissue in the operation site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the image pickup unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and moves the zoom lens and the focus lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Accordingly, the magnification and focus of the image captured by the image capturing unit 11402 can be adjusted appropriately.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal includes, for example, information that specifies the frame rate of the captured image, information that specifies the exposure value at the time of capturing, and / or information that specifies the magnification and focus of the captured image. Contains information about the condition.
  • the image capturing conditions such as the frame rate, the exposure value, the magnification, and the focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives the image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal that is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls regarding imaging of a surgical site or the like by the endoscope 11100 and display of a captured image obtained by imaging the surgical site or the like. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image of the surgical site or the like based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques.
  • the control unit 11413 detects a surgical instrument such as forceps, a specific living body part, bleeding, and a mist when the energy treatment instrument 11112 is used by detecting the shape and color of the edge of the object included in the captured image. Can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgery support information on the image of the operation unit. By displaying the surgery support information in a superimposed manner and presenting it to the operator 11131, the burden on the operator 11131 can be reduced, and the operator 11131 can proceed with the operation reliably.
  • the transmission cable 11400 that connects the camera head 11102 and the CCU 11201 is an electric signal cable compatible with electric signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 11402 of the camera head 11102 among the configurations described above.
  • the technique according to the present disclosure to the imaging unit 11402 of the camera head 11102, the wiring formed in each pixel row or each pixel column can be inspected with a minimum of additional circuits, so that the chip area is increased. Can be suppressed, and as a result, an increase in the chip area can be suppressed, which can contribute to the suppression of upsizing of the imaging unit 11402 of the camera head 11102.
  • the technology according to the present disclosure (this technology) can be applied to various products in addition to the endoscopic surgery system.
  • the technology according to the present disclosure can be applied to any type of movement such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, a robot, a construction machine, and an agricultural machine (tractor). It may be realized as an image sensor mounted on the body.
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio / video output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 can be input with radio waves or signals of various switches transmitted from a portable device that substitutes for a key.
  • the body system control unit 12020 receives input of these radio waves or signals and controls the vehicle door lock device, power window device, lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes a function of ADAS (Advanced Driver Assistance System) that includes collision avoidance or impact mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, a vehicle collision warning, or a vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like on the basis of the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to an occupant of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 19 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire images in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the front images acquired by the image capturing units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.
  • FIG. 19 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements or may be an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100). It is possible to extract the closest three-dimensional object on the traveling path of the vehicle 12100, which is traveling in a substantially same direction as the vehicle 12100 at a predetermined speed (for example, 0 km / h or more), as a preceding vehicle. it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, which autonomously travels without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and the like. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies an obstacle around the vehicle 12100 into an obstacle visible to the driver of the vehicle 12100 and an obstacle difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize the pedestrian by determining whether or not the pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure of extracting a feature point in an image captured by the image capturing units 12101 to 12104 as an infrared camera and a pattern matching process on a series of feature points indicating the contour of an object are performed to determine whether the pedestrian is a pedestrian.
  • the voice image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose.
  • the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 or the like among the configurations described above.
  • the technique according to the present disclosure to the imaging unit 12031 and the like, it is possible to inspect the wiring formed for each pixel row or each pixel column with a minimum of additional circuits, and thus it is possible to suppress an increase in chip area.
  • the increase in the chip area can be suppressed, which can contribute to the suppression of the size increase of the imaging unit 12031 and the like.
  • A. Imaging device ⁇ [A-1] A first substrate on which a pixel array part formed by arranging pixels including light receiving parts in a matrix is formed, and a second substrate on which a pixel control part for controlling pixels is formed are stacked. Consists of The first substrate is A first wiring transmitting a first voltage, A second wire for transmitting a second voltage, and When the pixel array section is divided into a plurality of pixel blocks in units of a plurality of pixel columns or a plurality of pixel rows, a defect detection circuit for detecting a wiring defect is provided for each pixel block, The defect detection circuit When a wiring defect is detected, a plurality of wirings corresponding to a plurality of pixel columns or a plurality of pixel rows are connected in series for each pixel block, and one end of a wiring chain connected in series in each pixel block is connected to the first wiring.
  • the defect detection circuit is a switch that connects a plurality of wirings in series between the first wiring and the second wiring for each pixel block to form a wiring chain when a wiring failure is detected.
  • the first substrate is A third wire for transmitting a third voltage, and Having a fourth wiring for transmitting a fourth voltage
  • the defect detection circuit A first switch element that is connected to an intermediate position of the wiring chain and reads the potential at the intermediate position; and A second switch element that is connected between the third wiring and the fourth wiring and that performs an on / off operation in accordance with the potential at the intermediate position read through the first switch element;
  • the imaging device according to [A-1] or [A-2].
  • the defect detection circuit detects a wiring defect depending on whether or not a short-circuit current is generated between the third wiring and the fourth wiring.
  • the imaging device according to the above [A-3].
  • the defect detection circuit detects a wire disconnection defect between one end and an intermediate position of the wiring chain or a wire disconnection defect between the intermediate position and the other end of the wiring chain.
  • Each switch element of the switch element group of the defect detection circuit, the first switch element, and the second switch element are transistors of the same conductivity type as the transistors forming the pixel.
  • [A-7] When the transistor forming the pixel is an N-channel MOS transistor, Each switch element, the first switch element, and the second switch element of the switch element group of the defect detection circuit are composed of N-channel MOS transistors of the same kind as the pixel.
  • a first substrate on which a pixel array unit formed by arranging pixels including light receiving units in a matrix is formed, and a second substrate on which a pixel control unit for controlling the pixels is formed are stacked.
  • Consists of The first substrate is A first wiring transmitting a first voltage, A second wire for transmitting a second voltage, and
  • a defect detection circuit for detecting a wiring defect is provided for each pixel block, The defect detection circuit
  • a plurality of wirings corresponding to a plurality of pixel columns or a plurality of pixel rows are connected in series for each pixel block, and one end of a wiring chain connected in series in each pixel block is connected to the first wiring.
  • the defect detection circuit is a switch that connects a plurality of wirings in series between each of the first wiring and the second wiring for each pixel block to form a wiring chain when a wiring failure is detected.
  • the first substrate is A third wire for transmitting a third voltage, and Having a fourth wiring for transmitting a fourth voltage
  • the defect detection circuit A first switch element that is connected to an intermediate position of the wiring chain and reads the potential at the intermediate position; and A second switch element that is connected between the third wiring and the fourth wiring and that performs an on / off operation according to the potential of the intermediate position read through the first switch element;
  • the electronic device according to the above [B-1] or [B-2].
  • the defect detection circuit detects a wiring defect depending on whether or not a short circuit current is generated between the third wiring and the fourth wiring.
  • the defect detection circuit detects a wire disconnection defect between one end and an intermediate position of the wiring chain or a wire disconnection defect between the intermediate position and the other end of the wiring chain.
  • Each of the switch elements, the first switch element, and the second switch element of the switch element group of the defect detection circuit are composed of a transistor of the same conductivity type as the transistor forming the pixel.
  • [B-7] When the transistor forming the pixel is an N-channel MOS transistor,
  • Each switch element, the first switch element, and the second switch element of the switch element group of the defect detection circuit are composed of N-channel MOS transistors of the same kind as the pixel.
  • Logic chip (second substrate), 43 (43A, 43B), 44 (44A, 44B). ..Connection parts, 47A to 47D ... Detection circuit, 48A ⁇ 48D ... pad portion, 51 1 ⁇ 51 p ... pixel block, 52 1-52 6 ... connection wiring 53 1-53 8 ... test pad

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Liquid Crystal Substances (AREA)

Abstract

受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成る。第１の基板は、第１の電圧を伝送する第１の配線、第２の電圧を伝送する第２の配線、及び、画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備える。不良検出回路は、配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、配線チェーンの中間位置の電位に基づいて配線不良の検出を行う。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　半導体基板上にマトリクス状に配置されて成る受光素子について、受光信号出力用の穿孔状電極が形成される以前の状態でも、検査を行うことができるようにした受光チップがある（例えば、特許文献１参照）。
　特許文献１に記載の受光チップでは、複数の受光素子を幾つかの素子群に分割し、各素子群に対応して検査用パッドを設ける。そして、各素子群をそれぞれ共通の検査用信号線に接続し、各検査用パッドには、出力回路及び入力回路の双方を接続し、切替スイッチにより、検査用信号線を、対応する検査用パッドの出力回路又は入力回路の何れかに接続することで、検査用パッドを用いて受光素子の検査を可能にしている。
特開２０１５－１６５５４４号公報
　上記の特許文献１に記載の受光チップは、受光信号出力用の穿孔状電極が形成される以前の状態での、受光素子の検査を目的としてなされたものである。
　本開示は、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができる撮像装置及び当該撮像装置を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の撮像装置は、
　受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
　第１の基板は、
　第１の電圧を伝送する第１の配線、
　第２の電圧を伝送する第２の配線、及び、
　画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
　不良検出回路は、
　配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
　配線チェーンの中間位置の電位に基づいて配線不良の検出を行う。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、ＣＭＯＳイメージセンサに搭載される列並列アナログ－デジタル変換部の構成の一例を示すブロック図である。 図４は、積層型のチップ構造の概略を示す分解斜視図である。 図５は、ＣＯＷ方式の積層構造におけるチップ貼り合わせ手順を示す概略図である。 図６は、ＣＯＷ方式の積層構造におけるチップ貼り合わせ工程の流れを示す工程図である。 図７は、配線オープンの不良検出の一手法について説明する図である。 図８は、実施例１に係る画素チップの基本的な構成の一例を示す概略構成図である。 図９は、実施例２に係る画素チップの具体的な構成の一例を示す回路図である。 図１０は、画素アレイ部の１つの画素ブロックにおけるデイジチェーン、及び、２つの不良検出回路の回路構成の一例を示す回路図である。 図１１Ａは、オープン不良の検出時の第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの各電圧値の設定、及び、制約について説明する図であり、図１１Ｂは、オープン不良の検出時に発生するケース分けについて説明する図である。 図１２は、断線検査を行う際に発生するリーク電流について説明する図である。 図１３は、リーク電流に起因する断線の誤検出を防止する手法の一例について説明する図である。 図１４は、本開示に係る技術の適用例を示す図である。 図１５は、本開示の電子機器の一例である撮像システムの構成の概略を示すブロック図である。 図１６は、本開示に係る技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 図１７は、内視鏡手術システムにおけるカメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図１９は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の撮像装置及び電子機器、全般に関する説明
　２．本開示の撮像装置
　　２－１．ＣＭＯＳイメージセンサの構成例
　　２－２．画素の構成例
　　２－３．アナログ－デジタル変換部の構成例
　　２－４．積層型のチップ構造
　　２－５．配線のショート／オープン不良について
　３．実施形態の説明
　　３－１．実施例１（画素チップの基本的な構成例）
　　３－２．実施例２（実施例１に係る画素チップの具体的な構成例）
　４．変形例
　５．応用例
　６．本開示に係る技術の適用例
　　６－１．本開示の電子機器（撮像システムの例）
　　６－２．内視鏡手術システムへの応用例
　　６－３．移動体への応用例
　７．本開示がとることができる構成
＜本開示の撮像装置及び電子機器、全般に関する説明＞
　本開示の撮像装置及び電子機器にあっては、不良検出回路について、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有する構成とすることができる。このとき、スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続された構成とすることができる。
　上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の基板について、第３の電圧を伝送する第３の配線、及び、第４の電圧を伝送する第４の配線を有する構成とすることができる。また、不良検出回路について、配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する構成とすることができる。
　更に、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、不良検出回路について、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う構成とすることができる。そして、不良検出回路について、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う構成とすることができる。
　更に、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子について、画素を構成するトランジスタと同じ導電型のトランジスタから成る構成とすることができる。具体的には、画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子について、画素と同種のＮチャネルＭＯＳトランジスタから成る構成とすることができる。
＜本開示の撮像装置＞
　本開示に係る技術が適用される撮像装置（即ち、本開示の撮像装置）の基本的な構成について説明する。ここでは、撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
　本例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光部（光電変換部）を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１1～３１m（以下、総称して「画素制御線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1～３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素制御線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各回路部分、即ち、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に垂直信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1～３２nの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器の集合から成る。アナログ－デジタル変換部１４は、画素列毎に垂直信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　列並列アナログ－デジタル変換部１４におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。但し、アナログ－デジタル変換器としては、シングルスロープ型アナログ－デジタル変換器に限られるものではなく、逐次比較型アナログ－デジタル変換器やデルタ－シグマ変調型（ΔΣ変調型）アナログ－デジタル変換器などを用いることができる。
　水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ－デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
　信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
　タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
［画素の回路構成例］
　図２は、画素２の回路構成の一例を示す回路図である。画素２は、受光部である光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を用いている。画素２をＮチャネルトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２に対して、先述した画素制御線３１として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
　尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［アナログ－デジタル変換部の構成例］
　次に、列並列アナログ－デジタル変換部１４の構成例について説明する。図３は、列並列アナログ－デジタル変換部１４の構成の一例を示すブロック図である。本開示のＣＭＯＳイメージセンサ１におけるアナログ－デジタル変換部１４は、垂直信号線３２1～３２nの各々に対応して設けられた複数のシングルスロープ型アナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ－デジタル変換器１４０を例に挙げて説明する。
　シングルスロープ型アナログ－デジタル変換器１４０は、比較器１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
　比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
　ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
　上述したように、シングルスロープ型アナログ－デジタル変換器１４０の集合から成る列並列アナログ－デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４とすることも可能である。
［積層型のチップ構造］
　上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造は、積層型のチップ構造（所謂、積層チップ）となっている。また、画素２の構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
　図４は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図４に示すように、積層型のチップ構造は、第１の基板である画素チップ４１、及び、第２の基板であるロジックチップ４２の少なくとも２つの半導体基板が積層された構造となっている。
　この積層構造において、１層目の画素チップ４１には、画素アレイ部１１の各画素２、画素制御線３１1～３１m、及び、垂直信号線３２1～３２nが形成される。２層目のロジックチップ４２には、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部（ＴＧ）１７、及び、参照信号生成部１９等から成る、画素２を制御する画素制御部が形成される。画素制御部は、画素アレイ部１１の周辺回路部である。そして、１層目の画素チップ４１と２層目のロジックチップ４２とは、バンプ、ＴＣＶ（Through Chip Via）、Ｃｕ－Ｃｕハイブリッドボンディングなどの接続部４３，４４を介して電気的に接続される。
　この積層構造のＣＭＯＳイメージセンサ１によれば、１層目の画素チップ４１として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、画素チップ４１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の画素チップ４１には、画素２の作製に適したプロセスを適用でき、２層目のロジックチップ４２には、画素制御部（ロジック）の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１を製造するに当たって、プロセスの最適化を図ることができるメリットもある。特に、ロジックチップ４２に画素制御部を作製するに当たっては、先端の微細化プロセスの適用が可能になる。
　尚、ここでは、画素チップ４１及びロジックチップ４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等から成る画素制御部については、２層目以降の半導体基板に分散して形成することができる。
　ところで、ＣＭＯＳイメージセンサ１の良品／不良品の選別では、画素制御線３１1～３１mや垂直信号線３２1～３２nなどの配線のオープン（断線）の有無や、隣接する配線間のショート（短絡）の有無の検査が行われる。画素アレイ部１１が形成された画素チップ４１と、画素制御部が形成されたロジックチップ４２とを貼り合わせた３次元構造の積層チップ（積層型のチップ構造）の場合は、画素チップ４１及びロジックチップ４２を貼り合わせた後の最終形状であるウェハ状態での検査にて、良品／不良品の選別を行うケースが一般的である。
　積層チップの積層方式には、ウェハとウェハとを貼り合わせる方式（ＷＯＷ：Wafer On Wafer）や、ウェハと良品チップとを貼り合わせる方式（ＣＯＷ：Chip On Wafer）などがある。ＣＯＷ方式の積層チップの場合は、ＷＯＷ方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。
　図５に示すように、ＣＯＷ方式の積層構造については、先ず、画素アレイ部１１を搭載する画素チップ４１、及び、行選択部１２やアナログ－デジタル変換部１４等の画素制御部（ロジック）を搭載するロジックチップ４２を別々のウェハプロセスで作製する。その後、ロジックチップ４２をダイシングし、ダイシング後のロジックチップ４２を、ウェハ状態の画素チップ４１に貼り付けていくことになる。
　ＣＯＷ方式の積層構造の第１の利点は、画素チップ４１及びロジックチップ４２のそれぞれについて、最適化されたプロセスで作製できる点である。例えば、画素チップ４１については、白点、最大電荷量Ｑs等の画素特性に関して最適化されたプロセスを使うことができ、ロジックチップ４２については、先端の微細化プロセスを使うことで、高速化、省電力化を図ることができる。第２の利点は、図６に示すように、画素チップ４１及びロジックチップ４２のそれぞれについて、貼り合わせ前に良品選別を行い、良品チップ同士を貼り合わせすることで、無駄な歩留りロスを防ぐことができるため、低コスト化を図ることができる点である。特に面積の大きい大判センサでは、画素・ロジック単体チップの歩留りが高くない場合、良品／不良品の選別によるコスト低減の効果が大きい。
　良品／不良品の選別を可能にするには、画素チップ４１及びロジックチップ４２の各単体チップでの不良選別が必須となる。ロジックチップ４２のプロセスでは、通常、低・高電圧（薄膜・厚膜）のＣＭＯＳトランジスタが用意されているため、不良検出回路の設計自由度が高い。しかし、画素チップ４１のプロセスでは、通常、高電圧のＮチャネルＭＯＳトランジスタしか対応しないことが多い。
［配線のショート／オープン不良について］
　画素チップ４１に搭載される画素アレイ部１１の回路構成は、図１に示すように、列方向に垂直信号線３２1～３２n、及び、行方向に画素制御線３１1～３１mの各配線が張り巡らされる。これらの配線にショート（短絡）／オープン（断線）の不良が発生すると、撮像装置の出力映像の線欠陥となる。そして、これらの配線不良は、チップ不良の主要因となっている。
　配線ショートの不良検出については、比較的簡単に実現できる。例えば、隣接配線に異なる電位を外部から与え、隣接配線間にリーク電流が観測された場合に、どこかに配線ショートが発生していると判断できる。
　配線オープンの不良検出については、例えば、図７に示すように、複数の配線（ここでは、垂直信号線３２1～３２nを例示）をスイッチ素子（例えば、ＭＯＳトランジスタ）４５1～４５iで直列に接続し、１つのデイジチェーン（配線チェーン）を構成する。そして、良品／不良品の選別時に、テスト信号ｔｅｓｔ＿ｅｎを高レベル固定とし、スイッチ素子４５1～４５iをオン状態にするとともに、デイジチェーンの両端に電圧Ｖa，Ｖbを与えるようにする。テスト信号ｔｅｓｔ＿ｅｎ及び電圧Ｖa，Ｖbの印加は、テストパッド４６を通して行われる。
　配線オープンの不良がない場合、印加電圧Ｖa，Ｖbとデイジチェーンの想定抵抗の比に相当する電流がデイジチェーンに流れる。もし、デイジチェーンのどこかにオープン不良が発生した場合、デイジチェーンに電流が流れないことになる。デイジチェーンに想定電流が流れるか否かでオープン不良を検出することができる。尚、通常使用時には、テスト信号ｔｅｓｔ＿ｅｎを低レベル固定とし、電圧Ｖa，Ｖbの印加は行わない。
　このオープン不良の検出法はコンセプトは簡単であるが、実現性に問題がある。具体的に、画素制御線３１1～３１mや垂直信号線３２1～３２nは、通常、数本当たりに十ｋΩ程度の配線抵抗を持ち、電流の測定精度(ｎＡ程度）を鑑みると、１つのデイジチェーンで直列に接続可能な配線本数が数十～数百本が限界である。配線本数が数千～数万本ある撮像装置では、多数のデイジチェーンに分ける必要があり、それぞれのデイジチェーンを独立に不良検出を行うための電源又はテストパッドを設ける必要があり、非現実的である。
＜実施形態の説明＞
　近年の積層構造の撮像装置は、多画素、高速化のために画素単体の不良率よりも、画素制御線３１1～３１mや垂直信号線３２1～３２nの配線の不良率が高い傾向にある。そこで、本開示の実施形態では、画素アレイ部１１が形成される画素チップ４１において、配線層のみのチェックを主眼におき、最小限の回路を追加することにより、画素制御線３１1～３１mや垂直信号線３２1～３２nの配線不良、具体的には、オープン不良（断線）の検出を実現できるようにする。
　具体的には、画素制御線３１1～３１mや垂直信号線３２1～３２nについて、全配線を複数のデイジチェーン（配線チェーン）に分割し、この分割したデイジチェーンの全てについてオープン不良の検出（選別）を並列に（同時に）行うようにする。これにより、配線不良（即ち、オープン不良）の検出に要する時間の短縮化を図ることができる。また、オープン不良を検出する回路の構成素子（例えば、トランジスタ）やテスト端子（テストパッド）の数が少なく済むため、面積のオーバヘッドも小さくて済む。
　以下に、本開示の実施形態に係る画素チップ４１の良品／不良品の選別のための具体的な実施例について説明する。
［実施例１］
　実施例１は、本開示の実施形態に係る画素チップ４１の基本的な構成例である。実施例１に係る画素チップ４１の基本的な構成の一例を図８に示す。
　実施例１に係る画素チップ４１は、画素２が行列状に２次元配置されて成る画素アレイ部１１に加えて、画素アレイ部１１の上下左右に配置された、配線のオープン不良を検出（選別）する不良検出回路４７Ａ～４７Ｄを搭載している。画素アレイ部１１の上下に配置された不良検出回路４７Ａ，４７Ｂは、画素列に沿って配線された垂直信号線３２1～３２nの配線不良を検出するためのものである。画素アレイ部１１の左右に配置された不良検出回路４７Ｃ，４７Ｄは、画素行に沿って配線された画素制御線３１1～３１mの配線不良を検出するためのものである。
　画素チップ４１は、その周縁部に配された接続部４３Ａ，４３Ｂ及び接続部４４Ａ，４４Ｂを介して、ロジックチップ４２（図５参照）と電気的に接続されている。接続部４３Ａ，４３Ｂ及び接続部４４Ａ，４４Ｂは、バンプ、ＴＣＶ、Ｃｕ－Ｃｕハイブリッドボンディング等から成る。画素チップ４１の周縁部には更に、不良検出回路４７Ａ～４７Ｄのそれぞれに対応して、良品／不良品の検査（選別）のためのパッド部４８Ａ～４８Ｄが設けられている。
［実施例２］
　実施例２は、実施例１に係る画素チップ４１の具体的な構成例である。実施例２に係る画素チップ４１の具体的な構成の一例を図９に示す。
　以下では、画素列に沿って配線された垂直信号線３２1～３２nのオープン不良（断線不良）を検出する場合を例に挙げて説明するが、同じコンセプトを、画素行に沿って配線された画素制御線３１1～３１mのオープン不良の検出に応用することができる。
　本実施例では、画素アレイ部１１を、行方向において複数（ｐ個）の領域に分割し、分割した各領域を画素ブロック５１1～５１pとする。そして、画素列に沿って配線された垂直信号線３２1～３２nについて、画素ブロック５１1～５１p毎に１つのデイジチェーンを構成する。その詳細については後述する。
　不良検出回路４７Ａは、行方向に沿って配線された３本の接続配線５２1，５２2，５２3を有する。画素アレイ部１１の画素ブロック５１1～５１pは、各々、３本の接続配線５２1，５２2，５２3を通して、パッド部４８Ａのテストパッド５３1，５３2，５３3に接続されている。
　テストパッド５３1には、テスト信号ｔｅｓｔ＿ｅｎが与えられ、このテスト信号ｔｅｓｔ＿ｅｎを、接続配線５２1が行方向に伝送する。テストパッド５３2には、第１の電圧Ｖaが印加され、この第１の電圧Ｖaを、第１の配線である接続配線５２2が行方向に伝送する。テストパッド５３3には、第２の電圧Ｖbが印加され、この第２の電圧Ｖbを、第２の配線である接続配線５２3が行方向に伝送する。
　不良検出回路４７Ｂは、行方向に沿って配線された３本の接続配線５２4，５２5，５２6を有する。画素アレイ部１１の画素ブロック５１1～５１pは、各々、３本の接続配線５２4，５２5，５２6を通して、パッド部４８Ｂのテストパッド５３4，５３5，５３6に接続されている。
　テストパッド５３4には、テスト信号ｔｅｓｔ＿ｅｎが与えられ、このテスト信号ｔｅｓｔ＿ｅｎを、接続配線５２4が行方向に伝送する。テストパッド５３5には、第３の電圧Ｖcが印加され、この第３の電圧Ｖcを、第３の配線である接続配線５２5が行方向に伝送する。テストパッド５３6には、第４の電圧Ｖdが印加され、この第４の電圧Ｖdを、第４の配線である接続配線５２6が行方向に伝送する。
　図１０に、画素アレイ部１１の１つの画素ブロックにおけるデイジチェーン、及び、２つの不良検出回路４７Ａ，４７Ｂの回路構成の一例を示す。ここでは、画素ブロック５１1を例に挙げて説明するが、他の画素ブロック５１2～５１pについても同様の構成となる。また、図１０では、便宜上、画素ブロック５１1のｊ本の垂直信号線３２1～３２jについて、ｖｓｌ＃１～ｖｓｌ＃ｊと記している。
　画素ブロック５１1のｊ本の垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊは、両端部において、スイッチ素子群によって直列に接続されて１つのデイジチェーンを構成する。以下では、スイッチ素子群の各スイッチ素子（例えば、ＭＯＳトランジスタ）をスイッチトランジスタｓ1～ｓjと記述する。スイッチトランジスタｓ1～ｓjの各ゲート電極（ゲート端子）は、接続配線５２1，５２4を介してテストパッド５３1，５３4に接続されている。そして、オープン不良の検出時に、テストパッド５３1，５３4及び接続配線５２1，５２4を通して、高レベルのテスト信号ｔｅｓｔ＿ｅｎが与えられることで、オン状態となってデイジチェーンを構成する。
　１本目の垂直信号線ｖｓｌ＃１に対応するスイッチトランジスタｓ1には、接続配線５２2を通して第１の電圧Ｖaが印加され、ｊ本目の垂直信号線ｖｓｌ＃ｊに対応するスイッチトランジスタｓjには、接続配線５２3を通して第２の電圧Ｖbが印加される。そして、高レベルのテスト信号ｔｅｓｔ＿ｅｎ、第１の電圧Ｖa、及び、第２の電圧Ｖbが印加されることにより、垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊのオープン不良の検出（選別）が可能になる。
　不良検出回路４７Ｂは、接続配線５２4，５２5，５２6、及び、スイッチトランジスタｓ2，ｓ4，・・・，ｓjの他に、第１のスイッチ素子であるスイッチトランジスタＴｒ1、及び、第２のスイッチ素子であるスイッチトランジスタＴｒ2を有する。スイッチトランジスタＴｒ1は、ゲート電極が接続配線５２4を介してテストパッド５３4に接続され、ドレイン電極がデイジチェーンの中間位置Ｖmに接続されている。スイッチトランジスタＴｒ2は、ソース電極が接続配線５２5を介してテストパッド５３5に接続され、ドレイン電極が接続配線５２6を介してテストパッド５３6に接続され、ゲート電極がスイッチトランジスタＴｒ1のソース電極に接続されている。
　不良検出回路４７Ａ，４７Ｂの各スイッチトランジスタｓ1～ｓj、及び、不良検出回路４７ＢのスイッチトランジスタＴｒ1，2については、画素２を構成するトランジスタと同じ導電型のトランジスタから成る構成とすることができる。具体的には、図４に示す積層構造の場合、画素チップ４１側には、面積効率や工程削減視点の最適化により、図２に示すように、ＮチャネルＭＯＳトランジスタのみで画素２が構成される。これに対応して、スイッチトランジスタｓ1～ｓj、及び、スイッチトランジスタＴｒ1，2についても、画素２と同種のＮチャネルＭＯＳトランジスタを用いて構成することが好ましい。これにより、既存の画素プロセスから新規素子種の追加（即ち、新規プロセス工程の追加)が不要となる。
　上記の構成の不良検出回路４７Ａ，４７Ｂでは、オープン不良の検出時（良品／不良品の選別時）に、テストパッド５３1，５３4に、高レベルのテスト信号ｔｅｓｔ＿ｅｎを印加するとともに、第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdとして所定の電圧値を印加する。そして、この状態で、テストパッド５３5，５３6間におけるショート電流の発生の有無を観測することにより、垂直信号線３２1～３２nにオープン不良（断線不良）が発生しているか否かを、画素ブロック単位で判別することができる。
　オープン不良の検出時（良品／不良品の選別時）の第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの各電圧値の設定、及び、制約について、図１１Ａに示す。図１１Ａの表において、Ｖthは、スイッチトランジスタｓ1～ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2の閾値電圧である。
　オープン不良の検出時の第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの設定、及び、制約については、具体的には、第１の電圧Ｖa／第２の電圧Ｖbの一方に基準電位である例えば接地レベルＧＮＤを設定し、他方に電圧値ＶDD1を設定する。そして、設定ａでは、第１の電圧Ｖaに接地レベルＧＮＤを設定し、第２の電圧Ｖbに電圧値ＶDD1を設定する。設定ｂでは、第１の電圧Ｖaに電圧値ＶDD1を設定し、第２の電圧Ｖbに接地レベルＧＮＤを設定する。
　また、テスト信号ｔｅｓｔ＿ｅｎ及び第３の電圧Ｖc／第４の電圧Ｖdとして、電圧値ＶDD2／電圧値ＶDD3／電圧値ＶDD4を設定する。テスト信号ｔｅｓｔ＿ｅｎ及び第３の電圧Ｖc／第４の電圧Ｖdの各電圧値については、設定ａ及び設定ｂに共通である。電圧値ＶDD1／電圧値ＶDD2／電圧値ＶDD3／電圧値ＶDD4の関係を図１１Ａに示す。条件(2)により、スイッチトランジスタｓ1～ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2がオン状態になり、垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊが互いに電気的に直列に接続され、１つのデイジチェーンが構成される。
　図１１Ｂに、オープン不良の検出時に発生するケース分けについて示す。オープン不良の検出時の共通設定として、第３の電圧Ｖcとして、電圧値ＶDD1／２＋Ｖthよりも高い電圧値ＶDD3を設定し、第４の電圧Ｖdとして、電圧値ＶDD3よりも高い電圧値ＶDD4を設定する（ＶDD3＜ＶDD4）。
・ケース(1)
　ケース(1)は、デイジチェーンにおける垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊにオープン不良が発生しない場合である。ケース(1)では、デイジチェーンの中間位置Ｖmの電位が電圧値ＶDD1の１／２になる。この中間位置Ｖmの電位は、スイッチトランジスタＴｒ1を介してスイッチトランジスタＴｒ2のゲート電極に入力される。図１１Ａの表における条件(3)_1により、スイッチトランジスタＴｒ2は、ゲート電圧がソース・ドレイン電圧より低いためオフ状態になる。従って、ケース(1)の場合、テストパッド５３5，５３6間にショート電流が発生しない。
・ケース(2)
　ケース(2)は、デイジチェーンの一端と中間位置Ｖmとの間の、垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊ／２にオープン不良が発生し、且つ、垂直信号線ｖｓｌ＃（ｊ／２＋１）～ｖｓｌ＃ｊにオープン不良が発生しなかった場合である。この場合、デイジチェーンの中間位置Ｖmの電位がＶbの電位に引っ張られる。つまり、設定ａでは、中間位置Ｖmの電位が接地レベルＧＮＤになり、設定ｂでは、中間位置Ｖmの電位がＶDD1になる。そうすると、設定ｂでのスイッチトランジスタＴｒ2が、図１１Ａの表における条件(3)_2によってオン状態となる。これにより、テストパッド５３5，５３6間に、接続配線５２5，５２6を通してショートパスが形成され、ショート電流が発生する。尚、設定ａでは、スイッチトランジスタＴｒ2がオフとなるため、テストパッド５３5，５３6間にショート電流が発生しない。
・ケース(3)
　ケース(3)は、デイジチェーンの中間位置Ｖmと他端との間の、垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊ／２にオープン不良が発生せず、且つ、垂直信号線ｖｓｌ＃（ｊ／２＋１）～ｖｓｌ＃ｊにオープン不良が発生した場合である。この場合、デイジチェーンの中間位置Ｖmの電位がＶaの電位に引っ張られる。つまり、設定ｂでは、中間位置Ｖmの電位がＶDD1になり、設定ａでは、中間位置Ｖmの電位が接地レベルＧＮＤになる。そうすると、設定ｂではスイッチトランジスタＴｒ2がオン状態となるため、テストパッド５３5，５３6間に、接続配線５２5，５２6を通してショートパスが形成され、ショート電流が発生する。尚、設定ａでは、スイッチトランジスタＴｒ2がオフ状態となるため、テストパッド５３5，５３6間にショート電流が発生しない。
・ケース(4)
　ケース(4)は、垂直信号線ｖｓｌ＃１～ｖｓｌ＃ｊ／２にも、垂直信号線ｖｓｌ＃（ｊ／２＋１）～ｖｓｌ＃ｊにもオープン不良が発生した場合である。この場合、設定ａ，ｂのデイジチェーンの中間位置Ｖmの電位が不定の状態になる。もし、両方の設定ａ，ｂでも、スイッチトランジスタＴｒ2がたまたまオン状態になってしまった場合、オープン不良の検出漏れになる。
　但し、画素チップ４１の単体選別では、オープン不良の検出漏れがあったとしても、画素チップ４１とロジックチップ４２とを貼り合わせ後の画像を用いた選別では線欠陥として不良選別できるため、不良チップの流出にはならない。ケース(4)がケース(2)，(3)に比べて発生確率が低いため、画素チップ４１単体の選別漏れによる貼り合わせチップの歩留まりや選別時間の悪化によるコスト影響が少ない。
　上記では、ある１つの画素ブロック５１1のデイジチェーンの選別時の発生し得るユーズケースについて述べたが、実際の選別では、画素ブロック５１1～５１pの全てについて同時に実行される。設定ａ及び設定ｂ共に、テストパッド５３5，５３6間にショート電流が発生しなかった場合、ケース(4)のオープン不良の検出漏れになる可能性もあるが、高い確率でオープン不良がないと判断し、貼り合わせの対象にしてよい。逆に、設定ａ及び設定ｂのどちらかで、テストパッド５３5，５３6間にショート電流が発生した場合、どこかのデイジチェーンでオープン不良が発生していると断言できる。
　垂直信号線３２1～３２nの全てを１つの大きなデイジチェーンにまとめるよりも、複数のデイジチェーンに分割した方が有利である。それは次の理由による。すなわち、デイジチェーン内に直列接続される配線の数が多いほど、デイジチェーンの抵抗値が高くなる。垂直信号線３２1～３２nや画素制御線３１1～３１mに接続されるトランジスタに、チップ不良にならない微弱なリーク電流が発生した場合、デイジチェーンの中間位置Ｖmの本来の期待電圧を変動させてしまい、正しい選別ができなくなる懸念がある。選別の安定性を考えると、１つのデイジチェーンの抵抗値が数百ｋΩ～数ＭΩになるようなチェーン単位に分割することが現実的である。
　尚、上記の微弱なリーク電流は、具体的には、画素制御線３１1～３１mに接続されるトランジスタのゲートリークや、垂直信号線３２1～３２nに接続される選択トランジスタ（図２の選択トランジスタ２５）のソースドレインリークである。
　図１１Ａの表の印加電圧の条件(2)／(3)のように、選別時の印加する電圧についてはＮチャネルＭＯＳトランジスタの閾値電圧を考慮する必要がある。ＮチャネルＭＯＳトランジスタの閾値電圧のバラツキが大きいと、制約を満たせなくなり、選別精度へ悪影響を及ぼす可能性がある。ロット間／ウェハ間／チップ間の閾値電圧のバラツキが大きい場合、周知の技術を用いて画素トランジスタの閾値電圧を事前に取得し、その情報を用いて、選別時の印加電圧を動的に調整することで、バラツキの影響を抑制でき、選別のローバスト性を向上できる。
　選別用に新規追加された回路が、ＣＭＯＳイメージセンサの通常動作に干渉し、悪影響を及ぼさないことを保証する必要である。その実現方法の例として、通常動作時に、スイッチトランジスタｓ1～ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2がオフ状態になり、デイジチェーンを構成しないようにする。具体的には、テスト信号ｔｅｓｔ＿ｅｎを接地レベル（もしくは、閾値電圧Ｖthよりも低い低い電圧)になるように、センサ外部から制御したり、あるいは、チップ内部に抵抗を付けたりすることで、通常動作時に、スイッチトランジスタｓ1～ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2をオフ状態にすることができる。第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの各電圧値についても、必要に応じて、同様の処理が施せばよい。
　ところで、垂直信号線３２（３２1～３２n）の断線検査を行う際、選択トランジスタ２５を介して垂直信号線３２と電源電圧ＶDDのノードとの間にリークパスが発生し、図１２に点線の矢印で示すようなリーク電流が流れると、断線の誤検出を引き起こす可能性がある。このリーク電流に起因する断線の誤検出を防止する手法の一例を図１３に示す。
　具体的には、各画素の選択トランジスタ２５に選択信号ＳＥＬを印加する配線ＳＥＬ_1～ＳＥＬ_mの各一端を、スイッチトランジスタｓ11～ｓ1mを介してテストパッド５３7に接続する。テストパッド５３7には、選択トランジスタ２５をオフ状態にできる程度に十分に低い電圧Ｖeが外部から印加される。そして、断線検査時には、スイッチトランジスタｓ11～ｓ1mの各ゲート電極に、テストパッド５３8を介して高レベルのテスト信号ｔｅｓｔ＿ｅｎが与えられる。
　このように、断線検査時に、スイッチトランジスタｓ11～ｓ1mの各ゲート電極に、高レベルのテスト信号ｔｅｓｔ＿ｅｎが与えられることで、スイッチトランジスタｓ11～ｓ1mがオン状態となって、十分に低い電圧Ｖeを、配線ＳＥＬ_1～ＳＥＬ_mを介して各画素の選択トランジスタ２５のゲート電極に印加する。これにより、選択トランジスタ２５がオフ状態になり、リーク電流が流れないため、当該リーク電流に起因する断線の誤検出を防止することができる。
　因みに、画素アレイ部１１の画素制御線３１1～３１mについては、画素トランジスタ（転送トランジスタ２２、リセットトランジスタ２３、及び、選択トランジスタ２５）のゲート電極にしか接続されないため、上記のようなリークパスは発生しない。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
　例えば、上記の実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式の撮像装置全般に対して適用可能である。
＜応用例＞
　以上説明した本実施形態に係る撮像装置は、例えば図１４に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。より具体的には、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用することができる。以下に、デジタルスチルカメラやビデオカメラ等の撮像システムに適用する場合について説明する。
［本開示の電子機器］
　図１５は、本開示の電子機器の一例である撮像システムの構成を示すブロック図である。図１５に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像システム１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。これにより、当該撮像装置によれば、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるため、チップ面積の増大を抑制できる。従って、撮像部１０２として、先述した実施形態に係る撮像装置を用いることで、撮像システム１００の大型化の抑制に寄与できる。
［内視鏡手術システムへの応用例］
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１６は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１６では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１７は、図１６に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。カメラヘッド１１１０２の撮像部１１４０２に本開示に係る技術を適用することにより、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるためチップ面積の増大を抑制でき、その結果、チップ面積の増大を抑制できるため、カメラヘッド１１１０２の撮像部１１４０２の大型化の抑制に寄与できる。
［移動体への応用例］
　本開示に係る技術（本技術）は、内視鏡手術システムの他、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。撮像部１２０３１等に本開示に係る技術を適用することにより、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるためチップ面積の増大を抑制でき、その結果、チップ面積の増大を抑制できるため、撮像部１２０３１等の大型化の抑制に寄与できる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像装置≫
［Ａ－１］受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
　第１の基板は、
　第１の電圧を伝送する第１の配線、
　第２の電圧を伝送する第２の配線、及び、
　画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
　不良検出回路は、
　配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
　配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
　撮像装置。
［Ａ－２］不良検出回路は、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有し、
　スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続されている、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－３］第１の基板は、
　第３の電圧を伝送する第３の配線、及び、
　第４の電圧を伝送する第４の配線を有し、
　不良検出回路は、
　配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、
　第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する、
　上記［Ａ－１］又は上記［Ａ－２］に記載の撮像装置。
［Ａ－４］不良検出回路は、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う、
　上記［Ａ－３］に記載の撮像装置。
［Ａ－５］不良検出回路は、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う、
　上記［Ａ－４］に記載の撮像装置。
［Ａ－６］不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
　上記［Ａ－３］に記載の撮像装置。
［Ａ－７］画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、
　不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素と同種のＮチャネルＭＯＳトランジスタから成る、
　上記［Ａ－６］に記載の撮像装置。
≪Ｂ．電子機器≫
［Ｂ－１］受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
　第１の基板は、
　第１の電圧を伝送する第１の配線、
　第２の電圧を伝送する第２の配線、及び、
　画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
　不良検出回路は、
　配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
　配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
　撮像装置を有する電子機器。
［Ｂ－２］不良検出回路は、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有し、
　スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続されている、
　上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］第１の基板は、
　第３の電圧を伝送する第３の配線、及び、
　第４の電圧を伝送する第４の配線を有し、
　不良検出回路は、
　配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、
　第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する、
　上記［Ｂ－１］又は上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］不良検出回路は、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－５］不良検出回路は、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う、
　上記［Ｂ－４］に記載の電子機器。
［Ｂ－６］不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－７］画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、
　不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素と同種のＮチャネルＭＯＳトランジスタから成る、
　上記［Ｂ－６］に記載の電子機器。
　１・・・ＣＭＯＳイメージセンサ、２・・・画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ－デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２１・・・フォトダイオード（受光部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・垂直信号線、４１・・・画素チップ（第１の基板）、４２・・・ロジックチップ（第２の基板）、４３（４３Ａ，４３Ｂ），４４（４４Ａ，４４Ｂ）・・・接続部、４７Ａ～４７Ｄ・・・不良検出回路、４８Ａ～４８Ｄ・・・パッド部、５１1～５１p・・・画素ブロック、５２1～５２6・・・接続配線、５３1～５３8・・・テストパッド

Claims (8)

  1. 　受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
    　第１の基板は、
    　第１の電圧を伝送する第１の配線、
    　第２の電圧を伝送する第２の配線、及び、
    　画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
    　不良検出回路は、
    　配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
    　配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
    　撮像装置。
  2. 　不良検出回路は、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有し、
    　スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続されている、
    　請求項１に記載の撮像装置。
  3. 　第１の基板は、
    　第３の電圧を伝送する第３の配線、及び、
    　第４の電圧を伝送する第４の配線を有し、
    　不良検出回路は、
    　配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、
    　第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する、
    　請求項１に記載の撮像装置。
  4. 　不良検出回路は、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う、
    　請求項３に記載の撮像装置。
  5. 　不良検出回路は、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う、
    　請求項４に記載の撮像装置。
  6. 　不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
    　請求項３に記載の撮像装置。
  7. 　画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、
    　不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素と同種のＮチャネルＭＯＳトランジスタから成る、
    　請求項６に記載の撮像装置。
  8. 　受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
    　第１の基板は、
    　第１の電圧を伝送する第１の配線、
    　第２の電圧を伝送する第２の配線、及び、
    　画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
    　不良検出回路は、
    　配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
    　配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
    　撮像装置を有する電子機器。
PCT/JP2019/036091 2018-11-07 2019-09-13 撮像装置及び電子機器 Ceased WO2020095540A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201980072530.8A CN112956186B (zh) 2018-11-07 2019-09-13 摄像装置和电子设备
JP2020556643A JP7371004B2 (ja) 2018-11-07 2019-09-13 撮像装置及び電子機器
CN202310967422.5A CN117395535A (zh) 2018-11-07 2019-09-13 摄像装置和电子设备
US17/281,412 US11832011B2 (en) 2018-11-07 2019-09-13 Imaging device and electronic equipment
US18/475,662 US12088945B2 (en) 2018-11-07 2023-09-27 Imaging device and electronic equipment

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-209460 2018-11-07
JP2018209460 2018-11-07

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US17/281,412 A-371-Of-International US11832011B2 (en) 2018-11-07 2019-09-13 Imaging device and electronic equipment
US18/475,662 Continuation US12088945B2 (en) 2018-11-07 2023-09-27 Imaging device and electronic equipment

Publications (1)

Publication Number Publication Date
WO2020095540A1 true WO2020095540A1 (ja) 2020-05-14

Family

ID=70612356

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/036091 Ceased WO2020095540A1 (ja) 2018-11-07 2019-09-13 撮像装置及び電子機器

Country Status (5)

Country Link
US (2) US11832011B2 (ja)
JP (1) JP7371004B2 (ja)
CN (2) CN112956186B (ja)
TW (1) TWI803695B (ja)
WO (1) WO2020095540A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022069011A (ja) * 2020-10-23 2022-05-11 キヤノン株式会社 半導体装置
JP2022158526A (ja) * 2021-04-02 2022-10-17 キヤノン株式会社 回路基板、半導体装置、機器、回路基板の駆動方法、半導体装置の製造方法
WO2025239288A1 (ja) * 2024-05-16 2025-11-20 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210085262A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법
JP7723486B2 (ja) * 2021-03-03 2025-08-14 キヤノン株式会社 半導体装置、機器
CN113450706B (zh) * 2021-06-25 2023-04-14 京东方科技集团股份有限公司 检测电路及其驱动方法、显示面板和显示装置
JP2023152563A (ja) * 2022-04-04 2023-10-17 上海天馬微電子有限公司 表示装置及び表示装置の検査方法
KR20250050394A (ko) * 2023-10-06 2025-04-15 에스케이하이닉스 주식회사 테스트 패턴을 갖는 이미지 센싱 장치
TWI873056B (zh) * 2024-07-01 2025-02-11 國立成功大學 採用影像分割技術的胃內視鏡影像分析方法與電腦系統

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237377A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd 半導体集積回路装置及びその半導体集積回路装置を用いた不良検出方法
US8575955B1 (en) * 2007-01-12 2013-11-05 Pdf Solutions, Inc. Apparatus and method for electrical detection and localization of shorts in metal interconnect lines
JP2015023132A (ja) * 2013-07-18 2015-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその検査方法
JP2015165544A (ja) * 2014-03-03 2015-09-17 株式会社デンソー 受光チップ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7085408B1 (en) * 2002-07-16 2006-08-01 Magna Chip Semiconductor Method and system for testing image sensor system-on-chip
JP2006208137A (ja) * 2005-01-27 2006-08-10 Seiko Epson Corp マトリクス構造の欠陥検出方法およびマトリクス構造の欠陥検出装置
JP4661293B2 (ja) * 2005-03-24 2011-03-30 セイコーエプソン株式会社 表示装置の欠陥検出方法および表示装置の欠陥検出装置
JP4685599B2 (ja) * 2005-11-11 2011-05-18 株式会社日立ハイテクノロジーズ 回路パターンの検査装置
US20080136348A1 (en) 2006-06-09 2008-06-12 Element Labs, Inc. Light-emitting display architecture
JP5491744B2 (ja) * 2009-02-19 2014-05-14 株式会社東芝 Ｘ線ｃｔ装置及びｘ線ｃｔ装置制御方法
JP2012209360A (ja) * 2011-03-29 2012-10-25 Renesas Electronics Corp 欠陥検出装置、方法、及びプログラム
US8843343B2 (en) * 2011-10-31 2014-09-23 Aptina Imaging Corporation Failsafe image sensor with real time integrity checking of pixel analog paths and digital data paths
US8856602B2 (en) 2011-12-20 2014-10-07 International Business Machines Corporation Multi-core processor with internal voting-based built in self test (BIST)
US8736684B1 (en) * 2013-02-08 2014-05-27 Omnivision Technologies, Inc. System and method for sensor failure detection
JP6202482B2 (ja) * 2014-02-26 2017-09-27 オムロン株式会社 イメージャデコーダのための誤り検出方法および装置
FR3027402B1 (fr) * 2014-10-21 2016-11-18 Centre Nat Rech Scient Circuit et procede pour le test sur puce d'une matrice de pixels
JP6548474B2 (ja) * 2015-06-17 2019-07-24 キヤノン株式会社 センサアレイおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237377A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd 半導体集積回路装置及びその半導体集積回路装置を用いた不良検出方法
US8575955B1 (en) * 2007-01-12 2013-11-05 Pdf Solutions, Inc. Apparatus and method for electrical detection and localization of shorts in metal interconnect lines
JP2015023132A (ja) * 2013-07-18 2015-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその検査方法
JP2015165544A (ja) * 2014-03-03 2015-09-17 株式会社デンソー 受光チップ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022069011A (ja) * 2020-10-23 2022-05-11 キヤノン株式会社 半導体装置
US12114085B2 (en) 2020-10-23 2024-10-08 Canon Kabushiki Kaisha Semiconductor device having first signal generation units that output a first digital signal in response to an output of a corresponding pixel and second signal generation units that output a second digital signal having a predetermined digital value
JP7602890B2 (ja) 2020-10-23 2024-12-19 キヤノン株式会社 半導体装置
JP2022158526A (ja) * 2021-04-02 2022-10-17 キヤノン株式会社 回路基板、半導体装置、機器、回路基板の駆動方法、半導体装置の製造方法
JP7721307B2 (ja) 2021-04-02 2025-08-12 キヤノン株式会社 回路基板、半導体装置、機器、回路基板の駆動方法、半導体装置の製造方法
WO2025239288A1 (ja) * 2024-05-16 2025-11-20 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Also Published As

Publication number Publication date
JP7371004B2 (ja) 2023-10-30
CN117395535A (zh) 2024-01-12
US11832011B2 (en) 2023-11-28
TW202037148A (zh) 2020-10-01
CN112956186B (zh) 2023-08-18
JPWO2020095540A1 (ja) 2021-09-24
US20220046201A1 (en) 2022-02-10
TWI803695B (zh) 2023-06-01
US12088945B2 (en) 2024-09-10
CN112956186A (zh) 2021-06-11
US20240040285A1 (en) 2024-02-01

Similar Documents

Publication Publication Date Title
US12088945B2 (en) Imaging device and electronic equipment
US20230171513A1 (en) Solid-state imaging device and electronic apparatus
JP7284171B2 (ja) 固体撮像装置
US11877078B2 (en) Solid-state imaging device, imaging apparatus, and method of manufacturing solid-state imaging device
KR102855026B1 (ko) 촬상 소자 및 전자 기기
US12262129B2 (en) Solid-state imaging device and electronic apparatus including two floating diffusion regions
US20250126375A1 (en) Photodetection element and photodetection device
CN113841387A (zh) 固态成像装置、其驱动方法以及电子设备
JP2020123795A (ja) 固体撮像装置および電子機器
US20240178079A1 (en) Semiconductor device
KR102876863B1 (ko) 과광량 검지 회로, 수광 소자, 및 전자 기기
US20250176298A1 (en) Imaging device
US20250040285A1 (en) Imaging device
WO2025182283A1 (en) Photodetector and electronic apparatus
EP4694174A1 (en) Optical detection device and electronic apparatus
JP2019022020A (ja) 固体撮像素子、固体撮像素子の駆動方法および電子機器
KR20260060369A (ko) 광 검출 장치 및 전자 기기
EP4726780A1 (en) Light detection device and electronic equipment
TW202606527A (zh) 光檢測裝置及電子機器
CN121970512A (zh) 固态成像装置和电子设备
CN121464649A (zh) 光检测装置和电子设备

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19881836

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020556643

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19881836

Country of ref document: EP

Kind code of ref document: A1