JP6548474B2 - センサアレイおよびその製造方法 - Google Patents

Description

本発明は、放射線検出用のセンサアレイおよびその製造方法に関する。

放射線を電荷に変換する変換素子や薄膜トランジスタ等のスイッチ素子、配線が設けられた画素アレイと、走査回路や読出回路とを組み合わせた放射線２次元検出装置が広く利用されている。近年、検出装置の多機能化の一つとして、放射線２次元検出装置に自動露出制御（Ａｕｔｏｍａｔｉｃ Ｅｘｐｏｓｕｒｅ Ｃｏｎｔｒｏｌ：ＡＥＣ）機能を内蔵することが検討されている。ＡＥＣ機能は、放射線２次元検出装置において種々の照射情報、例えば放射線源から放射線が照射される照射開始のタイミングや、放射線の照射が停止される停止タイミング、放射線の瞬間照射量や積算照射量などの取得を可能とするものである。また、この機能により積算照射量を監視し、積算照射量が適正量に達した時点で検出装置が放射線源を制御し照射を終了させることも可能となる。

特許文献１は、放射線画像撮像用の画素と、放射線検出用の画素をマトリクス状に設けた放射線検出装置を開示する。放射線画像撮像用の画素および検知画素には、それぞれセンサ部とスイッチが設けられている。複数の放射線検出用の画素のスイッチのゲートは走査配線を通じて制御信号出力回路に接続され、各スイッチのソース（またはドレイン）電極は信号配線を通じて信号検出回路に接続されている。照射情報を取得する際、制御信号出力回路は所定のタイミングで各放射線検出用の画素を駆動する。すなわち、制御信号出力回路は所定のタイミングで各放射線検出用の画素のスイッチのゲートを制御し、スイッチを導通状態とし、各放射線検出用の画素からの信号を、信号配線を通じて信号検出回路に送る。

同文献では、配線レイアウトが異なる以下の３通りの構成が開示されている。
（Ａ）１本の信号配線に１個の放射線検出用の画素が接続されている構成（特許文献１の図１）
（Ｂ）１本の信号配線に複数の放射線検出用の画素が接続されており、各放射線検出用の画素のスイッチのゲート電極が共通の走査配線に接続されている構成（特許文献１の図５）
（Ｃ）１本の信号配線に複数の放射線検出用の画素が接続されており、行毎の各放射線検出用の画素のスイッチのゲート電極が個別の走査配線に接続されている構成（特許文献１の図１０）。

放射線撮像装置が照射情報を得る際、上述した（Ａ）の構成では、（Ｂ）及び（Ｃ）の構成と比較して読出回路で読み出せる信号量が少ない。そのため、信号対雑音比（ＳＮＲ）を高めることが困難であり、照射情報を精度よく測定することが難しい。一方（Ｂ）及び（Ｃ）の構成では、複数の検知画素の信号をまとめて読出回路で読み出すことができるため、照射情報を精度よく得ることができる。

特開２０１２−０１５９１３号公報

ところで、センサアレイの製造過程においては、ある確率で撮像用の通常画素や放射線検出用の検知画素に欠陥画素が発生する。欠陥画素には、信号出力として異常な値を出力する画素や、本来異なる電位間（バイアス線と信号線など）の絶縁が不良である画素等が含まれ、とくに後者はセンサアレイ全体が正常に動作しなくなるため問題である。これらの欠陥画素が発生した場合、欠陥画素のリペア処理（修復）が行われる。具体的には、欠陥画素に含まれるスイッチ素子や光電変換素子の一部電極を除去したり、電極間を導通させたりすることで、欠陥画素からの悪影響を他の画素や回路に及ばないようにすることができる。その結果、欠陥画素が発生したセンサアレイも検出装置に用いることができるようになるため、センサアレイの量産性が向上する。

しかし、（Ｂ）、（Ｃ）の構成では検査時に放射線検出用の画素の一つを特定し、照射情報取得時に放射線検出用の画素を同時に駆動することはできなかった。放射線検出用の画素の一部が欠陥画素となった場合、アレイテスタなどの電気検査では欠陥画素の位置を特定できず、欠陥画素を個別にリペア処理することは困難である。その結果、センサアレイの量産性が低下し製造コストが増大するおそれがある。

このように、検知画素からの検知信号のＳＮＲを高く維持しつつ、検知画素に含まれる検知素子の欠陥を特定できる構造のセンサアレイは実現されていなかった。本発明が解決しようとする課題は、放射線の検出と検知画素の欠陥を検出するのに有利な構造を有するセンサアレイを提供することである。

上記課題を解決するため、本発明のセンサアレイは、複数のブロックを含む第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とを接続するための接続部と、を有し、前記複数のブロックは、放射線に応じた撮像信号を生成するための複数の変換素子と、放射線を検知するための複数の検知素子と、前記複数の変換素子から撮像信号を読み出すための複数の第１のスイッチと、前記複数の検知素子から検知信号を読み出すための複数の第２のスイッチと、を有し、前記第１の基板には、前記第２のスイッチを駆動するための制御信号を前記第２のスイッチの駆動電極へ入力するための複数の電極パッドが配置されており、前記第２の基板には、前記接続部により前記第１の基板と前記第２の基板とが接続されたときに前記複数の電極パッドの間を電気的に接続する第１の導電部が配置されていることを特徴とする。

本発明により、放射線の検出と検知画素の欠陥を検出するのに有利な構造を有するセンサアレイを提供することができる。

実施形態１における検出装置全体の断面および平面模式図。 実施形態１における検出装置の模式的等価回路。 実施形態１における検出装置の画素部の拡大図及び画素の構成。 通常画素及び検知画素の模式的平面レイアウト。 通常画素および検知画素の模式的断面図。 通常画素及び検知画素の模式的平面レイアウト。 実施形態１のセンサアレイの製造工程を示す図。 実施形態１のセンサアレイの製造工程を示す図。 実施形態１の検出装置の動作を示すタイミングチャート。 実施形態２における検出装置の模式的等価回路。 実施形態３のセンサアレイの製造工程を示す図。 実施形態３のセンサアレイの製造工程を示す図。 実施形態３の検出装置の動作を示すタイミングチャート。 実施形態４のセンサアレイの製造工程を示す図。 実施形態４の検出装置の動作を示すタイミングチャート。

＜実施形態１＞
（構成）
図１（ａ）および（ｂ）は検出装置全体の断面模式図である。図１（ａ）において、放射線源１は被写体２に向かってＸ線３を放射する。センサアレイ４は、センサ基板１０１上に２次元行列状に配列された複数の変換素子１２を有している。センサアレイ４と対向してシンチレータ１９０が配置されている。シンチレータ１９０はＸ線の強度に応じて異なる強度の可視光を放つ。各変換素子には光電変換により、可視光の強度に応じて異なる量の信号が生成されて蓄積される。この信号を読み出すことで、センサアレイ４は被写体のＸ線透過率を位置情報として検出することができる。Ｘ線がセンサ基板１０１を透過する場合には、図１（ｂ）のように基板の裏面側からＸ線を入射してもよい。図１（ｃ）（ｄ）は、センサアレイ４の平面図である。センサアレイ４上には撮像領域９０が設けられている。センサアレイ４が取得する照射情報（放射線の照射開始・終了情報、瞬間照射量や積算照射量など）は、撮像領域９０全体への照射情報の平均値でもよいし、図１（ｃ）のように撮像領域９０内に一つまたは複数設けられたブロック８０ごとの照射情報でもよい。照射情報を得るブロック８０は図１（ｃ）の例に限らず、図１（ｄ）のように撮像領域９０の全体を覆うように配置してもよい。

図２はセンサアレイ４の模式的等価回路図である。撮像領域９０には、通常画素１１（不図示）および検知画素１１１が配置されている。通常画素１１は放射線撮像用の信号を出力する。検知画素１１１は放射線の放射開始や放射線量を検出し、検知信号を出力する。以下、通常画素１１および検知画素１１１をあわせて画素と呼ぶ。撮像領域９０は１０００×１０００個から３０００×３０００個程度の画素を有する。通常画素１１は、診断に用いられる２次元画像を得るために、撮像領域９０全体にわたって２次元行列的に配列されている。通常画像１１により撮像信号が生成される。一方検知画素１１１は、ブロック８０ごとの照射情報を求めるために設けられている。本実施形態では、撮像領域９０には４×４＝１６個のブロック８０が配置されている。検知画素１１１からの検知信号は検知配線１６１を介して検知画素用読出回路４０へ入力される。本実施形態では、各検知配線１６１には、ブロック毎に３個ずつ、合わせて１２個の検知画素１１１が共通に接続されている。走査回路２０、読出回路３０、検知画素用走査回路４１、検知画素用読出回路４０は、制御部４９に接続されており、制御部４９はこれらの回路を制御し種々の動作を行わせる。走査回路２０は通常画素１１に含まれる変換素子に接続されたスイッチを駆動して、変換素子から信号を読み出すのに使用される。読出回路３０は、通常画素１１から読み出された信号をＡ／Ｄ変換等の処理をして制御部４９へ送ることができる。検知画素用走査回路４１、検知画素用読出回路４０はそれぞれ検知画素１１１を走査し、検知信号を処理する回路である。制御部４９は複数のブロック８０のうち一つまたは複数を選択して、ブロックごとの照射情報を得ることができる。また、制御部４９はこれらの照射情報を一時的に保持し、照射情報を用いた種々の演算や、照射情報に基づく種々の判断を行う。例えば、放射線源から放射線が照射される照射開始のタイミングの判断や、放射線の照射が停止される停止タイミングの判断、放射線の瞬間照射量や積算照射量の判断等を行うことができる。さらに、制御部４９を放射線源１と有線または無線で接続し、放射線源１の開始・停止信号を受け取ったり、後述するように放射線源１に対して放射線照射開始または停止を制御したりするようにしてもよい。

撮像領域９０には検知画素１１１を駆動するための検知画素用制御配線４１１が複数設けられており、検知画素用走査回路４１に接続されている。本実施形態では、検知画素用制御配線４１１−１から４１１−１２は１２本あり、これらは４１１−１から４１１−３、４１１−４から４１１−６、・・・のように３本ずつ４つの群をなす。検知画素用走査回路４１は複数の検知画素用制御配線４１１を群ごとに駆動する。検知画素用走査回路４１の電圧出力端子の数は４つの群に対応して４個ある。検知画素用制御配線４１１は、検知画素用走査回路４１の各電圧出力端子に群ごとに共通に接続される。なお、本実施形態では読出回路３０と検知画素用読出回路４０を別の回路で示したが、これらを一体化してもよい。また後に説明する実施形態３に示すように、走査回路２０と検知画素用走査回路４１とを一体化してもよい。また、画素数、ブロック数、ブロック毎の検知画素の数や位置、各種配線の数などについても上記の例以外であってもよい。

図３（ａ）は、図２の撮像領域９０の一番左下のブロック８０付近を表す図である。説明のために走査回路２０、読出回路３０及び検知画素用読出回路４０等の周辺回路を図示している。通常画素１１は、図３（ｂ）に示すように変換素子１２と第１のスイッチ素子１３とを含む。変換素子１２は第１電極１２５と第２電極１２６を有する。第１のスイッチ素子１３のドレイン電極には第１電極１２５が電気的に接続される。第２電極１２６はバイアス配線１９によってバイアス電源５０に結ばれ、変換素子１２が光電変換動作を行うための電圧が印加される。信号配線１６は、列方向（本図では縦方向）に複数配置され、複数の通常画素の第１のスイッチ素子１３のソース電極に共通に接続される。制御配線１５は、行方向（本図では横方向）に複数配置され、複数の通常画素１１の第１のスイッチ素子１３を駆動するための駆動電極であるゲート電極に共通に接続される。制御配線１５、信号配線１６は、それぞれ走査回路２０、読出回路３０と接続されている。第１のスイッチ素子１３が駆動されて導通状態となると、変換素子１２から信号が信号配線１６を通じて読出回路３０へ読み出される。

一方検知画素１１１は、放射線を検知するための変換素子として動作する検知素子１２１と第２のスイッチ素子１３１とを含む。検知素子１２１は第１電極１２５と第２電極１２６を有する。第２のスイッチ素子１３１のドレイン電極には第１電極１２５が電気的に接続される。第２電極１２６はバイアス配線１９によってバイアス電源５０に結ばれ、検知素子１２１が光電変換動作を行うための電圧が印加される。検知配線１６１が、検知画素１１１の第２のスイッチ素子１３１のソース電極に共通に接続される。制御配線１５の代わりに、検知画素用制御配線４１１が、検知画素の第２のスイッチ素子１３１の駆動電極であるゲート電極に接続される。第２のスイッチ素子１３１が駆動されて導通状態になると、検知素子１２１から検知信号が読み出される。

次に、本発明のセンサアレイに用いることができる通常画素１１および検知画素１１１の構造の一例を示す。図４は、図３（ａ）の一点鎖線で囲んだ部分に対応するレイアウト平面図であり、通常画素１１が３画素、検知画素１１１が１画素配置されている。図５（ａ）および（ｂ）は、それぞれ図４のＡ−Ａ’面（通常画素）およびＢ−Ｂ’面（検知画素）の断面図である。通常画素１１は、放射線又は光を電荷に変換する変換素子１２と、変換素子１２の電荷に応じた電気信号を出力するＴＦＴ（薄膜トランジスタ）からなる第１のスイッチ素子１３とを含む。変換素子１２は、第１の基板１００の上に設けられた第１のスイッチ素子１３の上に層間絶縁層１８１を挟んで積層されている。変換素子１２は第１のスイッチ素子１３を介して、信号配線１６と接続されている。変換素子１２は、第１電極１２５、ＰＩＮフォトダイオード１２４、第２電極１２６から構成されている。変換素子１２上には、保護膜１８２、第２層間絶縁層１８３、バイアス配線１９と一体の共通電極、保護膜１８４が順に配置されている。保護膜１８４上には、不図示の平坦化膜、およびシンチレータ１９０が配置されている。第２電極１２６は、コンタクトホールを介して、共にバイアス配線１９に接続されている。第２電極１２６には、光透過性を有するＩＴＯが用いられ、シンチレータ１９０で放射線から変換された光が透過可能な構成となっている。

検知画素１１１も同様に、検知素子１２１と第２のスイッチ素子１３１とを含む。検知画素１１１では、検知素子１２１の出力は第２のスイッチ素子１３１を介して検知配線１６１と接続されている。スイッチ素子および変換素子の構成は共通である。なお、上記の変換素子及び検知素子の例では光電変換素子としてＰＩＮフォトダイオードを用いた場合のみ記載しているが、本発明はそれに限定されるものではない。光電変換素子として、例えばＭＩＳ型のセンサを用いてもよい。また、図４の例では、４画素の内の１画素が検知画素であるため、検知画素の位置から撮像用の信号を得ることができない。このために診断用画像上で画像情報が欠落してしまう。この欠落は画像処理により補うこともできるが、図６の検知画素１１１’に示すように、１つの通常画素に割り当てられる領域を２つに分割して、その中に撮像用の変換素子１２２と検知素子１２１を並置し、欠落を生じないようにしてもよい。この場合は変換素子１２２の面積が他の変換素子１２と異なり小さいので、信号の値を補正して画像信号とすることができる。

（製造）
本実施形態１の構成を例にセンサアレイ４の製造方法について、以下に説明する。

（ｉ）センサ基板等の準備工程
図７（ａ）は一つのブロック８０に対応する第１の基板１００における画素と配線の配置を示している。第１の基板１００上に画素および各種配線が形成されている。第１の基板１００には、制御配線１５のそれぞれに対応する制御配線パッド１５０１が配置されている。制御配線パッド１５０１は各制御配線１５と電気的に接続されている。同様に、信号配線１６には信号配線パッド１６０１が、検知画素用制御配線４１１には検知画素用制御配線パッド４１１１が、検知配線１６１には検知配線パッド１６１１が、バイアス配線１９にはバイアス配線パッド１９０１が、電気的に接続されている。本実施形態では検知画素用制御配線パッド４１１１は第１の基板１００の一端の隅に隣接して並んで配置されている。さらに、第１の基板１００に接続される第２の基板を用意する。第２の基板には、第１の基板が第２の基板と接続されたときに検知画素用制御配線パッド４１１１間を接続する導電部を設けておく。本実施形態では図８に示すフレキシブルプリント基板（ＦＰＣ）１０４１が第２の基板に相当する。第１の基板１００の制御配線パッド１５０１等の電極パッドを第２の基板の配線や導電部に接続するための接続部も用意する。接続部はコネクタでもよいし。第１の基板の制御配線パッド１５０１等の電極パッドと第２の基板の配線や導電部とを電気的に接続するための導電部材でもよい。

（ｉｉ）検知画素の検査工程
図７（ｂ）はブロック８０の検知画素１１１の検査工程の説明図である。検査装置（不図示）は、検知画素制御プローブ４１１２、検知画素検査プローブ１６１２、バイアス印加プローブ１９０２を有する。検知画素制御プローブ４１１２は複数の端子を有し、複数の検知画素用制御配線パッド４１１１に個別に電気的に接触し、複数の検知画素用制御配線４１１の電位を順次制御する。本実施形態では検知画素用制御配線パッド４１１１が隣接して配置されているので、検知画素制御プローブ４１１２は検知画素用制御配線パッド４１１１に対応した形状にすることにより、接続が簡単になる。検知画素検査プローブ１６１２は１つまたは複数の端子を有し、それらが検知配線パッド１６１１に電気的に接触し、検知配線１６１に出力された信号を読み出す。バイアス印加プローブ１９０２は、バイアス配線パッド１９０１に電気的に接触し、バイアス配線１９にバイアス電圧を印加する。検知画素制御プローブ４１１２、検知画素検査プローブ１６１２、バイアス印加プローブ１９０２を用いて、以下の手順で第１の基板１００における検知画素１１１の検査を行う。まず、バイアス印加プローブ１９０２を介してバイアス配線１９に所定の電圧を印加する。この状態で、検知画素制御プローブ４１１２により外部から検知画素制御配線を１本ずつ順次駆動する。この結果、検知配線１６１に出力された各検知画素の検知信号を、検知画素検査プローブ１６１２を検知配線パッド１６１１に接触させて測定する。測定結果に基づき、検知画素毎に良・不良を判定する。検査を合格した第１の基板は次の工程に送られる。

本検査工程では、第１の基板に設けられた複数の検知画素用制御配線４１１が互いに電気的に接続されていない状態にある。このために１本の検知配線１６１に接続された複数の検知画素１１１を個別に駆動できるので、検知画素１１１の一部が欠陥画素であった場合、異常な信号を出力した検知画素の位置を容易に特定できる。不良と判定された検知画素の座標情報をもとに、必要に応じセンサアレイに対してリペア処理を行ってもよい。リペア処理としては異常が検出された検知画素に含まれる第２のスイッチ素子１３１がオープンになるように、電極の一部を除去する。または第２のスイッチ素子１３１を導通状態にする。あるいは、第２のスイッチ素子１３１を駆動するための検知画素用制御配線４１１を切断して駆動されないようにする等、例えば不良と判定された画素の影響をなくすような処理を施す。リペア処理された基板はさらに合格しているかどうか検査される。なお、検査装置は、さらに通常画素制御プローブ１５０２、通常画素検査プローブ１６０２を有していてもよい。通常画素制御プローブ１５０２は、複数の制御配線パッド１５０１に電気的に接触し、複数の制御配線１５の電位を順次制御する。通常画素検査プローブ１６０２は、複数の信号配線パッド１６０１に電気的に接触し、複数の信号配線１６に出力された信号を読み出す。検知画素の検査の前後または同時に、通常画素制御プローブ１５０２、通常画素検査プローブ１６０２を用いて通常画素の検査を行ってもよい。この場合、通常画素からの信号に異常が検出されたときは、検知画素に対する処理と同様な処理を第１のスイッチ素子１３に対して行う等してセンサアレイをリペアすることができる。

（ｉｉｉ）周辺回路実装
図８（ａ）により、ブロック８０に走査回路２０、読出回路３０、検知画素用読出回路４０などの周辺回路を接続して実装状態にした例を説明する。第１の基板１００上にシンチレータ１９０などを実装した後、第１の基板１００の制御配線１５などの各配線を、制御配線パッド１５０１などのパッドを介して、走査回路２０などの周辺回路と接続し、図３（ａ）に示した等価回路を得る。走査回路２０、検知画素用走査回路４１などの周辺回路を設ける位置には特に制限はない。本実施形態では、バイアス電源５０および検知画素用走査回路４１は、第１の基板１００とは別の基板１０２上に形成され、それぞれフレキシブルプリント基板（ＦＰＣ）１０４、１０４１を介して第１の基板１００に接続されるものとする。また、走査回路２０、読出回路３０、検知画素用読出回路４０は、ＦＰＣ１０４の上にあらかじめＣｈｉｐ ｏｎ ｆｌｅｘ（ＣＯＦ）実装された後、接続部を介して第１の基板１００に接続される構造としてもよい。接続部としてはＦＰＣと第１の基板とを接続するコネクタでもよいしＦＰＣの電極を第１の基板側の制御配線パッド等の電極パッドに直接、圧着や半田などにより電気的に接続してもよい。他の基板と第１の基板１００を接続するＦＰＣは、全ての配線を一体化したものを用いてもよいし、分かれていてもよい。

検知画素用読出回路４０は、隣接する他のブロックの検知配線と接続されてもよい。なお、周辺回路は、図の走査回路２０や読出回路３０のようにそれぞれ複数の集積回路（ＩＣ）チップに分かれていてもよい。本実施形態では、走査回路２０はそれぞれ複数の電圧出力端子を有する走査回路ＩＣ２１から２３からなる。これらの電圧出力端子番号（各ＩＣともＰｉｎ１からＰｉｎ４）を図８（ｂ）に示す。なおセンサアレイ４の画素数が多い場合、図２の構成を実現するために、出力端子数が１００から５００個程度の走査回路ＩＣを数個から１０個程度同時に用いることもできる。

本実施形態においては、３本の検知画素用制御配線４１１はＦＰＣ１０４１内の導電部１０４２で互いに接続され、検知画素用走査回路４１の電圧出力端子の一つに共通に接続される。なお、周辺回路を実装するときに、検知画素用制御配線４１１は、撮像領域９０の外部であればどこで接続してもよい。ＦＰＣ１０４１内で接続するほか、検知画素用制御配線パッド４１１１を接続部となる部材で互いに接続したり、基板１０２内で接続したりしてもよい。また、検知画素用走査回路４１の電圧出力端子の数も必ずしも１つである必要はなく、検知画素用制御配線４１１の数よりも少なければその分、検知画素用走査回路４１の制御を簡単にできる。

（動作）
次に、センサアレイ４が、照射情報の一つである積算照射量をモニタし、積算照射量が所定の閾値を越えたのちに診断画像を取得する動作例を示す。図９は、センサアレイ４の動作を示すタイミングチャートの一例である。検知画素用走査回路４１の電圧出力端子、および走査回路２０の各電圧出力端子は、スイッチ素子が導通（ＯＮ）状態となる論理レベル、または非導通（ＯＦＦ）状態となる論理レベルのいずれかを出力する。本実施形態では、タイミングチャートのＨレベル、Ｌレベルはそれぞれ導通状態にする電圧、非導通状態にする電圧を表す。

（ｉ）照射量計測工程
検知画素用走査回路４１は、時刻ｔ１１から一定期間、３本の検知画素用制御配線４１１に同時に同じ論理レベルの電圧を印加し、３個の検知画素に含まれる検知素子１２１を同時にオンになるよう駆動する。このとき検知配線１６１に対して各３個ずつの検知画素１１１の第２のスイッチ素子１３１が導通し、検知信号が読み出されて検知画素用読出回路４０に転送される。検知画素用読出回路４０は、検知配線１６１に接続されている各３個の検知画素からの合計の信号量を測定する。積算照射量は、このように得られた信号量を検知配線ごとにそれぞれ積分することで得られので、時刻ｔ１１の後の時刻ｔ２１に積算照射量の値が確定する。積算照射量は、ブロック８０ごとに求めることができる。図９には１つのブロック８０についてのみ示す。センサアレイ４はその後（時刻ｔ１２、ｔ１３、・・・）にも同様の動作を繰り返し、時刻ｔ２２、２３、・・・に積算照射量の値を更新する。放射線源１が時刻ｔ０１から放射線照射を開始するため、時刻ｔ０１後に照射の開始を判定することができる。これ以後の積算照射量の値は時刻とともに増加していく。時刻ｔ２４に積算照射量の値が閾値Ｔｈ１を越えたため、センサアレイ４は積算照射量計測工程を終了し、読出工程に遷移する。なお、センサアレイ４は積算照射量の値がＴｈ１を超えた後の任意の時刻（ｔ０５）に、制御部４９を通じて放射線源１の放射線照射を停止させる処理を行ってもよい。

以上のとおり、本実施形態では１本の検知配線に接続された３個の検知画素１１１に含まれる第２のスイッチ１３１が同時に駆動される。このため、検知画素に含まれる検知素子からの検知信号の量は、１つの検知素子から読み出される場合に比べて信号量が３倍となり、ＳＮＲが向上する。積算照射量を計測するときだけでなく、他の照射情報を取得する際も同様の効果が得られる。

（ｉｉ）撮像信号の読出工程
読出工程においては、センサアレイ４は走査回路ＩＣ２１から２３を動作させて順次制御配線１５を介して通常画素の第１のスイッチ素子を順次オンに駆動する。最初にＩＣ２１のＰｉｎ１からＨレベルの論理レベルを持つ制御信号が出力され、図８（ａ）の最下行にある通常画素から信号が読み出される。以後、制御信号を走査回路２０のＩＣ２１から２３が順番にＨレベルの制御信号を発生する。制御信号が与えられて駆動されることにより行単位で通常画素１１から信号が信号配線１６へ読み出され、読出回路３０に入力される。読み出された信号をもとに診断画像を形成する。

以上のように、本実施形態では、検知素子とスイッチ素子と制御配線とを有する検知画素が、１本の検知配線に複数接続されている。そして、検知画素の検査時には、上記検知画素の制御配線の少なくとも一部が複数に分かれており、照射情報取得時には、上記検知画素が同時に駆動されて、各検知画素からの信号は合成される。

本実施形態では１２本の検知画素用制御配線はすべて電気的に分かれており、検知画素を１個ずつ検査することが可能である。また実装後は、１本の検知配線に接続された複数の検知画素のうち３個ずつが同時にオンに駆動されるため、照射情報を精度良く求めることができる。また、周辺回路を実装した時点で複数の検知画素用制御配線同士が互いに電気的に接続される。このため、検知画素用走査回路の電圧出力端子の数が検知画素用制御配線の数よりも少なくなるので、検知画素用走査回路の回路構成を単純化できるためセンサアレイ４の構成が複雑になることを避けることができる。

＜実施形態２＞
図１０は、図２に対応するセンサアレイ４の模式的等価回路図の別な例である。実施形態１と重複する説明は省略する。本実施形態でも検知画素用制御配線は４１１−１から４１１−１２の１２本であり、４１１−１から４１１−３、４１１−４から４１１−６、・・・のように３本ずつ４つの群をなす。３本ずつの検知画素用制御配線４１１が接続される電極パッド（不図示）はＦＰＣあるいは接続部などで接続されて、４本の群検知画素用制御配線４１１３に集約される。検知配線１６１はブロック８０毎に独立に検知画素用読出回路４０に入力される構造になっている。検知画素の検査工程において異なる４つの群に対応する群検知画素用制御配線４１１３は別個に駆動できる構造になっているので、検知画素は群毎に検査できる。周辺回路の実装工程において、少なくとも２個以上の群を制御する群検知画素用制御配線４１１３が互いに接続される。本実施形態では、４本の群検知画素用制御配線４１１３が、センサアレイが有する導電部１０４３により接続されて１つにまとめられる。本実施形態では、群検知画素用制御配線４１１３に対応する電極パッドを基板に設けておき、センサアレイの別の基板に導電部１０４３を設けておき、両基板を接続することにより、群検知画素用制御配線４１１３を１つにまとめる構造としている。実装後の動作状態では、検知画素用走査回路４１の電圧出力端子の数は群の数よりも少なく、本実施形態では検知画素用走査回路４１の電圧出力端子の数は１つですむ。照射量の計測工程においては、検知信号はブロック８０毎の分がブロック毎に独立して検知画素用読出回路４０に入力されているので、ブロック毎に照射情報を得ることができる。つまり、同時に駆動される検知画素は、ブロック毎に異なる検知配線１６１に接続されており、それぞれ検知画素用読出回路４０の異なる入力端子に独立に入力されている。本実施形態の検知画素用読出回路４０の場合は、入力端子数は１６個である。

本実施形態では、光電変換素子とスイッチ素子と制御配線を有する検知画素が、１本の検知配線に複数接続されており、検知画素の検査時には、上記検知画素の制御配線が群毎に分かれている。そして、照射情報取得時には、上記検知画素が同時に駆動される。３本ずつ群をなす１２本の制御配線は群ごとに電気的に分かれており、検知線は群毎に独立して検知画素用読出回路４０に入力されている。したがって、検知画素を群ごとに検査することが可能である。同一群の中の検知画素を個別に検査することはできないが、どの群に欠陥画素が含まれているか分かればよい場合、本発明の効果が得られる。また、１本の検知配線に接続された３個の検知画素が同時にオンに駆動されるため、検知素子１２１からの検知信号が合成されるので照射情報を精度良く求めることができる。また、異なる群に分かれていた複数の群検知画素用制御配線４１１３同士はセンサアレイの導電部１０４３により周辺回路を実装した時点で互いに電気的に接続されるため、センサアレイ４の構成が単純となる。

＜実施形態３＞
以下では本実施形態の主要な点についてのみ記し、実施形態１と共通する部分の説明は省略する。

（構成）
図１１（ａ）は、図３（ａ）に対応するセンサアレイ４の模式的等価回路の図である。本実施形態では、ブロック中に２個の検知画素１１１と、２本の検知画素用制御配線４１１が設けられている。検知素子と制御配線が接続されている第２のスイッチ素子を有する検知画素１１１が、１本の検知配線に２個ずつ接続されている。また、走査回路２０の一部を検知画素用走査回路４１として利用する構成である。つまり、撮像に用いられる通常画素を駆動する走査回路と検知画素を駆動する走査回路は一体に構成されている。

図１１（ｂ）はブロック８０を含むセンサ基板１０１の模式的レイアウト平面図である。本発明において検知画素用の制御信号が配線される検知画素用制御配線パッド４１１１の配置には特に制限がない。本実施形態では、検知画素用制御配線パッド４１１１は複数配置された通常画素用の制御配線が接続する制御配線パッド１５０１の間に配置されている。

図１２（ａ）は、第１の基板１００の検査工程の説明図である。実施形態１と同様、本工程では、複数の検知画素用制御配線４１１が互いに電気的に接続されておらず、検知画素制御プローブ４１１２を介して各検知画素用制御配線４１１の論理レベルを個別に制御できる。したがって、検知画素１１１から検知信号を個別に取り出すことができる。したがって、実施形態１と同様の方法で個別に検知画素の検査を行うことができる。

図１２（ｂ）は、第１の基板１００に走査回路２０、読出回路３０などの周辺回路を実装した状態の説明図である。図１２（ｃ）は、本実施形態における走査回路ＩＣ２１から２３の電圧出力端子番号である。本実施形態においては、走査回路２０のうち、走査回路ＩＣ２１のＰｉｎ１と、走査回路ＩＣ２３のＰｉｎ３に対応する部分を、検知画素用走査回路４１として利用し、検知画素用制御配線４１１に接続する。実施形態１と異なり、これら２本の端子はこの時点で互いに接続されている必要はない。また、走査回路２０の他の電圧出力端子は、通常画素の制御配線１５に接続されている。

（動作）
次に本実施形態の動作について図７のタイミングチャートにより説明する。
（ｉ）積算照射量計測工程
走査回路２０は、検知画素用制御配線４１１に接続される端子（走査回路ＩＣ２１のＰｉｎ１と、走査回路ＩＣ２３のＰｉｎ３）に共通の論理レベルの電圧パルスを印加し、同時に２つの検知画素１１１をオンに駆動する。走査回路２０の他の電圧出力端子からはスイッチ素子を非導通にする論理レベルが出力されている。本実施形態では１本の検知配線１６１に複数接続された検知画素１１１のうち、注目するブロックにおける２個の検知画素が同時に駆動されるため、１つの検知画素のみを読み出す場合に比べて信号量が２倍となり、ＳＮＲが向上する。
（ｉｉ）撮像信号の読出工程
センサアレイ４は走査回路ＩＣ２１から２３を順次動作させて行毎に通常画素１１から信号を読み出す。通常画素１１から読み出された信号をもとに診断画像を形成する。実施形態１とは異なり、読出工程では、走査回路２０の電圧出力端子のうち検知画素用制御配線４１１に接続された端子からは常時スイッチ素子を非導通にする論理レベルが出力される。読出工程で走査回路２０が順次、スイッチ素子を導通にする論理レベルを出力する際には、走査回路２０の検知画素用制御配線４１１に接続された端子はスキップされる。これによりＩＣ２１のＰｉｎ１とＩＣ２３のＰｉｎ３からスイッチ素子を導通にする論理レベルは出力されない。

本実施形態では、検知画素用走査回路が通常画素の走査回路と共通化され一体的に形成されているため、センサアレイ４の構成が単純となる。

＜実施形態４＞
（構成）
図１４（ａ）は第１の基板１００に形成された画素の模式的等価回路図である。ブロック８０中に検知画素用制御配線４１１に接続される９個の検知画素１１１が含まれ、検知素子と制御配線が接続されている第２のスイッチ素子とを有する検知画素が、１本の検知配線１６１に対して３個ずつ接続されている。また、実施形態３と同様、走査回路２０の一部を検知画素用走査回路４１として利用する構成であり、両者は一体に構成されている。本実施形態では、第１の基板１００の平面レイアウトには繰り返し周期性がある。第１の基板１００の撮像領域９０内の少なくとも一部において、検知画素１１１を含む１６個の画素が含まれる一点鎖線で囲まれた単位領域９８と同一の形状のレイアウトが、繰り返し配置されている。このように本実施形態では、一つのブロック８０内において繰り返し配置がある。さらに、センサ基板１０１の撮像領域９０外の少なくとも一部に、検知画素に接続する制御配線用の検知画素用制御配線パッド４１１１、および検知画素用制御配線４１１の一部を含む一点鎖線で囲まれた領域９９と同一の形状が、繰り返し配置されている。本実施形態でも検知画素用制御配線４１１が分かれて検知画素用制御配線パッド４１１１に接続されているので、検知素子を個別に駆動することができるから、検知画素単位での検査を行うことができる。

図１４（ｂ）は、第１の基板１００に走査回路２０、読出回路３０などの周辺回路を実装した状態の説明図である。走査回路ＩＣ２１から２３の電圧出力端子番号を図１４（ｃ）に示す。本実施形態では、走査回路ＩＣ２１から２３の同一ピン（例えば、同一の電圧出力端子Ｐｉｎ１に対応する部分）を検知画素用走査回路４１として利用し、各電圧出力端子Ｐｉｎ１を検知画素用制御配線４１１に接続する。走査回路２０の他の電圧出力端子Ｐｉｎ２からＰｉｎ５は、通常画素の制御配線１５に接続する。図８（ｃ）には、読出工程における通常画素の走査方向も矢印で示した。走査回路２０のＩＣ２１から２３において、検知画素用制御回路４１として利用する部分は、通常画素の走査方向に対し先頭行に位置している。

（動作）
図９は本実施形態の動作を説明するためのタイミングチャートであり、図４に対応する。
（ｉ）積算照射量計測工程
走査回路２０は、検知画素用制御配線４１１に接続される端子（走査回路ＩＣ２１から２３の各Ｐｉｎ１）に共通の論理レベルの電圧パルスを印加し、同時に駆動する。本実施形態では１本の検知配線に３個の検知画素が接続され、同時に駆動されるため、１つの検知画素のみを読み出す場合に比べて信号量が３倍となり、ＳＮＲが向上する。
（ｉｉ）読出工程
センサアレイ４は走査回路ＩＣ２１から２３を図のように順次動作させ、通常画素１１から行毎に信号を読み出す。通常画素１１から読み出された出力信号をもとに診断画像を形成する。各走査回路ＩＣ２１から２３は、図７に示した走査方向に沿って、通常画素の各制御配線に順次電圧パルスを印加していく。

本実施形態では、センサ基板１０１の平面レイアウトの繰り返し周期性が高くなるため、ステッパ露光機を用いたセンサ基板製造が容易となる。具体的には、撮像領域９０内の、通常画素１１と検知画素１１１の繰り返し周期性と撮像領域９０外の、制御配線１５と検知画素用制御配線４１１の配線パターンの繰り返し周期性を利用する。また、検知画素用制御回路として利用される部分の位置が、各走査回路ＩＣで共通である。そのため、センサアレイ４を動作させる際、実施形態２と比較して走査回路ＩＣ２１から２３の制御が容易となる。特に本実施形態は、各走査回路ＩＣにおいて、検知画素用制御回路として利用される部分が、通常画素の走査方向に対し先頭に位置しているため、実施形態２と比較して走査回路ＩＣ２１から２３の制御がさらに容易となる。すなわち、走査回路ＩＣ２１から２３として簡単なシフトレジスタ回路を用いた場合でも、クロック電圧パルスの入力により積算照射量計測工程から読出工程へと容易に遷移できる。

１００：第１の基板、１０１：センサ基板、１０２及び１０３：基板、１０４及び１０４１：フレキシブルプリント基板（ＦＰＣ）、１５：制御配線、１５０１：制御配線用パッド、１６：信号配線、１６０１：信号配線用パッド、１６１：検知配線、１６１１：検知配線パッド、１９：バイアス配線、１９０１：バイアス配線用パッド、２０：走査回路、３０：読出回路、４：センサアレイ、４０：検知画素用読出回路、４１：検知画素用走査回路、４１１：検知画素用制御配線、４１１１：検知画素用制御配線パッド、５０：バイアス電源、８０：ブロック、９０：撮像領域

Claims (11)

1. 複数のブロックを含む第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とを接続するための接続部と、を有し、
   前記複数のブロックは、放射線に応じた撮像信号を生成するための複数の変換素子と、放射線を検知するための複数の検知素子と、前記複数の変換素子から撮像信号を読み出すための複数の第１のスイッチと、前記複数の検知素子から検知信号を読み出すための複数の第２のスイッチと、を有し、
   前記第１の基板には、前記第２のスイッチを駆動するための制御信号を前記第２のスイッチの駆動電極へ入力するための複数の電極パッドが配置されており、
   前記第２の基板には、前記接続部により前記第１の基板と前記第２の基板とが接続されたときに前記複数の電極パッドの間を電気的に接続する第１の導電部が配置されている
   ことを特徴とするセンサアレイ。
2. 前記センサアレイは、前記複数のブロックの前記第１の導電部の間を電気的に接続する第２の導電部をさらに有することを特徴とする請求項１に記載のセンサアレイ。
3. 複数のブロックを含む第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とを接続するための接続部と、を有し、
   前記複数のブロックは、放射線に応じた撮像信号を生成するための複数の変換素子と、放射線を検知するための複数の検知素子と、前記複数の変換素子から撮像信号を読み出すための複数の第１のスイッチと、前記複数の検知素子から検知信号を読み出すための複数の第２のスイッチと、を有し、
   前記第１の基板には、前記第２のスイッチを駆動するための制御信号を前記第２のスイッチの駆動電極へ入力するための複数の電極パッドが配置されており、
   前記第２の基板には、前記接続部により前記第１の基板と前記第２の基板とが接続されたときに、前記複数の第２のスイッチを同時に同じ論理レベルに駆動するための走査回路が配置されている
   ことを特徴とするセンサアレイ。
4. 前記第１の基板に前記複数の電極パッドが隣接して配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のセンサアレイ。
5. 前記第１の基板には、複数の同一の構成を有する単位領域が配置されており、
   前記単位領域は、少なくとも１個の前記変換素子と、少なくとも１個の前記検知素子と、を含むことを特徴とする請求項１乃至４のいずれか１項に記載のセンサアレイ。
6. 検知素子からの検知信号は、前記ブロック毎に独立して出力されることを特徴とする請求項１乃至５のいずれか１項に記載のセンサアレイ。
7. 前記第２の基板はフレキシブルプリント基板であることを特徴とする請求項１乃至６のいずれか１項に記載のセンサアレイ。
8. 放射線に応じた撮像信号を生成するための複数の変換素子と、放射線を検知するための複数の検知素子と、前記複数の変換素子から撮像信号を読み出すための複数の第１のスイッチと、前記複数の検知素子から検知信号を読み出すための複数の第２のスイッチと、を有する複数のブロックと、前記第２のスイッチを駆動するための制御信号を前記第２のスイッチの駆動電極へ入力するための複数の電極パッドと、が配置されている第１の基板を用意する工程と、
   前記複数の電極パッドの間を電気的に接続するための第１の導電部が配置されている第２の基板を用意する工程と、
   前記第１の基板の前記複数の電極パッドのそれぞれに前記第２のスイッチをオンさせる制御信号を入力して、前記検知素子のそれぞれから検知信号を読み出す工程と、
   前記読み出す工程で読み出した前記検知信号を検査する工程と、
   前記検査する工程を合格した前記第１の基板と前記第２の基板とを接続する工程と、を含むことを特徴とするセンサアレイの製造方法。
9. 前記センサアレイの製造方法は、前記検査する工程において検知信号の値が異常と判定される場合、前記センサアレイに対するリペア処理を行う工程をさらに含むことを特徴とする請求項８に記載のセンサアレイの製造方法。
10. 前記リペア処理は、前記第２のスイッチを導通状態にすることを含むことを特徴とする請求項９に記載のセンサアレイの製造方法。
11. 前記リペア処理は、前記第２のスイッチをオープンにすることを含むことを特徴とする請求項９に記載のセンサアレイの製造方法。