WO2020095412A1 - 半導体装置 - Google Patents

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藤田　直人
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Sanken Electric Co Ltd
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Sanken Electric Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Definitions

  • the present invention relates to a semiconductor device in which the main current path is parallel to the main surface.
  • Patent Document 1 a structure in which a field plate is arranged between a gate electrode and a drain region of a MOSFET (metal oxide semiconductor field effect transistor) is disclosed (see Patent Document 1).
  • MOSFET metal oxide semiconductor field effect transistor
  • the breakdown voltage of the semiconductor device is improved by disposing the field plate on the thermal oxide film formed between the gate electrode and the drain region.
  • An object of the present invention is to provide a lateral semiconductor device capable of improving the breakdown voltage.
  • a semiconductor substrate of the first conductivity type, a buried region of the second conductivity type buried in a part of an upper surface of the semiconductor substrate, and a buried region are selectively formed above the semiconductor substrate.
  • a first conductivity type connection region whose side surface is connected to the extension region which is a part of the lower part of the first semiconductor region, and a second conductivity type second region which is arranged on the upper surface of the connection region and whose side surface is connected to the first semiconductor region.
  • a semiconductor device is provided, which comprises a semiconductor region, and an extension region of the first semiconductor region extends below an end of the second semiconductor region and contacts a side surface of the connection region.
  • FIG. 3 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention (No. 1).
  • FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention (No. 2).
  • FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention (No. 3).
  • FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention (No. 4). It is a typical sectional view showing the structure of the semiconductor device concerning other embodiments of the present invention.
  • the semiconductor device covers a buried region 20 of the second conductivity type embedded in a part of the upper surface of the semiconductor substrate 10 of the first conductivity type and the buried region 20. And a second semiconductor region 30 of the second conductivity type selectively disposed above the semiconductor substrate 10.
  • the embedded region 20 is in contact with the semiconductor substrate 10
  • the first semiconductor region 30 is in contact with the semiconductor substrate 10 in a region where the embedded region 20 is not arranged.
  • the impurity concentration of the first semiconductor region 30 is set lower than the impurity concentration of the buried region 20.
  • connection region 40 of the first conductivity type embedded in a part of the upper surface of the semiconductor substrate 10 in the remaining region of the region where the first semiconductor region 30 is arranged, and an upper surface of the connection region 40.
  • second semiconductor region 50 of the first conductivity type disposed in the.
  • the side surface of the second semiconductor region 50 is connected to the first semiconductor region 30.
  • the extension region 31 which is a part of the lower portion of the first semiconductor region 30 is connected to the side surface of the connection region 40. That is, the extension region 31 of the first semiconductor region 30 extends below the end of the second semiconductor region 50 and is connected to the side surface of the connection region 40.
  • the second conductivity type drain region 60 is arranged on a part of the upper surface of the first semiconductor region 30, and the second conductivity type source region 70 is arranged on a part of the upper surface of the second semiconductor region 50. Then, between the drain region 60 and the source region 70, the gate electrode 90 is arranged above the second semiconductor region 50 via the gate insulating film 80.
  • the first conductivity type back gate region 100 is arranged on a part of the upper surface of the second semiconductor region 50.
  • the back gate region 100 and the semiconductor substrate 10 are electrically connected via the second semiconductor region 50 and the connection region 40.
  • first conductivity type and the second conductivity type are opposite conductivity types. That is, if the first conductivity type is p-type, the second conductivity type is n-type, and if the first conductivity type is n-type, the second conductivity type is p-type.
  • first conductivity type is the p type and the second conductivity type is the n type will be described as an example.
  • the semiconductor device shown in FIG. 1 is a lateral transistor in which a main current flows between the source region 70 and the drain region 60 in parallel with the main surface of the semiconductor substrate 10 during the ON operation.
  • the basic operation of the semiconductor device shown in FIG. 1 will be described below.
  • the semiconductor device is turned on by controlling the potential of the gate electrode 90 while applying a positive potential to the drain region 60 with reference to the potential of the source region 70. That is, by setting the voltage between the gate electrode 90 and the source region 70 to be equal to or higher than a predetermined threshold voltage, a channel is formed in the second semiconductor region 50 below the gate electrode 90. As a result, a main current flows between the source region 70 and the drain region 60.
  • channel forming region the region where the channel is formed will be referred to as "channel forming region”.
  • the end of the buried region 20 on the side closer to the second semiconductor region 50 is located between the channel formation region and the drain region 60.
  • the voltage between the gate electrode 90 and the source region 70 is made lower than a predetermined threshold voltage. As a result, the channel disappears and the main current is cut off.
  • the depletion layer is formed from the pn junction at the interface between the semiconductor substrate 10, the second semiconductor region 50 and the connection region 40 of the first conductivity type and the first semiconductor region 30 and the buried region 20 of the second conductivity type. spread. Since the buried region 20 has a higher impurity concentration than the first semiconductor region 30, the semiconductor substrate 10 has a depletion layer at the interface between the buried region 20 and the semiconductor substrate 10 rather than at the interface between the first semiconductor region 30 and the semiconductor substrate 10. Long stretch to the side. Therefore, the breakdown voltage of the semiconductor device shown in FIG. 1 can be improved as compared with the semiconductor device having no buried region 20.
  • the breakdown voltage of the semiconductor device is improved.
  • the end portion of the buried region 20 is extended toward the gate electrode 90 and too close to the second semiconductor region 50, the lateral direction of the depletion layer formed between the first semiconductor region 30 and the second semiconductor region 50 may be increased. Spread is suppressed. Therefore, breakdown voltage breakdown occurs between the first semiconductor region 30 and the second semiconductor region 50 before the depletion layer sufficiently expands, and the breakdown voltage of the semiconductor device decreases.
  • the end of the buried region 20 facing the second semiconductor region 50 is located closer to the drain region 60 than the interface connecting the first semiconductor region 30 and the second semiconductor region 50.
  • the position of the end of the buried region 20 facing the second semiconductor region 50 is between the gate electrode 90 and the drain region 60.
  • the extension region 31 of the first semiconductor region 30 extends below the end of the second semiconductor region 50 and is connected to the side surface of the connection region 40. Therefore, the depletion layer near the surface can be extended. Thereby, electric field concentration near the surface can be avoided, the breakdown voltage of the semiconductor device can be further improved, and the reliability can be improved.
  • FIG. 1 A method of manufacturing the semiconductor device shown in FIG. 1 will be described below with reference to the drawings. Note that the semiconductor device manufacturing method described below is an example, and can be realized by various manufacturing methods other than this, including this modified example.
  • the first conductivity type semiconductor substrate 10 is prepared.
  • a p-type silicon substrate is used as the semiconductor substrate 10.
  • the impurity concentration of the semiconductor substrate 10 is about 5.0 ⁇ 10 13 to 4.5 ⁇ 10 14 cm ⁇ 3 .
  • a substrate other than the silicon substrate may be used as the semiconductor substrate 10.
  • the embedded region 20 and the connection region 40 are formed so as to be embedded in a part of the upper surface of the semiconductor substrate 10.
  • n-type impurities are selectively ion-implanted into a part of the upper surface of the semiconductor substrate 10 to form the buried region 20 at a predetermined position.
  • the n-type impurity is, for example, arsenic or phosphorus.
  • the film thickness of the buried region 20 is about 15 to 25 ⁇ m, and the impurity concentration is about 1.1 ⁇ 10 15 to 1.5 ⁇ 10 15 cm ⁇ 3 .
  • connection region 40 is selectively ion-implanted into a part of the upper surface of the semiconductor substrate 10 to form the connection region 40 at a predetermined position.
  • the p-type impurity is, for example, boron.
  • the thickness of the connection region 40 is about 8 to 15 ⁇ m, and the impurity concentration is about 5.0 ⁇ 10 16 to 1.0 ⁇ 10 18 cm ⁇ 3 .
  • a first semiconductor region 30 is formed on the entire upper surface of the semiconductor substrate 10 so as to cover the buried region 20 and the connection region 40.
  • the first semiconductor region 30 is formed by using the epitaxial growth method.
  • the film thickness of the first semiconductor region 30 is about 5 to 10 ⁇ m, and the impurity concentration is about 8.0 ⁇ 10 14 to 1.0 ⁇ 10 15 cm ⁇ 3 .
  • connection region 40 and the second semiconductor region 50 are formed such that the end portion of the second semiconductor region 50 projects toward the embedded region 20 side from the end portion of the connection region 40.
  • a drain region 60 and a source region 70 are formed.
  • the drain region 60 is formed by selectively implanting n-type impurities into a part of the upper portion of the first semiconductor region 30 by an ion implantation method using a mask material patterned by using the photolithography technique as a mask.
  • the n-type impurity is selectively implanted into a part of the upper portion of the second semiconductor region 50 to form the source region 70.
  • p-type impurities are selectively implanted into a part of the upper portion of the second semiconductor region 50 to form the back gate region 100.
  • the gate insulating film 80 and the gate electrode 90 are formed at predetermined positions to complete the semiconductor device shown in FIG.
  • the impurities in the buried region 20 and the connection region 40 diffuse to the surroundings due to the influence of heat treatment in the manufacturing process after the formation of the buried region 20 and the connection region 40. Therefore, the upper portions of the embedded region 20 and the connection region 40 extend upward, and the interface between the embedded region 20 and the connection region 40 and the first semiconductor region 30 is located above the interface between the semiconductor substrate 10 and the first semiconductor region 30. is doing.
  • the field insulating film 110 is formed on the upper surface of the first semiconductor region 30 between the drain region 60 and the gate electrode 90, and the field plate 120 is arranged on the upper surface of the field insulating film 110. Good. By setting the field plate 120 to a predetermined potential, the electric field concentration at the end of the gate electrode 90 on the side closer to the drain region 60 is relaxed, and the breakdown voltage of the semiconductor device can be further improved.
  • the semiconductor device is a MOSFET
  • the semiconductor device may be a transistor having another structure.
  • the present invention can be applied even when the semiconductor device is a JFET.
  • the semiconductor device of the present invention can be used in the electronic equipment industry including the manufacturing industry that manufactures horizontal semiconductor devices.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体装置は、第１導電型の半導体基板（１０）の上面の一部に埋め込まれた第２導電型の埋設領域（２０）と、埋設領域（２０）を覆って半導体基板（１０）の上方に配置された、埋設領域（２０）よりも不純物濃度の低い第２導電型の第１半導体領域（３０）と、第１半導体領域（３０）の配置された領域の残余の領域で半導体基板（１０）の上面の一部に埋め込まれ、第１半導体領域（３０）の下部の一部である延伸領域（３１）と側面が接続する第１導電型の接続領域（４０）と、接続領域（４０）の上面に配置され、第１半導体領域（３０）に側面が接続する第１導電型の第２半導体領域（５０）を備える。第１半導体領域（３０）の延伸領域（３１）が、第２半導体領域（５０）の端部の下方を延伸して接続領域（４０）の側面と接する。

Description

半導体装置
　本発明は、主電流の電流経路が主面と平行である半導体装置に関する。
　半導体装置の耐圧を向上させるために、種々の対策が検討されている。例えば、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）のゲート電極とドレイン領域との間にフィールドプレートを配置する構造が開示されている（特許文献１参照。）。特許文献１に記載の発明では、ゲート電極とドレイン領域の間に形成された熱酸化膜の上にフィールドプレートを配置することによって、半導体装置の耐圧を向上させている。
特開２００１－７３２７号公報
　近年、半導体装置の耐圧に対する要求は高まっている。これに対し、オン動作で流れる主電流が半導体基板の主面と平行である半導体装置（以下、「横型の半導体装置」という。）について十分な耐圧を実現することが困難になっている。本発明は、耐圧を向上できる横型の半導体装置を提供することを目的とする。
　本発明の一態様によれば、第１導電型の半導体基板と、半導体基板の上面の一部に埋め込まれた第２導電型の埋設領域と、埋設領域を覆って半導体基板の上方に選択的に配置された、埋設領域よりも不純物濃度の低い第２導電型の第１半導体領域と、第１半導体領域の配置された領域の残余の領域で半導体基板の上面の一部に埋め込まれ、第１半導体領域の下部の一部である延伸領域と側面が接続する第１導電型の接続領域と、接続領域の上面に配置され、第１半導体領域に側面が接続する第１導電型の第２半導体領域とを備え、第１半導体領域の延伸領域が第２半導体領域の端部の下方を延伸して接続領域の側面と接する半導体装置が提供される。
　本発明によれば、耐圧を向上できる横型の半導体装置を提供できる。
本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
　次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
　本発明の実施形態に係る半導体装置は、図１に示すように、第１導電型の半導体基板１０の上面の一部に埋め込まれた第２導電型の埋設領域２０と、埋設領域２０を覆って半導体基板１０の上方に選択的に配置された第２導電型の第１半導体領域３０を備える。埋設領域２０は半導体基板１０と接しており、埋設領域２０の配置されていない領域で、第１半導体領域３０が半導体基板１０と接している。第１半導体領域３０の不純物濃度は、埋設領域２０の不純物濃度よりも低く設定されている。
　図１に示す半導体装置は、第１半導体領域３０の配置された領域の残余の領域で半導体基板１０の上面の一部に埋め込まれた第１導電型の接続領域４０と、接続領域４０の上面に配置された第１導電型の第２半導体領域５０を更に備える。第２半導体領域５０の側面は、第１半導体領域３０に接続している。図１に示すように、第１半導体領域３０の下部の一部である延伸領域３１と、接続領域４０の側面が接続する。つまり、第１半導体領域３０の延伸領域３１が、第２半導体領域５０の端部の下方を延伸して接続領域４０の側面と接続している。
　更に、第２導電型のドレイン領域６０が第１半導体領域３０の上面の一部に配置され、第２導電型のソース領域７０が第２半導体領域５０の上面の一部に配置されている。そして、ドレイン領域６０とソース領域７０との間で、ゲート絶縁膜８０を介してゲート電極９０が第２半導体領域５０の上方に配置されている。
　なお、図１に示した半導体装置では、第２半導体領域５０の上面の一部に、第１導電型のバックゲート領域１００が配置されている。第２半導体領域５０と接続領域４０を介して、バックゲート領域１００と半導体基板１０が電気的に接続される。
　なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｐ型であれば、第２導電型はｎ型であり、第１導電型がｎ型であれば、第２導電型はｐ型である。以下では、第１導電型がｐ型であり、第２導電型がｎ型である場合について例示的に説明する。
　図１に示した半導体装置は、オン動作においてソース領域７０とドレイン領域６０の間に半導体基板１０の主面と平行に主電流の流れる横型トランジスタである。以下に、図１に示した半導体装置の基本的な動作について説明する。
　ソース領域７０の電位を基準として、ドレイン領域６０に正の電位を印加した状態でゲート電極９０の電位を制御することにより、半導体装置がオン動作する。即ち、ゲート電極９０とソース領域７０間の電圧を所定の閾値電圧以上にすることにより、ゲート電極９０の下方で第２半導体領域５０にチャネルが形成される。これにより、ソース領域７０とドレイン領域６０間に主電流が流れる。以下において、チャネルが形成される領域を「チャネル形成領域」という。なお、埋設領域２０の第２半導体領域５０に近い側の端部は、チャネル形成領域とドレイン領域６０の間に位置する。
　一方、オフ動作では、ゲート電極９０とソース領域７０間の電圧を所定の閾値電圧よりも低くする。これにより、チャネルが消滅し、主電流が遮断される。
　オフ動作では、第１導電型である半導体基板１０、第２半導体領域５０及び接続領域４０と、第２導電型である第１半導体領域３０及び埋設領域２０との界面のｐｎ接合から空乏層が広がる。第１半導体領域３０よりも埋設領域２０の不純物濃度の高いため、第１半導体領域３０と半導体基板１０との界面よりも、埋設領域２０と半導体基板１０との界面において、空乏層が半導体基板１０側に長く延伸する。したがって、埋設領域２０を有さない半導体装置と比べて、図１に示した半導体装置では耐圧を向上させることができる。
　埋設領域２０の端部が第２半導体領域５０に近いほど、第１半導体領域３０と半導体基板１０との界面の距離に対する、埋設領域２０と半導体基板１０との界面の距離の比が長い。このため、半導体装置の耐圧が向上する。しかし、埋設領域２０の端部をゲート電極９０の側に延伸させて第２半導体領域５０に近づけすぎると、第１半導体領域３０と第２半導体領域５０の間に形成される空乏層の横方向の広がりが抑制されてしまう。このため、空乏層が十分に広がる前に、第１半導体領域３０と第２半導体領域５０の間で耐圧破壊が生じ、半導体装置の耐圧が低下する。
　このため、埋設領域２０の第２半導体領域５０に対向する端部を、第１半導体領域３０と第２半導体領域５０が接続する界面よりもドレイン領域６０に近い位置にすることが好ましい。図１に示す半導体装置では、埋設領域２０の第２半導体領域５０に対向する端部の位置は、ゲート電極９０とドレイン領域６０の間である。
　更に、図１に示した半導体装置では、第１半導体領域３０の延伸領域３１が、第２半導体領域５０の端部の下方を延伸して接続領域４０の側面と接続している。このため、表面付近における空乏層を伸ばすことができる。これにより、表面付近の電界集中を回避でき、半導体装置の耐圧を更に向上させ、信頼性を高めることができる。
　以下に、図面を参照して図１に示した半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
　まず、第１導電型の半導体基板１０を用意する。例えば、半導体基板１０にｐ型のシリコン基板を用いる。半導体基板１０の不純物濃度は、５．０×１０13～４．５×１０14ｃｍ-3程度である。なお、半導体基板１０にシリコン基板以外の基板を使用してもよい。
　そして、図２に示すように、半導体基板１０の上面の一部に埋め込むようにして埋設領域２０及び接続領域４０を形成する。例えば、フォトリソグラフィ技術により形成したマスク材を用いて、ｎ型不純物を半導体基板１０の上面の一部に選択的にイオン注入し、埋設領域２０を所定の位置に形成する。ｎ型不純物は、例えば砒素やリンなどである。埋設領域２０の膜厚は１５～２５μｍ程度であり、不純物濃度は、１．１×１０15～１．５×１０15ｃｍ-3程度である。同様に、ｐ型不純物を半導体基板１０の上面の一部に選択的にイオン注入し、接続領域４０を所定の位置に形成する。ｐ型不純物は、例えばボロンなどである。接続領域４０の膜厚は８～１５μｍ程度であり、不純物濃度は、５．０×１０16～１．０×１０18ｃｍ-3程度である。
　次いで、図３に示すように、埋設領域２０及び接続領域４０を覆うように、半導体基板１０の上方の全面に第１半導体領域３０を形成する。例えば、エピタキシャル成長法を用いて、第１半導体領域３０を形成する。第１半導体領域３０の膜厚は５～１０μｍ程度であり、不純物濃度は８．０×１０14～１．０×１０15ｃｍ-3程度である。
　次に、図４に示すように、第１半導体領域３０の一部に選択的にｐ型不純物をイオン注入して、第２半導体領域５０を形成する。このとき、半導体基板１０の上面に達するように第２半導体領域５０が形成される。第２半導体領域５０の膜厚は３～８μｍ程度であり、不純物濃度は、５．０×１０15～１．０×１０18ｃｍ-3程度である。なお、図４に示すように、第２半導体領域５０の端部が接続領域４０の端部よりも埋設領域２０側に突き出るように、接続領域４０及び第２半導体領域５０を形成する。
　その後、図５に示すように、ドレイン領域６０及びソース領域７０を形成する。例えばフォトリソグラフィ技術を用いてパターニングしたマスク材をマスクにしたイオン注入法により、ｎ型不純物を第１半導体領域３０の上部の一部に選択的に注入してドレイン領域６０を形成する。同様に、ｎ型不純物を第２半導体領域５０の上部の一部に選択的に注入してソース領域７０を形成する。その後、ｐ型不純物を第２半導体領域５０の上部の一部に選択的に注入してバックゲート領域１００を形成する。更に、ゲート絶縁膜８０及びゲート電極９０を所定の位置に形成して、図１に示す半導体装置が完成する。
　なお、埋設領域２０及び接続領域４０を形成した後の製造工程での熱処理の影響などにより、埋設領域２０や接続領域４０の不純物が周囲に拡散する。このため、埋設領域２０及び接続領域４０の上部が上方に延伸し、半導体基板１０と第１半導体領域３０の界面よりも埋設領域２０及び接続領域４０と第１半導体領域３０の界面が上方に位置している。
　（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、図６に示すように、ドレイン領域６０とゲート電極９０との間で第１半導体領域３０の上面にフィールド絶縁膜１１０を形成し、フィールド絶縁膜１１０の上面にフィールドプレート１２０を配置してもよい。フィールドプレート１２０を所定の電位に設定することにより、ゲート電極９０のドレイン領域６０に近い側の端部における電界集中が緩和され、半導体装置の耐圧を更に向上させることができる。
　上記では半導体装置がＭＯＳＦＥＴである場合を説明した。しかし、半導体装置が他の構造のトランジスタであってもよい。例えば、半導体装置がＪＦＥＴの場合にも、本発明は適用可能である。
　このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。
　本発明の半導体装置は、横型の半導体装置を製造する製造業を含む電子機器産業に利用可能である。
　１０…半導体基板
　２０…埋設領域
　３０…第１半導体領域
　４０…接続領域
　５０…第２半導体領域
　６０…ドレイン領域
　７０…ソース領域
　８０…ゲート絶縁膜
　９０…ゲート電極

Claims (3)

  1. 　第１導電型の半導体基板と、
    　前記半導体基板の上面の一部に埋め込まれた第２導電型の埋設領域と、
    　前記埋設領域を覆って前記半導体基板の上方に選択的に配置された、前記埋設領域よりも不純物濃度の低い第２導電型の第１半導体領域と、
    　前記第１半導体領域の配置された領域の残余の領域で前記半導体基板の上面の一部に埋め込まれ、前記第１半導体領域の下部の一部である延伸領域と側面が接続する第１導電型の接続領域と、
    　前記接続領域の上面に配置され、前記第１半導体領域に側面が接続する第１導電型の第２半導体領域と、
    　前記第１半導体領域の上面の一部に配置された第２導電型のドレイン領域と、
    　前記第２半導体領域の上面の一部に配置された第２導電型のソース領域と、
    　前記ドレイン領域と前記ソース領域との間で前記第２半導体領域の上方に配置されたゲート電極と
    　を備え、
    　前記第１半導体領域の前記延伸領域が、前記第２半導体領域の端部の下方を延伸して前記接続領域の側面と接することを特徴とする半導体装置。
  2. 　前記埋設領域の前記第２半導体領域に対向する端部が、前記第１半導体領域と前記第２半導体領域が接続する界面よりも前記ドレイン領域に近い位置にあることを特徴とする請求項１に記載の半導体装置。
  3. 　前記埋設領域の前記第２半導体領域に対向する端部が、前記ゲート電極と前記ドレイン領域の間に位置することを特徴とする請求項１に記載の半導体装置。
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