WO2020093524A1 - 一种输出信号控制电路及控制方法 - Google Patents

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WO2020093524A1
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rise time
signal
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李文芳
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深圳市华星光电技术有限公司
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    • G09G2310/0243—Details of the generation of driving signals

Definitions

  • the invention can adjust the rise time and fall time of the output signal through the bus control module.
  • the rise time and fall time of the output signal of the level shifter can be adjusted according to the actual conditions such as instantaneous peak current and charging effect, thereby adjusting the magnitude of the instantaneous peak current.
  • FIG. 1 is a schematic structural diagram of an embodiment of an output signal control circuit according to the present invention.
  • FIG. 2 is a circuit diagram of an embodiment of an output signal control circuit according to the present invention.
  • the first feature “above” or “below” the second feature may include the direct contact of the first and second features, or may include the first and second features Contact not directly but through another feature between them.
  • the first feature is “above”, “above” and “above” the second feature includes that the first feature is directly above and obliquely above the second feature, or simply means that the first feature is higher in level than the second feature.
  • the first feature is “below”, “below” and “below” the second feature includes that the first feature is directly below and obliquely below the second feature, or simply means that the first feature is less horizontal than the second feature.
  • Rise time control resistor array 101 including two parallel rise time control resistors (R11, R12), each rise time control resistor is one end electrically connected to the first voltage signal input terminal, the other end through a rise time control switch (S11 , S12) is electrically connected to the first input end of the output signal switch unit 14 (that is, the other end is coupled to the output end of the level shifter through a rise time control switch), and the control ends of all rise time control switches (S11, S12) Both are electrically connected to the first output terminal of the bus control module 103.
  • Fall time control resistor array 102 including two parallel fall time control resistors (R21, R22), each fall time control resistor is one end electrically connected to the second voltage signal input through a fall time control switch (S21, S22) , The other end is electrically connected to the second input end of the output signal switch unit 14 (that is, the other end of each fall time control resistor is coupled to the output end of the level shifter), and the control ends of all fall time control switches (S21, S22) Both are electrically connected to the second output terminal of the bus control module 103.
  • Output signal switch unit 14 the first input is electrically connected to the rise time control resistor array 101, the second input is electrically connected to the fall time control resistor array 102, the output is electrically connected to the output of the level shifter 12, and the control end is electrically connected to the switch Control module 16.
  • the output signal control circuit, the level shifter 12, the output signal switch unit 14 and the switch control module 16 can also be integrated in the same chip, that is, the level shifter IC can be built into the internal control module (I2C ) IC to adjust the rise time and fall time of the output signal.
  • the level shifter IC can be built into the internal control module (I2C ) IC to adjust the rise time and fall time of the output signal.
  • the output signal control circuit controls the opening / closing conditions of the rise time control switch and the fall time control switch through the bus control module.
  • the rise time control resistor array has the largest number of rise time control resistors connected to the circuit (the resistors are all connected to the circuit), the output signal has the fastest rise time, the circuit temperature is low, and the charging speed is fast.
  • the instantaneous peak current is the largest; when only one rise time control switch is closed, the rise time control resistor array has the least number of rise time control resistors connected to the circuit (only one resistor is connected to the circuit), the output signal rise time is the slowest, and the circuit The temperature is high, the charging speed is slow, and the instantaneous peak current is small.
  • the fall time control resistor array When the fall time control switches are all closed, the fall time control resistor array has the largest number of fall time control resistors connected to the circuit (all resistors are connected to the circuit), the output signal has the fastest fall time, the circuit temperature is low, and the discharge speed is fast.
  • the instantaneous peak current is the largest; when only one falling time control switch is closed, the number of falling time control resistors connected to the circuit in the falling time control resistor array is the smallest (only one resistor is connected to the circuit), the falling time of the output signal is the slowest, the circuit The temperature is high, the discharge speed is slow, and the instantaneous peak current is small.
  • the rise time and fall time of the output signal of the level shifter can be adjusted according to the actual conditions such as instantaneous peak current and charging effect, thereby adjusting the magnitude of the instantaneous peak current.
  • the output signal control circuit is applied to the drive circuit of the liquid crystal panel.
  • the drive circuit further includes a level shifter 12, an output signal switch unit 14 and a switch control module 16;
  • the output signal control circuit includes a rise time control resistor array 101 and a fall The time control resistor array 102 and the bus (I2C) control module 103.
  • the rise time control resistor array 101, the fall time control resistor array 102, the bus control module 103, the output signal switch unit 14, and the switch control module 16 are integrated in the same chip 10.
  • the output signal control circuit, the level shifter 12, the output signal switch unit 14 and the switch control module 16 can be integrated in the same chip, that is, the level shifter IC can be made internal to control the module through the bus (I2C) IC that adjusts the rise time and fall time of the output signal.
  • the level shifter IC can be made internal to control the module through the bus (I2C) IC that adjusts the rise time and fall time of the output signal.
  • the rise time control resistor array 101 includes three parallel rise time control resistors R11, R12, R13; one end of the first rise time control resistor R11 is electrically connected to a high-level voltage signal through the first rise time control switch S11
  • the input terminal VGH the other end is electrically connected to the first input terminal of the output signal switch unit 14 (that is, the first rise time control switch S11 is coupled to the output terminal of the level shifter 12); one end of the second rise time control resistor R12 passes through the The second rise time control switch S12 is electrically connected to the high-level voltage signal input terminal VGH, and the other end is electrically connected to the first input terminal of the output signal switch unit 14 (that is, the second rise time control switch S12 is coupled to the output of the level shifter 12 End); one end of the third rise time control resistor R13 is electrically connected to the high-level voltage signal input terminal VGH through the third rise time control switch S13, and the other end is electrically connected to the first input terminal of the output signal switch unit 14 (
  • the bus control module 103 outputs a rise time control signal according to the received external clock signal SCL and data signal SDA.
  • the output rise time control signal controls only the first rise time control switch S11 and the second rise time control switch S12 3.
  • One of the third rise time control switches S13 is closed, so that the corresponding rise time control resistor is connected to the circuit (for example, only the first rise time control switch S11 is closed, so that the first rise time control resistor R11 is connected to the circuit )
  • the rise time of the output signal CK at the output of the level shifter 12 is less than the preset rise time threshold; when the output rise time control signal controls the first rise time control switch S11, the second rise time control switch S12, and the third rise
  • the time control switch S13 is closed, when the first rise time control resistor R11, the second rise time control resistor R12, and the third rise time control resistor R13 are all connected to the circuit, the output signal CK of the output terminal of the level shifter 12 rises The time is greater than the prese
  • the falling time control resistor array 102 includes three parallel falling time control resistors R21, R22, R23; one end of the first falling time control resistor R21 is electrically connected to a low-level voltage signal through the first falling time control switch S21
  • the input terminal VGL is electrically connected to the second input terminal of the output signal switch unit 14 (that is, the first fall time control switch S21 is coupled to the output terminal of the level shifter 12); one end of the second fall time control resistor R22 passes through the The second fall time control switch S22 is electrically connected to the low-level voltage signal input terminal VGL, and the other end is electrically connected to the second input terminal of the output signal switch unit 14 (that is, the second fall time control switch S22 is coupled to the output of the level shifter 12 End); one end of the third fall time control resistor R23 is electrically connected to the low-level voltage signal input terminal VGL through the third fall time control switch S23, and the other end is electrically connected to the second input terminal of the output signal switch unit 14 (ie,
  • the bus control module 103 outputs a fall time control signal according to the received external clock signal SCL and data signal SDA.
  • the output fall time control signal controls only the first fall time control switch S21 and the second fall time control switch S22 3.
  • One of the third fall time control switches S23 is closed, so that the corresponding fall time control resistor is connected to the circuit (for example, only the first fall time control switch S21 is controlled to be closed, so that the first fall time control resistor R21 is connected to the circuit ),
  • the fall time of the output signal CK at the output of the level shifter 12 is less than the preset fall time threshold; when the output fall time control signal controls the first fall time control switch S21, the second fall time control switch S22, and the third fall
  • the time control switch S23 is closed, when the first fall time control resistor R21, the second fall time control resistor R22, and the third fall time control resistor R23 are all connected to the circuit, the output signal CK of the output terminal of the level shifter 12 falls The time is greater than
  • the CK fall time is fastest, the IC temperature is low, the discharge speed is fastest, and the peak current is the largest; when S21, S22, S23 is any When the two are closed, the corresponding two of R21, R22, R23 are connected to the circuit, the CK fall time is faster (for example, equal to the preset fall time threshold), the IC temperature is higher, the discharge speed is faster, and the peak current is larger; When only one of S21, S22, and S23 is closed, only one of R21, R22, and R23 is connected to the circuit.
  • the CK fall time is the slowest, the IC temperature is high, the discharge speed is slow, and the peak current is small.
  • the output signal switching unit 14 includes a first transistor M1 and a second transistor M2; the gate of the first transistor M1 (ie, the control terminal of the output signal switching unit 14) is electrically connected to the first output of the switch control module 16 At the end, the source (ie the first input of the output signal switch unit 14) is electrically connected to the rise time control resistor array 101, and the drain (ie the output of the output signal switch unit 14) is electrically connected to the output of the level shifter 12; The gate of the second transistor M2 (ie the control terminal of the output signal switch unit 14) is electrically connected to the second output terminal of the switch control module 16, and the source (ie the second input terminal of the output signal switch unit 14) is electrically connected to the fall time control In the resistor array 102, the drain (ie, the output terminal of the output signal switching unit 14) is electrically connected to the output terminal of the level shifter 12.
  • the switch control module 16 is used to output a first control signal to control the output signal switch unit 14 to connect the rise time control resistor array 101 and the output terminal of the level shifter 12 so that the output terminal of the level shifter 12 outputs the output after the rise
  • the signal CK or the output second control signal controls the output signal switch unit 14 to connect the falling time control resistor array 102 and the output terminal of the level shifter 12 so that the output terminal of the level shifter 12 outputs the output signal CK after the fall.
  • the first transistor M1 when the first transistor M1 receives the first control signal, it turns on, and connects the rise time control resistor array 101 and the output terminal of the level shifter 12, so that the output terminal of the level shifter 12 outputs the output after the rise Signal CK (that is, a high-level voltage signal); when the second transistor M2 receives the second control signal, it is turned on, connecting the fall time control resistor array 102 and the output terminal of the level shifter 12, so that the level shifter 12 The output of the output of the output signal CK after falling (that is, low-level voltage signal).
  • the first transistor M1 is a PMOS tube
  • the second transistor M2 is an NMOS tube.
  • the present invention adds an I2C control module inside the Level shifter IC, and resistors R11, R12, R13, R21, R22, R23, and corresponding switches S11, S12, S13, S21, S22, S23, and resistors R11, R12, R13 as controls
  • the resistance of the rise time, resistance R21, R22, R23 is the resistance to control the fall time, and the closing status of the switches S11, S12, S13, S21, S22, S23 is controlled by the I2C control module. That is, in the present invention, the Level shifter IC is made into an IC that can adjust the rise time and fall time of the output signal CK through I2C. When using different Cells, the rise time of the Level shifter can be adjusted according to the actual conditions such as peak current and charging effect. And fall time, thereby adjusting the magnitude of peak current.
  • the present invention also provides an output signal control method using the output signal control circuit of the present invention, the output signal control circuit is coupled to the output of the level shifter 12; the method includes the following steps: through the bus control module 103 receives the external clock signal SCL and data signal SDA; outputs the rise time control signal through the bus control module 103 to control the rise time control resistor 101 and the number of rise time control resistors connected to the circuit, thereby adjusting the output of the level shifter 12 The rise time of the output signal CK of the terminal; or, the bus control module 103 outputs a fall time control signal to control the number of fall time control resistors connected to the circuit in the fall time control resistor array 102, thereby adjusting the output of the output terminal of the level shifter 12 Fall time of signal CK.
  • the circuit connection mode and working principle of the output signal control circuit refer to FIG. 1-2 and the corresponding description, and will not be repeated here.

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Abstract

一种输出信号控制电路及控制方法，应用于液晶面板的驱动电路，驱动电路包括电平转换器（12），通过总线控制模块（103）调整输出信号的上升时间和下降时间，搭配不同的液晶屏时，可以根据瞬时峰值电流和充电效果等实际情况，调节电平转换器（12）输出信号的上升时间和下降时间，从而调整瞬时峰值电流的大小。

Description

一种输出信号控制电路及控制方法 技术领域
本发明涉及液晶显示技术领域，尤其是涉及一种可以调整电平转换器输出信号的上升时间和下降时间的输出信号控制电路及控制方法。
 背景技术
随着光电与半导体技术的发展，面板显示器也得到了蓬勃发展。在诸多面板显示器中，具有高空间利用效率、低消耗功率、无辐射以及低电磁干扰等优越特性的TFT-LCD (Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示器)，近来已成为市场的主流。GOA（Gate Driver on Array，阵列基板行驱动）技术，是利用现有TFT-LCD阵列（Array）制程将栅极（Gate）行驱动电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。由于GOA电路可直接制作于液晶面板周围，简化了制程工艺，而且还可降低产品成本，提高液晶面板的集成度，使面板趋向于更加薄型化。
COF（Chip On Film，常称覆晶薄膜），是将驱动IC固定于柔性线路板上的晶粒软膜构装技术。GOA技术因为其省略栅极（Gate）COF，成本相对COF技术较低，是目前常用的面板显示技术。电平转换器（Level Shifter）IC 是GOA 架构中不可缺少的IC，其输出信号CK 为GOA 架构中TFT充放电的控制信号。而输出信号CK上升时间/下降时间的快慢影响到液晶屏（Cell）内 GOA 架构中TFT 充放电的瞬时峰值（peak）电流：输出信号CK上升时间/下降时间越快，瞬时峰值电流越大；输出信号CK上升时间/下降时间越慢，瞬时峰值电流越小。
 技术问题
瞬时峰值电流过大可能会引起Cell内TFT 和线路被击穿，以及引起传导等问题；上升时间过慢则会造成充电不足。同一颗电平转换器IC 搭配不同Cell时，由于不同Cell 的电阻电容（RC）不同，以及输出信号CK 在PCBA （Printed Circuit Board +Assembly，是一种焊接上电子元器件的线路板）上走线不同造成的RC 不一样，从而对瞬时峰值电流的影响也不一样。
因此，现有电平转换器输出信号的上升时间和下降时间可调方面有待改进和发展。
 技术解决方案
本发明的目的在于，提供一种输出信号控制电路及控制方法，解决现有技术的不足，实现电平转换器输出信号的上升时间和下降时间可以调整。
为实现上述目的，本发明提供了一种输出信号控制电路，应用于液晶面板的驱动电路，所述驱动电路包括电平转换器，所述电平转换器的输入端用于接收第一电压信号或第二电压信号；所述输出信号控制电路与所述电平转换器集成在同一芯片内；所述输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列、总线控制模块、输出信号开关单元以及开关控制模块；所述上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一所述上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至所述电平转换器的输出端，所有所述上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一所述下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端，所有所述下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的上升时间，第二输出端用于输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的下降时间；所述输出信号开关单元，第一输入端电连接所述上升时间控制电阻阵列，第二输入端电连接所述下降时间控制电阻阵列，输出端电连接所述电平转换器的输出端，控制端电连接所述开关控制模块；所述开关控制模块，用于输出第一控制信号控制所述输出信号开关单元连通所述上升时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出上升后的输出信号，或者输出第二控制信号控制所述输出信号开关单元连通所述下降时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出下降后的输出信号。
为实现上述目的，本发明还提供了一种输出信号控制电路，应用于液晶面板的驱动电路，所述驱动电路包括电平转换器，所述电平转换器的输入端用于接收第一电压信号或第二电压信号；所述输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列以及总线控制模块；所述上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一所述上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至所述电平转换器的输出端，所有所述上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一所述下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端，所有所述下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的上升时间，第二输出端用于输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的下降时间。
为实现上述目的，本发明还提供了一种输出信号控制方法，采用输出信号控制电路，所述输出信号控制电路耦接至电平转换器的输出端，所述电平转换器的输入端用于接收第一电压信号或第二电压信号；所述输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列以及总线控制模块；所述上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一所述上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至所述电平转换器的输出端，所有所述上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一所述下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端，所有所述下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，第二输出端用于输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量；所述方法包括以下步骤：通过所述总线控制模块接收外部的时钟信号和数据信号；通过所述总线控制模块输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的上升时间；或者，通过所述总线控制模块输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的下降时间。
 有益效果
本发明可以通过总线控制模块调整输出信号的上升时间和下降时间。搭配不同的液晶屏时，可以根据瞬时峰值电流和充电效果等实际情况，调节电平转换器输出信号的上升时间和下降时间，从而调整瞬时峰值电流的大小。
 附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1，本发明所述的输出信号控制电路一实施例所示的架构示意图；
图2，本发明所述的输出信号控制电路一实施例所示的电路图。
 本发明的实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明所述的输出信号控制电路应用于液晶面板的驱动电路，驱动电路包括电平转换器，电平转换器的输入端用于接收第一电压信号或第二电压信号；输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列以及总线控制模块。上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至电平转换器的输出端，所有上升时间控制开关的控制端均电连接至总线控制模块的第一输出端。下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至电平转换器的输出端，所有下降时间控制开关的控制端均电连接至总线控制模块的第二输出端。总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整电平转换器的输出端的输出信号的上升时间，第二输出端用于输出下降时间控制信号控制下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整电平转换器的输出端的输出信号的下降时间。
其中，第一电压信号输入端可以为高电平电压信号输入端，用于输入高电平电压信号；相应的，第二电压信号输入端为低电平电压信号输入端，用于输入低电平电压信号。
优选的，输出信号控制电路与电平转换器可以集成在同一芯片内，也即把电平转换器IC 做成内部可以通过总线控制模块（I2C）调整输出信号的上升时间和下降时间的IC。
参考图1，本发明所述的输出信号控制电路一实施例所示的架构示意图；所述的输出信号控制电路，应用于液晶面板的驱动电路；输出信号控制电路包括上升时间控制电阻阵列101、下降时间控制电阻阵列102以及总线控制模块103。在本实施例中，驱动电路还包括电平转换器12、输出信号开关单元14以及开关控制模块16，电平转换器12的输入端用于接收第一电压信号或第二电压信号。其中，上升时间控制电阻阵列101、下降时间控制电阻阵列102、总线控制模块103、输出信号开关单元14以及开关控制模块16集成在同一芯片10内。
上升时间控制电阻阵列101，包括两个并联的上升时间控制电阻（R11、R12），每一上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关（S11、S12）电连接输出信号开关单元14的第一输入端（即另一端通过一上升时间控制开关耦接至电平转换器的输出端），所有上升时间控制开关（S11、S12）的控制端均电连接至总线控制模块103的第一输出端。
下降时间控制电阻阵列102，包括两个并联的下降时间控制电阻（R21、R22），每一下降时间控制电阻均为一端通过一下降时间控制开关（S21、S22）电连接第二电压信号输入端，另一端电连接输出信号开关单元14的第二输入端（即每一下降时间控制电阻另一端耦接至电平转换器的输出端），所有下降时间控制开关（S21、S22）的控制端均电连接至总线控制模块103的第二输出端。
总线控制模块103，输入端用于接收外部的时钟信号SCL和数据信号SDA，第一输出端用于输出上升时间控制信号控制上升时间控制电阻阵列101中接入电路的上升时间控制电阻的数量，从而调整电平转换器12的输出端的输出信号CK的上升时间；第二输出端用于输出下降时间控制信号控制下降时间控制电阻阵列102中接入电路的下降时间控制电阻的数量，从而调整电平转换器12的输出端的输出信号CK的下降时间。
输出信号开关单元14，第一输入端电连接上升时间控制电阻阵列101，第二输入端电连接下降时间控制电阻阵列102，输出端电连接电平转换器12的输出端，控制端电连接开关控制模块16。
开关控制模块16，用于输出第一控制信号控制输出信号开关单元13连通上升时间控制电阻阵列101与电平转换器12的输出端，以使电平转换器12的输出端输出上升后的输出信号CK（即第一电压信号），或者输出第二控制信号控制输出信号开关单元14连通下降时间控制电阻阵列102与电平转换器12的输出端，以使电平转换器12的输出端输出下降后的输出信号CK（即第二电压信号）。
优选的，输出信号控制电路、电平转换器12、输出信号开关单元14以及开关控制模块16也可以集成在同一芯片内，也即把电平转换器IC 做成内部可以通过总线控制模块（I2C）调整输出信号的上升时间和下降时间的IC。
本发明提供的输出信号控制电路，通过总线控制模块控制上升时间控制开关以及下降时间控制开关的打开/闭合状况。当上升时间控制开关全部闭合时，上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量最多（电阻全部接入电路），输出信号的上升时间最快，电路温度低，充电速度快，瞬时峰值电流最大；当只有一个上升时间控制开关闭合时，上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量最少（只有一个电阻接入电路），输出信号的上升时间最慢，电路温度高，充电速度慢，瞬时峰值电流小。当下降时间控制开关全部闭合时，下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量最多（电阻全部接入电路），输出信号的下降时间最快，电路温度低，放电速度快，瞬时峰值电流最大；当只有一个下降时间控制开关闭合时，下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量最少（只有一个电阻接入电路），输出信号的下降时间最慢，电路温度高，放电速度慢，瞬时峰值电流小。搭配不同的液晶屏时，可以根据瞬时峰值电流和充电效果等实际情况，调节电平转换器输出信号的上升时间和下降时间，从而调整瞬时峰值电流的大小。
参考图2，本发明所述的输出信号控制电路一实施例所示的电路图。所述的输出信号控制电路，应用于液晶面板的驱动电路，驱动电路还包括电平转换器12、输出信号开关单元14以及开关控制模块16；输出信号控制电路包括上升时间控制电阻阵列101、下降时间控制电阻阵列102以及总线（I2C）控制模块103。其中，上升时间控制电阻阵列101、下降时间控制电阻阵列102、总线控制模块103、输出信号开关单元14以及开关控制模块16集成在同一芯片10内。
在本实施例中，第一电压信号输入端为高电平电压信号输入端VGH；相应的，第二电压信号输入端为低电平电压信号输入端VGL。
在本实施例中，输出信号控制电路、电平转换器12、输出信号开关单元14以及开关控制模块16可以集成在同一芯片内，也即把电平转换器IC 做成内部可以通过总线控制模块（I2C）调整输出信号的上升时间和下降时间的IC。
在本实施例中，上升时间控制电阻阵列101包括三个并联的上升时间控制电阻R11、R12、R13；第一上升时间控制电阻R11一端通过第一上升时间控制开关S11电连接高电平电压信号输入端VGH，另一端电连接输出信号开关单元14的第一输入端（即第一上升时间控制开关S11耦接至电平转换器12的输出端）；第二上升时间控制电阻R12一端通过第二上升时间控制开关S12电连接高电平电压信号输入端VGH，另一端电连接输出信号开关单元14的第一输入端（即第二上升时间控制开关S12耦接至电平转换器12的输出端）；第三上升时间控制电阻R13一端通过第三上升时间控制开关S13电连接高电平电压信号输入端VGH，另一端电连接输出信号开关单元14的第一输入端（即第三上升时间控制开关S13耦接至电平转换器12的输出端）；第一-第三上升时间控制开关S11、S12、S13的控制端均电连接至总线控制模块103的第一输出端。
相应的，总线控制模块103根据接收到的外部的时钟信号SCL和数据信号SDA输出上升时间控制信号，当所输出的上升时间控制信号仅控制第一上升时间控制开关S11、第二上升时间控制开关S12、第三上升时间控制开关S13的其中之一闭合，使得相应的上升时间控制电阻接入电路时（例如，仅控制第一上升时间控制开关S11闭合，使得第一上升时间控制电阻R11接入电路），电平转换器12的输出端的输出信号CK的上升时间小于预设上升时间阈值；当所输出的上升时间控制信号控制第一上升时间控制开关S11、第二上升时间控制开关S12和第三上升时间控制开关S13均闭合，使得第一上升时间控制电阻R11、第二上升时间控制电阻R12和第三上升时间控制电阻R13均接入电路时，电平转换器12的输出端的输出信号CK的上升时间大于预设上升时间阈值。也即，当S11、S12、S13全部闭合时，R11、R12、R13全部接入电路，CK上升时间最快，IC温度低，充电速度最快，peak电流最大；当S11、S12、S13中任意两个闭合时， R11、R12、R13中相应的两个接入电路，CK上升时间较快（例如，等于预设上升时间阈值），IC温度较高，充电速度较快，peak 电流较大；当S11、S12、S13只有一个闭合时，R11、R12、R13中相应的只有一个接入电路，CK上升时间最慢，IC温度高，充电速度慢，peak 电流小。
在本实施例中，下降时间控制电阻阵列102包括三个并联的下降时间控制电阻R21、R22、R23；第一下降时间控制电阻R21一端通过第一下降时间控制开关S21电连接低电平电压信号输入端VGL，另一端电连接输出信号开关单元14的第二输入端（即第一下降时间控制开关S21耦接至电平转换器12的输出端）；第二下降时间控制电阻R22一端通过第二下降时间控制开关S22电连接低电平电压信号输入端VGL，另一端电连接输出信号开关单元14的第二输入端（即第二下降时间控制开关S22耦接至电平转换器12的输出端）；第三下降时间控制电阻R23一端通过第三下降时间控制开关S23电连接低电平电压信号输入端VGL，另一端电连接输出信号开关单元14的第二输入端（即第三下降时间控制开关S23耦接至电平转换器12的输出端）；第一-第三下降时间控制开关S21、S22、S23的控制端均电连接至总线控制模块103的第二输出端。
相应的，总线控制模块103根据接收到的外部的时钟信号SCL和数据信号SDA输出下降时间控制信号，当所输出的下降时间控制信号仅控制第一下降时间控制开关S21、第二下降时间控制开关S22、第三下降时间控制开关S23的其中之一闭合，使得相应的下降时间控制电阻接入电路时（例如，仅控制第一下降时间控制开关S21闭合，使得第一下降时间控制电阻R21接入电路），电平转换器12的输出端的输出信号CK的下降时间小于预设下降时间阈值；当所输出的下降时间控制信号控制第一下降时间控制开关S21、第二下降时间控制开关S22和第三下降时间控制开关S23均闭合，使得第一下降时间控制电阻R21、第二下降时间控制电阻R22和第三下降时间控制电阻R23均接入电路时，电平转换器12的输出端的输出信号CK的下降时间大于预设下降时间阈值。也即，当S21、S22、S23全部闭合时，R21、R22、R23全部接入电路，CK下降时间最快，IC温度低，放电速度最快，peak电流最大；当S21、S22、S23中任意两个闭合时， R21、R22、R23中相应的两个接入电路，CK下降时间较快（例如，等于预设下降时间阈值），IC温度较高，放电速度较快，peak 电流较大；当S21、S22、S23只有一个闭合时，R21、R22、R23中相应的只有一个接入电路，CK下降时间最慢，IC温度高，放电速度慢，peak 电流小。
在本实施例中，输出信号开关单元14包括第一晶体管M1和第二晶体管M2；第一晶体管M1的栅极（即输出信号开关单元14的控制端）电连接开关控制模块16的第一输出端，源极（即输出信号开关单元14的第一输入端）电连接上升时间控制电阻阵列101，漏极（即输出信号开关单元14的输出端）电连接电平转换器12的输出端；第二晶体管M2的栅极（即输出信号开关单元14的控制端）电连接开关控制模块16的第二输出端，源极（即输出信号开关单元14的第二输入端）电连接下降时间控制电阻阵列102，漏极（即输出信号开关单元14的输出端）电连接电平转换器12的输出端。
开关控制模块16，用于输出第一控制信号控制输出信号开关单元14连通上升时间控制电阻阵列101与电平转换器12的输出端，以使电平转换器12的输出端输出上升后的输出信号CK，或者输出第二控制信号控制输出信号开关单元14连通下降时间控制电阻阵列102与电平转换器12的输出端，以使电平转换器12的输出端输出下降后的输出信号CK。也即，当第一晶体管M1接收到第一控制信号时导通，连通上升时间控制电阻阵列101与电平转换器12的输出端，以使电平转换器12的输出端输出上升后的输出信号CK（即高电平电压信号）；当第二晶体管M2接收到第二控制信号时导通，连通下降时间控制电阻阵列102与电平转换器12的输出端，以使电平转换器12的输出端输出下降后的输出信号CK（即低电平电压信号）。
其中，第一晶体管M1为PMOS管，第二晶体管M2为NMOS 管。
本发明在Level shifter IC内部增加I2C 控制模块，以及电阻R11、R12、R13、R21、R22、R23，以及相应的开关S11、S12、S13、S21、S22、S23，电阻R11、R12、R13为控制上升时间的电阻，电阻R21、R22、R23为控制下降时间的电阻，通过I2C控制模块控制开关S11、S12、S13、S21、S22、S23的闭合状况。也即，本发明把Level shifter IC 做成内部可以通过I2C 调整输出信号CK的上升时间和下降时间的IC，搭配不同的Cell 时可以根据peak电流和充电效果等实际情况，调节Level shifter的上升时间和下降时间，从而调整peak电流的大小。
本发明还提供了一种输出信号控制方法，采用本发明所述的输出信号控制电路，输出信号控制电路耦接至电平转换器12的输出端；所述方法包括以下步骤：通过总线控制模块103接收外部的时钟信号SCL和数据信号SDA；通过总线控制模块103输出上升时间控制信号控制上升时间控制电阻阵列101中接入电路的上升时间控制电阻的数量，从而调整电平转换器12的输出端的输出信号CK的上升时间；或者，通过总线控制模块103输出下降时间控制信号控制下降时间控制电阻阵列102中接入电路的下降时间控制电阻的数量，从而调整电平转换器12的输出端的输出信号CK的下降时间。输出信号控制电路的电路连接方式及工作原理参照图1-2及相应说明，此处不再赘述。
 工业实用性
本申请的主题可以在工业中制造和使用，具备工业实用性。

Claims (15)

  1. 一种输出信号控制电路，应用于液晶面板的驱动电路，所述驱动电路包括电平转换器，所述电平转换器的输入端用于接收第一电压信号或第二电压信号；其中，所述输出信号控制电路与所述电平转换器集成在同一芯片内；所述输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列、总线控制模块、输出信号开关单元以及开关控制模块；所述上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一所述上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至所述电平转换器的输出端，所有所述上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一所述下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端，所有所述下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的上升时间，第二输出端用于输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的下降时间；所述输出信号开关单元，第一输入端电连接所述上升时间控制电阻阵列，第二输入端电连接所述下降时间控制电阻阵列，输出端电连接所述电平转换器的输出端，控制端电连接所述开关控制模块；所述开关控制模块，用于输出第一控制信号控制所述输出信号开关单元连通所述上升时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出上升后的输出信号，或者输出第二控制信号控制所述输出信号开关单元连通所述下降时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出下降后的输出信号。
  2. 如权利要求1所述的输出信号控制电路，其中，所述上升时间控制电阻阵列包括三个并联的上升时间控制电阻；第一上升时间控制电阻一端通过第一上升时间控制开关电连接第一电压信号输入端，另一端耦接至所述电平转换器的输出端；第二上升时间控制电阻一端通过第二上升时间控制开关电连接第一电压信号输入端，另一端耦接至所述电平转换器的输出端；第三上升时间控制电阻一端通过第三上升时间控制开关电连接第一电压信号输入端，另一端耦接至所述电平转换器的输出端；所述第一上升时间控制开关、第二上升时间控制开关、第三上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述总线控制模块根据接收到的外部的时钟信号和数据信号输出上升时间控制信号，当所输出的上升时间控制信号仅控制所述第一上升时间控制开关、第二上升时间控制开关、第三上升时间控制开关的其中之一闭合，使得相应的上升时间控制电阻接入电路时，所述电平转换器的输出端的输出信号的上升时间小于预设上升时间阈值，当所输出的上升时间控制信号控制所述第一上升时间控制开关、第二上升时间控制开关和第三上升时间控制开关均闭合，使得所述第一上升时间控制电阻、第二上升时间控制电阻和第三上升时间控制电阻均接入电路时，所述电平转换器的输出端的输出信号的上升时间大于预设上升时间阈值。
  3. 如权利要求1所述的输出信号控制电路，其中，所述下降时间控制电阻阵列包括三个并联的下降时间控制电阻；第一下降时间控制电阻一端通过第一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端；第二下降时间控制电阻一端通过第二下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端；第三下降时间控制电阻一端通过第三下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端；所述第一下降时间控制开关、第二下降时间控制开关、第三下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块根据接收到的外部的时钟信号和数据信号输出下降时间控制信号，当所输出的下降时间控制信号仅控制所述第一下降时间控制开关、第二下降时间控制开关、第三下降时间控制开关的其中之一闭合，使得相应的下降时间控制电阻接入电路时，所述电平转换器的输出端的输出信号的下降时间小于预设下降时间阈值，当所输出的下降时间控制信号控制所述第一下降时间控制开关、第二下降时间控制开关和第三下降时间控制开关均闭合，使得所述第一下降时间控制电阻、第二下降时间控制电阻和第三下降时间控制电阻均接入电路时，所述电平转换器的输出端的输出信号的下降时间大于预设下降时间阈值。
  4. 如权利要求1所述的输出信号控制电路，其中，所述第一电压信号输入端为高电平电压信号输入端，所述第二电压信号输入端为低电平电压信号输入端。
  5. 如权利要求1所述的输出信号控制电路，其中，所述输出信号开关单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极电连接所述开关控制模块的第一输出端，源极电连接所述上升时间控制电阻阵列，漏极电连接所述电平转换器的输出端；所述第二晶体管的栅极电连接所述开关控制模块的第二输出端，源极电连接所述下降时间控制电阻阵列，漏极电连接所述电平转换器的输出端；当所述第一晶体管接收到所述第一控制信号时导通，连通所述上升时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出上升后的输出信号；当所述第二晶体管接收到所述第二控制信号时导通，连通所述下降时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出下降后的输出信号。
  6. 如权利要求5所述的输出信号控制电路，其中，所述第一晶体管为PMOS管，所述第二晶体管为NMOS 管。
  7. 一种输出信号控制电路，应用于液晶面板的驱动电路，所述驱动电路包括电平转换器，所述电平转换器的输入端用于接收第一电压信号或第二电压信号；其中，所述输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列以及总线控制模块；所述上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一所述上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至所述电平转换器的输出端，所有所述上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一所述下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端，所有所述下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的上升时间，第二输出端用于输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的下降时间。
  8. 如权利要求7所述的输出信号控制电路，其中，所述上升时间控制电阻阵列包括三个并联的上升时间控制电阻；第一上升时间控制电阻一端通过第一上升时间控制开关电连接第一电压信号输入端，另一端耦接至所述电平转换器的输出端；第二上升时间控制电阻一端通过第二上升时间控制开关电连接第一电压信号输入端，另一端耦接至所述电平转换器的输出端；第三上升时间控制电阻一端通过第三上升时间控制开关电连接第一电压信号输入端，另一端耦接至所述电平转换器的输出端；所述第一上升时间控制开关、第二上升时间控制开关、第三上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述总线控制模块根据接收到的外部的时钟信号和数据信号输出上升时间控制信号，当所输出的上升时间控制信号仅控制所述第一上升时间控制开关、第二上升时间控制开关、第三上升时间控制开关的其中之一闭合，使得相应的上升时间控制电阻接入电路时，所述电平转换器的输出端的输出信号的上升时间小于预设上升时间阈值，当所输出的上升时间控制信号控制所述第一上升时间控制开关、第二上升时间控制开关和第三上升时间控制开关均闭合，使得所述第一上升时间控制电阻、第二上升时间控制电阻和第三上升时间控制电阻均接入电路时，所述电平转换器的输出端的输出信号的上升时间大于预设上升时间阈值。
  9. 如权利要求7所述的输出信号控制电路，其中，所述下降时间控制电阻阵列包括三个并联的下降时间控制电阻；第一下降时间控制电阻一端通过第一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端；第二下降时间控制电阻一端通过第二下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端；第三下降时间控制电阻一端通过第三下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端；所述第一下降时间控制开关、第二下降时间控制开关、第三下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块根据接收到的外部的时钟信号和数据信号输出下降时间控制信号，当所输出的下降时间控制信号仅控制所述第一下降时间控制开关、第二下降时间控制开关、第三下降时间控制开关的其中之一闭合，使得相应的下降时间控制电阻接入电路时，所述电平转换器的输出端的输出信号的下降时间小于预设下降时间阈值，当所输出的下降时间控制信号控制所述第一下降时间控制开关、第二下降时间控制开关和第三下降时间控制开关均闭合，使得所述第一下降时间控制电阻、第二下降时间控制电阻和第三下降时间控制电阻均接入电路时，所述电平转换器的输出端的输出信号的下降时间大于预设下降时间阈值。
  10. 如权利要求7所述的输出信号控制电路，其中，所述第一电压信号输入端为高电平电压信号输入端，所述第二电压信号输入端为低电平电压信号输入端。
  11. 如权利要求7所述的输出信号控制电路，其中，所述输出信号控制电路与所述电平转换器集成在同一芯片内。
  12. 如权利要求7所述的输出信号控制电路，其中，所述驱动电路还包括输出信号开关单元以及开关控制模块；所述输出信号开关单元，第一输入端电连接所述上升时间控制电阻阵列，第二输入端电连接所述下降时间控制电阻阵列，输出端电连接所述电平转换器的输出端，控制端电连接所述开关控制模块；所述开关控制模块，用于输出第一控制信号控制所述输出信号开关单元连通所述上升时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出上升后的输出信号，或者输出第二控制信号控制所述输出信号开关单元连通所述下降时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出下降后的输出信号。
  13. 如权利要求12所述的输出信号控制电路，其中，所述输出信号开关单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极电连接所述开关控制模块的第一输出端，源极电连接所述上升时间控制电阻阵列，漏极电连接所述电平转换器的输出端；所述第二晶体管的栅极电连接所述开关控制模块的第二输出端，源极电连接所述下降时间控制电阻阵列，漏极电连接所述电平转换器的输出端；当所述第一晶体管接收到所述第一控制信号时导通，连通所述上升时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出上升后的输出信号；当所述第二晶体管接收到所述第二控制信号时导通，连通所述下降时间控制电阻阵列与所述电平转换器的输出端，以使所述电平转换器的输出端输出下降后的输出信号。
  14. 如权利要求13所述的输出信号控制电路，其中，所述第一晶体管为PMOS管，所述第二晶体管为NMOS 管。
  15. 一种输出信号控制方法，采用输出信号控制电路，所述输出信号控制电路耦接至电平转换器的输出端，所述电平转换器的输入端用于接收第一电压信号或第二电压信号；其中，所述输出信号控制电路包括上升时间控制电阻阵列、下降时间控制电阻阵列以及总线控制模块；所述上升时间控制电阻阵列，包括至少两个并联的上升时间控制电阻，每一所述上升时间控制电阻均为一端电连接第一电压信号输入端，另一端通过一上升时间控制开关耦接至所述电平转换器的输出端，所有所述上升时间控制开关的控制端均电连接至所述总线控制模块的第一输出端；所述下降时间控制电阻阵列，包括至少两个并联的下降时间控制电阻，每一所述下降时间控制电阻均为一端通过一下降时间控制开关电连接第二电压信号输入端，另一端耦接至所述电平转换器的输出端，所有所述下降时间控制开关的控制端均电连接至所述总线控制模块的第二输出端；所述总线控制模块，输入端用于接收外部的时钟信号和数据信号，第一输出端用于输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，第二输出端用于输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量；所述方法包括以下步骤：通过所述总线控制模块接收外部的时钟信号和数据信号；通过所述总线控制模块输出上升时间控制信号控制所述上升时间控制电阻阵列中接入电路的上升时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的上升时间；或者，通过所述总线控制模块输出下降时间控制信号控制所述下降时间控制电阻阵列中接入电路的下降时间控制电阻的数量，从而调整所述电平转换器的输出端的输出信号的下降时间。
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