WO2020073552A1 - 阵列基板行驱动电路及液晶显示器 - Google Patents

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WO2020073552A1
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port
electrically connected
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switch tube
unit
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PCT/CN2019/071255
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石龙强
陈书志
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深圳市华星光电半导体显示技术有限公司
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the invention relates to the field of liquid crystal display, in particular to an array substrate row driving circuit and a liquid crystal display.
  • the array driver (Gate Driver on Array, GOA) technology is conducive to making narrow-frame products and reducing costs.
  • the GOA drive circuit usually contains multi-level GOA drive modules for driving multiple Row of pixel units.
  • the gate G is prepared from the first metal layer (M1), and the active part A is indium gallium zinc Oxide (Indium Gallium Zinc Oxide (IGZO), source S and drain D are prepared from the second metal layer (M2).
  • M1 first metal layer
  • IGZO Indium Gallium Zinc Oxide
  • source S and drain D are prepared from the second metal layer (M2).
  • the coupling effect of the capacitor can be used to quickly transmit the high-frequency clock signal CK (N) to generate the scan signal G (N) and the trigger signal ST ( N).
  • CK high-frequency clock signal
  • N scan signal
  • N trigger signal
  • the existing GOA driver module at least two thin film transistors T21 and T22 are included, a common potential line Acom can be made of the first metal layer M1 of the thin film transistor T21, and one end of a capacitor Cb can be made of the thin film transistor The second metal layer M2 of T21 is made, and therefore, there is a large lateral overlapping area between the common potential line Acom and the capacitor Cb.
  • the IGZO-GOA process easily accumulates static electricity, the large lateral overlapping area between the common potential line Acom and the capacitor Cb will greatly increase the risk of electrostatic damage of different metal layers (such as M1 and M2), As a result, the function of the GOA circuit fails.
  • An object of the present invention is to provide an array substrate row driving circuit to effectively reduce the risk of electrostatic damage to the circuit.
  • Another object of the present invention is to provide a liquid crystal display to effectively reduce the risk of electrostatic damage to the circuit.
  • one aspect of the present invention provides an array substrate row drive circuit including a cascaded multi-level sub-circuit, and an n-th sub-circuit in the multi-level sub-circuit includes
  • the pull-up unit is electrically connected between an n-th first node, an n-th clock port, and an n-th scan port;
  • the download unit is electrically connected to the n-th first node, all Between the nth level clock port and an nth level trigger port; a bootstrap unit electrically connected between the nth level first node and the nth level trigger port; and a control module, electrically Connected between the n-th first node, the n-th scan port, an n-4 th trigger port, an n + 4 th trigger port, a low-order port and a DC port;
  • the bootstrap unit and the download unit are coupled to each other as a whole;
  • the bootstrap unit includes a capacitor, and both ends of the capacitor are electrically connected
  • an array substrate row drive circuit including a cascaded multi-level sub-circuit, and an n-th sub-circuit in the multi-level sub-circuit may include: a The pull-up unit is electrically connected between an n-th first node, an n-th clock port, and an n-th scan port; the download unit is electrically connected to the n-th first node, all Between the nth level clock port and an nth level trigger port; a bootstrap unit electrically connected between the nth level first node and the nth level trigger port; and a control module, electrically It is connected between the nth level first node, the nth level scan port, an n-4th level trigger port, an n + 4th level trigger port, a low-order port and a DC port.
  • a liquid crystal display including an array substrate row drive circuit, the array substrate row drive circuit including a cascaded multi-level sub-circuit, in the multi-level sub
  • An n-th sub-circuit in the circuit may include: a pull-up unit electrically connected between an n-th first node, an n-th clock port and an n-th scan port; a download unit, electrically Is connected between the n-th first node, the n-th clock port and an n-th trigger port; a bootstrap unit is electrically connected to the n-th first node and the between n-level trigger ports; and a control module, electrically connected to the n-th first node, the n-th scan port, an n-4 th trigger port, and an n + 4 th trigger port Between a low-order port and a DC port.
  • the bootstrap unit and the download unit may be coupled to each other as one.
  • the bootstrap unit may include a capacitor, and two terminals of the capacitor are electrically connected to the n-th first node and the n-th trigger port.
  • the pull-up unit may include a first switch tube, a control terminal of the first switch tube is electrically connected to the n-th first node, and the first switch tube A first end of is electrically connected to the nth level clock port, and a second end of the first switch is electrically connected to the nth level scan port.
  • the download unit may include a second switch tube, a control terminal of the second switch tube is electrically connected to the n-th first node, and the second switch tube A first end of is electrically connected to the nth level clock port, and a second end of the second switch is electrically connected to the nth level trigger port.
  • the control module may include a pull-up control unit, a pull-down unit, and a pull-down maintenance unit; wherein the pull-up control unit is electrically connected to the n-4th stage trigger port Between the nth level first node; the pull-down unit is electrically connected to the nth level first node, the nth level scan port, the n + 4th level trigger port, and the low bit Between the ports; the pull-down maintenance unit is electrically connected between the n-th first node, the n-th scan port, the low-order port, and the DC port.
  • the pull-up control unit may include a third switch tube, a control terminal and a first terminal of the third switch tube are electrically connected to the n-4th stage trigger port , A second end of the third switch is electrically connected to the n-th first node.
  • the pull-down unit may include a fourth switch tube and a fifth switch tube, a control terminal of the fourth switch tube and a control terminal of the fifth switch tube Connected to the n + 4th level trigger port, a first end of the fourth switch tube and a first end of the fifth switch tube are electrically connected to the lower port, a The second end is electrically connected to the n-th scan port, and a second end of the fifth switch is electrically connected to the n-th first node.
  • the pull-down maintaining unit may include a sixth switching tube, a seventh switching tube, an eighth switching tube, and a ninth switching tube, a control terminal of the sixth switching tube And a control terminal of the seventh switch tube is electrically connected to an n-th second node, a first end of the sixth switch tube, a first end of the seventh switch tube and the ninth switch tube A first terminal of the first is electrically connected to the lower port, a second terminal of the sixth switch is electrically connected to the n-th scan port, a second end of the seventh switch and the first A control terminal of the nine switch tubes is electrically connected to the n-th first node, a control terminal and a first terminal of the eighth switch tube are electrically connected to the DC port, and a The second end and a second end of the ninth switch are electrically connected to the n-th second node.
  • the pull-up unit is adjacent to a common potential line.
  • the array substrate row drive circuit of the present invention and the pull-up unit and the bootstrap unit of the liquid crystal display are separated from each other, and the capacitor in the bootstrap unit can be away from the common potential line, which is Between the capacitor and the pull-up unit is supplemented by a blocking effect, the capacitor of the bootstrap unit is not directly connected to the n-th scan port, and there is no large range between the common potential line and the capacitor of the present invention The lateral overlapping area can thus effectively reduce the risk of static electricity damaging the circuit.
  • FIG. 1 is a schematic plan view of a conventional thin film transistor.
  • FIG. 2 is a schematic partial plan view of an existing GOA drive module.
  • FIG. 3 is a schematic diagram of an array substrate row driving circuit according to an embodiment of the invention.
  • FIG. 4 is a partial schematic plan view of a sub-circuit of a row driving circuit of an array substrate according to an embodiment of the invention.
  • one aspect of the present invention includes an array substrate row drive circuit, which may include a cascade of multi-level sub-circuits.
  • an n-th sub-circuit is taken as an example for illustration, for example, n It can be a positive integer to represent one of the cascaded multi-level sub-circuits.
  • the remaining sub-circuits are the same as the n-th sub-circuit. This is understandable to those skilled in the art and will not be repeated here.
  • the n-th sub-circuit in the multi-level sub-circuit may include: a pull-up unit 1, a download unit 2, a bootstrap unit 3, and a control module 4.
  • the following examples illustrate the implementation of the array substrate row drive circuit according to an embodiment of the present invention, but it is not limited thereto.
  • the pull-up unit 1 can be electrically connected to an n-th first node N1 (n), an n-th clock port P_CK (n), and an n-th scan port P_G ( Between n), it is used to raise the potential of the scan signal G (n) of the n-th stage as a row of scan signals.
  • the nth stage clock port P_CK (n) can be used to transmit an nth stage clock signal CK (n); the nth stage scan port P_G (n) can be used to transmit the nth stage scan
  • the signal G (n) is used to drive the n-th row of pixel units in the multi-row pixel units; the n-th stage first node N1 (n) can be used to generate an n-th stage scan potential signal Q (n).
  • the pull-up unit 1 may include a first switching transistor T21, and the first switching transistor T21 may be a thin film transistor (TFT), such as: active (active) ) Part is indium gallium zinc oxide (IGZO) and has a gate, source and drain thin film transistor, the gate can be prepared from the first layer of metal, the active part It may be indium gallium zinc oxide, and the source electrode and the drain electrode may be prepared from a second layer of metal; a control terminal (such as a gate electrode) of the first switching tube T21 is electrically connected to the n-th first node N1 (n), a first end (such as one of the source and the drain) of the first switching transistor T21 is electrically connected to the nth stage clock port P_CK (n), the first switching transistor T21 A second terminal (such as the other of the source and the drain) is electrically connected to the n-th scan port P_G (n).
  • TFT thin film transistor
  • the pull-up unit 1 is adjacent to a common potential line Acom, and the common potential line Acom is used to transmit a DC potential as an effective display area of a display screen (effective display area) a reference potential (reference potential).
  • the download unit 2 can be electrically connected to the n-th first node N1 (n), the n-th clock port P_CK (n) and an n-th trigger port Between P_ST (n) is used to generate an nth stage trigger signal ST (n). It can be understood that the nth stage trigger port P_ST (n) can be used to transmit the nth stage trigger signal ST (n).
  • the download unit 2 may include a second switch tube T22, and the second switch tube T22 may be a thin film transistor, for example, the active part is indium gallium zinc oxide and has a gate , Source and drain thin film transistors, a control terminal of the second switch T22 is electrically connected to the n-th first node N1 (n), a first end of the second switch T22 is electrically The nth stage clock port P_CK (n) is electrically connected, and a second terminal of the second switch T22 is electrically connected to the nth stage trigger port P_ST (n).
  • the second switch tube T22 may be a thin film transistor, for example, the active part is indium gallium zinc oxide and has a gate , Source and drain thin film transistors, a control terminal of the second switch T22 is electrically connected to the n-th first node N1 (n), a first end of the second switch T22 is electrically The nth stage clock port P_CK (n) is electrically connected, and a second terminal of
  • the bootstrap unit 3 can be electrically connected between the n-th first node N1 (n) and the n-th trigger port P_ST (n) to improve the The potential of the n-th scan potential signal Q (n).
  • the bootstrap unit 3 may be composed of an element or a circuit with a voltage boosting function.
  • the bootstrap unit 3 may include a capacitor C, and both ends of the capacitor C are electrically connected to the n-th first node N1 (n) and the nth stage trigger port P_ST (n) to utilize the capacitive coupling effect of the capacitor C to increase the potential of the nth stage scan potential signal Q (n), but not This is limited, and the remaining elements or circuits that can increase the potential of the n-th scan potential signal Q (n) can also be used to assist in stabilizing the n-th scan signal G (n).
  • the bootstrap unit 3 and the download unit 2 may be coupled to each other as an integrated body, for example: the second switch T22 of the download unit 2
  • the gate electrode can be prepared by a first metal layer
  • the active part of the second switch tube T22 can be indium gallium zinc oxide
  • the source and drain of the second switch tube T22 can be prepared by a second metal layer
  • One end of the capacitor C of the bootstrap unit 3 may be prepared by the second metal layer
  • the other end of the capacitor C may be prepared by another metal layer. Therefore, the bootstrap unit 3 and the downlink unit 2 may be coupled to one another because they share the second metal layer.
  • control module 4 can be electrically connected to the n-th first node N1 (n), the n-th scan port P_G (n), and an n-4 th trigger Between port P_ST (n-4), an n + 4th stage trigger port P_ST (n + 4), a low-order port P_Vss1 and a DC port P_DCH.
  • the n-4th level trigger port P_ST (n-4) can be used to transmit an n-4th level trigger signal ST (n-4), and the n-4th level trigger signal ST ( n-4) Trigger port P_ST (n-4) in the n-4th sub-circuit forward 4 levels from the nth sub-circuit.
  • the n + 4th stage trigger port P_ST (n + 4) can be used to transmit an n + 4th stage trigger signal ST (n + 4), and the n + 4th stage trigger signal ST (n + 4) comes from all
  • the trigger port ST (n + 4) in the n + 4th stage subcircuit of the 4th stage is backward described by the nth stage subcircuit.
  • the low port P_Vss1 can be used to transmit a low potential DC signal Vss1, such as: a constant voltage negative potential signal, etc .
  • the DC port P_DCH can be used to transmit a DC signal DCH, such as: a constant voltage high potential signal, etc.
  • the control module 4 may include a pull-up control unit 41, a pull-down unit 42 and a pull-down maintenance unit 43.
  • the pull-up control unit 41 may be electrically connected between the n-4th stage trigger port P_ST (n-4) and the nth stage first node N1 (n), and is used for the nth stage
  • the scan potential signal Q (n) of the nth stage of the first node N1 (n) of the stage is precharged.
  • the pull-up control unit 41 may include a third switch tube T11, and the third switch tube T11 may be a thin film transistor, for example, the active part is indium gallium
  • the active part is indium gallium
  • a thin film transistor of zinc oxide and having a gate, a source and a drain, a control terminal and a first terminal of the third switch T11 are electrically connected to the n-4th stage trigger port P_ST (n-4 ),
  • a second terminal of the third switch T11 is electrically connected to the n-th first node N1 (n).
  • the pull-down unit 42 can be electrically connected to the n-th first node N1 (n), the n-th scan port P_G (n), and the n + 4th stage Between the trigger port P_ST (n + 4) and the low-level port P_Vss1, used to pull down the n-th scan potential signal Q (n) and the n-th scan signal G (n) to the low potential DC signal The potential of Vss1.
  • the pull-down unit 42 may include a fourth switch tube T31 and a fifth switch tube T41.
  • the fourth switch tube T31 and the fifth switch tube T41 may be Thin film transistors, such as thin film transistors whose active part is indium gallium zinc oxide and has gate, source and drain, a control terminal of the fourth switch T31 and a control of the fifth switch T41
  • the terminal is electrically connected to the n + 4th stage trigger port P_ST (n + 4)
  • a first end of the fourth switch tube T31 and a first end of the fifth switch tube T41 are electrically connected to the The lower port P_Vss1
  • a second end of the fourth switch T31 is electrically connected to the n-th scan port P_G (n)
  • a second end of the fifth switch T41 is electrically connected to the n The first node N1 (n) of the stage.
  • the pull-down maintaining unit 43 can be electrically connected to the n-th first node N1 (n), the n-th scan port P_G (n), the low-order port P_Vss1 and Between the DC ports P_DCH, the potentials of the n-th level scan potential signal Q (n) and the n-th level scan signal G (n) can be controlled to be maintained at the potential of the low-potential DC signal Vss1.
  • the pull-down maintaining unit 43 may include a sixth switch tube T32, a seventh switch tube T42, an eighth switch tube T53, and a ninth switch tube T54
  • the sixth switch tube T32, the seventh switch tube T42, the eighth switch tube T53 and the ninth switch tube T54 may be thin film transistors, for example, the active part is indium gallium zinc oxide and has a gate, source and drain Thin-film transistors, a control terminal of the sixth switch T32 and a control terminal of the seventh switch T42 are electrically connected to an n-th second node N2 (n), a The first end, a first end of the seventh switch T42 and a first end of the ninth switch T54 are electrically connected to the lower port P_Vss1, and a second end of the sixth switch T32 Electrically connected to the n-th scan port P_G (n), a second end of the seventh switch T42 and a control end of the ninth switch T54 are electrically connected to the n
  • n-th second node N2 (n) can be used to generate an n-th pull-down sustain potential P (n).
  • another aspect of the present invention may further include a liquid crystal display, and the liquid crystal display may include the above-mentioned embodiment of the array substrate row driving circuit.
  • the liquid crystal display may include the above-mentioned embodiment of the array substrate row driving circuit.
  • the array substrate row driving circuit and the liquid crystal display of the above embodiment of the present invention are actually in operation, for example: when the nth stage clock signal CK (n) changes from a low potential to a high potential, the The scan potential signal Q (N) of the nth stage is a high potential, the second switching tube T22 starts to open (ON), and the trigger signal ST (n) of the nth stage will change from a low potential to a high potential; With the capacitive coupling effect potential of the capacitor C, the n-th scan potential signal Q (N) will become higher, so that the first switching tube T21 and the second switching tube T22 are opened better, which is beneficial to the n-th level Faster transmission of clock signal CK (n).
  • the common potential line Acom is away from the capacitor C in the bootstrap unit 3.
  • the large potential lateral overlap area between the common potential line Acom and the capacitor Cb causes the risk of electrostatic damage to different metal layers (as shown in FIG. 2).
  • the unit 1 and the bootstrap unit 3 are separated from each other, and the capacitor C in the bootstrap unit 3 can be away from the common potential line Acom, and the pull-up unit 1 is supplemented by the common potential line Acom and the capacitor C
  • the capacitor C of the bootstrap unit 3 is not directly connected to the n-th scan port P_G (n), and there is no large range between the common potential line Acom and the capacitor C in the above embodiment of the present invention
  • the lateral overlapping area, therefore, the array substrate row driving circuit and the liquid crystal display of the present invention can effectively reduce the risk of electrostatic damage to the circuit.

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Abstract

一种阵列基板行驱动电路及液晶显示器，阵列基板行驱动电路中的第n级子电路包括：上拉单元(1)，耦接于第n级第一节点(N1(n))、第n级时钟端口(P_CK(n))及第n级扫描端口(P_G(n))之间；下传单元(2)，耦接于第n级第一节点(N1(n))、第n级时钟端口(P_CK(n))与第n级触发端口(P_ST(n))之间；自举单元(3)，耦接于第n级第一节点(N1(n))与第n级触发端口(P_ST(n))之间；及控制模块(4)，耦接于第n级第一节点(N1(n))、第n级扫描端口(P_G(n))、第n-4级触发端口(P_G(n-4))、第n+4级触发端口(P_G(n+4))、低位端口(P_Vss1)及直流端口(P_DCH)之间。

Description

阵列基板行驱动电路及液晶显示器 技术领域
本发明涉及液晶显示领域，特别是有涉及一种阵列基板行驱动电路及液晶显示器。
 背景技术
在显示驱动技术中，阵列基板行驱动(Gate Driver on Array，GOA)技术有利于制作窄边框的产品及降低成本，例如：在GOA驱动电路中，通常含有多级GOA驱动模块，用于驱动多行的像素单元。
如图1所示，在薄膜晶体管(Thin Film Transistor，TFT)的平面结构图中，闸极(gate)G是由第一金属层(M1)制备，有源(active)部分A为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)，源极(source)S和漏极(drain)D是由第二金属层(M2)制备。
如图2所示，如将IGZO薄膜晶体管用于制作GOA驱动模块，利用电容器的耦合效应，可快速地传输高频时钟信号CK(N)，以便产生扫描信号G(N)及触发信号ST(N)。举例而言，在现有GOA驱动模块中，至少包括二薄膜晶体管T21及T22，一共电位线Acom可由所述薄膜晶体管T21的第一金属层M1制得，一电容器Cb的一端可由所述薄膜晶体管T21的第二金属层M2制得，因而，在所述共电位线Acom与电容器Cb之间有大范围的侧向重叠区域。但是，由于IGZO-GOA制程很容易累积静电，在所述共电位线Acom与电容器Cb之间的大范围侧向重叠区域将会大幅增加不同金属层(如M1与M2)的静电击伤风险，从而导致GOA电路的功能失效。
有鉴于此，有必要提供一种阵列基板行驱动(GOA)电路，以解决现有技术所存在的问题。
 技术问题
本发明的一目的在于提供一种阵列基板行驱动电路，以有效降低静电击伤电路风险。
本发明的另一目的在于提供一种液晶显示器，以有效降低静电击伤电路风险。
 技术解决方案
为了达成本发明的前述目的，本发明的一方面提供一种阵列基板行驱动电路，其包括级联的多级子电路，在所述多级子电路中的一第n级子电路包括：一上拉单元，电性连接于一第n级第一节点、一第n级时钟端口及一第n级扫描端口之间；一下传单元，电性连接于所述第n级第一节点、所述第n级时钟端口及一第n级触发端口之间；一自举单元，电性连接于所述第n级第一节点与所述第n级触发端口之间；及一控制模块，电性连接于所述第n级第一节点、所述第n级扫描端口、一第n-4级触发端口、一第n+4级触发端口、一低位端口及一直流端口之间；其中所述自举单元与所述下传单元相互耦合为一体；所述自举单元包括一电容器，所述电容器的二端电性连接所述第n级第一节点及所述第n级触发端口。
为了达成本发明的前述目的，本发明的一方面提供一种阵列基板行驱动电路，包括级联的多级子电路，在所述多级子电路中的一第n级子电路可包括：一上拉单元，电性连接于一第n级第一节点、一第n级时钟端口及一第n级扫描端口之间；一下传单元，电性连接于所述第n级第一节点、所述第n级时钟端口及一第n级触发端口之间；一自举单元，电性连接于所述第n级第一节点与所述第n级触发端口之间；及一控制模块，电性连接于所述第n级第一节点、所述第n级扫描端口、一第n-4级触发端口、一第n+4级触发端口、一低位端口及一直流端口之间。
为了达成本发明的前述目的，本发明的另一方面提供一种液晶显示器，包括一阵列基板行驱动电路，所述阵列基板行驱动电路包括级联的多级子电路，在所述多级子电路中的一第n级子电路可包括：一上拉单元，电性连接于一第n级第一节点、一第n级时钟端口及一第n级扫描端口之间；一下传单元，电性连接于所述第n级第一节点、所述第n级时钟端口与一第n级触发端口之间；一自举单元，电性连接于所述第n级第一节点与所述第n级触发端口之间；及一控制模块，电性连接于所述第n级第一节点、所述第n级扫描端口、一第n-4级触发端口、一第n+4级触发端口、一低位端口及一直流端口之间。
在本发明的一实施例中，所述自举单元与所述下传单元可相互耦合为一体。
在本发明的一实施例中，所述自举单元可包括一电容器，所述电容器的二端电性连接所述第n级第一节点及所述第n级触发端口。
在本发明的一实施例中，所述上拉单元可包括一第一开关管，所述第一开关管的一控制端电性连接所述第n级第一节点，所述第一开关管的一第一端电性连接所述第n级时钟端口，所述第一开关管的一第二端电性连接所述第n级扫描端口。
在本发明的一实施例中，所述下传单元可包括一第二开关管，所述第二开关管的一控制端电性连接所述第n级第一节点，所述第二开关管的一第一端电性连接所述第n级时钟端口，所述第二开关管的一第二端电性连接所述第n级触发端口。
在本发明的一实施例中，所述控制模块可包括一上拉控制单元、一下拉单元及一下拉维持单元；其中所述上拉控制单元电性连接于所述第n-4级触发端口与所述第n级第一节点之间；所述下拉单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述第n+4级触发端口及所述低位端口之间；所述下拉维持单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述低位端口及所述直流端口之间。
在本发明的一实施例中，所述上拉控制单元可包括一第三开关管，所述第三开关管的一控制端及一第一端电性连接所述第n-4级触发端口，所述第三开关管的一第二端电性连接所述第n级第一节点。
在本发明的一实施例中，所述下拉单元可包括一第四开关管及一第五开关管，所述第四开关管的一控制端及所述第五开关管的一控制端电性连接所述第n+4级触发端口，所述第四开关管的一第一端及所述第五开关管的一第一端电性连接所述低位端口，所述第四开关管的一第二端电性连接所述第n级扫描端口，所述第五开关管的一第二端电性连接所述第n级第一节点。
在本发明的一实施例中，所述下拉维持单元可包括一第六开关管、一第七开关管、一第八开关管及一第九开关管，所述第六开关管的一控制端及所述第七开关管的一控制端电性连接一第n级第二节点，第六开关管的一第一端、所述第七开关管的一第一端及所述第九开关管的一第一端电性连接所述低位端口，所述第六开关管的一第二端电性连接所述第n级扫描端口，所述第七开关管的一第二端及所述第九开关管的一控制端电性连接所述第n级第一节点，所述第八开关管的一控制端及一第一端电性连接所述直流端口，所述第八开关管的一第二端及所述第九开关管的一第二端电性连接所述第n级第二节点。
在本发明的一实施例中，所述上拉单元邻近一共电位线。
 有益效果
与现有技术相比较，本发明的阵列基板行驱动电路及液晶显示器的上拉单元与自举单元相互分离，所述自举单元中的电容器可以远离所述共电位线，所述共电位线与电容器之间更有所述上拉单元辅以阻绝作用，所述自举单元的电容器与所述第n级扫描端口未直接连接，本发明的所述共电位线与电容器之间无大范围侧向重叠区域，从而，可以有效降低静电击伤电路的风险。
 附图说明
图1是一现有的薄膜晶体管的平面示意图。
图2是一现有的GOA驱动模块的部份平面示意图。
图3是本发明一实施例的阵列基板行驱动电路的示意图。
图4是本发明一实施例的阵列基板行驱动电路的子电路的部份平面示意图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参阅图3所示，本发明的一方面包括一种阵列基板行驱动电路，可包括级联(cascade)的多级子电路，在此仅以一第n级子电路为例说明，例如n可为一正整数，用以代表级联的多级子电路中的一个，其余级别的子电路与第n级子电路相同，这是本领域技术人员可以理解的，在此不另赘述。在所述多级子电路中的第n级子电路可包括：一上拉单元1、一下传单元2、一自举单元3及一控制模块4。以下举例说明本发明实施例的阵列基板行驱动电路的实施态样，但不以此为限。
请再参阅图3所示，所述上拉单元1可电性连接于一第n级第一节点N1(n)、一第n级时钟端口P_CK(n)及一第n级扫描端口P_G(n)之间，用以拉高一第n级扫描信号G(n)的电位，以作为一行扫描信号。可以理解的是，所述第n级时钟端口P_CK(n)可用以传输一第n级时钟信号CK(n)；所述第n级扫描端口P_G(n)可用以传输所述第n级扫描信号G(n)，用于驱动多行像素单元中的第n行像素单元；所述第n级第一节点N1(n)可用以产生一第n级扫描电位信号Q(n)。
在本发明一实施例中，如图3所示，所述上拉单元1可包括一第一开关管T21，所述第一开关管T21可以是薄膜晶体管(TFT)，如：有源(active)部分为铟镓锌氧化物(IGZO)且具有闸极(gate)、源极(source)和漏极(drain)的薄膜晶体管，所述闸极可由第一层金属制备，所述有源部分可为铟镓锌氧化物，所述源极和漏极可由第二层金属制备；所述第一开关管T21的一控制端(如闸极)电性连接所述第n级第一节点N1(n)，所述第一开关管T21的一第一端(如源极和漏极中的一个)电性连接所述第n级时钟端口P_CK(n)，所述第一开关管T21的一第二端(如源极和漏极中的另一个)电性连接所述第n级扫描端口P_G(n)。
可以理解的是，如图3所示，所述上拉单元1邻近一共电位线Acom，所述共电位线Acom用以传输一直流电位，以作为一显示屏(display screen)的一有效显示区(effective display area)的一基准电位(reference potential)。
请再参阅图3所示，所述下传单元2可电性连接于所述第n级第一节点N1(n)、所述第n级时钟端口P_CK(n)及一第n级触发端口P_ST(n)之间，用以产生一第n级触发信号ST(n)。可以理解的是，第n级触发端口P_ST(n)可用以传输所述第n级触发信号ST(n)。
在本发明一实施例中，所述下传单元2可包括一第二开关管T22，所述第二开关管T22可以是薄膜晶体管，如：有源部分为铟镓锌氧化物且具有闸极、源极和漏极的薄膜晶体管，所述第二开关管T22的一控制端电性连接所述第n级第一节点N1(n)，所述第二开关管T22的一第一端电性连接所述第n级时钟端口P_CK(n)，所述第二开关管T22的一第二端电性连接所述第n级触发端口P_ST(n)。
请再参阅图3所示，所述自举单元3可电性连接于所述第n级第一节点N1(n)与所述第n级触发端口P_ST(n)之间，用以提升所述第n级扫描电位信号Q(n)的电位。所述自举单元3可由具有电压提升功能的元件或电路构成，例如：所述自举单元3可包括一电容器C，所述电容器C的二端电性连接所述第n级第一节点N1(n)及所述第n级触发端口P_ST(n)，以利用所述电容器C的电容耦合效应，使所述第n级扫描电位信号Q(n)的电位升得更高，但不以此为限，其余可以升高所述第n级扫描电位信号Q(n)的电位的元件或电路也可以被使用辅助维稳所述第n级扫描信号G(n)。
在本发明一实施例中，如图4所示，所述自举单元3与所述下传单元2可相互耦合为一体，例如：所述下传单元2的所述第二开关管T22的闸极可由一第一金属层制备，所述第二开关管T22的有源部分可为铟镓锌氧化物，所述第二开关管T22的源极和漏极可由一第二金属层制备，所述自举单元3的所述电容器C的一端可由所述第二金属层制备，所述电容器C的另一端可由另一金属层制备。从而，所述自举单元3与所述下传单元2可以因为共用所述第二金属层而相互耦合为一体。
请再参阅图3所示，所述控制模块4可电性连接于所述第n级第一节点N1(n)、所述第n级扫描端口P_G(n)、一第n-4级触发端口P_ST(n-4)、一第n+4级触发端口P_ST(n+4)、一低位端口P_Vss1及一直流端口P_DCH之间。
可以理解的是，所述第n-4级触发端口P_ST(n-4)，可用以传输一第n-4级触发信号ST(n-4)，所述第n-4级触发信号ST(n-4)来自所述第n级子电路向前(forward)4级的第n-4级子电路中的触发端口P_ST(n-4)。所述第n+4级触发端口P_ST(n+4)可用以传输一第n+4级触发信号ST(n+4)，所述第n+4级触发信号ST(n+4)来自所述第n级子电路向后(backward)4级的第n+4级子电路中的触发端口ST(n+4)。所述低位端口P_Vss1可用以传输一低电位直流信号Vss1，如：一恒压负电位信号等；所述直流端口P_DCH可用以传输一直流信号DCH，如：一恒压高电位信号等。
举例而言，如图3所示，所述控制模块4可包括一上拉控制单元41、一下拉单元42及一下拉维持单元43。所述上拉控制单元41可电性连接于所述第n-4级触发端口P_ST(n-4)与所述第n级第一节点N1(n)之间，用于为所述第n级第一节点N1(n)的第n级扫描电位信号Q(n)实施预充电。
在本发明一实施例中，如图3所示，所述上拉控制单元41可包括一第三开关管T11，所述第三开关管T11可以是薄膜晶体管，如：有源部分为铟镓锌氧化物且具有闸极、源极和漏极的薄膜晶体管，所述第三开关管T11的一控制端及一第一端电性连接所述第n-4级触发端口P_ST(n-4)，所述第三开关管T11的一第二端电性连接所述第n级第一节点N1(n)。
请再参阅图3所示，所述下拉单元42可电性连接于所述第n级第一节点N1(n)、所述第n级扫描端口P_G(n)、所述第n+4级触发端口P_ST(n+4)及所述低位端口P_Vss1之间，用于拉低所述第n级扫描电位信号Q(n)、第n级扫描信号G(n)至所述低电位直流信号Vss1的电位。
在本发明一实施例中，如图3所示，所述下拉单元42可包括一第四开关管T31及一第五开关管T41，所述第四开关管T31及第五开关管T41可以是薄膜晶体管，如：有源部分为铟镓锌氧化物且具有闸极、源极和漏极的薄膜晶体管，所述第四开关管T31的一控制端及所述第五开关管T41的一控制端电性连接所述第n+4级触发端口P_ST(n+4)，所述第四开关管T31的一第一端及所述第五开关管T41的一第一端电性连接所述低位端口P_Vss1，所述第四开关管T31的一第二端电性连接所述第n级扫描端口P_G(n)，所述第五开关管T41的一第二端电性连接所述第n级第一节点N1(n)。
请再参阅图3所示，所述下拉维持单元43可电性连接于所述第n级第一节点N1(n)、所述第n级扫描端口P_G(n)、所述低位端口P_Vss1及所述直流端口P_DCH之间，可以控制所述第n级扫描电位信号Q(n)、第n级扫描信号G(n)的电位维持于所述低电位直流信号Vss1的电位。
在本发明一实施例中，如图3所示，所述下拉维持单元43可包括一第六开关管T32、一第七开关管T42、一第八开关管T53及一第九开关管T54，所述第六开关管T32、第七开关管T42、第八开关管T53及第九开关管T54可以是薄膜晶体管，如：有源部分为铟镓锌氧化物且具有闸极、源极和漏极的薄膜晶体管，所述第六开关管T32的一控制端及所述第七开关管T42的一控制端电性连接一第n级第二节点N2(n)，第六开关管T32的一第一端、所述第七开关管T42的一第一端及所述第九开关管T54的一第一端电性连接所述低位端口P_Vss1，所述第六开关管T32的一第二端电性连接所述第n级扫描端口P_G(n)，所述第七开关管T42的一第二端及所述第九开关管T54的一控制端电性连接所述第n级第一节点N1(n)，所述第八开关管T53的一控制端及一第一端电性连接所述直流端口P_DCH，所述第八开关管T53的一第二端及所述第九开关管T54的一第二端电性连接所述第n级第二节点N2(n)。
可以理解的是，所述第n级第二节点N2(n)可用以产生一第n级下拉维持电位P(n)。
此外，本发明的另一方面还可包括一种液晶显示器，所述液晶显示器可包括如上所述的阵列基板行驱动电路实施例，其实施方式请参阅上述内容，在此不另赘述。以下举例说明运作情况，但不以此为限。
请再参照图3所示，本发明上述实施例的阵列基板行驱动电路及液晶显示器实际运作时，例如：当所述第n级时钟信号CK(n)由低电位变为高电位时，所述第n级扫描电位信号Q(N)为高电位，所述第二开关管T22开始打开(ON)，所述第n级触发信号ST(n)将由低电位变为高电位；通过所述电容器C的电容耦合效应电位，所述第n级扫描电位信号Q(N)会变得更高，从而使得所述第一开关管T21、第二开关管T22打开的更好，有利第n级时钟信号CK(n)的更快传输。
特别注意的是，如图4所示，由于所述自举单元3与所述下传单元2相互耦合为一体，使得所述共电位线Acom远离所述自举单元3中的电容器C。相较于现有GOA驱动模块的共电位线Acom与电容器Cb之间的大范围侧向重叠区域所导致的不同金属层的静电击伤风险(如图2所示)，由于本发明的上拉单元1与自举单元3相互分离，所述自举单元3中的电容器C可以远离所述共电位线Acom，所述共电位线Acom与电容器C之间更有所述上拉单元1辅以阻绝作用，所述自举单元3的电容器C与所述第n级扫描端口P_G(n)也未直接连接，本发明上述实施例的所述共电位线Acom与电容器C之间也无大范围侧向重叠区域，从而，本发明阵列基板行驱动电路及液晶显示器可以有效降低静电击伤电路的风险。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (20)

  1. 一种阵列基板行驱动电路，其包括级联的多级子电路，在所述多级子电路中的一第n级子电路包括：
    一上拉单元，电性连接于一第n级第一节点、一第n级时钟端口及一第n级扫描端口之间；
    一下传单元，电性连接于所述第n级第一节点、所述第n级时钟端口及一第n级触发端口之间；
    一自举单元，电性连接于所述第n级第一节点与所述第n级触发端口之间；及
    一控制模块，电性连接于所述第n级第一节点、所述第n级扫描端口、一第n-4级触发端口、一第n+4级触发端口、一低位端口及一直流端口之间；
    其中所述自举单元与所述下传单元相互耦合为一体；所述自举单元包括一电容器，所述电容器的二端电性连接所述第n级第一节点及所述第n级触发端口。
  2. 如权利要求1所述的阵列基板行驱动电路，其特征在于：所述控制模块可包括一上拉控制单元、一下拉单元及一下拉维持单元；其中所述上拉控制单元电性连接于所述第n-4级触发端口与所述第n级第一节点之间；所述下拉单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述第n+4级触发端口及所述低位端口之间；所述下拉维持单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述低位端口及所述直流端口之间。
  3. 一种阵列基板行驱动电路，其包括级联的多级子电路，在所述多级子电路中的一第n级子电路包括：
    一上拉单元，电性连接于一第n级第一节点、一第n级时钟端口及一第n级扫描端口之间；
    一下传单元，电性连接于所述第n级第一节点、所述第n级时钟端口及一第n级触发端口之间；
    一自举单元，电性连接于所述第n级第一节点与所述第n级触发端口之间；及一控制模块，电性连接于所述第n级第一节点、所述第n级扫描端口、一第n-4级触发端口、一第n+4级触发端口、一低位端口及一直流端口之间。
  4. 如权利要求3所述的阵列基板行驱动电路，其中，所述自举单元与所述下传单元相互耦合为一体。
  5. 如权利要求3所述的阵列基板行驱动电路，其中，所述自举单元包括一电容器，所述电容器的二端电性连接所述第n级第一节点及所述第n级触发端口。
  6. 如权利要求3所述的阵列基板行驱动电路，其中，所述上拉单元包括一第一开关管，所述第一开关管的一控制端电性连接所述第n级第一节点，所述第一开关管的一第一端电性连接所述第n级时钟端口，所述第一开关管的一第二端电性连接所述第n级扫描端口。
  7. 如权利要求3所述的阵列基板行驱动电路，其中，所述下传单元包括一第二开关管，所述第二开关管的一控制端电性连接所述第n级第一节点，所述第二开关管的一第一端电性连接所述第n级时钟端口，所述第二开关管的一第二端电性连接所述第n级触发端口。
  8. 如权利要求3所述的阵列基板行驱动电路，其中，所述控制模块可包括一上拉控制单元、一下拉单元及一下拉维持单元；其中所述上拉控制单元电性连接于所述第n-4级触发端口与所述第n级第一节点之间；所述下拉单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述第n+4级触发端口及所述低位端口之间；所述下拉维持单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述低位端口及所述直流端口之间。
  9. 如权利要求8所述的阵列基板行驱动电路，其中，所述上拉控制单元包括一第三开关管，所述第三开关管的一控制端及一第一端电性连接所述第n-4级触发端口，所述第三开关管的一第二端电性连接所述第n级第一节点。
  10. 如权利要求8所述的阵列基板行驱动电路，其中，所述下拉单元包括一第四开关管及一第五开关管，所述第四开关管的一控制端及所述第五开关管的一控制端电性连接所述第n+4级触发端口，所述第四开关管的一第一端及所述第五开关管的一第一端电性连接所述低位端口，所述第四开关管的一第二端电性连接所述第n级扫描端口，所述第五开关管的一第二端电性连接所述第n级第一节点。
  11. 如权利要求8所述的阵列基板行驱动电路，其中，所述下拉维持单元包括一第六开关管、一第七开关管、一第八开关管及一第九开关管，所述第六开关管的一控制端及所述第七开关管的一控制端电性连接一第n级第二节点，第六开关管的一第一端、所述第七开关管的一第一端及所述第九开关管的一第一端电性连接所述低位端口，所述第六开关管的一第二端电性连接所述第n级扫描端口，所述第七开关管的一第二端及所述第九开关管的一控制端电性连接所述第n级第一节点，所述第八开关管的一控制端及一第一端电性连接所述直流端口，所述第八开关管的一第二端及所述第九开关管的一第二端电性连接所述第n级第二节点。
  12. 一种液晶显示器，其包括一阵列基板行驱动电路，所述阵列基板行驱动电路包括级联的多级子电路，在所述多级子电路中的一第n级子电路包括：
    一上拉单元，电性连接于一第n级第一节点、一第n级时钟端口及一第n级扫描端口之间；
    一下传单元，电性连接于所述第n级第一节点、所述第n级时钟端口及一第n级触发端口之间；
    一自举单元，电性连接于所述第n级第一节点与所述第n级触发端口之间；及一控制模块，电性连接于所述第n级第一节点、所述第n级扫描端口、一第n-4级触发端口、一第n+4级触发端口、一低位端口及一直流端口之间。
  13. 如权利要求12所述的液晶显示器，其中，所述自举单元与所述下传单元相互耦合为一体。
  14. 如权利要求12所述的液晶显示器，其中，所述自举单元包括一电容器，所述电容器的二端电性连接所述第n级第一节点及所述第n级触发端口。
  15. 如权利要求12所述的液晶显示器，其中，所述上拉单元包括一第一开关管，所述第一开关管的一控制端电性连接所述第n级第一节点，所述第一开关管的一第一端电性连接所述第n级时钟端口，所述第一开关管的一第二端电性连接所述第n级扫描端口。
  16. 如权利要求12所述的液晶显示器，其中，所述下传单元包括一第二开关管，所述第二开关管的一控制端电性连接所述第n级第一节点，所述第二开关管的一第一端电性连接所述第n级时钟端口，所述第二开关管的一第二端电性连接所述第n级触发端口。
  17. 如权利要求12所述的液晶显示器，其中，所述控制模块可包括一上拉控制单元、一下拉单元及一下拉维持单元；其中所述上拉控制单元电性连接于所述第n-4级触发端口与所述第n级第一节点之间；所述下拉单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述第n+4级触发端口及所述低位端口之间；所述下拉维持单元电性连接于所述第n级第一节点、所述第n级扫描端口、所述低位端口及所述直流端口之间。
  18. 如权利要求17所述的液晶显示器，其中，所述上拉控制单元包括一第三开关管，所述第三开关管的一控制端及一第一端电性连接所述第n-4级触发端口，所述第三开关管的一第二端电性连接所述第n级第一节点。
  19. 如权利要求17所述的液晶显示器，其中，所述下拉单元包括一第四开关管及一第五开关管，所述第四开关管的一控制端及所述第五开关管的一控制端电性连接所述第n+4级触发端口，所述第四开关管的一第一端及所述第五开关管的一第一端电性连接所述低位端口，所述第四开关管的一第二端电性连接所述第n级扫描端口，所述第五开关管的一第二端电性连接所述第n级第一节点。
  20. 如权利要求17所述的液晶显示器，其中，所述下拉维持单元包括一第六开关管、一第七开关管、一第八开关管及一第九开关管，所述第六开关管的一控制端及所述第七开关管的一控制端电性连接一第n级第二节点，第六开关管的一第一端、所述第七开关管的一第一端及所述第九开关管的一第一端电性连接所述低位端口，所述第六开关管的一第二端电性连接所述第n级扫描端口，所述第七开关管的一第二端及所述第九开关管的一控制端电性连接所述第n级第一节点，所述第八开关管的一控制端及一第一端电性连接所述直流端口，所述第八开关管的一第二端及所述第九开关管的一第二端电性连接所述第n级第二节点。
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