WO2020059530A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2020059530A1
WO2020059530A1 PCT/JP2019/035062 JP2019035062W WO2020059530A1 WO 2020059530 A1 WO2020059530 A1 WO 2020059530A1 JP 2019035062 W JP2019035062 W JP 2019035062W WO 2020059530 A1 WO2020059530 A1 WO 2020059530A1
Authority
WO
WIPO (PCT)
Prior art keywords
mos transistor
signal
pixel
voltage
gate
Prior art date
Application number
PCT/JP2019/035062
Other languages
English (en)
French (fr)
Inventor
英敏 吉村
行信 杉山
Original Assignee
浜松ホトニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 浜松ホトニクス株式会社 filed Critical 浜松ホトニクス株式会社
Priority to EP19862197.1A priority Critical patent/EP3855727B1/en
Priority to CN201980061170.1A priority patent/CN112740656B/zh
Priority to US17/276,008 priority patent/US11832009B2/en
Publication of WO2020059530A1 publication Critical patent/WO2020059530A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • An APS (Active Pixel Sensor) solid-state imaging device includes a pixel array unit in which pixel units each including a photodiode and an amplifying MOS transistor are arranged one-dimensionally or two-dimensionally, and each pixel unit outputs a signal line. And a current source connected to a signal line.
  • the amplifying MOS transistor and the current source of each pixel unit connected to each other via the signal line constitute a source follower circuit.
  • Patent Literature 1 discloses a configuration intended to solve the problem of black level fluctuation.
  • Patent Document 1 cannot sufficiently suppress the black level fluctuation.
  • the object of the present invention is to provide a solid-state imaging device that can more reliably suppress black level fluctuation.
  • the embodiment of the present invention is a solid-state imaging device.
  • a plurality of pixel units each including a photodiode and an amplifying MOS transistor are arranged in at least a first direction, and each of the plurality of pixel units transmits a signal corresponding to an amount of charge generated by the photodiode in the plurality of pixel units
  • a pixel array unit that outputs to a signal line provided corresponding to the pixel unit among the plurality of signal lines
  • a current source array unit connected to a corresponding pixel unit in the pixel unit; and (3) a signal input through each of the plurality of signal lines is input, and a charge generated by a photodiode in each of the plurality of pixel units is output.
  • a signal reading unit for sequentially reading out signals according to the amount.
  • the pixel portion includes an amplifying MOS transistor provided between the first reference potential supply line extending in the first direction and the signal line, and the pixel portion corresponds to an amount of charge generated in the photodiode.
  • the voltage is applied to the gate of the amplification MOS transistor, and a signal corresponding to the gate voltage is output from the amplification MOS transistor to the signal line.
  • any one or more specific current sources among the plurality of current sources are provided (a) between the second reference potential supply terminal and the common node, and the first bias voltage is applied to the gate.
  • a first MOS transistor (b) a second MOS transistor provided between the common node and the signal line, and a second bias voltage applied to the gate, and (c) provided between the first reference potential supply line and the common node.
  • applying a gate voltage corresponding to the voltage of the signal line to the gate of the third MOS transistor to set on / off of the third MOS transistor, and to connect the first MOS transistor and the first MOS transistor from the first reference potential supply line.
  • a setting circuit that suppresses a change in the amount of current flowing to the second reference potential supply terminal via the common node.
  • FIG. 1 is a diagram illustrating a configuration of the solid-state imaging device 1.
  • FIG. 2 is a diagram illustrating a circuit configuration of the pixel unit P (n) and the current source I (n).
  • FIG. 3 is a diagram showing a simplified circuit configuration of the pixel unit P (n) and the current source I (n).
  • FIG. 4 is a diagram illustrating a circuit configuration of the pixel unit P (n) and the current source I (n) of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 5 is a diagram illustrating an example of a specific circuit configuration of the current source I (n) of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 1 is a diagram illustrating a configuration of the solid-state imaging device 1.
  • FIG. 2 is a diagram illustrating a circuit configuration of the pixel unit P (n) and the current source I (n).
  • FIG. 3 is a diagram showing a simplified circuit configuration of the pixel unit P (n) and the current source I
  • FIG. 6 is a diagram illustrating another example of a specific circuit configuration of the current source I (n) of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 7 is a diagram illustrating simulation results of the relationship between the gate voltage of the amplification MOS transistor M11 and the voltage of the signal line L (n) in each of the example and the comparative example.
  • FIG. 8 is a diagram illustrating a simulation result of a relationship between a gate voltage of the amplification MOS transistor M11 and a current amount of each path in the embodiment.
  • FIG. 9 is a diagram illustrating the configuration of the solid-state imaging device 1A.
  • FIG. 10 is a diagram illustrating a circuit configuration of the pixel unit P (m, n) of the solid-state imaging device 1A and a connection of the current source I (n).
  • FIG. 1 is a diagram illustrating a configuration of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes a pixel array unit 10, a current source array unit 20, a signal reading unit 30, and a control unit 40.
  • the pixel array unit 10 includes a plurality (N) of pixel units P (1) to P (N) arranged in the first direction.
  • the first direction is the horizontal direction.
  • the N pixel units P (1) to P (N) are arranged in this order.
  • the N pixel units P (1) to P (N) include a photodiode, an amplifying MOS transistor, and the like, and have a common configuration.
  • An n-th pixel portion P (n) of the N pixel portions P (1) to P (N) transmits a signal corresponding to the amount of charge generated by the photodiode to N signal lines L (1).
  • the n-th signal line L (n) is provided corresponding to the n-th pixel portion P (n).
  • N is an integer of 2 or more
  • n is an integer of 1 or more and N or less.
  • the current source array unit 20 includes a plurality (N) of current sources I (1) to I (N).
  • the N current sources I (1) to I (N) are preferably arranged in this order in the first direction, like the N pixel units P (1) to P (N).
  • the amplifying MOS transistor of the n-th pixel portion P (n) and the n-th current source I (n) connected by the n-th signal line L (n) form a source follower circuit.
  • the signal readout unit 30 receives a signal input through each of the N signal lines L (1) to L (N), and outputs a photodiode in each of the N pixel units P (1) to P (N).
  • the signals corresponding to the amount of charges generated in step (1) are sequentially read out to the outside.
  • the control unit 40 controls the operations of the N pixel units P (1) to P (N) and the signal readout unit 30.
  • FIG. 2 is a diagram showing a circuit configuration of each pixel unit P (n) and each current source I (n). This figure shows two pixel units P (n) and P (n + 1) out of N pixel units P (1) to P (N), and N current sources I (I) Two current sources I (n) and I (n + 1) of (1) to I (N) are shown.
  • the circuit configuration of the current sources I (n) and I (n + 1) shown in this figure is a comparative example.
  • Each pixel unit P (n) includes a photodiode PD, an amplification MOS transistor M11, a transfer MOS transistor M12, and an initialization MOS transistor M13. These MOS transistors M11 to M13 are NMOS transistors.
  • the anode of the photodiode PD is supplied with a ground potential.
  • the source of the transfer MOS transistor M12 is connected to the cathode of the photodiode PD.
  • the drain of the transfer MOS transistor M12 is connected to the gate of the amplification MOS transistor M11.
  • the gate of the transfer MOS transistor is supplied with the trans signal.
  • the source of the initialization MOS transistor M13 is connected to the gate of the amplification MOS transistor M11.
  • the drain of the initialization MOS transistor M13 is connected to a first reference potential supply line (Vr supply line) that supplies the first reference potential Vr.
  • the reset signal is applied to the gate of the initialization MOS transistor M13.
  • the source of the amplification MOS transistor M11 is connected to the signal line L (n).
  • the drain of the amplification MOS transistor M11 is connected to the Vr supply line.
  • the Vr supply line extends in the first direction in which N pixel units P (1) to P (N) are arranged.
  • the Vr supply line is a common line that supplies the first reference potential Vr to the drain of the amplification MOS transistor M11 and the drain of the initialization MOS transistor M13 of each of the N pixel units P (1) to P (N). is there.
  • the trans signal and the reset signal are provided from the control unit 40.
  • the transfer MOS transistor M12 When the trans signal is at a low level, the transfer MOS transistor M12 is off. When the trans signal is at a high level, the transfer MOS transistor M12 is on. When the reset signal is at a low level, the initialization MOS transistor M13 is off. When the reset signal is at a high level, the initialization MOS transistor M13 is in an ON state.
  • the initialization MOS transistor M13 When the initialization MOS transistor M13 is on and the transfer MOS transistor M12 is off, the potential of the floating diffusion (FD: ⁇ Floating ⁇ Diffusion) region connected to the gate of the amplification MOS transistor M11 is initialized. Be transformed into At this time, the value of the signal output from the source of the amplification MOS transistor M11 to the signal line L (n) is also initialized.
  • FD floating diffusion
  • the transfer MOS transistor M12 When the transfer MOS transistor M12 turns on after the initialization MOS transistor M13 turns off, the electric charge generated in the photodiode PD and stored in the junction capacitance portion of the photodiode PD up to that point is: After passing through the transfer MOS transistor M12, it moves to the FD region connected to the gate of the amplification MOS transistor M11. At this time, the potential of the gate of the amplifying MOS transistor M11 is in accordance with the amount of the charge that has moved to the FD region. The value of the signal output from the source of the amplifying MOS transistor M11 to the signal line L (n) depends on the amount of the charge that has moved to the FD region.
  • Each current source I (n) includes a MOS transistor M21.
  • the drain of the MOS transistor M21 is connected to the signal line L (n).
  • the source of the MOS transistor M21 is supplied with the ground potential.
  • the bias voltage Vbias1 is applied to the gate of the MOS transistor M21.
  • the MOS transistor M21 operates in a saturation region and can flow a constant current.
  • the amplifying MOS transistor M11 of the pixel portion P (n) and the MOS transistor M21 of the current source I (n) are connected by a signal line L (n) to form a source follower circuit.
  • FIG. 3 is a diagram showing a simplified circuit configuration of each pixel unit P (n) and each current source I (n).
  • N 8
  • only the amplifying MOS transistor M11 is shown for each pixel portion P (n).
  • the resistance component of the Vr supply line that supplies the first reference potential Vr to the drain of the amplification MOS transistor M11 of each pixel unit P (n) is indicated by a symbol of a resistor. It is assumed that the first reference potential Vr is applied to the Vr supply line from both ends.
  • the voltage drop caused by the current flowing through the Vr supply line causes the amplifying MOS transistors of the pixel portion P (n) to be turned off.
  • the potential applied to the drain of M11 differs depending on the position of the pixel portion P (n). That is, the closer the pixel portion is to the center, the lower the potential applied to the drain of the amplification MOS transistor M11 of the pixel portion.
  • the incident light to the photodiodes PD of the six pixel units P (1) to P (3) and P (6) to P (8) Since the light quantity is excessive, the MOS transistors M21 of the current sources I (1) to I (3) and I (6) to I (8) corresponding to these pixel portions do not operate in the saturation region, Assume that the amount is small.
  • the state of these pixel units is hereinafter referred to as “saturated state”.
  • the solid-state imaging device 1 can suppress black level fluctuation by suppressing fluctuation in voltage drop in the Vr supply line.
  • FIG. 4 is a diagram illustrating a circuit configuration of each pixel unit P (n) and each current source I (n) of the solid-state imaging device 1 of the present embodiment.
  • Each pixel unit P (n) in the present embodiment further includes a selection MOS transistor M14 in addition to the photodiode PD, the amplification MOS transistor M11, the transfer MOS transistor M12, and the initialization MOS transistor M13.
  • the selection MOS transistor M14 is an NMOS transistor.
  • the drain of the selection MOS transistor M14 is connected to the source of the amplification MOS transistor M11.
  • the source of the selection MOS transistor M14 is connected to the signal line L (n) of the amplification MOS transistor M11.
  • the gate of the selecting MOS transistor M14 is supplied with a select (n) signal from the control unit 40.
  • the select (n) signal is at the low level, the selecting MOS transistor M14 is turned off, and the current flowing through the signal line L (n) can be limited.
  • the select (n) signal is at a high level, the selection MOS transistor M14 is turned on, and a signal can be output from the amplification MOS transistor M11 to the signal line L (n).
  • the select (1) to select (N) signals may be common signals.
  • Each current source I (n) in the present embodiment includes a first MOS transistor M21, a second MOS transistor M22, a third MOS transistor M23, a fourth MOS transistor M24, and a setting circuit SET.
  • Each current source I (n) also includes a MOS transistor M27.
  • These MOS transistors M21 to M24 and M27 are NMOS transistors.
  • the drain of the first MOS transistor M21 is connected to the common node Nc.
  • the source of the first MOS transistor M21 is connected to a second reference potential supply terminal (ground potential supply terminal).
  • the first bias voltage Vbias1 is applied to the gate of the first MOS transistor M21.
  • the drain of the second MOS transistor M22 is connected to the signal line L (n).
  • the source of the second MOS transistor M22 is connected to the common node Nc.
  • the gate of the second MOS transistor M22 is supplied with the second bias voltage Vbias2.
  • the drain of the third MOS transistor M23 is connected to the Vr supply line via the MOS transistor M27.
  • the source of the third MOS transistor M23 is connected to the drain of the fourth MOS transistor M24.
  • the setting circuit SET supplies a gate voltage corresponding to the voltage of the signal line L (n) to the gate of the third MOS transistor M23 to set ON / OFF of the third MOS transistor M23.
  • the third MOS transistor M23 is mainly used as a switch that is turned on / off by the setting circuit SET.
  • the source of the fourth MOS transistor M24 is connected to the common node Nc.
  • the gate of the fourth MOS transistor M24 is supplied with the third bias voltage Vbias3.
  • the third bias voltage Vbias3 may be different from the second bias voltage Vbias2, or may be the same as the second bias voltage Vbias2.
  • the fourth MOS transistor M24 is provided between the third MOS transistor M23 and the common node Nc in the drawing, but may be provided between the Vr supply line and the third MOS transistor M23.
  • the fourth MOS transistor M24 may not be provided.
  • the MOS transistor M27 may be provided between the Vr supply line and the MOS transistor M23 as shown, but may be provided between the MOS transistor M23 and the MOS transistor M24, or may be provided between the MOS transistor M24 and the common node. Nc.
  • the select (n) signal is supplied from the control unit 40 to the gate of the MOS transistor M27. When the select (n) signal is at a low level, the MOS transistor M27 is turned off, and the current flowing through the MOS transistors M23 and M24 can be limited. When the select (n) signal is at a high level, the MOS transistor M27 is turned on, and the current flowing through the MOS transistors M23 and M24 can be permitted.
  • the setting circuit SET sets ON / OFF of the third MOS transistor M23 based on the voltage of the signal line L (n), and thus flows from the Vr supply line to the ground potential supply terminal via the common node Nc and the first MOS transistor M21. Suppress fluctuations in the amount of current.
  • the voltage of the signal line L (n) corresponds to the gate voltage of the amplification MOS transistor M11.
  • the setting circuit SET turns off the third MOS transistor M23, and sets the third MOS transistor M23 to the ground potential supply terminal from the Vr supply line via the third MOS transistor M23. No current is passed to Route2.
  • the setting circuit SET turns on the third MOS transistor M23 and allows the current to flow through the second path Route2.
  • the MOS transistor M14 and the MOS transistor M27 perform the identification corresponding to the pixel unit P (n) during a period when the pixel unit P (n) is not outputting a signal (ie, a period when the select (n) signal is at a low level). It functions as current limiting means for limiting the current flowing to the current source I (n). By providing such a current limiting means, power consumption can be suppressed.
  • the third bias voltage Vbias3 applied to the gate of the MOS transistor M24 during the period when the select (n) signal is at the low level is set to the low level, and the gate of the MOS transistor M23 is set to the low level.
  • FIGS. 5 and 6 are diagrams showing an example of a specific circuit configuration of each current source I (n) of the solid-state imaging device 1 of the present embodiment.
  • the setting circuit SET of each current source I (n) shown in FIG. 5 has a configuration including a fifth MOS transistor M25 and a sixth MOS transistor M26 connected in series with each other.
  • the fifth MOS transistor M25 is an NMOS transistor
  • the sixth MOS transistor M26 is a PMOS transistor.
  • the drain of the fifth MOS transistor M25 is connected to the drain of the sixth MOS transistor M26, and is connected to the gate of the third MOS transistor M23.
  • the source of the fifth MOS transistor M25 is connected to the ground potential supply terminal.
  • the gate of the fifth MOS transistor M25 is connected to the signal line L (n).
  • the source of the sixth MOS transistor M26 is connected to the power supply potential supply terminal.
  • the gate of the sixth MOS transistor M26 is supplied with the fourth bias potential Vbias4.
  • the sixth MOS transistor M26 is always on when the fourth bias potential Vbias4 is applied to the gate, and is mainly used as a load.
  • the setting circuit SET applies the voltage of the signal line L (n) to the gate of the fifth MOS transistor M25, and applies the voltage at the connection point between the fifth MOS transistor M25 and the sixth MOS transistor M26 to the gate of the third MOS transistor M23.
  • the setting circuit SET of each current source I (n) shown in FIG. 6 includes a comparator CMP for comparing the voltage of the signal line L (n) with the threshold value Vref.
  • the setting circuit SET supplies the voltage output from the comparator CMP to the gate of the third MOS transistor M23 based on the comparison result.
  • the threshold value Vref is set near the lower limit of the voltage range of the signal line L (n) in which the second MOS transistor M22 can operate in the saturation region.
  • the third MOS transistor M23 In the normal state, since the voltage of the signal line L (n) is higher than the threshold value Vref, the voltage output from the comparator CMP is at a low level, the third MOS transistor M23 is off, and the current flows through the second path Route2. Does not flow. On the other hand, in the saturation state, since the voltage of the signal line L (n) is smaller than the threshold value Vref, the voltage output from the comparator CMP is at a high level, the third MOS transistor M23 is in an on state, and the second path Route2 Electric current flows.
  • FIGS. 7 and 8 are diagrams showing simulation results of an embodiment employing the circuit configuration example of each current source I (n) shown in FIG.
  • the horizontal axis of these figures shows the gate voltage of the amplification MOS transistor M11. As the amount of light incident on the photodiode PD increases, the gate voltage of the amplification MOS transistor M11 decreases.
  • FIG. 7 is a diagram showing simulation results of the relationship between the gate voltage of the amplification MOS transistor M11 and the voltage of the signal line L (n) in each of the example and the comparative example.
  • the relationship between the gate voltage of the amplifying MOS transistor M11 and the voltage of the signal line L (n) is the same between the embodiment and the comparative example.
  • the gate voltage of the amplification MOS transistor M11 decreases, and the voltage of the signal line L (n) decreases.
  • the voltage of the signal line L (n) decreases as the amount of light incident on the photodiode PD increases due to saturation, but the degree of voltage decrease decreases.
  • the voltage of the signal line L (n) is almost constant even when the light enters the photodiode PD in a saturated state and the amount of incident light increases.
  • FIG. 8 is a diagram showing a simulation result of a relationship between a gate voltage of the amplification MOS transistor M11 and a current amount of each path in the embodiment.
  • the amount of current flowing from the Vr supply line to the ground potential supply terminal via the common node Nc and the first MOS transistor M21 is maintained constant both in the normal state and the saturation state. Therefore, even if any of the pixel units is in a saturation state, the amount of current flowing through the Vr supply line does not change, and the voltage drop in the Vr supply line does not change, so that the black level fluctuation is sufficiently suppressed. .
  • the present invention is applicable not only to a solid-state imaging device in which a plurality of pixel units are arranged one-dimensionally, but also to a solid-state imaging device in which a plurality of pixel units are arranged two-dimensionally as shown in FIGS. It is.
  • FIG. 9 is a diagram showing a configuration of the solid-state imaging device 1A.
  • the solid-state imaging device 1A shown in FIG. 9 has M ⁇ N pixel units P (1,1) to P (M) in the pixel array unit 10A.
  • N) are two-dimensionally arranged in the first direction and the second direction.
  • the second direction is a direction orthogonal to the first direction.
  • the pixel portion P (m, n) is located at the m-th row and the n-th column.
  • N is an integer of 2 or more
  • n is an integer of 1 or more and N or less
  • M is an integer of 2 or more
  • m is an integer of 1 or more and M or less.
  • the upper limit of M is about 4 in order to achieve the desired effect.
  • FIG. 10 is a diagram showing a circuit configuration of each pixel unit P (m, n) of the solid-state imaging device 1A and a connection of each current source I (n).
  • Each current source I (n) has a configuration similar to that described with reference to FIGS.
  • Each pixel unit P (m, n) includes a selection MOS transistor M14 in addition to the configuration described above.
  • the selecting MOS transistor M14 is provided between the amplifying MOS transistor M11 and the signal line L (n). That is, the drain of the selection MOS transistor M14 is connected to the source of the amplification MOS transistor M11. The source of the selection MOS transistor M14 is connected to the signal line L (n). The gate of the selection MOS transistor M14 of each pixel unit P (m, n) is supplied with an address (m) signal from the control unit 40.
  • a signal line L (n) is provided commonly to the M pixel units P (1, n) to P (M, n) in the n-th column.
  • a first reference potential supply line (Vr supply line) for supplying the first reference potential Vr is provided for each row.
  • the m-th Vr supply line extends in the first direction in which the N pixel units P (m, 1) to P (m, N) in the m-th row are arranged.
  • the m-th Vr supply line is connected to the drain of the amplification MOS transistor M11 and the drain of the initialization MOS transistor M13 of each of the N pixel units P (m, 1) to P (m, N) in the m-th row. This is a common line for supplying one reference potential Vr.
  • the n-th current source I (n) is connected to a Vr supply line provided for each row.
  • the solid-state imaging device 1 ⁇ / b> A configured as described above has the same effect as the solid-state imaging device 1.
  • the current source having the configuration shown in FIG. 4 is referred to as a specific current source, and the current source having the configuration shown in FIG. 2 is referred to as a normal current source (current source of a comparative example).
  • any one or more of the N current sources I (1) to I (N) is a specific current source.
  • the other current source may be a normal current source, for example, a specific current source and a normal current source may be alternately arranged.
  • the current source located at a position near both ends of the Vr supply line is a specific current source.
  • the current source near the center of the Vr supply line may be a normal current source.
  • the current near the one end of the Vr supply line among the N current sources I (1) to I (N) The source may be a specific current source, and the current source remote from the one end of the Vr supply line may be a normal current source.
  • the solid-state imaging device according to the present invention is not limited to the embodiment and the configuration example described above, and various other modifications are possible.
  • a plurality of pixel units each including a photodiode and an amplifying MOS transistor are arranged in at least the first direction, and the amount of charge generated by the photodiode in each of the plurality of pixel units is reduced.
  • a pixel array unit that outputs a corresponding signal to a signal line provided corresponding to the pixel unit among a plurality of signal lines; and (2) a plurality of current sources, each of which includes a signal line.
  • a signal input through each of the plurality of signal lines is input to the current source array unit connected to the corresponding pixel unit among the plurality of pixel units via a plurality of pixel units.
  • a signal readout unit for sequentially reading out signals according to the amount of generated charges.
  • the pixel portion includes an amplifying MOS transistor provided between the first reference potential supply line extending in the first direction and the signal line, and the pixel portion corresponds to an amount of charge generated in the photodiode.
  • a voltage is applied to the gate of the amplifying MOS transistor, and a signal corresponding to the gate voltage is output from the amplifying MOS transistor to a signal line.
  • At least one of the plurality of current sources is a specific current source, and the specific current source is provided between (a) the second reference potential supply terminal and the common node.
  • B a second MOS transistor provided between a common node and a signal line, and a second bias voltage applied to a gate; and (c) a first reference potential supply.
  • D applying a gate voltage corresponding to the voltage of the signal line to the gate of the third MOS transistor to set on / off of the third MOS transistor; And a setting circuit for suppressing a change in the amount of current flowing from the reference potential supply line to the second reference potential supply terminal via the first MOS transistor and the common node.
  • the specific current source further includes a fourth MOS transistor provided between the first reference potential supply line and the third MOS transistor or between the third MOS transistor and a common node, and the third bias voltage May be applied to the gate of the fourth MOS transistor.
  • the solid-state imaging device described above may further include a current limiting unit that limits a current flowing to a specific current source corresponding to the pixel unit during a period when the pixel unit is not outputting a signal.
  • the setting circuit includes a fifth MOS transistor and a load connected in series to each other, a voltage of a signal line is given to a gate of the fifth MOS transistor, and a voltage at a connection point between the fifth MOS transistor and the load. May be applied to the gate of the third MOS transistor.
  • the setting circuit includes a comparator that compares the voltage of the signal line with a threshold value, and provides a voltage output from the comparator to the gate of the third MOS transistor based on the comparison result. Is also good.
  • the pixel array section includes a plurality of pixel sections arranged in a second direction orthogonal to the first direction, and each of the plurality of pixel sections located at the same position in the first direction. May output a signal to a common signal line.
  • the present invention can be used as a solid-state imaging device that can more surely suppress black level fluctuation.
  • 1, 1A solid-state imaging device
  • 10, 10A pixel array unit
  • 20 current source array unit
  • 30 signal readout unit
  • 40 control unit
  • P (1) to P (N) P (1,1) to P (M, N): Pixel unit
  • PD Photodiode
  • M11 MOS transistor for amplification
  • M12 MOS transistor for transfer
  • M13 Initialization MOS transistor for selection
  • M14 ... MOS transistor for selection I (1) to I (N): current source
  • M21 first MOS transistor
  • M22 second MOS transistor
  • M23 third MOS transistor
  • M24 fourth MOS transistor
  • M25 fifth MOS transistor
  • M26 sixth MOS transistor
  • M27 ... MOS transistor SET ... setting circuit
  • CMP ... comparator CMP ... comparator

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

固体撮像装置１は、画素アレイ部１０および電流源アレイ部２０を備える。画素アレイ部は、第１方向に配列されたＮ個の画素部Ｐ(1)～Ｐ(N)を含む。各画素部は、フォトダイオードＰＤおよび増幅用ＭＯＳトランジスタＭ１１を含む。電流源アレイ部は、Ｎ個の電流源Ｉ(1)～Ｉ(N)を含む。各電流源は、第１ＭＯＳトランジスタＭ２１、第２ＭＯＳトランジスタＭ２２、第３ＭＯＳトランジスタＭ２３、第４ＭＯＳトランジスタＭ２４および設定回路ＳＥＴを含む。設定回路ＳＥＴは、信号線Ｌ(n)の電圧に基づいて第３ＭＯＳトランジスタＭ２３のオン／オフを設定することにより、Ｖｒ供給線から共通ノードＮｃおよび第１ＭＯＳトランジスタＭ２１を経て接地電位供給端へ流れる電流の量の変動を抑制する。これにより、より確実に黒レベル変動を抑制することができる固体撮像装置が実現される。

Description

固体撮像装置
　本開示は、固体撮像装置に関するものである。
　ＡＰＳ（Active　Pixel　Sensor）方式の固体撮像装置は、フォトダイオードおよび増幅用ＭＯＳトランジスタ等を各々含む画素部が１次元または２次元に配列された画素アレイ部と、各画素部から信号線へ出力される信号を順次に外部へ読み出す信号読出部と、信号線に接続された電流源と、を備える。信号線を介して互いに接続された各画素部の増幅用ＭＯＳトランジスタおよび電流源はソースフォロワ回路を構成している。
　このようなＡＰＳ方式の固体撮像装置において、複数の画素部のうちの或る画素部を遮光して該画素部のフォトダイオードに光が入射しないようにしておくと、理想的には、他の画素部のフォトダイオードに入射する光の強度に依らず、遮光した画素部から出力される信号の大きさは一定であるべきである。しかし、実際には、他の画素部のフォトダイオードに入射する光の強度が大きいと、遮光した画素部から出力される信号の大きさが変化する場合がある。このような現象は黒レベル変動と呼ばれる。特許文献１には、この黒レベル変動の問題を解消することを意図した構成が開示されている。
特開２０１０－１８３４６２号公報
　特許文献１に開示された構成では、黒レベル変動を十分に抑制することができない。
　本発明は、より確実に黒レベル変動を抑制することができる固体撮像装置を提供することを目的とする。
　本発明の実施形態は、固体撮像装置である。固体撮像装置は、（１）フォトダイオードおよび増幅用ＭＯＳトランジスタを各々含む複数の画素部が少なくとも第１方向に配列され、複数の画素部それぞれにおいてフォトダイオードで発生した電荷の量に応じた信号を複数の信号線のうち該画素部に対応して設けられた信号線へ出力する画素アレイ部と、（２）複数の電流源を含み、これら複数の電流源それぞれが信号線を介して複数の画素部のうち対応する画素部に接続された電流源アレイ部と、（３）複数の信号線それぞれを経て入力された信号を入力して、複数の画素部それぞれにおいてフォトダイオードで発生した電荷の量に応じた信号を順次に読み出す信号読出部と、を備える。
　上記の固体撮像装置において、画素部は、第１方向に延在する第１基準電位供給線と信号線との間に増幅用ＭＯＳトランジスタが設けられ、フォトダイオードで発生した電荷の量に応じた電圧が増幅用ＭＯＳトランジスタのゲートに与えられ、そのゲート電圧に応じた信号を増幅用ＭＯＳトランジスタから信号線へ出力する。
　上記の固体撮像装置において、複数の電流源のうち何れか１以上の特定電流源は、（ａ）第２基準電位供給端と共通ノードとの間に設けられ第１バイアス電圧がゲートに与えられる第１ＭＯＳトランジスタと、（ｂ）共通ノードと信号線との間に設けられ第２バイアス電圧がゲートに与えられる第２ＭＯＳトランジスタと、（ｃ）第１基準電位供給線と共通ノードとの間に設けられた第３ＭＯＳトランジスタと、（ｄ）信号線の電圧に応じたゲート電圧を第３ＭＯＳトランジスタのゲートに与えて第３ＭＯＳトランジスタのオン／オフを設定し、第１基準電位供給線から第１ＭＯＳトランジスタおよび共通ノードを経て第２基準電位供給端へ流れる電流の量の変動を抑制する設定回路と、を含む。
　本発明の実施形態によれば、固体撮像装置において、より確実に黒レベル変動を抑制することができる。
図１は、固体撮像装置１の構成を示す図である。 図２は、画素部Ｐ(n)および電流源Ｉ(n)の回路構成を示す図である。 図３は、画素部Ｐ(n)および電流源Ｉ(n)の回路構成を簡略化して示す図である。 図４は、本実施形態の固体撮像装置１の画素部Ｐ(n)および電流源Ｉ(n)の回路構成を示す図である。 図５は、本実施形態の固体撮像装置１の電流源Ｉ(n)の具体的な回路構成の一例を示す図である。 図６は、本実施形態の固体撮像装置１の電流源Ｉ(n)の具体的な回路構成の他の例を示す図である。 図７は、実施例および比較例それぞれにおける増幅用ＭＯＳトランジスタＭ１１のゲート電圧と信号線Ｌ(n)の電圧との間の関係のシミュレーション結果を示す図である。 図８は、実施例における増幅用ＭＯＳトランジスタＭ１１のゲート電圧と各経路の電流量との間の関係のシミュレーション結果を示す図である。 図９は、固体撮像装置１Ａの構成を示す図である。 図１０は、固体撮像装置１Ａの画素部Ｐ(m,n)の回路構成および電流源Ｉ(n)の接続を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではない。
　図１は、固体撮像装置１の構成を示す図である。固体撮像装置１は、画素アレイ部１０、電流源アレイ部２０、信号読出部３０および制御部４０を備える。
　画素アレイ部１０は、第１方向に配列された複数（Ｎ個）の画素部Ｐ(1)～Ｐ(N)を含む。この図において第１方向は横方向である。Ｎ個の画素部Ｐ(1)～Ｐ(N)は、この順に並んでいる。Ｎ個の画素部Ｐ(1)～Ｐ(N)は、フォトダイオードおよび増幅用ＭＯＳトランジスタ等を含み、共通の構成を有する。Ｎ個の画素部Ｐ(1)～Ｐ(N)のうちの第ｎ画素部Ｐ(n)は、フォトダイオードで発生した電荷の量に応じた信号を、Ｎ本の信号線Ｌ(1)～Ｌ(N)のうちの第ｎ信号線Ｌ(n)へ出力する。第ｎ信号線Ｌ(n)は、第ｎ画素部Ｐ(n)に対応して設けられている。Ｎは２以上の整数であり、ｎは１以上Ｎ以下の整数である。
　電流源アレイ部２０は、複数（Ｎ個）の電流源Ｉ(1)～Ｉ(N)を含む。Ｎ個の電流源Ｉ(1)～Ｉ(N)は、Ｎ個の画素部Ｐ(1)～Ｐ(N)と同様に、第１方向にこの順に並んでいるのが好適である。第ｎ信号線Ｌ(n)により接続された第ｎ画素部Ｐ(n)の増幅用ＭＯＳトランジスタと第ｎ電流源Ｉ(n)とは、ソースフォロワ回路を構成している。
　信号読出部３０は、Ｎ本の信号線Ｌ(1)～Ｌ(N)それぞれを経て入力された信号を入力して、Ｎ個の画素部Ｐ(1)～Ｐ(N)それぞれにおいてフォトダイオードで発生した電荷の量に応じた信号を順次に外部へ読み出す。制御部４０は、Ｎ個の画素部Ｐ(1)～Ｐ(N)および信号読出部３０それぞれの動作を制御する。
　図２は、各画素部Ｐ(n)および各電流源Ｉ(n)の回路構成を示す図である。この図には、Ｎ個の画素部Ｐ(1)～Ｐ(N)のうちの２個の画素部Ｐ(n)および画素部Ｐ(n+1)が示され、Ｎ個の電流源Ｉ(1)～Ｉ(N)のうちの２個の電流源Ｉ(n)および電流源Ｉ(n+1)が示されている。この図に示される電流源Ｉ(n)，Ｉ(n+1)の回路構成は、比較例である。
　各画素部Ｐ(n)は、フォトダイオードＰＤ、増幅用ＭＯＳトランジスタＭ１１、転送用ＭＯＳトランジスタＭ１２および初期化用ＭＯＳトランジスタＭ１３を含む。これらのＭＯＳトランジスタＭ１１～Ｍ１３はＮＭＯＳトランジスタである。フォトダイオードＰＤのアノードは接地電位が与えられる。転送用ＭＯＳトランジスタＭ１２のソースは、フォトダイオードＰＤのカソードと接続されている。転送用ＭＯＳトランジスタＭ１２のドレインは、増幅用ＭＯＳトランジスタＭ１１のゲートと接続されている。転送用ＭＯＳトランジスタのゲートは、trans信号が与えられる。
　初期化用ＭＯＳトランジスタＭ１３のソースは、増幅用ＭＯＳトランジスタＭ１１のゲートと接続されている。初期化用ＭＯＳトランジスタＭ１３のドレインは、第１基準電位Ｖｒを供給する第１基準電位供給線（Ｖｒ供給線）と接続されている。初期化用ＭＯＳトランジスタＭ１３のゲートは、reset信号が与えられる。増幅用ＭＯＳトランジスタＭ１１のソースは、信号線Ｌ(n)と接続されている。増幅用ＭＯＳトランジスタＭ１１のドレインは、Ｖｒ供給線と接続されている。
　Ｖｒ供給線は、Ｎ個の画素部Ｐ(1)～Ｐ(N)が並ぶ第１方向に延在している。Ｖｒ供給線は、Ｎ個の画素部Ｐ(1)～Ｐ(N)それぞれの増幅用ＭＯＳトランジスタＭ１１のドレインおよび初期化用ＭＯＳトランジスタＭ１３のドレインに第１基準電位Ｖｒを供給する共通の線である。
　trans信号およびreset信号は、制御部４０から与えられる。trans信号がローレベルであるとき転送用ＭＯＳトランジスタＭ１２はオフ状態である。trans信号がハイレベルであるとき転送用ＭＯＳトランジスタＭ１２はオン状態である。reset信号がローレベルであるとき初期化用ＭＯＳトランジスタＭ１３はオフ状態である。reset信号がハイレベルであるとき初期化用ＭＯＳトランジスタＭ１３はオン状態である。
　初期化用ＭＯＳトランジスタＭ１３がオン状態であって、転送用ＭＯＳトランジスタＭ１２がオフ状態であるとき、増幅用ＭＯＳトランジスタＭ１１のゲートに接続されたフローティング・ディフュージョン（ＦＤ:　Floating　Diffusion）領域の電位が初期化される。このとき、増幅用ＭＯＳトランジスタＭ１１のソースから信号線Ｌ(n)に出力される信号の値も初期化される。
　初期化用ＭＯＳトランジスタＭ１３がオフ状態に転じた後、転送用ＭＯＳトランジスタＭ１２がオン状態に転じると、それまでフォトダイオードＰＤで発生してフォトダイオードＰＤの接合容量部に蓄積されていた電荷が、転送用ＭＯＳトランジスタＭ１２を経て、増幅用ＭＯＳトランジスタＭ１１のゲートに接続されたＦＤ領域に移動する。このとき増幅用ＭＯＳトランジスタＭ１１のゲートの電位は、ＦＤ領域に移動してきた電荷の量に応じたものとなる。そして、増幅用ＭＯＳトランジスタＭ１１のソースから信号線Ｌ(n)へ出力される信号の値は、ＦＤ領域に移動してきた電荷の量に応じたものとなる。
　各電流源Ｉ(n)は、ＭＯＳトランジスタＭ２１を含む。ＭＯＳトランジスタＭ２１のドレインは信号線Ｌ(n)と接続されている。ＭＯＳトランジスタＭ２１のソースは接地電位が与えられる。ＭＯＳトランジスタＭ２１のゲートはバイアス電圧Ｖbias1が与えられる。ＭＯＳトランジスタＭ２１は、飽和領域で動作し、一定電流を流すことができる。画素部Ｐ(n)の増幅用ＭＯＳトランジスタＭ１１と電流源Ｉ(n)のＭＯＳトランジスタＭ２１とは、信号線Ｌ(n)により接続されており、ソースフォロワ回路を構成している。
　図３は、各画素部Ｐ(n)および各電流源Ｉ(n)の回路構成を簡略化して示す図である。この図では、Ｎ＝８とし、各画素部Ｐ(n)については増幅用ＭＯＳトランジスタＭ１１のみが示されている。また、各画素部Ｐ(n)の増幅用ＭＯＳトランジスタＭ１１のドレインに第１基準電位Ｖｒを供給するＶｒ供給線には、それが有する抵抗成分が抵抗器の記号で示されている。Ｖｒ供給線へは両端から第１基準電位Ｖｒが与えられるとする。
　通常、画素部Ｐ(n)のフォトダイオードＰＤへの入射光量が過大でない場合、その画素部Ｐ(n)に対応する電流源Ｉ(n)のＭＯＳトランジスタＭ２１は、飽和領域で動作し、一定電流を流すことができる。この状態を以下では「通常状態」という。
　全ての電流源Ｉ(n)のＭＯＳトランジスタＭ２１が飽和領域で動作している通常状態である場合、Ｖｒ供給線に電流が流れることによる電圧降下により、画素部Ｐ(n)の増幅用ＭＯＳトランジスタＭ１１のドレインに与えられる電位は、画素部Ｐ(n)の位置によって異なる。すなわち、画素部が中央に近いほど、その画素部の増幅用ＭＯＳトランジスタＭ１１のドレインに与えられる電位は低くなる。
　一方、８個の画素部Ｐ(1)～Ｐ(8)のうち６個の画素部Ｐ(1)～Ｐ(3)，Ｐ(6)～Ｐ(8)それぞれのフォトダイオードＰＤへの入射光量が過大であって、これらの画素部に対応する電流源Ｉ(1)～Ｉ(3)，Ｉ(6)～Ｉ(8)それぞれのＭＯＳトランジスタＭ２１が、飽和領域で動作せず、電流量が小さい場合を想定する。これらの画素部の状態を以下では「飽和状態」という。
　画素部Ｐ(1)～Ｐ(3)，Ｐ(6)～Ｐ(8)が飽和状態であると、Ｖｒ供給線に流れる電流の量が少なくなって、Ｖｒ供給線における電圧降下が小さくなり、中央の２個の画素部Ｐ(4)，Ｐ(5)それぞれの増幅用ＭＯＳトランジスタＭ１１のドレインに与えられる電位は、前記の全ての画素部が通常状態である場合と比較して高くなる。これが黒レベル変動の要因である。
　以下に説明する実施形態の固体撮像装置１は、Ｖｒ供給線における電圧降下の変動を抑制することで、黒レベル変動を抑制することができる。
　図４は、本実施形態の固体撮像装置１の各画素部Ｐ(n)および各電流源Ｉ(n)の回路構成を示す図である。
　本実施形態における各画素部Ｐ(n)は、フォトダイオードＰＤ、増幅用ＭＯＳトランジスタＭ１１、転送用ＭＯＳトランジスタＭ１２および初期化用ＭＯＳトランジスタＭ１３に加えて、選択用ＭＯＳトランジスタＭ１４を更に含む。選択用ＭＯＳトランジスタＭ１４は、ＮＭＯＳトランジスタである。選択用ＭＯＳトランジスタＭ１４のドレインは、増幅用ＭＯＳトランジスタＭ１１のソースと接続されている。選択用ＭＯＳトランジスタＭ１４のソースは、増幅用ＭＯＳトランジスタＭ１１の信号線Ｌ(n)と接続されている。
　選択用ＭＯＳトランジスタＭ１４のゲートは、制御部４０からselect(n)信号が与えられる。select(n)信号がローレベルであるとき、選択用ＭＯＳトランジスタＭ１４はオフ状態となって、信号線Ｌ(n)に流れる電流を制限することができる。select(n)信号がハイレベルであるとき、選択用ＭＯＳトランジスタＭ１４はオン状態となって、増幅用ＭＯＳトランジスタＭ１１から信号を信号線Ｌ(n)へ出力することができる。select(1)～select(N)信号は共通の信号であってよい。
　本実施形態における各電流源Ｉ(n)は、第１ＭＯＳトランジスタＭ２１、第２ＭＯＳトランジスタＭ２２、第３ＭＯＳトランジスタＭ２３、第４ＭＯＳトランジスタＭ２４および設定回路ＳＥＴを含む。また、各電流源Ｉ(n)は、ＭＯＳトランジスタＭ２７をも含む。これらのＭＯＳトランジスタＭ２１～Ｍ２４，Ｍ２７は、ＮＭＯＳトランジスタである。
　第１ＭＯＳトランジスタＭ２１のドレインは、共通ノードＮｃと接続されている。第１ＭＯＳトランジスタＭ２１のソースは、第２基準電位供給端（接地電位供給端）と接続されている。第１ＭＯＳトランジスタＭ２１のゲートは、第１バイアス電圧Ｖbias1が与えられる。第２ＭＯＳトランジスタＭ２２のドレインは、信号線Ｌ(n)と接続されている。第２ＭＯＳトランジスタＭ２２のソースは、共通ノードＮｃと接続されている。第２ＭＯＳトランジスタＭ２２のゲートは、第２バイアス電圧Ｖbias2が与えられる。
　第３ＭＯＳトランジスタＭ２３のドレインは、ＭＯＳトランジスタＭ２７を介して、Ｖｒ供給線と接続されている。第３ＭＯＳトランジスタＭ２３のソースは、第４ＭＯＳトランジスタＭ２４のドレインと接続されている。設定回路ＳＥＴは、信号線Ｌ(n)の電圧に応じたゲート電圧を第３ＭＯＳトランジスタＭ２３のゲートに与えて、第３ＭＯＳトランジスタＭ２３のオン／オフを設定する。第３ＭＯＳトランジスタＭ２３は、設定回路ＳＥＴによりオン／オフ設定されるスイッチとして主に用いられる。
　第４ＭＯＳトランジスタＭ２４のソースは、共通ノードＮｃと接続されている。第４ＭＯＳトランジスタＭ２４のゲートは、第３バイアス電圧Ｖbias3が与えられる。第３バイアス電圧Ｖbias3は、第２バイアス電圧Ｖbias2と異なっていてもよいし、第２バイアス電圧Ｖbias2と同じであってもよい。第４ＭＯＳトランジスタＭ２４は、図では第３ＭＯＳトランジスタＭ２３と共通ノードＮｃとの間に設けられているが、Ｖｒ供給線と第３ＭＯＳトランジスタＭ２３との間に設けられてもよい。第４ＭＯＳトランジスタＭ２４は無くてもよい。
　ＭＯＳトランジスタＭ２７は、図示のとおりＶｒ供給線とＭＯＳトランジスタＭ２３との間に設けられてもよいが、ＭＯＳトランジスタＭ２３とＭＯＳトランジスタＭ２４との間に設けられてもよいし、ＭＯＳトランジスタＭ２４と共通ノードＮｃとの間に設けられてもよい。ＭＯＳトランジスタＭ２７のゲートは、制御部４０からselect(n)信号が与えられる。select(n)信号がローレベルであるとき、ＭＯＳトランジスタＭ２７はオフ状態となって、ＭＯＳトランジスタＭ２３，Ｍ２４に流れる電流を制限することができる。select(n)信号がハイレベルであるとき、ＭＯＳトランジスタＭ２７はオン状態となって、ＭＯＳトランジスタＭ２３，Ｍ２４に流れる電流を許可することができる。
　設定回路ＳＥＴは、信号線Ｌ(n)の電圧に基づいて第３ＭＯＳトランジスタＭ２３のオン／オフを設定することにより、Ｖｒ供給線から共通ノードＮｃおよび第１ＭＯＳトランジスタＭ２１を経て接地電位供給端へ流れる電流の量の変動を抑制する。信号線Ｌ(n)の電圧は、増幅用ＭＯＳトランジスタＭ１１のゲート電圧に応じたものである。
　第１経路Route1に流れる電流の量が或る閾値より多いときには、設定回路ＳＥＴは、第３ＭＯＳトランジスタＭ２３をオフに設定して、Ｖｒ供給線から第３ＭＯＳトランジスタＭ２３を経て接地電位供給端へ至る第２経路Route2に電流を流さない。一方、第１経路Route1に流れる電流の量が或る閾値より少ないときには、設定回路ＳＥＴは、第３ＭＯＳトランジスタＭ２３をオンに設定して、第２経路Route2に電流を流す。
　ＭＯＳトランジスタＭ１４およびＭＯＳトランジスタＭ２７は、画素部Ｐ(n)が信号出力を行っていない期間（すなわち、select(n)信号がローレベルである期間）に該画素部Ｐ(n)に対応する特定電流源Ｉ(n)に流れる電流を制限する電流制限手段として作用する。このような電流制限手段を設けることで消費電力を抑制することができる。
　なお、電流制限手段としては、他に、select(n)信号がローレベルである期間においてＭＯＳトランジスタＭ２４のゲートに与えられる第３バイアス電圧Vbias3をローレベルとすること、および、ＭＯＳトランジスタＭ２３のゲートに与える信号を設定回路ＳＥＴの出力信号とselect(n)信号との論理積とすること、等の態様が可能である。
　図５および図６は、本実施形態の固体撮像装置１の各電流源Ｉ(n)の具体的な回路構成の例を示す図である。
　図５に示される各電流源Ｉ(n)の設定回路ＳＥＴは、互いに直列に接続された第５ＭＯＳトランジスタＭ２５および第６ＭＯＳトランジスタＭ２６を含む構成を有する。第５ＭＯＳトランジスタＭ２５はＮＭＯＳトランジスタであり、第６ＭＯＳトランジスタＭ２６はＰＭＯＳトランジスタである。
　第５ＭＯＳトランジスタＭ２５のドレインは、第６ＭＯＳトランジスタＭ２６のドレインと接続され、また、第３ＭＯＳトランジスタＭ２３のゲートと接続されている。第５ＭＯＳトランジスタＭ２５のソースは、接地電位供給端と接続されている。第５ＭＯＳトランジスタＭ２５のゲートは、信号線Ｌ(n)と接続されている。
　第６ＭＯＳトランジスタＭ２６のソースは、電源電位供給端と接続されている。第６ＭＯＳトランジスタＭ２６のゲートは、第４バイアス電位Ｖbias4が与えられる。第６ＭＯＳトランジスタＭ２６は、第４バイアス電位Ｖbias4がゲートに与えられることにより常にオン状態であり、負荷として主に用いられる。
　この設定回路ＳＥＴは、信号線Ｌ(n)の電圧が第５ＭＯＳトランジスタＭ２５のゲートに与えられ、第５ＭＯＳトランジスタＭ２５と第６ＭＯＳトランジスタＭ２６との接続点の電圧を第３ＭＯＳトランジスタＭ２３のゲートに与える。
　通常状態では、第１経路Route1に電流が流れるものの、信号線Ｌ(n)の電圧（すなわち、第５ＭＯＳトランジスタＭ２５のゲート電圧）が十分に高く、第５ＭＯＳトランジスタＭ２５がオン状態である。したがって、第３ＭＯＳトランジスタＭ２３のゲート電圧が接地電位レベルであるので、第３ＭＯＳトランジスタＭ２３がオフ状態であり、第２経路Route2には電流が流れない。
　飽和状態では、第１経路Route1に電流が流れなくなり、信号線Ｌ(n)の電圧（すなわち、第５ＭＯＳトランジスタＭ２５のゲート電圧）が低く、第５ＭＯＳトランジスタＭ２５がオフ状態である。したがって、第３ＭＯＳトランジスタＭ２３のゲート電圧が電源電位レベルであるので、第３ＭＯＳトランジスタＭ２３がオン状態であり、第２経路Route2に電流が流れる。
　図６に示される各電流源Ｉ(n)の設定回路ＳＥＴは、信号線Ｌ(n)の電圧と閾値Ｖrefとを大小比較する比較器ＣＭＰを含む。設定回路ＳＥＴは、この比較結果に基づいて比較器ＣＭＰから出力される電圧を第３ＭＯＳトランジスタＭ２３のゲートに与える。閾値Ｖrefは、第２ＭＯＳトランジスタＭ２２が飽和領域で動作し得る信号線Ｌ(n)の電圧範囲の下限値付近に設定される。
　通常状態では、信号線Ｌ(n)の電圧が閾値Ｖrefより大きいので、比較器ＣＭＰから出力される電圧がローレベルであり、第３ＭＯＳトランジスタＭ２３がオフ状態であり、第２経路Route2には電流が流れない。一方、飽和状態では、信号線Ｌ(n)の電圧が閾値Ｖrefより小さいので、比較器ＣＭＰから出力される電圧がハイレベルであり、第３ＭＯＳトランジスタＭ２３がオン状態であり、第２経路Route2に電流が流れる。
　図７および図８は、図５に示される各電流源Ｉ(n)の回路構成例を採用した実施例のシミュレーション結果を示す図である。これらの図の横軸は、増幅用ＭＯＳトランジスタＭ１１のゲート電圧を示す。フォトダイオードＰＤへの入射光量が多いほど、増幅用ＭＯＳトランジスタＭ１１のゲート電圧は低くなる。
　図７は、実施例および比較例それぞれにおける増幅用ＭＯＳトランジスタＭ１１のゲート電圧と信号線Ｌ(n)の電圧との間の関係のシミュレーション結果を示す図である。
　通常状態では、増幅用ＭＯＳトランジスタＭ１１のゲート電圧と信号線Ｌ(n)の電圧との関係は、実施例と比較例とで同様である。通常状態では、フォトダイオードＰＤへの入射光量が多くなるに従い、増幅用ＭＯＳトランジスタＭ１１のゲート電圧は低くなり、信号線Ｌ(n)の電圧は低くなっていく。比較例では、飽和状態となってフォトダイオードＰＤへの入射光量が多くなるに従って、信号線Ｌ(n)の電圧は低くなっていくものの、電圧低下の程度は小さくなる。これに対して、実施例では、飽和状態となってフォトダイオードＰＤへの入射光量が多くなっても、信号線Ｌ(n)の電圧は殆ど一定である。
　図８は、実施例における増幅用ＭＯＳトランジスタＭ１１のゲート電圧と各経路の電流量との間の関係のシミュレーション結果を示す図である。
　通常状態では、第１経路Route1に一定の電流が流れるが、第２経路Route2には電流が流れない。飽和状態となってフォトダイオードＰＤへの入射光量が多くなるに従って、第１経路Route1の電流量が急激に減少する一方で、第２経路Route2の電流量が急激に増加していき、やがて、第１経路Route1には電流が流れなくなり、第２経路Route2に一定の電流が流れる。通常状態および飽和状態の双方にまたがって、フォトダイオードＰＤへの入射光量に依らず、第１経路Route1および第２経路Route2それぞれの電流量の合計は一定に維持される。
　すなわち、通常状態および飽和状態の双方にまたがって、Ｖｒ供給線から共通ノードＮｃおよび第１ＭＯＳトランジスタＭ２１を経て接地電位供給端へ流れる電流の量は一定に維持される。したがって、何れかの画素部が飽和状態であっても、Ｖｒ供給線に流れる電流の量の変化がなくなって、Ｖｒ供給線における電圧降下の変化もなくなるので、黒レベル変動が十分に抑制される。
　本発明は、複数の画素部が１次元に配列された固体撮像装置だけでなく、図９および図１０に示されるように複数の画素部が２次元に配列された固体撮像装置にも適用可能である。
　図９は、固体撮像装置１Ａの構成を示す図である。図１に示された固体撮像装置１の構成と比較すると、この図９に示される固体撮像装置１Ａは、画素アレイ部１０ＡにおいてＭ×Ｎ個の画素部Ｐ(1,1)～Ｐ(M,N)が第１方向および第２方向に２次元配列されている点で相違する。第２方向は第１方向に直交する方向である。画素部Ｐ(m,n)は第ｍ行第ｎ列に位置している。Ｍ×Ｎ個の画素部Ｐ(1,1)～Ｐ(M,N)のうち第１方向について同じ位置にあるＭ個の画素部Ｐ(1,n)～Ｐ(M,n)それぞれは、信号を共通の信号線Ｌ(n)へ出力する。Ｎは２以上の整数であり、ｎは１以上Ｎ以下の整数である。Ｍは２以上の整数であり、ｍは１以上Ｍ以下の整数である。ただし、所期の効果を奏する為には、Ｍの上限は４程度である。
　図１０は、固体撮像装置１Ａの各画素部Ｐ(m,n)の回路構成および各電流源Ｉ(n)の接続を示す図である。各電流源Ｉ(n)は、図４以降の図で説明したものと同様の構成を有する。各画素部Ｐ(m,n)は、これまでに説明した構成に加えて選択用ＭＯＳトランジスタＭ１４を含む。
　各画素部Ｐ(m,n)において、選択用ＭＯＳトランジスタＭ１４は、増幅用ＭＯＳトランジスタＭ１１と信号線Ｌ(n)との間に設けられている。すなわち、選択用ＭＯＳトランジスタＭ１４のドレインは、増幅用ＭＯＳトランジスタＭ１１のソースと接続されている。選択用ＭＯＳトランジスタＭ１４のソースは、信号線Ｌ(n)と接続されている。各画素部Ｐ(m,n)の選択用ＭＯＳトランジスタＭ１４のゲートは、制御部４０からaddress(m)信号が与えられる。第ｎ列のＭ個の画素部Ｐ(1,n)～Ｐ(M,n)に対して信号線Ｌ(n)が共通に設けられている。
　制御部４０から出力されるaddress(1)～address(M)信号のうち２以上の信号が同時にハイレベルになることはない。address(1)～address(M)信号のうち第ｍのaddress(m)信号がハイレベルであると、その第ｍ行のＮ個の画素部Ｐ(m,1)～Ｐ(m,N)それぞれにおいて、選択用ＭＯＳトランジスタＭ１４がオン状態となり、増幅用ＭＯＳトランジスタＭ１１のソースから選択用ＭＯＳトランジスタＭ１４を経て信号線Ｌ(n)へ信号が出力される。address(1)～address(M)信号が順次にハイレベルとなることで、各行について順次に、Ｎ個の画素部それぞれの増幅用ＭＯＳトランジスタＭ１１のソースから信号線へ信号が出力される。
　第１基準電位Ｖｒを供給する第１基準電位供給線（Ｖｒ供給線）は、行毎に設けられている。第ｍのＶｒ供給線は、第ｍ行のＮ個の画素部Ｐ(m,1)～Ｐ(m,N)が並ぶ第１方向に延在している。第ｍのＶｒ供給線は、第ｍ行のＮ個の画素部Ｐ(m,1)～Ｐ(m,N)それぞれの増幅用ＭＯＳトランジスタＭ１１のドレインおよび初期化用ＭＯＳトランジスタＭ１３のドレインに第１基準電位Ｖｒを供給する共通の線である。第ｎ電流源Ｉ(n)は、行毎に設けられているＶｒ供給線と接続されている。
　このように構成される固体撮像装置１Ａも、前記の固体撮像装置１と同様の効果を奏する。
　なお、上記の固体撮像装置１，１Ａにおいて、Ｎ個の電流源Ｉ(1)～Ｉ(N)の全てが図４に示される構成を有しているのが好適であるが、これに限られない。以下では、図４に示される構成を有する電流源を特定電流源といい、図２に示される構成を有する電流源を通常電流源（比較例の電流源）という。
　Ｖｒ供給線における電流量の変動すなわち電圧降下の変動が許容される程度によっては、Ｎ個の電流源Ｉ(1)～Ｉ(N)のうち、何れか１以上の電流源は特定電流源であって、他の電流源は通常電流源であってもよく、例えば、特定電流源と通常電流源とが交互に配置されていてもよい。
　Ｖｒ供給線へ両端から第１基準電位Ｖｒが与えられるとすると、Ｎ個の電流源Ｉ(1)～Ｉ(N)のうち、Ｖｒ供給線の両端に近い位置にある電流源は特定電流源であって、Ｖｒ供給線の中央付近にある電流源は通常電流源であってもよい。
　Ｖｒ供給線へ何れかの一端のみから第１基準電位Ｖｒが与えられるとすると、Ｎ個の電流源Ｉ(1)～Ｉ(N)のうち、Ｖｒ供給線の該一端に近い側にある電流源は特定電流源であって、Ｖｒ供給線の該一端から遠い側にある電流源は通常電流源であってもよい。
　本発明による固体撮像装置は、上述した実施形態及び構成例に限られるものではなく、他に様々な変形が可能である。
　上記実施形態による固体撮像装置は、（１）フォトダイオードおよび増幅用ＭＯＳトランジスタを各々含む複数の画素部が少なくとも第１方向に配列され、複数の画素部それぞれにおいてフォトダイオードで発生した電荷の量に応じた信号を複数の信号線のうち該画素部に対応して設けられた信号線へ出力する画素アレイ部と、（２）複数の電流源を含み、これら複数の電流源それぞれが信号線を介して複数の画素部のうち対応する画素部に接続された電流源アレイ部と、（３）複数の信号線それぞれを経て入力された信号を入力して、複数の画素部それぞれにおいてフォトダイオードで発生した電荷の量に応じた信号を順次に読み出す信号読出部と、を備える構成としている。
　上記の固体撮像装置において、画素部は、第１方向に延在する第１基準電位供給線と信号線との間に増幅用ＭＯＳトランジスタが設けられ、フォトダイオードで発生した電荷の量に応じた電圧が増幅用ＭＯＳトランジスタのゲートに与えられ、そのゲート電圧に応じた信号を増幅用ＭＯＳトランジスタから信号線へ出力する構成としている。
　上記の固体撮像装置において、複数の電流源のうち何れか１以上の電流源は特定電流源であり、特定電流源は、（ａ）第２基準電位供給端と共通ノードとの間に設けられ第１バイアス電圧がゲートに与えられる第１ＭＯＳトランジスタと、（ｂ）共通ノードと信号線との間に設けられ第２バイアス電圧がゲートに与えられる第２ＭＯＳトランジスタと、（ｃ）第１基準電位供給線と共通ノードとの間に設けられた第３ＭＯＳトランジスタと、（ｄ）信号線の電圧に応じたゲート電圧を第３ＭＯＳトランジスタのゲートに与えて第３ＭＯＳトランジスタのオン／オフを設定し、第１基準電位供給線から第１ＭＯＳトランジスタおよび共通ノードを経て第２基準電位供給端へ流れる電流の量の変動を抑制する設定回路と、を含む構成としている。
　上記の固体撮像装置において、特定電流源は、第１基準電位供給線と第３ＭＯＳトランジスタとの間または第３ＭＯＳトランジスタと共通ノードとの間に設けられた第４ＭＯＳトランジスタを更に含み、第３バイアス電圧が第４ＭＯＳトランジスタのゲートに与えられる構成としても良い。
　上記の固体撮像装置は、画素部が信号出力を行っていない期間に該画素部に対応する特定電流源に流れる電流を制限する電流制限手段を更に備える構成としても良い。
　上記の固体撮像装置において、設定回路は、互いに直列に接続された第５ＭＯＳトランジスタおよび負荷を含み、信号線の電圧が第５ＭＯＳトランジスタのゲートに与えられ、第５ＭＯＳトランジスタと負荷との接続点の電圧を第３ＭＯＳトランジスタのゲートに与える構成としても良い。
　上記の固体撮像装置において、設定回路は、信号線の電圧と閾値とを大小比較する比較器を含み、この比較結果に基づいて比較器から出力される電圧を第３ＭＯＳトランジスタのゲートに与える構成としても良い。
　上記の固体撮像装置において、画素アレイ部は、第１方向に直交する第２方向にも複数の画素部が配列されており、複数の画素部のうち第１方向について同じ位置にある各画素部が信号を共通の信号線へ出力する構成としても良い。
　本発明は、より確実に黒レベル変動を抑制することができる固体撮像装置として利用可能である。
　１，１Ａ…固体撮像装置、１０，１０Ａ…画素アレイ部、２０…電流源アレイ部、３０…信号読出部、４０…制御部、Ｌ(1)～Ｌ(N)…信号線、
　Ｐ(1)～Ｐ(N)，Ｐ(1,1)～Ｐ(M,N)…画素部、ＰＤ…フォトダイオード、Ｍ１１…増幅用ＭＯＳトランジスタ、Ｍ１２…転送用ＭＯＳトランジスタ、Ｍ１３…初期化用ＭＯＳトランジスタ、Ｍ１４…選択用ＭＯＳトランジスタ、
　Ｉ(1)～Ｉ(N)…電流源、Ｍ２１…第１ＭＯＳトランジスタ、Ｍ２２…第２ＭＯＳトランジスタ、Ｍ２３…第３ＭＯＳトランジスタ、Ｍ２４…第４ＭＯＳトランジスタ、Ｍ２５…第５ＭＯＳトランジスタ、Ｍ２６…第６ＭＯＳトランジスタ、Ｍ２７…ＭＯＳトランジスタ、ＳＥＴ…設定回路、ＣＭＰ…比較器。

Claims (6)

  1. 　フォトダイオードおよび増幅用ＭＯＳトランジスタを各々含む複数の画素部が少なくとも第１方向に配列され、前記複数の画素部それぞれにおいて前記フォトダイオードで発生した電荷の量に応じた信号を複数の信号線のうち該画素部に対応して設けられた信号線へ出力する画素アレイ部と、
    　複数の電流源を含み、これら複数の電流源それぞれが前記信号線を介して前記複数の画素部のうち対応する画素部に接続された電流源アレイ部と、
    　前記複数の信号線それぞれを経て入力された信号を入力して、前記複数の画素部それぞれにおいて前記フォトダイオードで発生した電荷の量に応じた信号を順次に読み出す信号読出部と、
    を備え、
    　前記画素部は、前記第１方向に延在する第１基準電位供給線と前記信号線との間に前記増幅用ＭＯＳトランジスタが設けられ、前記フォトダイオードで発生した電荷の量に応じた電圧が前記増幅用ＭＯＳトランジスタのゲートに与えられ、そのゲート電圧に応じた信号を前記増幅用ＭＯＳトランジスタから前記信号線へ出力し、
    　前記複数の電流源のうち何れか１以上の特定電流源は、
    　第２基準電位供給端と共通ノードとの間に設けられ第１バイアス電圧がゲートに与えられる第１ＭＯＳトランジスタと、
    　前記共通ノードと前記信号線との間に設けられ第２バイアス電圧がゲートに与えられる第２ＭＯＳトランジスタと、
    　前記第１基準電位供給線と前記共通ノードとの間に設けられた第３ＭＯＳトランジスタと、
    　前記信号線の電圧に応じたゲート電圧を前記第３ＭＯＳトランジスタのゲートに与えて前記第３ＭＯＳトランジスタのオン／オフを設定し、前記第１基準電位供給線から前記第１ＭＯＳトランジスタおよび前記共通ノードを経て前記第２基準電位供給端へ流れる電流の量の変動を抑制する設定回路と、
    を含む、固体撮像装置。
  2. 　前記特定電流源は、前記第１基準電位供給線と前記第３ＭＯＳトランジスタとの間または前記第３ＭＯＳトランジスタと前記共通ノードとの間に設けられた第４ＭＯＳトランジスタを更に含み、第３バイアス電圧が前記第４ＭＯＳトランジスタのゲートに与えられる、請求項１に記載の固体撮像装置。
  3. 　前記画素部が信号出力を行っていない期間に該画素部に対応する特定電流源に流れる電流を制限する電流制限手段を更に備える、請求項１または２に記載の固体撮像装置。
  4. 　前記設定回路は、互いに直列に接続された第５ＭＯＳトランジスタおよび負荷を含み、前記信号線の電圧が前記第５ＭＯＳトランジスタのゲートに与えられ、前記第５ＭＯＳトランジスタと前記負荷との接続点の電圧を前記第３ＭＯＳトランジスタのゲートに与える、請求項１～３の何れか１項に記載の固体撮像装置。
  5. 　前記設定回路は、前記信号線の電圧と閾値とを比較する比較器を含み、この比較結果に基づいて前記比較器から出力される電圧を前記第３ＭＯＳトランジスタのゲートに与える、請求項１～３の何れか１項に記載の固体撮像装置。
  6. 　前記画素アレイ部は、前記第１方向に直交する第２方向にも前記複数の画素部が配列されており、前記複数の画素部のうち前記第１方向について同じ位置にある各画素部が前記信号を共通の信号線へ出力する、請求項１～５の何れか１項に記載の固体撮像装置。
PCT/JP2019/035062 2018-09-21 2019-09-05 固体撮像装置 WO2020059530A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP19862197.1A EP3855727B1 (en) 2018-09-21 2019-09-05 Solid-state imaging device
CN201980061170.1A CN112740656B (zh) 2018-09-21 2019-09-05 固体摄像装置
US17/276,008 US11832009B2 (en) 2018-09-21 2019-09-05 Solid-state imaging device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-177023 2018-09-21
JP2018177023A JP6656330B1 (ja) 2018-09-21 2018-09-21 固体撮像装置

Publications (1)

Publication Number Publication Date
WO2020059530A1 true WO2020059530A1 (ja) 2020-03-26

Family

ID=69887370

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/035062 WO2020059530A1 (ja) 2018-09-21 2019-09-05 固体撮像装置

Country Status (6)

Country Link
US (1) US11832009B2 (ja)
EP (1) EP3855727B1 (ja)
JP (1) JP6656330B1 (ja)
CN (1) CN112740656B (ja)
TW (1) TWI791127B (ja)
WO (1) WO2020059530A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038531A (ja) * 2007-07-31 2009-02-19 Panasonic Corp 固体撮像装置及びその駆動方法
JP2009290703A (ja) * 2008-05-30 2009-12-10 Panasonic Corp 固体撮像装置およびカメラ
JP2010183462A (ja) 2009-02-06 2010-08-19 Panasonic Corp 固体撮像装置及びカメラ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004097543A1 (ja) * 2003-04-25 2004-11-11 Semiconductor Energy Laboratory Co. Ltd. 半導体装置
KR101089050B1 (ko) * 2003-05-14 2011-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US7605398B2 (en) 2005-08-26 2009-10-20 National Chung Cheng University Apparatus of high dynamic-range CMOS image sensor and method thereof
JP2012010008A (ja) * 2010-06-23 2012-01-12 Sony Corp 撮像素子及び撮像装置
JP5930651B2 (ja) * 2011-10-07 2016-06-08 キヤノン株式会社 固体撮像装置
CN104520993B (zh) * 2012-08-09 2017-07-28 松下知识产权经营株式会社 固体摄像装置
JP6124220B2 (ja) * 2012-09-27 2017-05-10 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2015185855A (ja) * 2014-03-20 2015-10-22 株式会社東芝 固体撮像装置
JP6740067B2 (ja) * 2016-09-16 2020-08-12 キヤノン株式会社 固体撮像装置及びその駆動方法
US9967489B2 (en) 2016-10-06 2018-05-08 Semiconductor Components Industries, Llc Image pixels with in-column comparators

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038531A (ja) * 2007-07-31 2009-02-19 Panasonic Corp 固体撮像装置及びその駆動方法
JP2009290703A (ja) * 2008-05-30 2009-12-10 Panasonic Corp 固体撮像装置およびカメラ
JP2010183462A (ja) 2009-02-06 2010-08-19 Panasonic Corp 固体撮像装置及びカメラ

Also Published As

Publication number Publication date
TWI791127B (zh) 2023-02-01
US11832009B2 (en) 2023-11-28
EP3855727B1 (en) 2024-03-27
CN112740656B (zh) 2023-08-25
CN112740656A (zh) 2021-04-30
EP3855727A1 (en) 2021-07-28
JP6656330B1 (ja) 2020-03-04
US20220038649A1 (en) 2022-02-03
EP3855727A4 (en) 2022-06-29
JP2020048153A (ja) 2020-03-26
TW202025710A (zh) 2020-07-01

Similar Documents

Publication Publication Date Title
US8199235B2 (en) Image sensing device and imaging system
US7477299B2 (en) Imaging device
US10659714B2 (en) Image sensor and electronic device with active reset circuit, and method of operating the same
US11330214B2 (en) Comparator and image sensing device including the same
JP6112306B2 (ja) 固体撮像装置及びそれを備える撮像装置
US9967502B2 (en) Solid-state image pickup device with columns clustered into groups
JP4654046B2 (ja) Ｃｍｏｓイメージセンサのクランプ回路
CN102006077A (zh) 模拟数字转换器与固态成像设备
US11283460B2 (en) A/D converter and electronic equipment
WO2020059530A1 (ja) 固体撮像装置
US20230155602A1 (en) Analog-to-digital converting circuit using output voltage clipping and operation method thereof
US7683671B2 (en) Method, apparatus, and system providing power supply independent imager output driver having a constant slew rate
US10904470B2 (en) Ramp signal generation device and CMOS image sensor including the same
JP2021150846A (ja) 固体撮像装置
JP6733540B2 (ja) 半導体集積回路および撮像装置
US20070242146A1 (en) Apparatus and methods providing dynamic biasing of cascode transistors in class AB amplifiers
JP6900427B2 (ja) 光電変換装置、撮像システム、光電変換装置の駆動方法
JP2006279469A (ja) 固体撮像装置
WO2018043213A1 (ja) リニアイメージセンサ
JP2005244355A (ja) 固体撮像装置およびカメラ
JP2024000048A (ja) 半導体装置
KR20070070410A (ko) 이미지 센서의 스위칭 드라이버 및 이미지 센서

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19862197

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2019862197

Country of ref document: EP

Effective date: 20210421