WO2020034664A1 - 一种多电平降压电路 - Google Patents

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WO2020034664A1
WO2020034664A1 PCT/CN2019/084982 CN2019084982W WO2020034664A1 WO 2020034664 A1 WO2020034664 A1 WO 2020034664A1 CN 2019084982 W CN2019084982 W CN 2019084982W WO 2020034664 A1 WO2020034664 A1 WO 2020034664A1
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capacitor
diode
circuit
output
unit circuit
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PCT/CN2019/084982
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French (fr)
Inventor
何垒
刘湘
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广州金升阳科技有限公司
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0083—Converters characterised by their input or output configuration

Definitions

  • the present invention relates to the field of switching converters, and in particular, to a multi-level step-down circuit.
  • PFC first-level power factor correction
  • the DC bus voltage will usually reach 76CT800VDC, or even 1000VDC or more. As a result, the voltage stress of the switching tube of the post-stage DC converter is greatly increased, which makes it difficult to select the device.
  • multilevel technology such as a three-level buck circuit (as shown in Figure 1) or an n + 1 level buck circuit (as shown in Figure 3). ), Where n 2.
  • a three-level buck circuit as shown in Figure 1
  • n + 1 level buck circuit as shown in Figure 3
  • n 2 Take the three-level BUCK circuit in Figure 1 as an example.
  • the circuit includes N-M0S tube Q1, N_M0S tube Q2, flying capacitor Cfl, diode D1, diode D2, N-M0S tube Q2, and N-M0S tube Q1 are connected in series.
  • diode D1 and diode D2 are connected in series between N-M0S tube Q2 and N-M0S tube, and flying capacitor Cfl is connected across the connection point of N-M0S tube Q2 and N-M0S tube Q1.
  • flying capacitor Cfl is connected across the connection point of N-M0S tube Q2 and N-M0S tube Q1.
  • Figure 2 The main features of the existing three-level BUCK technology are as follows:
  • N-M0S tube Q and N-M0S tube have the same on-time and are 180 ° out of phase;
  • the voltage of the flying capacitor C fl cannot be maintained at 1, which leads to the drain-source of two N-M0S tubes. Uneven voltage stress.
  • a sampling circuit unit and a voltage equalization circuit unit are usually added to the circuit.
  • the sampling circuit unit is used for isolated sampling and detection of the flying capacitor C p voltage, and the voltage equalizing circuit unit is controlled according to the detected voltage value to adjust the on-time of the N-M0S tube to ensure that the voltage stress of each device is equal.
  • the three-level BUCK circuit is generalized to the n + 1-level BUCK circuit, and its main characteristics are as follows:
  • N-M0S tube Q, N-M0S tube N-M0S tube have the same on-time and gradually phase-shifted ⁇
  • the present invention provides a multi-level step-down circuit, which can reduce the reverse voltage stress of the drain-source and diode of the N-MOS transistor in high-voltage applications, and the circuit does not need to add a sampling circuit unit and The voltage equalization circuit unit can still achieve the voltage equalization effect on the voltage stress of the device when there is a difference in the device parameters or the on-times of the N-M0S tubes are not equal.
  • a multilevel step-down circuit is characterized in that it includes an input unit circuit, a drive unit circuit, and an output unit circuit;
  • the input unit circuit includes a transformer Tl, n capacitors, n N-MOS transistors, output capacitor Co, and transformer T1 Including n primary coils and secondary coils, where n is a natural number greater than or equal to 2;
  • One end of the capacitor C1 is connected to the input terminal Vin as the input terminal of the input unit circuit.
  • One end of the capacitor Cl also passes through the same-named terminal of the first primary coil Lpl, the different-named terminal of the first primary coil Lpl, and the drain of the first N-M0S tube. Pole, source of first N-M0S tube, same-named end of second primary coil Lp2, second primary coil The different end of Lp2, the drain of the second N-M0S tube, the source of the second N-M0S tube.
  • the same name end of the nth primary coil Lpn, the different end of the nth primary coil Lpn, the nN-MOS tube The drain and source of the nN-MOS tube are connected to one end of the output capacitor Co.
  • One end of the output capacitor Co is connected to the output unit circuit and the output terminal Vo as the output terminal of the input unit circuit, and the other end of the output capacitor Co is connected to the input.
  • Ground GND; the other end of capacitor C1 passes through capacitor C2 and capacitor C3 in sequence.
  • Capacitor Cn-1 and capacitor Cn are connected to the input ground GND; a capacitor midpoint is formed between every two adjacent capacitors, the first to n-1
  • the source of the N-M0S tube is respectively connected to the midpoint of the capacitor at the same level; the gates of the n N-M0S tubes are used as the n control terminals of the input unit circuit, and the n output terminals of the drive unit circuit are used to receive the drive unit circuit.
  • the n output signals are all synchronous pulse width signals.
  • the n primary and secondary coils of the transformer T1 are all wound on the same magnetic core.
  • the n primary coils of the transformer T1 have the same number of turns.
  • the secondary coil of the transformer T1 is an m-level secondary coil, and m is a natural number greater than or equal to 1.
  • the input unit circuit further includes n-1 resistors, and the n-1 resistors are respectively connected to the midpoint of the capacitor of the same level and the N-M0S tube of the same level. Between the sources.
  • the output unit circuit is composed of a primary secondary coil of the transformer T1: the secondary coil Lsl and the diode D1; the same-named terminal of the secondary coil Lsl is connected to the input ground GND; the different-named terminal of the secondary Lsl and the anode of the diode D1 Connection; the cathode of the diode D1 is connected to the output terminal and the output terminal Vo of the input unit circuit.
  • the output unit circuit is composed of a two-stage secondary coil of the transformer T1: a secondary coil Lsl, a secondary coil Ls2, a diode D1, a diode D2, a diode D3, and an inductor L1;
  • the secondary terminal Lsl with the same name is connected to the input ground GND.
  • the secondary terminal of the secondary coil Lsl is connected to the output terminal and the output terminal Vo of the input unit through the anode of the diode D1 and the cathode of the diode D1 in sequence;
  • the secondary name of the secondary coil Ls2 Terminal is connected to the input ground GND, the same name terminal of the secondary coil Ls2 is connected to the output terminal of the input unit and the output terminal Vo through the anode of the diode D2, the cathode of the diode D2, and the inductor L1;
  • the anode of the diode D3 is connected to the input ground GND, and the diode D3
  • the cathode is connected to the connection point between the cathode of the diode D2 and the inductor L1.
  • the present invention has the following advantages:
  • the circuit has high reliability and good safety performance. It can still transmit energy to the load when the N-M0S tube is turned on, and the device stress is lower, which is beneficial to reducing the core size and device selection.
  • Figure 1 Schematic diagram of the prior art three-level BUCK circuit
  • FIG. 2 is a working waveform diagram of a prior art three-level BUCK circuit
  • FIG. 3 Schematic diagram of the n + 1 level BUCK circuit in the prior art
  • FIG. 4 is a schematic circuit diagram of Embodiment 1 of the present invention.
  • FIG. 5 is a waveform diagram when all N-MOS transistors are turned on and synchronized to work in Embodiment 1 of the present invention
  • FIG. 6 is a waveform diagram when all N-MOS transistors are turned on and operated asynchronously according to the first embodiment of the present invention
  • FIG. 7 is a schematic circuit diagram of the second embodiment of the present invention.
  • FIG. 8 is a schematic circuit diagram of the third embodiment of the present invention. DETAILED DESCRIPTION Example 1
  • FIG. 4 it is a schematic circuit diagram of the first embodiment of the present invention.
  • the multi-level step-down circuit of the present invention includes an input unit circuit, a drive unit circuit, and an output unit circuit.
  • the input unit circuit includes a transformer T1, n capacitors Cl, C2, Cn, and n N-M0S tubes Q1 and Q2.
  • Qn, output capacitance Co transformer T1 includes n primary coils Lpl, Lp2. Lpn and secondary coils connected to n primary coils, respectively, n is a natural number greater than or equal to 2;
  • connection relationship is as follows: One end of the capacitor C1 is used as the input terminal of the input unit circuit to connect to the input terminal Vin to receive the input voltage. One end of the capacitor C1 also passes through the same name terminal of the primary coil Lpl, the different name terminal of the primary coil Lpl, and the N-M0S tube. Drain of Q1, source of N-M0S tube Q1, same name end of primary coil Lp2, different end of primary coil Lp2, drain of N-M0S tube Q2, source of N-M0S tube Q2.
  • Primary coil Lpn The same-named end of the primary coil, the different end of the primary coil Lpn, the drain of the N-M0S tube Qn, and the source of the N-M0S tube Lpn are connected to one end of the output capacitor Co, and one end of the output capacitor Co is connected as the output terminal of the input unit circuit.
  • the output unit circuit and the output terminal Vo, the other end of the output capacitor Co is connected to the input ground GND; the capacitor
  • Capacitor Cn-1 and capacitor Cn are connected to the input ground GND; that is, n capacitors are connected in series and a capacitor midpoint is formed between each adjacent two capacitors.
  • n-1 capacitor nodes the sources of the N-M0S tubes Q1 to Qn-1 are respectively connected to the capacitor midpoint of the same level; the gates of the n N-M0S tubes are used as the n-way control terminals of the input unit circuit.
  • the n output terminals of the element circuit are used to receive the n output signals of the driving unit circuit.
  • the output of the driving unit circuit is G1, G2.
  • Gn output, and the n output signals are synchronous pulse width signals.
  • the output unit circuit includes the primary secondary winding Lsl and the diode D1 of the transformer T1, the same-named end of the secondary winding Lsl is connected to the input ground GND, the different-named end of the secondary winding Lsl is connected to the anode of the diode D1, and the cathode of the diode D1 Connect the output terminal Vo of the input unit circuit.
  • the input unit circuit consists of n series capacitors, which can realize the average division of the input voltage n, realize the n + 1 level input, and reduce the voltage stress on the N-M0S tubes at all levels.
  • There are n primary coils on the transformer T1 and all the primary coils of the transformer T1 have the same number of turns. All the primary coils and secondary coils of the transformer T1 are wound on the same magnetic core, which can realize multi-level coil power supply and multi-level.
  • the series connection of capacitors achieves equal sharing of input voltage and improves the stability and reliability of the circuit.
  • the turns ratio of the primary coil and the secondary coil is: Lpl:
  • Lp2:. Lpn: Lsl N: N:. N: l 0
  • the working principle of the circuit It is known from the circuit connection relationship that when the output signals of the drive unit circuits G1, G2. Gn are high, the n N-MOS transistors are all in the on state, and the difference voltage between the input voltage Vin and the output voltage Vo Exciting the transformer T1, the voltage direction of the primary coils Lpl, Lp2.
  • the voltage direction of Lpn is up, down, and negative (the direction is defined as the positive direction of the primary coil voltage), and the voltage direction coupled by the secondary winding Lsl is up, down, and up, so the diode D1 In the cut-off state. Since the number of turns of the primary coils Lpl, Lp2. Lpn coils are all equal, the voltage of each primary coil is equal, and the voltages of the primary coils Lpl, Lp2 Lpn satisfy:
  • the capacitor Cn is connected in parallel between the primary coil Lpn and the output Vo. According to Kirchhoff's voltage law, the voltage of the capacitor Cn is:
  • the drain-source of the N-M0S tube is connected in series with the output terminal Vo and connected to both ends of the primary coil Lpn and the capacitor Cn. According to Kirchhoff's voltage law, the Q-drain source voltage Vdt of the N-M0S tube meets:
  • V dsn V cn -V Lpn -V 0 (8)
  • FIG. 5 is a waveform diagram of a circuit when n N-M0S tubes are turned on and synchronously operated. During the period T, n N-M0S tubes are turned on synchronously, and the leakage of the first to n-th N-M0S tubes in the off state is shown. The source voltages remain the same.
  • FIG. 7 it is a schematic circuit diagram of Embodiment 2 of the present invention.
  • This embodiment is different from the first embodiment in that the input unit circuit further includes n-1 resistors, and the resistors are resistors R1 and R1, respectively.
  • Rn-1, resistors Rl, R2. Rn_l are respectively connected between the midpoint of the corresponding capacitor at the same level and the source of the corresponding N-M0S tube at the same level.
  • the resistors R1, R2. Rn_l suppress the transient current of the drain-source of the N-M0S tube and prevent the N-M0S tube from overcurrent damage.
  • the other working principles of the circuit are the same as those of the first embodiment, and are not repeated here.
  • FIG. 8 it is a circuit schematic diagram of a third embodiment of the present invention. Compared with the first embodiment and the second embodiment, this embodiment is different in that: in this embodiment, on the basis of the second embodiment, the transformer T1 is additionally provided with a secondary secondary coil L S2 , and the output unit circuit further includes a diode D2 and a diode. D3, inductance L1.
  • the secondary terminal of the secondary coil Lsl is connected to the input ground GND; the secondary terminal of the secondary coil Lsl is connected to the anode of the diode D1; the cathode of the diode D1 is connected to the output terminal Vo; the secondary terminal of the secondary coil Ls2 is connected to the input ground GND
  • the anode of the secondary winding Ls2 is connected to the anode of the diode D2; the cathode of the diode D2 is connected to the cathode of the diode D3 and one end of the inductor L1; the other end of the inductor L1 is connected to the output Vo, and the anode of the diode D3 is connected to the secondary Ls2
  • the voltages of the primary coils Lpl, Lp2. Lpn, and the drain-source voltages of the N-MOS transistors Q1, Q2, and Qn in the third embodiment are the same as those in the first embodiment, and will not be repeated here.
  • the secondary coil Ls2, the diode, the diode D3, and the inductor L1 constitute a typical forward output circuit mode, which improves the output power of the circuit.

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本发明该公开了一种多电平降压电路，包括输入单元电路、驱动单元电路和输出单元电路；输入单元电路包括变压器T1、n个电容、n个N-MOS管、输出电容Co，变压器T1包括n个初级线圈和与次级线圈，其中n为大于或等于2的自然数；本发明设置的n级电容与n级初级线圈，实现n+1级电平分压，在高压应用场合可降低N-MOS管漏源极和二极管的反向电压应力，同时本发明电路无需增添采样电路单元和均压电路单元，在器件参数存在差异或N-MOS管导通时间不相等时，仍能够对器件电压应力实现均压效果，简化电路设计，有利于电路器件选型。

Description

一种多电平降压电路 技术领域
本发明涉及开关变换器领域， 特别涉及一种多电平降压电路。
背景技术
随着现代工业的高速发展， 用电设备逐渐增多， 由于这些设备多采用非可控 整流方式，用电设备输入端电流的谐波含量很高，这样就给电网带来了大量的“谐 波污染”， 而且增加了电网的损耗。 为此国际上对用电设备输入电流的谐波含量 作了严格的限制， 因此必须在用电设备的输入端加入一级功率因数校正 (以下简 称 PFC)装置， 以提高输入端的功率因数。 中大功率开关电源一般为三相 380VAC ± 20%输入， 整流后的直流母线电压将最高会达到 640V左右， 如果采用三相 PFC 技术， 直流母线电压通常会达到 76CT800VDC， 甚至可以达到 1000VDC以上， 这 使得后级直流变换器开关管的电压应力大大增加， 给器件的选取带来困难。
在高压应用条件下， 为减少开关管的电压应力， 通常会采用到多电平技术， 如三电平 BUCK电路 (如图 1所示)或者 n+1电平 BUCK电路 (如图 3所示) ， 其 中 n 2。以图 1中的三电平 BUCK电路为例，电路包括 N-M0S管 Q1、N_M0S管 Q2、 飞跨电容 Cfl、 二极管 D1、 二极管 D2， N-M0S管 Q2、 N-M0S管 Q1串联连接在输 入与输出之间，二极管 D1和二极管 D2串联后并联在 N-M0S管 Q2、N-M0S管之间， 飞跨电容 Cfl跨接在 N-M0S管 Q2、 N-M0S管 Q1的连接串联点与二极管 D1、 二极 管 D2的连接串联点之间； 主要工作波形如图 2所示。现有三电平 BUCK技术的主 要特点如下：
( 1 ) N-M0S管 Q、 N-M0S管 的导通时间相等， 并且移相 180 ° ;
Figure imgf000003_0001
( 4) 二极管 q、 二极管
Figure imgf000003_0003
的反向电压应力为
Figure imgf000003_0002
但由于器件本身的差异或者当 N-M0S管 Q、 N-M0S管 的导通时间并非完 全相等时， 易导致飞跨电容 Cfl电压无法维持 1，从而出现两个 N-M0S管漏源极 电压应力不均等的现象。为解决这类问题， 电路中通常需要增添采样电路单元和 均压电路单元。 采样电路单元用于对飞跨电容 Cp电压进行隔离采样和检测， 依 据检测电压值控制均压电路单元调节 N-M0S管的导通时间，确保各器件电压应力 均等。
将三电平 BUCK电路推广到 n + 1电平 BUCK电路， 其主要特点如下：
( 1 ) N-M0S管 Q、 N-M0S管 N-M0S管 的导通时间相等， 并且逐步 移相^
n
( 2 ) 飞跨电容 C^、 C/2 (^^上的电压依次为
Figure imgf000004_0001
i ;
Figure imgf000004_0002
( 5 )需要对各飞跨电容 C^、 C/2 Cf {n-X)电压分别进行隔离采样和检测； 随着电平数的增加， ^ + 1电平 BUCK电路中飞跨电容上电压值逐步增加， 且 采样电路单元和均压电路单元也将变得更复杂， 系统的复杂程度增大， 可靠性降 低， 因此目前多电平 BUCK电路中最多应用电平数为四电平或五点平。
发明内容
针对上述技术中存在的不足， 本发明提供一种多电平降压电路，在高压应用 场合可降低 N-M0S管漏源极和二极管的反向电压应力，且该电路无需增添采样电 路单元和均压电路单元， 在器件参数存在差异或 N-M0S管导通时间不相等时， 仍 能够对器件电压应力实现均压效果。
一种多电平降压电路， 其特征在于： 包括输入单元电路、 驱动单元电路和输 出单元电路； 输入单元电路包括变压器 Tl、 n个电容、 n个 N-M0S管、 输出电容 Co, 变压器 T1包括 n个初级线圈和与次级线圈， 其中 n为大于或等于 2的自然 数；
电容 C1的一端作为输入单元电路的输入端连接输入端 Vin， 电容 Cl的一端 还依次经过第一初级线圈 Lpl的同名端、第一初级线圈 Lpl的异名端、第一 N-M0S 管的漏极、 第一 N-M0S管的源极、 第二初级线圈 Lp2 的同名端、 第二初级线圈 Lp2的异名端、 第二 N-M0S管的漏极、 第二 N-M0S管的源极 . 第 n初级线 圈 Lpn的同名端、 第 n初级线圈 Lpn的异名端、 第 nN-MOS管的漏极、 第 nN-MOS 管的源极连接至输出电容 Co的一端，输出电容 Co的一端作为输入单元电路的输 出端连接输出单元电路和输出端 Vo， 输出电容 Co的另一端连接至输入地 GND; 电容 C1的另一端依次经过电容 C2、 电容 C3. 电容 Cn-1、 电容 Cn连接至输 入地 GND; 每相邻的两个电容之间形成电容中点， 第 1至第 n-1 N-M0S管的源极 分别连接与其同级的电容中点； n个 N-M0S管的栅极作为输入单元电路的 n路控 制端连接驱动单元电路的 n路输出端用于接收驱动单元电路的 n路输出信号， n 路输出信号均为同步脉宽信号。
优选地， 变压器 T1的 n个初级线圈和次级线圈均绕在同一磁芯上。
优选地， 变压器 T1的 n个初级线圈匝数均相等。
优选地，变压器 T1的次级线圈为 m级次级线圈， m为大于等于 1的自然数。 优选地， 作为上述方案输入单元电路的一种改进方案，输入单元电路还包括 n-1个电阻， n-1个电阻分别连接在与其同级的电容中点和与其同级的 N-M0S管 的源极之间。
优选地， 输出单元电路由变压器 T1 的一级次级线圈： 次级线圈 Lsl、 二极 管 D1组成； 次级线圈 Lsl的同名端与输入地 GND连接； 次级 Lsl的异名端与二 极管 D1的阳极连接； 二极管 D1的阴极与输入单元电路的输出端、 输出端 Vo连 接。
优选地， 作为输出单元电路的另一种实施方案， 输出单元电路由变压器 T1 的两级次级线圈： 次级线圈 Lsl、 次级线圈 Ls2、 二极管 D1、 二极管 D2、 二极管 D3和电感 L1组成； 次级线圈 Lsl的同名端连接输入地 GND， 次级线圈 Lsl的异 名端依次通过二极管 D1的阳极、二极管 D1的阴极连接至输入单元的输出端、输 出端 Vo; 次级线圈 Ls2的异名端连接输入地 GND， 次级线圈 Ls2的同名端依次通 过二极管 D2的阳极、 二极管 D2的阴极、 电感 L1连接输入单元的输出端、 输出 端 Vo; 二极管 D3的阳极连接输入地 GND， 二极管 D3的阴极连接二极管 D2的阴 极与电感 L1的连接点。
与现有技术相比， 本发明具有以下优势：
( 1 ) 无需增添采样电路和均压电路， 即可实现均压效果， 简化了电路; ( 2 ) 电路可靠性高、 安全性能好， 在 N-M0S管导通时仍能够向负载传输能 量， 且器件应力更低， 有利于减小磁芯体积和器件选型。
附图说明
图 1 现有技术的三电平 BUCK电路原理图；
图 2 现有技术的三电平 BUCK电路工作波形图；
图 3 现有技术的 n+1电平 BUCK电路原理图；
图 4 本发明实施例一电路原理图；
图 5 本发明实施例一所有 N-M0S管导通同步工作时的波形图；
图 6 本发明实施例一所有 N-M0S管导通非同步工作时的波形图；
图 7 本发明实施例二电路原理图；
图 8 本发明实施例三电路原理图。 具体实施方式 实施例一
如图 4所示， 为本发明实施例一的电路原理图。
本发明的多电平降压电路， 包括输入单元电路、驱动单元电路和输出单元电 路； 其中， 输入单元电路包括变压器 Tl、 n个电容 Cl、 C2. Cn、 n个 N-M0S 管 Q1、Q2. Qn、输出电容 Co,变压器 T1包括 n个初级线圈 Lpl、Lp2. Lpn 和分别与 n个初级线圈连接的次级线圈， n为大于或等于 2的自然数；
其连接关系为： 电容 C1 的一端作为输入单元电路的输入端连接输入端 Vin 接收输入电压， 电容 C1的一端还依次经过初级线圈 Lpl的同名端、初级线圈 Lpl 的异名端、 N-M0S管 Q1的漏极、 N-M0S管 Q1的源极、 初级线圈 Lp2的同名端、 初级线圈 Lp2的异名端、 N-M0S管 Q2的漏极、 N-M0S管 Q2的源极 . 初级线 圈 Lpn的同名端、 初级线圈 Lpn的异名端、 N-M0S管 Qn的漏极、 N-M0S管 Lpn的 源极连接至输出电容 Co的一端，输出电容 Co的一端作为输入单元电路的输出端 连接输出单元电路和输出端 Vo， 输出电容 Co的另一端连接至输入地 GND; 电容
C1的另一端则依次经过电容 C2、 电容 C3. 电容 Cn-1、 电容 Cn连接至输入 地 GND; 即 n个电容串联连接， 并在每相邻的两个电容之间形成电容中点， 可形 成 n-1个电容节点； N-M0S管 Q1至 Qn-1的源极分别各自与其同级的电容中点 连接； n个 N-M0S管的栅极分别作为输入单元电路的 n路控制端并连接至驱动单 元电路的 n路输出端用于接收驱动单元电路的 n路输出信号，驱动单元电路输出 的为 Gl、 G2. Gn输出， 且 n路输出信号为同步脉宽信号。
输出单元电路， 包括变压器 T1的一级次级绕组 Lsl和二极管 D1， 次级绕组 Lsl的同名端连接输入地 GND， 次级绕组 Lsl的异名端连接二极管 D1的阳极， 二 级管 D1的阴极连接输入单元电路的输出端和输出端 Vo。
输入单元电路由 n个串联电容， 能够实现输入电压 n电平均分， 实现 n+1电 平输入， 能够减少对各级 N-M0S管的电压应力。 变压器 T1上设有的 n个初级线 圈， 且变压器 T1的所有初级线圈匝数相等，变压器 T1的所有初级线圈与次级线 圈局绕在同一个磁芯上， 能够实现多级线圈供电和多级电容的串联， 实现输入电 压均分， 提高电路的稳定性与可靠性。其中，初级线圈与次级线圈匝比为： Lpl :
Lp2： . Lpn： Lsl=N: N: . N: l 0
电路工作原理： 由电路连接关系知， 当驱动单元电路 Gl、 G2. Gn的输 出信号为高电平时， n个 N-MOS管均为导通状态， 输入电压 Vin与输出电压 Vo 的差值电压对变压器 T1进行激磁， 初级线圈 Lpl、 Lp2. Lpn的电压方向为上 正下负 (定义该方向为初级线圈电压正方向)， 次级线圈 Lsl耦合的电压方向为 下正上负， 因此二极管 D1处于截止状态。 由于初级线圈 Lpl、 Lp2. Lpn线圈 匝数均相等， 则每个初级线圈电压均相等， 初级线圈 Lpl、 Lp2 Lpn的电压 满足：
( 1 )
Figure imgf000007_0001
当 N-M0S管 Ql、 Q2. Qn均为导通状态时， 电容 Cl、 C2. Cn_l分别 对应并联在与其同级的初级线圈 Lp l、 Lp2 Lp (n-1 ) 的两端， 则电容电压
Cl、 C2. Cn-1的电压与初级线圈 Lpl、 Lp2 Lp (n-1 ) 的电压相等：
Figure imgf000007_0002
电容 Cn并联在初级线圈 Lpn与输出端 Vo的两端， 依据基尔霍夫电压定律， 电容 Cn的电压:
Figure imgf000007_0003
由于二极管 D1处于截止状态时， 其反向电压 Vrrm为: y. -y
n N
当驱动单元电路 Gl、 G2. Gn 的输出信号为低电平时， N-M0S 管 Q1、
Q2. Qn均为截止状态， 输出电压 Vo对变压器 T1进行去磁， 次级线圈 Lsl 电压为上正下负， 二极管 D1导通。 所有初级线圈电压为上负下正， 所有初级线 圈的电压满足：
Vr =Vr =K =-N*Vn (5) 需要说明的是，公示 (5)中的 符号为文中定义的初级线圈的方向符号。
N-M0S管 Ql、 Q2. Qn截止时， N-M0S管 Ql、 Q2. Qn_l的漏源极分 别对应连接在与其同级的电容 Cl、 C2. Cn-1 及与其同级的初级线 Lpl、 Lp2. Lp (n-1) 的两端， 则 N-M0S管 Ql、 Q2. Qn_l的漏源极电压 Vds 均相等， 满足：
Figure imgf000008_0001
N-M0S管 的漏源极与输出端 Vo串联后连接在初级线圈 Lpn、 电容 Cn的两 端， 依据基尔霍夫电压定律， N-M0S管 Qn漏源极电压 Vdt满足：
Vdsn=Vcn-VLpn-V0 (8)
Figure imgf000008_0002
综上所述， n个 M0S管 Q1、Q2. Qn漏源极电压相等： Vdsl =Vds2...... = Vdsn, 满足了电压应力均等的效果。
图 5为 n个 N-M0S管导通同步工作时的电路的波形图，在周期 T内 n个 N-M0S 管同步导通， 截止状态下的第 1至第 n个 N-M0S管的漏源极电压均保持一致。
当 N-M0S管的由于本身器件参数存在差异或者 N-M0S管 Ql、 Q2. Qn非 完全同步导通时， 由于电容 C；、 C2...... 的电压钳位效果， 处于导通状态下的 。又因变压器所有的初级线圈相
Figure imgf000008_0003
互耦合在同一磁芯上， 且线圈匝数均相等， 则所有初级线圈电压均为 H ， 方向为上正下负。此时， 处于截止状态下的 N-M0S管的漏源极电压会通过与其串 联的初级线圈和串联的钳位电容进行放电， 依据基尔霍夫电压定律，截止状态下 的漏源极电压为零。如此， 多电平降压电路的 N-M0S管处于非同步导通状态的情 况下， 也能保证所有 N-M0S管漏源极电压应力均等的效果， 其电路波形图如图 6 所示。
实施例二
如图 7所示， 为本发明实施例二的电路原理图。 本实施例与实施例一相比， 不同之处在于： 输入单元电路还包括有 n-1 个电阻， 电阻分别为电阻 R1、
R2. Rn-1， 电阻 Rl、 R2. Rn_l分别连接在与对应同级的电容中点和对 应同级的 N-M0S管的源极之间。当 N-M0S管导通非同步时，电阻 R1、R2. Rn_l 抑制 N-M0S管漏源极的瞬态电流， 避免 N-M0S管过流损坏。 电路其他工作原理与 实施例一相同， 在此不再累述。
实施例三
如图 8所示， 为本发明的实施例三的电路原理图。本实施例与实施例一和实 施例二相比， 不同之处在于： 本实施例在实施例二的基础上， 变压器 T1增设二 级次级线圈 LS2 , 输出单元电路还包括二极管 D2、 二极管 D3、 电感 L1。 次级线 圈 Lsl的同名端与输入地 GND连接;次级线圈 Lsl的异名端与二极管 D1的阳极； 二极管 D1的阴极与输出端 Vo连接； 次级线圈 Ls2的异名端与输入地 GND连接， 次级线圈 Ls2的同名端与二极管 D2的阳极连接； 二极管 D2的阴极与二极管 D3 的阴极、 电感 L1的一端连接； 电感 L1的另一端与输出端 Vo连接， 二极管 D3的 阳极与次级 Ls2的异名端、 输入地 GND连接。
实施例三中初级线圈 Lpl、 Lp2. Lpn的电压、 N-M0S管 Ql、 Q2. Qn 的漏源极电压与实施例一中一致， 在此不再累述。
当 N-M0S管 Q1、Q2. Qn导通时，次级线圈 Ls2的感应电压为上正下负， 二极管 D2导通， 二极管 D3截止， 通过电感 ^向输出电容 Co充电， 即向负载供 电。当 N-M0S管 Ql、 Q2. Qn截止时，次级线圈 Ls2的感应电压为下正上负， 二极管 D2截止，二极管 D3导通，电感 L1通过二极管 D3续流并向电容 Co充电。 次级线圈 Ls2与二极管、 二极管 D3、 电感 L1构成典型的正激输出电路方式， 使 得电路的输出功率提升。 以上公开的仅为本发明的优选实施例， 但是本发明并非局限于此。任何本领 域的技术人员在未脱离本发明的核心思想的前提下对本发明进行的若干修饰均 应该落在本发明权利要求的保护范围之类。

Claims

权利要求书
1、 一种多电平降压电路， 其特征在于： 包括输入单元电路、 驱动单元电路 和输出单元电路； 输入单元电路包括变压器 Tl、 n个电容、 n个 N-M0S管、 输出 电容 Co, 变压器 T1包括 n个初级线圈和与次级线圈， 其中 n为大于或等于 2的 自然数；
电容 C1的一端作为输入单元电路的输入端连接输入端 Vin， 电容 Cl的一端 还依次经过第一初级线圈 Lpl的同名端、第一初级线圈 Lpl的异名端、第一 N-M0S 管的漏极、 第一 N-M0S管的源极、 第二初级线圈 Lp2 的同名端、 第二初级线圈
Lp2的异名端、 第二 N-M0S管的漏极、 第二 N-M0S管的源极 . 第 n初级线 圈 Lpn的同名端、第 n初级线圈 Lpn的异名端、第 n N-M0S管的漏极、第 n N-M0S 管的源极连接至输出电容 Co的一端，输出电容 Co的一端作为输入单元电路的输 出端连接输出单元电路和输出端 Vo， 输出电容 Co的另一端连接至输入地 GND; 电容 C1的另一端依次经过电容 C2、 电容 C3. 电容 Cn-1、 电容 Cn连接至输 入地 GND; 每相邻的两个电容之间形成电容中点， 第 1至第 n-1 N-M0S管的源极 分别连接与其同级的电容中点； n个 N-M0S管的栅极作为输入单元电路的 n路控 制端连接驱动单元电路的 n路输出端用于接收驱动单元电路的 n路输出信号， n 路输出信号均为同步脉宽信号。
2、 根据权利要求 1所述的多电平降压电路， 其特征在于： 变压器 T1的 n个 初级线圈和次级线圈均绕在同一磁芯上。
3、 根据权利要求 1所述的多电平降压电路， 其特征在于： 变压器 T1的 n个 初级线圈匝数均相等。
4、 根据权利要求 1所述的多电平降压电路， 其特征在于： 变压器 T1的次级 线圈为 m级次级线圈， m为大于等于 1的自然数。
5、 根据权利要求 4所述的多电平降压电路， 其特征在于： 输入单元电路还 包括 n-1个电阻， n-1个电阻分别对应连接在与其同级的电容中点和与其同级的
N-M0S管的源极之间。
6、 根据权利要求 4所述的多电平降压电路， 其特征在于： 输出单元电路由 变压器 T1的一级次级线圈： 次级线圈 Lsl、 二极管 D1组成； 次级线圈 Lsl的同 名端与输入地 GND连接； 次级 Lsl的异名端与二极管 D1的阳极连接； 二极管 D1 的阴极与输入单元电路的输出端、 输出端 Vo连接。
7、 根据权利要求 4所述的多电平降压电路， 其特征在于： 输出单元电路由 变压器 T1的两级次级线圈： 次级线圈 Lsl、 次级线圈 Ls2、 二极管 D1、 二极管 D2、 二极管 D3和电感 L1组成； 次级线圈 Lsl的同名端连接输入地 GND， 次级线 圈 Lsl的异名端依次通过二极管 D1的阳极、二极管 D1的阴极连接至输入单元的 输出端、 输出端 Vo; 次级线圈 Ls2的异名端连接输入地 GND， 次级线圈 Ls2的同 名端依次通过二极管 D2的阳极、 二极管 D2的阴极、 电感 L1连接输入单元的输 出端、 输出端 Vo; 二极管 D3的阳极连接输入地 GND， 二极管 D3的阴极连接二极 管 D2的阴极与电感 L1的连接点。
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