WO2020008573A1 - 周波数変調発振源、レーダ装置及び周波数変調発振源の制御方法 - Google Patents

周波数変調発振源、レーダ装置及び周波数変調発振源の制御方法 Download PDF

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Definitions

  • the present invention relates to a frequency-modulated oscillation source that outputs a frequency-modulated wave using a voltage-controlled oscillator (Voltage-Controlled Oscillator: VCO), a radar device including the frequency-modulated oscillation source, and a method of controlling the frequency-modulated oscillation source.
  • VCO Voltage-Controlled Oscillator
  • Patent Document 1 a reference signal source provided in a frequency modulation oscillation source converts a reference signal discretely swept at a first time interval equal to or less than a loop time constant into a second time interval equal to or more than the loop time constant.
  • a technique for outputting the data periodically is disclosed.
  • the discrete and steep frequency change of the reference signal output from the reference signal source is smoothed by a phase locked loop (Phase Locked Loop).
  • Phase Locked Loop Phase Locked Loop
  • the oscillation frequency of the VCO changes due to the characteristic variation (hereinafter referred to as “individual variation”) of each individual device unique to the semiconductor process.
  • the oscillation frequency of the VCO also changes due to the temperature drift of the environment in which the VCO is used.
  • voltage frequency characteristic is a characteristic of the oscillation frequency f with respect to the modulation control voltage V P (hereinafter, referred to as "V P -f characteristic") is important.
  • V P -f characteristic is a characteristic of the oscillation frequency f with respect to the modulation control voltage V P (hereinafter, referred to as "V P -f characteristic”) is important.
  • V P -f characteristic the modulation control voltage
  • the oscillation frequency of the VCO does not change linearly with respect to the tuning voltage, and the modulation sensitivity of the VCO changes with respect to the tuning voltage.
  • the modulation sensitivity means a gradient of a change in the output frequency of the VCO with respect to the tuning voltage, and the tuning voltage has the same meaning as a modulation control voltage described later.
  • the frequency is circuit-locked to the reference signal source by the PLL.
  • the modulation control voltage that controls the VCO from the PLL converges in a circuit to a modulation control voltage that provides a PLL lock frequency on the V P -f characteristic curve of the VCO.
  • the modulation control voltage for obtaining the lock frequency at the operating point of the VCO fluctuates according to the fluctuation of the oscillation frequency due to the individual variation or the difference in the temperature drift as described above. As a result, the lock frequency, that is, the modulation sensitivity of the VCO at the operating point varies.
  • Patent Literature 1 The fluctuation of the VCO modulation sensitivity deteriorates the phase noise characteristic of the PLL.
  • Patent Literature 1 there is no description regarding VCO modulation sensitivity, and when frequency control is performed by a PLL, the modulation sensitivity changes due to a variation in the voltage-frequency characteristics of the VCO and a temperature drift. For this reason, Patent Literature 1 recognizes a problem that the phase noise characteristic is deteriorated due to the fluctuation of the VCO modulation sensitivity.
  • the present invention has been made in view of the above, and an object of the present invention is to provide a frequency modulation oscillation source capable of suppressing deterioration of a phase noise characteristic of a PLL due to a change in VCO modulation sensitivity.
  • a frequency modulation oscillation source includes a voltage-controlled oscillator and a control unit.
  • the voltage controlled oscillator constitutes a phase locked loop circuit, and integrates a comparison result signal corresponding to a phase difference between the reference signal and the frequency-divided signal to generate a first voltage and a first voltage divided by the first voltage and the frequency-divided signal.
  • the oscillation frequency is controlled based on the second voltage set based on the frequency.
  • the control unit moves the modulation operation point in the frequency characteristic of the first voltage of the voltage controlled oscillator with the second voltage, and controls the second voltage so that the modulation sensitivity at the modulation operation point has a value within a target range.
  • the frequency modulation oscillation source According to the frequency modulation oscillation source according to the present invention, it exhibits V P -f characteristic of VCO, that is, the effect that the deterioration of the phase noise characteristics of the PLL caused by the change of the modulation sensitivity can be suppressed.
  • FIG. 2 is a block diagram showing a configuration of the frequency modulation oscillation source according to the first embodiment.
  • 4 is a diagram illustrating an example of a signal waveform generated by a reference signal generation unit according to Embodiment 1.
  • 6 shows an example of a signal waveform generated by the VCO in Embodiment 1.
  • FIG. 3 is a diagram illustrating an example of a hardware configuration of a processing circuit according to the first embodiment. Diagram for explaining variation of operating point due to individual variation or temperature drift
  • FIG. 7 is a diagram for explaining fluctuations in PLL cutoff characteristics and phase noise characteristics due to fluctuations in modulation sensitivity.
  • FIG. 7 is a view for explaining how the modulation sensitivity approaches a target value by the processing of the flowchart shown in FIG. 7.
  • FIG. 4 is a block diagram showing a configuration of a frequency modulation oscillation source according to a second embodiment. Flowchart for explaining the operation of the frequency modulation oscillation source according to the second embodiment The figure which shows an example of the VT table shown in FIG. The figure which shows an example of the VP table shown in FIG.
  • FIG. 10 is a view for explaining how the modulation control voltage approaches a target value by the processing of the flowchart shown in FIG. 10.
  • FIG. 6 is a block diagram showing a configuration of a frequency modulation oscillation source according to a third embodiment.
  • FIG. 15 is a view for explaining how the modulation sensitivity approaches a target value by the processing of the flowchart shown in FIG.
  • Flowchart for explaining operation of the frequency modulation oscillation source according to the fourth embodiment First diagram explaining the process of creating V T -V P approximate curve of the fourth embodiment Second diagram explaining the process of creating V T -V P approximate curve of the fourth embodiment Third diagram explaining the process of creating V T -V P approximate curve of the fourth embodiment Time chart for explaining compensation operation of the frequency compensation voltage V T at the time of actual operation when using the method of controlling the frequency modulation oscillator source according to the first to fifth embodiments FIG.
  • FIG. 14 is a block diagram showing a configuration of a frequency modulation oscillation source according to a sixth embodiment.
  • FIG. 14 is a block diagram showing a configuration of a frequency modulation oscillation source according to a seventh embodiment.
  • FIG. 4 is a block diagram showing a configuration of a radar device including any of the frequency modulation oscillation sources described in the first to seventh embodiments.
  • FIG. 24 is a block diagram showing a modification of the radar device shown in FIG.
  • FIG. 1 is a block diagram showing a configuration of the frequency modulation oscillation source according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a signal waveform generated by the reference signal generation unit according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example of a signal waveform generated by the VCO according to the first embodiment.
  • the frequency modulation oscillation source 100 includes a reference signal generation unit 1, a phase frequency comparison unit (Phase Frequency Detector: PFD) 2, a charge pump (Charge Pump: CP) 3, A loop filter (Loop Filter: LF) 4, VCO 5, frequency divider control unit 6, frequency divider 7, frequency division number setting unit 10, and frequency compensation control unit 30 are provided.
  • FIG. 2 shows an example of a divided signal waveform generated by the frequency divider 7 controlled by the frequency divider control unit 6 based on the setting signal of the frequency division number setting unit 10.
  • the frequency divider 7 discretely sets the frequency f to f 0 / N ⁇ ⁇ f / N at the first time interval T 1 (where f 0 is the signal of the signal output from the VCO 5).
  • center frequency ", Delta] f is" frequency sweep width ", N represents generates a divided signal 68 that is swept in the range of representative) a" division number "periodically at a second time interval T 2.
  • T 1 ⁇ T 2 between the first time interval T 1 and the second time interval T 2 .
  • first time interval T 1 is set below ⁇ loop time constant of the PLL
  • second time interval T 2 is set equal to or larger than ⁇ loop time constant.
  • the center frequency f 0 / N of the frequency-divided signal matches the reference signal frequency output from the reference signal generator 1 by the PLL loop.
  • the reference signal generator 1 generates the reference signal 61.
  • the phase frequency comparator 2 compares the reference signal 61 output from the reference signal generator 1 with the frequency-divided signal 68 output from the frequency divider 7.
  • the phase frequency comparing section 2 outputs a comparison result signal 62 corresponding to the phase difference between the reference signal 61 and the frequency-divided signal 68.
  • the comparison result signal 62 is a signal in which a frequency difference and a phase difference between the reference signal 61 and the frequency-divided signal 68 are detected.
  • the comparison result signal 62 from the phase frequency comparison unit 2 is input to the charge pump 3.
  • the charge pump 3 generates a drive current 63 for operating the loop filter 4 based on the comparison result signal 62 and inputs the drive current 63 to the loop filter 4.
  • the drive current 63 output by the charge pump 3 is generally called a “charge pump current”.
  • the loop filter 4 integrates the electric charge of the driving current 63 supplied from the charge pump 3.
  • the loop filter 4 is a low-pass filter for averaging a DC signal including a ripple output from the drive current 63 and converting the signal into a DC signal having a small AC component.
  • the loop filter 4 generally includes a passive circuit including a resistor and a capacitor, and an active circuit in which an operational amplifier and the like are combined. Further, the loop filter 4 plays a role in determining a transfer characteristic for stably performing the loop control of the PLL.
  • the output of the loop filter 4, as the modulation control voltage V P is input to the VCO 5.
  • the VCO 5 is provided with a modulation terminal 50 and a frequency compensation terminal 52.
  • the modulation terminal 50, the modulation control voltage V P, which is the first voltage is input.
  • the frequency compensation pin 52, a frequency compensation voltage V T is the second voltage is input.
  • Oscillation frequency of VCO5 includes a modulation control voltage V P, based on the frequency compensation voltage V T, it is possible to control the frequency at each voltage independently.
  • Oscillation frequency of VCO5 includes a modulation control voltage V P output from the loop filter 4 is controlled based on the frequency compensation voltage V T output from the frequency compensation controller 30 to be described later.
  • the frequency compensation voltage VT is set to a predetermined value
  • the frequency is synchronized with the reference signal 61 output from the reference signal generation unit 1 and the frequency is temporally changed by the frequency division number controlled by the frequency divider control unit 6.
  • a changing frequency modulated (FM) signal 65 is output from the VCO 5.
  • the frequency division number setting unit 10 outputs a frequency or a frequency division number setting signal corresponding to the frequency to the frequency divider control unit 6 and the frequency compensation control unit 30.
  • the frequency divider control unit 6 and the frequency compensation control unit 30 perform frequency division control and frequency calculation described later based on the setting signal.
  • the set value of the frequency output from the frequency division number setting unit 10 is one of the setting signals (serial signal) of the PLL operation parameter, and only the frequency (frequency division) setting has a meaning here. This is called the division number setting unit.
  • Other PLL operation parameters include modulation parameters such as chirp start frequency, phase, delay time from reference time, chirp signal shape (slope, modulation width), time increment, frequency increment, and number of chirps during product operation.
  • setting signals such as a frequency compensation voltage V T related to the PLL operation and a charge pump current Icp described later.
  • the frequency divider control unit 6 generates a frequency division control signal 67 for controlling the frequency division number N in the frequency divider 7 based on the setting signal of the frequency division number setting unit 10.
  • the feedback signal 66 of the FM signal 65 generated by the VCO 5 is input to the frequency divider 7.
  • the frequency divider 7 divides the input feedback signal 66 based on the time set in the frequency division control signal 67 and the frequency division number N, and divides the frequency f of the FM signal 65 by N.
  • a frequency-divided signal 68 multiplied by 1 / N is generated and output to the phase frequency comparison unit 2.
  • the frequency division control signal 67 has a temporally inverted relationship with respect to the frequency division signal 68 shown in FIG.
  • a feedback signal 66 that is the same signal as the FM signal 65 is input to the frequency divider 7.
  • a signal obtained by fixedly dividing the frequency of the FM signal 65 is input to the frequency divider 7. Is also good.
  • FIG. 3 shows an example of a signal waveform output from the VCO 5 by the PLL control.
  • the VCO 5 generates an FM signal 65 whose frequency f changes linearly within a range of f 0 ⁇ ⁇ f, as shown in FIG. Note that the cycle of the FM signal 65 matches the second time interval T2, which is the interval between valleys (or peaks) in the frequency-divided signal 68.
  • T2 the second time interval
  • FIG. 3 shows a triangular wave (an example in which the frequency f changes linearly with a constant gradient with respect to time) as an example of the FM signal, a chirp signal having a plurality of gradients by PLL control, It is also possible to generate an up-only or down-only chirp signal, or a chirp signal that changes not linearly but in a curved manner (second-order or higher polynomial, exponential function, logarithmic function).
  • a frequency compensation control unit 30 is added to suppress phase noise fluctuation due to fluctuation of PLL cutoff characteristics due to individual fluctuation and temperature drift. Have been.
  • the frequency compensation control unit 30 forms a “control unit”.
  • Frequency compensation control unit 30 by inputting the modulation control voltage V P frequency compensation pin 52 by generating a frequency compensation voltage V T, which is calculated on the basis, and the dividing number N set, V P -f Control is performed to move the operating point of the VCO 5 on the characteristic curve.
  • the frequency compensation controller 30 includes a modulation control voltage detector 32, a frequency compensation voltage calculator 33, and a frequency compensation voltage generator 34.
  • Modulation control voltage detector 32 monitors the modulation control voltage V P of the loop filter 4 outputs to the modulation terminal 50 of the VCO 5.
  • Frequency compensation voltage calculation unit 33 calculates a frequency compensation voltage V T on the basis of the frequency division number N is set detected value of the modulation control voltage detecting unit 32, and the frequency-division control signal 67.
  • Frequency compensation voltage generating unit 34 outputs the frequency compensation pin 52 of VCO5 by generating a frequency compensation voltage V T based on the calculated value of the frequency compensation voltage calculation unit 33 has calculated.
  • the modulation control voltage detection unit 32 configures a “voltage detection unit”
  • the frequency compensation voltage calculation unit 33 configures a “calculation unit”
  • the “frequency compensation voltage generation unit 34” configures a “voltage generation unit”. Is constituted.
  • FIG. 4 is a diagram illustrating an example of a hardware configuration of the processing circuit 200 according to the first embodiment.
  • the processing circuit 200 can be configured to include a processor 201 that performs operations, a memory 202 that stores programs and data read by the processor 201, and an interface 203 that inputs and outputs signals.
  • the frequency compensation control unit 30 executes, for example, the processing in which the processor 201 illustrated in FIG. It is realized by executing.
  • the function of the frequency compensation control unit 30 may be realized in cooperation with a processor (not shown) that controls the PLL 16. Further, a part of the function of the frequency compensation control unit 30 may be implemented as an electronic circuit, and the other part may be realized using the processor 201 and the memory 202.
  • the interface 203 includes an AD converter that converts an analog signal into a digital signal, and a DA converter that converts a digital signal into an analog signal.
  • the processor 201 may be an arithmetic unit such as an arithmetic device, a microprocessor, a microcomputer, a CPU (Central Processing Unit), or a DSP (Digital Signal Processor).
  • the memory 202 may be a non-volatile or volatile semiconductor memory such as a RAM (Random Access Memory), a ROM (Read Only Memory), a flash memory, an EPROM (Erasable Programmable ROM), an EEPROM (registered trademark) (Electrically EPROM). can do.
  • the processor 201 transmits and receives necessary information via the interface 203, executes the program stored in the memory 202, and refers to the table stored in the memory 202. It can be carried out.
  • the calculation result of the processor 201 can be stored in the memory 202.
  • FIG. 5 is a diagram for explaining a change in an operating point due to individual variation or temperature drift.
  • FIG. 6 is a diagram for explaining a change in a PLL cutoff characteristic and a phase noise characteristic due to a change in the modulation sensitivity Kv.
  • Kv value the value of the modulation sensitivity Kv is referred to as “Kv value”.
  • V P -f characteristic of the VCO becomes a curved characteristic as shown in FIG. 5 shows, in the case of the frequency compensation voltage V T is a constant value, or the tuning voltage terminal V P only, V P -f characteristics at room temperature (f d1) is indicated by the solid line, at high temperature V P - The f characteristic (f d2 ) is indicated by a dashed line, and the V P -f characteristic (f d3 ) at a low temperature is indicated by a broken line.
  • the V P -f characteristic of the VCO changes due to the temperature drift.
  • the difference in the V P -f characteristics shown in FIG. 5 also appears due to individual variations. That is, due to the individual variation, the V P -f characteristic of the VCO mainly fluctuates in the frequency absolute value on the vertical axis as shown by the curve indicated by f d1 , f d2 , or f d3 in FIG.
  • phase margin In a frequency modulation source using a PLL, as long as the phase condition of a PLL loop (hereinafter, referred to as “phase margin”) is satisfied, the oscillation frequency f 0 is locked in a circuit. In a range that satisfies the loop phase margin, a change in Kv is allowed. Therefore, the fluctuation range of the PLL is operable Kv by individual variations or temperature drift, the operating point on the V P -f characteristic varies as shown in FIG.
  • the operating point when outputting the oscillation frequency f 0 is P d1
  • the V P -f characteristic of the VCO is f d2
  • the oscillation frequency f d is P d2
  • the operating point when outputting the oscillation frequency f 0 is P d3 .
  • a VCO output that changes according to the set frequency division number is shown by a broken line.
  • the set frequency division number is a frequency division number set by the frequency division number setting unit 10, controlled by the frequency divider control unit 6, and output by the frequency divider 7.
  • the modulation control voltage subjected to frequency division control by the PLL corresponds to the operating points P d1 , P d2 , and P d3 along the respective V P -f characteristic curves.
  • the horizontal axis changes as indicated by the thick line in the drawing.
  • the slope of the thick line represents the modulation sensitivity Kv.
  • the modulation sensitivity Kv is the smallest when the operating point P d2, is greatest when the operating point P d3.
  • the modulation sensitivity Kv also changes according to the change in the operating point of the VCO output controlled by the PLL.
  • the loop cutoff characteristic (also called “cutoff characteristic”) of the PLL is given by a cutoff frequency.
  • the following represents the cut-off frequency "f c”.
  • Cut-off frequency f c is the square root of the modulation sensitivity Kv of the operating point of the VCO 5, proportional to the product of the transfer characteristic, and the charge pump current of the loop filter. Therefore, a change in the modulation sensitivity Kv causes a change in the cutoff frequency fc in the PLL loop.
  • the cutoff characteristic of the PLL loop fluctuates, the phase noise characteristic deteriorates.
  • the time constant ⁇ of the PLL loop described above with respect to the first and second time intervals during the frequency sweep by the PLL in FIGS. 2 and 3 is the reciprocal of fc.
  • the horizontal axis of FIG. 6 represents the off carrier frequency when the center frequency f 0 of the coordinate origin, and the vertical axis represents phase noise.
  • curve L1 is a PLL cutoff characteristics when a cutoff frequency f c is f c0
  • curve L2 is PLL cutoff characteristics when a cutoff frequency of f c1
  • curve L3 is cut This is a PLL cutoff characteristic when the off frequency is fc2 .
  • the lower side than the cut-off frequency fc is a negative feedback region (hereinafter, referred to as “in the loop band”) of the PLL loop, and the phase is controlled by the free-running phase noise of the VCO suppressed by the negative feedback loop.
  • the noise level is determined.
  • a higher frequency side than the cutoff frequency fc is a filter region of the PLL loop (hereinafter, referred to as “out of the loop band”), which is affected by noise characteristics of the loop filter 4.
  • the phase noise of the PLL is determined by the sum of the noise within the loop band and the noise outside the loop band. For this reason, the design center of the cutoff frequency fc is set in consideration of both levels.
  • the design center of the cutoff frequency fc is set in consideration of both levels.
  • the design center of the cutoff frequency fc is set in consideration of both levels.
  • Relative cut-off frequency f c f c0 corresponding to the modulation sensitivity Kv of the design center, if the modulation sensitivity Kv is smaller than the value of the design center, the cut-off frequency f c is shifted to f c1 lower frequency ,
  • the phase noise within the loop band and the filter noise, which is the phase noise outside the loop band, increase. 6, the portion indicated by hatching to the left than f c1 is the phase noise in the loop bandwidth, the portion indicated by hatching to the right than f c1 is a phase noise outside the loop bandwidth.
  • phase noise outside the loop bandwidth is increased.
  • the PLL loop is unlocked (UNLOCK), and the frequency cannot be controlled.
  • the phase noise characteristic is significantly deteriorated, and a large number of spurious components are generated.
  • FIG. 7 is a flowchart for explaining the operation of the frequency modulation oscillation source 100 according to the first embodiment.
  • all of the flowcharts in the present embodiment including Embodiments 2 to 4 to be described later, show adjustment steps (hereinafter, appropriately referred to as “adjustments”) performed to suppress deterioration of phase noise characteristics.
  • the adjustment of the frequency compensation voltage V T and the charge pump current and the optimization control are performed, and after the adjustment is completed, the operation shifts to a normal PLL modulation operation.
  • the frequency compensation voltage VT and the charge pump current are operated at fixed and optimized fixed values within the operation cycle. When an ambient temperature change or the like occurs, the adjustment process is performed again (details will be described later).
  • the frequency compensation voltage generating unit 34 to generate a frequency compensation voltage V T is applied to the frequency compensation pin 52 of the VCO 5 (step S101).
  • the frequency compensation voltage V T is set in step S101, the initial value of the frequency compensation voltage V T.
  • a predetermined center value or the like is set in consideration of the characteristics of the VCO 5.
  • the setting value may be a value stored in a memory or the like.
  • the division number setting unit 10 and the frequency divider control unit 6 set the oscillation frequency of the VCO 5 near the center of the modulation frequency during normal PLL operation (step S102). For example, when the frequency division number N is set by the frequency division number setting unit 10 and the frequency division control unit 6, the oscillation frequency f of the VCO 5 is synchronized with the reference signal 61 by the PLL loop, and is N times the frequency of the reference signal frequency. Lock to. PLL 16 operates, (step S103) in a state where the modulation frequency is locked in the PLL 16, the modulation control voltage detecting unit 32, the modulation control voltage V P at PLL 16 is detected (step S104). Then, the frequency compensation control unit 30, a known oscillation frequency f is set by the frequency division number N, and based on the detected V P value, to calculate the Kv value (step S105).
  • step S104 the two points of the frequency f 1, f 2 in the vicinity of the center of the modulation frequency during normal PLL operation, V P value corresponding to each is detected. That, V P1 is detected V P value when the operating frequency f 1, V P2 is detected V P value when the operating frequency f 2.
  • the operating frequencies f 1 and f 2 are set by the frequency division number N given to the frequency divider 7 by the frequency division number setting unit 10 and the frequency divider control unit 6.
  • step S105 the frequency compensation control unit 30 calculates a Kv value using the following equation (1).
  • the frequency compensation control unit 30 determines whether the Kv value calculated in step S105 is within a target range (step S106). If the calculated Kv value is not a value within the target range (step S106, No), the process proceeds to step S107. In step S107, it is determined whether the Kv value calculated in step S105 is smaller than the lower limit of the target range. If Kv value is smaller than the lower limit of the target range (step S107, Yes), the frequency compensation control unit 30 updates the value of the frequency compensation voltage V T, resets the frequency compensation voltage V T of the updated (hereinafter , Update and reset are collectively referred to as “reset”). Resetting of the frequency compensation voltage V T is performed by increasing the value of the frequency compensation voltage V T previously calculated (step S108).
  • step S109 If the Kv value calculated in step S105 is equal to or larger than the lower limit of the target range (No in step S107), the process proceeds to step S109. Since it has been determined in step S106 that the Kv value is not within the target range, the determination of “No” in step S107 is that the Kv value calculated in step S105 is larger than the upper limit of the target range. Means that. Therefore, reconfiguration of the frequency compensation voltage V T at the step S109 is performed by decreasing the value of the frequency compensation voltage V T previously calculated.
  • step S107 it is determined whether the Kv value calculated in step S105 is smaller than the lower limit value of the target range. However, it is determined whether the calculated Kv value is larger than the upper limit value of the target range. May be. In this case, when the calculated Kv value is greater than the upper limit of the target range, the frequency compensation control unit 30 resets the frequency compensation voltage V T. Resetting of the frequency compensation voltage V T is performed by decreasing the value of the frequency compensation voltage V T previously calculated. Further, when the calculated Kv value is less than the upper limit of the target range, the frequency compensation controller 30, a new frequency compensation voltage V T which is calculated by increasing the value of the frequency compensation voltage V T previously calculated again Set.
  • the frequency compensation control unit 30 determines whether the reset frequency compensation voltage VT is equal to the set limit value (step S110). If the frequency compensation voltage VT is at the set limit value (step S110, Yes), it is determined that a failure has occurred, and the process ends (step S112). On the other hand, when the frequency compensation voltage V T is not set limit value (step S110, No), re-set frequency compensation voltage V T is applied to the frequency compensation voltage generating unit 34. Frequency compensation voltage generating unit 34 to generate the indicated frequency compensation voltage V T, is applied to the frequency compensation pin 52 of the VCO 5 (step S111). After the process in step S111, the process returns to step S102. Thereafter, the processing from step S102 is repeated.
  • step S106 if the calculated Kv value is within the target range (step S106, Yes), the process shifts to normal operation and ends (step S113).
  • the normal operation is an operation of generating a modulated wave by the PLL 16 based on the frequency division number set by the frequency division number setting unit 10 and controlled by the frequency divider control unit 6.
  • the final adjusted frequency compensation voltage V T, the operating point optimal Kv value is obtained, VCO 5 outputs an FM signal 65.
  • FIG. 8 is a view for explaining how the modulation sensitivity Kv approaches the target value by the processing of the flowchart shown in FIG.
  • the vertical axis represents the frequencies f 1 and f 2 set by the PLL 16 based on the frequency division number set by the frequency division number setting unit 10 and controlled by the frequency divider control unit 6.
  • V P value detected by the modulation control voltage detecting unit 32 at each of frequencies f 1, f 2 (V P1 (1), V P2 (1)) are shown.
  • the frequencies f 1 and f 2 set near the center frequency f 0 of the modulation frequency during normal operation are locked by the PLL 16.
  • P 1 (1) is an operating point for outputting the frequency f 1
  • P 2 (1) is an operating point for outputting the frequency f 2 .
  • values near the center frequency f 0 are selected.
  • Frequency f 1 is smaller than the center frequency f 0, the frequency f 2 is greater than the center frequency f 0.
  • Kv value is calculated by the equation (1), if the Kv value within the target range can not be obtained, a new V T value is reset. By the new V T values, how a new Kv value is calculated it is shown in the lower portion of FIG.
  • the operating point of the VCO5 moves the curve K2 corresponding to the new V T value. Therefore, the frequency f 1 becomes a P 1 (2) a new operating point on the curve K2, the frequency f 2 is, P 2 on the curve K2 (2) becomes the new operating point.
  • the Kv value is calculated. And changing the operating point by re-setting of the V T value, recalculation of Kv value, Kv value which is newly calculated is repeated until a value within the target range. Calculated Kv value, when a value within the target range, the search process of the V T value is ended.
  • Last set V T value is in the normal operation, the V T value of the modulation center frequency f 0 of the PLL applied to VCO 5.
  • the Kv value calculated last is a Kv value that determines the operating point of the VCO 5 during normal operation.
  • the modulation control voltage generated by integrating the comparison result signal corresponding to the phase difference between the reference signal and the frequency-divided signal, and The oscillation frequency of the VCO is controlled based on a frequency compensation voltage set based on the modulation control voltage and the frequency division number. Then, the modulation operation point in the voltage frequency characteristic of the VCO is moved by the frequency compensation voltage, and the frequency compensation voltage is controlled such that the modulation sensitivity at the modulation operation point becomes a value within the target range.
  • the frequency modulation oscillation source according to the first embodiment since the cutoff characteristic fluctuation of the PLL can be suppressed, a sufficient operation margin can be obtained with respect to the phase margin in the PLL design. As a result, it is possible to reduce the risk of occurrence of an event that the operating frequency of the PLL is unlocked unexpectedly. Therefore, if the frequency modulation oscillation source according to the first embodiment is applied to a radar device, it is possible to reduce the risk of deviation from radio regulations due to unintended transmission frequency output and radar transmission / reception failure.
  • FIG. 9 is a block diagram showing a configuration of a frequency modulation oscillation source 100A according to the second embodiment.
  • a frequency compensation voltage table hereinafter, referred to as a “VT table” 40
  • a modulation control A voltage table hereinafter, referred to as a “VP table” 42
  • a temperature detector 45 is added.
  • Other configurations are the same or equivalent to the configurations of the first embodiment, and the same or equivalent components are denoted by the same reference numerals.
  • FIG. 10 is a flowchart for explaining the operation of the frequency modulation oscillation source 100A according to the second embodiment.
  • FIG. 11 is a diagram showing an example of the VT table 40 shown in FIG.
  • FIG. 12 is a diagram showing an example of the VP table 42 shown in FIG.
  • the same or equivalent processes as those in the flowchart shown in FIG. 7 are denoted by the same step numbers.
  • the VT table 40 and the VP table 42 are tables that refer to or store the results calculated by the frequency compensation control unit 30.
  • the VT table 40 constitutes a “first table”
  • the VP table 42 constitutes a “second table”.
  • the VT table 40 and the VP table 42 can be realized using the memory 202 shown in FIG.
  • the temperature detector 45 is a detector that detects an ambient temperature. The detection value of the temperature detector 45 is obtained when the frequency compensation control unit 30 reads out the frequency compensation voltage VT and the modulation control voltage VP from each table at the temperature, calculates the VT table 40, and calculates the VT table 40. Is stored in the memory 202. Details of V T tables 40 and V P table 42, and for details of operation when the frequency compensation control unit 30 utilizes a V T tables 40 and V P table 42 will be described later.
  • V T table 40 as shown in FIG. 11, the corresponding temperature data (T1, ?? T0, « T2 ) and a frequency compensation voltage data (V T1, ?? V T0, « V T2) and It is a table in which the relationship is described.
  • V P table 42 as shown in FIG. 12, the temperature data (T1, ?? T0, « T2 ) and the modulation control voltage data (V P1, ?? V P0, ?? V P2) and Is a table in which the correspondence relationship is described.
  • the target range of V P value corresponding to the Kv value of the target range can be obtained by reference to the V P table 42 as shown in FIG. 12.
  • Frequency compensation control unit 30 refers to the V T table 40, reads the frequency compensation voltage V T corresponding to the detected ambient temperature (step S202).
  • the read frequency compensation voltage VT is provided to the frequency compensation voltage generator 34.
  • Frequency compensation voltage generating unit 34 to generate the indicated frequency compensation voltage V T is applied to the frequency compensation pin 52 of the VCO 5 (step S101). Note that, in FIG. 10, the processing from step S101 to step S104 is the same processing as in FIG. 7, and a description thereof will be omitted.
  • step S203 Frequency compensation control unit 30, V P value detected in step S104, it is determined whether the value of the target range (step S203). If the detected V P value is not a value within the target range (step S203, No), the process proceeds to step S204.
  • step S204 V P value detected in step S104 whether greater than the upper limit of the target range is determined. When V P value is greater than the upper limit of the target range (step S204, Yes), the frequency compensation control unit 30 resets the frequency compensation voltage V T. Resetting of the frequency compensation voltage V T is performed by increasing the value of the frequency compensation voltage V T previously calculated (step S205). Further, if V P value detected in step S104 is equal to or less than the upper limit of the target range (step S204, No), the process proceeds to step S206.
  • step S203 since already V P value is determined not to be a value within the target range, the determination of "No" in step S204, the detected V P value lower limit of the target range at step S104 Means less than. Therefore, reconfiguration of the frequency compensation voltage V T at the step S206 is performed by decreasing the value of the frequency compensation voltage V T previously calculated.
  • step S110 The processing from step S110 to step S112 is the same processing as in FIG. 7, and the description here is omitted.
  • step S204 although V P value detected in step S104 is determined whether greater than the upper limit of the target range, whether the detected V P value is smaller than the lower limit of the target range May be determined. In this case, if the detected V P value is smaller than the lower limit of the target range, the frequency compensation control unit 30 resets the frequency compensation voltage V T. Resetting of the frequency compensation voltage V T is performed by decreasing the value of the frequency compensation voltage V T previously calculated. Further, if the detected V P value is more than the lower limit of the target range, the frequency compensation controller 30, a new frequency compensation voltage V T which is calculated by increasing the value of the frequency compensation voltage V T previously calculated Reset.
  • the target range of V P value grasps the V P -f characteristic of VCO5 shown in FIG. 5, previously obtained in advance by an initial adjustment.
  • the modulation sensitivity Kv value may be determined as described in the first embodiment, and the modulation sensitivity Kv value may be determined from the Kv value that is the design center of the PLL loop characteristic.
  • V P -kv characteristics varactor characteristics are not fluctuated in individuals is approximately constant, is possible not greater variation with temperature I know it.
  • FIG. 10 is a diagram for explaining a state approaching the value of the modulation control voltage V P is targeted by the process of the flowchart shown in FIG. 10.
  • the vertical axis is shown the center frequency f 0 that is set by the PLL 16, the horizontal axis, V P value detected (V P (1)) are shown.
  • P 0 (1) is an operating point for outputting the center frequency f 0 in the curve K1 representing the V P ⁇ f characteristic.
  • Curve K1 is determined by the initial value of the frequency compensation voltage V T.
  • VP (1) does not fall within the VP value target range indicated by hatching. Therefore, a new VT value is reset. The manner in which the new VT value is reset is shown in the middle part of FIG.
  • the operating point of the VCO5 moves on a curve K4 corresponding to the new V T value.
  • the center frequency f 0 is locked by the PLL 16.
  • P 0 (3) on the curve K3 is a new operating point.
  • P 0 V P values in (3) (V P (3 )) is contained in V P value target range.
  • the last set V T value is in the normal operation, the V T value of the modulation center frequency f 0 of the PLL applied to VCO 5.
  • the operating point of the VCO 5 is an operating point at which an optimum Kv value is obtained.
  • the flowchart of FIG. 10 in the second embodiment and the adjustment flow of the frequency compensation voltage V T and stores the value calculated and determined by the adjustment flow V T table 40, at the time of subsequent adjustment time or operational it may be referred to as a monitoring of the frequency compensation voltage V T.
  • the detected V P value V stored in the P table 42 may be a reference for the modulation control voltage V P at the time of subsequent adjustment time or operation.
  • the VT table 40 and the VP table 42 set upper and lower limits with a predetermined width for the adjustment results, and monitor whether or not the temperature falls within the upper and lower limits at each temperature during operation. It may be. In this way, the effect of shortening the adjustment time in the next adjustment flow can be obtained.
  • frequency compensation voltage VT is controlled such that modulation control voltage VP has a value within a target range.
  • the frequency modulation oscillation source according to the second embodiment fluctuations in the cut-off characteristics of the PLL can be suppressed, so that a sufficient operation margin can be obtained with respect to the phase margin in the PLL design. As a result, it is possible to reduce the risk of occurrence of an event that the operating frequency of the PLL is unlocked unexpectedly. Therefore, if the frequency modulation oscillation source according to the first embodiment is applied to a radar device, it is possible to reduce the risk of deviation from radio regulations due to unintended transmission frequency output and radar transmission / reception failure.
  • FIG. 14 is a block diagram showing a configuration of the frequency modulation oscillation source according to the third embodiment.
  • frequency compensation control section 30 is changed to frequency compensation control section 30A in the configuration of frequency modulation oscillation source 100 according to the first embodiment shown in FIG. Have been.
  • the signal switch 8 is added to the PLL 16 in the first embodiment shown in FIG. 1 to constitute a PLL 16A. Further, a frequency detection unit 31 is added.
  • a signal changeover switch 8 is provided between the loop filter 4 and the VCO 5, and an output of the signal changeover switch 8 is input to the VCO 5.
  • a frequency compensation voltage / modulation control voltage calculator 35 and a modulation control voltage generator 36 are added in place of the modulation control voltage detector 32 and the frequency compensation voltage calculator 33.
  • a frequency detection unit 31 is provided, and the frequency detected by the frequency detection unit 31 is input to the frequency compensation voltage and modulation control voltage calculation unit 35. Therefore, in FIG. 14, the output of the frequency division number setting unit 10 is not input to the frequency compensation voltage and modulation control voltage calculation unit 35 but is input only to the division period control unit 6.
  • the other configuration is the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are denoted by the same reference numerals and redundant description will be omitted.
  • the frequency compensation control unit 30A is the output frequency of the VCO 5 at the time of the modulation control voltage V P of the frequency compensation control unit 30A has generated is input to the VCO 5, read from the frequency detector 31.
  • the output frequency of the VCO 5 is detected by the frequency detector 31 from the reference signal 61 and the feedback signal 66.
  • This repetition, frequency compensation control unit 30A finds out the operating point of VCO5 target Kv value is obtained on the V P -f characteristic curve, performs control to move the operating point.
  • the frequency compensation control unit 30A is input to the frequency compensation pin 52 by generating a frequency compensation voltage V T, similarly the output frequency from the reference signal 61 and feedback signal 66 frequency detecting unit 31 is input VCO5 To detect.
  • the frequency compensation control unit 30A includes a frequency compensation voltage and modulation control voltage calculation unit 35, a frequency compensation voltage generation unit 34, and a modulation control voltage generation unit 36.
  • the frequency detection unit 31 configures a “detection unit”
  • the frequency compensation voltage and modulation control voltage calculation unit 35 configures a “calculation unit”
  • the modulation control voltage generation unit 36 configures a “first voltage”.
  • a frequency compensation voltage generator 34 as a “second voltage generator”.
  • Modulation control voltage generating unit 36 generates a modulation control voltage V P to be input to the modulation terminal 50 of the VCO 5.
  • Modulation control voltage V P to be input to the modulation terminal 50 of VCO5 is inputted via the signal changeover switch 8.
  • Signal changeover switch 8 the receiving a first terminal 8a for receiving a modulation control voltage V P output from the loop filter 4, a modulation control voltage V P output from the modulation control voltage generating unit 36 of the frequency compensation control unit 30A And two terminals 8b.
  • the signal changeover switch 8 is switched to the first terminal 8a side, to PLL operation the VCO 5.
  • the frequency compensation control unit 30A switches the signal changeover switch 8 to the second terminal 8b side, PLL The loop is disconnected from the VCO 5, and the VCO 5 is independently operated in the open loop.
  • the signal changeover switch 8 switches the modulation control voltage V P is a first voltage input to VCO5 outputted from the loop filter 4, the third voltage output from the modulation control voltage generating unit 36 constitute a "voltage switching unit" for inputting the certain modulation control voltage V P to the VCO 5.
  • the frequency compensation voltage and the modulation control voltage calculation unit 35 respectively a frequency compensation voltage V T and the modulation control voltage V P is set as an initial value, the output from the frequency compensation voltage generating unit 34 and the modulation control voltage generating unit 36 Then, it is input to the VCO 5.
  • the frequency detection unit 31 is based on the output signal of the VCO 5 at each of the input voltages, that is, the feedback signal 66 output to the frequency divider 7 and the reference signal 61 output to the phase frequency comparison unit 2 by the reference signal generation unit 1. Then, the oscillation frequency of the VCO 5 is detected.
  • the frequency compensation voltage and modulation control voltage calculator 35 calculates the detection value of the frequency detector 31, that is, the oscillation frequency of the VCO 5 detected by the frequency detector 31 and the modulation control voltage V P output from the modulation control voltage generator 36. , The modulation sensitivity Kv is calculated. When the target of the modulation sensitivity Kv is not obtained, the frequency compensation voltage and the modulation control voltage calculation unit 35 sets the following modulation control voltage V P, and enter into VCO5 output from the modulation control voltage generating unit 36, again , The modulation sensitivity Kv is calculated. Or more repeat, the goal of the modulation sensitivity Kv calculates the modulation control voltage V P to be obtained. In the process up to calculate the above modulation control voltage V P, the frequency compensation voltage V T is maintained at the initial value.
  • the frequency at this time is detected by the frequency detection unit 31.
  • the frequency compensation voltage V T of the target frequency is obtained is calculated.
  • the target frequency of the VCO 5 is selected so as to be the center frequency during normal PLL operation, that is, during modulation.
  • the frequency compensation voltage V T which is determined by the adjustment of the above, is set by the frequency compensation voltage and the modulation control voltage calculation unit 35, is input from the frequency compensation voltage generating unit 34 for frequency compensation terminal 52 of VCO5 You.
  • Frequency compensation control unit 30A switches the signal changeover switch 8 to the first terminal 8a side, a modulation control voltage V P is inputted from the loop filter 4 in VCO 5, to PLL operation the PLL 16a.
  • PLL16A is the setting frequency compensation voltage V T by adjusting the output frequency and modulation sensitivity Kv to PLL operation at the target value.
  • FIG. 15 is a flowchart for explaining the operation of the frequency modulation oscillation source 100B according to the third embodiment.
  • V P value corresponding to the Kv value of the target is not known in advance.
  • V P value summary may set the V P value as an initial value.
  • a frequency compensation voltage generating unit 34 applies the initial value of the frequency compensation voltage V T to the frequency compensation pin 52 of the VCO 5 (step S301). Then, the modulation control voltage generator 36 via the signal changeover switch 8, and applies a modulation control voltage V P to the modulation terminal 50 of the VCO 5 (step S302).
  • the frequency detector 31 detects the oscillation frequency of the VCO 5 (Step S303). The detection of the applied and the oscillation frequency of the modulation control voltage V P is carried out in at least two points.
  • Frequency compensation control unit 30A includes a modulation control voltage V P applied at step S302, based on the oscillation frequency f detected in step S303, calculates the Kv value (step S304).
  • the frequency compensation control unit 30A determines whether the Kv value calculated in step S304 is within a target range (step S305). If the calculated Kv value is not within the target range (No at Step S305), the process proceeds to Step S306. In step S306, it is determined whether the Kv value calculated in step S304 is smaller than the lower limit of the target range. If Kv value is smaller than the lower limit of the target range (step S306, Yes), the frequency compensation control unit 30A updates the value of the modulation control voltage V P, resets the modulation control voltage V P of the updated. Resetting of the modulation control voltage V P is performed by decreasing the value of the modulation control voltage V P previously calculated (step S307).
  • step S306 If the Kv value calculated in step S304 is equal to or larger than the lower limit of the target range (step S306, No), the process proceeds to step S308. Since it is determined in step S305 that the Kv value is not within the target range, the determination of “No” in step S306 is that the Kv value calculated in step S304 is larger than the upper limit of the target range. Means that. Therefore, resetting of the modulation control voltage V P at the step S308 is performed by increasing the value of the modulation control voltage V P previously calculated.
  • step S306 it is determined whether the Kv value calculated in step S304 is smaller than the lower limit of the target range. However, it is determined whether the calculated Kv value is larger than the upper limit of the target range. May be. In this case, when the calculated Kv value is greater than the upper limit of the target range, the frequency compensation control unit 30A resets the modulation control voltage V P. Resetting of the modulation control voltage V P is performed by increasing the value of the modulation control voltage V P previously calculated. Further, when the calculated Kv value is less than the upper limit of the target range, the frequency compensation controller 30, a new modulation control voltage V P which is calculated by reducing the value of the modulation control voltage V P previously calculated again Set.
  • the frequency compensation control unit 30A determines whether the reset modulation control voltage VP is at the set limit value (step S309). If the modulation control voltage VP is at the set limit value (step S309, Yes), it is determined that a failure has occurred, and the process ends (step S318). On the other hand, if the modulation control voltage V P is not set limit value (step S309, No), the flow returns to step S302. Thereafter, the processing from step S302 to step S309 is repeated.
  • the reset modulation control voltage VP is supplied to the modulation control voltage generator 36. Modulation control voltage generating unit 36 generates a designated modulation control voltage V P, applied to the modulation terminal 50 of VCO5 via the signal changeover switch 8.
  • step S305 if the calculated Kv value is within the target range (step S305, Yes), the process proceeds to step S310.
  • the processing from step S302 to step S309 is the adjustment step of the modulation control voltage V P by Kv value (determination step).
  • the modulation control voltage V P that gives the Kv value within the target range is determined.
  • Modulation control voltage generation unit 36 applies to the modulation terminal 50 of VCO5 decision value of the modulation control voltage V P via the signal changeover switch 8.
  • the modulation control voltage V P applied here is different from the modulation control voltage V P applied at step S302, a value of one point center.
  • the process proceeds to step S311.
  • step S311 under the condition that the modulation control voltage V P which is determined in step S305 is applied to the modulation terminal 50 of the VCO 5, the frequency compensation voltage generating unit 34, frequency compensation of the VCO 5 frequency compensation voltage V T To the terminal 52.
  • the frequency detector 31 detects the oscillation frequency of the VCO 5 (Step S312).
  • the frequency compensation control unit 30A determines whether the frequency detected in step S312 is within a target range (step S313). If the detected frequency is not a value within the target range (step S313, No), the process proceeds to step S314. In step S314, it is determined whether the frequency detected in step S312 is larger than the upper limit of the target range. If the detected frequency is greater than the upper limit of the target range (step S314, Yes), the frequency compensation control unit 30A updates the value of the frequency compensation voltage V T, resets the value of the updated. Resetting of the frequency compensation voltage V T is performed by decreasing the value of the frequency compensation voltage V T previously calculated (step S315).
  • step S312 If the frequency detected in step S312 is equal to or lower than the upper limit value of the target range (step S314, No), the process proceeds to step S316. Since it is determined in step S313 that the frequency already detected is not a value within the target range, the determination of “No” in step S314 is that the frequency detected in step S312 is smaller than the lower limit of the target range. It means big. Therefore, reconfiguration of the frequency compensation voltage V T at the step S316 is performed by increasing the value of the frequency compensation voltage V T previously calculated.
  • step S314 it is determined whether the frequency detected in step S312 is higher than the upper limit of the target range. However, it is determined whether the detected frequency is lower than the lower limit of the target range. Is also good. In this case, if the detected frequency is smaller than the lower limit of the target range, the frequency compensation control unit 30A resets the frequency compensation voltage V T. Resetting of the frequency compensation voltage V T is performed by increasing the value of the frequency compensation voltage V T previously calculated. Further, if the detected frequency above the lower limit of the target range, the frequency compensation control unit 30A is reset and a new frequency compensation voltage V T which is calculated by reducing the value of the frequency compensation voltage V T previously calculated I do.
  • the frequency compensation control unit 30A determines whether or not the reset frequency compensation voltage VT is at the set limit value (step S317). If the frequency compensation voltage V T is set limit value (step S317, Yes), it terminates the malfunction determination to process (step S318). On the other hand, when the frequency compensation voltage V T is not set limit value (step S317, No), the flow returns to step S311. Thereafter, the processing from step S311 to step S317 is repeated.
  • the reset frequency compensation voltage VT is provided to the frequency compensation voltage generator 34. Frequency compensation voltage generating unit 34 generates a designated frequency compensation voltage V T, is applied to the frequency compensation pin 52 of the VCO 5.
  • step S313 if the frequency detected in step S312 is within the target range (step S313, Yes), the process shifts to normal operation and ends (step S319).
  • the processing from step S311 to step S317 is the adjustment step of the frequency compensation voltage V T by the frequency (determining step).
  • FIG. 16 is a view for explaining how the modulation sensitivity Kv approaches the target value by the processing of the flowchart shown in FIG.
  • the vertical axis the oscillation frequency f 1 of VCO5 controlled by the modulation control voltage V P (1) and f 2 (1) is shown in the horizontal axis
  • V P is set
  • the values (V P1 (1), V P2 (1)) are shown.
  • P 1 (1) is an operating point for outputting the oscillation frequency f 1 (1)
  • P 2 (1) is an operating point for outputting the oscillation frequency f 2 (1).
  • P 0 (1) is an operating point for outputting the oscillation frequency f 0 (1) located between the oscillation frequency f 1 (1) and the oscillation frequency f 2 (1) in the curve K5.
  • the Kv value is calculated by the following equation (2).
  • Kv value is calculated by the equation (2), if the Kv value within the target range can not be obtained, a new V P value is calculated. By the new V P values, how a new Kv value is calculated it is shown in the middle portion of FIG. 16.
  • the operating point of VCO5 P 0 (1) is moved to the operation point corresponding to the new V P value P 0 (2).
  • P 1 (2) corresponding to V P1 (2) and P 2 (2) corresponding to V P2 (2) are new operating points.
  • the frequency detection unit 31 the frequency f 1 (2) in the new operating point P 1 (2), and the frequency f 2 in the new operating point P 2 (2) (2) is detected.
  • the Kv value at the new operating point is calculated by the following equation (3).
  • the change of the operating point and the recalculation of the Kv value are repeated until the newly calculated Kv value becomes a value within the target range.
  • Calculated Kv value when a value within the target range, the search processing of V P value is ended.
  • the finally calculated Kv value is a Kv value that determines the operating point of the VCO 5 during normal operation, and corresponds to the operating point P 0 (2) in the middle part of FIG. P 0 (2) is an operating point for outputting the oscillation frequency f 0 (2) at the modulation control voltage V P0 .
  • V T value is a set value of the frequency compensation voltage V T is performed. How search for V T value is performed is shown in the lower portion of FIG. 16.
  • the operating point P 0 (2) on the curve K5 is the same as P 0 (2) shown in the middle part of FIG. 16, and the oscillation frequency f 0 (2) at the modulation control voltage V P0 . ) Is output.
  • the frequency compensation voltage VT is reset so that a target frequency that is a frequency within the target range is obtained.
  • V P -f characteristic of VCO5 controlled by new frequency compensation voltage V T is represented by a curve K6.
  • P 0 (3) in the curve K6 is an operating point for outputting the oscillation frequency f 0 (3).
  • the oscillation frequency f 0 (3) at the operating point P 0 (3) is within the target range. Incidentally, when the target frequency is not obtained, until the target frequency is obtained, the process of searching the frequency compensation voltage V T is performed.
  • the Kv value at the operating point P 0 (2) and the Kv value at the operating point P 0 (3) are operating points determined by the same modulation control voltage V P0 , and both have substantially the same value. However, in order to know the exact Kv value, the final frequency compensation voltage V T After determining it may be performed calculation of the Kv value.
  • V P value was finally determined by the flow and Kv value of 15, may be stored in the memory 202 shown in FIG. 4, may be stored in V P table 42 shown in FIG. 9 .
  • the method described in the first or second embodiment can be applied to the next VT value search process.
  • an effect of shortening the search time can be expected.
  • the modulation control voltage VP and the frequency compensation voltage VT are controlled such that the modulation sensitivity Kv (Kv value) falls within a target range.
  • the method according to the third embodiment it is possible to enter the VCO 5 disconnect the PLL loop from VCO 5 is independent operation, the modulation control voltage V P output from the frequency compensation controller 30A to VCO 5.
  • the V P value corresponding to the Kv value of the target is not known in advance, it is possible to search for V P value for obtaining the Kv value of the target.
  • the frequency modulation oscillation source according to the third embodiment since a change in the cutoff characteristic of the PLL can be suppressed, a sufficient operation margin can be obtained with respect to the phase margin in the PLL design. As a result, it is possible to reduce the risk of occurrence of an event that the operating frequency of the PLL is unlocked unexpectedly. Therefore, if the frequency modulation oscillation source according to the third embodiment is applied to a radar device, it is possible to reduce the risk of deviation from radio regulations due to unintended transmission frequency output and radar transmission / reception failure.
  • FIG. 17 is a flowchart for explaining the operation of the frequency modulation oscillation source according to the fourth embodiment.
  • Figure 18 is a first diagram for explaining the process of creating V T -V P approximate curve in the fourth embodiment.
  • Figure 19 is a second diagram explaining the process of creating V T -V P approximate curve in the fourth embodiment.
  • Figure 20 is a third diagram explaining the process of creating V T -V P approximate curve in the fourth embodiment.
  • the function of the frequency modulation oscillation source according to the fourth embodiment can be realized with the same or equivalent configuration as that of the first embodiment shown in FIG.
  • V P verification step may be in place is referred to as Kv verification step.
  • V P detection step consists of three steps from step S401 to step S403.
  • the VT (T) calculation step includes three steps from step S404 to step S406.
  • V T (T) calculation step is a step of calculating the V T (T) is a frequency compensation voltage V T for obtaining a V P value of the target.
  • V P verification step consists of four steps from step S407 to step S410.
  • V P verification step steps of applying V T obtained in V T (T) calculation step (T) is the VCO 5, that V P value of the target is obtained and verified by actually detected It is. If V T (T) V T which is calculated by the calculation step (T) shall be feasible, V P verification step may be omitted.
  • Step S411 is a V T (T) update step.
  • the frequency compensation voltage generator 34 applies the frequency compensation voltage VT to the frequency compensation terminal 52 (Step S401).
  • PLL 16 operates, frequency is locked at the modulation center frequency f 0 in the normal operation (step S402).
  • the modulation control voltage detecting unit 32 detects the modulation control voltage V P (step S403). Specific examples of these steps will be described with reference to the example of FIG.
  • FIG. 18 shows four curves K7, K8, K9, and K10 representing the V P -f characteristics.
  • the initial operating point that is, the operating point at the start of compensation is the point P on the curve K7.
  • V P is detected.
  • the example of FIG. 18 is an example in the case where there are three operating points. As shown in FIG. 18, when the V T V T1 value is less than is applied, the operating point becomes P 1 point on the curve K8, V P1 is detected. Also, if V T2 also is greater than V T is applied, the operating point becomes P 2 points on the curve K9, V P2 is detected. In the example of FIG.
  • Kv value of P 0 point on the curve K10 is the target, i.e., are shown as operating point giving the Kv value within the target range.
  • step S404 a frequency compensation voltage V T was applied at step S401, on the basis of the detected modulation control voltage V P at step S403, a process of mapping these (hereinafter, " V T is referred to as -V P mapped ") is performed (step S404).
  • V T is referred to as -V P mapped .
  • FIG. 19 separately shows the relationship between the frequency compensation voltage VT and the frequency f, and the relationship between the modulation control voltage VP and the frequency f.
  • the oscillation frequency of the VCO 5 is set by the frequency division number setting unit 10 and locked to the frequency f 0 corresponding to the frequency division number controlled by the frequency divider control unit 6. Therefore, the frequency compensation voltage V T and the modulation control voltage V P changes in balance with each other. Therefore, the oscillation frequency of the VCO 5 remains at f0 within the range in which the PLL 16 operates. This can be explained with the contents shown in the next section.
  • the frequency difference between the operating point P and the operating point P 3 (P 1 ) in the curve K11 in the left diagram is the operating point P and the operating point in the curve K12 in the right diagram. coincides with the frequency difference between the P 1.
  • the frequency compensation voltage is changed from V T to V T2, the oscillation frequency of VCO5 acts in the direction to rise only .DELTA.f2.
  • the PLL operation in a state in which frequency compensation voltage is changed from V T to V T2 acts in a direction in which the oscillation frequency of the VCO 5 is lowered by .DELTA.f2, change modulation operating point of the VCO 5, modulation control voltage is changed from V P to V P1.
  • the frequency difference between the operating point P in the curve K11 in the left side of FIG operating point P 2 is the operating point P in the curve K12 in the right side of FIG operating point P 2 Match the frequency difference between
  • V T -V P mapping process data (hereinafter, “(V T , V P) ” is a pair of the frequency compensation voltage V T applied to the VCO 5 and the modulation control voltage V P detected at that time. ) ”).
  • the frequency compensation control unit 30 based on collected in the process of step S404 (V T, V P), V T representing the relationship between the frequency compensation voltage V T and the modulation control voltage V P - A VP approximate curve is created (step S405). Then, the frequency compensation controller 30 uses the V T -V P approximated curve generated in step S405, calculates a frequency compensation voltage V T for obtaining a V P value of the target (T) (step S406 ). Specific examples of the processing of these steps will be described with reference to the example of FIG.
  • FIG. 20 shows an example of V T -V P approximation curves are shown.
  • V T -V P approximate curve shown in Figure 20 three data pairs collected in the process of step S404 (V T, V P) , the (V T1, V P1) and (V T2, V P2) The three data pairs are plotted and connected by a curve.
  • V T corresponding to V P (T) (T) becomes the frequency compensation voltage V T for obtaining a V P value of the target.
  • V T -V P approximate curve frequency compensation voltage V T for obtaining a V P value of target (T) can be calculated directly.
  • the frequency compensation voltage generator 34 applies the frequency compensation voltage V T (T) calculated in step S406 to the frequency compensation terminal 52 (step S407).
  • the frequency compensation control unit 30 causes the VCO 5 to perform a PLL operation at the frequency f 0 corresponding to the frequency division number set by the frequency division number setting unit 10 and controlled by the frequency divider control unit 6, and the oscillation of the VCO 5 The frequency is locked (step S408).
  • the oscillation frequency of VCO5 at this time the frequency f 0 which is set at 18 and 19.
  • Modulation control voltage detecting unit 32 detects the modulation control voltage V P at which VCO5 is locked to the frequency f 0 (step S409).
  • the frequency compensation control unit 30 determines whether or not the detected VP value is within a target range (Step S410).
  • step S410 If the detected V P value is not a value within the target range (step S410, No), the flow returns to step S401.
  • Frequency compensation control unit 30 discards the V T -V P approximated curve generated in step S405, creates a new V T -V P trendline.
  • step S410 if the detected VP value is within the target range (step S410, Yes), the frequency compensation voltage V T (T) calculated in step S406 is reflected in the memory 202, and the process ends (step S410). S411).
  • the modulation control voltage V P at the time of frequency locked To detect. Then, to create a V T -V P approximate curve based the applied frequency compensation voltage V T, and the detected modulation control voltage V P. Then, based on V T -V P approximated curve generated, to calculate a frequency compensation voltage V T for obtaining a V P value of the target. Thereby, the modulation sensitivity Kv is controlled to be a value within the target range.
  • a frequency compensation voltage V T calculated in the above process is applied to the VCO, that V P value of the target is obtained, the actual Includes the steps of detecting and verifying. Therefore, this verification step may be selected and executed as necessary. Executing the verification step has the effect of ensuring that the target VP value is obtained.
  • Embodiment 5 the target of the Kv value and V P value, a description will be given of a control in a case where the frequency compensation voltage V T exceeds the set limit value.
  • the control according to the present embodiment can be executed by the frequency compensation control unit 30 or the frequency compensation control unit 30A.
  • the charge pump current output from the charge pump 3 to the loop filter 4 is not controlled. Therefore, in the fifth embodiment, when the frequency compensation voltage V T is determined to exceed the set limit value, controls the charge pump current, resetting Kv value for the target, and V P value a target Then, the frequency compensation voltage VT is adjusted.
  • the charge pump current is appropriately described as “Icp”.
  • the PLL loop characteristic (fc characteristic) that affects the phase noise characteristic of the PLL is proportional to the product of the square root of the Kv value, the transfer function of the loop filter 4, and Icp.
  • the transfer function of the loop filter 4 is determined by the resistance value of the resistance constituting the loop filter 4, the capacitance value of the capacitor, the GBW (product of open loop gain and frequency) of the operational amplifier, and the like. It is uniformly determined as a circuit constant. Therefore, the Kv value and Icp are used as control parameters.
  • Kv 1 the Kv value (hereinafter referred to as “Kv 1 ”) as a new target value is calculated based on the following equation (4). to calculate the corresponding Icp 1.
  • Icp 1 ⁇ (Kv 0 / Kv 1 ) ⁇ Icp 0 (4)
  • the frequency modulation oscillation source when the frequency compensation voltage V T is determined to be set limit value calculates the Kv value when it is determined that exceeds the set limit value, The charge pump current is calculated based on the calculated Kv value and the newly set target Kv value. Then, a charge pump current based on the calculated value of the charge pump current, that is, a new drive current level in the charge pump 3 is set, and a charge pump current having the set drive current level is generated to drive the loop filter 4.
  • a target it is possible to adjust and re-set the Kv value and V P value, within the setting limits of the frequency compensation voltage V T, Kv value and V P value to target obtained There is an effect that it can be.
  • FIG. 21 is a time chart for explaining compensation operation of the frequency compensation voltage V T at the time of actual operation when using the method of controlling the frequency modulation oscillator source according to the first to fifth embodiments.
  • FIG. 21 shows waveforms of main parts related to a control (adjustment) method during the actual operation of the frequency modulation oscillation source according to the first to fifth embodiments.
  • (1) PLL operation setting signal, (2) modulation (normal operation) start trigger, (3) VCO output signal (frequency), (4) VT output (setting), (4) 5) Icp setting are shown the waveforms of the (6) V P output.
  • the PLL operation setting signal and the modulation (normal operation) start trigger are a PLL operation parameter setting signal (serial signal) output from the processor 201 and a reference timing signal.
  • the VCO output signal (frequency) is set by the frequency division number setting unit 10 according to the reference timing signal, and is controlled by the frequency divider control unit 6 into a frequency division signal 68 that is swept based on the frequency division number and time. Output correspondingly.
  • V T output is set on the basis of the PLL operation setting signal, time waveform, Icp set of frequency compensation voltage V T applied from the frequency compensation voltage generating unit 34 for frequency compensation terminal 52 of VCO5 Is a charge pump current set for the charge pump 3 based on the PLL operation setting signal.
  • V P output in the above PLL operation, the output from the loop filter 4, a time waveform of the modulation control voltage to frequency sweep the VCO 5.
  • V T the adjustment frequency compensation voltage
  • Icp setting shows an example in which the invariant.
  • the PLL is started at time t0 when the PLL operation setting signal falls, and locked at time t1.
  • a modulation start trigger is input at time t2, and the modulation mode starts at time t3 when the modulation start trigger falls.
  • a frequency divider setting signal whose frequency changes linearly with time is generated.
  • a period from time t3 to time t4 is an output period of the FM signal.
  • a period from time t4 to time t5 is an output section of a fixed frequency CW signal in which FM modulation is not performed.
  • the period from time t5 to time t6 is a period during which the FM signal is not transmitted from a transmission amplifier (not shown) located downstream of the frequency modulation oscillation source of the present application (hereinafter, referred to as a “signal non-transmission period”).
  • the signal non-transmission period is a period different from the period during which the normal operation in the actual operation is performed.
  • Kv compensation is performed using the signal non-transmission period.
  • the processing from step S401 to step S410 or the processing from step S401 to step S406 is executed during the signal non-transmission period.
  • Kv compensation i.e. adjusted, optimized controlled V T
  • Icp charge pump current
  • the PLL operation setting signal includes a control signal such as a frequency compensation voltage V T for performing Kv compensation and a charge pump current Icp.
  • V T is the time when the next modulation start trigger falls.
  • the operation cycle is from time t3 to time t7.
  • V P variation during PLL operation generated by the change of such ambient temperature, i.e. against Kv variation of VCO (the period from time t4 to time t6)
  • V P fluctuates i.e. Kv variation of the VCO is compensated to the original value.
  • Kv compensation can be performed during actual operation. For this reason, it is also effective in suppressing a change in the Kv value of the VCO due to aging.
  • FIG. 22 is a block diagram showing a configuration of the frequency modulation oscillation source according to the sixth embodiment.
  • a direct digital signal is provided between the reference signal generator 1 and the phase frequency comparator 2 in the configuration of the first embodiment shown in FIG.
  • a synthesizer (Direct ⁇ Digital ⁇ Synthesizer: DDS) 9 is provided.
  • the DDS 9 is a circuit that includes an adder, a latch circuit, a ROM, a DA converter, and the like, and digitally generates an arbitrary signal waveform or an arbitrary frequency signal by discrete sampling processing.
  • the phase frequency comparison unit 2, charge pump 3, loop filter 4, VCO 5, frequency divider 7, and DDS 9 constitute a PLL 16B.
  • FIG. 22 is different from that of FIG. 1 in that the configuration does not include the frequency divider control unit 6.
  • the frequency modulation oscillation source 100C includes the DDS 9 arranged before the phase frequency comparison unit 2.
  • the DDS 9 generates the DDS reference signal 71 input to the phase frequency comparison unit 2 using the reference signal 61 output from the reference signal generation unit 1 and the frequency (division number) set value of the frequency division number setting unit 10. I do.
  • DDS reference signal 71 is discretely swept in a first time interval T 1 of the following loop time constant, periodic loop time constant ⁇ over a second time interval T 2, linearly relative to and time This is a reference signal whose frequency changes. That is, the DDS reference signal 71 is a second reference signal that changes a frequency set with respect to time based on the input reference signal 61 as the first reference signal.
  • the phase frequency comparison unit 2 generates a comparison result signal 62 corresponding to the phase difference between the DDS reference signal 71 and the frequency-divided signal 68 output from the frequency divider 7 and sends it to the loop filter 4. Subsequent operations are as described above.
  • the frequency modulation oscillation unit 100C includes the frequency compensation control unit 30 as in the first embodiment shown in FIG. Therefore, by using the method described in Embodiment 1, Embodiment 2, or Embodiment 4, the same effect as in Embodiment 1, Embodiment 2, or Embodiment 4 can be obtained.
  • the configuration in which the DDS 9 is provided between the reference signal generation unit 1 and the phase frequency comparison unit 2 is applied to FIG. 1, but this configuration is applied to the configuration of the second embodiment shown in FIG. This configuration may be applied, or this configuration may be applied to the configuration of the third embodiment shown in FIG.
  • the same effect as in the third embodiment can be obtained.
  • FIG. 23 is a block diagram showing a configuration of the frequency modulation oscillation source according to the seventh embodiment.
  • a DDS 9 is provided between the phase frequency comparison unit 2 and the frequency divider 7 in the configuration of the first embodiment shown in FIG. Can be
  • the phase frequency comparator 2, the charge pump 3, the loop filter 4, the VCO 5, the frequency divider 7, and the DDS 9 constitute a PLL 16C.
  • FIG. 23 The configuration of FIG. 23 is different from that of FIG. 1 in that the configuration does not include the frequency divider control unit 6.
  • the phase frequency comparison unit 2 Is generated.
  • DDS division signal 72 is discretely swept in a first time interval T 1 of the following loop time constant, linear with respect to periodic and time loop time constant ⁇ or more second time interval T 2 Is a frequency-divided signal whose frequency changes. That is, the DDS frequency-divided signal 72 is a second frequency-divided signal that changes in frequency set with respect to time based on the frequency-divided signal 68 that is the first frequency-divided signal output from the frequency divider 7. It is.
  • the phase frequency comparison unit 2 generates a comparison result signal 62 corresponding to the phase difference between the DDS frequency-divided signal 72 and the reference signal 61 output from the reference signal generation unit 1, and sends the comparison result signal 62 to the loop filter 4. Subsequent operations are as described above.
  • the frequency compensation oscillation unit 30 is provided, as in the first embodiment shown in FIG. Therefore, by using the method described in Embodiment 1, Embodiment 2, or Embodiment 4, the same effect as in Embodiment 1, Embodiment 2, or Embodiment 4 can be obtained.
  • the configuration in which the DDS 9 is provided between the phase frequency comparison unit 2 and the frequency divider 7 is applied to the configuration of the first embodiment shown in FIG. It may be applied to the configuration of the third embodiment.
  • the same effect as in the third embodiment can be obtained.
  • FIG. 24 is a block diagram showing a configuration of a radar device 500 including any of the frequency modulation oscillation sources described in the first to seventh embodiments.
  • FIG. 25 is a block diagram showing a modified example of the radar device 500 shown in FIG. 24 and 25, modulation signal generator 510 uses any one of the frequency modulation oscillation sources described in the first to seventh embodiments.
  • the FM signal output from the modulation signal generator 510 is amplified to a required power by the power amplifier 520 to generate a transmission signal.
  • the transmission signal is transmitted toward the space by the transmission antenna 530.
  • the transmitted signal is reflected by an object (not shown), and the reflected signal is received by the receiving antenna 540.
  • the received signal obtained from the receiving antenna 540 is subjected to voltage amplification by a preamplifier 550 which is a low noise amplifier.
  • the mixer circuit 560 multiplies the amplified signal output from the preamplifier 550 by the FM signal output from the modulation signal generator 510. As a result, a sine wave signal having a frequency that depends on the distance from the radar device to the target and the relative speed between the target and the radar device is output from the mixer circuit 560 to the radar output terminal 570.
  • the transmission antenna 530 and the reception antenna 540 are separately provided. However, as shown in FIG. 25, by using a transmission / reception separator 590 such as a transmission / reception changeover switch, an isolator or a duplexer, transmission and reception can be performed. It is also possible to share one transmitting / receiving antenna 580. If necessary, an amplifier can be added to both the transmitter and the receiver, and a filter can be used.
  • a transmission / reception separator 590 such as a transmission / reception changeover switch, an isolator or a duplexer, transmission and reception can be performed. It is also possible to share one transmitting / receiving antenna 580. If necessary, an amplifier can be added to both the transmitter and the receiver, and a filter can be used.
  • any one of the frequency modulation oscillation sources described in the first to seventh embodiments is used.
  • a radar device in which the risk of transmission / reception failure is reduced can be realized.
  • the configuration described in the above embodiment is an example of the content of the present invention, and can be combined with another known technology, and can be configured without departing from the gist of the present invention. May be omitted or changed.

Landscapes

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Abstract

周波数変調発振源（１００）は、基準信号（６１）と分周信号（６８）との間の位相差に対応した比較結果信号（６２）を積分して生成した変調制御電圧、及び変調制御電圧と分周信号（６８）の分周数とに基づいて設定される周波数補償電圧に基づいて発振周波数が制御される電圧制御発振器（５）と、周波数補償電圧に基づいて電圧制御発振器（５）の動作点を移動させ、動作点における変調感度が目標範囲内の値となるように周波数補償電圧を制御する周波数補償制御部（３０）と、を備える。

Description

周波数変調発振源、レーダ装置及び周波数変調発振源の制御方法
　本発明は、電圧制御発振器（Ｖｏｌｔａｇｅ－Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を用いて周波数変調波を出力する周波数変調発振源、当該周波数変調発振源を備えたレーダ装置、及び当該周波数変調発振源の制御方法に関する。
　下記特許文献１では、周波数変調発振源に具備される基準信号源が、ループ時定数以下の第１の時間間隔で離散的に掃引される基準信号を、ループ時定数以上の第２の時間間隔で周期的に出力する技術が開示されている。基準信号源が出力する基準信号の離散的で急峻な周波数変化は、位相同期回路（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ：ＰＬＬ）によって平滑化される。これにより、特許文献１では、周波数変調波の周波数範囲において、周波数がほぼ直線的に変化するＶＣＯ出力が得られると記載されている。
特開２０１０－７１８９９号公報
　ＶＣＯは、半導体プロセス固有の個体ごとの特性ばらつき（以下、「個体ばらつき」と呼ぶ）によって、発振周波数が変化する。ＶＣＯの発振周波数は、ＶＣＯを使用する環境の温度ドリフトによっても変化する。ＶＣＯにおいては、変調制御電圧ＶＰに対する発振周波数ｆの特性である電圧周波数特性（以下、適宜「ＶＰ－ｆ特性」と呼ぶ）が重要である。ＶＣＯにおいて、直線性の高いＶＰ－ｆ特性を得ることは、同調回路に具備される半導体素子（バラクタ等）の特性制約から、技術的に困難である。このため、同調電圧に対して、ＶＣＯの発振周波数は線形には変化せず、ＶＣＯの変調感度は同調電圧に対して変化してしまう。なお、変調感度とは、同調電圧に対するＶＣＯの出力周波数変化の傾きを意味し、同調電圧は後述する変調制御電圧と同義である。
　また、ＰＬＬを用いた周波数変調波発振源では、ＰＬＬによって回路的に周波数が基準信号源にロックされる。ＰＬＬからＶＣＯを制御する変調制御電圧は、ＶＣＯのＶＰ－ｆ特性曲線上のＰＬＬロック周波数が得られる変調制御電圧に回路的に収束する。以下、このＶＰ－ｆ特性曲線上の周波数と変調制御電圧とが対応するポイントを「変調動作点」、もしくは、単に「動作点」と呼ぶ。ＶＣＯの動作点におけるロック周波数を得るための変調制御電圧は、前述したような個体ばらつき又は温度ドリフトの差異に起因する発振周波数の変動に応じて変動する。その結果、ロック周波数、すなわち動作点におけるＶＣＯの変調感度は変動する。
　ＶＣＯ変調感度の変動は、ＰＬＬの位相雑音特性を劣化させる。上記特許文献１には、ＶＣＯ変調感度に関する記載は見当たらず、ＰＬＬで周波数制御する際に、ＶＣＯの電圧周波数特性ばらつき、及び温度ドリフトによって変調感度が変化する。このため、特許文献１では、ＶＣＯ変調感度の変動に起因して位相雑音特性が劣化するという課題が認められる。
　本発明は、上記に鑑みてなされたものであって、ＶＣＯ変調感度の変動に起因するＰＬＬの位相雑音特性の劣化を抑制することができる周波数変調発振源を得ることを目的とする。
　上述した課題を解決し、目的を達成するため、本発明に係る周波数変調発振源は、電圧制御発振器と、制御部とを備える。電圧制御発振器は、位相同期回路を構成し、基準信号と分周信号との間の位相差に対応した比較結果信号を積分して生成した第１電圧、及び第１電圧と分周信号の分周数とに基づいて設定される第２電圧に基づいて発振周波数が制御される。制御部は、第２電圧により、電圧制御発振器の第１電圧の周波数特性における変調動作点を移動させ、変調動作点における変調感度が目標範囲内の値となるように第２電圧を制御する。
　本発明に係る周波数変調発振源によれば、ＶＣＯのＶＰ－ｆ特性、すなわち変調感度の変動に起因するＰＬＬの位相雑音特性の劣化を抑制することができるという効果を奏する。
実施の形態１に係る周波数変調発振源の構成を示すブロック図 実施の形態１における基準信号生成部が生成する信号波形の一例を示す図 実施の形態１におけるＶＣＯが生成する信号波形の一例を示す図 実施の形態１に係る処理回路のハードウェア構成の一例を示す図 個体ばらつき又は温度ドリフトによる動作点の変動を説明するための図 変調感度の変動によるＰＬＬカットオフ特性及び位相雑音特性の変動を説明するための図 実施の形態１に係る周波数変調発振源における動作の説明に供するフローチャート 図７に示されるフローチャートの処理によって変調感度が目標の値に近づく様子を説明する図 実施の形態２に係る周波数変調発振源の構成を示すブロック図 実施の形態２に係る周波数変調発振源における動作の説明に供するフローチャート 図９に示されるＶＴテーブルの一例を示す図 図９に示されるＶＰテーブルの一例を示す図 図１０に示されるフローチャートの処理によって変調制御電圧が目標の値に近づく様子を説明する図 実施の形態３に係る周波数変調発振源の構成を示すブロック図 実施の形態３に係る周波数変調発振源における動作の説明に供するフローチャート 図１５に示されるフローチャートの処理によって変調感度が目標の値に近づく様子を説明する図 実施の形態４に係る周波数変調発振源における動作の説明に供するフローチャート 実施の形態４におけるＶＴ－ＶＰ近似曲線の作成処理の説明に供する第１の図 実施の形態４におけるＶＴ－ＶＰ近似曲線の作成処理の説明に供する第２の図 実施の形態４におけるＶＴ－ＶＰ近似曲線の作成処理の説明に供する第３の図 実施の形態１から５に係る周波数変調発振源の制御方法を用いたときの実運用時における周波数補償電圧ＶＴの補償運用の説明に供するタイムチャート 実施の形態６に係る周波数変調発振源の構成を示すブロック図 実施の形態７に係る周波数変調発振源の構成を示すブロック図 実施の形態１から実施の形態７で説明した何れかの周波数変調発振源を含むレーダ装置の構成を示すブロック図 図２４に示すレーダ装置の変形例を示すブロック図
　以下に添付図面を参照し、本発明の実施の形態に係る周波数変調発振源、レーダ装置及び周波数変調発振源の制御方法について詳細に説明する。なお、以下の実施の形態により、本発明が限定されるものではない。
実施の形態１．
　図１は、実施の形態１に係る周波数変調発振源の構成を示すブロック図である。図２は、実施の形態１における基準信号生成部が生成する信号波形の一例を示す図である。図３は、実施の形態１におけるＶＣＯが生成する信号波形の一例を示す図である。
　実施の形態１に係る周波数変調発振源１００は、図１に示されるように、基準信号生成部１、位相周波数比較部（Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ：ＰＦＤ）２、チャージポンプ（Ｃｈａｒｇｅ　Ｐｕｍｐ：ＣＰ）３、ループフィルタ（Ｌｏｏｐ　Ｆｉｌｔｅｒ：ＬＦ）４、ＶＣＯ５、分周器制御部６、分周器７、分周数設定部１０及び周波数補償制御部３０を有する。
　図２には、分周数設定部１０の設定信号に基づいて分周器制御部６によって制御された分周器７が生成する分周信号波形の一例が示されている。分周器７は、図２に示されるように、周波数ｆが第１の時間間隔Ｔ１で離散的にｆ０／Ｎ±Δｆ／Ｎ（但し、ｆ０は、ＶＣＯ５が出力する信号の「中心周波数」、Δｆは「周波数掃引幅」、Ｎは「分周数」を表す）の範囲において掃引される分周信号６８を第２の時間間隔Ｔ２で周期的に生成する。ここで、第１の時間間隔Ｔ１と第２の時間間隔Ｔ２との間には、Ｔ１＜Ｔ２の関係がある。また、第１の時間間隔Ｔ１は、ＰＬＬのループ時定数τ以下に設定され、第２の時間間隔Ｔ２は、ループ時定数τ以上に設定される。また、分周信号の中心周波数ｆ０／Ｎは、ＰＬＬループにより、基準信号生成部１から出力される基準信号周波数に一致する。
　基準信号生成部１は、基準信号６１を生成する。位相周波数比較部２は、基準信号生成部１から出力される基準信号６１と分周器７から出力される分周信号６８との比較を行う。位相周波数比較部２は、基準信号６１と分周信号６８との位相差に対応した比較結果信号６２を出力する。比較結果信号６２は、基準信号６１と分周信号６８との間の周波数差、位相差を検出した信号である。位相周波数比較部２からの比較結果信号６２は、チャージポンプ３に入力される。
　チャージポンプ３は、比較結果信号６２に基づき、ループフィルタ４を動作させる駆動電流６３を生成してループフィルタ４に入力する。チャージポンプ３が電流駆動型である場合、チャージポンプ３が出力する駆動電流６３は、一般的に「チャージポンプ電流」と呼ばれる。ループフィルタ４は、チャージポンプ３から供給される駆動電流６３の電荷を積分する。ループフィルタ４は、駆動電流６３から出力されるリプルを含んだ直流信号を平均化し、交流成分の少ない直流信号に変換するためのローパスフィルタである。ループフィルタ４は、一般的に、抵抗とキャパシタとで構成される受動型の回路と、オペアンプ等を組合せた能動型の回路とを含む。また、ループフィルタ４は、ＰＬＬのループ制御を安定に行なうための伝達特性を決定する役割を果たす。ループフィルタ４の出力は、変調制御電圧ＶＰとして、ＶＣＯ５に入力される。
　ＶＣＯ５には、変調用端子５０と、周波数補償用端子５２とが設けられている。変調用端子５０には、第１電圧である変調制御電圧ＶＰが入力される。周波数補償用端子５２には、第２電圧である周波数補償電圧ＶＴが入力される。ＶＣＯ５の発振周波数は、変調制御電圧ＶＰと、周波数補償電圧ＶＴとに基づいて、独立に各々の電圧で周波数を制御することができる。
　位相周波数比較部２、チャージポンプ３、ループフィルタ４、ＶＣＯ５及び分周器７は、ＰＬＬ１６を構成する。ＶＣＯ５の発振周波数は、ループフィルタ４から出力される変調制御電圧ＶＰと、後述する周波数補償制御部３０から出力される周波数補償電圧ＶＴとに基づいて制御される。周波数補償電圧ＶＴが所定値に定められた条件では、基準信号生成部１から出力される基準信号６１に同期し、分周器制御部６によって制御される分周数で時間的に周波数が変化する周波数変調（Ｆｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌａｔｅｄ：ＦＭ）信号６５がＶＣＯ５から出力される。
　分周数設定部１０は、分周器制御部６と、周波数補償制御部３０とに対して、周波数もしくは周波数に相当する分周数の設定信号を出力する。分周器制御部６及び周波数補償制御部３０は、この設定信号に基づき、後述する分周制御及び周波数算出を行う。分周数設定部１０から出力される周波数の設定値は、ＰＬＬ動作パラメータの設定信号（シリアル信号）の１つであり、ここでは周波数（分周）設定のみが意味を持つため、便宜的に分周数設定部と呼んでいる。他のＰＬＬ動作パラメータとしては、製品動作時におけるチャープ開始周波数、位相、基準時刻からの遅延時間、チャープ信号の形状（傾き、変調幅）、時間の刻み、周波数の刻み、チャープ数などの変調パラメータが含まれ、また、ＰＬＬ動作に関わる周波数補償電圧ＶＴ、後述するチャージポンプ電流Ｉｃｐ等の設定信号も含まれる。
　分周器制御部６は、分周数設定部１０の設定信号に基づいて、分周器７における分周数Ｎを制御する分周制御信号６７を生成する。分周器７には、ＶＣＯ５が生成したＦＭ信号６５の帰還信号６６が入力される。分周器７は、入力された帰還信号６６を、分周制御信号６７に設定された時間と分周数Ｎとに基づいて分周動作し、ＦＭ信号６５の周波数ｆをＮで除算した信号、換言すれば１／Ｎ倍した分周信号６８を生成して位相周波数比較部２に出力する。なお、分周制御信号６７は、図２に示す分周信号６８、及び図３に後述するＶＣＯ５から出力される信号波形に対して、時間的に逆転した関係となる。また、図１では、ＦＭ信号６５と同一の信号である帰還信号６６が分周器７に入力されているが、ＦＭ信号６５を固定分周した後の信号が分周器７に入力されてもよい。
　図３には、ＰＬＬ制御によってＶＣＯ５から出力される信号波形の一例が示されている。ＶＣＯ５は、図３に示されるように、周波数ｆが、ｆ０±Δｆの範囲内において直線的に変化するＦＭ信号６５を生成する。なお、ＦＭ信号６５の周期は、分周信号６８における谷と谷（もしくは山と山）の間隔である第２の時間間隔Ｔ２に一致する。なお、図３においては、ＦＭ信号の一例として三角波（周波数ｆが時間に対して一定の傾きで直線的に変化する事例）を示しているが、ＰＬＬ制御により、複数の傾きを有するチャープ信号、上りのみ、もしくは下りのみのチャープ信号、あるいは直線的ではなく曲線的（２次以上の多項式、指数関数的、対数関数的）に変化するチャープ信号を生成することも可能である。
　実施の形態１に係る周波数変調発振源１００では、個体ばらつき及び温度ドリフトに起因したＰＬＬカットオフ特性の変動による位相雑音変動を抑えるため、図１に示されるように、周波数補償制御部３０が追加されている。実施の形態１において、周波数補償制御部３０は「制御部」を構成する。
　周波数補償制御部３０は、変調制御電圧ＶＰ、及び設定した分周数Ｎに基づいて算出された周波数補償電圧ＶＴを発生させて周波数補償用端子５２に入力することで、ＶＰ－ｆ特性曲線上におけるＶＣＯ５の動作点を移動させる制御を行う。具体的に、周波数補償制御部３０は、変調制御電圧検出部３２、周波数補償電圧算出部３３及び周波数補償電圧発生部３４を備える。変調制御電圧検出部３２は、ループフィルタ４がＶＣＯ５の変調用端子５０に出力する変調制御電圧ＶＰをモニタする。周波数補償電圧算出部３３は、変調制御電圧検出部３２の検出値、及び分周制御信号６７により設定される分周数Ｎに基づいて周波数補償電圧ＶＴを算出する。周波数補償電圧発生部３４は、周波数補償電圧算出部３３が算出した算出値に基づく周波数補償電圧ＶＴを発生させてＶＣＯ５の周波数補償用端子５２に出力する。実施の形態１において、変調制御電圧検出部３２は「電圧検出部」を構成し、周波数補償電圧算出部３３は「算出部」を構成し、「周波数補償電圧発生部３４」は「電圧発生部」を構成する。
　実施の形態１における周波数補償制御部３０の機能の全部又は一部は、例えば、図４に示したハードウェア構成の処理回路２００として実現される。図４は、実施の形態１に係る処理回路２００のハードウェア構成の一例を示す図である。処理回路２００は、演算を行うプロセッサ２０１、プロセッサ２０１によって読みとられるプログラム及びデータが記憶されるメモリ２０２、及び信号の入出力を行うインタフェース２０３を含む構成とすることができる。
　周波数補償制御部３０が図４に示したハードウェア構成の処理回路２００として実現される場合には、周波数補償制御部３０は、例えば、図４に示すプロセッサ２０１がメモリ２０２に記憶されたプログラムを実行することにより実現される。なお、ＰＬＬ１６を制御する図示しないプロセッサと連携して、周波数補償制御部３０の機能を実現してもよい。また、周波数補償制御部３０の機能のうちの一部を電子回路として実装し、他の部分をプロセッサ２０１及びメモリ２０２を用いて実現してもよい。
　インタフェース２０３には、アナログ信号をディジタル信号に変換するＡＤ変換器と、ディジタル信号をアナログ信号に変換するＤＡ変換器とが含まれる。
　プロセッサ２０１は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、メモリ２０２として、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ　ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリを例示することができる。
　プロセッサ２０１は、インタフェース２０３を介して必要な情報を授受し、メモリ２０２に格納されたプログラムをプロセッサ２０１が実行し、メモリ２０２に格納されたテーブルをプロセッサ２０１が参照することにより、上述した処理を行うことができる。プロセッサ２０１による演算結果は、メモリ２０２に記憶することができる。
　次に、上記で説明した、個体ばらつき又は温度ドリフトに起因する位相雑音特性の劣化について、図５及び図６を参照して説明する。図５は、個体ばらつき又は温度ドリフトによる動作点の変動を説明するための図である。図６は、変調感度Ｋｖの変動によるＰＬＬのカットオフ特性及び位相雑音特性の変動を説明するための図である。なお、以下の説明では、変調感度Ｋｖの値を「Ｋｖ値」と呼ぶ。
　上述したように、直線性の高いＶＰ－ｆ特性、すなわち変調制御電圧対する発振周波数の特性を有するＶＣＯを得ることは、コスト的にも技術的にも困難である。このため、ＶＣＯにおける通常のＶＰ－ｆ特性は、図５に示すような湾曲した特性となる。図５には、周波数補償電圧ＶＴが一定値、もしくは同調電圧端子がＶＰのみの場合の、常温時のＶＰ－ｆ特性（ｆｄ１）が実線で示され、高温時のＶＰ－ｆ特性（ｆｄ２）が一点鎖線で示され、低温時のＶＰ－ｆ特性（ｆｄ３）が破線で示されている。このように、ＶＣＯのＶＰ－ｆ特性は温度ドリフトによって変動する。また、図５に示されるＶＰ－ｆ特性の差異は、個体ばらつきによっても現れる。すなわち、個体ばらつきによって、ＶＣＯのＶＰ－ｆ特性は、図５のｆｄ１、ｆｄ２、又はｆｄ３で示される曲線のように主として、縦軸の周波数絶対値が変動する。
　ＰＬＬを用いた周波数変調源では、ＰＬＬループの位相条件（以下、「位相余裕」と呼ぶ）を満たす限りは、回路的に発振周波数ｆ０がロックする。ループ位相余裕を満足する範囲では、Ｋｖの変動が許容される。このため、ＰＬＬが動作可能なＫｖの変動範囲内では個体ばらつき又は温度ドリフトによって、ＶＰ－ｆ特性上の動作点は図５に示すように変動する。例えば、ＶＣＯのＶＰ－ｆ特性がｆｄ１である場合、発振周波数ｆ０を出力するときの動作点はＰｄ１であり、ＶＣＯのＶＰ－ｆ特性がｆｄ２である場合、発振周波数ｆ０を出力するときの動作点はＰｄ２であり、ＶＣＯのＶＰ－ｆ特性がｆｄ３である場合、発振周波数ｆ０を出力するときの動作点はＰｄ３である。
　図５において、縦軸の左側には、設定分周数に従って変化するＶＣＯ出力が破線で示されている。設定分周数は、分周数設定部１０によって設定され、分周器制御部６によって制御され、分周器７によって出力される分周数である。ＶＣＯ出力周波数が破線のように変動するとき、ＰＬＬによって分周制御される変調制御電圧は、それぞれのＶＰ－ｆ特性曲線に沿って、動作点Ｐｄ１，Ｐｄ２，Ｐｄ３に対応して、図示の太線のように横軸を変化する。太線の傾きは、変調感度Ｋｖを表している。図５の例の場合、変調感度Ｋｖは、動作点Ｐｄ２のときが最も小さく、動作点Ｐｄ３のときが最も大きくなる。このように、ＰＬＬによって制御されるＶＣＯ出力の動作点の変動に従って、変調感度Ｋｖも変動する。
　上記のように、ＶＣＯにおける個体ばらつき、又はＶＣＯを使用する環境の温度ドリフトは、ＶＣＯの変調感度Ｋｖを変動させる。ＰＬＬのループ遮断特性（「カットオフ特性」とも言う）はカットオフ周波数で与えられる。以下、カットオフ周波数を「ｆｃ」で表す。カットオフ周波数ｆｃは、ＶＣＯ５の動作点における変調感度Ｋｖの平方根、ループフィルタの伝達特性、及びチャージポンプ電流の積に比例する。このため、変調感度Ｋｖの変動は、ＰＬＬループにおけるカットオフ周波数ｆｃの変動を招く。ＰＬＬループのカットオフ特性が変動すると、位相雑音特性が劣化する。従って、変調感度Ｋｖの変動は、位相雑音特性の劣化に影響を与える。なお、図２、図３においてＰＬＬによる周波数掃引時の第１、第２の時間間隔について前述したＰＬＬのループの時定数τは、ｆｃの逆数である。
　図６の横軸は座標原点を中心周波数ｆ０としたときのオフキャリア周波数を表し、縦軸は位相雑音を表している。また、図６において、曲線Ｌ１はカットオフ周波数ｆｃがｆｃ０のときのＰＬＬカットオフ特性であり、曲線Ｌ２はカットオフ周波数がｆｃ１のときのＰＬＬカットオフ特性であり、曲線Ｌ３はカットオフ周波数がｆｃ２のときのＰＬＬカットオフ特性である。
　ＰＬＬカットオフ特性において、カットオフ周波数ｆｃより低域側はＰＬＬループの負帰還領域（以下、「ループ帯域内」と呼ぶ）であり、負帰還ループで抑制されるＶＣＯの自走位相雑音によって位相雑音レベルが決まる。また、カットオフ周波数ｆｃより高域側は、ＰＬＬループのフィルタ領域（以下、「ループ帯域外」と呼ぶ）であり、ループフィルタ４の雑音特性が影響する。ＰＬＬの位相雑音は、ループ帯域内の雑音とループ帯域外の雑音との総和によって決まる。このため、カットオフ周波数ｆｃの設計中心は、両者のレベルを考慮して設定される。ＶＣＯ５の動作点（すなわち変調感度Ｋｖ）、ループフィルタの回路定数、及びチャージポンプ電流は、上記のカットオフ周波数ｆｃを得るために、所定の設計値が選ばれる。
　設計中心の変調感度Ｋｖに対応するカットオフ周波数ｆｃ＝ｆｃ０に対して、変調感度Ｋｖが設計中心の値に対して小さい場合、カットオフ周波数ｆｃは低域側のｆｃ１にシフトし、ループ帯域内の位相雑音、及びループ帯域外の位相雑音であるフィルタ雑音が大きくなる。図６において、ｆｃ１よりも左側にあるハッチングで示される部分がループ帯域内の位相雑音であり、ｆｃ１よりも右側にあるハッチングで示される部分がループ帯域外の位相雑音である。一方、変調感度Ｋｖが設計中心の値に対して大きい場合は、カットオフ周波数ｆｃは高域側のｆｃ２にシフトし、ループ帯域外の位相雑音が増加する。また、変調感度Ｋｖの変動によりＰＬＬの位相余裕が不足した場合には、ＰＬＬループがアンロック（ＵＮＬＯＣＫ）となり、周波数が制御不可能となる。この場合、図６の曲線Ｌ４に示されるように、位相雑音特性が大幅に劣化し、多数のスプリアスが発生する。
　次に、実施の形態１に係る周波数変調発振源１００において、位相雑音特性の劣化を抑制するための動作の要部について説明する。図７は、実施の形態１に係る周波数変調発振源１００における動作の説明に供するフローチャートである。なお、後述する実施の形態２～４も含め、本実施の形態におけるフローチャートは、全て位相雑音特性の劣化を抑制するために実施する調整工程（以下、適宜「調整」と呼ぶ）を示しており、この工程で周波数補償電圧ＶＴ、チャージポンプ電流の調整、及び最適化制御を行い、調整完了後は通常のＰＬＬによる変調動作に移行する。通常の変調動作においては、その動作周期内で、周波数補償電圧ＶＴ及びチャージポンプ電流は、調整及び最適化された固定値で運用される。なお、周囲温度変動等が発生した場合は、再び調整工程が実施される（詳細は後述する）。
　図７において、周波数補償電圧発生部３４は、周波数補償電圧ＶＴを発生させて、ＶＣＯ５の周波数補償用端子５２に印加する（ステップＳ１０１）。なお、ステップＳ１０１で設定される周波数補償電圧ＶＴは、周波数補償電圧ＶＴの初期値である。初期値は、ＶＣＯ５の特性を考慮して、予め決められた中心値等が設定される。この設定値は、メモリ等に記憶されたものを読み出してもよい。
　ＶＣＯ５の発振周波数が通常のＰＬＬ動作時における変調周波数の中心付近となるように、分周数設定部１０及び分周器制御部６によって設定される（ステップＳ１０２）。例えば、分周数設定部１０及び分周制御部６によって分周数Ｎが設定されると、ＰＬＬループにより、ＶＣＯ５の発振周波数ｆは基準信号６１に同期し、基準信号周波数のＮ倍の周波数にロックする。ＰＬＬ１６が動作し、ＰＬＬ１６の変調周波数がロックした状態において（ステップＳ１０３）、変調制御電圧検出部３２によって、ＰＬＬ１６における変調制御電圧ＶＰが検出される（ステップＳ１０４）。次いで、周波数補償制御部３０は、分周数Ｎで設定される既知の発振周波数ｆ、及び検出されたＶＰ値に基づいて、Ｋｖ値を算出する（ステップＳ１０５）。
　ステップＳ１０２からステップＳ１０４の処理では、通常のＰＬＬ動作時における変調周波数の中心付近の周波数ｆ１，ｆ２の２点について、それぞれに対応するＶＰ値が検出される。すなわち、ＶＰ１は、動作周波数ｆ１のときに検出されたＶＰ値であり、ＶＰ２は、動作周波数ｆ２のときに検出されたＶＰ値である。動作周波数ｆ１，ｆ２は、分周数設定部１０及び分周器制御部６が分周器７に付与する分周数Ｎによって設定される。
　ステップＳ１０５において、周波数補償制御部３０は、以下の（１）式を用いてＫｖ値を算出する。
　Ｋｖ＝（ｆ２－ｆ１）／（ＶＰ２－ＶＰ１）　　…（１）
　周波数補償制御部３０は、ステップＳ１０５で算出されたＫｖ値が目標範囲内の値であるか否かを判定する（ステップＳ１０６）。算出されたＫｖ値が目標範囲内の値ではない場合（ステップＳ１０６，Ｎｏ）、ステップＳ１０７に進む。ステップＳ１０７では、ステップＳ１０５で算出されたＫｖ値が目標範囲の下限値より小さいか否かが判定される。Ｋｖ値が目標範囲の下限値より小さい場合（ステップＳ１０７，Ｙｅｓ）、周波数補償制御部３０は、周波数補償電圧ＶＴの値を更新し、更新後の周波数補償電圧ＶＴで再設定する（以下、更新及び再設定を合わせて「再設定」と呼ぶ）。周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を増加させることで行われる（ステップＳ１０８）。また、ステップＳ１０５で算出されたＫｖ値が目標範囲の下限値以上である場合（ステップＳ１０７，Ｎｏ）、ステップＳ１０９に進む。なお、ステップＳ１０６において、既にＫｖ値が目標範囲内の値ではないと判定されているので、ステップＳ１０７における“Ｎｏ”の判定は、ステップＳ１０５で算出されたＫｖ値が目標範囲の上限値より大きいことを意味する。このため、ステップＳ１０９における周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を減少させることで行われる。
　なお、ステップＳ１０７では、ステップＳ１０５で算出されたＫｖ値が目標範囲の下限値より小さいか否かを判定しているが、算出されたＫｖ値が目標範囲の上限値より大きいか否を判定してもよい。この場合、算出されたＫｖ値が目標範囲の上限値より大きい場合、周波数補償制御部３０は、周波数補償電圧ＶＴを再設定する。周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を減少させることで行われる。また、算出されたＫｖ値が目標範囲の上限値以下の場合、周波数補償制御部３０は、前回算出した周波数補償電圧ＶＴの値を増加させることで算出した新たな周波数補償電圧ＶＴを再設定する。
　周波数補償制御部３０は、再設定された周波数補償電圧ＶＴが設定限界値であるか否かを判定する（ステップＳ１１０）。当該周波数補償電圧ＶＴが設定限界値である場合（ステップＳ１１０，Ｙｅｓ）、故障と判定して処理を終える（ステップＳ１１２）。一方、周波数補償電圧ＶＴが設定限界値でない場合（ステップＳ１１０，Ｎｏ）、再設定された周波数補償電圧ＶＴは、周波数補償電圧発生部３４に与えられる。周波数補償電圧発生部３４は、指示された周波数補償電圧ＶＴを発生させて、ＶＣＯ５の周波数補償用端子５２に印加する（ステップＳ１１１）。ステップＳ１１１の処理後は、ステップＳ１０２に戻る。以降、ステップＳ１０２からの処理が繰り返される。
　ステップＳ１０６に戻り、算出されたＫｖ値が目標範囲内の値である場合（ステップＳ１０６，Ｙｅｓ）、通常動作に移行して処理を終える（ステップＳ１１３）。通常動作は、分周数設定部１０によって設定され、分周器制御部６によって制御された分周数に基づいて、ＰＬＬ１６により変調波を生成する動作である。通常動作では、最終的に調整された周波数補償電圧ＶＴにより、最適なＫｖ値が得られる動作点において、ＶＣＯ５がＦＭ信号６５を出力する。
　図７に示されるフローチャートの処理については、更に図８を参照して説明する。図８は、図７に示されるフローチャートの処理によって、変調感度Ｋｖが目標の値に近づく様子を説明する図である。
　図８の上段部において、縦軸には、分周数設定部１０によって設定され、分周器制御部６によって制御された分周数に基づいて、ＰＬＬ１６によって設定される周波数ｆ１，ｆ２が示され、横軸には、周波数ｆ１，ｆ２のそれぞれにおいて変調制御電圧検出部３２によって検出されるＶＰ値（ＶＰ１（１），ＶＰ２（１））が示されている。
　通常動作時における変調周波数の中心周波数ｆ０付近に設定される周波数ｆ１，ｆ２は、ＰＬＬ１６によってロックされる。ＶＰ－ｆ特性を表す曲線Ｋ１において、Ｐ１（１）は、周波数ｆ１を出力する動作点であり、Ｐ２（１）は、周波数ｆ２を出力する動作点である。周波数ｆ１，ｆ２としては、中心周波数ｆ０付近の値が選ばれる。周波数ｆ１は、中心周波数ｆ０よりも小さく、周波数ｆ２は、中心周波数ｆ０よりも大きい。
　Ｋｖ値は、上記（１）式によって算出されるが、目標範囲内のＫｖ値が得られない場合、新たなＶＴ値が再設定される。新たなＶＴ値によって、新たなＫｖ値が算出される様子は、図８の下段部に示されている。
　図８の下段部において、ＶＣＯ５の動作点は、新たなＶＴ値に対応する曲線Ｋ２に移動する。従って、周波数ｆ１については、曲線Ｋ２上のＰ１（２）が新たな動作点となり、周波数ｆ２については、曲線Ｋ２上のＰ２（２）が新たな動作点となる。また、新たな動作点において、Ｋｖ値が算出される。ＶＴ値の再設定による動作点の変更と、Ｋｖ値の再計算は、新たに算出されたＫｖ値が、目標範囲内の値となるまで繰り返される。算出されたＫｖ値が、目標範囲内の値になると、ＶＴ値の探索処理は終了する。最後に設定されたＶＴ値は、通常動作時において、ＶＣＯ５に付与されるＰＬＬの変調中心周波数ｆ０のＶＴ値となる。また、最後に算出されたＫｖ値は、通常動作時において、ＶＣＯ５の動作点を決めるＫｖ値となる。
　以上説明したように、実施の形態１に係る周波数変調発振源によれば、基準信号と分周信号との間の位相差に対応した比較結果信号を積分して生成した変調制御電圧、並びに、変調制御電圧及び分周数に基づいて設定される周波数補償電圧に基づいてＶＣＯの発振周波数が制御される。そして、周波数補償電圧により、ＶＣＯの電圧周波数特性における変調動作点を移動させ、変調動作点における変調感度が目標範囲内の値となるように周波数補償電圧が制御される。これにより、個体ばらつき及び温度ドリフトに起因するＶＣＯの変調感度の変動を抑制して、ＰＬＬのカットオフ特性変動を抑制することができる。ＰＬＬのカットオフ特性を抑制できるので、ＰＬＬの位相雑音特性の劣化を抑制することが可能となる。
　また、実施の形態１に係る周波数変調発振源によれば、ＰＬＬのカットオフ特性変動を抑制できるので、ＰＬＬの設計における位相余裕に関して、十分な動作マージンを得ることができる。これにより、ＰＬＬの動作周波数のロックが不意に外れるといった事象が起こるリスクを低減することができる。従って、実施の形態１に係る周波数変調発振源をレーダ装置に適用して構成すれば、意図しない送信周波数出力による電波法規の逸脱、及びレーダ送受信不良のリスクを低減することが可能となる。
実施の形態２．
　図９は、実施の形態２に係る周波数変調発振源１００Ａの構成を示すブロック図である。図９に示される周波数変調発振源１００Ａでは、図１に示す実施の形態１に係る周波数変調発振源１００の構成において、周波数補償電圧テーブル（以下、「ＶＴテーブル」と呼ぶ）４０、変調制御電圧テーブル（以下、「ＶＰテーブル」と呼ぶ）４２及び温度検出器４５が追加されている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号が付されて示されている。
　次に、実施の形態２に係る周波数変調発振源１００Ａの要部の動作について、図９から図１２の図面を参照して説明する。図１０は、実施の形態２に係る周波数変調発振源１００Ａにおける動作の説明に供するフローチャートである。図１１は、図９に示されるＶＴテーブル４０の一例を示す図である。図１２は、図９に示されるＶＰテーブル４２の一例を示す図である。なお、図１０に示されるフローチャートにおいて、図７に示されるフローチャートと同一又は同等の処理については、同一のステップ番号を付している。
　ＶＴテーブル４０及びＶＰテーブル４２は、周波数補償制御部３０で算出された結果を参照又は記憶するテーブルである。実施の形態２において、ＶＴテーブル４０は「第１のテーブル」を構成し、ＶＰテーブル４２は「第２のテーブル」を構成する。ＶＴテーブル４０及びＶＰテーブル４２は、図４に示されるメモリ２０２を用いて実現することができる。温度検出器４５は、周囲温度を検出する検出器である。温度検出器４５の検出値は、周波数補償制御部３０が当該温度にて周波数補償電圧ＶＴ及び変調制御電圧ＶＰを各テーブルから読み出す際、並びにＶＴテーブル４０を算出し、ＶＴテーブル４０をメモリ２０２に記憶する際などに使用される。なお、ＶＴテーブル４０及びＶＰテーブル４２の詳細、及び周波数補償制御部３０がＶＴテーブル４０及びＶＰテーブル４２を利用する場合の動作の詳細については、後述する。
　ＶＴテーブル４０は、図１１に示されるように、温度データ（Ｔ１，……Ｔ０，……Ｔ２）と、周波数補償電圧データ（ＶＴ１，……ＶＴ０，……ＶＴ２）との対応関係が記されているテーブルである。また、ＶＰテーブル４２は、図１２に示されるように、温度データ（Ｔ１，……Ｔ０，……Ｔ２）と、変調制御電圧データ（ＶＰ１，……ＶＰ０，……ＶＰ２）との対応関係が記されているテーブルである。
　実施の形態２において、目標範囲のＫｖ値に対応するＶＰ値の目標範囲は、図１２に示されるようなＶＰテーブル４２を参照することにより得ることができる。
　図１０において、まず、温度検出器４５によって、周囲温度が検出される（ステップＳ２０１）。周波数補償制御部３０は、ＶＴテーブル４０を参照し、検出された周囲温度に対応する周波数補償電圧ＶＴを読み出す（ステップＳ２０２）。
　読み出された周波数補償電圧ＶＴは、周波数補償電圧発生部３４に与えられる。周波数補償電圧発生部３４は、指示された周波数補償電圧ＶＴを発生させて、ＶＣＯ５の周波数補償用端子５２に印加する（ステップＳ１０１）。なお、図１０において、ステップＳ１０１からステップＳ１０４の処理は図７と同一の処理であり、ここでの説明は割愛する。
　周波数補償制御部３０は、ステップＳ１０４で検出されたＶＰ値が目標範囲内の値であるか否かを判定する（ステップＳ２０３）。検出されたＶＰ値が目標範囲内の値ではない場合（ステップＳ２０３，Ｎｏ）、ステップＳ２０４に進む。ステップＳ２０４では、ステップＳ１０４で検出されたＶＰ値が目標範囲の上限値より大きいか否かが判定される。ＶＰ値が目標範囲の上限値より大きい場合（ステップＳ２０４，Ｙｅｓ）、周波数補償制御部３０は、周波数補償電圧ＶＴを再設定する。周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を増加させることで行われる（ステップＳ２０５）。また、ステップＳ１０４で検出されたＶＰ値が目標範囲の上限値以下である場合（ステップＳ２０４，Ｎｏ）、ステップＳ２０６に進む。なお、ステップＳ２０３において、既にＶＰ値が目標範囲内の値ではないと判定されているので、ステップＳ２０４における“Ｎｏ”の判定は、ステップＳ１０４で検出されたＶＰ値が目標範囲の下限値より小さいことを意味する。このため、ステップＳ２０６における周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を減少させることで行われる。ステップＳ２０５及びステップＳ２０６の処理が終了すると、ステップＳ１１０に進む。ステップＳ１１０からステップＳ１１２までの処理は、図７と同一の処理であり、ここでの説明は割愛する。
　なお、ステップＳ２０４では、ステップＳ１０４で検出されたＶＰ値が目標範囲の上限値より大きいか否かを判定しているが、検出されたＶＰ値が目標範囲の下限値より小さいか否かを判定してもよい。この場合、検出されたＶＰ値が目標範囲の下限値より小さい場合、周波数補償制御部３０は、周波数補償電圧ＶＴを再設定する。周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を減少させることで行われる。また、検出されたＶＰ値が目標範囲の下限値以上の場合、周波数補償制御部３０は、前回算出した周波数補償電圧ＶＴの値を増加させることで算出した新たな周波数補償電圧ＶＴを再設定する。
　なお、実施の形態２において、ＶＰ値の目標範囲は、図５に示されるＶＣＯ５のＶＰ－ｆ特性を把握し、予め初期調整等で求めておく。或いは、実施の形態１で説明したように変調感度Ｋｖ値を求めることにより、ＰＬＬループ特性の設計中心とするＫｖ値から定めておくことでもよい。なお、実際のＶＣＯ特性において、発振周波数の変動は発生するが、バラクタ特性で概ね決まるＶＰ－Ｋｖ特性の関係は、個体ではばらつかず、おおよそ一定であり、温度による変動も大きくないことが分かっている。
　図１０に示されるフローチャートの処理については、更に図１３を参照して説明する。図１３は、図１０に示されるフローチャートの処理によって変調制御電圧ＶＰが目標の値に近づく様子を説明する図である。
　図１３の上段部において、縦軸には、ＰＬＬ１６によって設定される中心周波数ｆ０が示され、横軸には、検出されるＶＰ値（ＶＰ（１））が示されている。Ｐ０（１）は、ＶＰ－ｆ特性を表す曲線Ｋ１において、中心周波数ｆ０を出力する動作点である。曲線Ｋ１は、周波数補償電圧ＶＴの初期値によって決まる。ＶＰ（１）は、ハッチングで示されるＶＰ値目標範囲には入っていない。このため、新たなＶＴ値が再設定される。新たなＶＴ値が再設定される様子は、図１３の中段部に示されている。
　図１３の中段部において、ＶＣＯ５の動作点は、新たなＶＴ値に対応する曲線Ｋ３上に移動する。中心周波数ｆ０は、ＰＬＬ１６によってロックされる。従って、曲線Ｋ３上のＰ０（２）が新たな動作点となる。Ｐ０（２）におけるＶＰ値（ＶＰ（２））は、Ｐ０（１）におけるＶＰ値（ＶＰ（１））よりもＶＰ値目標範囲に近づいているが、ＶＰ値目標範囲を飛び越してＶＰ値目標範囲の左側に移動している。このため、新たなＶＴ値が再設定される。新たなＶＴ値が再設定される様子は、図１３の下段部に示されている。
　図１３の下段部において、ＶＣＯ５の動作点は、新たなＶＴ値に対応する曲線Ｋ４上に移動する。中心周波数ｆ０は、ＰＬＬ１６によってロックされる。この例では、曲線Ｋ３上のＰ０（３）が新たな動作点となる。Ｐ０（３）におけるＶＰ値（ＶＰ（３））は、ＶＰ値目標範囲に入っている。このため、目標範囲内のＶＰ値が得られたので、探索処理は終了する。なお、最後に設定されたＶＴ値は、通常動作時において、ＶＣＯ５に付与されるＰＬＬの変調中心周波数ｆ０のＶＴ値となる。ＰＬＬ１６により変調波を出力する通常動作では、ＶＣＯ５の動作点は、最適なＫｖ値が得られる動作点となる。
　また、実施の形態２における図１０のフローチャートを周波数補償電圧ＶＴの調整フローとするとき、この調整フローで算出及び決定した値をＶＴテーブル４０に記憶し、以降の調整時又は運用時における周波数補償電圧ＶＴの監視用として参照してもよい。また、調整フローにおいて、分周数設定部１０によって設定され、分周器制御部６によって制御された分周数Ｎに基づきＰＬＬ１６によって設定される周波数ｆに対し、検出されたＶＰ値をＶＰテーブル４２に記憶し、以降の調整時又は運用時における変調制御電圧ＶＰの参照用としてもよい。さらに、ＶＴテーブル４０及びＶＰテーブル４２は調整結果に対して、所定の幅を与えた上下限値を設定して、運用時に各温度でこの上下限値に入っているかどうかを監視する運用としてもよい。このようにすれば、次回の調整フローにおいて、調整の時間を短縮化できる効果が得られる。
　実施の形態２に係る周波数変調発振源によれば、変調制御電圧ＶＰが目標範囲内の値となるように周波数補償電圧ＶＴを制御する。これにより、個体ばらつき及び温度ドリフトに起因するＶＣＯのＫｖ値の変動を抑制して、ＰＬＬのカットオフ特性の変動を抑制することができる。ＰＬＬのカットオフ特性の変動を抑制できるので、ＰＬＬの位相雑音特性の劣化を抑制することが可能となる。
　また、実施の形態２に係る周波数変調発振源によれば、ＰＬＬのカットオフ特性の変動を抑制できるので、ＰＬＬの設計における位相余裕に関して、十分な動作マージンを得ることができる。これにより、ＰＬＬの動作周波数のロックが不意に外れるといった事象が起こるリスクを低減することができる。従って、実施の形態１に係る周波数変調発振源をレーダ装置に適用して構成すれば、意図しない送信周波数出力による電波法規の逸脱、及びレーダ送受信不良のリスクを低減することが可能となる。
実施の形態３．
　図１４は、実施の形態３に係る周波数変調発振源の構成を示すブロック図である。図１４に示される実施の形態３に係る周波数変調発振源１００Ｂでは、図１に示す実施の形態１に係る周波数変調発振源１００の構成において、周波数補償制御部３０が周波数補償制御部３０Ａに変更されている。図１に示す実施の形態１におけるＰＬＬ１６に信号切替スイッチ８が追加されて、ＰＬＬ１６Ａを構成している。また、周波数検出部３１が追加されている。
　ＰＬＬ１６Ａでは、ループフィルタ４とＶＣＯ５との間に信号切替スイッチ８が設けられ、信号切替スイッチ８の出力がＶＣＯ５に入力されるように構成されている。また、周波数補償制御部３０Ａでは、変調制御電圧検出部３２及び周波数補償電圧算出部３３に代えて、周波数補償電圧及び変調制御電圧算出部３５、並びに変調制御電圧発生部３６が追加されている。
　また、図１４の構成では、図１と異なり、周波数検出部３１が具備され、周波数検出部３１によって検出された周波数は、周波数補償電圧及び変調制御電圧算出部３５に入力される。このため、図１４において、分周数設定部１０の出力は、周波数補償電圧及び変調制御電圧算出部３５には入力されず、分周期制御部６のみに入力される構成となる。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して重複する説明は割愛する。
　実施の形態３では、通常動作時に設定する変調制御電圧ＶＰ及び周波数補償電圧ＶＴを決定するために、以下の制御、すなわち調整が行なわれる。
　調整時、周波数補償制御部３０Ａは、周波数補償制御部３０Ａが生成した変調制御電圧ＶＰがＶＣＯ５に入力されたときのＶＣＯ５の出力周波数を、周波数検出部３１から読み取る。ＶＣＯ５の出力周波数は、周波数検出部３１によって、基準信号６１及び帰還信号６６から検出される。この繰返しにより、周波数補償制御部３０Ａは、ＶＰ－ｆ特性曲線上における目標Ｋｖ値が得られるＶＣＯ５の動作点を見つけ出し、当該動作点を移動させる制御を行う。また、周波数補償制御部３０Ａは、周波数補償電圧ＶＴを発生させて周波数補償用端子５２に入力し、同様に基準信号６１及び帰還信号６６が入力された周波数検出部３１からＶＣＯ５の出力周波数を検出する。周波数補償電圧ＶＴを変更する制御は、目標周波数が得られるまでの間、繰返して行われる。具体的に、周波数補償制御部３０Ａは、周波数補償電圧及び変調制御電圧算出部３５、周波数補償電圧発生部３４、及び変調制御電圧発生部３６を備える。実施の形態３において、周波数検出部３１は「検出部」を構成し、周波数補償電圧及び変調制御電圧算出部３５は「算出部」を構成し、変調制御電圧発生部３６は「第１の電圧発生部」を構成し、周波数補償電圧発生部３４は「第２の電圧発生部」を構成する。
　変調制御電圧発生部３６は、ＶＣＯ５の変調用端子５０に入力する変調制御電圧ＶＰを生成する。ＶＣＯ５の変調用端子５０に入力する変調制御電圧ＶＰは、信号切替スイッチ８を介して入力される。信号切替スイッチ８は、ループフィルタ４から出力される変調制御電圧ＶＰを受け入れる第１端子８ａと、周波数補償制御部３０Ａの変調制御電圧発生部３６から出力される変調制御電圧ＶＰを受け入れる第２端子８ｂとを有している。通常動作時にループフィルタ４から出力される変調制御電圧ＶＰを受け入れる場合、信号切替スイッチ８は第１端子８ａ側に切り替えられ、ＶＣＯ５をＰＬＬ動作させる。一方、調整時に周波数補償制御部３０Ａの変調制御電圧発生部３６から出力される変調制御電圧ＶＰを受け入れる場合、周波数補償制御部３０Ａは、信号切替スイッチ８を第２端子８ｂ側に切り替え、ＰＬＬループをＶＣＯ５から切り離し、オープンループでＶＣＯ５を単独動作させる。このように、信号切替スイッチ８は、ループフィルタ４から出力されるＶＣＯ５に入力される第１電圧である変調制御電圧ＶＰを切り替えて、変調制御電圧発生部３６から出力される第３電圧である変調制御電圧ＶＰをＶＣＯ５に入力する「電圧切替部」を構成する。
　調整時において、周波数補償電圧及び変調制御電圧算出部３５は、初期値として設定する周波数補償電圧ＶＴ及び変調制御電圧ＶＰをそれぞれ、周波数補償電圧発生部３４及び変調制御電圧発生部３６から出力し、ＶＣＯ５に入力させる。周波数検出部３１は、上記の各入力電圧におけるＶＣＯ５の出力信号、すなわち分周器７に出力する帰還信号６６と、基準信号生成部１が位相周波数比較部２に出力する基準信号６１とに基づいて、ＶＣＯ５の発振周波数を検出する。周波数補償電圧及び変調制御電圧算出部３５は、周波数検出部３１の検出値、すなわち、周波数検出部３１によって検出されたＶＣＯ５の発振周波数及び変調制御電圧発生部３６から出力される変調制御電圧ＶＰに基づいて変調感度Ｋｖを算出する。目標の変調感度Ｋｖが得られない場合、周波数補償電圧及び変調制御電圧算出部３５は、次の変調制御電圧ＶＰを設定し、変調制御電圧発生部３６から出力してＶＣＯ５に入力し、再び、変調感度Ｋｖを算出する。以上の繰り返しにより、目標の変調感度Ｋｖが得られる変調制御電圧ＶＰを算出する。なお、以上の変調制御電圧ＶＰを算出するまでの過程では、周波数補償電圧ＶＴは初期値に保たれる。
　変調制御電圧ＶＰを決定した後、変調制御電圧発生部３６からＶＣＯ５に算出された最終的な変調制御電圧ＶＰを入力させた状態で、入力周波数補償電圧及び変調制御電圧算出部３５は、周波数補償電圧ＶＴを設定し、周波数補償電圧発生部３４から出力してＶＣＯ５に入力し、このときの周波数を周波数検出部３１により検出する。以上の繰り返しにより、目標周波数が得られる周波数補償電圧ＶＴが算出される。なお、ＶＣＯ５の目標周波数は、通常のＰＬＬ動作時、すなわち変調時の中心周波数となるように選ばれる。通常動作時は、上記の調整により決定された周波数補償電圧ＶＴが、周波数補償電圧及び変調制御電圧算出部３５により設定され、周波数補償電圧発生部３４からＶＣＯ５の周波数補償用端子５２に入力される。周波数補償制御部３０Ａは、信号切替スイッチ８を第１端子８ａ側に切り替え、変調制御電圧ＶＰをループフィルタ４からＶＣＯ５に入力させ、ＰＬＬ１６ＡをＰＬＬ動作させる。ＰＬＬ１６Ａは、調整により設定された周波数補償電圧ＶＴにより、出力周波数及び変調感度Ｋｖが目標とする値でＰＬＬ動作する。
　次に、実施の形態３に係る周波数変調発振源１００Ｂにおける動作の要部について説明する。図１５は、実施の形態３に係る周波数変調発振源１００Ｂにおける動作の説明に供するフローチャートである。なお、図１５のフローチャートでは、目標のＫｖ値に対応するＶＰ値が予め分かっていない場合を想定している。但し、ＶＣＯ５の特性から経験的に、概略のＶＰ値が分かっている場合には、当該ＶＰ値を初期値として設定してもよい。
　図１５において、まず、ＶＣＯ５を発振させるため、周波数補償電圧発生部３４は、周波数補償電圧ＶＴの初期値をＶＣＯ５の周波数補償用端子５２に印加する（ステップＳ３０１）。次に、変調制御電圧発生部３６は、信号切替スイッチ８を介して、変調制御電圧ＶＰをＶＣＯ５の変調用端子５０に印加する（ステップＳ３０２）。周波数検出部３１は、ＶＣＯ５の発振周波数を検出する（ステップＳ３０３）。なお、変調制御電圧ＶＰの印加及び発振周波数の検出は、少なくとも２点で行われる。
　周波数補償制御部３０Ａは、ステップＳ３０２で印加された変調制御電圧ＶＰと、ステップＳ３０３で検出された発振周波数ｆに基づいて、Ｋｖ値を算出する（ステップＳ３０４）。
　周波数補償制御部３０Ａは、ステップＳ３０４で算出されたＫｖ値が目標範囲内の値であるか否かを判定する（ステップＳ３０５）。算出されたＫｖ値が目標範囲内の値ではない場合（ステップＳ３０５，Ｎｏ）、ステップＳ３０６に進む。ステップＳ３０６では、ステップＳ３０４で算出されたＫｖ値が目標範囲の下限値より小さいか否かが判定される。Ｋｖ値が目標範囲の下限値より小さい場合（ステップＳ３０６，Ｙｅｓ）、周波数補償制御部３０Ａは、変調制御電圧ＶＰの値を更新し、更新後の変調制御電圧ＶＰで再設定する。変調制御電圧ＶＰの再設定は、前回算出した変調制御電圧ＶＰの値を減少させることで行われる（ステップＳ３０７）。また、ステップＳ３０４で算出されたＫｖ値が目標範囲の下限値以上である場合（ステップＳ３０６，Ｎｏ）、ステップＳ３０８に進む。なお、ステップＳ３０５において、既にＫｖ値が目標範囲内の値ではないと判定されているので、ステップＳ３０６における“Ｎｏ”の判定は、ステップＳ３０４で算出されたＫｖ値が目標範囲の上限値より大きいことを意味する。このため、ステップＳ３０８における変調制御電圧ＶＰの再設定は、前回算出した変調制御電圧ＶＰの値を増加させることで行われる。
　なお、ステップＳ３０６では、ステップＳ３０４で算出されたＫｖ値が目標範囲の下限値より小さいか否かを判定しているが、算出されたＫｖ値が目標範囲の上限値より大きいか否かを判定してもよい。この場合、算出されたＫｖ値が目標範囲の上限値より大きい場合、周波数補償制御部３０Ａは、変調制御電圧ＶＰを再設定する。変調制御電圧ＶＰの再設定は、前回算出した変調制御電圧ＶＰの値を増加させることで行われる。また、算出されたＫｖ値が目標範囲の上限値以下の場合、周波数補償制御部３０は、前回算出した変調制御電圧ＶＰの値を減少させることで算出した新たな変調制御電圧ＶＰを再設定する。
　周波数補償制御部３０Ａは、再設定された変調制御電圧ＶＰが設定限界値であるか否かを判定する（ステップＳ３０９）。当該変調制御電圧ＶＰが設定限界値である場合（ステップＳ３０９，Ｙｅｓ）、故障と判定して処理を終える（ステップＳ３１８）。一方、変調制御電圧ＶＰが設定限界値でない場合（ステップＳ３０９，Ｎｏ）、ステップＳ３０２に戻る。以降、ステップＳ３０２からステップＳ３０９の処理が繰り返される。再設定された変調制御電圧ＶＰは、変調制御電圧発生部３６に与えられる。変調制御電圧発生部３６は、指示された変調制御電圧ＶＰを発生させ、信号切替スイッチ８を介してＶＣＯ５の変調用端子５０に印加する。ステップＳ３０５に戻り、算出されたＫｖ値が目標範囲内の値である場合（ステップＳ３０５，Ｙｅｓ）、ステップＳ３１０に進む。なお、ステップＳ３０２からステップＳ３０９までの処理は、Ｋｖ値による変調制御電圧ＶＰの調整工程（決定工程）である。
　ステップＳ３１０では、目標範囲内のＫｖ値を与える変調制御電圧ＶＰが決定される。変調制御電圧発生部３６は、変調制御電圧ＶＰの決定値を信号切替スイッチ８を介してＶＣＯ５の変調用端子５０に印加する。なお、ここで印加される変調制御電圧ＶＰは、ステップＳ３０２で印加される変調制御電圧ＶＰとは異なり、中心１点の値である。変調制御電圧ＶＰが印加されると、ステップＳ３１１に進む。
　ステップＳ３１１において、ステップＳ３０５で決定された変調制御電圧ＶＰがＶＣＯ５の変調用端子５０に印加されているという条件の下、周波数補償電圧発生部３４は、周波数補償電圧ＶＴをＶＣＯ５の周波数補償用端子５２に印加する。次に、周波数検出部３１は、ＶＣＯ５の発振周波数を検出する（ステップＳ３１２）。
　周波数補償制御部３０Ａは、ステップＳ３１２で検出された周波数が目標範囲内の値であるか否かを判定する（ステップＳ３１３）。検出された周波数が目標範囲内の値ではない場合（ステップＳ３１３，Ｎｏ）、ステップＳ３１４に進む。ステップＳ３１４では、ステップＳ３１２で検出された周波数が目標範囲の上限値より大きいか否かが判定される。検出された周波数が目標範囲の上限値より大きい場合（ステップＳ３１４，Ｙｅｓ）、周波数補償制御部３０Ａは、周波数補償電圧ＶＴの値を更新し、更新後の値で再設定する。周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を減少させることで行われる（ステップＳ３１５）。また、ステップＳ３１２で検出された周波数が目標範囲の上限値以下である場合（ステップＳ３１４，Ｎｏ）、ステップＳ３１６に進む。なお、ステップＳ３１３において、既に検出された周波数が目標範囲内の値ではないと判定されているので、ステップＳ３１４における“Ｎｏ”の判定は、ステップＳ３１２で検出された周波数が目標範囲の下限値より大きいことを意味する。このため、ステップＳ３１６における周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を増加させることで行われる。
　なお、ステップＳ３１４では、ステップＳ３１２で検出された周波数が目標範囲の上限値より大きいか否かを判定しているが、検出された周波数が目標範囲の下限値より小さいか否かを判定してもよい。この場合、検出された周波数が目標範囲の下限値より小さい場合、周波数補償制御部３０Ａは、周波数補償電圧ＶＴを再設定する。周波数補償電圧ＶＴの再設定は、前回算出した周波数補償電圧ＶＴの値を増加させることで行われる。また、検出された周波数が目標範囲の下限値以上の場合、周波数補償制御部３０Ａは、前回算出した周波数補償電圧ＶＴの値を減少させることで算出した新たな周波数補償電圧ＶＴを再設定する。
　周波数補償制御部３０Ａは、再設定された周波数補償電圧ＶＴが設定限界値であるか否かを判定する（ステップＳ３１７）。当該周波数補償電圧ＶＴが設定限界値である場合（ステップＳ３１７，Ｙｅｓ）、故障と判定して処理を終える（ステップＳ３１８）。一方、周波数補償電圧ＶＴが設定限界値でない場合（ステップＳ３１７，Ｎｏ）、ステップＳ３１１に戻る。以降、ステップＳ３１１からステップＳ３１７の処理が繰り返される。再設定された周波数補償電圧ＶＴは、周波数補償電圧発生部３４に与えられる。周波数補償電圧発生部３４は、指示された周波数補償電圧ＶＴを発生させ、ＶＣＯ５の周波数補償用端子５２に印加する。
　ステップＳ３１３に戻り、ステップＳ３１２で検出された周波数が目標範囲内の値である場合（ステップＳ３１３，Ｙｅｓ）、通常動作に移行して処理を終える（ステップＳ３１９）。なお、ステップＳ３１１からステップＳ３１７までの処理は、周波数による周波数補償電圧ＶＴの調整工程（決定工程）である。
　図１５に示されるフローチャートの処理については、更に図１６を参照して説明する。図１６は、図１５に示されるフローチャートの処理によって変調感度Ｋｖが目標の値に近づく様子を説明する図である。
　図１６の上段部において、縦軸には、変調制御電圧ＶＰによって制御されるＶＣＯ５の発振周波数ｆ１（１）及びｆ２（１）が示され、横軸には、設定されるＶＰ値（ＶＰ１（１），ＶＰ２（１））が示されている。ＶＰ－ｆ特性を表す曲線Ｋ５において、Ｐ１（１）は発振周波数ｆ１（１）を出力する動作点であり、Ｐ２（１）は発振周波数ｆ２（１）を出力する動作点である。また、Ｐ０（１）は、曲線Ｋ５において、発振周波数ｆ１（１）と、発振周波数ｆ２（１）との間に位置する発振周波数ｆ０（１）を出力する動作点である。
　図１６の上段部において、Ｋｖ値は、以下の（２）式で算出される。
　Ｋｖ＝｛ｆ２（１）－ｆ１（１）｝／｛ＶＰ２（１）－ＶＰ１（１）｝…（２）
　Ｋｖ値は、上記（２）式によって算出されるが、目標範囲内のＫｖ値が得られない場合、新たなＶＰ値が算出される。新たなＶＰ値によって、新たなＫｖ値が算出される様子は、図１６の中段部に示されている。
　図１６の中段部において、ＶＣＯ５の動作点Ｐ０（１）は、新たなＶＰ値に対応する動作点Ｐ０（２）に移動する。ＶＰ１（２）に対応するＰ１（２）と、ＶＰ２（２）に対応するＰ２（２）とが、新たな動作点となる。周波数検出部３１によって、新たな動作点Ｐ１（２）における周波数ｆ１（２）と、新たな動作点Ｐ２（２）における周波数ｆ２（２）とが検出される。新たな動作点におけるＫｖ値は、以下の（３）式で算出される。
　Ｋｖ＝｛ｆ２（２）－ｆ１（２）｝／｛ＶＰ２（２）－ＶＰ１（２）｝…（３）
　動作点の変更と、Ｋｖ値の再計算は、新たに算出されたＫｖ値が、目標範囲内の値となるまで繰り返される。算出されたＫｖ値が、目標範囲内の値になると、ＶＰ値の探索処理は終了する。最後に算出されたＫｖ値は、通常動作時において、ＶＣＯ５の動作点を決めるＫｖ値となり、図１６の中段部において、動作点Ｐ０（２）がこれに当たる。Ｐ０（２）は変調制御電圧ＶＰ０において、発振周波数ｆ０（２）を出力する動作点である。
　変調制御電圧ＶＰの設定値、及びＫｖ値が決定されると、次は、周波数補償電圧ＶＴの設定値であるＶＴ値の探索が行われる。ＶＴ値の探索が行われる様子は、図１６の下段部に示されている。
　図１６の下段部において、曲線Ｋ５における動作点Ｐ０（２）は、図１６の中段部に示されるＰ０（２）と同一であり、変調制御電圧ＶＰ０において、発振周波数ｆ０（２）を出力する動作点である。
　周波数補償電圧ＶＴは、目標範囲内の周波数である目標周波数が得られるように再設定される。新たな周波数補償電圧ＶＴによって制御されるＶＣＯ５のＶＰ－ｆ特性は、曲線Ｋ６で示される。曲線Ｋ６におけるＰ０（３）は、発振周波数ｆ０（３）を出力する動作点である。図１６の下段部において、動作点Ｐ０（３）における発振周波数ｆ０（３）は、目標範囲内に入っている。なお、目標周波数が得られない場合、目標周波数が得られるまで、周波数補償電圧ＶＴを探索する処理が行われる。
　なお、動作点Ｐ０（２）におけるＫｖ値と、動作点Ｐ０（３）におけるＫｖ値は、同一の変調制御電圧ＶＰ０で決まる動作点であり、両者は概ね同等の値となる。但し、正確なＫｖ値を把握するため、最終的な周波数補償電圧ＶＴを決定した後に、Ｋｖ値の演算を行ってもよい。
　なお、図１５のフローチャートで最終的に求められたＶＰ値とＫｖ値は、図４に示すメモリ２０２に記憶してもよいし、図９に示されるＶＰテーブル４２に記憶してもよい。メモリ２０２又はＶＰテーブル４２に記憶することにより、例えば次回のＶＴ値の探索処理において、実施の形態１又は実施の形態２で説明した手法を適用できる。実施の形態１又は実施の形態２の手法の適用により、探索時間の短縮化の効果が期待できる。
　実施の形態３に係る周波数変調発振源によれば、変調感度Ｋｖ（Ｋｖ値）が目標範囲内の値となるように変調制御電圧ＶＰ及び周波数補償電圧ＶＴを制御する。これにより、個体ばらつき及び温度ドリフトに起因するＶＣＯのＫｖ値の変動を抑制して、ＰＬＬのカットオフ特性の変動を抑制することができる。ＰＬＬのカットオフ特性の変動を抑制できるので、ＰＬＬの位相雑音特性の劣化を抑制することが可能となる。
　また、実施の形態３に係る手法は、ＰＬＬループをＶＣＯ５から切り離してＶＣＯ５を単独動作させ、周波数補償制御部３０Ａから出力される変調制御電圧ＶＰをＶＣＯ５に入力することができる。これにより、目標のＫｖ値に対応するＶＰ値が予め分かっていない場合でも、目標のＫｖ値を得るためのＶＰ値の探索が可能となる。
　また、実施の形態３に係る周波数変調発振源によれば、ＰＬＬのカットオフ特性の変動を抑制できるので、ＰＬＬの設計における位相余裕に関して、十分な動作マージンを得ることができる。これにより、ＰＬＬの動作周波数のロックが不意に外れるといった事象が起こるリスクを低減することができる。従って、実施の形態３に係る周波数変調発振源をレーダ装置に適用して構成すれば、意図しない送信周波数出力による電波法規の逸脱や、レーダ送受信不良のリスクを低減することが可能となる。
実施の形態４．
　次に、実施の形態４に係る周波数変調発振源の制御方法について、図１７から図２０の図面を参照して説明する。図１７は、実施の形態４に係る周波数変調発振源における動作の説明に供するフローチャートである。図１８は、実施の形態４におけるＶＴ－ＶＰ近似曲線の作成処理の説明に供する第１の図である。図１９は、実施の形態４におけるＶＴ－ＶＰ近似曲線の作成処理の説明に供する第２の図である。図２０は、実施の形態４におけるＶＴ－ＶＰ近似曲線の作成処理の説明に供する第３の図である。なお、実施の形態４に係る周波数変調発振源の機能は、図１に示される実施の形態１のものと同一又は同等の構成で実現できる。
　図１７に示されるフローチャートは、ＶＰ検出ステップ、ＶＴ（Ｔ）算出ステップ、ＶＰ検証ステップ及びＶＴ（Ｔ）更新ステップの４つに区分される。ＶＰ検証ステップは、Ｋｖ検証ステップと言い替えてもよい。ＶＰ検出ステップは、ステップＳ４０１からステップＳ４０３までの３つのステップからなる。ＶＴ（Ｔ）算出ステップは、ステップＳ４０４からステップＳ４０６までの３つのステップからなる。ＶＴ（Ｔ）算出ステップは、目標のＶＰ値を得るための周波数補償電圧ＶＴであるＶＴ（Ｔ）を算出するステップである。ＶＰ検証ステップは、ステップＳ４０７からステップＳ４１０までの４つのステップからなる。ＶＰ検証ステップは、ＶＴ（Ｔ）算出ステップで得られたＶＴ（Ｔ）をＶＣＯ５に印加して、目標のＶＰ値が得られていることを、実際に検出して検証するステップである。ＶＴ（Ｔ）算出ステップで算出されるＶＴ（Ｔ）が確実なものであるならば、ＶＰ検証ステップは、省略してもよい。ステップＳ４１１は、ＶＴ（Ｔ）更新ステップである。
　まず、周波数補償電圧発生部３４は、周波数補償電圧ＶＴを周波数補償用端子５２に印加する（ステップＳ４０１）。この状態で、ＰＬＬ１６が動作し、通常動作における変調中心周波数ｆ０で周波数がロックする（ステップＳ４０２）。次に、変調制御電圧検出部３２は、変調制御電圧ＶＰを検出する（ステップＳ４０３）。これらのステップの具体例を図１８の例で説明する。
　図１８には、ＶＰ－ｆ特性を表す４つの曲線Ｋ７，Ｋ８，Ｋ９，Ｋ１０が示されている。初期の動作点、すなわち、補償開始時の動作点は、曲線Ｋ７上のＰ点である。ステップＳ４０２の処理によって、ＶＰが検出される。図１８の例は、動作点が３つの場合の例である。図１８に示されるように、ＶＴよりも値が小さいＶＴ１が印加された場合、動作点は曲線Ｋ８上のＰ１点となり、ＶＰ１が検出される。また、ＶＴよりも値が大きいＶＴ２が印加された場合、動作点は曲線Ｋ９上のＰ２点となり、ＶＰ２が検出される。なお、図１８の例では、曲線Ｋ１０上のＰ０点が目標のＫｖ値、すなわち、目標範囲内のＫｖ値を与える動作点として示されている。このように、複数の周波数補償電圧ＶＴの設定値に対して、ＰＬＬ１６を動作させ、周波数をロックさせることによって、曲線Ｋ７から曲線Ｋ１０上で同一周波数ｆ０となる複数の変調制御電圧ＶＰとの組み合わせが得られる。
　図１７に戻り、周波数補償制御部３０は、ステップＳ４０１で印加した周波数補償電圧ＶＴと、ステップＳ４０３で検出された変調制御電圧ＶＰとに基づいて、これらをマップ化する処理（以下、「ＶＴ－ＶＰマップ化」と呼ぶ）を行う（ステップＳ４０４）。ステップＳ４０４の処理の具体例を図１９の例で説明する。
　図１９には、周波数補償電圧ＶＴと周波数ｆとの関係、及び変調制御電圧ＶＰと周波数ｆとの関係が個別に示されている。ＰＬＬ１６の動作中、ＶＣＯ５の発振周波数は、分周数設定部１０によって設定され、分周器制御部６によって制御された分周数に対応する周波数ｆ０にロックされる。このため、周波数補償電圧ＶＴ及び変調制御電圧ＶＰは、相互にバランスして変化する。このため、ＰＬＬ１６が動作する範囲内においては、ＶＣＯ５の発振周波数は、ｆ０のままである。このことは、次節に示す内容で説明することができる。
　図１９の左側の図に示される曲線Ｋ１１において、周波数補償電圧がＶＴからＶＴ１に変更されると、ＶＣＯ５の発振周波数がΔｆ１だけ下がる方向に働く。一方、図１９の右側の図に示される曲線Ｋ１２において、周波数補償電圧がＶＴからＶＴ１に変更された状態でＰＬＬ動作すると、ＶＣＯ５の発振周波数がΔｆ１だけ上がる方向に働き、ＶＣＯ５の変調動作点が変化し、変調制御電圧がＶＰからＶＰ１に変更される。同じΔｆ１で示されているように、左側の図の曲線Ｋ１１における動作点Ｐと動作点Ｐ３（Ｐ１）との間の周波数差は、右側の図の曲線Ｋ１２における動作点Ｐと動作点Ｐ１との間の周波数差に一致する。
　また、図１９の左側の図において、周波数補償電圧がＶＴからＶＴ２に変更されると、ＶＣＯ５の発振周波数がΔｆ２だけ上がる方向に働く。一方、図１９の右側の図において、周波数補償電圧がＶＴからＶＴ２に変更された状態でＰＬＬ動作すると、ＶＣＯ５の発振周波数がΔｆ２だけ下がる方向に働き、ＶＣＯ５の変調動作点が変化し、変調制御電圧がＶＰからＶＰ１に変更される。同じΔｆ２で示されているように、左側の図の曲線Ｋ１１における動作点Ｐと動作点Ｐ２との間の周波数差は、右側の図の曲線Ｋ１２における動作点Ｐと動作点Ｐ２との間の周波数差に一致する。
　ＶＴ－ＶＰマップ化の処理においては、ＶＣＯ５に印加した周波数補償電圧ＶＴと、そのときに検出された変調制御電圧ＶＰとを対にしたデータ（以下、「（ＶＴ，ＶＰ）」と表記）を収集する処理となる。
　図１７に戻り、周波数補償制御部３０は、ステップＳ４０４の処理で収集された（ＶＴ，ＶＰ）に基づいて、周波数補償電圧ＶＴと変調制御電圧ＶＰとの関係を表すＶＴ－ＶＰ近似曲線を作成する（ステップＳ４０５）。次に、周波数補償制御部３０は、ステップＳ４０５で作成されたＶＴ－ＶＰ近似曲線を用いて、目標のＶＰ値を得るための周波数補償電圧ＶＴ（Ｔ）を算出する（ステップＳ４０６）。これらのステップの処理の具体例を図２０の例で説明する。
　図２０には、ＶＴ－ＶＰ近似曲線の一例が示されている。図２０に示されるＶＴ－ＶＰ近似曲線は、ステップＳ４０４の処理で収集された３つのデータ対（ＶＴ，ＶＰ）、（ＶＴ１，ＶＰ１）及び（ＶＴ２，ＶＰ２）をプロットし、これら３つのデータ対を曲線で繋いだものである。ここで、目標のＶＰ値をＶＰ（Ｔ）とすれば、ＶＰ（Ｔ）に対応するＶＴ（Ｔ）が、目標のＶＰ値を得るための周波数補償電圧ＶＴとなる。ＶＴ－ＶＰ近似曲線を使用すれば、目標のＶＰ値を得るための周波数補償電圧ＶＴ（Ｔ）をダイレクトに算出することができる。
　図１７に戻り、周波数補償電圧発生部３４は、ステップＳ４０６で算出された周波数補償電圧ＶＴ（Ｔ）を周波数補償用端子５２に印加する（ステップＳ４０７）。次に、周波数補償制御部３０は、分周数設定部１０によって設定され、分周器制御部６によって制御された分周数に対応する周波数ｆ０において、ＶＣＯ５をＰＬＬ動作させ、ＶＣＯ５の発振周波数をロックさせる（ステップＳ４０８）。なお、このときのＶＣＯ５の発振周波数は、図１８及び図１９において設定した周波数ｆ０である。変調制御電圧検出部３２は、ＶＣＯ５が周波数ｆ０にロックされたときの変調制御電圧ＶＰを検出する（ステップＳ４０９）。周波数補償制御部３０は、検出されたＶＰ値が目標範囲内の値であるか否かを判定する（ステップＳ４１０）。
　検出されたＶＰ値が目標範囲内の値ではない場合（ステップＳ４１０，Ｎｏ）、ステップＳ４０１に戻る。周波数補償制御部３０は、ステップＳ４０５で作成したＶＴ－ＶＰ近似曲線を破棄し、新たなＶＴ－ＶＰ近似曲線を作成する。
　一方、検出されたＶＰ値が目標範囲内の値である場合（ステップＳ４１０，Ｙｅｓ）、ステップＳ４０６で算出された周波数補償電圧ＶＴ（Ｔ）がメモリ２０２に反映されて処理を終える（ステップＳ４１１）。
　実施の形態４に係る周波数変調発振源の制御方法によれば、周波数補償電圧ＶＴを印加し、当該周波数補償電圧ＶＴを印加したときのＰＬＬ動作、周波数ロック時の変調制御電圧ＶＰを検出する。そして、印加した周波数補償電圧ＶＴ、及び検出した変調制御電圧ＶＰに基づいてＶＴ－ＶＰ近似曲線を作成する。そして、作成したＶＴ－ＶＰ近似曲線に基づいて、目標のＶＰ値を得るための周波数補償電圧ＶＴを算出する。これにより、変調感度Ｋｖが目標範囲内の値となるように制御される。その結果、個体ばらつき及び温度ドリフトに起因するＶＣＯのＫｖ値の変動を抑制して、ＰＬＬのカットオフ特性変動を抑制することができる。また、ＰＬＬのカットオフ特性変動を抑制できるので、ＰＬＬの位相雑音特性の劣化を抑制することが可能となる。
　なお、実施の形態４に係る周波数変調発振源の制御方法には、上記の処理で算出した周波数補償電圧ＶＴをＶＣＯに印加して、目標のＶＰ値が得られていることを、実際に検出して検証するステップが含まれる。このため、必要に応じて、この検証ステップを選択して実行してもよい。検証ステップの実行により、目標のＶＰ値が得られていることが保証されるという効果がある。
実施の形態５．
　実施の形態５では、目標のＫｖ値及びＶＰ値に対して、周波数補償電圧ＶＴが設定限界値を超える場合の制御について説明する。なお、本実施の形態に係る制御は、周波数補償制御部３０又は周波数補償制御部３０Ａによって、実行することができる。
　実施の形態１における図７のフローチャート、及び実施の形態２における図１０のフローチャートでは、周波数補償電圧ＶＴが設定限界値を超える場合（ステップＳ１１０，Ｙｅｓ）、故障と判定して処理を終了していた。また、実施の形態３における図１５のフローチャートでは、周波数補償電圧ＶＴが設定限界値を超える場合（ステップＳ３１７，Ｙｅｓ）、故障と判定して処理を終了していた。
　一方、実施の形態１から実施の形態４までの手法では、チャージポンプ３がループフィルタ４に出力するチャージポンプ電流は、制御されていない。そこで、実施の形態５では、周波数補償電圧ＶＴが設定限界値を超えると判定された場合には、チャージポンプ電流を制御し、目標とするＫｖ値、及び目標とするＶＰ値を再設定して、周波数補償電圧ＶＴを調整を行う。以下、チャージポンプ電流を、適宜「Ｉｃｐ」と表記する。
　ＰＬＬにおいて、ＰＬＬの位相雑音特性に影響を与える、ＰＬＬループ特性（ｆｃ特性）は、Ｋｖ値の平方根と、ループフィルタ４の伝達関数と、Ｉｃｐとの積に比例する。ループフィルタ４の伝達関数は、ループフィルタ４を構成する抵抗の抵抗値、及びコンデンサの容量値、オペアンプのＧＢＷ（オープンループゲインと周波数との積）等によって決まり、且つ、これらの値は部品や回路定数として一律的に決まっている。このため、Ｋｖ値とＩｃｐとを制御パラメータとする。
　（１）まず、周波数補償電圧ＶＴが設定限界値を超えると判定されたときのＫｖ値を算出する。このときのＫｖ値を「Ｋｖ０」とする。
　（２）Ｉｃｐはチャージポンプの回路設計で与えられ、回路として可変に設定できる。なお、変調感度「Ｋｖ０」に対応して設定した値を、ここでは、「Ｉｃｐ０」とする。
　（３）ｆｃ特性、すなわちＫｖ値の平方根と、Ｉｃｐとの積を一定とするため、以下の（４）式に基づいて、新たに目標値とするＫｖ値（「Ｋｖ１」とする）に対応するＩｃｐ１を算出する。
　Ｉｃｐ１＝√（Ｋｖ０／Ｋｖ１）×Ｉｃｐ０　　…（４）
　上記（４）式に従って求めたＩｃｐ１がチャージポンプ３に流れるようにチャージポンプ３を制御すれば、新たに目標値とするＫｖ１に対して、「√（Ｋｖ）×Ｉｃｐ」の値を一定にすることができるので、Ｉｃｐ変更前と同等のＰＬＬループ特性（ｆｃ特性）が得られる。
　実施の形態５に係る周波数変調発振源によれば、周波数補償電圧ＶＴが設定限界値であると判定された場合には、設定限界値を超えると判定されたときのＫｖ値を算出し、算出したＫｖ値と、新たに設定する目標のＫｖ値とに基づいて、チャージポンプ電流を算出する。そして、チャージポンプ電流の算出値に基づくチャージポンプ電流、即ちチャージポンプ３における新たな駆動電流レベルを設定し、設定した駆動電流レベルのチャージポンプ電流を発生させてループフィルタ４を駆動する。これにより、目標とする、Ｋｖ値及びＶＰ値を再設定して調整を行うことができるため、周波数補償電圧ＶＴの設定限界の範囲内で、目標とするＫｖ値及びＶＰ値が得られるという効果がある。
　図２１は、実施の形態１から５に係る周波数変調発振源の制御方法を用いたときの実運用時における周波数補償電圧ＶＴの補償運用の説明に供するタイムチャートである。図２１には、実施の形態１から５に係る周波数変調発振源の実運用時における制御（調整）方法に関する要部の波形が示されている。図２１では、上段部側から順に、（１）ＰＬＬ動作設定信号、（２）変調（通常動作）開始トリガ、（３）ＶＣＯ出力信号（周波数）、（４）ＶＴ出力（設定）、（５）Ｉｃｐ設定、（６）ＶＰ出力の各波形が示されている。ＰＬＬ動作設定信号及び変調（通常動作）開始トリガは、プロセッサ２０１から出力されるＰＬＬ動作パラメータの設定信号（シリアル信号）、及び基準タイミング信号である。ＶＣＯ出力信号（周波数）は、基準タイミング信号に従って、分周数設定部１０によって設定され、分周器制御部６によって制御された、分周数及び時間に基づいて掃引される分周信号６８に対応して出力される。上記のＰＬＬ動作において、ＶＴ出力は、ＰＬＬ動作設定信号に基づいて設定され、周波数補償電圧発生部３４からＶＣＯ５の周波数補償用端子５２に印加される周波数補償電圧ＶＴの時間波形、Ｉｃｐ設定はＰＬＬ動作設定信号に基づいてチャージポンプ３に対して設定されたチャージポンプ電流である。ＶＰ出力は、上記のＰＬＬ動作において、ループフィルタ４から出力され、ＶＣＯ５を周波数掃引する変調制御電圧の時間波形である。なお、図２１では、周波数補償電圧ＶＴのみを調整、最適化制御し、チャージポンプ電流Ｉｃｐ設定値は不変とした例を示している。
　まず、ＰＬＬ動作設定信号が立ち下がる時刻ｔ０でＰＬＬが起動され、時刻ｔ１でＰＬＬがロックする。時刻ｔ２で変調開始トリガが入力され、変調開始トリガが立ち下がる時刻ｔ３で変調モードがスタートする。図示の例では、変調モードにおいて、ＦＭ信号を出力するため、時間に対して、直線的に周波数が変化する分周器設定信号が生成される。時刻ｔ３から時刻ｔ４までの期間は、ＦＭ信号の出力期間である。時刻ｔ４から時刻ｔ５までの期間はＦＭ変調を実施しない固定周波数のＣＷ信号の出力区間である。
　時刻ｔ５から時刻ｔ６までの期間は、ＦＭ信号を本願の周波数変調発振源の後段に位置する図示しない送信アンプから送出しない期間（以下、「信号非送出期間」と呼ぶ）である。信号非送出期間は、実運用時における通常動作を行う期間とは異なる期間である。実施の形態１から５では、信号非送出期間を利用してＫｖ補償を行う。例えば、実施の形態４では、ステップＳ４０１からステップＳ４１０までの処理、或いはステップＳ４０１からステップＳ４０６までの処理は、信号非送出期間で実行される。
　Ｋｖ補償の処理、すなわち調整、最適化制御されたＶＴ、Ｉｃｐの補償反映は、次のＰＬＬ動作設定信号が入力されるまでに実施される。図２１の例では、時刻ｔ６にＰＬＬ動作設定信号が入力されている。ＰＬＬ動作設定信号には、Ｋｖ補償を行うための周波数補償電圧ＶＴ、チャージポンプ電流Ｉｃｐなどの制御信号が含まれる。信号非送出期間では、最適なＫｖ補償を得るための周波数補償電圧ＶＴ、Ｉｃｐ算出が行われる。また、時刻ｔ６から時刻ｔ７までのＶＴ、Ｉｃｐ更新期間においてメモリ２０２への書き込みが行われる。なお、時刻ｔ７は、次の変調開始トリガが立ち下がる時刻である。時刻ｔ３から時刻ｔ７までが、動作周期である。時刻ｔ７以降、上記と同様に、動作周期内の処理が繰り返される。図示の例では、周囲温度等の変化で発生したＰＬＬ動作時のＶＰ変動、すなわちＶＣＯのＫｖ変動（時刻ｔ４から時刻ｔ６までの期間）に対して、ＶＴの更新（時刻ｔ６後）によりＶＰ変動、すなわちＶＣＯのＫｖ変動が元の値に補償されている。
　また、実施の形態１から５に係る周波数変調発振源、及びその制御方法によれば、実運用中において、Ｋｖ補償が可能となる。このため、経年変化に起因するＶＣＯのＫｖ値の変動の抑制にも効果的である。
実施の形態６．
　次に、実施の形態６に係る周波数変調発振源について、図２２を参照して説明する。図２２は、実施の形態６に係る周波数変調発振源の構成を示すブロック図である。
　図２２に示される実施の形態６に係る周波数変調発振源１００Ｃにおいては、図１に示される実施の形態１の構成において、基準信号生成部１と位相周波数比較部２との間に、ダイレクトデジタルシンセサイザ（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｚｅｒ：ＤＤＳ）９が備えられる。ＤＤＳ９は、加算器、ラッチ回路、ＲＯＭ、ＤＡ変換器などを備え、任意の信号波形又は任意の周波数の信号を離散的なサンプリング処理でディジタル的に生成する回路である。位相周波数比較部２、チャージポンプ３、ループフィルタ４、ＶＣＯ５、分周器７及びＤＤＳ９は、ＰＬＬ１６Ｂを構成する。
　なお、図２２の構成では、図１と異なり、分周器制御部６を有さない構成である。
　上述のように、実施の形態６に係る周波数変調発振源１００Ｃは、位相周波数比較部２の前段に配置されるＤＤＳ９を備える。ＤＤＳ９は、基準信号生成部１から出力される基準信号６１及び分周数設定部１０の周波数（分周数）設定値を用いて、位相周波数比較部２に入力されるＤＤＳ基準信号７１を生成する。ＤＤＳ基準信号７１は、ループ時定数以下の第１の時間間隔Ｔ１で離散的に掃引され、ループ時定数τ以上の第２の時間間隔Ｔ２で周期的、且つ時間に対して直線的に周波数が変化する基準信号である。すなわち、ＤＤＳ基準信号７１は、入力される第１の基準信号である基準信号６１に基づいて、時間に対して設定された周波数変化をする第２の基準信号である。
　位相周波数比較部２は、ＤＤＳ基準信号７１と分周器７から出力される分周信号６８との間の位相差に対応した比較結果信号６２を生成してループフィルタ４に送る。以降の動作は、上述した通りである。
　実施の形態６に係る周波数変調発振源１００Ｃによれば、図１に示される実施の形態１と同様に、周波数補償制御部３０を備えている。このため、実施の形態１、実施の形態２又は実施の形態４で説明した手法を用いることにより、実施の形態１、実施の形態２又は実施の形態４と同様の効果を得ることができる。
　なお、実施の形態６では、ＤＤＳ９を基準信号生成部１と位相周波数比較部２との間に備える構成を図１に適用したが、本構成を図９に示される実施の形態２の構成に適用してもよいし、本構成を図１４に示される実施の形態３の構成に適用してもよい。実施の形態３で説明した手法を用いることにより、実施の形態３と同様の効果を得ることができる。
実施の形態７．
　次に、実施の形態７に係る周波数変調発振源について、図２３を参照して説明する。図２３は、実施の形態７に係る周波数変調発振源の構成を示すブロック図である。図２３に示される実施の形態７に係る周波数変調発振源１００Ｄにおいては、図１に示される実施の形態１の構成において、位相周波数比較部２と分周器７との間に、ＤＤＳ９が備えられる。位相周波数比較部２、チャージポンプ３、ループフィルタ４、ＶＣＯ５、分周器７及びＤＤＳ９は、ＰＬＬ１６Ｃを構成する。
　また、図２３の構成では、図１と異なり、分周器制御部６を有さない構成である。
　実施の形態７に係る周波数変調発振源１００Ｄでは、分周器７から出力される分周信号６８及び分周数設定部１０の周波数（分周数）設定値を用いて、位相周波数比較部２に入力されるＤＤＳ分周信号７２が生成される。ＤＤＳ分周信号７２は、ループ時定数以下の第１の時間間隔Ｔ１で離散的に掃引され、ループ時定数τ以上の第２の時間間隔Ｔ２で周期的、且つ時間に対して直線的に周波数が変化する分周信号である。すなわち、ＤＤＳ分周信号７２は、分周器７から出力される第１の分周信号である分周信号６８に基づいて、時間に対して設定された周波数変化をする第２の分周信号である。
　位相周波数比較部２は、ＤＤＳ分周信号７２と基準信号生成部１から出力される基準信号６１との間の位相差に対応した比較結果信号６２を生成してループフィルタ４に送る。以降の動作は、上述した通りである。
　実施の形態７に係る周波数変調発振源１００Ｄによれば、図１に示される実施の形態１と同様に、周波数補償制御部３０を備えている。このため、実施の形態１、実施の形態２又は実施の形態４で説明した手法を用いることにより、実施の形態１、実施の形態２又は実施の形態４と同様の効果を得ることができる。
　なお、実施の形態７では、ＤＤＳ９を位相周波数比較部２と分周器７との間に備える構成を図１に示す実施の形態１の構成に適用したが、本構成を図１４に示す実施の形態３の構成に適用してもよい。実施の形態３で説明した手法を用いることにより、実施の形態３と同様の効果を得ることができる。
実施の形態８．
　次に、実施の形態８に係るレーダ装置について、図２４及び図２５を参照して説明する。図２４は、実施の形態１から実施の形態７で説明した何れかの周波数変調発振源を含むレーダ装置５００の構成を示すブロック図である。図２５は、図２４に示すレーダ装置５００の変形例を示すブロック図である。図２４及び図２５において、変調信号生成器５１０は、実施の形態１から実施の形態７で説明した何れかの周波数変調発振源を用いたものである。
　変調信号生成器５１０から出力されるＦＭ信号は、電力増幅器５２０により所要の電力まで増幅され、送信信号が生成される。送信信号は、送信アンテナ５３０によって空間に向けて送信される。送信された信号は図示しない対象物によって反射され、反射された信号は受信アンテナ５４０によって受信される。受信アンテナ５４０から得られる受信信号は、低雑音増幅器である前置増幅器５５０によって電圧増幅が行われる。
　ミキサ回路５６０では、前置増幅器５５０から出力される増幅信号と変調信号生成器５１０から出力されるＦＭ信号との乗算が行われる。これにより、ミキサ回路５６０から、レーダ装置から対象物までの距離、及び対象物とレーダ装置との相対速度に依存した周波数を持つ正弦波信号がレーダ出力端子５７０へ出力される。
　図２４では、送信アンテナ５３０と受信アンテナ５４０を別々に設けているが、図２５に示されるように、送受切替スイッチ、アイソレータ又はデュプレクサといった送受分離器５９０を使用することにより、送信及び受信間で１つの送受アンテナ５８０を共有することも可能である。また、必要に応じて、送受信機共に増幅器を追加したり、フィルタを使用したりすることも可能である。
　以上のように、実施の形態８によれば、実施の形態１から実施の形態７で説明した何れかの周波数変調発振源を用いているので、意図しない送信周波数出力による電波法規の逸脱や、送受信不良のリスクを低減させたレーダ装置を実現することができる。
　また、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　基準信号生成部、２　位相周波数比較部、３　チャージポンプ、４　ループフィルタ、５　電圧制御発振器、６　分周器制御部、７　分周器、８　信号切替スイッチ、８ａ　第１端子、８ｂ　第２端子、９　ダイレクトデジタルシンセサイザ、１０　分周数設定部、１６，１６Ａ，１６Ｂ，１６Ｃ　ＰＬＬ、３０，３０Ａ　周波数補償制御部、３１　周波数検出部、３２　変調制御電圧検出部、３３　周波数補償電圧算出部、３４　周波数補償電圧発生部、３５　周波数補償電圧及び変調制御電圧算出部、３６　変調制御電圧発生部、４０　ＶＴテーブル、４２　ＶＰテーブル、４５　温度検出器、５０　変調用端子、５２　周波数補償用端子、６１　基準信号、６２　比較結果信号、６３　駆動電流、６５　ＦＭ信号、６６　帰還信号、６７　分周制御信号、６８　分周信号、７１　ＤＤＳ基準信号、７２　ＤＤＳ分周信号、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ　周波数変調発振源、２００　処理回路、２０１　プロセッサ、２０２　メモリ、２０３　インタフェース、５００　レーダ装置、５１０　変調信号生成器、５２０　電力増幅器、５３０　送信アンテナ、５４０　受信アンテナ、５５０　前置増幅器、５６０　ミキサ回路、５７０　レーダ出力端子、５８０　送受アンテナ、５９０　送受分離器。

Claims (17)

  1. 　位相同期回路を構成し、基準信号と分周信号との間の位相差に対応した比較結果信号を積分して生成した第１電圧、及び前記第１電圧と前記分周信号の分周数とに基づいて設定される第２電圧に基づいて発振周波数が制御される電圧制御発振器と、
    　前記第２電圧により、前記電圧制御発振器の前記第１電圧の周波数特性における変調動作点を移動させ、前記変調動作点における変調感度が目標範囲内の値となるように前記第２電圧を制御する制御部と、
    　を備えたことを特徴とする周波数変調発振源。
  2. 　前記基準信号を生成する基準信号生成部と、
    　分周制御信号を生成する分周器制御部と、
    　を備え、
    　前記位相同期回路は、前記電圧制御発振器の出力信号を前記分周制御信号に基づいて分周出力する分周器を備え、
    　前記制御部は、
    　前記第１電圧を検出する電圧検出部と、
    　前記電圧検出部の検出値、及び前記分周器制御部で設定される分周数に基づいて前記第２電圧を算出する算出部と、
    　前記算出部の算出値に基づく第２電圧を発生させて前記電圧制御発振器に入力する電圧発生部と、
    　を備えたことを特徴とする請求項１に記載の周波数変調発振源。
  3. 　前記算出部は、前記電圧検出部の検出値、及び前記分周数に基づいて前記変調感度を算出し、算出した前記変調感度が目標範囲内の値となる前記第２電圧を求めることを特徴とする請求項２に記載の周波数変調発振源。
  4. 　前記算出部は、前記電圧検出部の検出値が目標範囲内の値となる前記第２電圧を求めることを特徴とする請求項２に記載の周波数変調発振源。
  5. 　周囲温度を検出する検出器と、
    　前記検出器が検出した温度データと前記第２電圧との関係が記される第１のテーブルと、
    　前記検出器が検出した温度データと前記第１電圧との関係が記される第２のテーブルと、
    　を備え、
    　前記制御部は、求めた前記第２電圧を前記第１のテーブルに記憶し、求めた前記第１電圧を前記第２のテーブルに記憶することを特徴とする請求項４に記載の周波数変調発振源。
  6. 　前記制御部は、前記第１電圧を検出する際に前記電圧制御発振器に入力する前記第２電圧の初期値を、前記第１のテーブルを参照して設定することを特徴とする請求項５に記載の周波数変調発振源。
  7. 　前記制御部は、
    　前記電圧制御発振器の出力信号と前記基準信号とに基づいて、前記電圧制御発振器の発振周波数を検出する周波数検出部と、
    　前記電圧制御発振器に入力するための第３電圧を発生させる第１の電圧発生部と、
    　前記電圧制御発振器に入力される第１電圧を切り替えて、前記第３電圧を前記電圧制御発振器に入力する電圧切替部と、
    　前記周波数検出部の検出値、及び前記第３電圧に基づいて前記第１電圧を算出すると共に、算出した前記第１電圧を前記電圧制御発振器に入力した条件下で、前記周波数検出部の検出値が目標範囲内の値となる前記第２電圧を算出する算出部と、
    　前記算出部の算出値に基づく前記第２電圧を発生させて前記電圧制御発振器に入力する第２の電圧発生部と、
    　を備えたことを特徴とする請求項１に記載の周波数変調発振源。
  8. 　前記算出部は、前記周波数検出部の検出値、及び設定した前記第３電圧に基づいて前記変調感度を算出し、算出した前記変調感度が目標範囲内の値となる前記第１電圧を求めることを特徴とする請求項７に記載の周波数変調発振源。
  9. 　前記基準信号を生成する基準信号生成部と、
    　分周制御信号を生成する分周器制御部と、
    　を備え
    　前記位相同期回路は、
    　前記電圧制御発振器の出力信号を前記分周制御信号に基づいて分周出力する分周器と、
    　前記分周信号と前記基準信号との位相差に対応した前記比較結果信号を生成する位相周波数比較部と、
    　前記比較結果信号を駆動電流に変換するチャージポンプと、
    　前記チャージポンプから供給される駆動電流を積分するループフィルタと、
    　を備えたことを特徴とする請求項１から８の何れか１項に記載の周波数変調発振源。
  10. 　前記制御部は、
    　前記チャージポンプの新たな駆動電流レベルを設定し、設定した前記駆動電流レベルに基づいて前記第１電圧又は前記変調感度の目標範囲を再設定することを特徴とする請求項９に記載の周波数変調発振源。
  11. 　請求項３、４、８又は１０に記載の周波数変調発振源における調整は、実運用時における通常変調動作を行う期間とは異なる期間に行われることを特徴とする請求項３、４、８又は１０に記載の周波数変調発振源。
  12. 　前記基準信号を生成する基準信号生成部を備え、
    　前記位相同期回路は、
    　前記電圧制御発振器の出力信号を分周した分周信号を出力する分周器と、
    　入力される第１の基準信号を、時間に対して設定された周波数変調を行い、第２の基準信号を生成するダイレクトデジタルシンセサイザと、
    　前記分周信号と前記第２の基準信号との位相差に対応した比較結果信号を生成する位相周波数比較部と、
    　前記比較結果信号を駆動電流に変換するチャージポンプと、
    　前記チャージポンプから供給される駆動電流を積分するループフィルタと、
    　を備えたことを特徴とする請求項１に記載の周波数変調発振源。
  13. 　前記基準信号を生成する基準信号生成を備え、
    　前記位相同期回路は、
    　前記電圧制御発振器の出力信号を分周した第１の分周信号を出力する分周器と、
    　前記分周器から出力される前記第１の分周信号に対し、時間に対して設定された周波数変調を行い、第２の分周信号を生成するダイレクトデジタルシンセサイザと、
    　前記基準信号と前記第２の分周信号との位相差に対応した比較結果信号を生成する位相周波数比較部と、
    　前記比較結果信号を駆動電流に変換するチャージポンプと、
    　前記チャージポンプから供給される駆動電流を積分するループフィルタと、
    　を備えたことを特徴とする請求項１に記載の周波数変調発振源。
  14. 　請求項１から１３の何れか１項に記載の周波数変調発振源と、
    　前記周波数変調発振源により生成される周波数変調信号に基づいて生成した送信信号を空間に向けて送信する送信アンテナと、
    　前記送信アンテナから送信された前記送信信号が対象物により反射された信号を受信する受信アンテナと、
    　前記受信アンテナが受信した信号を増幅した信号と前記周波数変調信号との乗算を行った信号を生成するミキサ回路と、
    　を備えたことを特徴とするレーダ装置。
  15. 　基準信号と分周信号との間の位相差に対応した比較結果信号を積分して生成した第１電圧、及び前記第１電圧と前記分周信号の分周数とに基づいて設定される第２電圧に基づいて発振周波数が制御される電圧制御発振器を備えた周波数変調発振源に適用される周波数変調発振源の制御方法であって、
    　前記第２電圧を前記電圧制御発振器に印加する第１ステップと、
    　前記第２電圧を印加し、位相同期回路出力の周波数をロックしたときに生成される前記第１電圧を検出する第２ステップと、
    　印加された前記第２電圧及び検出された前記第１電圧に基づいて前記第１電圧と前記第２電圧との間の関係を表す近似曲線を作成する第３ステップと、
    　前記第３ステップで作成した前記近似曲線に基づいて、目標となる第１電圧を得るための第２電圧を算出する第４ステップと、
    　前記第４ステップで算出された前記第２電圧を更新する第５ステップと、
    　を含むことを特徴とする周波数変調発振源の制御方法。
  16. 　前記第４ステップと前記第５ステップとの間に、前記第４ステップで算出された算出値に基づく第２電圧を前記電圧制御発振器に印加し、位相同期回路出力の周波数をロックさせ、目標となる前記第１電圧が得られていることを実際に検出して検証するステップを含むことを特徴とする請求項１５に記載の周波数変調発振源の制御方法。
  17. 　前記第１から第５ステップによる制御は、実運用時における通常変調動作を行う期間とは異なる期間に行われることを特徴とする請求項１５又は１６に記載の周波数変調発振源の制御方法。
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