WO2020003439A1 - ロジックアナライザ - Google Patents

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WO2020003439A1
WO2020003439A1 PCT/JP2018/024598 JP2018024598W WO2020003439A1 WO 2020003439 A1 WO2020003439 A1 WO 2020003439A1 JP 2018024598 W JP2018024598 W JP 2018024598W WO 2020003439 A1 WO2020003439 A1 WO 2020003439A1
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WO
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communication
data
analysis
unit
speed
Prior art date
Application number
PCT/JP2018/024598
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English (en)
French (fr)
Inventor
伸夫 長坂
佐藤　武
憲司 渡邉
Original Assignee
株式会社Ｆｕｊｉ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社Ｆｕｊｉ filed Critical 株式会社Ｆｕｊｉ
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Priority to JP2020526806A priority patent/JP6941234B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits

Definitions

  • the present disclosure relates to a logic analyzer that analyzes communication data.
  • Patent Document 1 there is a logic analyzer that switches a signal path for processing a digital signal to be analyzed (for example, Patent Document 1).
  • the logic analyzer of Patent Literature 1 includes a connection switching circuit that switches a signal path.
  • the connection switching circuit switches the connection of a comparator that determines the logical level of the digital signal, a sampling circuit that samples the output signal of the comparator, and a large-capacity information storage device that stores the output signal of the comparator.
  • the communication data when the communication data is analyzed by the logic analyzer, the situation when the communication data is transmitted and received can be analyzed. There may be times when you want to confirm the situation at the time of this analysis.
  • the present disclosure has been made in view of the above problems, and has as its object to provide a logic analyzer that can reproduce a situation when an analysis is performed.
  • the present disclosure provides a control device, an input module for inputting communication data of half-duplex communication between a controlled device controlled by the control device, and the input module.
  • the communication data of the input half-duplex communication is analyzed, and separated into the communication data transmitted from the control device to the controlled device and the communication data transmitted from the controlled device to the control device.
  • An analysis unit that stores test result data based on the communication data transmitted from the control device to the controlled device among the analysis result data, and transmits the test output data to the controlled device.
  • the operation state of the control device and the like at the time of performing the analysis can be reproduced by simulation, and the operation test of the control device and the controlled device can be executed.
  • FIG. 3 is a block diagram of an analysis unit of the FPGA.
  • FIG. 6 is a diagram illustrating a connection form of a logic analyzer at the time of analysis.
  • FIG. 4 is a diagram illustrating an example of setting information. It is a figure showing an example of analysis result data. It is a block diagram of a transmission processing part.
  • FIG. 3 is a diagram illustrating a connection form of a logic analyzer during a simulation. It is a flowchart which shows the flow of a process from analysis to simulation.
  • FIG. 9 is a diagram illustrating a state in which pulse signals of test output data, analysis response data, and simulation response data are displayed.
  • FIG. 1 shows a block diagram of a logic analyzer 10 of the present embodiment.
  • the logic analyzer 10 includes various power supply circuits 11, an input module 13, an FPGA 15, a DDR memory 17, a nonvolatile memory 19, and the like.
  • the various power supply circuits 11 are circuits that function as power supplies for the logic analyzer 10.
  • the various power supply circuits 11 include, for example, an AC / DC conversion circuit and the like, and receive power from a commercial power supply or the like via the power supply connector 21.
  • the various power supply circuits 11 supply the received power to various devices of the logic analyzer 10.
  • the configuration of the power supply of the logic analyzer 10 is not particularly limited.
  • the logic analyzer 10 may include a rechargeable battery, or may be configured to receive wireless power supply.
  • the input module 13 is provided with various interfaces for connecting to a device to be analyzed and a communication cable.
  • the input module 13 has RS-485 driver ICs 23, 24, 25, a CAN driver IC 26, and a trigger input unit 27.
  • the type of interface provided in the input module 13 is an example, and may be appropriately changed according to a communication standard to be supported.
  • the input module 13 may include an RS-232C driver IC capable of communicating according to the RS-232C standard.
  • the RS-485 driver ICs 23, 24, 25, etc. are interfaces for connecting to a device to be analyzed, which will be described later (see FIG. 3).
  • the method for connecting the input module 13 and the device to be analyzed and the like is not particularly limited.
  • the RS-485 driver IC 23 and the CAN driver IC 26 may be configured to include a connection unit (input connector or output connector) for bypassing a communication cable for transmitting communication data to be analyzed.
  • the RS-485 driver IC 23 and the like may be configured to include a probe, a grounder, and the like for connecting to a terminal of the device to be analyzed.
  • the RS-485 driver ICs 23, 24, and 25 are driver circuits that perform communication conforming to the RS-485 communication standard, and can be connected to, for example, a 2-wire RS-485 communication cable that performs half-duplex communication. It has become.
  • the RS-485 driver IC 23 has, for example, connectors and terminals (pins) that can input and output communication data for six communication lines.
  • the RS-485 driver IC 24 is, for example, an interface having an optical insulation element and an optical insulation structure.
  • the RS-485 driver IC 24 has a connector capable of inputting and outputting communication data for one communication line.
  • the RS-485 driver IC 25 is, for example, a transformer-insulated interface using an insulating transformer.
  • the RS-485 driver IC 25 includes, for example, a connector capable of inputting and outputting communication data for one communication line.
  • the CAN driver IC 26 is a driver circuit that performs communication conforming to the CAN (Controller Area Network) data communication standard.
  • the CAN driver IC 26 includes, for example, a connector capable of inputting and outputting communication data for one communication line.
  • the above-described RS-485 communication and CAN communication are examples of half-duplex communication of the present disclosure.
  • the method of increasing the number of communication lines that can be input / output by each driver IC is not limited to the method of increasing the number of physical terminals, but may be the method of increasing the number of communication ports realized by executing a program.
  • the trigger input unit 27 is an interface for inputting a trigger signal for instructing start of analysis and the like.
  • the trigger input unit 27 includes, for example, an interface for executing serial communication using LVDS (Low Voltage Differential Signaling) technology for one communication line. Further, the trigger input unit 27 includes, for example, an interface for executing communication using TTL (Transistor-transistor-logic) for one communication line.
  • the trigger input unit 27 includes, for example, an interface for inputting a trigger signal by a photocoupler for one communication line.
  • the FPGA 15 includes a programmable logic device such as a Field Programmable Gate Array and a CPU, for example.
  • the FPGA 15 has an analysis unit 31 and a reception unit 33 as circuit blocks.
  • the FPGA 15 constructs a circuit block based on, for example, configuration information (configuration data) stored in the nonvolatile memory 19.
  • the analysis unit of the present disclosure is not limited to the logic circuit of the FPGA, and may be, for example, a logic circuit of a programmable logic device (PLD) or a composite programmable logic device (CPLD). Further, the analysis unit of the present disclosure is not limited to a logic circuit, and may be an integrated circuit for a specific application such as an ASIC. Further, the analysis unit of the present disclosure may be realized by software instead of hardware.
  • the analysis unit 31 is a circuit block that analyzes communication data acquired via the input module 13. Note that the analysis of communication data according to the present disclosure is a concept that includes not only data detection but also data format determination, detailed analysis of data contents, and the like.
  • the analysis unit 31 stores the analysis result in the nonvolatile memory 19 as analysis result data 87.
  • the analysis unit 31 operates the device to be analyzed and the like using the test output data 89 based on the analysis result data 87 stored in the nonvolatile memory 19. The details of the analysis result data 87 and the test output data 89 will be described later.
  • the receiving unit 33 is a circuit block that receives setting information for performing analysis.
  • the method for receiving the setting information is not particularly limited.
  • the configuration information may be received via a JTAG connector 35 described later and the setting may be changed by changing the logic circuit of the FPGA 15, and the setting information may be received from an external device (PC 51) via the LAN connector 37.
  • the settings may be changed.
  • the method of receiving the setting information may be a method of reading data set in advance in the configuration information stored in the nonvolatile memory 19.
  • the DDR memory 17 is, for example, a DDR-SDRAM, and is used as a working memory in the processing of the FPGA 15.
  • the working memory is not limited to the DDR-SDRAM, but may be, for example, an SDRAM that uses one edge of a clock.
  • the non-volatile memory 19 stores, for example, configuration information for constructing a circuit block of the FPGA 15, analysis result data 87, test output data 89, and the like.
  • the nonvolatile memory 19 is, for example, a nonvolatile memory such as an EEPROM, a FLASH memory, an FRAM (registered trademark), and an MRAM.
  • the logic analyzer 10 is connected to a touch panel 18 which is an external device.
  • the touch panel 18 is connected to the FPGA 15 and functions as an input / output interface of the logic analyzer 10.
  • the touch panel 18 includes, for example, a liquid crystal panel, a light source such as an LED that irradiates light from the back side of the liquid crystal panel, a touch sensing film bonded to the surface of the liquid crystal panel, and the like.
  • the user can perform operations on the logic analyzer 10 and switching of the display screen of the touch panel 18 by touching the screen.
  • the FPGA 15 can display the analysis result and the simulation result on the touch panel 18.
  • the logic analyzer 10 may have a configuration including the touch panel 18.
  • the logic analyzer 10 has a JTAG connector 35, a LAN connector 37, and a USB connector 39 as interfaces for connecting to the outside in addition to the input module 13.
  • the JTAG connector 35 is connected to the FPGA 15.
  • the JTAG connector 35 is a connector that executes communication conforming to the standard proposed by JTAG (Joint European Test Action Group), for example.
  • JTAG Joint European Test Action Group
  • the FPGA 15 inputs, via the JTAG connector 35, configuration information and the like corresponding to setting information for performing analysis.
  • the LAN connector 37 is connected to the FPGA 15 via the Ethernet PHY 43.
  • the USB connector 39 is connected to the FPGA 15 via a USB PHY 45.
  • the Ethernet PHY 43 and the USB PHY 45 are, for example, ICs that function as interfaces between a logical layer and a physical layer of each communication standard.
  • the LAN connector 37 is an interface for performing communication conforming to the Ethernet (registered trademark) communication standard.
  • the USB connector 39 is an interface for performing communication conforming to the USB standard.
  • the Ethernet (registered trademark) standard is not particularly limited, but is, for example, a gigabit Ethernet (registered trademark) standard.
  • the USB standard is not particularly limited, but is, for example, the USB 2.0 standard or the USB 3.0 standard.
  • the LAN connector 37 is connected to the PC 51 via the LAN cable 47.
  • the PC 51 is a personal computer and includes, for example, a monitor, a keyboard, a mouse, and the like.
  • the PC 51 is a device that changes setting information of the logic analyzer 10 and instructs the logic analyzer 10 to start analysis. Further, the PC 51 displays the data received from the logic analyzer 10. Thereby, the analyst operating the PC 51 can check the analysis result.
  • the logic analyzer 10 may be configured to be connected to the PC 51 via the USB connector 39.
  • FIG. 2 is a block diagram illustrating a configuration of the analysis unit 31.
  • the analysis unit 31 has a low-speed communication processing unit 61, a high-speed communication processing unit 62, and a common unit 63.
  • FIG. 3 shows an example of a connection form of the logic analyzer 10 at the time of analysis.
  • the logic analyzer 10 is connected between the device controller 101 and the controlled device 103.
  • the device controller 101 is, for example, a control device that comprehensively controls the working machine.
  • the working machine referred to here is, for example, a component mounting machine for mounting an electronic component on a board, a solder printing apparatus for applying solder to a board, an articulated robot for performing an assembling operation, a machine tool for performing cutting and the like.
  • the working machine is not limited to an industrial machine used in the factory automation (FA) field, but may be a nursing robot or the like. Therefore, various machines and devices that perform data communication can be targeted as analysis targets of the present disclosure.
  • FA factory automation
  • the device controller 101 includes a CPU, a memory, and the like, and controls the operation of the controlled device 103 by executing communication with the controlled device 103.
  • the controlled device 103 includes a multi-axis servo amplifier 121, an ABS (absolute type) encoder 122, a servo motor 123, slaves 125 and 126, and a six-axis vibration sensor 128.
  • the multi-axis servo amplifier 121 executes a command such as output of position information to the ABS encoder 122. Further, the multi-axis servo amplifier 121 performs feedback control for changing the power supplied to the servo motor 123 based on the position information acquired from the ABS encoder 122. Thereby, the multi-axis servo amplifier 121 can control the rotation operation of the servo motor 123 according to the position information.
  • Six servo motors 123 are used, for example, as drive sources for movable parts of the working machine. Further, six ABS encoders 122 are provided for each of the servomotors 123. Each of the six servo motors 123 can operate the movable part about the six axes by rotating a gear or the like connected to the output shaft.
  • the multi-axis servo amplifier 121 drives a movable unit (for example, a robot arm) in six directions around six axes by controlling each servo motor 123 based on the position information of each ABS encoder 122.
  • the number of servomotors 123 is not limited to six, and may be one or a plurality other than six.
  • the multi-axis servo amplifier 121 communicates with each of the six ABS encoders 122 by communication using a communication protocol of HDLC (High-Level Data Link Control), for example, in communication conforming to the RS-485 standard.
  • the RS-485 driver IC 23 of the logic analyzer 10 is connected between the multi-axis servo amplifier 121 and the ABS encoder 122, and is connected to a communication cable connecting the multi-axis servo amplifier 121 and the ABS encoder 122.
  • the RS-485 driver IC 23 can acquire communication data (position information and the like) corresponding to each of the six axes.
  • the device controller 101 is connected to, for example, the multi-axis servo amplifier 121 and the slaves 125 and 126, and controls the multi-axis servo amplifier 121 and the slaves 125 and 126 by communication via an industrial network.
  • the “industrial network” here is a network that transmits control data for controlling relays, switches, and the like using communication of a communication standard such as CC-Link (registered trademark).
  • the communication standard of the industrial network is not limited to CC-Link (registered trademark), but may be MECHATROLINK (registered trademark) -II, MECHATROLINK (registered trademark) -III, EtherCAT (registered trademark), Profinet (registered trademark), or the like.
  • the device controller 101 controls the operation of the multi-axis servo amplifier 121 by communication conforming to the MECHATROLINK (registered trademark) -II standard.
  • the device controller 101 can control the operation of the servo motor 123 via the multi-axis servo amplifier 121, that is, the operation of the controlled device 103.
  • the RS-485 driver IC 25 is connected to a communication cable or the like that connects the device controller 101 and the multi-axis servo amplifier 121, and is capable of acquiring communication data transmitted and received by MECHATROLINK (registered trademark) -II standard communication. .
  • the device controller 101 controls the operations of the slaves 125 and 126 by communication conforming to the CC-Link (registered trademark) standard, for example.
  • the slave 125 includes, for example, an interface (DI) for inputting a digital signal and an interface (DO) for outputting a digital signal.
  • the slave 126 includes an AD converter that converts between an analog signal and a digital signal.
  • Each of the slaves 125 and 126 processes input / output signals of various devices (such as sensors and relays) attached to the controlled device 103.
  • the device controller 101 functions as, for example, a master in an industrial network conforming to the CC-Link (registered trademark) standard, and controls the operations of the slaves 125 and 126 to acquire an output signal of a sensor, drive a relay, and the like.
  • the RS-485 driver IC 24 is connected to a communication cable or the like that connects the device controller 101 and the slave 125.
  • the slave 126 is connected to the device controller 101 via the slave 125.
  • the RS-485 driver IC 24 can acquire communication data transmitted and received in CC-Link (registered trademark) standard communication.
  • the device controller 101 can communicate with the six-axis vibration sensor 128 by communication conforming to the CAN data communication standard, for example.
  • the six-axis vibration sensor 128 can detect, for example, the vibration of each servo motor 123 corresponding to six axes.
  • the device controller 101 acquires a detection value from the six-axis vibration sensor 128 by performing communication based on the CAN data communication standard.
  • the CAN driver IC 26 is connected to a communication cable or the like that connects the device controller 101 and the six-axis vibration sensor 128, and is capable of acquiring communication data transmitted and received by communication according to the CAN data communication standard.
  • some communication data to be analyzed may have a communication speed that changes during the course of communication.
  • the multi-axis servo amplifier 121 performs low-speed communication when performing initial setting for the ABS encoder 122 by HDLC standard communication. Further, for example, when the multi-axis servo amplifier 121 completes the initial setting and determines that the ABS encoder 122 is a model compatible with high-speed communication, the multi-axis servo amplifier 121 acquires position information and the like by high-speed communication.
  • the low communication speed is, for example, 4 Mbps.
  • the high-speed communication is, for example, 8 Mbps.
  • the analysis unit 31 shown in FIG. 2 can execute parallel processing by the low-speed communication processing unit 61 and the high-speed communication processing unit 62. Then, the analysis unit 31 can more accurately determine the communication speed of the communication data by comparing, for example, whether the analysis results of the two processing units are correct.
  • the low-speed communication processing unit 61 can analyze the communication data of the above-mentioned communication speed of 4 Mbps, for example.
  • the high-speed communication processing unit 62 can analyze communication data having a communication speed of 8 Mbps, for example.
  • the setting of the communication speed at which the low-speed communication processing unit 61 and the high-speed communication processing unit 62 can analyze may be changed based on the setting information received by the reception unit 33.
  • the analysis unit 31 may include processing units such as an ultra-low speed, a medium speed, and an ultra-high speed in addition to the low-speed communication processing unit 61 and the high-speed communication processing unit 62. Further, the analysis unit 31 may be configured to include only one of the low-speed communication processing unit 61 and the high-speed communication processing unit 62. In this case, the low-speed communication processing unit 61 or the high-speed communication processing unit 62 may automatically detect the communication speed by the communication speed automatic recognition unit 73, as described later. Further, the analysis unit 31 may be configured to detect the communication speed in one processing unit and automatically change a sampling cycle for sampling communication data and the like.
  • the high-speed communication processing unit 62 analyzes high-speed communication as compared with the low-speed communication processing unit 61, but has the same configuration as a processing block as the low-speed communication processing unit 61. Therefore, in the following description, the same reference numerals are given to the processing blocks of the low-speed communication processing unit 61 and the high-speed communication processing unit 62. Processing blocks denoted by the same reference numerals perform the same processing except for a difference in communication speed, for example.
  • communication data is input to the analysis unit 31 via the input module 13 (see FIG. 1).
  • the communication data input to the analysis unit 31 is input to each of the low-speed communication processing unit 61 and the high-speed communication processing unit 62.
  • the communication data input to the low-speed communication processing unit 61 and the high-speed communication processing unit 62 are transmitted in the order of the transmission line code analysis unit 71, the processing unit for each communication method 72, and the automatic communication speed recognition unit 73.
  • the communication data output from the communication speed automatic recognition unit 73 is a command recognition and timer value setting unit (hereinafter, sometimes referred to as a setting unit) 74, a communication direction recognition and data separation unit (hereinafter, referred to as a recognition separation unit). ) 75 and the FCS calculation unit 76.
  • a command recognition and timer value setting unit hereinafter, sometimes referred to as a setting unit
  • a recognition separation unit hereinafter, referred to as a recognition separation unit
  • the FCS calculation unit 76 the types and order of the processing units are examples.
  • the transmission line code analysis unit 71 analyzes the encoding method of the input communication data.
  • the transmission line code analysis unit 71 analyzes which coding method, such as the NRZ (non-return-to-zero) method or the Manchester method, is used for the communication data.
  • the transmission line code analysis unit 71 may perform a detailed analysis for classifying each of the NRZ methods, such as the NZR (L) method and the NZR (I) method.
  • the analysis method by the transmission line code analysis unit 71 is not particularly limited.
  • the transmission line code analysis unit 71 performs pattern analysis on a group of high-level and low-level signals included in communication data to determine whether or not the pattern matches a pattern according to each scheme, and analyzes the group. good. Further, the transmission line code analysis unit 71 may determine the pattern used for the determination based on the setting information (see FIG. 4) received by the reception unit 33 described later.
  • the communication method-specific processing unit 72 analyzes the communication method of the input communication data.
  • the communication method-specific processing unit 72 analyzes which communication method is used, such as the start-stop synchronization method and the synchronous communication method, for example.
  • As the communication using the start-stop synchronization method for example, there is UART communication using UART (Universal Asynchronous Receiver Receiver).
  • As communication using the synchronous communication method for example, there is HDLC communication using HDLC.
  • the analysis method by the communication method-specific processing unit 72 is not particularly limited.
  • the communication method-specific processing unit 72 may analyze the communication method by detecting a specific bit string such as a flag sequence, a start bit, and a stop bit included in the communication data.
  • the communication speed automatic recognition unit 73 analyzes the communication speed of the input communication data.
  • the communication speed automatic recognition unit 73 detects the communication speed based on, for example, the time of the pulse width of one pulse included in the pulse signal of the input communication data pulse signal.
  • the communication speed automatic recognition unit 73 detects, for example, the time from the rise to the high level to the fall to the low level as the time of the pulse width, and calculates the communication speed from the time of the pulse width. If the change time of one pulse can be detected, the change time of one bit can be detected. For this reason, the communication speed automatic recognition unit 73 can calculate the communication speed from the change time of one bit.
  • the communication speed automatic recognition unit 73 may calculate the communication speed using the analysis result of the transmission line code analysis unit 71 or the processing unit 72 for each communication method. For example, the communication speed automatic recognition unit 73 uses the width of one pulse when the start bit detected by the communication system-specific processing unit 72 is encoded based on the encoding system detected by the transmission line code analysis unit 71. Alternatively, the time of the pulse width may be detected. The communication speed automatic recognition unit 73 outputs the detected value of the communication speed to the trigger condition recognition unit 82 of the common unit 63 (see the broken line in FIG. 2).
  • the trigger condition recognition unit 82 can detect a change in the communication speed of the communication data to be analyzed based on a change in the communication speed value input from the communication speed automatic recognition unit 73.
  • the trigger condition recognizing unit 82 executes a process triggered by detecting a change in the communication speed.
  • the common unit 63 has a data processing unit 83.
  • the data processing unit 83 is a circuit block that stores data in the DDR memory 17 (see FIG. 1), reads data from the DDR memory 17, transfers data to another device, and the like. For example, for the ABS encoder 102 that performs initial setting at low speed and transfers position information at high speed, the trigger condition recognizing unit 82 does not store the analysis result as the analysis result data 87 in the initial setting.
  • a command is issued to the data processing unit 83 so as to store the analysis result data 87 with only the position information. Accordingly, the data processing unit 83 can save only communication data at the time of high-speed communication as the analysis result data 87 based on the command (trigger) input from the trigger condition recognition unit 82.
  • the data processing unit 83 stores the analysis result data 87 in the DDR memory 17. Note that the data processing unit 83 may output the analysis result data 87 to the PC 51. This allows the PC 51 to display communication data (such as a pulse waveform) during high-speed communication.
  • the common unit 63 includes an external trigger input unit 81.
  • the external trigger input unit 81 inputs a trigger signal from the outside via the trigger input unit 27 (see FIG. 1) of the input module 13, for example.
  • the external trigger input unit 81 outputs the input trigger signal to the trigger condition recognition unit 82.
  • the trigger condition recognition unit 82 stores the analysis result data 87 based on the trigger signal input from the external trigger input unit 81.
  • the setting unit 74 executes command recognition processing and timer value determination processing. It is assumed that some communication data to be analyzed transmits a command for instructing speed switching (hereinafter, sometimes referred to as a speed switching command) when the communication speed is changed during communication.
  • the nonvolatile memory 19 stores, for example, bit value information of a speed switching command used in each communication standard.
  • the setting unit 74 refers to the bit values and the like stored in the nonvolatile memory 19 and determines whether or not the speed switching command has been transmitted. When detecting the speed switching command, the setting unit 74 notifies the trigger condition recognition unit 82 of the detection (see the broken line in FIG. 2).
  • the trigger condition recognizing unit 82 can detect a change in the communication speed of the communication data to be analyzed, similarly to the case where the communication speed value is input from the automatic communication speed recognizing unit 73 described above. Specifically, for example, the trigger condition recognizing unit 82 sends the data processing unit 83 to the data processing unit 83 based on the information of the speed switching command from the setting unit 74 so as to store only the position information at the time of high-speed communication as the analysis result data 87. You may issue a command.
  • the setting unit 74 may determine the response time of the speed switching command, and may detect an abnormality when the time-out time has elapsed.
  • the non-volatile memory 19 (see FIG. 1) stores reference information 91 in which a first time is associated with assumed data that is data to be detected after the first time has elapsed.
  • the communication speed switching process includes a case where the speed change is executed immediately after the reception of the speed switch command, and a case where the next second stage command is received after the speed switch command is received and the speed change is executed. is there.
  • the first time and the assumed data according to the processing sequence of the speed change are set in the reference information 91 in advance according to the communication standard and the like.
  • the setting unit 74 detects an abnormality based on the reference information 91, after a lapse of the first time from the detection of the speed switching command, when the assumption data cannot be detected from the communication data.
  • the setting unit 74 outputs, for example, the detection of an abnormality to the trigger condition recognition unit 82.
  • the trigger condition recognition unit 82 can execute processing for storing the analysis result data 87 at the time of abnormality in the data processing unit 83, processing for notifying the PC 51 of the detection of abnormality, and the like.
  • the setting unit 74 may set a timer value for a command other than the speed switching command included in the communication data in accordance with the detection of the command, and may determine the timeout based on the set timer value.
  • the separating unit 75 recognizes the communication direction of the input communication data and separates the communication data according to the communication direction. For example, all the communication to be analyzed (HDLC, MECHATROLINK (registered trademark) -II, CC-Link (registered trademark, CAN)) shown in Fig. 3 is a half-duplex communication in which the transmission direction is switched.
  • Reference numeral 75 separates, for example, communication data transmitted from the device controller 101 to the multi-axis servo amplifier 121 in FIG. 3 and communication data transmitted from the multi-axis servo amplifier 121 to the device controller 101.
  • the separating unit 75 detects control information such as header information transmitted every half cycle in which the transmission direction is switched, for example. Then, the separating unit 75 detects a cycle in which the control information is detected, that is, a half cycle in which the communication direction is switched. Thereby, the separating unit 75 can recognize the communication direction of the input communication data, and can separate the communication data according to the communication direction. The separation unit 75 outputs the communication data separated for each communication direction to the FCS calculation unit 76.
  • the separating unit 75 outputs information on the detected communication direction to the trigger condition recognizing unit 82 (see the broken line in FIG. 2).
  • the trigger condition recognition unit 82 can detect the switching of the communication direction. Then, the trigger condition recognition unit 82 can execute a process triggered by switching of the communication direction. For example, the trigger condition recognition unit 82 can instruct the data processing unit 83 to store only communication data for the multi-axis servo amplifier 121 from the device controller 101.
  • the FCS calculation unit 76 performs error detection and error correction on communication data for each communication direction input from the separation unit 75.
  • the receiving unit 33 (see FIG. 1) of the FPGA 15 receives setting information for performing analysis.
  • the accepting unit 33 detects, for example, the communication direction of the serial communication to be analyzed, the type of error detection code (CRC code, parity code, etc.) added to the communication data for each communication direction, and the detection of an error detected by the error detection code. A threshold for determining the number of times is received.
  • the accepting unit 33 receives the setting information from the PC 51 via the LAN connector 37 before starting the analysis, for example.
  • the FCS calculation unit 76 detects an abnormality in the communication data received by the reception unit 33 that matches the communication direction, in response to detecting the error detection by the error detection code the number of times equal to the threshold. Therefore, the FCS calculation unit 76 detects an error in each communication direction according to the condition received by the reception unit 33, and detects an error when it detects an error the number of times (threshold) that matches the condition. When detecting an abnormality, the FCS calculation unit 76 notifies the trigger condition recognition unit 82 of the detection. Thus, the trigger condition recognizing unit 82 can execute processing (storing, displaying, and the like) triggered by the notification of the abnormality, similarly to the notification from the communication speed automatic recognizing unit 73 and the like.
  • the FCS calculation unit 76 outputs communication data for each communication direction to the data processing unit 83. Thereby, the data processing unit 83 can save the communication data as the analysis result data 87 in response to an instruction or the like from the trigger condition recognition unit 82.
  • the FCS calculation unit 76 may execute not only error detection but also error correction, and output the corrected communication data to the data processing unit 83.
  • the analysis unit 31 includes the low-speed communication processing unit 61 and the high-speed communication processing unit 62, and can execute parallel processing by the two processing units.
  • the analysis unit 31 can determine the communication speed of the communication data by determining whether the analysis results of the two processing units are correct, for example.
  • a case is considered where the communication speed automatic recognition unit 73 of the low-speed communication processing unit 61 and the communication speed automatic recognition unit 73 of the high-speed communication processing unit 62 sample communication data based on preset setting information.
  • the automatic communication speed recognition unit 73 of the low-speed communication processing unit 61 can normally sample communication data, while the automatic communication speed recognition unit 73 of the high-speed communication processing unit 62 can correctly sample communication data. Disappears.
  • the analyzing unit 31 can determine the communication speed of the communication data by determining whether the sampling results of the two automatic communication speed recognition units 73 are correct.
  • CH channel 1
  • a communication line connecting the Ethernet PHY 43 and the PC 51 is referred to as CH0.
  • the six communication lines connected to the RS-485 driver IC 23 are referred to as CH1 to CH6.
  • the communication lines connected to each of the RS-485 driver IC 24, the RS-485 driver IC 25, and the CAN driver IC 26 are called CH7, CH8, and CH9.
  • the communication lines connected to each interface (TTL, LVDS, photocoupler) of the trigger input unit 27 are referred to as CH11, CH12, and CH13.
  • the logic analyzer 10 identifies each communication line using the number of the CH, for example, and manages the analysis result data 87 and the setting information.
  • FIG. 4 shows an example of setting information set in the logic analyzer 10.
  • the receiving unit 33 receives and manages the setting information as described above. As shown in FIG. 4, the reception unit 33 manages each channel in association with communication protocol information.
  • the leftmost column in FIG. 4 is an example of the corresponding channel number.
  • the second column from the right is information on channel numbers.
  • the third column is information on the physical layer.
  • the fourth column is information of a name capable of identifying a communication protocol used in each channel. As shown in the fourth column, as a communication protocol to be analyzed, a Modbus protocol or a Profibus protocol can be employed in addition to the above-described protocols.
  • the fifth column shows communication speed information.
  • the sixth column is information on communication standards of the data transmission method.
  • the seventh column is information on the encoding method.
  • the eighth column is information of an error detection code added to communication data transmitted from the control side (master side) to the controlled side (slave side). In the case of FIG. 3, it is an error detection code of communication data transmitted from the device controller 101 to the controlled device 103.
  • the ninth column is information on error detection codes added to communication data transmitted from the controlled side (slave side) to the control side (master side).
  • the tenth column is information on the transmission order of bits, and indicates whether transmission is performed from MSB (Most Significant Bit: most significant bit) or LSB (Least Significant $ Bit: least significant bit).
  • the eleventh column is reference information of each channel.
  • the twelfth column is information indicating whether to use a special command such as a speed switching command for switching a communication speed.
  • the characters in the second row in FIG. 4 indicate whether the information in each column can be changed.
  • the character “fixed” indicates a fixed value column that cannot be changed by the user.
  • the character “select” indicates, for example, that the column is selectable.
  • the character string “automatic selection” indicates, for example, a column in which a value corresponding to the communication protocol selected by the selection in the fourth column is automatically set.
  • the accepting unit 33 (see FIG. 1) reads the setting information of each channel from the nonvolatile memory 19 according to a predetermined operation on the touch panel 18, and displays the setting information on the touch panel 18. For example, the user can set the value of each channel by selecting an arbitrary communication protocol from a pull-down menu of the communication protocol (the fourth column). Then, the analysis unit 31 analyzes the communication data of each channel based on the set information.
  • FIG. 5 shows an example of the analysis result data 87.
  • the analysis unit 31 stores the analysis result data 87 for each channel based on the setting information shown in FIG. FIG. 5 shows only the communication data of CH1.
  • the analysis unit 31 stores the information of the CH number, the protocol, and the physical layer as header information in association with the detected bit value.
  • the analysis unit 31 stores high-level or low-level information of the digital signal of each channel, that is, each bit value.
  • "DATA (1 BIT)" indicates an actual bit value.
  • “1” indicates a high-level bit value
  • “0” indicates a low-level bit value.
  • “MST” of “meaning of data” indicates a communication direction. “1” indicates that the communication is from the device controller 101 (master side) to the controlled device 103. “0” indicates that the communication is from the controlled device 103 side (slave side) to the device controller 101.
  • the analysis unit 31 of the present embodiment stores information of the sender who transmitted the communication data as analysis result data 87 in association with the separated communication data. According to this, the analysis unit 31 not only separates communication data for each communication direction, but also adds and stores information of a sender of the separated communication data. Thus, the analysis result data 87 can be used as communication data of an appropriate sender (control device or controlled device) by referring to the information of the sender.
  • “SPEED” in “Meaning of Data” in FIG. 5 indicates a change in communication speed. “0” indicates low-speed communication, and “1” indicates high-speed communication.
  • a response ACK
  • the bit value of “SPEED” is “1”.
  • the communication speed is not changed in the communication of CH7 to CH9. Therefore, the item of “SPEED” is not set for CH7 to CH9.
  • the analysis unit 31 of the present embodiment detects the communication speed of communication data, and stores information on the detected communication speed as analysis result data 87 in association with the separated communication data. For example, the analysis unit 31 not only separates communication data for each communication direction, but also adds and stores information on the communication speed of the separated communication data. Thus, by displaying information on the communication speed, not only communication data but also a change in speed can be notified.
  • FIG. 6 is a block diagram of the transmission processing unit 130 that transmits the test output data 89 to the analysis target device and the like.
  • the transmission processing unit 130 is, for example, a circuit block included in the analysis unit 31 (see FIG. 1).
  • the transmission processing unit 130 includes a DDR memory R / W processing unit 131, a nonvolatile memory R / W processing unit 132, a data transmission / reception processing unit 133, a memory reading unit 135, a buffer processing unit 137, a communication speed It has a generation unit 139.
  • the DDR memory R / W processing unit 131 is a circuit block that executes a read process from the DDR memory 17 and a write process to the DDR memory 17.
  • the non-volatile memory R / W processing unit 132 is a circuit block that executes read processing from the non-volatile memory 19 and write processing to the non-volatile memory 19.
  • the data transmission / reception processing unit 133 is connected to the DDR memory 17 via the DDR memory R / W processing unit 131.
  • the data transmission / reception processing unit 133 is connected to the nonvolatile memory 19 via the nonvolatile memory R / W processing unit 132.
  • the data transmission / reception processing unit 133 can perform input / output with respect to the DDR memory 17 and the nonvolatile memory 19. Further, the data transmission / reception processing unit 133 can communicate with the PC 51 via the Ethernet PHY 43.
  • the memory reading unit 135 is connected to the DDR memory R / W processing unit 131, and can input and output to and from the DDR memory 17.
  • the buffer processing unit 137 is provided corresponding to each channel.
  • the buffer processing unit 137 temporarily stores communication data (test output data 89) of each channel and functions as a buffer.
  • the communication speed generator 139 is provided for each channel.
  • Each of the plurality of communication speed generation units 139 is connected to each driver IC (such as the RS-485 driver IC 23).
  • the communication speed generator 139 changes the communication direction by changing the signal level of the DE (data enable) signal output to each driver IC.
  • FIG. 7 shows a connection form of the logic analyzer 10 at the time of simulation.
  • FIG. 7 shows a case where the logic analyzer 10 is operated in place of, for example, the slaves 125 and 126 of CC-Link (registered trademark) (see FIG. 3) and the six-axis vibration sensor 128 (see FIG. 3) of CAN data communication.
  • the connection form is shown.
  • the communication speed generation unit 139 connected to the RS-485 driver IC 24 transmits communication data from the RS-485 driver IC 24 (slave side) to the device controller 101 (master side) in half-duplex communication.
  • the DE signal output to the RS-485 driver IC 24 is set to the high level.
  • the communication speed generation unit 139 sets the DE signal to a high level so that the RS-485 driver IC 24 can transmit.
  • the communication speed generating unit 139 changes the DE signal output to the RS-485 driver IC 24 to a low level. That is, when communication data is received by the RS-485 driver IC 24, the DE signal is set to a low level to make the RS-485 driver IC 24 receivable. Thereby, the communication speed generating unit 139 can change the state of the communication direction of the driver IC by switching the DE signal.
  • the analysis unit 31 transmits the test output data 89 to the device to be simulated (the device controller 101 and the like) using the transmission processing unit 130.
  • the analysis unit 31 stores the analysis result data 87 by the data processing unit 83 (see FIG. 2). That is, the analysis unit 31 stores the analysis result (data received from the other party) at the time of the simulation while executing the simulation using the analysis result data 87 analyzed once.
  • the configuration shown in FIG. 7 is an example.
  • the logic analyzer 10 may operate as the ABS encoder 122 using the analysis result data 87. Further, the logic analyzer 10 may operate not only as the controlled device 103 side (slave side) but also as a master side (the device controller 101 or the multi-axis servo amplifier 121).
  • FIG. 8 is a flowchart showing the flow of processing from analysis to simulation.
  • Steps 11 to S15 (hereinafter, simply referred to as “S”) in FIG. 8 indicate analysis and processing for storing the analysis result data 87.
  • S15 to S17 show a process of preparing the test output data 89 by the PC 51.
  • S18 to S20 show a simulation process.
  • S21 and S22 show a confirmation process of the simulation result. Note that the processing procedure illustrated in FIG. 8 is an example.
  • the receiving unit 33 receives setting information (such as a communication protocol) for each channel via the touch panel 18.
  • the receiving unit 33 may receive, as setting information, setting of validity / invalidity of each channel. That is, the receiving unit 33 may receive a setting for invalidating a channel not used in the current analysis.
  • the receiving unit 33 receives a trigger condition via the touch panel 18 (S12). For example, the receiving unit 33 receives, as a trigger condition, a communication direction in which the analysis result data 87 is stored (only the direction from the master to the slave). Alternatively, the receiving unit 33 receives, for example, which signal of the devices (CH11 to CH13) connected to the trigger input unit 27 is used as a trigger to start saving the analysis result data 87. Further, the receiving unit 33 receives, for example, an error detection condition (the number of times of detection, etc.) determined to be abnormal as a trigger condition. The receiving unit 33 may receive the setting information and the trigger condition via the PC 51.
  • the receiving unit 33 transfers the setting information such as the protocol received in S11 and the trigger condition received in S12 to the analyzing unit 31 (S13).
  • the analysis unit 31 starts an analysis based on the setting information and the trigger condition transferred from the reception unit 33 (S14).
  • the analysis unit 31 starts analyzing communication data based on the setting information (communication protocol, communication speed, encoding method, etc.) received by the receiving unit 33, for example.
  • the trigger condition recognition unit 82 (see FIG. 2) of the analysis unit 31 instructs the data processing unit 83 to save the analysis result data 87 (S14).
  • the data processing unit 83 stores the analysis result data 87 in the nonvolatile memory 19, for example. Note that the data processing unit 83 may store the analysis result data 87 in the DDR memory 17.
  • the analysis unit 31 ends the analysis according to, for example, the time and condition received by the reception unit 33. After finishing the analysis, the analysis unit 31 outputs the stored analysis result data 87 to the PC 51 (S15).
  • the data transmission / reception processing unit 133 (see FIG. 6) of the analysis unit 31 reads out the analysis result data 87 stored in the non-volatile memory 19 via the non-volatile memory R / W processing unit 132 and transfers the data to the PC 51 (S15). ).
  • the PC 51 executes analysis of the acquired data (S16).
  • the analysis result data 87 is data in which header information and bit values are stored for each channel as shown in FIG.
  • the PC 51 selects and separates data used for the simulation from the analysis result data 87 acquired from the analysis unit 31.
  • the PC 51 extracts the data of the slave 125, the slave 126, and the six-axis vibration sensor 128 from the analysis result data 87 as the test output data 89.
  • the processing by the PC 51 may be automatically executed according to a program. Alternatively, the PC 51 may accept selection of data to be used as the test output data 89 from the user.
  • the PC 51 executes the setting of the simulation conditions and the processing of the separated data (S17).
  • the PC 51 changes a specific bit value in the test output data 89 based on, for example, information received from the user. Accordingly, the user can correct an error by inverting a specific bit value of the test output data 89, for example.
  • the user can intentionally create data that can simulate an abnormal operation by processing the test output data 89.
  • the test output data 89 in which an error occurs a specific number of times can be created.
  • the processing of the test output data 89 in S17 may not be performed. In this case, the test output data 89 may be the same data as a part of the analysis result data 87.
  • the PC 51 transfers the changed test output data 89 to the logic analyzer 10 (S18).
  • the PC 51 transfers the test output data 89 to the logic analyzer 10 according to, for example, an operation input from a user.
  • the data transmission / reception processing unit 133 (see FIG. 6) of the analysis unit 31 stores the received test output data 89 in, for example, the nonvolatile memory 19.
  • the analysis unit 31 transmits the test output data 89 to the simulation target device and starts the simulation (S19).
  • the analysis unit 31 starts the simulation in response to, for example, an operation input to the touch panel 18 or a command from the PC 51.
  • the memory readout unit 135 (see FIG. 6) of the analysis unit 31 reads out the test output data 89 from the nonvolatile memory 19 and transmits it from the communication speed generation unit 139 of the corresponding CH.
  • the analysis unit 31 receives response data (an example of simulation response data according to the present disclosure) from the other party.
  • the analysis unit 31 stores the response data by the data processing unit 83 in, for example, the nonvolatile memory 19 (S20). Accordingly, the analysis unit 31 operates as, for example, the slaves 125 and 126 and the six-axis vibration sensor 128, and separates and stores the test output data 89 used for the simulation and the response data to the test output data 89.
  • the analysis unit 31 ends the analysis according to, for example, the time or condition received on the touch panel 18 or the like.
  • the analysis unit 31 transfers the stored analysis result data 87, that is, the response data, to the PC 51 (S21).
  • the data transmission / reception processing unit 133 (see FIG. 6) reads, for example, the data (the analysis result data 87 including the test output data 89 and the response data) stored in the nonvolatile memory 19 and transfers the data to the PC 51 (S21).
  • the analysis unit 31 executes the collation of the analysis result data 87 (response data) acquired by the simulation (S22).
  • the response data when the communication data corresponding to the test output data 89 at the time of the analysis which is the data included in the analysis result data 87 at the time of the analysis at S14, is set as the analysis-time response data.
  • the analysis response data is data that the slaves 125 and 126 and the six-axis vibration sensor 128 responded to the device controller 101 at the time of analysis. That is, the analysis response data is data that the real machine responded to during the analysis before the simulation.
  • the data included in the analysis result data 87 at the time of the simulation in S20 and which responds to the test output data 89 at the time of the simulation are set as the response data at the time of the simulation. That is, the simulation response data is response data included in the analysis result data 87 obtained by the simulation.
  • the analysis unit 31 displays the test output data 89, the response data at the time of analysis, and the response data at the time of simulation so that they can be referred to each other.
  • FIG. 9 shows an example of the reference data displayed on the touch panel 18.
  • FIG. 9 shows a case where the simulation result of the slave 125 is displayed as an example.
  • the test output data 89 indicates the test output data 89, for example, data transmitted from the logic analyzer 10 operating as the slave 125 to the device controller 101.
  • the second pulse signal from the top indicates analysis response data, and indicates data transmitted from the device controller 101 to the slave 125 (actual device). That is, at the time of analysis, after the communication data corresponding to the test output data 89 is transmitted from the slave 125 to the device controller 101, the data is a response from the device controller 101 to the slave 125.
  • the third pulse signal from the top indicates simulation response data, and is data transmitted from the device controller 101 to the logic analyzer 10 operating as the slave 125. That is, the data is a response from the device controller 101 to the logic analyzer 10 operating as the slave 125.
  • the user can confirm the coincidence and the difference between the analysis response data and the simulation response data by checking the display contents. For example, the user can confirm whether or not the abnormality is reproduced at the time of simulation as well as at the time of analysis.
  • the logic analyzer 10 of the present embodiment can execute not only the analysis of the communication data but also the simulation using the test output data 89 and the collation of the simulation result.
  • the display format of the reference data referring to the test output data 89 is not limited to the pulse signal shown in FIG.
  • the analysis unit 31 may cause the touch panel 18 to display a bit value as shown in FIG. 4 as reference data.
  • the analysis unit 31 may cause the touch panel 18 to display information such as the value of the communication speed, the type of the error detection code, and the type of the communication protocol, in addition to the pulse signal shown in FIG.
  • the PC 51 may display the test output data 89 and the like.
  • the communication via the RS-485 driver ICs 23, 24, 25 and the CAN driver IC 26 is an example of half-duplex communication.
  • the analysis unit 31 is an example of an execution unit.
  • the device controller 101 is an example of a control device.
  • the controlled device 103, the ABS encoder 122, the slaves 125 and 126, and the six-axis vibration sensor 128 are examples of the controlled device.
  • the multi-axis servo amplifier 121 is an example of a control device for the ABS encoder 122, and is an example of a controlled device for the device controller 101.
  • the transmission processing unit 130 is an example of an execution unit.
  • the analysis unit 31 analyzes the communication data of the half-duplex communication input via the input module 13 and communicates the communication data transmitted from the device controller 101 or the like to the slave 125 or the like. And the like and separated into communication data transmitted to the device controller 101 and the like, and stored as analysis result data 87.
  • the analysis unit 31 transmits test output data 89 based on the analysis result data 87 to the device controller 101 and the like, and executes a simulation.
  • the logic analyzer 10 separates communication data based on the communication direction, and stores the separated communication data as analysis result data 87.
  • the logic analyzer 10 transmits test output data based on the stored analysis result data 87 to the device controller 101 or the like.
  • the logic analyzer 10 can reproduce the operation status of the slave 125 and the like at the time of executing the analysis by simulation, and can execute an operation test and the like of the control device and the controlled device.
  • the logic analyzer 10 may be configured to analyze full-duplex communication and output test output data 89 based on the analysis result data 87 to simulate, similarly to half-duplex communication.
  • the logic analyzer 10 can simulate both the control device and the controlled device.
  • the logic analyzer 10 may have a configuration that can simulate only one of the control device and the controlled device.
  • the analysis unit 31 may have a configuration in which the test output data 89, the response data at the time of analysis, and the response data at the time of simulation cannot be displayed so as to be referred to each other.
  • the analysis unit 31 does not have to store the information of the sender who transmitted the communication data as the analysis result data 87 in association with the separated communication data. Further, the analysis unit 31 does not have to store the information on the communication speed as the analysis result data 87 in association with the communication data.
  • the analysis unit 31 functions as both the analysis unit that stores the analysis result data 87 and the execution unit that transmits the test output data 89, but is not limited thereto.
  • the analysis unit and the execution unit may be separate circuit blocks.
  • the transmission processing unit 130 may be a circuit block that is not included in the analysis unit 31.

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Abstract

分析を実行した際の状況を再現できるロジックアナライザを提供すること。　ロジックアナライザは、入力モジュールを介して入力した半二重通信の通信データを分析し、各通信方向の通信データに分離して分析結果データとして保存する分析部と、分析結果データのうち制御装置から被制御装置へ送信された通信データに基づいたテスト出力データを被制御装置に送信し被制御装置を動作させる処理、及び分析結果データのうち被制御装置から制御装置へ送信された通信データに基づいたテスト出力データを制御装置に送信し制御装置を動作させる処理、の２つの処理のうち少なくとも一方を実行する実行部と、を備える。

Description

ロジックアナライザ
　本開示は、通信データを分析するロジックアナライザに関するものである。
　従来、分析対象のデジタル信号を処理する信号経路を切り替えるロジックアナライザがある（例えば、特許文献１など）。特許文献１のロジックアナライザは、信号経路を切り替える接続切換え回路を備えている。接続切換え回路は、デジタル信号の論理レベルを判断するコンパレータ、コンパレータの出力信号をサンプリングするサンプリング回路、コンパレータの出力信号を記憶する大容量情報記憶装置の接続を切り替える。
特開昭６２－２５５８８３号公報
　ところで、ロジックアナライザで通信データを分析した場合、通信データを送受信していた際の状況を分析できる。この分析した際の状況を再度確認したい場合がある。
　本開示は、上記の課題に鑑みてなされたものであり、分析を実行した際の状況を再現できるロジックアナライザを提供することを目的とする。
　上記課題を解決するために、本開示は、制御装置と、前記制御装置により制御される被制御装置との間の半二重通信の通信データを入力する入力モジュールと、前記入力モジュールを介して入力した前記半二重通信の前記通信データを分析し、前記制御装置から前記被制御装置へ送信される前記通信データと、前記被制御装置から前記制御装置へ送信される前記通信データとに分離して分析結果データとして保存する分析部と、前記分析結果データのうち前記制御装置から前記被制御装置へ送信された前記通信データに基づいたテスト出力データを前記被制御装置に送信し前記被制御装置を動作させる処理、及び前記分析結果データのうち前記被制御装置から前記制御装置へ送信された前記通信データに基づいた前記テスト出力データを前記制御装置に送信し前記制御装置を動作させる処理、の２つの処理のうち少なくとも一方を実行する実行部と、を備えるロジックアナライザを開示する。
　本開示のロジックアナライザによれば、分析を実行した際の制御装置等の動作状況をシミュレーションにより再現でき、制御装置や被制御装置の動作試験等を実行できる。
本実施形態のロジックアナライザのブロック図である。 ＦＰＧＡの分析部のブロック図である。 分析時におけるロジックアナライザの接続形態を示す図である。 設定情報の一例を示す図である。 分析結果データの一例を示す図である。 送信処理部のブロック図である。 シミュレーション時におけるロジックアナライザの接続形態を示す図である。 分析からシミュレーションまでの処理の流れを示すフローチャートである。 テスト出力データ、分析時応答データ、シミュレーション時応答データのパルス信号を表示した状態を示す図である。
　以下、本開示のロジックアナライザの一実施形態について図面を参照しながら説明する。図１は、本実施形態のロジックアナライザ１０のブロック図を示している。図１に示すように、ロジックアナライザ１０は、各種電源回路１１と、入力モジュール１３と、ＦＰＧＡ１５と、ＤＤＲメモリ１７と、不揮発性メモリ１９などを備えている。各種電源回路１１は、ロジックアナライザ１０の電源として機能する回路である。各種電源回路１１は、例えば、ＡＣ／ＤＣ変換回路等を備え、電源コネクタ２１を介して商用電源等から電力を受電する。各種電源回路１１は、受電した電力をロジックアナライザ１０の各種装置へ供給する。なお、ロジックアナライザ１０の電源の構成は、特に限定されない。例えば、ロジックアナライザ１０は、充電式のバッテリを備えても良く、無線による給電を受ける構成でも良い。
　入力モジュール１３は、分析対象の装置や通信ケーブルと接続するための各種のインタフェースを備えている。入力モジュール１３は、ＲＳ－４８５ドライバＩＣ２３，２４，２５、ＣＡＮドライバＩＣ２６、トリガ入力部２７を有している。なお、入力モジュール１３が備えるインタフェースの種類は一例であり、サポートしたい通信規格に応じて適宜変更される。例えば、入力モジュール１３は、ＲＳ－２３２Ｃ規格の通信が可能なＲＳ－２３２ＣドライバＩＣを備えても良い。
　ＲＳ－４８５ドライバＩＣ２３，２４，２５等は、後述する分析対象の装置等（図３参照）に接続するためのインタフェースである。なお、入力モジュール１３と分析対象の装置等を接続する方法は、特に限定されない。例えば、ＲＳ－４８５ドライバＩＣ２３やＣＡＮドライバＩＣ２６等は、分析対象の通信データを伝送する通信ケーブルをバイパスするための接続部（入力コネクタや出力コネクタ）を備える構成でも良い。あるいは、ＲＳ－４８５ドライバＩＣ２３等は、分析対象の装置の端子に接続するためのプローブやグランパーなどを備える構成でも良い。
　ＲＳ－４８５ドライバＩＣ２３，２４，２５は、ＲＳ－４８５通信規格に準拠した通信を行うドライバ回路であり、例えば、半二重通信を行う２線式のＲＳ－４８５規格の通信ケーブル等に接続可能となっている。ＲＳ－４８５ドライバＩＣ２３は、例えば、６つの通信回線分の通信データを入出力可能なコネクタや端子（ピン）を備えている。ＲＳ－４８５ドライバＩＣ２４は、例えば、光絶縁素子や光絶縁構造を備えたインタフェースである。ＲＳ－４８５ドライバＩＣ２４は、１つの通信回線分の通信データを入出力可能なコネクタ等を備えている。また、ＲＳ－４８５ドライバＩＣ２５は、例えば、絶縁トランスを用いたトランス絶縁式のインタフェースである。ＲＳ－４８５ドライバＩＣ２５は、例えば、１つの通信回線分の通信データを入出力可能なコネクタ等を備えている。ＣＡＮドライバＩＣ２６は、ＣＡＮ（Controller Area Network）データ通信の規格に準拠した通信を行うドライバ回路である。ＣＡＮドライバＩＣ２６は、例えば、１つの通信回線分の通信データを入出力可能なコネクタ等を備えている。上記したＲＳ－４８５通信、ＣＡＮ通信は、本開示の半二重通信の一例である。なお、各ドライバＩＣが入出力可能な通信回線を増やす方法は、物理的な端子を増やす方法に限らず、プログラムを実行することで実現する通信ポートを増やす方法でも良い。
　トリガ入力部２７は、分析の開始等を指示するトリガ信号を入力するためのインタフェースである。トリガ入力部２７は、例えば、ＬＶＤＳ（Low voltage differential signaling）技術を用いたシリアル通信を実行するインタフェースを、１つの通信回線分備えている。また、トリガ入力部２７は、例えば、ＴＴＬ（Transistor-transistor-logic）を用いた通信を実行するインタフェースを、１つの通信回線分備えている。また、トリガ入力部２７は、例えば、フォトカプラによりトリガ信号を入力するインタフェースを、１つの通信回線分備えている。
　ＦＰＧＡ１５は、例えば、Field Programmable Gate Arrayなどのプログラム可能なロジックデバイスやＣＰＵなどを備えている。ＦＰＧＡ１５は、分析部３１と、受付部３３とを回路ブロックとして有している。ＦＰＧＡ１５は、例えば、不揮発性メモリ１９に保存されたコンフィグ情報（コンフィグレーションデータ）に基づいて、回路ブロックを構築する。なお、本開示の分析部は、ＦＰＧＡの論理回路に限らず、例えば、プログラマブルロジックデバイス（ＰＬＤ）や複合プログラマブルロジックデバイス（ＣＰＬＤ）の論理回路でも良い。また、本開示の分析部は、論理回路に限らず、ＡＳＩＣなどの特定用途向けの集積回路でも良い。また、本開示の分析部を、ハードウェアではなく、ソフトウェアで実現しても良い。
　分析部３１は、入力モジュール１３を介して取得した通信データを分析する回路ブロックである。なお、本開示の通信データの分析とは、データの検出だけでなく、データ形式の判断、データの内容の詳細な分析などを含む概念である。分析部３１は、分析結果を分析結果データ８７として不揮発性メモリ１９に保存する。また、分析部３１は、不揮発性メモリ１９に保存した分析結果データ８７に基づいたテスト出力データ８９を用いて分析対象の装置等を動作させる。なお、分析結果データ８７とテスト出力データ８９の詳細については後述する。
　受付部３３は、分析を行うための設定情報を受け付ける回路ブロックである。設定情報の受け付け方法は、特に限定されない。例えば、後述するＪＴＡＧコネクタ３５を介してコンフィグ情報を受信しＦＰＧＡ１５の論理回路を変更することで設定を変更してもよく、外部の装置（ＰＣ５１）からＬＡＮコネクタ３７を介して設定情報を受信し設定を変更しても良い。あるいは、設定情報の受け付け方法は、不揮発性メモリ１９に保存されたコンフィグデ情報に予め設定されたデータを読み込み方法でも良い。
　ＤＤＲメモリ１７は、例えば、ＤＤＲ－ＳＤＲＡＭであり、ＦＰＧＡ１５の処理における作業用のメモリとして使用される。なお、作業用のメモリは、ＤＤＲ－ＳＤＲＡＭに限らず、例えば、クロックの片エッジを使用するＳＤＲＡＭでも良い。不揮発性メモリ１９は、例えば、ＦＰＧＡ１５の回路ブロックを構築するコンフィグ情報、分析結果データ８７、テスト出力データ８９等を保存する。不揮発性メモリ１９は、例えば、ＥＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＦＲＡＭ（登録商標）、ＭＲＡＭ等の不揮発性メモリである。
　また、ロジックアナライザ１０は、外部装置であるタッチパネル１８と接続されている。タッチパネル１８は、ＦＰＧＡ１５と接続され、ロジックアナライザ１０の入出力インタフェースとして機能する。タッチパネル１８は、例えば、液晶パネル、液晶パネルの背面側から光を照射するＬＥＤ等の光源、液晶パネルの表面に貼り合わされた接触感知膜等を備えている。ユーザは、ロジックアナライザ１０に対する操作や、タッチパネル１８の表示画面の切り換え等を、画面に触れることで行うことができる。また、ＦＰＧＡ１５は、分析結果やシミュレーションの結果をタッチパネル１８に表示することができる。なお、ロジックアナライザ１０は、タッチパネル１８を備える構成でも良い。
　また、ロジックアナライザ１０は、入力モジュール１３の他に外部と接続するためのインタフェースとして、ＪＴＡＧコネクタ３５、ＬＡＮコネクタ３７、ＵＳＢコネクタ３９を有する。ＪＴＡＧコネクタ３５は、ＦＰＧＡ１５に接続されている。ＪＴＡＧコネクタ３５は、例えば、ＪＴＡＧ（Joint European Test Action Group)によって提案された規格に準拠した通信を実行するコネクタである。ＦＰＧＡ１５は、分析を行うための設定情報に応じたコンフィグ情報などを、ＪＴＡＧコネクタ３５を介して入力する。
　ＬＡＮコネクタ３７は、イーサ用ＰＨＹ４３を介してＦＰＧＡ１５と接続されている。ＵＳＢコネクタ３９は、ＵＳＢ用ＰＨＹ４５を介してＦＰＧＡ１５と接続されている。イーサ用ＰＨＹ４３及びＵＳＢ用ＰＨＹ４５は、例えば、各通信規格の論理層と物理層のインタフェースとして機能するＩＣである。ＬＡＮコネクタ３７は、イーサネット（登録商標）の通信規格に準拠した通信を行うインタフェースである。ＵＳＢコネクタ３９は、ＵＳＢ規格に準拠した通信を行うインタフェースである。なお、イーサネット（登録商標）規格は、特に限定されないが、例えば、ギガビットイーサネット（登録商標）規格である。また、ＵＳＢ規格は、特に限定されないが、例えば、ＵＳＢ２．０規格やＵＳＢ３．０規格である。
　ＬＡＮコネクタ３７は、ＬＡＮケーブル４７を介してＰＣ５１と接続されている。ＰＣ５１は、パーソナルコンピュータであり、例えば、モニター、キーボード、マウスなどを備えている。ＰＣ５１は、ロジックアナライザ１０の設定情報の変更、ロジックアナライザ１０に対する分析の開始指示等を行う装置である。また、ＰＣ５１は、ロジックアナライザ１０から受信したデータを表示する。これにより、ＰＣ５１を操作する分析者は、分析結果を確認することができる。なお、ロジックアナライザ１０は、ＵＳＢコネクタ３９を介してＰＣ５１と接続される構成でも良い。
（分析時の処理）
　次に、ＦＰＧＡ１５の分析部３１の構成について図２及び図３を参照しつつ説明する。図２は、分析部３１の構成を示すブロック図である。図２に示すように、分析部３１は、低速通信処理部６１、高速通信処理部６２、共通部６３を有している。　
　図３は、分析時におけるロジックアナライザ１０の接続形態の一例を示している。図３に示すように、ロジックアナライザ１０は、装置コントローラ１０１と、被制御装置１０３との間に接続されている。装置コントローラ１０１は、例えば、作業機を統括的に制御する制御装置である。ここでいう作業機とは、例えば、基板に電子部品を装着する部品装着機、基板にはんだを塗布するはんだ印刷装置、組み立て作業を行う多関節ロボット、切削等を行う工作機械などである。また、作業機は、ＦＡ（Factory Automation）分野に用いられる産業用の機械に限らず、介護用のロボットなどでも良い。従って、本開示の分析対象としては、データの通信を行う様々な機械や装置を対象とすることができる。
　装置コントローラ１０１は、ＣＰＵやメモリ等を備え、被制御装置１０３と通信を実行することで被制御装置１０３の動作を制御する。被制御装置１０３は、多軸サーボアンプ１２１、ＡＢＳ（アブソリュート型）エンコーダ１２２、サーボモータ１２３、スレーブ１２５，１２６、６軸振動センサ１２８を備えている。多軸サーボアンプ１２１は、ＡＢＳエンコーダ１２２に対して位置情報の出力などの指令を実行する。また、多軸サーボアンプ１２１は、ＡＢＳエンコーダ１２２から取得した位置情報に基づいてサーボモータ１２３に供給する電力を変更するフィードバック制御を行う。これにより、多軸サーボアンプ１２１は、サーボモータ１２３の回転動作を位置情報に応じて制御できる。
　サーボモータ１２３は、例えば、作業機の可動部の駆動源として用いられ、６つ設けられている。また、ＡＢＳエンコーダ１２２は、サーボモータ１２３の各々に対応して６つ設けられている。６つのサーボモータ１２３の各々は、出力軸に接続されたギア等を回転させることで、可動部を６つの軸を中心に動作させることができる。多軸サーボアンプ１２１は、各ＡＢＳエンコーダ１２２の位置情報に基づいて各サーボモータ１２３を制御することで、可動部（例えば、ロボットアーム）を６つの軸を中心に多方向へ駆動する。なお、サーボモータ１２３の個数は、６個に限らず、１個又は６個以外の複数個でも良い。
　多軸サーボアンプ１２１は、例えば、ＲＳ－４８５規格に準拠した通信で、ＨＤＬＣ（High-Level Data Link Control）の通信プロトコルを用いた通信により、６つのＡＢＳエンコーダ１２２の各々と通信する。ロジックアナライザ１０のＲＳ－４８５ドライバＩＣ２３は、多軸サーボアンプ１２１とＡＢＳエンコーダ１２２の間に接続され、多軸サーボアンプ１２１とＡＢＳエンコーダ１２２を接続する通信ケーブル等に接続されている。ＲＳ－４８５ドライバＩＣ２３は、６つの軸の各々に対応する通信データ（位置情報等）を取得可能となっている。
　また、装置コントローラ１０１は、例えば、多軸サーボアンプ１２１、スレーブ１２５，１２６に接続され、産業ネットワークを介した通信により、多軸サーボアンプ１２１やスレーブ１２５，１２６を制御する。ここでいう「産業用ネットワーク」とは、例えば、ＣＣ－Ｌｉｎｋ（登録商標）等の通信規格の通信を用いて、リレーやスイッチ等を制御する制御データを伝送するネットワークである。産業用ネットワークの通信規格は、ＣＣ－Ｌｉｎｋ（登録商標）に限らず、ＭＥＣＨＡＴＲＯＬＩＮＫ（登録商標）－ＩＩ、ＭＥＣＨＡＴＲＯＬＩＮＫ（登録商標）－ＩＩＩ、ＥｔｈｅｒＣＡＴ（登録商標）、Ｐｒｏｆｉｎｅｔ（登録商標）等でも良い。例えば、装置コントローラ１０１は、ＭＥＣＨＡＴＲＯＬＩＮＫ（登録商標）－ＩＩ規格に準拠した通信により、多軸サーボアンプ１２１の動作を制御する。これにより、装置コントローラ１０１は、多軸サーボアンプ１２１を介してサーボモータ１２３の動作、即ち、被制御装置１０３の動作を制御可能となっている。ＲＳ－４８５ドライバＩＣ２５は、装置コントローラ１０１と多軸サーボアンプ１２１とを接続する通信ケーブル等に接続され、ＭＥＣＨＡＴＲＯＬＩＮＫ（登録商標）－ＩＩ規格の通信で送受信される通信データを取得可能となっている。
　また、装置コントローラ１０１は、例えば、ＣＣ－Ｌｉｎｋ（登録商標）規格に準拠した通信により、スレーブ１２５，１２６の動作を制御する。スレーブ１２５は、例えば、デジタル信号を入力するインタフェース（ＤＩ）と、デジタル信号を出力するインタフェース（ＤＯ）を備えている。また、スレーブ１２６は、アナログ信号とデジタル信号との変換を行うＡＤコンバータを備えている。スレーブ１２５，１２６の各々は、被制御装置１０３に取り付けられた各種装置（センサやリレーなど）の入出力信号を処理する。装置コントローラ１０１は、例えば、ＣＣ－Ｌｉｎｋ（登録商標）規格の産業ネットワークにおけるマスターとして機能し、スレーブ１２５，１２６の動作を制御することで、センサの出力信号の取得やリレーの駆動などを行う。ＲＳ－４８５ドライバＩＣ２４は、装置コントローラ１０１とスレーブ１２５とを接続する通信ケーブル等に接続されている。また、スレーブ１２６は、スレーブ１２５を介して装置コントローラ１０１と接続されている。これにより、ＲＳ－４８５ドライバＩＣ２４は、ＣＣ－Ｌｉｎｋ（登録商標）規格の通信で送受信される通信データを取得可能となっている。
　また、装置コントローラ１０１は、例えば、ＣＡＮデータ通信規格に準拠した通信により、６軸振動センサ１２８と通信可能となっている。６軸振動センサ１２８は、例えば、６軸に対応する各サーボモータ１２３の振動を検出可能となっている。装置コントローラ１０１は、ＣＡＮデータ通信規格に準拠した通信により、６軸振動センサ１２８から検出値の取得などを行う。ＣＡＮドライバＩＣ２６は、装置コントローラ１０１と６軸振動センサ１２８とを接続する通信ケーブル等に接続され、ＣＡＮデータ通信規格の通信で送受信される通信データを取得可能となっている。
　ここで、分析対象の通信データの中には、通信の途中で通信速度が変更されるものも想定される。具体的には、例えば、多軸サーボアンプ１２１は、ＨＤＬＣ規格の通信により、ＡＢＳエンコーダ１２２に対する初期設定を実行する際に、低速な通信を実行する。また、多軸サーボアンプ１２１は、例えば、初期設定を完了させ、ＡＢＳエンコーダ１２２が高速通信に対応する機種であると判断すると、高速な通信により位置情報の取得などを実行する。低速な通信速度は、例えば、４Ｍｂｐｓである。高速な通信は、例えば、８Ｍｂｐｓである。
　このような通信速度が変更される通信データを分析する場合に、図２に示す分析部３１は、低速通信処理部６１と高速通信処理部６２とによる並列処理を実行可能となっている。そして、分析部３１は、例えば、２つの処理部の分析結果が正しいのかを比較等することで通信データの通信速度をより正確に判断できる。低速通信処理部６１は、例えば、上記した４Ｍｂｐｓの通信速度の通信データを分析可能となっている。高速通信処理部６２は、例えば、８Ｍｂｐｓの通信速度の通信データを分析可能となっている。なお、低速通信処理部６１及び高速通信処理部６２の分析可能な通信速度の設定を、受付部３３で受け付けた設定情報に基づいて変更しても良い。また、分析部３１は、低速通信処理部６１、高速通信処理部６２、以外に超低速、中速、超高速などの処理部を備えても良い。また、分析部３１は、低速通信処理部６１又は高速通信処理部６２の一方のみを備える構成でも良い。この場合、低速通信処理部６１又は高速通信処理部６２は、後述するように、通信速度自動認識部７３により自動で通信速度を検出しても良い。また、分析部３１は、１つの処理部において通信速度を検出し、通信データをサンプリングするサンプリング周期等を自動で変更する構成でも良い。
　図２に示すように、高速通信処理部６２は、低速通信処理部６１に比べて高速な通信を分析するものの、処理ブロックとしては低速通信処理部６１と同様の構成となっている。このため、以下の説明では、低速通信処理部６１と高速通信処理部６２との処理ブロックに同一符号を付して説明する。同一符号を付した処理ブロックは、例えば通信速度の違いを除いて同様の処理を実行する。
　まず、分析部３１には、入力モジュール１３（図１参照）を介して通信データが入力される。例えば、分析部３１には、図３の多軸サーボアンプ１２１からＡＢＳエンコーダ１２２へ送信された通信データや、ＡＢＳエンコーダ１２２から多軸サーボアンプ１２１へ送信された通信データが入力される。分析部３１に入力された通信データは、低速通信処理部６１、高速通信処理部６２のそれぞれに入力される。低速通信処理部６１及び高速通信処理部６２に入力された通信データは、伝送路符号分析部７１、通信方式別処理部７２、通信速度自動認識部７３の順に伝送される。次いで、通信速度自動認識部７３から出力された通信データは、コマンド認識及びタイマー値設定部（以下、設定部という場合がある）７４、通信方向認識及びデータ分離部（以下、認識分離部という場合がある）７５、ＦＣＳ計算部７６の順に伝送される。なお、各処理部の種類や順番は一例である。
　伝送路符号分析部７１は、入力された通信データの符号化の方式を分析する。伝送路符号分析部７１は、例えば、ＮＲＺ（non-return-to-zero）方式、マンチェスタ方式などのどの符号化方式を用いた通信データであるのかを分析する。また、伝送路符号分析部７１は、ＮＲＺ方式の中でもＮＺＲ（Ｌ）方式やＮＺＲ（Ｉ）方式など、各方式の中で分類分けする詳細な分析を実行しても良い。なお、伝送路符号分析部７１による分析方法は、特に限定されない。例えば、伝送路符号分析部７１は、通信データに含まれるハイレベルとローレベルの信号群に対し、各方式に応じたパターンと一致するか否かを判断するパターンマッチングを実行し分析しても良い。また、伝送路符号分析部７１は、判断に用いるパターンを、後述する受付部３３で受け付ける設定情報（図４参照）に基づいて決定しても良い。
　通信方式別処理部７２は、入力された通信データの通信方式を分析する。通信方式別処理部７２は、例えば、調歩同期方式、同期通信方式などのどの通信方式を用いた通信データであるのかを分析する。調歩同期方式を用いる通信としては、例えば、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）を用いたＵＡＲＴ通信がある。また、同期通信方式を用いる通信としては、例えば、ＨＤＬＣを用いたＨＤＬＣ通信がある。なお、通信方式別処理部７２による分析方法は、特に限定されない。例えば、通信方式別処理部７２は、通信データに含まれるフラグシーケンス、スタートビット、ストップビットなどの特定のビット列を検出することで、通信方式を分析しても良い。
　通信速度自動認識部７３は、入力された通信データの通信速度を分析する。通信速度自動認識部７３は、例えば、入力した通信データのパルス信号に対し、パルス信号に含まれる１パルスのパルス幅の時間に基づいて通信速度を検出する。通信速度自動認識部７３は、例えば、ハイレベルへの立ち上がりからローレベルへの立ち下がりまでの時間をパルス幅の時間として検出し、パルス幅の時間から通信速度を演算する。１パルスの変化時間が検出できれば、１ビットの変化時間を検出できる。このため、通信速度自動認識部７３は、１ビットの変化時間から通信速度を演算できる。
　また、通信速度自動認識部７３は、伝送路符号分析部７１や通信方式別処理部７２の分析結果を用いて通信速度を演算しても良い。例えば、通信速度自動認識部７３は、通信方式別処理部７２で検出したスタートビットを、伝送路符号分析部７１で検出した符号化方式に基づいて符号化した場合の１パルスの幅を用いて、パルス幅の時間を検出しても良い。通信速度自動認識部７３は、検出した通信速度の値を共通部６３のトリガ条件認識部８２へ出力する（図２の破線参照）。
　トリガ条件認識部８２は、通信速度自動認識部７３から入力される通信速度の値の変化に基づいて、分析対象の通信データの通信速度の変化を検出できる。トリガ条件認識部８２は、通信速度の変更を検出することをトリガとして処理を実行する。図２に示すように、共通部６３は、データ処理部８３を有する。データ処理部８３は、ＤＤＲメモリ１７（図１参照）へのデータの保存、ＤＤＲメモリ１７からのデータの読み出し、他の装置へのデータの転送等を実行する回路ブロックである。例えば、初期設定を低速で行い、位置情報の転送を高速で行うＡＢＳエンコーダ１０２に対して、トリガ条件認識部８２は、初期設定では分析結果を分析結果データ８７として保存せず、高速通信時の位置情報のみを分析結果データ８７を保存するようにデータ処理部８３へ指令を出す。これにより、データ処理部８３は、トリガ条件認識部８２から入力した指令（トリガ）に基づいて、高速通信時の通信データのみを分析結果データ８７として保存等できる。データ処理部８３は、ＤＤＲメモリ１７へ分析結果データ８７を保存する。なお、データ処理部８３は、分析結果データ８７を、ＰＣ５１へ出力しても良い。これにより、ＰＣ５１側において、高速通信時の通信データ（パルス波形など）を表示できる。
　また、共通部６３は、外部トリガ入力部８１を備える。外部トリガ入力部８１は、例えば、入力モジュール１３のトリガ入力部２７（図１参照）を介して外部からトリガ信号を入力する。外部トリガ入力部８１は、入力したトリガ信号をトリガ条件認識部８２へ出力する。トリガ条件認識部８２は、外部トリガ入力部８１から入力されたトリガ信号に基づいて、分析結果データ８７の保存等を実行する。
　また、設定部７４は、コマンドの認識処理やタイマー値の判断処理を実行する。分析対象の通信データの中には、通信の途中で通信速度を変更する際に、速度切替を指示するコマンド（以下、速度切替コマンドという場合がある）を送信するものが想定される。不揮発性メモリ１９（図１参照）には、例えば、各通信規格で用いられる速度切替コマンドのビット値の情報等が保存されている。設定部７４は、この不揮発性メモリ１９に保存されたビット値等を参照して、速度切替コマンドが送信されたか否かを判断する。設定部７４は、速度切替コマンドを検出すると、検出した旨をトリガ条件認識部８２へ通知する（図２の破線参照）。
　これにより、トリガ条件認識部８２は、上記した通信速度自動認識部７３から通信速度の値が入力された場合と同様に、分析対象の通信データの通信速度の変化を検出できる。具体的には、例えば、トリガ条件認識部８２は、設定部７４からの速度切替コマンドの情報に基づいて、高速通信時の位置情報のみを分析結果データ８７として保存するようにデータ処理部８３へ指令を出しても良い。
　また、設定部７４は、速度切替コマンドの応答時間を判断し、タイムアウト時間となった場合に異常を検出しても良い。例えば、不揮発性メモリ１９（図１参照）には、第１時間と、第１時間の経過後に検出すべきデータである想定データとが関連付けられた参照情報９１が保存されている。例えば、通信速度の切り替え処理としては、速度切替コマンドの受信後直ぐに速度変更を実行する場合や、速度切替コマンドを受信した後に次の２段階目のコマンドを受信して速度変更を実行する場合がある。こうした速度変更の処理シーケンスに応じた第１時間と想定データとを、通信規格等に応じて予め参照情報９１に設定しておく。従って、第１時間は、例えば、速度切替コマンド、あるいは速度切替コマンドの次に送信される２段階目のコマンドに対して応答することが可能な最大時間である。換言すれば、この第１時間を経過すると、送信側は、タイムアウトとして認識する。想定データとは、例えば、速度切替コマンドに対する応答コマンドなどの処理シーケンスで想定されるデータである。具体的には、例えば、想定データは、速度の切り替えを完了したことを応答するコマンド、あるいは速度の切り替えに失敗したことを応答するコマンドである。また、例えば、速度切替コマンドを送信して応答コマンドを送信した後、さらに次の２段階目のコマンドの送信から速度を切り替える可能性もある。この場合、速度切替コマンドから２段階目のコマンドの応答（切り替え完了）までの時間を第１時間として設定しも良い。
　設定部７４は、参照情報９１に基づいて、速度切替コマンドを検出してから第１時間だけ経過した後に、通信データから想定データを検出できないことに応じて異常を検出する。設定部７４は、例えば、異常を検出した旨をトリガ条件認識部８２へ出力する。これにより、例えば、トリガ条件認識部８２は、異常時の分析結果データ８７をデータ処理部８３へ保存させる処理や、異常の検出をＰＣ５１に通知する処理などを実行できる。なお、設定部７４は、通信データに含まれる速度切替コマンド以外のコマンドについて、コマンドの検出に合わせてタイマー値を設定し、設定したタイマー値に基づいてタイムアウトの判断を実行しても良い。
　また、分離部７５は、入力された通信データの通信方向の認識、及び通信方向に応じた通信データの分離を実行する。例えば、図３に示す分析対象の全ての通信（ＨＤＬＣ、ＭＥＣＨＡＴＲＯＬＩＮＫ（登録商標）－ＩＩ、ＣＣ－Ｌｉｎｋ（登録商標、ＣＡＮ）は、送信方向の切り替わる半二重通信である。この場合、分離部７５は、例えば、図３の装置コントローラ１０１から多軸サーボアンプ１２１へ送信する通信データと、多軸サーボアンプ１２１から装置コントローラ１０１へ送信する通信データを分離する。
　半二重通信の場合、通信方向は、例えば、一定の周期で送信方向が切り替わる。このため、分離部７５は、例えば、送信方向の切り替わる半周期毎に送信されるヘッダ情報などの制御情報を検出する。そして、分離部７５は、制御情報を検出した周期、即ち、通信方向の切り替わる半周期を検出する。これにより、分離部７５は、入力された通信データの通信方向を認識し、通信方向に応じて通信データを分離することができる。分離部７５は、通信方向ごとに分離した通信データをＦＣＳ計算部７６へ出力する。
　また、分離部７５は、検出した通信方向の情報をトリガ条件認識部８２へ出力する（図２中の破線参照）。これにより、トリガ条件認識部８２は、通信方向の切り替わりを検出できる。そして、トリガ条件認識部８２は、通信方向の切り替わりをトリガとした処理を実行できる。例えば、トリガ条件認識部８２は、装置コントローラ１０１から多軸サーボアンプ１２１に対する通信データのみを保存するようにデータ処理部８３へ指令できる。
　ＦＣＳ計算部７６は、分離部７５から入力した通信方向ごとの通信データに対し、誤り検出や誤り訂正を実行する。上記したように、ＦＰＧＡ１５の受付部３３（図１参照）は、分析を行うための設定情報を受け付ける。受付部３３は、例えば、分析対象のシリアル通信の通信方向、通信方向ごとの通信データに付与される誤り検出符号の種類（ＣＲＣ符号、パリティ符号など）、及び誤り検出符号により誤りを検出した検出回数を判断する閾値を受け付ける。受付部３３は、例えば、分析を開始する前に、ＰＣ５１からＬＡＮコネクタ３７を介して設定情報を受信する。
　ＦＣＳ計算部７６は、受付部３３で受け付けた通信方向に一致する通信データにおいて、誤り検出符号による誤り検出を、閾値の回数だけ検出したことに応じて異常を検出する。従って、ＦＣＳ計算部７６は、受付部３３で受け付けた条件に従って、各通信方向の誤りを検出し、条件に一致した回数（閾値）だけ誤りを検出すると異常を検出する。ＦＣＳ計算部７６は、異常を検出すると、その旨をトリガ条件認識部８２へ通知する。これにより、トリガ条件認識部８２は、上記した通信速度自動認識部７３等の通知と同様に、異常の通知をトリガとした処理（保存や表示など）を実行できる。
　ＦＣＳ計算部７６は、通信方向ごとの通信データをデータ処理部８３へ出力する。これにより、データ処理部８３は、トリガ条件認識部８２からの指示等に応じて通信データを分析結果データ８７として保存できる。なお、ＦＣＳ計算部７６は、誤りの検出だけでなく、誤りの訂正を実行し、訂正後の通信データをデータ処理部８３へ出力しても良い。
　ここで、上記したように、分析部３１は、低速通信処理部６１と高速通信処理部６２を備え、２つの処理部による並列処理を実行可能となっている。分析部３１は、例えば、２つの処理部の分析結果が正しいのかを判断することで、通信データの通信速度を判断できる。例えば、低速通信処理部６１の通信速度自動認識部７３と、高速通信処理部６２の通信速度自動認識部７３とが、予め設定された設定情報に基づいて通信データをサンプリングする場合について考える。この場合、低速通信では、低速通信処理部６１の通信速度自動認識部７３は、正常に通信データをサンプリングできる一方、高速通信処理部６２の通信速度自動認識部７３は、通信データを正しくサンプリングできなくなる。このため、分析部３１は、２つの通信速度自動認識部７３のサンプリングの結果が正しいのかを判断することで、通信データの通信速度を判断できる。
　次に、各通信回線の管理方法、及び各通信回線の分析結果データ８７について説明する。なお、以下の説明では、イーサ用ＰＨＹ４３、入力モジュール１３と接続される各通信回線を区別して説明する場合に、ＣＨ（チャンネル）１等と称して説明する。例えば、図１に示すように、イーサ用ＰＨＹ４３とＰＣ５１とを接続する通信回線を、ＣＨ０と称する。また、ＲＳ－４８５ドライバＩＣ２３と接続された６つの通信回線を、ＣＨ１～ＣＨ６と称する。また、ＲＳ－４８５ドライバＩＣ２４、ＲＳ－４８５ドライバＩＣ２５、ＣＡＮドライバＩＣ２６の各々に接続された通信回線を、ＣＨ７、ＣＨ８、ＣＨ９と称する。また、トリガ入力部２７の各インタフェース（ＴＴＬ、ＬＶＤＳ、フォトカプラ）と接続された通信回線を、ＣＨ１１、ＣＨ１２、ＣＨ１３と称する。ロジックアナライザ１０は、例えば、このＣＨの番号を用いて各通信回線を識別し、分析結果データ８７や設定情報を管理する。
　図４は、ロジックアナライザ１０に設定される設定情報の一例を示している。受付部３３は、上記したように、設定情報を受け付けて管理する。受付部３３は、図４に示すように、各チャンネルと、通信プロトコルの情報を関連付けて管理する。図４の最も左の列は、対応するチャンネルの番号の一例である。右から２番目の列は、チャンネルの番号の情報である。３列目は、物理層の情報である。４列目は、各チャンネルで用いられる通信プロトコルを識別可能な名称の情報である。４列目に示すように、分析対象の通信プロトコルとしては、上記したプロトコル以外に、ＭｏｄｂｕｓプロトコルやＰｒｏｆｉｂｕｓプロトコルを採用できる。５列目は、通信速度の情報である。６列目は、データ伝送方式の通信規格の情報である。７列目は、符号化方式の情報である。８列目は、制御側（マスター側）から被制御側（スレーブ側）へ送信する通信データに付加する誤り検出符号の情報である。図３の場合、装置コントローラ１０１から被制御装置１０３へ送信する通信データの誤り検出符号である。９列目は、被制御側（スレーブ側）から制御側（マスター側）へ送信する通信データに付加する誤り検出符号の情報である。１０列目は、ビットの送出順序の情報であり、ＭＳＢ（Most Significant Bit：最上位ビット）から送出するのか、ＬＳＢ（Least Significant Bit：最下位ビット）から送出するのかを示す情報である。１１列目は、各チャンネルの参考情報である。１２列目は、通信速度を切り替える速度切替コマンドなどの特殊なコマンドを用いるか否かを示す情報である。
　なお、図４の２行目の文字は、各列の情報が変更可能であるか否かを示している。例えば、「固定」の文字は、ユーザによって変更できない固定値の列であることを示している。「選択」の文字は、例えば、選択可能な列であることを示している。「自動選択」の文字は、例えば、４列目の選択によって選択された通信プロトコルに対応する値が自動的に設定される列であることを示している。受付部３３（図１参照）は、例えば、タッチパネル１８に対する所定の操作に応じて、不揮発性メモリ１９から各チャンネルの設定情報を読み出し、タッチパネル１８に表示する。ユーザは、例えば、通信プロトコル（４列目）のプルダウンメニューから任意の通信プロトコルを選択することで、各チャンネルの値を設定できる。そして、分析部３１は、設定された情報に基づいて、各チャンネルの通信データを分析する。
　図５は、分析結果データ８７の一例を示している。分析部３１は、図４に示した設定情報に基づいて、チャンネルごとの分析結果データ８７を保存する。なお、図５は、ＣＨ１の通信データのみを図示している。例えば、分析部３１は、ＣＨ番号、プロトコル、物理層の情報をヘッダ情報として、検出したビット値に関連付けて保存する。分析部３１は、各チャンネルのデジタル信号のハイレベル又はローレベルの情報、即ち、各ビット値を保存する。ヘッダ情報の「データの意味」の項目において、「ＤＡＴＡ（１ＢＩＴ）」は、実際のビット値を示している。「１」は、ハイレベルのビット値を、「０」は、ローレベルのビット値を示している。また、「データの意味」の「ＭＳＴ」は、通信方向を示している。「１」は、装置コントローラ１０１側（マスター側）から被制御装置１０３側への通信であることを示している。「０」は、から被制御装置１０３側（スレーブ側）から装置コントローラ１０１への通信であることを示している。
　従って、本実施形態の分析部３１は、分析時において、通信データを送信した送信者の情報を、分離した通信データに関連付けて分析結果データ８７として保存する。これによれば、分析部３１は、通信方向ごとに通信データを分離するだけでなく、分離した通信データの送信者の情報を付加して保存する。これにより、送信者の情報を参照し、適切な送信者（制御装置又は被制御装置）の通信データとして、分析結果データ８７を用いることができる。
　また、図５の「データの意味」の「ＳＰＥＥＤ」は、通信速度の変化を示している。「０」は、低速通信を、「１」は、高速通信を示している。例えば、図５に示す例では、多軸サーボアンプ１２１（マスター）からＡＢＳエンコーダ１２２（スレーブ）へ通信速度を速くする速度切り替えコマンドを送信した後、応答（ＡＣＫ）が返信されている。そして、通信速度を速くした後の分析結果データ８７において、「ＳＰＥＥＤ」のビット値が「１」となっている。なお、本実施形態では、ＣＨ７～ＣＨ９の通信において通信速度の変更が行われない。このため、ＣＨ７～ＣＨ９には、「ＳＰＥＥＤ」の項目が設定されていない。
　従って、本実施形態の分析部３１は、分析時において、通信データの通信速度を検出し、検出した通信速度の情報を、分離した通信データに関連付けて分析結果データ８７として保存する。例えば、分析部３１は、通信方向ごとに通信データを分離するだけでなく、分離した通信データの通信速度の情報を付加して保存する。これにより、通信速度の情報を表示等することで、通信データだけでなく、速度の変化を報知できる。
　（分析時及びシミュレーション時の処理）
　次に、上記した分析作業からシミュレーションを実施するまでの一連の処理について説明する。本実施形態のロジックアナライザ１０は、上記した分析処理により保存した分析結果データ８７に基づいたテスト出力データ８９を用いて分析対象の装置等の動作試験を実行する。図６は、分析対象の装置等に対してテスト出力データ８９を送信する送信処理部１３０のブロック図を示している。送信処理部１３０は、例えば、分析部３１に含まれる回路ブロックである（図１参照）。
　図６に示すように、送信処理部１３０は、ＤＤＲメモリＲ／Ｗ処理部１３１、不揮発性メモリＲ／Ｗ処理部１３２、データ送受信処理部１３３、メモリ読出部１３５、バッファ処理部１３７、通信速度生成部１３９を有している。ＤＤＲメモリＲ／Ｗ処理部１３１は、ＤＤＲメモリ１７からの読み出し処理、及びＤＤＲメモリ１７への書き込み処理を実行する回路ブロックである。不揮発性メモリＲ／Ｗ処理部１３２は、不揮発性メモリ１９からの読み出し処理、及び不揮発性メモリ１９への書き込み処理を実行する回路ブロックである。データ送受信処理部１３３は、ＤＤＲメモリＲ／Ｗ処理部１３１を介してＤＤＲメモリ１７と接続されている。また、データ送受信処理部１３３は、不揮発性メモリＲ／Ｗ処理部１３２を介して不揮発性メモリ１９に接続されている。これにより、データ送受信処理部１３３は、ＤＤＲメモリ１７及び不揮発性メモリ１９に対する入出力が可能となっている。また、データ送受信処理部１３３は、イーサ用ＰＨＹ４３を介してＰＣ５１と通信可能となっている。
　メモリ読出部１３５は、ＤＤＲメモリＲ／Ｗ処理部１３１と接続されており、ＤＤＲメモリ１７に対する入出力が可能となっている。バッファ処理部１３７は、各チャンネルに対応して設けられている。バッファ処理部１３７は、各チャンネルの通信データ（テスト出力データ８９）を一時的に蓄積してバッファとして機能する。
　通信速度生成部１３９は、各チャンネルに対応して設けられている。複数の通信速度生成部１３９の各々は、各ドライバＩＣ（ＲＳ－４８５ドライバＩＣ２３など）に接続されている。通信速度生成部１３９は、各ドライバＩＣに出力するＤＥ（データイネーブル）信号の信号レベルを変更することで、通信方向を変更する。
　図７は、シミュレーション時におけるロジックアナライザ１０の接続形態を示している。図７は、例えば、ＣＣ－Ｌｉｎｋ（登録商標）のスレーブ１２５，１２６（図３参照）、及びＣＡＮデータ通信の６軸振動センサ１２８（図３参照）の代わりにロジックアナライザ１０を動作させる場合の接続形態を示している。この場合、例えば、ＲＳ－４８５ドライバＩＣ２４に接続された通信速度生成部１３９は、半二重通信においてＲＳ－４８５ドライバＩＣ２４（スレーブ側）から装置コントローラ１０１（マスター側）へ通信データを送信する際に、ＲＳ－４８５ドライバＩＣ２４に出力するＤＥ信号をハイレベルにする。即ち、通信速度生成部１３９は、テスト出力データ８９を送信する場合に、ＤＥ信号をハイレベルにしてＲＳ－４８５ドライバＩＣ２４を送信可能な状態にする。また、通信速度生成部１３９は、装置コントローラ１０１からＲＳ－４８５ドライバＩＣ２４へ通信データを送信する場合、ＲＳ－４８５ドライバＩＣ２４に出力するＤＥ信号をローレベルに変更する。即ち、ＲＳ－４８５ドライバＩＣ２４で通信データを受信する場合、ＤＥ信号をローレベルにしてＲＳ－４８５ドライバＩＣ２４を受信可能な状態にする。これにより、通信速度生成部１３９は、ＤＥ信号を切り替えることでドライバＩＣの通信方向の状態を変更できる。
　シミュレーション時において、分析部３１は、送信処理部１３０を用いてテスト出力データ８９を、シミュレーション対象の装置（装置コントローラ１０１など）に送信する。また、分析部３１は、シミュレーション対象の装置から通信データを受信すると、データ処理部８３（図２参照）による分析結果データ８７の保存を実行する。即ち、分析部３１は、一度分析した分析結果データ８７を用いてシミュレーションを実行しつつ、シミュレーション時の分析結果（相手から受信したデータ）を保存する。なお、図７に示す構成は、一例である。例えば、ロジックアナライザ１０は、分析結果データ８７を用いてＡＢＳエンコーダ１２２として動作しても良い。また、ロジックアナライザ１０は、被制御装置１０３側（スレーブ側）としてだけでなく、マスター側（装置コントローラ１０１や多軸サーボアンプ１２１）として動作しても良い。
　図８は、分析からシミュレーションまでの処理の流れを示すフローチャートである。図８におけるステップ（以下、単に「Ｓ」と記載する）１１～Ｓ１５は、分析、及び分析結果データ８７の保存処理を示している。Ｓ１５～Ｓ１７は、ＰＣ５１によるテスト出力データ８９の準備処理を示している。Ｓ１８～Ｓ２０は、シミュレーションの処理を示している。Ｓ２１，Ｓ２２は、シミュレーション結果の確認処理を示している。なお、図８に示す処理手順は、一例である。
　まず、図８のＳ１１において、チャンネル毎のプロトコルの設定などを行う。例えば、上記したように、受付部３３は、タッチパネル１８を介して各チャンネルの設定情報（通信プロトコルなど）を受け付ける。なお、受付部３３は、設定情報として、各チャンネルの有効、無効の設定を受け付けても良い。即ち、受付部３３は、今回の分析で使用しないチャンネルを無効とする設定を受け付けても良い。
　次に、トリガ条件の設定を行う。受付部３３は、タッチパネル１８を介してトリガ条件を受け付ける（Ｓ１２）。例えば、受付部３３は、分析結果データ８７を保存する通信方向（マスターからスレーブ方向のみなど）をトリガ条件として受け付ける。あるいは、受付部３３は、例えば、トリガ入力部２７に接続された装置（ＣＨ１１～ＣＨ１３）のどの信号を、分析結果データ８７の保存を開始するトリガとして用いるのかを受け付ける。また、受付部３３は、例えば、異常として判断する誤り検出の条件（検出回数など）をトリガ条件として受け付ける。なお、受付部３３は、設定情報やトリガ条件を、ＰＣ５１を介して受け付けても良い。
　次に、受付部３３は、Ｓ１１で受け付けたプロトコルなどの設定情報、及びＳ１２で受け付けたトリガ条件を、分析部３１へ転送する（Ｓ１３）。分析部３１は、受付部３３から転送された設定情報及びトリガ条件に基づいた分析を開始する（Ｓ１４）。分析部３１は、例えば、受付部３３で受け付けた設定情報（通信プロトコル、通信速度、符号化方式など）に基づいて通信データの分析を開始する。分析部３１のトリガ条件認識部８２（図２参照）は、トリガ条件が成立すると、分析結果データ８７の保存をデータ処理部８３へ指令する（Ｓ１４）。データ処理部８３は、例えば、不揮発性メモリ１９へ分析結果データ８７を保存する。なお、データ処理部８３は、分析結果データ８７をＤＤＲメモリ１７に保存しても良い。
　分析部３１は、例えば、受付部３３で受け付けた時間や条件に従って、分析を終了する。分析部３１は、分析を終了すると、保存した分析結果データ８７をＰＣ５１へ出力する（Ｓ１５）。分析部３１のデータ送受信処理部１３３（図６参照）は、例えば、不揮発性メモリ１９に保存された分析結果データ８７を不揮発性メモリＲ／Ｗ処理部１３２を介して読み出しＰＣ５１へ転送する（Ｓ１５）。
　次に、ＰＣ５１は、取得したデータの解析を実行する（Ｓ１６）。例えば、分析結果データ８７は、図５に示すようにヘッダ情報とビット値をチャンネルごとに保存したデータである。ＰＣ５１は、分析部３１から取得した分析結果データ８７のうち、シミュレーションに使用するデータを選択して分離する。図７に示す場合であれば、ＰＣ５１は、分析結果データ８７のうち、スレーブ１２５、スレーブ１２６、６軸振動センサ１２８のデータをテスト出力データ８９として抽出する。なお、ＰＣ５１による処理は、プログラムに従って自動で実行しても良い。あるいは、ＰＣ５１は、テスト出力データ８９として用いるデータの選択を、ユーザから受け付けても良い。
　次に、ＰＣ５１は、シミュレーション条件の設定、分離データの加工を実行する（Ｓ１７）。ＰＣ５１は、例えば、ユーザから受け付けた情報に基づいて、テスト出力データ８９内の特定のビット値を変更する。これにより、ユーザは、例えば、テスト出力データ８９の特定のビット値を反転等させ、誤りの補正を行うことができる。あるいは、ユーザは、テスト出力データ８９を加工することで異常動作をシミュレーション可能なデータを、意図的に作成できる。例えば、特定回数だけ誤りの発生するテスト出力データ８９を作成できる。なお、Ｓ１７におけるテスト出力データ８９の加工を実行しなくとも良い。この場合、テスト出力データ８９は、分析結果データ８７の一部と同一データでも良い。
　次に、ＰＣ５１は、変更等したテスト出力データ８９をロジックアナライザ１０へ転送する（Ｓ１８）。ＰＣ５１は、例えば、ユーザからの操作入力に応じて、テスト出力データ８９をロジックアナライザ１０へ転送する。分析部３１のデータ送受信処理部１３３（図６参照）は、受信したテスト出力データ８９を、例えば、不揮発性メモリ１９へ保存する。
　次に、分析部３１は、シミュレーションの対象装置へテスト出力データ８９を送信してシミュレーションを開始する（Ｓ１９）。分析部３１は、例えば、タッチパネル１８に対する操作入力や、ＰＣ５１からの指令に応じてシミュレーションを開始する。分析部３１のメモリ読出部１３５（図６参照）は、不揮発性メモリ１９からテスト出力データ８９を読み出して、対応するＣＨの通信速度生成部１３９から送信する。分析部３１は、テスト出力データ８９を送信しつつ、相手側からの応答データ（本開示のシミュレーション時応答データの一例）を受信する。分析部３１は、データ処理部８３により応答データを、例えば、不揮発性メモリ１９に保存する（Ｓ２０）。これにより、分析部３１は、例えば、スレーブ１２５，１２６や６軸振動センサ１２８として動作し、シミュレーションに用いたテスト出力データ８９と、テスト出力データ８９に対する応答データを分離して保存する。
　分析部３１は、例えば、タッチパネル１８等で受け付けた時間や条件に従って、分析を終了する。分析部３１は、分析が終了すると、保存した分析結果データ８７、即ち、応答データをＰＣ５１へ転送する（Ｓ２１）。データ送受信処理部１３３（図６参照）は、例えば、不揮発性メモリ１９に保存されたデータ（テスト出力データ８９や応答データを含む分析結果データ８７）を読み出してＰＣ５１へ転送する（Ｓ２１）。
　次に、分析部３１は、シミュレーションによって取得した分析結果データ８７（応答データ）の照合を実行する（Ｓ２２）。ここで、Ｓ１４における分析時の分析結果データ８７に含まれるデータであり、分析時においてテスト出力データ８９に相当する通信データを送信した場合の応答データを、分析時応答データとする。より具体的には、分析時応答データは、スレーブ１２５，１２６や６軸振動センサ１２８が分析時に装置コントローラ１０１へ応答したデータである。即ち、分析時応答データは、シミュレーションをする前に、分析時の通信において実機が応答したデータである。
　また、Ｓ２０におけるシミュレーション時の分析結果データ８７に含まれるデータであり、シミュレーション時においてテスト出力データ８９に対して応答したデータをシミュレーション時応答データとする。即ち、シミュレーション時応答データは、シミュレーションによって得た分析結果データ８７に含まれる応答データである。そして、分析部３１は、テスト出力データ８９、分析時応答データ、シミュレーション時応答データを互いに参照可能に表示する。図９は、タッチパネル１８に表示した参照データの一例を示している。図９は、一例として、スレーブ１２５のシミュレーション結果を表示した場合を示している。
　図９における一番上のパルス信号は、テスト出力データ８９を示しており、例えば、スレーブ１２５として動作するロジックアナライザ１０から装置コントローラ１０１へ送信したデータを示している。上から２番目のパルス信号は、分析時応答データを示しており、装置コントローラ１０１からスレーブ１２５（実機）へ送信したデータを示している。即ち、分析時において、テスト出力データ８９に相当する通信データがスレーブ１２５から装置コントローラ１０１へ送信された後に、装置コントローラ１０１からスレーブ１２５へ応答したデータである。上から３番目のパルス信号は、シミュレーション時応答データを示しており、装置コントローラ１０１からスレーブ１２５として動作するロジックアナライザ１０へ送信したデータである。即ち、スレーブ１２５として動作するロジックアナライザ１０に向けて装置コントローラ１０１から応答したデータである。
　図９に示すように、ユーザは、表示内容を確認することで、分析時応答データと、シミュレーション時応答データの一致点や相違点を確認できる。例えば、ユーザは、分析時と同様にシミュレーション時においても異常が再現されているか否かを確認できる。このようにして本実施形態のロジックアナライザ１０は、通信データの分析だけでなく、テスト出力データ８９によるシミュレーション、シミュレーション結果の照合を実行できる。
　なお、テスト出力データ８９等を参照する参照データの表示形式は、図９に示すパルス信号に限らない。例えば、分析部３１は、図４に示すようなビット値を、参照データとしてタッチパネル１８に表示させても良い。また、分析部３１は、図９に示すパルス信号の他に、通信速度の値、誤り検出符号の種類、通信プロトコルの種類などの情報をタッチパネル１８に表示させても良い。また、テスト出力データ８９等の表示を、ＰＣ５１にさせても良い。
　因みに、ＲＳ－４８５ドライバＩＣ２３，２４，２５、及びＣＡＮドライバＩＣ２６を介した通信は、半二重通信の一例である。分析部３１は、実行部の一例である。装置コントローラ１０１は、制御装置の一例である。被制御装置１０３、ＡＢＳエンコーダ１２２、スレーブ１２５，１２６、６軸振動センサ１２８は、被制御装置の一例である。多軸サーボアンプ１２１は、ＡＢＳエンコーダ１２２に対する制御装置の一例であり、装置コントローラ１０１に対する被制御装置の一例である。送信処理部１３０は、実行部の一例である。
　以上、上記した本実施例によれば以下の効果を奏する。
　本実施例の一態様では、分析部３１は、入力モジュール１３を介して入力した半二重通信の通信データを分析し、装置コントローラ１０１等からスレーブ１２５等へ送信される通信データと、スレーブ１２５等から装置コントローラ１０１等へ送信される通信データとに分離して分析結果データ８７として保存する。分析部３１は、分析結果データ８７に基づいたテスト出力データ８９を装置コントローラ１０１等に送信しシミュレーションを実行する。
　これによれば、分析時において、ロジックアナライザ１０は、通信方向に基づいて通信データを分離し、分離した通信データを分析結果データ８７として保存する。ロジックアナライザ１０は、保存した分析結果データ８７に基づいたテスト出力データを装置コントローラ１０１等に送信する。これにより、ロジックアナライザ１０は、分析を実行した際のスレーブ１２５等の動作状況をシミュレーションにより再現でき、制御装置や被制御装置の動作試験等を実行できる。
　尚、本開示は上記の実施形態に限定されるものではなく、本願の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
　例えば、ロジックアナライザ１０は、半二重通信と同様に、全二重通信を分析し、分析結果データ８７に基づくテスト出力データ８９を出力してシミュレーションする構成でも良い。
　また、上記実施形態では、ロジックアナライザ１０は、制御装置及び被制御装置の両方のシミュレーションが可能であったが、どちらか一方のみのシミュレーションが可能な構成でも良い。
　また、分析部３１は、テスト出力データ８９、分析時応答データ、シミュレーション時応答データを互いに参照可能に表示できない構成でも良い。
　また、分析部３１は、通信データを送信した送信者の情報を、分離した通信データに関連付けて分析結果データ８７として保存しなくとも良い。
　また、分析部３１は、通信速度の情報を通信データに関連付けて分析結果データ８７として保存しなくとも良い。
　また、上記実施形態では、分析部３１は、分析結果データ８７を保存する分析部、及びテスト出力データ８９を送信する実行部の両方として機能したが、これに限らない。分析部と実行部とは、別々の回路ブロックでも良い。例えば、送信処理部１３０は、分析部３１に含まれない回路ブロックでも良い。
　１０　ロジックアナライザ、１３　入力モジュール、３１　分析部（分析部、実行部）、８７　分析結果データ、８９　テスト出力データ、１０１　装置コントローラ（制御装置）、１０３　被制御装置、１２１　多軸サーボアンプ（制御装置、被制御装置）、１２２　エンコーダ（被制御装置）、１２５，１２６　スレーブ（被制御装置）、１２８　６軸振動センサ（被制御装置）、１３０　送信処理部（実行部）。

Claims (4)

  1. 　制御装置と、前記制御装置により制御される被制御装置との間の半二重通信の通信データを入力する入力モジュールと、
    　前記入力モジュールを介して入力した前記半二重通信の前記通信データを分析し、前記制御装置から前記被制御装置へ送信される前記通信データと、前記被制御装置から前記制御装置へ送信される前記通信データとに分離して分析結果データとして保存する分析部と、
    　前記分析結果データのうち前記制御装置から前記被制御装置へ送信された前記通信データに基づいたテスト出力データを前記被制御装置に送信し前記被制御装置を動作させる処理、及び前記分析結果データのうち前記被制御装置から前記制御装置へ送信された前記通信データに基づいた前記テスト出力データを前記制御装置に送信し前記制御装置を動作させる処理、の２つの処理のうち少なくとも一方を実行する実行部と、
    　を備えるロジックアナライザ。
  2. 　前記分析結果データには、
    　前記テスト出力データに相当する前記通信データに対する応答データである分析時応答データが含まれ、
    　前記実行部は、
    　前記テスト出力データを送信し、前記テスト出力データに対する応答データであるシミュレーション時応答データを取得し、
    　前記テスト出力データ、前記分析時応答データ、前記シミュレーション時応答データを互いに参照可能に表示する、請求項１に記載のロジックアナライザ。
  3. 　前記分析部は、
    　前記分析において、前記通信データを送信した送信者の情報を、分離した前記通信データに関連付けて前記分析結果データとして保存する、請求項１又は請求項２に記載のロジックアナライザ。
  4. 　前記分析部は、
    　前記分析において、前記通信データの通信速度を検出し、検出した前記通信速度の情報を、分離した前記通信データに関連付けて前記分析結果データとして保存する、請求項１乃至請求項３の何れか１項に記載のロジックアナライザ。
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TWI728868B (zh) * 2020-07-17 2021-05-21 皇晶科技股份有限公司 混合訊號邏輯分析儀之閾值電壓設定方法

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