WO2019198547A1 - 電力変換装置の制御装置 - Google Patents

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WO2019198547A1
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reactor
delay
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誠二 居安
裕二 林
祐一 半田
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株式会社デンソー
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Definitions

  • the present disclosure relates to a control device applied to a power conversion device.
  • Patent Document 1 discloses a control device that operates a drive switch by well-known peak current mode control in order to control a reactor current flowing in a reactor of a power converter to a command value. Further, this control device reduces the distortion of the alternating current by adding a current correction value that changes according to the phase of the alternating voltage to the command value. Specifically, the current correction value is calculated based on a deviation width between the average value of the reactor current and the command value.
  • the present disclosure has been made in view of the above problems, and an object of the present disclosure is to provide a control device for a power conversion device that can reduce a processing load when suppressing distortion of an alternating current.
  • a control device includes a reactor and a drive switch, and converts an input voltage from an AC voltage and a DC voltage to the other voltage and outputs the converted voltage. Applied to the conversion device.
  • the control device acquires a current acquisition unit that acquires a reactor current flowing through the reactor, an AC voltage acquisition unit that acquires the AC voltage, and a sinusoidal command value generated based on the acquired AC voltage.
  • An operation signal output unit for outputting an operation signal for operating the drive switch by peak current mode control to control the reactor current, and the drive switch determined by the operation signal in one switching cycle of the drive switch.
  • a delay unit that delays OFF operation timing based on the acquired AC voltage.
  • the reactor current flowing through the reactor does not become an appropriate value, so that the AC current is distorted. Therefore, distortion of an alternating current can be suppressed by setting the reactor current to an appropriate value.
  • the command value of the reactor current is generated in a sine wave shape based on the AC voltage
  • the AC voltage can be used as a parameter indicating the phase of the reactor current.
  • the current flowing through the reactor can be adjusted by changing the duty ratio indicating the ratio of the ON operation period to one switching cycle. Paying attention to these relationships, the present disclosure has obtained knowledge that the reactor current can be adjusted and the distortion of the AC current can be suppressed by delaying the OFF operation timing of the drive switch based on the AC voltage.
  • an operation signal for operating the drive switch is output by the peak current mode control in order to control the reactor current to a sine wave-like command value generated based on the AC voltage. Then, based on the AC voltage, the OFF operation timing in one switching cycle in the drive switch is delayed. In this case, since the distortion of the alternating current can be suppressed by delaying the operation timing of the drive switch, the deviation width is calculated, and the processing load of the control device is reduced as compared with the case where this deviation width is used as the current correction value. be able to.
  • FIG. 1 is a configuration diagram of a power conversion device according to the first embodiment.
  • FIG. 2 is a functional block diagram illustrating functions of the control device.
  • FIG. 3 is a diagram illustrating the delay amount set according to the AC voltage.
  • FIG. 4 is a diagram for explaining the relationship between the timing of the off operation and the reactor current.
  • FIG. 5 is a diagram for explaining the divergence width.
  • FIG. 6 is a flowchart showing the operation procedure of the switch using the peak current mode control.
  • FIG. 7 is a timing chart of the power converter
  • FIG. 8 is a diagram for explaining the effect of the present embodiment.
  • FIG. 1 is a configuration diagram of a power conversion device according to the first embodiment.
  • FIG. 2 is a functional block diagram illustrating functions of the control device.
  • FIG. 3 is a diagram illustrating the delay amount set according to the AC voltage.
  • FIG. 4 is a diagram for explaining the relationship between the timing of the off operation and the reactor current.
  • FIG. 5 is a
  • FIG. 9 is a configuration diagram of the power converter according to the second embodiment.
  • FIG. 10 is a functional block diagram of the control device
  • FIG. 11 is a timing chart of the power converter
  • FIG. 12 is a configuration diagram of a power conversion device according to a modification of the second embodiment.
  • FIG. 13 is a block diagram of the power converter device which concerns on the modification of 2nd Embodiment
  • FIG. 14 is a configuration diagram of a power conversion device according to the third embodiment.
  • FIG. 15 is a functional block diagram of the control device
  • FIG. 16 is a diagram for explaining the delay amount set according to the AC voltage.
  • FIG. 17 is a timing chart of the power converter
  • FIG. 18 is a diagram for explaining the effect of the present embodiment.
  • FIG. 19 is a configuration diagram of a power conversion device according to the fourth embodiment.
  • FIG. 20 is a functional block diagram of the control device
  • FIG. 21 is a timing chart of the power converter
  • FIG. 22 is a diagram illustrating a delay unit as a modified example.
  • the power conversion device converts an AC voltage supplied from an AC power source into a DC voltage.
  • the power conversion device 100 includes an AC / DC converter 10.
  • the AC / DC converter 10 is connected to an AC power source 200 via a first AC terminal TA1 and a second AC terminal TA2, and is connected to a device (not shown) via a first DC terminal TD1 and a second DC terminal TD2.
  • the AC power source 200 is, for example, a commercial power source.
  • the device includes, for example, at least one of a DC power source such as a battery and a DC / DC converter.
  • the AC / DC converter 10 includes a full bridge circuit 12, a half bridge circuit 15, a reactor 13, a capacitor 16, and first to sixth wirings LP1 to LP6.
  • the full bridge circuit 12 includes first to fourth diodes D1 to D4.
  • the anode of the first diode D1 and the cathode of the second diode D2 are connected, and the anode of the third diode D3 and the cathode of the fourth diode D4 are connected.
  • the cathodes of the first and third diodes D1 and D3 are connected to the first end of the third wiring LP3, and the anodes of the second and fourth diodes D2 and D4 are connected to the first end of the fourth wiring LP4. Yes.
  • the first connection point K1 between the first diode D1 and the second diode D2 is connected to the first end of the fifth wiring LP5, and the second end of the fifth wiring LP5 is the first AC. It is connected to the terminal TA1.
  • the second connection point K2 between the third diode D3 and the fourth diode D4 is connected to the first end of the sixth wiring LP6, and the second end of the sixth wiring LP6 is connected to the second AC terminal TA2. Yes.
  • the half bridge circuit 15 includes a fifth diode D5 and a switch SW.
  • the switch SW is a voltage-driven switch, and is an n-channel MOSFET in this embodiment.
  • the anode of the fifth diode D5 and the drain of the switch SW are connected.
  • the cathode of the fifth diode D5 is connected to the first end of the first wiring LP1, and the second end of the first wiring LP1 is connected to the first DC terminal TD1.
  • the source of the switch SW is connected to the first end of the second wiring LP2, and the second end of the second wiring LP2 is connected to the second DC terminal TD2.
  • the switch SW includes a parasitic diode connected in antiparallel.
  • the third connection point K3 between the fifth diode D5 and the switch SW is connected to the second end of the third wiring LP3.
  • a reactor 13 is provided in the third wiring LP3.
  • the source of the switch SW is connected to the second end of the fourth wiring LP4.
  • the capacitor 16 is connected between the first wiring LP1 and the second wiring LP2.
  • the power conversion apparatus 100 includes a first voltage sensor 31, a current sensor 32, and a second voltage sensor 33.
  • the first voltage sensor 31 is connected between the first wiring LP1 and the second wiring LP2, and detects the inter-terminal voltage of the capacitor 16 as the DC voltage Vdc.
  • the current sensor 32 is provided in the fourth wiring LP4, and detects the current flowing through the reactor 13 as the reactor current ILr.
  • the second voltage sensor 33 is connected between the fifth wiring LP5 and the sixth wiring LP6, and detects the voltage of the AC power supply 200 as the AC voltage Vac.
  • the power conversion device 100 includes a control device 30.
  • Each function provided by the control device 30 can be provided by, for example, software recorded in a substantial memory device and a computer that executes the software, hardware, or a combination thereof.
  • FIG. 2 is a functional block diagram for explaining functions of the control device 30.
  • the control device 30 operates on / off of the switch SW by well-known peak current mode control.
  • the control device 30 includes a waveform generation unit 341, a multiplier 342, an absolute value calculation unit 343, and a current control unit 50.
  • the waveform generation unit 341 generates a reference waveform sin ⁇ t that indicates a change in the AC power supply 200.
  • the reference waveform is a value indicating a voltage change in a half cycle (T / 2) of the AC power supply 200.
  • the waveform generation unit 341 detects a point where the AC voltage Vac detected by the second voltage sensor 33 becomes 0 as a zero cross point, and sets a period during which the AC voltage Vac changes from the zero cross point to the next zero cross point.
  • the half cycle (T / 2) of the AC power source 200 is set.
  • the waveform generation unit 341 calculates the reference waveform sin ⁇ t having the same phase as the AC voltage Vac by setting the angular velocity of the sine wave signal having an amplitude of 1 to the calculated angular velocity ⁇ .
  • the multiplier 342 multiplies the amplitude command value Ia * of the reactor current ILr by the reference waveform sin ⁇ t generated by the waveform generator 341.
  • the amplitude command value Ia * is a command value that determines the amplitude of the reactor current ILr, and is determined based on, for example, the command value of the DC voltage Vdc that is the output voltage.
  • the absolute value calculation unit 343 sets the absolute value
  • the command current IL * corresponds to the command value of the reactor current.
  • the current control unit 50 outputs a gate signal GS for operating the switch SW by peak current mode control using the reactor current ILr detected by the current sensor 32 and the command current IL *.
  • the current control unit 50 corresponds to an operation signal output unit.
  • the current control unit 50 includes a DA converter 351, a comparator 352, an adder 353, an RS flip-flop 357, and a slope compensation unit 51.
  • the command current IL * is converted from a digital value to an analog value by the DA converter 351.
  • the command current IL * converted to an analog value is input to the inverting input terminal of the comparator 352.
  • the adder 353 adds the reactor current ILr and the slope compensation signal Slope set by the slope compensation unit 51.
  • the output from the adder 353 is input to the non-inverting input terminal of the comparator 352.
  • the slope compensation signal Slope suppresses oscillation associated with fluctuations in the current flowing through the reactor 13.
  • the comparator 352 compares the command current IL * with the reactor current ILr after slope compensation, and outputs a low state signal to the R terminal of the RS flip-flop 357 in a period in which the reactor current ILr after slope compensation is smaller than the command current IL *. To enter. Further, the comparator 352 inputs a high level signal to the R terminal of the RS flip-flop 357 in a period in which the reactor current ILr after slope compensation is larger than the command current IL *. Further, a clock signal is input to the S terminal of the RS flip-flop 357. The period from when the clock signal is switched to the high level until the clock signal is switched to the next high level is one switching cycle Tsw of the switch SW.
  • the Q terminal of the RS flip-flop 357 is connected to the gate of the switch SW via the delay unit 40.
  • a signal output from the Q terminal to the gate of the switch SW is a gate signal GS.
  • the operation of the power conversion apparatus 100 will be described.
  • the switch SW is turned on (closed state), and a closed circuit including the reactor 13 and the switch SW is formed. Further, current flows through the reactor 13 in the closed circuit, and magnetic energy is stored in the reactor 13.
  • the switch SW is turned off (opened), and the magnetic energy stored in the reactor 13 causes a current to flow to the first DC terminal TD1 through the fifth diode D5.
  • FIG. 3A shows the transition of the AC voltage Vac
  • FIG. 3B shows the transition of the command current IL *
  • FIG. 3C shows a transition of the average value Iave of the reactor current ILr
  • FIG. 3D shows a transition of the delay amount Td.
  • FIG. 3 shows the transition of each value when the power factor is 1.
  • FIG. 4A shows the transition of the reactor current ILr in one switching cycle Tsw
  • FIG. 4B shows the transition of the output OUTc of the comparator 352 in one switching cycle Tsw
  • FIG. 4C shows the transition of the gate signal GS in one switching cycle Tsw.
  • the command current IL * changes so that the positive half wave of the sine wave repeats in synchronization with the change of the AC voltage Vac.
  • the average value Iave changes so that the half wave of the sine wave repeats in synchronization with the change of the AC voltage Vac, similarly to the command current IL *.
  • the reactor current ILr may be distorted.
  • the average value Iave may not have a waveform as shown in FIG.
  • control device 30 suppresses distortion of AC current Iac by adjusting reactor current ILr.
  • the command current IL * which is the command value of the reactor current ILr changes in synchronization with the AC voltage Vac
  • the AC voltage Vac can be used as a parameter indicating the phase of the reactor current ILr.
  • the reactor current ILr to which the slope compensation signal Slope is added rises to the command current IL *, the output OUTc of the comparator 352 becomes high level, and the gate signal GS falls.
  • the reactor current ILr is increased by delaying the falling timing of the gate signal GS to the low level by the delay amount Td from ta to tb.
  • control device 30 includes a delay unit 40 that delays the OFF operation timing of the switch SW based on the AC voltage Vac.
  • the deviation width indicating the difference between the average value Iave of the reactor current ILr and the command current IL * is: It becomes the largest value near the zero cross point (t1, t3, t5) of the AC voltage Vac. Further, the deviation width is the smallest value in the vicinity of the peak point (t2, t4) of the AC voltage Vac. Therefore, in preparation for the occurrence of distortion in the reactor current ILr, as shown in FIG. 3D, the delay amount Td for delaying the falling timing of the gate signal GS is maximized at the zero cross point of the AC voltage Vac. The AC voltage Vac is changed so as to take a minimum value at the peak point. Therefore, reactor current ILr in the vicinity of the zero cross point can be increased, and distortion of AC current Iac can be suppressed.
  • the delay unit 40 is configured to delay the gate signal GS output from the current control unit 50 based on the AC voltage Vac, the DC voltage Vdc, and the slope amount ms indicating the slope of the slope compensation signal Slope.
  • Set Td the delay unit 40 takes one minimum value for the delay amount Td in each of the first period P1 having the positive polarity and the second period P2 having the negative polarity in the AC voltage Vac, and in the first period P1. Is set to take one local maximum value between the local minimum value and the local minimum value in the second period P2.
  • the duty ratio of the switch SW In order to prevent the reactor current ILr from causing low frequency oscillation, it is necessary to set the duty ratio of the switch SW to a predetermined value or less. In addition, since the amount of decrease in the reactor current ILr increases as the slope ma at the time of the decrease in the reactor current ILr (that is, the decrease rate of the reactor current ILr) increases, the ON operation period Ton is increased in the next switching cycle Tsw. Subharmonic oscillation is likely to occur.
  • the lower the alternating voltage Vac the greater the inclination ma, and thus the subharmonic oscillation is likely to occur.
  • the greater the DC voltage Vdc the greater the slope ma, and thus subharmonic oscillation is more likely to occur. Therefore, in the present embodiment, the smaller the AC voltage Vac, the longer the ON operation period in one switching cycle Tsw, thereby suppressing the drop amount of the reactor current ILr and making it difficult to generate subharmonic oscillation. Further, as the DC voltage Vdc is larger, the on operation period in one switching cycle Tsw is extended, so that subharmonic oscillation is less likely to occur.
  • the delay unit 40 sets the delay amount Td to a larger value as the effective value Vrms of the AC voltage Vac is smaller. Further, the delay unit 40 sets the delay amount Td to a larger value as the DC voltage Vdc is larger.
  • the control device 30 includes a storage unit such as a memory, and the storage unit stores a delay amount map indicating a relationship between the combination of the AC voltage Vac, the DC voltage Vdc, and the slope amount ms and the delay amount Td. The delay unit 40 sets the delay amount Td corresponding to the AC voltage Vac, the DC voltage Vdc, and the slope amount ms by referring to the delay amount map.
  • FIG. 5 is a diagram for explaining the deviation width ⁇ i.
  • the distortion of the alternating current Iac can be suppressed by increasing the reactor current ILr by the difference width ⁇ i.
  • the delay amount Td when the DC voltage Vdc, the AC voltage Vac, and the slope amount ms are changed to various values is calculated using the above formula (5).
  • a delay amount map can be created by associating each calculated delay amount Td with the DC voltage Vdc, the AC voltage Vac, and the slope amount ms.
  • the effective value Vrms of the AC voltage Vac is used as the AC voltage Vac associated with each calculated delay amount Td.
  • the amplitude of AC voltage Vac may be used instead of effective value Vrms of AC voltage.
  • step S10 the reactor current ILr detected by the current sensor 32 is acquired.
  • Step S10 corresponds to a current acquisition unit.
  • step S11 the AC voltage Vac detected by the second voltage sensor 33 is acquired.
  • step S11 corresponds to an AC voltage acquisition unit.
  • step S12 the amplitude command value Ia * is multiplied by the reference waveform sin ⁇ t of the AC voltage Vac, and the absolute value of the multiplied value is calculated as the command current IL *.
  • step S13 an effective value Vrms of the AC voltage Vac is calculated.
  • step S14 as described with reference to FIG. 2, the gate signal GS when the peak current mode control is performed is calculated.
  • step S15 the delay amount Td is set based on the effective value Vrms, the DC voltage Vdc, and the slope amount ms calculated in step S13. Specifically, the delay amount Td corresponding to the acquired AC voltage Vac, DC voltage Vdc, and slope amount ms is referenced from the delay amount map.
  • step S16 the fall timing of the gate signal GS calculated in step S14 is delayed by the delay amount Td set in step S15. Therefore, the switch-off timing of the switch SW is delayed by the delay amount Td. Thereby, reactor current ILr that suppresses distortion of AC current Iac flows.
  • step S16 ends, the process of FIG. 6 is temporarily ended.
  • FIG. 7A shows the transition of the AC voltage Vac and the DC voltage Vdc
  • FIG. 7B shows the transition of the gate signal GS
  • FIG. 7C shows the transition of the delay amount Td
  • FIG. 7D shows the transition of the reactor current ILr
  • FIG. 7E shows the transition of the alternating current Iac.
  • the delay amount Td changes in synchronization with the change of the AC voltage Vac. Specifically, the delay amount Td varies so as to take a maximum value at the zero cross point (t11, t13, t15) of the AC voltage Vac and to take a minimum value at the peak point (t12, t14) of the AC voltage Vac. Yes. Therefore, the delay amount Td is set to the maximum value at the zero crossing point (t11, t13, t15) of the AC voltage Vac where the deviation width ⁇ i is maximum. On the other hand, the delay amount Td is set to the minimum value at the peak point (t12, t14) of the AC voltage Vac where the deviation width becomes small.
  • the duty ratio of the switch SW is adjusted according to the change in the deviation width.
  • the average value Iave of the reactor current ILr has a waveform obtained by taking a sine wave as an absolute value.
  • the alternating current Iac has a sinusoidal waveform, and distortion is suppressed.
  • FIGS. 8A2, 8B2 and 8C2 are diagrams showing changes in the delay amount Td, the reactor current ILr, and the alternating current Iac as a comparative example.
  • the average value of the ideal reactor current ILr without distortion is shown as the target average value Tave.
  • the reactor current ILr changes at a value lower than the target average value Tave. ing. Therefore, as shown in FIG. 8 (c2), the AC current Iac is distorted near the zero cross point where the AC voltage Vac becomes zero.
  • the total distortion THD of the alternating current Iac was 31%.
  • the delay amount Td changes according to the AC voltage Vac. Therefore, as shown in FIG. 8 (b2), the reactor current ILr is The average value changes to the target average value Tave. Therefore, as shown in FIG. 8 (c1), the distortion of the alternating current Iac near the zero cross point of the alternating voltage Vac is reduced.
  • the total distortion rate THD of the alternating current Iac is 0.1%.
  • the control device 30 outputs a gate signal GS for operating the switch SW by the peak current mode control so as to control the reactor current ILr to the command current IL *. Then, control device 30 delays the OFF operation timing of switch SW based on AC voltage Vac. In this case, since the distortion of the alternating current Iac can be suppressed by changing the switch SW off operation timing, the deviation width is calculated, and the processing load of the control device 30 is reduced as compared with the case where this deviation width is used as the current correction value. Can be reduced.
  • the control device 30 takes one minimum value for the delay amount Td in each of the first and second periods P1, P2 in which the AC voltage Vac is positive and negative, and the minimum value in the first period P1. And the maximum value in the second period P2 are set to take one maximum value.
  • the delay amount Td can be changed according to the change tendency of the deviation width ⁇ i, and the distortion of the alternating current Iac can be further suppressed.
  • the control device 30 sets the delay amount Td based on the AC voltage Vac and the DC voltage Vdc. In this case, even when the DC voltage Vdc of the device connected to the power converter 100 is different, a suitable delay amount Td can be set according to the DC voltage Vdc, and distortion of the AC current Iac can be further suppressed.
  • Second Embodiment In the second embodiment, a configuration different from the first embodiment will be mainly described.
  • symbol same as 1st Embodiment shows the same structure, The description is not repeated.
  • the circuit topology is different from that of the power conversion apparatus 100 shown in the first embodiment.
  • the power conversion apparatus 100 according to the present embodiment does not include a half bridge circuit.
  • FIG. 9 is a diagram illustrating the power conversion apparatus 100 according to the second embodiment.
  • the first DC terminal TD1 and the full bridge circuit 70 are connected via the first wiring LP1.
  • the second DC terminal TD2 and the full bridge circuit 70 are connected via a second wiring LP2.
  • the full bridge circuit 70 includes a first switch SW11 and a second switch SW12, and first and second diodes D11 and D12.
  • the first and second switches SW11 and SW12 are voltage-driven switches, and are n-channel MOSFETs in this embodiment.
  • the anode of the first diode D11 and the drain of the first switch SW11 are connected.
  • the anode of the second diode D12 and the drain of the second switch SW12 are connected.
  • the cathodes of the first and second diodes D11 and D12 are connected to the first wiring LP1, and the sources of the first and second switches SW11 and SW12 are connected to the second wiring LP2.
  • Each of the first and second switches SW11 and SW12 includes a parasitic diode connected in antiparallel.
  • the first connection point K11 between the first diode D11 and the first switch SW11 is connected to the first end of the fifth wiring LP5, and the second end of the fifth wiring LP5 is connected to the first AC terminal TA1. Yes.
  • the second connection point K12 between the second diode D12 and the second switch SW12 is connected to the first end of the sixth wiring LP6, and the second end of the sixth wiring LP6 is connected to the second AC terminal TA2. Yes.
  • a first current sensor 34 is provided between the anode of the first diode D11 and the drain of the first switch SW11. The first current sensor 34 detects a current flowing through the first switch SW11 as a first reactor current IL1r.
  • a second current sensor 35 is provided between the anode of the second diode D12 and the drain of the second switch SW12. The second current sensor 35 detects a current flowing through the second switch SW12 as a second reactor current IL2r.
  • FIG. 10 is a functional block diagram showing functions of the control device 30 according to the second embodiment.
  • the control device 30 includes a first current control unit 52, a second current control unit 53, and a switching unit 60.
  • the control device 30 operates the first and second switches SW11 and SW12 by peak current mode control in order to control the reactor current ILr after slope compensation to the command current IL *.
  • the first and second current control units 52 and 53 and the switching unit 60 correspond to a signal output unit.
  • the first current control unit 52 performs peak current mode control so as to control the first reactor current IL1r after slope compensation to the command current IL *.
  • the second current control unit 53 performs peak current mode control so as to control the second reactor current IL2r after slope compensation to the command current IL *. Since the configuration of the first and second current control units 52 and 53 is the same as the configuration of the current control unit 50, the description thereof is omitted.
  • the switching unit 60 switches the output of the first gate signal GS1 or the second gate signal GS2 according to the polarity of the AC voltage Vac.
  • the switching unit 60 includes a polarity determination unit 61, a first AND circuit 62, and a second AND circuit 63.
  • the output terminal of the polarity determination unit 61 is connected to the input terminal of each of the first and second AND circuits 62 and 63.
  • the other input terminal of the first AND circuit 62 is connected to the output terminal of the first current control unit 52.
  • the other input terminal of the second AND circuit 63 is connected to the output terminal of the second current control unit 53.
  • the polarity determining unit 61 sets the first selection signal AQ1 output to the first AND circuit 62 to a high level and sets the second selection signal AQ2 output to the second AND circuit 63 to a low level when the AC voltage Vac is determined to be positive. To. On the other hand, when the polarity determination unit 61 determines that the AC voltage Vac is negative, the polarity selection unit 61 sets the first selection signal AQ1 output to the first AND circuit 62 to the low level and the second selection signal AQ2 output to the second AND circuit 63. Set to high level.
  • the first AND circuit 62 is connected to the gate of the first switch SW1, and outputs a first gate signal GS1 for operating on / off of the first switch SW1.
  • the second AND circuit 63 is connected to the gate of the second switch SW2, and outputs a second gate signal GS2 for operating on / off of the second switch SW2.
  • the output terminal of the first AND circuit 62 is connected to the first delay unit 41 that delays the falling timing of the first gate signal GS1 output from the first AND circuit 62.
  • the output terminal of the second AND circuit 63 is connected to a second delay unit 42 that delays the falling timing of the second gate signal GS2 output from the second AND circuit 63.
  • FIG. 11 is a timing chart of the power conversion apparatus 100 according to the present embodiment.
  • FIG. 11A shows the transition of the DC voltage Vdc and the AC voltage Vac.
  • FIG. 11B shows the transition of the first selection signal AQ1
  • FIG. 11C shows the transition of the second selection signal AQ2.
  • FIG. 11D shows the transition of the first gate signal GS1
  • FIG. 11E shows the transition of the second gate signal GS2.
  • FIG. 11F shows the transition of the delay amount Td
  • FIG. 11G shows the transition of the reactor current ILr.
  • FIG. 11 (h) shows the transition of the alternating current Iac.
  • the first selection signal AQ1 is at a high level and the second selection signal AQ2 is at a low level, so that the peak current mode control performed by the first current control unit 52 is performed.
  • the first switch SW1 is operated.
  • the delay amount Td set by the first delay unit 41 takes a maximum value at the zero cross point (t21, t23) of the AC voltage Vac and takes a minimum value at the peak point (t22) in the first period P1.
  • the duty ratio of the first switch SW1 is adjusted according to the change tendency of the deviation width, and distortion of the alternating current Iac is suppressed.
  • the first selection signal AQ1 is at a low level and the second selection signal AQ2 is at a high level, so that the peak current mode control performed by the second current control unit 53 is performed.
  • the second switch SW2 is operated.
  • the delay amount Td set by the second delay unit 42 changes so as to take a maximum value at the zero-cross point (t25) of the AC voltage Vac and take a minimum value at the peak point (t24) in the second period P2.
  • the duty ratio of the second switch SW2 is adjusted according to the change tendency of the deviation width, and distortion of the alternating current Iac is suppressed.
  • the topology of the full bridge circuit 71 differs with respect to 2nd Embodiment.
  • the source of the first switch SW13 and the cathode of the first diode D13 are connected, and the source of the second switch SW14 and the cathode of the second diode D14 are connected.
  • the first current sensor 36 is connected to the drain side of the first switch SW13, and detects the current flowing through the first switch SW13 as the first reactor current IL1r.
  • the second current sensor 37 is connected to the drain side of the second switch SW14 and detects the current flowing through the second switch SW14 as the second reactor current IL2r.
  • the topology of the full bridge circuit 72 differs with respect to 2nd Embodiment.
  • the source of the first switch SW15 and the drain of the second switch SW16 are connected, and the anode of the first diode D15 and the cathode of the second diode D16 are connected.
  • the first current sensor 38 is connected to the drain side of the first switch SW15, and detects the current flowing through the first switch SW15 as the first reactor current IL1r.
  • the second current sensor 39 is connected to the drain side of the second switch SW16, and detects the current flowing through the second switch SW16 as the second reactor current IL2r.
  • the power conversion apparatus 100 converts the DC voltage Vdc into the AC voltage Vac.
  • the power conversion apparatus 100 illustrated in FIG. 14 includes a DC / AC converter 80.
  • the DC / AC converter 80 includes a capacitor 16, a half bridge circuit 73, a reactor 13, a full bridge circuit 74, and first to sixth wirings LP1 to LP6.
  • the half-bridge circuit 73 includes a first switch SW21 and a second switch SW22.
  • the first and second switches SW21 and SW22 are voltage-driven switches, and are n-channel MOSFETs in this embodiment.
  • the source of the first switch SW21 and the drain of the second switch SW22 are connected.
  • the drain of the first switch SW21 is connected to the first wiring LP1, and the source of the second switch SW22 is connected to the second wiring LP2.
  • Each of the first and second switches SW21 and SW22 includes a parasitic diode connected in antiparallel.
  • the first switch SW21 corresponds to a drive switch.
  • the first connection point K21 of the first and second switches SW21 and SW22 is connected to the first end of the third wiring LP3.
  • a reactor 13 is provided in a part of the third wiring LP3.
  • the source of the second switch SW22 is connected to the first end of the fourth wiring LP4.
  • the second ends of the third and fourth wirings LP3 and LP4 are connected to the full bridge circuit 74.
  • the full bridge circuit 74 includes third to sixth switches SW23 to SW26.
  • the third to sixth switches SW23 to SW26 are voltage-driven switches, and are n-channel MOSFETs in this embodiment.
  • the source of the third switch SW23 and the drain of the fourth switch SW24 are connected.
  • the source of the fifth switch SW25 and the drain of the sixth switch SW26 are connected.
  • the drains of the third and fifth switches SW23 and SW25 are connected to the third wiring LP3, and the sources of the fourth and sixth switches SW24 and SW26 are connected to the fourth wiring LP4.
  • the second connection point K22 between the third switch SW23 and the fourth switch SW24 is connected to the first end of the fifth wiring LP5, and the second end of the fifth wiring LP5 is connected to the first AC terminal TA1. Yes.
  • the third connection point K23 between the fifth switch SW25 and the sixth switch SW26 is connected to the first end of the sixth wiring LP6, and the second end of the sixth wiring LP6 is connected to the second AC terminal TA2. Yes.
  • FIG. 15 is a functional block diagram illustrating functions of the control device 30 according to the present embodiment.
  • the control device 30 operates on and off of the first and second switches SW21 and SW22 by peak current mode control.
  • the current control unit 150 outputs a first gate signal GS11 for operating the first switch SW1 and a second gate signal GS12 for operating the second switch SW2 based on the reactor current ILr and the command current IL *.
  • the current control unit 150 is connected to the gate of the first switch SW21 and outputs the first gate signal GS11.
  • the current control unit 150 is connected to the gate of the second switch SW22 via the inverter 162, and outputs the second gate signal GS12 via the inverter 162.
  • the switching unit 160 includes a polarity determination unit 161 and inverters 162 and 163.
  • the polarity determination unit 161 sets the output signal to a low level when the AC voltage Vac is determined to be positive, and sets the output signal to a high level when the AC voltage Vac is determined to be negative.
  • the polarity determination unit 161 is connected to the gates of the third and sixth switches SW23 and SW26, and outputs third and sixth gate signals GS13 and GS16 for operating the third and sixth switches SW23 and SW26.
  • the polarity determination unit 161 is connected to the gates of the fourth and fifth switches SW24 and SW25 via the inverter 163, and operates the fourth and fifth switches SW24 and SW25 via the inverter 163.
  • the fourth and fifth gate signals GS14 and GS15 are output.
  • the fourth and fifth gate signals GS14 and GS15 have values obtained by inverting the third and sixth gate signals GS13 and GS16.
  • a delay unit 43 is provided between the output terminal of the current control unit 150 and the gates of the first and second switches SW21 and SW22 to delay the falling timing of the first and second gate signals GS11 and GS12. Yes. Specifically, the output terminal of the delay unit 43 is connected to the gate of the first switch SW21 and the inverter 162. The output terminal of the inverter 162 is connected to the gate of the second switch SW22.
  • FIG. 16 is a diagram for explaining the transition of the delay amount Td set by the current control unit 150 in the present embodiment.
  • the divergence width ⁇ i indicating the difference between the average value Iave of the reactor current ILr and the command current IL * is a zero cross point (t31, t33, t35). It is the smallest value in the vicinity.
  • the deviation width ⁇ i is the largest value in the vicinity of the peak point (t32, t34) of the AC voltage Vac. Therefore, as shown in FIG. 16B, the delay amount Td is changed so as to take a minimum value at the zero cross point and a maximum value at the peak point.
  • the delay unit 43 takes one maximum value for the delay amount Td in each of the first period P1 and the second period P2 in the AC voltage Vac, and the maximum value in the first period P1 and the second period P2. It changes so that one minimum value may be taken between the local maximum values.
  • the control device 30 stores a delay amount map indicating the relationship between the AC voltage Vac, the slope amount ms, and the delay amount Td in the storage unit. Therefore, the delay unit 43 can set the delay amount Td corresponding to the AC voltage Vac and the slope amount ms by referring to the delay amount map.
  • the duty ratio D is calculated by the following equation (6).
  • the increase amount of the reactor current ILr according to the deviation width ⁇ i can be calculated by the above equation (4) using the slope mb, the slope amount ms, and the delay amount Td.
  • the above equation (7) is substituted into the deviation width ⁇ i of the above equation (4), and the following equation (8) is calculated by modifying the equation after substitution.
  • the delay amount Td when the DC voltage Vdc, the AC voltage Vac, and the slope amount ms are changed to various values is calculated using the above equation (8).
  • a delay amount map can be created by associating the calculated delay amount Td with the DC voltage Vdc, the AC voltage Vac, and the slope amount ms.
  • the effective value Vrms of the AC voltage Vac is used as the AC voltage Vac associated with the delay amount Td.
  • FIG. 17 is a timing chart of the power conversion apparatus 100.
  • FIG. 17A shows transitions of the AC voltage Vac and the DC voltage Vdc.
  • FIG. 17B shows the transition of the first gate signal GS11.
  • the second gate signal GS12 has a value obtained by inverting the first gate signal GS11.
  • FIG. 17C shows the transition of the delay amount Td
  • FIG. 17D shows the transition of the reactor current ILr
  • FIG. 17E shows the transition of the alternating current Iac.
  • the fourth and fifth gate signals GS14 and GS15 are at a high level, whereby the fourth and fifth switches SW24 and SW25 are turned on (closed state).
  • the third and sixth gate signals GS13 and GS16 become low level, the third and sixth switches SW23 and SW26 are turned off (opened). Therefore, in the first period P1, the first gate signal GS11 becomes high level and the second gate signal GS12 becomes low level by the peak current mode control performed by the current control unit 150, so that the fourth and fifth switches A closed circuit including SW24, SW25, reactor 13, and second switch SW22 is formed.
  • the fourth and fifth gate signals GS14 and GS15 are at a low level, so that the fourth and fifth switches SW24 and SW25 are turned off (open state). .
  • the third and sixth gate signals GS13 and GS16 become high level, the third and sixth switches SW23 and SW26 are turned on (closed state). Therefore, in the second period P2, the current control unit 150 causes the first gate signal GS11 to be at a high level, the second gate signal GS12 to be at a low level, and the third and sixth switches SW23 and SW26, the reactor 13, and the second A closed circuit including the switch SW22 is formed.
  • the delay amount Td set by the delay unit 43 takes a minimum value at each zero cross point (t41, t43, t45) of the AC voltage Vac, and each peak point of the AC voltage Vac. It changes so as to take a maximum value at (t42, t44). That is, the delay amount Td is set to the minimum value at the zero cross point where the deviation width ⁇ i becomes small. On the other hand, the delay amount Td is set to the maximum value at the peak point of the AC voltage Vac where the deviation width ⁇ i increases. Therefore, the duty ratios of the first and second switches SW21 and SW22 are adjusted according to the change tendency of the deviation width, and the distortion of the alternating current Iac is suppressed.
  • 18 (a1), (b1), and (c1) are graphs showing transitions of the delay amount Td, the reactor current ILr, and the alternating current Iac according to the present embodiment.
  • 18 (a2), (b2), and (c2) are graphs showing transitions of the delay amount Td, the reactor current ILr, and the alternating current Iac as a comparative example.
  • the reactor current ILr changes at a value lower than the target average value Tave. Therefore, as shown in FIG. 18 (c2), the AC current Iac is distorted.
  • the total distortion rate THD of the alternating current Iac was 7%.
  • the delay amount Td changes according to the AC voltage Vac as shown in FIG. 18A1
  • the average value of the reactor current ILr becomes the target average value Tave. It has changed as follows. Therefore, as shown in FIG. 18 (c1), the distortion of the alternating current Iac is suppressed.
  • the total distortion THD of the alternating current Iac is 1.7% or less.
  • the control device 30 is applied to the power conversion device 100 that converts the DC voltage Vdc into the AC voltage Vac.
  • power conversion device 100 converts AC voltage Vac to DC voltage Vdc
  • divergence width ⁇ i decreases near the zero-cross point of AC voltage Vac
  • divergence width ⁇ i increases near the peak point. Therefore, the control device 30 takes one maximum value for the delay amount Td in each of the first and second periods P1, P2 in which the AC voltage Vac is positive and negative, and the maximum value in the first period P1.
  • a maximum value in the second period P2 are set to take one minimum value. In this case, even when the power conversion device 100 converts the DC voltage Vad to the AC voltage Vac, the same effects as those of the first embodiment can be obtained.
  • the circuit topology is different from that of the power converter 100 shown in the third embodiment.
  • the power conversion apparatus 100 according to the present embodiment does not include a half bridge circuit.
  • FIG. 19 is a configuration diagram of the power conversion apparatus 100 according to the present embodiment.
  • the first DC terminal TD1 and the full bridge circuit 75 are connected via the first wiring LP1.
  • the second DC terminal TD2 and the full bridge circuit 75 are connected via a second wiring LP2.
  • the full bridge circuit 75 includes first to fourth switches SW31 to SW34.
  • the first to fourth switches SW31 to SW34 are voltage-driven switches, and are n-channel MOSFETs in this embodiment. Since the first to fourth switches SW31 to SW34 correspond to the third to sixth switches SW23 to SW26 of the third embodiment, the description of the full bridge circuit 75 is omitted.
  • the first current sensor 131 is connected to the drain side of the first switch SW31, and detects the current flowing through the first switch SW31 as the first reactor current IL1r.
  • the second current sensor 132 is connected to the drain side of the third switch SW33, and detects the current flowing through the third switch SW33 as the second reactor current IL2r.
  • FIG. 20 is a functional block diagram illustrating functions of the control device 30 according to the fourth embodiment.
  • the control device 30 operates on / off of the first to fourth switches SW31 to SW34 by peak current mode control.
  • the control device 30 includes a first current control unit 155, a second current control unit 156, and a switching unit 164.
  • the first current control unit 155 performs peak current mode control so as to control the first reactor current IL1r after slope compensation to the command current IL *.
  • the second current control unit 156 performs peak current mode control so as to control the second reactor current IL2r after slope compensation to the command current IL *.
  • the first and second current control units 155 and 156 and the switching unit 164 correspond to the operation signal output unit. Since the configuration of the first and second current control units 155 and 156 is the same as the configuration of the current control unit 50, the description thereof is omitted.
  • the switching unit 164 includes a polarity determination unit 165, a first AND circuit 167, a second AND circuit 168, and inverters 166, 169, and 170.
  • the output terminal of the polarity determination unit 165 is connected to one input terminal of the first AND circuit 167 and the input terminal of the inverter 166.
  • the output terminal of the inverter 166 is connected to one input terminal of the second AND circuit 168.
  • the output terminal of the first current control unit 155 is connected to the other input terminal of the first AND circuit 167, and the output terminal of the second current control unit 156 is connected to the other input terminal of the second AND circuit 168.
  • the first AND circuit 167 is connected to the gate of the second switch SW32 and outputs a second gate signal GS22.
  • the first AND circuit 167 is connected to the gate of the first switch SW31 via the inverter 169, and outputs the first gate signal GS21 via the inverter 169.
  • the first gate signal GS21 is obtained by inverting the second gate signal GS22.
  • the second AND circuit 168 is connected to the gate of the fourth switch SW34 and outputs the fourth gate signal GS24.
  • the second AND circuit 168 is connected to the gate of the third switch SW33 via the inverter 170, and outputs the third gate signal GS23 via the inverter 170.
  • the third gate signal GS23 is obtained by inverting the fourth gate signal GS24.
  • a first delay unit 44 is provided between the inverter 169 and the gate of the first switch SW31 to delay the falling timing of the first gate signal GS21 to the low level. Between the output terminal of the first AND circuit 167 and the gate of the second switch SW32, a second delay unit 45 that delays the falling timing of the second gate signal GS22 is provided.
  • a third delay unit 46 is provided between the output terminal of the inverter 170 and the gate of the third switch SW33 to delay the falling timing of the third gate signal GS23.
  • a fourth delay unit 47 is provided between the output terminal of the second AND circuit 168 and the gate of the fourth switch SW34 to delay the falling timing of the fourth gate signal GS24. Also in the present embodiment, the first to fourth delay units 44 to 47 set the delay amount Td based on the effective value Vrms of the AC voltage, the DC voltage Vdc, and the slope amount ms.
  • FIG. 21 is a timing chart of the power conversion apparatus 100 according to the fourth embodiment.
  • FIG. 21A shows changes in the DC voltage Vdc and the AC voltage Vac.
  • FIG. 21B shows the transition of the first gate signal GS21
  • FIG. 21C shows the transition of the third gate signal GS23.
  • FIG. 21D shows the transition of the fourth gate signal GS24.
  • the second gate signal GS22 is obtained by inverting the fourth gate signal GS24.
  • FIG. 21E shows the transition of the delay amount Td
  • FIG. 21G shows the transition of the reactor current ILr.
  • FIG. 21 (g) shows the transition of the alternating current Iac.
  • the fourth gate signal GS24 is at a high level and the second gate signal GS22 is at a low level.
  • the first gate signal GS21 is output by the peak current mode control performed by the first current control unit 155 to control the first reactor current IL1r after slope compensation to the command current IL *.
  • the delay amount Td set by the first and second delay units 44 and 45 takes a minimum value at the zero-cross point (t51, t53) of the AC voltage Vac in the first period P1, and reaches a maximum at the peak point (t52). It changes to take a value. Therefore, the duty ratio of the first switch SW31 is adjusted according to the changing tendency of the deviation width, and the distortion of the alternating current Iac in the first period P1 is suppressed.
  • the fourth gate signal GS24 is at a low level and the second gate signal GS22 is at a high level.
  • the third gate signal GS23 is output by the peak current mode control performed by the second current control unit 156 to control the second reactor current IL2r after slope compensation to the command current IL *. .
  • the delay amount Td set by the third and fourth delay units 46 and 47 takes a minimum value at the zero-cross point (t55) of the AC voltage Vac and reaches a maximum value at the peak point (t54) in the second period P2. Change to take. Therefore, the duty ratio of the third switch SW33 is adjusted according to the change tendency of the deviation width, and the distortion of the alternating current Iac in the second period P2 is suppressed.
  • the delay unit may be configured by a monostable pulse generator shown in FIG.
  • the delay unit 140 according to the present embodiment outputs a pulse signal that becomes a high level in synchronization with the rise of the gate signal GS output inside the control device 30 to the gate of the switch SW as a delayed gate signal GSd.
  • the delay unit 140 sets a value obtained by adding the delay amount Td to the ON operation period Ton of the gate signal GS as the high period of the delayed gate signal GSd that determines the ON operation period Ton.
  • the delay amount Td when the AC voltage Vac is converted to the DC voltage Vdc by the power converter 100 is not limited to that calculated by the above equation (5).
  • the delay amount Td takes one minimum value in each period of positive polarity and negative polarity in one cycle of the AC voltage Vac, and between the minimum value in positive polarity and the minimum value in negative polarity. Any one that takes one maximum value may be used.
  • the delay amount Td when the DC voltage Vdc is converted into the AC voltage Vac by the power conversion device 100 is not limited to that calculated by the above equation (8).
  • the delay amount Td takes one maximum value in each period of positive polarity and negative polarity in one cycle of the AC voltage Vac, and is between the maximum value in positive polarity and the maximum value in negative polarity. What is necessary is just to take one minimum value.
  • the control device 30 may perform slope compensation by subtracting the slope compensation signal Slope from the current command value IL * instead of adding the slope compensation signal Slope to the reactor current ILr.
  • the control device 30 may operate the duty of the switch SW so as to control the reactor current ILr to the command current IL * obtained by subtracting the slope compensation signal Slope.
  • the delay amount Td may be calculated by an equation in which the slope amount “ms” is replaced with the absolute value “
  • the power conversion device 100 may be a device that performs bidirectional power conversion between AC power and DC power.
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Abstract

制御装置３０は、交流電源２００からの交流電圧を直流電圧に変換する電力変換装置（１００）に適用される。また、制御装置（３０）は、リアクトル電流を交流電圧に基づいて生成される正弦波状の指令値に制御すべく、ピーク電流モード制御により駆動スイッチを操作する操作信号を出力する。また、制御装置（３０）は、スイッチＳＷの１スイッチング周期において、ゲート信号により定まるスイッチＳＷのオフ操作タイミングを、取得された交流電圧に基づいて遅延させる。

Description

電力変換装置の制御装置 関連出願の相互参照
　本出願は、２０１８年４月９日に出願された日本出願番号２０１８－０７４９６２号に基づくもので、ここにその記載内容を援用する。
　本開示は、電力変換装置に適用される制御装置に関する。
　特許文献１には、電力変換装置のリアクトルに流れるリアクトル電流を指令値に制御すべく、周知のピーク電流モード制御により駆動スイッチを操作する制御装置が開示されている。また、この制御装置は、交流電圧の位相に応じて変化する電流補正値を指令値に加算することで、交流電流の歪みを低減している。具体的には、電流補正値は、リアクトル電流の平均値と指令値との間の乖離幅に基づいて算出される。
特開２０１５－１９８４６０号公報
　特許文献１では、乖離幅を逐次算出し、算出した乖離幅を電流補正値として用いているため、制御装置の処理負荷が高くなるおそれがある。
　本開示は上記課題に鑑みたものであり、交流電流の歪みを抑制する際の処理負荷を軽減することができる電力変換装置の制御装置を提供することを目的とする。
　上記課題を解決するために本開示に係る制御装置は、リアクトルと、駆動スイッチとを有し、交流電圧及び直流電圧のうち、入力される一方の電圧を他方の電圧に変換して出力する電力変換装置に適用される。制御装置は、前記リアクトルに流れるリアクトル電流を取得する電流取得部と、前記交流電圧を取得する交流電圧取得部と、取得された前記交流電圧に基づいて生成される正弦波状の指令値に、取得された前記リアクトル電流を制御すべく、ピーク電流モード制御により前記駆動スイッチを操作する操作信号を出力する操作信号出力部と、前記駆動スイッチの１スイッチング周期において、前記操作信号により定まる前記駆動スイッチのオフ操作タイミングを、取得された前記交流電圧に基づいて遅延させる遅延部と、を備える。
　ピーク電流モード制御により駆動スイッチを操作する電力変換装置では、リアクトルに流れるリアクトル電流が適正な値とならないことにより、交流電流の歪みが生じる。そのため、リアクトル電流を適正な値とすることで、交流電流の歪みを抑制することができる。ここで、リアクトル電流の指令値は、交流電圧に基づいて正弦波状に生成されるため、交流電圧をリアクトル電流の位相を示すパラメータとして用いることができる。また、１スイッチング周期に対するオン操作期間の比を示すデューティ比を変化させることで、リアクトルに流れる電流を調整することができる。これらの関係に着目し、本開示者は、交流電圧に基づいて駆動スイッチのオフ操作タイミングを遅延させることにより、リアクトル電流を調整し、交流電流の歪みを抑制できるとの知見を得た。
　この点、上記構成では、リアクトル電流を、交流電圧に基づいて生成される正弦波状の指令値に制御すべく、ピーク電流モード制御により駆動スイッチを操作する操作信号が出力される。そして、交流電圧に基づいて、駆動スイッチにおける１スイッチング周期でのオフ操作タイミングが遅延される。この場合、駆動スイッチのオフ操作タイミングの遅延により交流電流の歪みを抑制できるため、乖離幅を算出し、この乖離幅を電流補正値として用いる場合と比較して、制御装置の処理負荷を軽減することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態に係る電力変換装置の構成図であり、 図２は、制御装置の機能を説明する機能ブロック図であり、 図３は、交流電圧に応じて設定される遅延量を説明する図であり、 図４は、オフ操作のタイミングとリアクトル電流との関係を説明する図であり、 図５は、乖離幅を説明する図であり、 図６は、ピーク電流モード制御を用いたスイッチの操作手順を示すフローチャートであり、 図７は、電力変換装置のタイミングチャートであり、 図８は、本実施形態の効果を説明する図であり、 図９は、第２実施形態に係る電力変換装置の構成図であり、 図１０は、制御装置の機能ブロック図であり、 図１１は、電力変換装置のタイミングチャートであり、 図１２は、第２実施形態の変形例に係る電力変換装置の構成図であり、 図１３は、第２実施形態の変形例に係る電力変換装置の構成図であり、 図１４は、第３実施形態に係る電力変換装置の構成図であり、 図１５は、制御装置の機能ブロック図であり、 図１６は、交流電圧に応じて設定される遅延量を説明する図であり、 図１７は、電力変換装置のタイミングチャートであり、 図１８は、本実施形態の効果を説明する図であり、 図１９は、第４実施形態に係る電力変換装置の構成図であり、 図２０は、制御装置の機能ブロック図であり、 図２１は、電力変換装置のタイミングチャートであり、 図２２は、変形例としての遅延部を説明する図である。
　＜第１実施形態＞
　本実施形態に係る電力変換装置の制御装置の一態様について図を用いて説明する。本実施形態に係る電力変換装置は、交流電源から供給される交流電圧を直流電圧に変換する。
　図１に示すように、電力変換装置１００は、ＡＣ・ＤＣ変換器１０を備えている。ＡＣ・ＤＣ変換器１０は、第１交流端子ＴＡ１及び第２交流端子ＴＡ２を介して交流電源２００に接続され、第１直流端子ＴＤ１及び第２直流端子ＴＤ２を介して不図示の機器に接続されている。交流電源２００は、例えば、商用電源である。機器には、例えば、バッテリ等の直流電源及びＤＣ・ＤＣコンバータのうち少なくとも一方が含まれる。
　ＡＣ・ＤＣ変換器１０は、フルブリッジ回路１２と、ハーフブリッジ回路１５と、リアクトル１３と、コンデンサ１６と、第１～第６配線ＬＰ１～ＬＰ６とを備えている。
　フルブリッジ回路１２は、第１～第４ダイオードＤ１～Ｄ４を備えている。第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードとが接続され、第３ダイオードＤ３のアノードと、第４ダイオードＤ４のカソードとが接続されている。第１，第３ダイオードＤ１，Ｄ３の各カソードが第３配線ＬＰ３の第１端に接続され、第２，第４ダイオードＤ２，Ｄ４の各アノードが第４配線ＬＰ４の第１端に接続されている。
　フルブリッジ回路１２において、第１ダイオードＤ１と第２ダイオードＤ２との第１接続点Ｋ１は、第５配線ＬＰ５の第１端に接続されており、第５配線ＬＰ５の第２端は第１交流端子ＴＡ１に接続されている。第３ダイオードＤ３と第４ダイオードＤ４との第２接続点Ｋ２は、第６配線ＬＰ６の第１端に接続されており、第６配線ＬＰ６の第２端は第２交流端子ＴＡ２に接続されている。
　ハーフブリッジ回路１５は、第５ダイオードＤ５と、スイッチＳＷとを備えている。スイッチＳＷは、電圧駆動型のスイッチであり、本実施形態ではｎチャネルＭＯＳＦＥＴである。第５ダイオードＤ５のアノードと、スイッチＳＷのドレインとが接続されている。第５ダイオードＤ５のカソードが第１配線ＬＰ１の第１端に接続され、第１配線ＬＰ１の第２端が第１直流端子ＴＤ１に接続されている。スイッチＳＷのソースが第２配線ＬＰ２の第１端に接続され、第２配線ＬＰ２の第２端が第２直流端子ＴＤ２に接続されている。スイッチＳＷは、逆並列接続された寄生ダイオードを備えている。
　第５ダイオードＤ５とスイッチＳＷとの第３接続点Ｋ３は、第３配線ＬＰ３の第２端に接続されている。第３配線ＬＰ３にはリアクトル１３が設けられている。また、スイッチＳＷのソースは、第４配線ＬＰ４の第２端に接続されている。
　コンデンサ１６は、第１配線ＬＰ１と第２配線ＬＰ２との間に接続されている。
　電力変換装置１００は、第１電圧センサ３１と、電流センサ３２と、第２電圧センサ３３とを備えている。第１電圧センサ３１は、第１配線ＬＰ１と第２配線ＬＰ２との間に接続されており、コンデンサ１６の端子間電圧を直流電圧Ｖｄｃとして検出する。電流センサ３２は、第４配線ＬＰ４に設けられており、リアクトル１３に流れる電流をリアクトル電流ＩＬｒとして検出する。第２電圧センサ３３は、第５配線ＬＰ５と第６配線ＬＰ６との間に接続されており、交流電源２００の電圧を交流電圧Ｖａｃとして検出する。
　電力変換装置１００は、制御装置３０を備えている。制御装置３０が提供する各機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
　図２は、制御装置３０の機能を説明する機能ブロック図である。制御装置３０は、周知のピーク電流モード制御により、スイッチＳＷのオン・オフを操作する。本実施形態では、制御装置３０は、波形生成部３４１と、乗算器３４２と、絶対値算出部３４３と、電流制御部５０とを備えている。
　波形生成部３４１は、交流電源２００の変化を示す基準波形ｓｉｎωｔを生成する。基準波形は、交流電源２００の半周期（Ｔ／２）における電圧変化を示す値である。例えば、波形生成部３４１は、第２電圧センサ３３により検出された交流電圧Ｖａｃが０となる点を、ゼロクロス点として検出し、交流電圧Ｖａｃが、ゼロクロス点から次のゼロクロス点まで変化する期間を、交流電源２００の半周期（Ｔ／２）として設定する。そして、波形生成部３４１は、周期Ｔから交流電源２００の角速度ω（＝２π×（１／Ｔ））を算出する。波形生成部３４１は、振幅が１の正弦波信号の角速度を、算出した角速度ωに設定することで、交流電圧Ｖａｃと同位相となる基準波形ｓｉｎωｔを算出する。
　乗算器３４２は、リアクトル電流ＩＬｒの振幅指令値Ｉａ＊と波形生成部３４１により生成された基準波形ｓｉｎωｔとを乗算する。振幅指令値Ｉａ＊は、リアクトル電流ＩＬｒの振幅を定める指令値であり、例えば、出力電圧である直流電圧Ｖｄｃの指令値に基づいて定められる。絶対値算出部３４３は、乗算器３４２からの出力値の絶対値｜Ｉａ＊×ｓｉｎωｔ｜を、指令電流ＩＬ＊として設定する。本実施形態では、指令電流ＩＬ＊がリアクトル電流の指令値に相当する。
　電流制御部５０は、電流センサ３２により検出されたリアクトル電流ＩＬｒと、指令電流ＩＬ＊とを用いたピーク電流モード制御により、スイッチＳＷを操作するゲート信号ＧＳを出力する。本実施形態では、電流制御部５０が、操作信号出力部に相当する。
　電流制御部５０は、ＤＡ変換器３５１と、コンパレータ３５２と、加算器３５３と、ＲＳフリップフロップ３５７と、スロープ補償部５１と、を備えている。指令電流ＩＬ＊は、ＤＡ変換器３５１によりデジタル値からアナログ値に変換される。アナログ値に変換された指令電流ＩＬ＊は、コンパレータ３５２の反転入力端子に入力される。加算器３５３は、リアクトル電流ＩＬｒと、スロープ補償部５１により設定されたスロープ補償信号Ｓｌｏｐｅとを加算する。加算器３５３からの出力は、コンパレータ３５２の非反転入力端子に入力される。なお、スロープ補償信号Ｓｌｏｐｅは、リアクトル１３に流れる電流の変動に伴う発振を抑制するものである。
　コンパレータ３５２は、指令電流ＩＬ＊とスロープ補償後のリアクトル電流ＩＬｒとを比較し、スロープ補償後のリアクトル電流ＩＬｒが指令電流ＩＬ＊より小さい期間において、ロー状態の信号をＲＳフリップフロップ３５７のＲ端子に入力する。また、コンパレータ３５２は、スロープ補償後のリアクトル電流ＩＬｒが指令電流ＩＬ＊より大きい期間において、ハイレベルの信号をＲＳフリップフロップ３５７のＲ端子に入力する。更に、ＲＳフリップフロップ３５７のＳ端子には、クロック信号が入力される。クロック信号がハイレベルに切り替えられてから、クロック信号が次回ハイレベルに切り替えられるまでの期間が、スイッチＳＷの１スイッチング周期Ｔｓｗとなる。
　ＲＳフリップフロップ３５７のＱ端子は、遅延部４０を介してスイッチＳＷのゲートに接続されている。Ｑ端子からスイッチＳＷのゲートに出力される信号がゲート信号ＧＳとなる。
　次に、電力変換装置１００の動作を説明する。電流制御部５０が実施するピーク電流モード制御により、ゲート信号ＧＳがハイレベルとなることで、スイッチＳＷがオン状態（閉状態）となり、リアクトル１３及びスイッチＳＷを含む閉回路が形成される。また、閉回路内においてリアクトル１３に電流が流れ、リアクトル１３に磁気エネルギが蓄えられる。ゲート信号ＧＳがローレベルとなることで、スイッチＳＷがオフ状態（開状態）となり、リアクトル１３に蓄えられた磁気エネルギにより、第５ダイオードＤ５を通じて第１直流端子ＴＤ１に電流が流れる。
　図３（ａ）は、交流電圧Ｖａｃの推移を示し、図３（ｂ）は、指令電流ＩＬ＊の推移を示す。図３（ｃ）は、リアクトル電流ＩＬｒの平均値Ｉａｖｅの推移を示し、図３（ｄ）は、遅延量Ｔｄの推移を示す。図３では、力率を１とする場合における各値の推移を示している。図４（ａ）は、１スイッチング周期Ｔｓｗでのリアクトル電流ＩＬｒの推移を示し、図４（ｂ）は、１スイッチング周期Ｔｓｗでのコンパレータ３５２の出力ＯＵＴｃの推移を示す。図４（ｃ）は、１スイッチング周期Ｔｓｗでのゲート信号ＧＳの推移を示す。
　図３（ｂ）に示すように、指令電流ＩＬ＊は、交流電圧Ｖａｃの変化に同期して正弦波の正の半波が繰り返すように推移する。また、歪みのないリアクトル電流ＩＬｒでは、図３（ｃ）に示すように、平均値Ｉａｖｅが指令電流ＩＬ＊と同様、交流電圧Ｖａｃの変化に同期して正弦波の半波が繰り返すように推移する。
　一方で、リアクトル電流ＩＬｒに歪みが生じる場合があり、この場合、平均値Ｉａｖｅが図３（ｃ）に示したような波形とならないおそれがある。ピーク電流モード制御では、リアクトル電流ＩＬｒが適正な値とならないことにより、第１交流端子ＴＡ１を通じてＡＣ・ＤＣ変換器１０に流れこむ交流電流Ｉａｃに歪みが生じる。そのため、制御装置３０は、リアクトル電流ＩＬｒを調整することで、交流電流Ｉａｃの歪みを抑制している。
　ここで、リアクトル電流ＩＬｒの指令値である指令電流ＩＬ＊は、交流電圧Ｖａｃに同期して変化するため、交流電圧Ｖａｃをリアクトル電流ＩＬｒの位相を示すパラメータとして用いることができる。
　また、スイッチＳＷのオフ操作タイミングを変化させることで、１スイッチング周期Ｔｓｗにおけるオン操作期間Ｔｏｎの比率を示すデューティ比（＝Ｔｏｎ／Ｔｓｗ）が変化し、リアクトル電流ＩＬｒを調整することができる。具体的には、図４に示すように、ピーク電流モード制御では、スロープ補償信号Ｓｌｏｐｅが加算されたリアクトル電流ＩＬｒが指令電流ＩＬ＊まで上昇すると、コンパレータ３５２の出力ＯＵＴｃがハイレベルとなり、ゲート信号ＧＳが立ち下がる。即ち、１スイッチング周期Ｔｓｗにおいて、ＲＳフリップフロップ３５７のＳ端子に入力されるクロック信号がハイレベルに切り替えられてから、コンパレータ３５２の出力がハイレベルに切り替えられるまでの期間が、リアクトル１３にリアクトル電流ＩＬｒが流れるオン操作期間Ｔｏｎとなる。そのため、スイッチＳＷのオフ操作タイミングを遅延させることで、デューティ比が増加し、リアクトル電流ＩＬｒを増加させることができる。図４（ｃ）では、ゲート信号ＧＳのローレベルへの立ち下がりタイミングをｔａからｔｂまでの遅延量Ｔｄで遅延させることにより、リアクトル電流ＩＬｒが増加している。
　これらの関係に着目し、制御装置３０は、スイッチＳＷのオフ操作タイミングを、交流電圧Ｖａｃに基づいて遅延させる遅延部４０を備えている。
　具体的には、交流電圧Ｖａｃを直流電圧Ｖｄｃに変換する場合において、リアクトル電流ＩＬｒに歪みが生じていると、リアクトル電流ＩＬｒの平均値Ｉａｖｅと指令電流ＩＬ＊との差を示す乖離幅は、交流電圧Ｖａｃのゼロクロス点（ｔ１，ｔ３，ｔ５）付近において最も大きな値となる。また、乖離幅は交流電圧Ｖａｃのピーク点（ｔ２，ｔ４）付近において最も小さな値となる。そこで、リアクトル電流ＩＬｒに歪みが生じることに備えて、図３（ｄ）に示すように、ゲート信号ＧＳの立ち下がりタイミングを遅延させる遅延量Ｔｄを、交流電圧Ｖａｃのゼロクロス点で極大値を取り、交流電圧Ｖａｃのピーク点で極小値を取るように変化させる。そのため、ゼロクロス点付近でのリアクトル電流ＩＬｒを増加させ、交流電流Ｉａｃの歪みを抑制することができる。
　本実施形態では、遅延部４０は、交流電圧Ｖａｃと、直流電圧Ｖｄｃと、スロープ補償信号Ｓｌｏｐｅの傾きを示すスロープ量ｍｓとに基づいて、電流制御部５０から出力されるゲート信号ＧＳの遅延量Ｔｄを設定する。具体的には、遅延部４０は、遅延量Ｔｄを、交流電圧Ｖａｃにおいて正極性となる第１期間Ｐ１及び負極性となる第２期間Ｐ２それぞれで極小値を１つ取り、第１期間Ｐ１での極小値と第２期間Ｐ２での極小値との間で極大値を１つ取るように設定する。
　リアクトル電流ＩＬｒが低周波発振を起こさないために、スイッチＳＷのデューティ比を所定値以下に設定する必要がある。また、リアクトル電流ＩＬｒの減少時の傾きｍａ（すなわち、リアクトル電流ＩＬｒの減少速度）が大きくなるほど、リアクトル電流ＩＬｒの低下量が大きくなるため、次回のスイッチング周期Ｔｓｗにおいてオン操作期間Ｔｏｎの増加を招き、低調波発振が生じ易くなる。ここで、リアクトル電流ＩＬｒの減少時の傾きｍａは、リアクトル１３の両端に印加される各電圧Ｖｄｃ，Ｖａｃと、リアクトル１３のインダクタンスＬとを用いた「ｍａ＝（Ｖｄｃ－｜Ｖａｃ｜）／Ｌ」の関係性がある。そのため、交流電圧Ｖａｃが小さいほど、傾きｍａが大きくなることにより、低調波発振が生じやすくなる。同様に、直流電圧Ｖｄｃが大きいほど、傾きｍａが大きくなることにより、低調波発振が生じやすくなる。そこで、本実施形態では、交流電圧Ｖａｃが小さいほど、１スイッチング周期Ｔｓｗにおけるオン操作期間を延長させることにより、リアクトル電流ＩＬｒの落ち込み量を抑制し、低調波発振を生じにくくしている。また、直流電圧Ｖｄｃが大きいほど、１スイッチング周期Ｔｓｗにおけるオン操作期間を延長させることにより、低調波発振を生じにくくしている。
　具体的には、遅延部４０は、交流電圧Ｖａｃの実効値Ｖｒｍｓが小さいほど、遅延量Ｔｄを大きな値に設定する。また、遅延部４０は、直流電圧Ｖｄｃが大きいほど、遅延量Ｔｄを大きな値に設定する。制御装置３０は、メモリ等の記憶部を備え、記憶部には、交流電圧Ｖａｃ、直流電圧Ｖｄｃ及びスロープ量ｍｓの組合せと、遅延量Ｔｄとの関係を示す遅延量マップが記憶されている。遅延部４０は、この遅延量マップを参照することにより、交流電圧Ｖａｃ，直流電圧Ｖｄｃ、及びスロープ量ｍｓに応じた遅延量Ｔｄを設定する。
　次に、遅延量Ｔｄと交流電圧Ｖａｃとの対応関係を示す遅延量マップの作成方法について図５を用いて説明する。
　図５は、乖離幅Δｉを説明する図である。本実施形態では、乖離幅Δｉを、平均値Ｉａｖｅから指令電流ＩＬ＊までの差として定義している。そのため、１スイッチング周期Ｔｓｗにおけるリアクトル電流ＩＬｒの最大増加分をΔＩＬとすると、乖離幅Δｉは、平均値Ｉａｖｅと最大増加分ΔＩＬとの差（＝ΔＩＬ／２）に、スロープ補償信号Ｓｌｏｐｅの最大増加分ΔＳｌｏｐｅを加えた値となる。そのため、乖離幅Δｉは、リアクトル電流ＩＬｒの増加時の傾きｍｂと、スロープ量ｍｓとを用いた下記式（１）により算出される。下記式（１）において、Ｄはデューティ比である。
　Δｉ＝ｍｂ×Ｄ×Ｔｓｗ／２＋ｍｓ×Ｄ×Ｔｓｗ　…　（１）
　ＡＣ・ＤＣ変換器１０が交流電圧Ｖａｃを直流電圧Ｖｄｃに変換する場合、デューティ比Ｄは下記式（２）により算出される。
Figure JPOXMLDOC01-appb-M000003
  
　リアクトル電流ＩＬｒの増加時の傾きｍｂ（すなわち、リアクトル電流ＩＬｒの増加速度）は、「ｍｂ＝Ｖａｃ／Ｌ」の関係があり、この関係性と上記式（２）とを、上記式（１）に代入することにより、乖離幅Δｉは下記式（３）により算出される。
Figure JPOXMLDOC01-appb-M000004
  
　ここで、乖離幅Δｉの分だけリアクトル電流ＩＬｒを増加させることで、交流電流Ｉａｃの歪みを抑制することができる。また、ゲート信号ＧＳの立ち下がり時期を遅延させることでリアクトル電流ＩＬｒを増加させることができるため、乖離幅Δｉに応じたリアクトル電流ＩＬｒの増加量は、傾きｍｂ、スロープ量ｍｓ及び遅延量Ｔｄを用いた下記式（４）により算出することができる。
Δｉ＝（ｍｂ＋ｍｓ）×Ｔｄ　…　（４）
　上記式（４）の乖離幅Δｉに上記式（３）を代入し、代入後の式を変形することで下記式（５）が算出される。
Figure JPOXMLDOC01-appb-M000005
  
　本実施形態では、上記式（５）を用いて、直流電圧Ｖｄｃ、交流電圧Ｖａｃ及びスロープ量ｍｓそれぞれを様々な値に変化させた場合の遅延量Ｔｄを算出する。そして、算出した各遅延量Ｔｄを直流電圧Ｖｄｃ、交流電圧Ｖａｃ及びスロープ量ｍｓに対応付けることにより遅延量マップを作成することができる。本実施形態では、算出した各遅延量Ｔｄと対応付ける交流電圧Ｖａｃとして、交流電圧Ｖａｃの実効値Ｖｒｍｓが用いられている。なお、算出した各遅延量Ｔｄと対応付けるパラメータとして、交流電圧の実効値Ｖｒｍｓに代えて、交流電圧Ｖａｃの振幅が用いられてもよい。
　次に、ピーク電流モード制御を用いたスイッチＳＷの操作手順を、図６を用いて説明する。図６に示す処理は、制御装置３０により所定周期で繰り返し実施される。
　ステップＳ１０では、電流センサ３２により検出されたリアクトル電流ＩＬｒを取得する。ステップＳ１０が電流取得部に相当する。ステップＳ１１では、第２電圧センサ３３により検出された交流電圧Ｖａｃを取得する。ステップＳ１１が交流電圧取得部に相当する。ステップＳ１２では、振幅指令値Ｉａ＊に交流電圧Ｖａｃの基準波形ｓｉｎωｔを乗算し、その乗算値の絶対値を指令電流ＩＬ＊として算出する。
　ステップＳ１３では、交流電圧Ｖａｃの実効値Ｖｒｍｓを算出する。
　ステップＳ１４では、図２を用いて説明したように、ピーク電流モード制御が実施される場合のゲート信号ＧＳを算出する。ステップＳ１５では、ステップＳ１３で算出した実効値Ｖｒｍｓ、直流電圧Ｖｄｃ及びスロープ量ｍｓに基づいて遅延量Ｔｄを設定する。具体的には、取得した交流電圧Ｖａｃ、直流電圧Ｖｄｃ及びスロープ量ｍｓに応じた遅延量Ｔｄを遅延量マップから参照する。
　ステップＳ１６では、ステップＳ１４で算出したゲート信号ＧＳの立ち下がりタイミングを、ステップＳ１５で設定した遅延量Ｔｄだけ遅延させる。そのため、スイッチＳＷのオフへの切り替えタイミングが遅延量Ｔｄだけ遅延させられる。これにより、交流電流Ｉａｃの歪みを抑制するリアクトル電流ＩＬｒが流れる。ステップＳ１６の処理が終了すると、図６の処理を一旦終了する。
　次に、図７及び図８を用いて、本実施形態の作用効果を説明する。
　図７（ａ）は、交流電圧Ｖａｃ及び直流電圧Ｖｄｃの推移を示し、図７（ｂ）は、ゲート信号ＧＳの推移を示す。図７（ｃ）は、遅延量Ｔｄの推移を示し、図７（ｄ）は、リアクトル電流ＩＬｒの推移を示す。図７（ｅ）は、交流電流Ｉａｃの推移を示す。
　交流電圧Ｖａｃの変化に同期して、遅延量Ｔｄが変化している。具体的には、遅延量Ｔｄは、交流電圧Ｖａｃのゼロクロス点（ｔ１１，ｔ１３，ｔ１５）で極大値を取り、交流電圧Ｖａｃのピーク点（ｔ１２，ｔ１４）で極小値を取るように変化している。そのため、乖離幅Δｉが最大となる交流電圧Ｖａｃのゼロクロス点（ｔ１１，ｔ１３，ｔ１５）では、遅延量Ｔｄが最大値に設定される。一方、乖離幅が小さくなる交流電圧Ｖａｃのピーク点（ｔ１２，ｔ１４）では、遅延量Ｔｄが最小値に設定される。
　そのため、乖離幅の変化に応じて、スイッチＳＷのデューティ比が調整される。これにより、リアクトル電流ＩＬｒの平均値Ｉａｖｅは、正弦波を絶対値で取った波形となっている。その結果、交流電流Ｉａｃは正弦波状の波形となっており、歪みが抑制されている。
　図８（ａ１），（ｂ１），（ｃ１）は、本実施形態に係る遅延量Ｔｄ，リアクトル電流ＩＬｒ，交流電流Ｉａｃの推移を示す図である。図８（ａ２），（ｂ２），（ｃ２）は、比較例としての遅延量Ｔｄ，リアクトル電流ＩＬｒ，交流電流Ｉａｃの推移を示す図である。図８（ｂ１），（ｂ２）では、歪みのない理想的なリアクトル電流ＩＬｒの平均値を目標平均値Ｔａｖｅとして示している。
　比較例では、図８（ａ２）に示すように遅延量Ｔｄが０となっているため、図８（ｂ２）に示すように、リアクトル電流ＩＬｒは、目標平均値Ｔａｖｅよりも低い値で推移している。そのため、図８（ｃ２）に示すように、交流電圧Ｖａｃがゼロとなるゼロクロス点付近において、交流電流Ｉａｃに歪みが生じている。例えば、比較例では、交流電流Ｉａｃの総合歪率ＴＨＤは３１％であった。
　これに対して、本実施形態では、図８（ａ１）に示すように、遅延量Ｔｄが交流電圧Ｖａｃに応じて変化しているため、図８（ｂ２）に示すように、リアクトル電流ＩＬｒは、その平均値が目標平均値Ｔａｖｅとなるように推移している。そのため、図８（ｃ１）に示すように、交流電圧Ｖａｃのゼロクロス点付近での交流電流Ｉａｃの歪みが低減されている。例えば、本実施形態では、交流電流Ｉａｃの総合歪率ＴＨＤは０．１％であった。
　以上説明した本実施形態では、以下の効果を奏する。
　・制御装置３０は、リアクトル電流ＩＬｒを指令電流ＩＬ＊に制御すべく、ピーク電流モード制御によりスイッチＳＷを操作するゲート信号ＧＳを出力する。そして、制御装置３０は、スイッチＳＷのオフ操作タイミングを、交流電圧Ｖａｃに基づいて遅延させる。この場合、スイッチＳＷのオフ操作タイミングの変化により交流電流Ｉａｃの歪みを抑制できるため、乖離幅を算出し、この乖離幅を電流補正値として用いる場合と比較して、制御装置３０の処理負荷を軽減することができる。
　・交流電圧Ｖａｃを直流電圧Ｖｄｃに変換する場合、交流電圧Ｖａｃのゼロクロス点付近において乖離幅Δｉが小さくなる。そこで、制御装置３０は、遅延量Ｔｄを、交流電圧Ｖａｃが正極性及び負極性となる第１，第２期間Ｐ１，Ｐ２それぞれで極小値を１つ取り、かつ第１期間Ｐ１での極小値と第２期間Ｐ２での極小値との間で極大値を１つ取るように設定する。この場合、遅延量Ｔｄを乖離幅Δｉの変化傾向に応じて変化させることができ、交流電流Ｉａｃの歪みをいっそう抑制することができる。
　・制御装置３０は、交流電圧Ｖａｃと直流電圧Ｖｄｃとに基づいて遅延量Ｔｄを設定する。この場合、電力変換装置１００に接続される機器の直流電圧Ｖｄｃが異なる場合でも、直流電圧Ｖｄｃに応じて好適な遅延量Ｔｄを設定することができ、交流電流Ｉａｃの歪みをいっそう抑制できる。
　＜第２実施形態＞
　第２実施形態では、第１実施形態と異なる構成を主に説明する。なお、第１実施形態と同一の符号を付した構成は同一の構成を示し、その説明は繰り返さない。
　本実施形態では、第１実施形態に示す電力変換装置１００と比べて、回路トポロジーが異なる。具体的には、本実施形態に係る電力変換装置１００は、第１実施形態と異なり、ハーフブリッジ回路を備えていない。
　図９は、第２実施形態に係る電力変換装置１００を示す図である。第１直流端子ＴＤ１とフルブリッジ回路７０とは、第１配線ＬＰ１を介して接続されている。第２直流端子ＴＤ２とフルブリッジ回路７０とは、第２配線ＬＰ２を介して接続されている。
　フルブリッジ回路７０は、第１スイッチＳＷ１１及び第２スイッチＳＷ１２と、第１，第２ダイオードＤ１１，Ｄ１２とを備えている。第１，第２スイッチＳＷ１１，ＳＷ１２は、電圧駆動型のスイッチであり、本実施形態では、ｎチャネルＭＯＳＦＥＴである。
　第１ダイオードＤ１１のアノードと第１スイッチＳＷ１１のドレインとが接続されている。第２ダイオードＤ１２のアノードと第２スイッチＳＷ１２のドレインとが接続されている。第１，第２ダイオードＤ１１，Ｄ１２それぞれのカソードが、第１配線ＬＰ１に接続され、第１，第２スイッチＳＷ１１，ＳＷ１２それぞれのソースが第２配線ＬＰ２に接続されている。第１，第２スイッチＳＷ１１，ＳＷ１２それぞれは、逆並列接続された寄生ダイオードを備えている。
　第１ダイオードＤ１１と第１スイッチＳＷ１１との第１接続点Ｋ１１は、第５配線ＬＰ５の第１端に接続されており、第５配線ＬＰ５の第２端は第１交流端子ＴＡ１に接続されている。第２ダイオードＤ１２と第２スイッチＳＷ１２との第２接続点Ｋ１２は、第６配線ＬＰ６の第１端に接続されており、第６配線ＬＰ６の第２端は第２交流端子ＴＡ２に接続されている。
　第１ダイオードＤ１１のアノードと、第１スイッチＳＷ１１のドレインとの間には、第１電流センサ３４が設けられている。第１電流センサ３４は、第１スイッチＳＷ１１に流れる電流を第１リアクトル電流ＩＬ１ｒとして検出する。また、第２ダイオードＤ１２のアノードと、第２スイッチＳＷ１２のドレインとの間には、第２電流センサ３５が設けられている。第２電流センサ３５は、第２スイッチＳＷ１２に流れる電流を第２リアクトル電流ＩＬ２ｒとして検出する。
　図１０は、第２実施形態に係る制御装置３０の機能を示す機能ブロック図である。制御装置３０は、第１電流制御部５２と、第２電流制御部５３と、切替部６０とを備えている。本実施形態では、制御装置３０は、スロープ補償後のリアクトル電流ＩＬｒを、指令電流ＩＬ＊に制御すべく、ピーク電流モード制御により第１，第２スイッチＳＷ１１，ＳＷ１２を操作する。本実施形態では、第１，第２電流制御部５２，５３及び切替部６０が信号出力部に相当する。
　第１電流制御部５２は、スロープ補償後の第１リアクトル電流ＩＬ１ｒを指令電流ＩＬ＊に制御すべく、ピーク電流モード制御を実施する。第２電流制御部５３は、スロープ補償後の第２リアクトル電流ＩＬ２ｒを指令電流ＩＬ＊に制御すべく、ピーク電流モード制御を実施する。第１，第２電流制御部５２，５３の構成は、電流制御部５０の構成と同様であるため、その説明を省略する。
　切替部６０は、交流電圧Ｖａｃの極性に応じて、第１ゲート信号ＧＳ１又は第２ゲート信号ＧＳ２の出力を切り替える。切替部６０は、極性判定部６１と、第１ＡＮＤ回路６２と、第２ＡＮＤ回路６３とを備えている。極性判定部６１の出力端子は、第１，第２ＡＮＤ回路６２，６３それぞれの入力端子に接続されている。第１ＡＮＤ回路６２の他方の入力端子は、第１電流制御部５２の出力端子に接続されている。第２ＡＮＤ回路６３の他方の入力端子は、第２電流制御部５３の出力端子に接続されている。
　極性判定部６１は、交流電圧Ｖａｃを正極性と判定した場合に、第１ＡＮＤ回路６２に出力する第１選択信号ＡＱ１をハイレベルにし、第２ＡＮＤ回路６３に出力する第２選択信号ＡＱ２をローレベルにする。一方、極性判定部６１は、交流電圧Ｖａｃを負極性と判定した場合に、第１ＡＮＤ回路６２に出力する第１選択信号ＡＱ１をローレベルにし、第２ＡＮＤ回路６３に出力する第２選択信号ＡＱ２をハイレベルにする。
　第１ＡＮＤ回路６２は、第１スイッチＳＷ１のゲートに接続されており、第１スイッチＳＷ１のオン・オフを操作する第１ゲート信号ＧＳ１を出力する。第２ＡＮＤ回路６３は、第２スイッチＳＷ２のゲートに接続されており、第２スイッチＳＷ２のオン・オフを操作する第２ゲート信号ＧＳ２を出力する。
　第１ＡＮＤ回路６２の出力端子には、第１ＡＮＤ回路６２から出力される第１ゲート信号ＧＳ１の立ち下がりタイミングを遅延する第１遅延部４１が接続されている。第２ＡＮＤ回路６３の出力端子には、第２ＡＮＤ回路６３から出力される第２ゲート信号ＧＳ２の立ち下がりタイミングを遅延する第２遅延部４２が接続されている。
　図１１は、本実施形態に係る電力変換装置１００のタイミングチャートである。図１１（ａ）は、直流電圧Ｖｄｃ及び交流電圧Ｖａｃの推移を示す。図１１（ｂ）は、第１選択信号ＡＱ１の推移を示し、図１１（ｃ）は、第２選択信号ＡＱ２の推移を示す。図１１（ｄ）は、第１ゲート信号ＧＳ１の推移を示し、図１１（ｅ）は、第２ゲート信号ＧＳ２の推移を示す。図１１（ｆ）は、遅延量Ｔｄの推移を示し、図１１（ｇ）は、リアクトル電流ＩＬｒの推移を示す。図１１（ｈ）は、交流電流Ｉａｃの推移を示す。
　交流電圧Ｖａｃが正極性となる第１期間Ｐ１では、第１選択信号ＡＱ１がハイレベルとなり、第２選択信号ＡＱ２がローレベルとなることで、第１電流制御部５２が実施するピーク電流モード制御により第１スイッチＳＷ１が操作される。このとき、第１遅延部４１により設定される遅延量Ｔｄは、第１期間Ｐ１において交流電圧Ｖａｃのゼロクロス点（ｔ２１，ｔ２３）で極大値を取り、ピーク点（ｔ２２）で極小値を取るように変化する。そのため、第１期間Ｐ１において、乖離幅の変化傾向に応じて第１スイッチＳＷ１のデューティ比が調整され、交流電流Ｉａｃの歪みが抑制される。
　交流電圧Ｖａｃが負極性となる第２期間Ｐ２では、第１選択信号ＡＱ１がローレベルとなり、第２選択信号ＡＱ２がハイレベルとなることで、第２電流制御部５３が実施するピーク電流モード制御により第２スイッチＳＷ２が操作される。このとき、第２遅延部４２により設定される遅延量Ｔｄは、第２期間Ｐ２において交流電圧Ｖａｃのゼロクロス点（ｔ２５）で極大値を取り、ピーク点（ｔ２４）で極小値を取るように変化する。そのため、第２期間Ｐ２において、乖離幅の変化傾向に応じて第２スイッチＳＷ２のデューティ比が調整され、交流電流Ｉａｃの歪みが抑制される。
　以上説明した本実施形態では、第１実施形態と同様の効果を奏する。
　＜第２実施形態の変形例１＞
　・本実施形態では、図１２に示すように、第２実施形態に対して、フルブリッジ回路７１のトポロジーが異なる。フルブリッジ回路７１では、第１スイッチＳＷ１３のソースと第１ダイオードＤ１３のカソードとが接続され、第２スイッチＳＷ１４のソースと第２ダイオードＤ１４のカソードとが接続されている。また、第１電流センサ３６は、第１スイッチＳＷ１３のドレイン側に接続されており、第１スイッチＳＷ１３に流れる電流を第１リアクトル電流ＩＬ１ｒとして検出する。第２電流センサ３７は、第２スイッチＳＷ１４のドレイン側に接続されており、第２スイッチＳＷ１４に流れる電流を第２リアクトル電流ＩＬ２ｒとして検出する。
　＜第２実施形態の変形例２＞
　・本実施形態では、図１３に示すように、第２実施形態に対して、フルブリッジ回路７２のトポロジーが異なる。フルブリッジ回路７２では、第１スイッチＳＷ１５のソースと第２スイッチＳＷ１６のドレインとが接続され、第１ダイオードＤ１５のアノードと第２ダイオードＤ１６のカソードとが接続されている。また、第１電流センサ３８は、第１スイッチＳＷ１５のドレイン側に接続されており、第１スイッチＳＷ１５に流れる電流を第１リアクトル電流ＩＬ１ｒとして検出する。第２電流センサ３９は、第２スイッチＳＷ１６のドレイン側に接続されており、第２スイッチＳＷ１６に流れる電流を第２リアクトル電流ＩＬ２ｒとして検出する。
　＜第３実施形態＞
　第３実施形態では、第１実施形態と異なる構成を主に説明する。なお、第１実施形態と同一の符号を付した構成は同一の構成を示し、その説明は繰り返さない。
　本実施形態の電力変換装置１００は、直流電圧Ｖｄｃを交流電圧Ｖａｃに変換する。図１４に示す電力変換装置１００は、ＤＣ・ＡＣ変換器８０を備えている。ＤＣ・ＡＣ変換器８０は、コンデンサ１６と、ハーフブリッジ回路７３と、リアクトル１３と、フルブリッジ回路７４と、第１～第６配線ＬＰ１～ＬＰ６とを備えている。
　ハーフブリッジ回路７３は、第１スイッチＳＷ２１と、第２スイッチＳＷ２２とを備えている。第１，第２スイッチＳＷ２１，ＳＷ２２は、電圧駆動型のスイッチであり、本実施形態では、ｎチャネルＭＯＳＦＥＴである。第１スイッチＳＷ２１のソースと、第２スイッチＳＷ２２のドレインとが接続されている。第１スイッチＳＷ２１のドレインが第１配線ＬＰ１に接続され、第２スイッチＳＷ２２のソースが第２配線ＬＰ２に接続されている。第１，第２スイッチＳＷ２１，ＳＷ２２それぞれは、逆並列接続された寄生ダイオードを備えている。本実施形態では、第１スイッチＳＷ２１が駆動スイッチに相当する。
　第１，第２スイッチＳＷ２１，ＳＷ２２の第１接続点Ｋ２１は、第３配線ＬＰ３の第１端に接続されている。第３配線ＬＰ３の一部には、リアクトル１３が設けられている。また、第２スイッチＳＷ２２のソースは、第４配線ＬＰ４の第１端に接続されている。第３，４配線ＬＰ３，ＬＰ４それぞれの第２端は、フルブリッジ回路７４に接続されている。
　フルブリッジ回路７４は、第３～第６スイッチＳＷ２３～ＳＷ２６を備えている。第３～第６スイッチＳＷ２３～ＳＷ２６は、電圧駆動型のスイッチであり、本実施形態ではｎチャネルＭＯＳＦＥＴである。第３スイッチＳＷ２３のソースと、第４スイッチＳＷ２４のドレインとが接続されている。第５スイッチＳＷ２５のソースと、第６スイッチＳＷ２６のドレインとが接続されている。第３，第５スイッチＳＷ２３，ＳＷ２５それぞれのドレインが第３配線ＬＰ３に接続され、第４，第６スイッチＳＷ２４，ＳＷ２６それぞれのソースが第４配線ＬＰ４に接続されている。
　第３スイッチＳＷ２３と第４スイッチＳＷ２４との第２接続点Ｋ２２は、第５配線ＬＰ５の第１端に接続されており、第５配線ＬＰ５の第２端は第１交流端子ＴＡ１に接続されている。第５スイッチＳＷ２５と第６スイッチＳＷ２６との第３接続点Ｋ２３は、第６配線ＬＰ６の第１端に接続されており、第６配線ＬＰ６の第２端は第２交流端子ＴＡ２に接続されている。
　図１５は、本実施形態に係る制御装置３０の機能を説明する機能ブロック図である。制御装置３０は、ピーク電流モード制御により第１，第２スイッチＳＷ２１，ＳＷ２２のオン・オフを操作する。
　電流制御部１５０は、リアクトル電流ＩＬｒと指令電流ＩＬ＊とに基づいて、第１スイッチＳＷ１を操作する第１ゲート信号ＧＳ１１と、第２スイッチＳＷ２を操作する第２ゲート信号ＧＳ１２とを出力する。電流制御部１５０は、第１スイッチＳＷ２１のゲートに接続されており、第１ゲート信号ＧＳ１１を出力する。また、電流制御部１５０は、反転器１６２を介して第２スイッチＳＷ２２のゲートに接続されており、反転器１６２を介して第２ゲート信号ＧＳ１２を出力する。
　切替部１６０は、極性判定部１６１と、反転器１６２，１６３とを備えている。極性判定部１６１は、交流電圧Ｖａｃを正極性と判定した場合に、出力信号をローレベルとし、交流電圧Ｖａｃを負極性と判定した場合に、出力信号をハイレベルとする。
　極性判定部１６１は、第３，第６スイッチＳＷ２３，ＳＷ２６の各ゲートに接続されており、第３，第６スイッチＳＷ２３，ＳＷ２６を操作する第３，第６ゲート信号ＧＳ１３，ＧＳ１６を出力する。また、極性判定部１６１は、反転器１６３を介して第４，第５スイッチＳＷ２４，ＳＷ２５の各ゲートに接続されており、反転器１６３を介して第４，第５スイッチＳＷ２４，ＳＷ２５を操作する第４，第５ゲート信号ＧＳ１４，ＧＳ１５を出力する。第４，第５ゲート信号ＧＳ１４，ＧＳ１５は、第３，第６ゲート信号ＧＳ１３，ＧＳ１６を反転させた値となる。
　電流制御部１５０の出力端子と、第１，第２スイッチＳＷ２１，ＳＷ２２のゲートとの間には、第１，第２ゲート信号ＧＳ１１，ＧＳ１２の立ち下がり時期を遅延させる遅延部４３が設けられている。具体的には、遅延部４３の出力端子は、第１スイッチＳＷ２１のゲート及び反転器１６２に接続されている。反転器１６２の出力端子は、第２スイッチＳＷ２２のゲートに接続されている。
　図１６は、本実施形態において電流制御部１５０が設定する遅延量Ｔｄの推移を説明する図である。ＤＣ・ＡＣ変換器８０が交流電圧Ｖａｃを直流電圧Ｖｄｃに変換する場合、リアクトル電流ＩＬｒの平均値Ｉａｖｅと指令電流ＩＬ＊との差を示す乖離幅Δｉは、ゼロクロス点（ｔ３１，ｔ３３，ｔ３５）付近において最も小さな値となる。また、乖離幅Δｉは、交流電圧Ｖａｃのピーク点（ｔ３２，ｔ３４）付近において最も大きな値となる。そこで、図１６（ｂ）に示すように、遅延量Ｔｄを、ゼロクロス点で極小値を取り、ピーク点で極大値を取るように変化させる。本実施形態では、遅延部４３は、遅延量Ｔｄを、交流電圧Ｖａｃにおいて第１期間Ｐ１及び第２期間Ｐ２それぞれで極大値を１つ取り、第１期間Ｐ１での極大値と第２期間Ｐ２での極大値との間で極小値を１つ取るように変化させる。
　本実施形態においても、制御装置３０は、交流電圧Ｖａｃ及びスロープ量ｍｓと、遅延量Ｔｄとの関係を示す遅延量マップを記憶部に記憶している。そのため、遅延部４３は、この遅延量マップを参照することで、交流電圧Ｖａｃ及びスロープ量ｍｓに応じた遅延量Ｔｄを設定することができる。
　次に、本実施形態において、遅延量マップの作成方法について説明する。
　ＤＣ・ＡＣ変換器８０が直流電圧Ｖｄｃを交流電圧Ｖａｃに変換する場合、デューティ比Ｄは、下記式（６）により算出される。
Figure JPOXMLDOC01-appb-M000006
  
　また、リアクトル電流ＩＬｒの増加時の傾きｍｂは、「ｍｂ＝（Ｖｄｃ－｜Ｖａｃ｜）／Ｌ」の関係がある。そのため、この関係性と上記式（６）とを、上記式（１）に代入することにより、直流電力を交流電力に変換する場合の乖離幅Δｉは下記式（７）により算出される。
Figure JPOXMLDOC01-appb-M000007
  
　乖離幅Δｉに応じたリアクトル電流ＩＬｒの増加量は、傾きｍｂ、スロープ量ｍｓ及び遅延量Ｔｄを用いた上記式（４）により算出することができる。上記式（４）の乖離幅Δｉに上記式（７）を代入し、代入後の式を変形することで下記式（８）が算出される。
Figure JPOXMLDOC01-appb-M000008
  
　本実施形態では、上記式（８）を用いて、直流電圧Ｖｄｃ、交流電圧Ｖａｃ及びスロープ量ｍｓそれぞれを様々な値に変化させた場合の遅延量Ｔｄを算出する。そして、算出した遅延量Ｔｄを直流電圧Ｖｄｃ，交流電圧Ｖａｃ及びスロープ量ｍｓに対応付けることにより遅延量マップを作成することができる。なお、本実施形態においても、第１実施形態と同様に、遅延量Ｔｄと対応付ける交流電圧Ｖａｃとして、交流電圧Ｖａｃの実効値Ｖｒｍｓが用いられる。
　次に、電力変換装置１００の動作を説明する。図１７は、電力変換装置１００のタイミングチャートである。図１７（ａ）は、交流電圧Ｖａｃ及び直流電圧Ｖｄｃの推移を示している。図１７（ｂ）は、第１ゲート信号ＧＳ１１の推移を示す。なお、第２ゲート信号ＧＳ１２は、第１ゲート信号ＧＳ１１を反転させた値となる。図１７（ｃ）は、遅延量Ｔｄの推移を示し、図１７（ｄ）は、リアクトル電流ＩＬｒの推移を示し、図１７（ｅ）は、交流電流Ｉａｃの推移を示す。
　交流電圧Ｖａｃが正極性となる第１期間Ｐ１では、第４，第５ゲート信号ＧＳ１４，ＧＳ１５がハイレベルとなることで、第４，第５スイッチＳＷ２４，ＳＷ２５がオン状態（閉状態）となる。第３，第６ゲート信号ＧＳ１３，ＧＳ１６がローレベルとなることにより、第３，第６スイッチＳＷ２３，ＳＷ２６がオフ状態（開状態）となる。そのため、第１期間Ｐ１において、電流制御部１５０が実施するピーク電流モード制御により、第１ゲート信号ＧＳ１１がハイレベルとなり、第２ゲート信号ＧＳ１２がローレベルとなることにより、第４，第５スイッチＳＷ２４，ＳＷ２５、リアクトル１３及び第２スイッチＳＷ２２を含む閉回路が形成される。
　交流電圧Ｖａｃが負極性となる第２期間Ｐ２では、第４，第５ゲート信号ＧＳ１４，ＧＳ１５がローレベルとなることにより、第４，第５スイッチＳＷ２４，ＳＷ２５がオフ状態（開状態）となる。また、第３，第６ゲート信号ＧＳ１３，ＧＳ１６がハイレベルとなることにより、第３，第６スイッチＳＷ２３，ＳＷ２６がオン状態（閉状態）となる。そのため、第２期間Ｐ２において、電流制御部１５０により、第１ゲート信号ＧＳ１１がハイレベルとなり、第２ゲート信号ＧＳ１２がローレベルとなり、第３，第６スイッチＳＷ２３，ＳＷ２６、リアクトル１３、及び第２スイッチＳＷ２２を含む閉回路が形成される。
　第１，第２期間Ｐ１，Ｐ２において、遅延部４３により設定される遅延量Ｔｄは、交流電圧Ｖａｃの各ゼロクロス点（ｔ４１，ｔ４３，ｔ４５）で極小値を取り、交流電圧Ｖａｃの各ピーク点（ｔ４２，ｔ４４）で極大値を取るように変化する。即ち、乖離幅Δｉが小さくなるゼロクロス点では、遅延量Ｔｄが最小値に設定される。一方、乖離幅Δｉが大きくなる交流電圧Ｖａｃのピーク点では、遅延量Ｔｄが最大値に設定される。そのため、乖離幅の変化傾向に応じて第１，第２スイッチＳＷ２１，２２のデューティ比が調整され、交流電流Ｉａｃの歪みが抑制される。
　図１８（ａ１），（ｂ１），（ｃ１）は、本実施形態に係る遅延量Ｔｄ，リアクトル電流ＩＬｒ，交流電流Ｉａｃの推移を示す図である。図１８（ａ２），（ｂ２），（ｃ２）は、比較例としての遅延量Ｔｄ，リアクトル電流ＩＬｒ，交流電流Ｉａｃの推移を示す図である。
　図１８（ａ２）に示すように遅延量Ｔｄが０に設定されているため、リアクトル電流ＩＬｒは目標平均値Ｔａｖｅよりも低い値で推移している。そのため、図１８（ｃ２）に示すように、交流電流Ｉａｃに歪みが生じている。例えば、比較例では、交流電流Ｉａｃの総合歪率ＴＨＤは７％であった。
　これに対して、本実施形態では、図１８（ａ１）に示すように遅延量Ｔｄが交流電圧Ｖａｃに応じて変化しているため、リアクトル電流ＩＬｒは、その平均値が目標平均値Ｔａｖｅとなるように推移している。そのため、図１８（ｃ１）に示すように、交流電流Ｉａｃの歪みが抑制されている。例えば、本実施形態では、交流電流Ｉａｃの総合歪率ＴＨＤは１．７％以下であった。
　以上説明した本実施形態では、制御装置３０は、直流電圧Ｖｄｃを交流電圧Ｖａｃに変換する電力変換装置１００に適用される。電力変換装置１００が、交流電圧Ｖａｃを直流電圧Ｖｄｃに変換する場合、交流電圧Ｖａｃのゼロクロス点付近において乖離幅Δｉが小さくなり、ピーク点付近において乖離幅Δｉが大きくなる。そこで、制御装置３０は、遅延量Ｔｄを、交流電圧Ｖａｃが正極性及び負極性となる第１，第２期間Ｐ１，Ｐ２それぞれで極大値を１つ取り、かつ第１期間Ｐ１での極大値と第２期間Ｐ２での極大値との間で極小値を１つ取るように設定する。この場合、電力変換装置１００が、直流電圧Ｖａｄを交流電圧Ｖａｃに変換する場合においても、第１実施形態と同様の効果を奏することができる。
　＜第４実施形態＞
　第４実施形態では、第３実施形態と異なる構成を主に説明する。なお、第３実施形態と同一の符号を付した構成は同一の構成を示し、その説明は繰り返さない。
　本実施形態では、第３実施形態に示す電力変換装置１００と比べて、回路トポロジーが異なる。具体的には、本実施形態に係る電力変換装置１００は、第３実施形態と異なり、ハーフブリッジ回路を備えていない。
　図１９は、本実施形態に係る電力変換装置１００の構成図である。第１直流端子ＴＤ１とフルブリッジ回路７５とは、第１配線ＬＰ１を介して接続されている。第２直流端子ＴＤ２とフルブリッジ回路７５とは、第２配線ＬＰ２を介して接続されている。
　フルブリッジ回路７５は、第１～第４スイッチＳＷ３１～ＳＷ３４を備えている。第１～第４スイッチＳＷ３１～ＳＷ３４は、電圧駆動型のスイッチであり、本実施形態では、ｎチャネルＭＯＳＦＥＴである。第１～第４スイッチＳＷ３１～３４は、第３実施形態の第３～第６スイッチＳＷ２３～ＳＷ２６に対応しているため、フルブリッジ回路７５の説明を省略する。
　第１電流センサ１３１は、第１スイッチＳＷ３１のドレイン側に接続されており、第１スイッチＳＷ３１に流れる電流を、第１リアクトル電流ＩＬ１ｒとして検出する。また、第２電流センサ１３２は、第３スイッチＳＷ３３のドレイン側に接続されており、第３スイッチＳＷ３３に流れる電流を、第２リアクトル電流ＩＬ２ｒとして検出する。
　図２０は、第４実施形態に係る制御装置３０の機能を示す機能ブロック図である。本実施形態では、制御装置３０は、ピーク電流モード制御により第１～第４スイッチＳＷ３１～ＳＷ３４のオン・オフを操作する。
　制御装置３０は、第１電流制御部１５５と、第２電流制御部１５６と、切替部１６４とを備えている。第１電流制御部１５５は、スロープ補償後の第１リアクトル電流ＩＬ１ｒを指令電流ＩＬ＊に制御すべく、ピーク電流モード制御を実施する。第２電流制御部１５６は、スロープ補償後の第２リアクトル電流ＩＬ２ｒを指令電流ＩＬ＊に制御すべく、ピーク電流モード制御を実施する。本実施形態では、第１，第２電流制御部１５５，１５６及び切替部１６４が操作信号出力部に相当する。第１，第２電流制御部１５５，１５６の構成は、電流制御部５０の構成と同様であるため、その説明を省略する。
　切替部１６４は、極性判定部１６５と、第１ＡＮＤ回路１６７と、第２ＡＮＤ回路１６８と、反転器１６６，１６９，１７０とを備えている。極性判定部１６５の出力端子は、第１ＡＮＤ回路１６７の一方の入力端子と、反転器１６６の入力端子とに接続されている。反転器１６６の出力端子は、第２ＡＮＤ回路１６８の一方の入力端子に接続されている。
　第１電流制御部１５５の出力端子は第１ＡＮＤ回路１６７の他方の入力端子に接続されており、第２電流制御部１５６の出力端子は第２ＡＮＤ回路１６８の他方の入力端子に接続されている。第１ＡＮＤ回路１６７は、第２スイッチＳＷ３２のゲートに接続されており、第２ゲート信号ＧＳ２２を出力する。また、第１ＡＮＤ回路１６７は、反転器１６９を介して第１スイッチＳＷ３１のゲートに接続されており、反転器１６９を介して第１ゲート信号ＧＳ２１を出力する。第１ゲート信号ＧＳ２１は、第２ゲート信号ＧＳ２２を反転させたものとなる。
　第２ＡＮＤ回路１６８は、第４スイッチＳＷ３４のゲートに接続されており、第４ゲート信号ＧＳ２４を出力する。また、第２ＡＮＤ回路１６８は、反転器１７０を介して第３スイッチＳＷ３３のゲートに接続されており、反転器１７０を介して第３ゲート信号ＧＳ２３を出力する。第３ゲート信号ＧＳ２３は、第４ゲート信号ＧＳ２４を反転させたものとなる。
　反転器１６９と第１スイッチＳＷ３１のゲートとの間には、第１ゲート信号ＧＳ２１のローレベルへの立ち下がりタイミングを遅延させる第１遅延部４４が設けられている。第１ＡＮＤ回路１６７の出力端子と第２スイッチＳＷ３２のゲートとの間には、第２ゲート信号ＧＳ２２の立ち下がりタイミングを遅延させる第２遅延部４５が設けられている。反転器１７０の出力端子と第３スイッチＳＷ３３のゲートとの間には、第３ゲート信号ＧＳ２３の立ち下がりタイミングを遅延させる第３遅延部４６が設けられている。第２ＡＮＤ回路１６８の出力端子と第４スイッチＳＷ３４のゲートとの間には、第４ゲート信号ＧＳ２４の立ち下がりタイミングを遅延させる第４遅延部４７が設けられている。本実施形態においても、第１～第４遅延部４４～４７は、交流電圧の実効値Ｖｒｍｓ、直流電圧Ｖｄｃ及びスロープ量ｍｓに基づいて、遅延量Ｔｄを設定する。
　図２１は、第４実施形態に係る電力変換装置１００のタイミングチャートである。図２１（ａ）は、直流電圧Ｖｄｃ及び交流電圧Ｖａｃの推移を示す。図２１（ｂ）は、第１ゲート信号ＧＳ２１の推移を示し、図２１（ｃ）は、第３ゲート信号ＧＳ２３の推移を示す。図２１（ｄ）は、第４ゲート信号ＧＳ２４の推移を示す。なお、第２ゲート信号ＧＳ２２は第４ゲート信号ＧＳ２４を反転させたものとなる。図２１（ｅ）は、遅延量Ｔｄの推移を示し、図２１（ｇ）は、リアクトル電流ＩＬｒの推移を示す。図２１（ｇ）は、交流電流Ｉａｃの推移を示す。
　交流電圧Ｖａｃが正極性となる第１期間Ｐ１では、第４ゲート信号ＧＳ２４がハイレベルとなり、第２ゲート信号ＧＳ２２がローレベルとなる。この第１期間Ｐ１では、スロープ補償後の第１リアクトル電流ＩＬ１ｒを指令電流ＩＬ＊に制御すべく、第１電流制御部１５５が実施するピーク電流モード制御により、第１ゲート信号ＧＳ２１が出力される。また、第１，第２遅延部４４，４５により設定される遅延量Ｔｄは、第１期間Ｐ１において交流電圧Ｖａｃのゼロクロス点（ｔ５１，ｔ５３）で極小値を取り、ピーク点（ｔ５２）で極大値を取るように変化する。そのため、第１スイッチＳＷ３１のデューティ比が乖離幅の変化傾向に応じて調整され、第１期間Ｐ１での交流電流Ｉａｃの歪みが抑制される。
　交流電圧Ｖａｃが負極性となる第２期間Ｐ２では、第４ゲート信号ＧＳ２４がローレベルとなり、第２ゲート信号ＧＳ２２がハイレベルとなる。この第２期間Ｐ２では、スロープ補償後の第２リアクトル電流ＩＬ２ｒを指令電流ＩＬ＊に制御すべく、第２電流制御部１５６が実施するピーク電流モード制御により、第３ゲート信号ＧＳ２３が出力される。このとき、第３，第４遅延部４６，４７により設定される遅延量Ｔｄは、第２期間Ｐ２において交流電圧Ｖａｃのゼロクロス点（ｔ５５）で極小値を取り、ピーク点（ｔ５４）で極大値を取るように変化する。そのため、第３スイッチＳＷ３３のデューティ比が乖離幅の変化傾向に応じて調整され、第２期間Ｐ２での交流電流Ｉａｃの歪みが抑制される。
　以上説明した本実施形態では、第３実施形態と同様の効果を奏する。
　＜その他の実施形態＞
　・遅延部を、図２２に示す単安定パルス発生器により構成してもよい。本実施形態に係る遅延部１４０は、制御装置３０の内部で出力されるゲート信号ＧＳの立ち上がりに同期してハイレベルとなるパルス信号を遅延後ゲート信号ＧＳｄとしてスイッチＳＷのゲートに出力する。このとき、遅延部１４０は、ゲート信号ＧＳのオン操作期間Ｔｏｎに遅延量Ｔｄを加算した値を、オン操作期間Ｔｏｎを定める遅延後ゲート信号ＧＳｄのハイ期間として設定する。
　・電力変換装置１００により交流電圧Ｖａｃを直流電圧Ｖｄｃに変換する場合の遅延量Ｔｄは、上記式（５）により算出されるものに限られない。この場合、遅延量Ｔｄは、交流電圧Ｖａｃの１周期において正極性及び負極性となる期間それぞれで極小値を１つ取り、かつ正極性での極小値と負極性での極小値との間で極大値を１つ取るものであればよい。
　・電力変換装置１００により直流電圧Ｖｄｃを交流電圧Ｖａｃに変換する場合の遅延量Ｔｄは、上記式（８）により算出されるものに限られない。この場合、遅延量Ｔｄは、交流電圧Ｖａｃの１周期において正極性及び負極性となる期間それぞれで極大値を１つ取り、かつ正極性での極大値と負極性での極大値との間で極小値を１つ取るものであればよい。
　・各実施形態では、力率を１とする場合を例に説明を行った。これに換えて、力率が１未満の場合においても、本実施形態を適用することができる。この場合、波形生成部３４１は、力率に応じて、交流電圧Ｖａｃから所定量αだけ位相がずれた基準波形（＝ｓｉｎ（ωｔ＋α））を生成する。そして、生成した基準波形に基づいて、指令電流ＩＬ＊を算出すればよい。この場合においても、力率に応じて設定された指令電流ＩＬ＊とリアクトル電流ＩＬｒの平均値Ｉａｖｅとの乖離幅を算出し、この乖離幅に応じた遅延量Ｔｄを設定すればよい。
　・制御装置３０は、リアクトル電流ＩＬｒにスロープ補償信号Ｓｌｏｐｅを加算することに換えて、電流指令値ＩＬ＊からスロープ補償信号Ｓｌｏｐｅを減算することにより、スロープ補償を実施してもよい。この場合、制御装置３０は、リアクトル電流ＩＬｒを、スロープ補償信号Ｓｌｏｐｅが減算された指令電流ＩＬ＊に制御すべく、スイッチＳＷのデューティを操作すればよい。また、上記式（５），（８）において、スロープ量「ｍｓ」をスロープ量の絶対値「｜ｍｓ｜」に置換した式により、遅延量Ｔｄを算出すればよい。
　・電力変換装置１００は、交流電力と直流電力との間で双方向での電力変換を行う装置であってもよい。
　・本開示に記載の制御装置及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (6)

  1. 　リアクトル（１３）と、駆動スイッチ（ＳＷ～ＳＷ３４）とを有し、交流電圧及び直流電圧のうち、入力される一方の電圧を他方の電圧に変換して出力する電力変換装置（１００）に適用される電力変換装置の制御装置（３０）であって、
    　前記リアクトルに流れるリアクトル電流を取得する電流取得部と、
    　前記交流電圧を取得する交流電圧取得部と、
    　取得された前記交流電圧に基づいて生成される正弦波状の指令値に、取得された前記リアクトル電流を制御すべく、ピーク電流モード制御により前記駆動スイッチを操作する操作信号を出力する操作信号出力部（３０）と、
    　前記駆動スイッチの１スイッチング周期において、前記操作信号により定まる前記駆動スイッチのオフ操作タイミングを、取得された前記交流電圧に基づいて遅延させる遅延部（４０，１４０）と、を備える電力変換装置の制御装置。
  2. 　前記電力変換装置は、前記交流電圧を前記直流電圧に変換し、
    　前記遅延部は、前記駆動スイッチのオフ操作タイミングの遅延量を、前記交流電圧の１周期において正極性及び負極性となる期間それぞれで極小値を１つ取り、かつ前記正極性での極小値と前記負極性での極小値との間で極大値を１つ取るように設定する請求項１に記載の電力変換装置の制御装置。
  3. 　前記電力変換装置は、前記直流電圧を前記交流電圧に変換し、
    　前記遅延部は、前記駆動スイッチのオフ操作タイミングの遅延量を、前記交流電圧の１周期において正極性及び負極性となる期間それぞれで極大値を１つ取り、かつ前記正極性での極大値と前記負極性での極大値との間で極小値を１つ取るように設定する請求項１に記載の電力変換装置の制御装置。
  4. 　前記操作信号出力部は、前記交流電圧と前記直流電圧とに基づいて、前記駆動スイッチのオフ操作タイミングの遅延量を設定する請求項１～３のいずれか１項に記載の電力変換装置の制御装置。
  5. 　前記遅延部は、下記式（１）に基づいて前記遅延量を算出する請求項２に記載の電力変換装置の制御装置。
    Figure JPOXMLDOC01-appb-M000001
      
    　ここで、Ｔｄは前記遅延量であり、｜Ｖａｃ｜は前記交流電圧の絶対値であり、Ｖｄｃは前記直流電圧であり、Ｔｓｗは前記駆動スイッチの１スイッチング周期であり、Ｌは前記リアクトルのインダクタンスである。
  6. 　前記遅延部は、下記式（２）に基づいて前記遅延量を算出する請求項３に記載の電力変換装置の制御装置。
    Figure JPOXMLDOC01-appb-M000002
      
    　ここで、Ｔｄは前記遅延量であり、｜Ｖａｃ｜は前記交流電圧の絶対値であり、Ｖｄｃは前記直流電圧であり、Ｔｓｗは前記駆動スイッチの１スイッチング周期であり、Ｌは前記リアクトルのインダクタンスである。
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