WO2019190102A1 - 마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법 - Google Patents

마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법 Download PDF

Info

Publication number
WO2019190102A1
WO2019190102A1 PCT/KR2019/003119 KR2019003119W WO2019190102A1 WO 2019190102 A1 WO2019190102 A1 WO 2019190102A1 KR 2019003119 W KR2019003119 W KR 2019003119W WO 2019190102 A1 WO2019190102 A1 WO 2019190102A1
Authority
WO
WIPO (PCT)
Prior art keywords
contact
passivation layer
micro led
verification
substrate
Prior art date
Application number
PCT/KR2019/003119
Other languages
English (en)
French (fr)
Inventor
박시현
이영웅
Original Assignee
영남대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180116319A external-priority patent/KR102107101B1/ko
Application filed by 영남대학교 산학협력단 filed Critical 영남대학교 산학협력단
Priority to US17/041,598 priority Critical patent/US11728225B2/en
Publication of WO2019190102A1 publication Critical patent/WO2019190102A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof

Definitions

  • the present invention relates to verification of micro LEDs, and more particularly, to a technique of quickly inspecting a plurality of micro LEDs to find a defective chip.
  • Micro LED chip is a very small LED (LED) with a size of 80um or less in general.
  • LED very small LED
  • Patent Document 1 Published Patent Publication Nos. 10-2011-0118616, 2011.10.31
  • LED verification substrate having a plurality of verification chip, each verification chip, the first contact deposited on the lower substrate; A first passivation layer deposited on the first contact; A second contact deposited over the first passivation layer; A second passivation layer deposited on the second contact; A first bump electrically connected to the first contact and raised above an upper surface of the second passivation layer; And a second bump electrically connected to the second contact and raised upward from an upper surface of the second passivation layer.
  • the first bump is formed through the first region in which a part of the first passivation layer, a part of the second contact, and a part of the second passivation layer are etched.
  • the second contact may be electrically connected to the first contact, and the second bump may be electrically connected to the second contact through a second region in which a portion of the second passivation layer except for the first region is etched.
  • the first region may have a larger area than the second region.
  • the second passivation layer may be further deposited to the side of the second contact in the first region.
  • a method of fabricating an LED verification substrate is a method of fabricating a micro LED verification substrate having a plurality of verification chips. step; (b) depositing a first passivation layer over the first contact; (c) placing a first photoresist having a first shape on the first passivation layer; (d) depositing a second contact over the first photoresist and over the first passivation layer that is not covered by the first photoresist; (e) depositing a second passivation layer over the second contact after removing the first photoresist; (f) placing a second photoresist having a second shape on top of the second passivation layer; (g) etching until the first contact is exposed to the outside in the area exposed by the second photoresist; (h) removing the second photoresist and then placing a third photoresist having a third shape; (i) etching until the second contact is exposed to the outside in the area exposed by the third photores
  • the micro LED verification method for solving the above problems is a method for inspecting a plurality of micro LED chip using a micro LED verification substrate provided with a plurality of verification chips, (a) micro LED verification substrate Wafer bonding a top of the microLED substrate, the top of the microLED substrate including a plurality of microLED chips; (b) removing the bottom substrate of the micro LED substrate; (c) applying power to a first contact and a second contact of the micro LED verification substrate; And (d) removing LED chips (hereinafter, referred to as "dead chips”) that do not emit light among the plurality of micro LED chips.
  • the step (b) may be a step of removing the bottom substrate as a laser lift off (LLO) as the bottom substrate is a sapphire substrate.
  • LLO laser lift off
  • step (d) may be a step of individually transferring the dead chip.
  • the micro LED verification method according to the present disclosure may further include (e) transferring a plurality of micro LED chips from which the dead chip is removed using a stamp.
  • the step of repairing the normal chip to the individual transfer to the blank portion may further include a.
  • a plurality of micro LEDs can be quickly verified.
  • the speed is improved compared to the prior art, and the quality is also improved.
  • FIG. 1 is an enlarged cross-sectional view of a micro LED verification substrate and a verification chip according to the present specification.
  • FIG. 2 is a flowchart illustrating a method for manufacturing a micro LED verification substrate according to an embodiment of the present specification.
  • FIG 3 is a perspective view of the first contact and the second contact exposed to the outside through two etchings during fabrication of the micro LED verification substrate according to one embodiment of the present specification.
  • 5 is a cross-sectional view where the chip of verification and the micro LED are in contact when wafer bonding.
  • FIG. 6 is an exemplary diagram in which power is applied to a microLED verification substrate.
  • FIG. 8 is a reference diagram for repairing stamp transfer and individual transfer according to the present specification.
  • spatially relative terms below “, “ beneath “, “ lower”, “ above “, “ upper” It can be used to easily describe a component's correlation with other components. Spatially relative terms are to be understood as including terms in different directions of components in use or operation in addition to the directions shown in the figures. For example, when flipping a component shown in the drawing, a component described as “below” or “beneath” of another component may be placed “above” the other component. Can be. Thus, the exemplary term “below” can encompass both an orientation of above and below. Components may be oriented in other directions as well, so spatially relative terms may be interpreted according to orientation.
  • FIG. 1 is an enlarged cross-sectional view of a micro LED verification substrate and a verification chip according to the present specification.
  • micro LED verification substrate 10 may be confirmed.
  • the micro LED verification substrate 10 according to the present specification may be provided with a plurality of verification chips 100.
  • the chip 100 for verification according to the present specification includes a first contact 120 deposited on the lower substrate 110, a first passivation layer 130 deposited on the first contact 120, and the first contact 120.
  • the second contact 140 deposited on the first passivation layer 130, the second passivation layer 150, the first bump 160, and the second bump deposited on the second contact 140. And may include 170.
  • a manufacturing method of the micro LED verification substrate according to the present specification will be described.
  • FIG. 2 is a flowchart illustrating a method for manufacturing a micro LED verification substrate according to an embodiment of the present specification.
  • a lower substrate 110 is prepared (1).
  • the first contact 120 may be deposited on the lower substrate 110 (2).
  • the first contact 120 may be gold (element symbol: Au).
  • a first passivation layer 130 may be deposited on the first contact 120 (3).
  • a first photoresist 181 having a first shape may be placed on the first passivation layer 130 (4).
  • a second contact 140 may be deposited on the first photoresist 181 and on the first passivation layer 130 not covered by the first photoresist (5).
  • the first contact 120 may be gold (element symbol: Au).
  • the first photoresist 181 may be removed (6).
  • a second passivation layer 150 may be deposited on the second contact 140 (7).
  • a second photoresist 182 having a second shape may be placed on the second passivation layer 150 (8).
  • etching may be performed until the first contact 120 is exposed to the outside (9).
  • a third photoresist 183 having a third shape may be placed (10).
  • the second contact 140 may be etched until it is exposed to the outside (11).
  • the first bump 160 and the second bump 170 may be electrically connected to the first contact 120 and the second contact 140 exposed to the outside (12).
  • FIG 3 is a perspective view of the first contact and the second contact exposed to the outside through two etchings during fabrication of the micro LED verification substrate according to one embodiment of the present specification.
  • a state before the first bumps 160 and the second bumps 170 are connected corresponds to (11) of FIG. 2.
  • a region in which portions of the first passivation layer 130, the second contact 140, and the second passivation layer 150 are etched will be referred to as a “first region”. That is, the first region refers to a region where the portion exposed by the second photoresist 182 is etched.
  • a region in which a portion of the second passivation layer 150 except for the first region is etched will be referred to as a 'second region'. That is, the second region refers to a region where the portion exposed by the third photoresist 183 is etched.
  • the first bump 160 may be electrically connected to the first contact 120 through the first area, and the second bump 170 may contact the second area. It may be electrically connected to the second contact 140 through.
  • the first region may have a larger area than the second region.
  • the second passivation layer 150 may be further deposited to the side of the second contact 140 in the first region. 1 and 2, it can be seen that the second passivation layer 150 is deposited up to the side of the second contact 140 in the first region. In FIG. 3, the side surface of the second contact 140 is exposed in the first region, but this is for convenience of understanding of the first region and is not opposite to those of FIGS. 1 and 2.
  • the first bumps 160 may be raised above the upper surface of the second passivation layer 150, and the second bumps 170 may have the second bumps.
  • the contact 140 may be raised above the upper surface of the second passivation layer.
  • the upper portion of the micro LED verification substrate and the upper portion of the micro LED substrate including the plurality of micro LED chips may be wafer bonded.
  • the bottom substrate of the micro LED substrate may be removed.
  • the bottom substrate may be a sapphire substrate, and the bottom substrate may be removed by the laser lift off (LLO).
  • LLO laser lift off
  • the micro LED substrate is provided with a plurality of LED chips
  • the micro LED verification substrate according to the present specification is also provided with a plurality of verification chips.
  • the number of the verification chips is the same as the number of the LED chips, but the number of the verification chips may be larger than the number of the LED chips.
  • the location of the verification chip is preferably configured at a position corresponding to 1: 1 when wafer bonding the upper part of the micro LED verification substrate and the upper part of the micro LED substrate.
  • 5 is a cross-sectional view where the chip of verification and the micro LED are in contact when wafer bonding.
  • the first bump 160 is a P-connector and the second bump 170 is in contact with an n-terminal of the micro LED as a n-connector and a reflector (reacting as a p-terminal). Through this, each LED chip and verification chip are electrically connected.
  • power may be applied to the first contact 120 and the second contact 140 of the micro LED verification substrate.
  • FIG. 6 is an exemplary diagram in which power is applied to a microLED verification substrate.
  • an external electrode electrically connected to the first contact 120 and the second contact 140 included in all the verification chips may be formed on the micro LED verification board.
  • power is applied through the external electrode, power is supplied to the micro LED.
  • all the normal chips emit light, but the defective chips do not emit light. Through the emission of light, a so-called dead chip can be identified.
  • the dead chip of the plurality of micro LED chip can be removed.
  • the dead chip may be removed by an individual transfer method.
  • FIG. 8 is a reference diagram for repairing stamp transfer and individual transfer according to the present specification.
  • the micro LED verification method may further include transferring a plurality of micro LED chips from which the dead chip is removed using a stamp. Thereafter, when there is a blank portion due to the dead chip in the stamp-transferred region, the method may further include repairing the blank portion by individual transfer. Using this method, it is possible to have both accuracy through individual transcription and speed through stamp transcription at the same time.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)

Abstract

본 명세서는 다수의 마이크로 엘이디를 빠르게 검증할 수 있는 장치 및 방법을 개시한다. 본 명세서에 따른 엘이디 검증용 기판은 다수의 검증용 칩이 구비된 마이크로 엘이디 검증용 기판으로서 각각의 검증용 칩은, 하부 기판 상부에 증착된 제1 컨텍트; 상기 제1 컨텍트 상부에 증착된 제1 패시배이션층; 상기 제1 패시배이션층 상부에 증착된 제2 컨텍트; 상기 제2 컨텍트 상부에 증착된 제2 패시배이션층; 상기 제1 컨텍트와 전기적으로 연결되며, 상기 제2 패시배이션층의 상부표면보다 위로 융기된 제1 범프; 및 상기 제2 컨텍트와 전기적으로 연결되며, 상기 제2 패시배이션층의 상부표면보다 위로 융기된 제2 범프;를 포함할 수 있다.

Description

마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법
본 발명은 마이크로 엘이디의 검증에 관한 것이며, 보다 상세하게는 다수의 마이크로 엘이디를 빠르게 검사하여 불량칩을 찾아내는 기술에 관한 것이다.
마이크로 엘이디 칩(Micro LED chip)은 일반적으로 80um이하의 크기를 가진 매우 작은 엘이디(LED)이다. 반도체 웨이퍼에 다수의 마이크로 엘이디 칩을 생성한 후 이를 원하는 기판으로 전사(transfer)하는 과정에서 다음과 같은 어려움이 있다.
스탬프를 이용한 대량 전사의 경우, 전사 속도가 빠른 장점이 있으나 불량 칩(dead chip)을 구별하지 않고 그대로 전사하는 단점이 있다. 따라서 최종 전사된 기판에서 불량 칩을 제거하고 빈 자리를 다시 정상 칩으로 채워 넣는 과정이 필요하다.
하나씩 칩을 옮기는 개별 전사의 경우, 불량 칩을 걸러낼 수 있어 가장 정확한 전사가 가능한 장점이 있지만, 속도가 너무 느려서 실제 적용이 불가능한 단점이 있다.
상기 대량 전사와 개별 전사의 장점을 함께 누릴 수 있는 전사 방법이 필요한 실정이다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 공개특허공보 제10-2011-0118616호, 2011.10.31
본 명세서는 다수의 마이크로 엘이디를 빠르게 검증할 수 있는 장치 및 방법을 제공하는 것을 목적으로 한다.
본 명세서는 상기 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 명세서에 따른 엘이디 검증용 기판은 다수의 검증용 칩이 구비된 마이크로 엘이디 검증용 기판으로서 각각의 검증용 칩은, 하부 기판 상부에 증착된 제1 컨텍트; 상기 제1 컨텍트 상부에 증착된 제1 패시배이션층; 상기 제1 패시배이션층 상부에 증착된 제2 컨텍트; 상기 제2 컨텍트 상부에 증착된 제2 패시배이션층; 상기 제1 컨텍트와 전기적으로 연결되며, 상기 제2 패시배이션층의 상부표면보다 위로 융기된 제1 범프; 및 상기 제2 컨텍트와 전기적으로 연결되며, 상기 제2 패시배이션층의 상부표면보다 위로 융기된 제2 범프;를 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 범프는 상기 제1 패시배이션층의 일부, 상기 제2 컨텍트의 일부 및 상기 제2 패시배이션층의 일부가 식각된 제1 영역을 통해 상기 제1 컨텍트와 전기적으로 연결되고, 상기 제2 범프는 상기 제1 영역을 제외한 제2 패시배이션층의 일부가 식각된 제2 영역을 통해 상기 제2 컨텍트와 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 영역은 상기 제2 영역에 비해 넓은 면적을 가질 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제2 패시배이션층은 상기 제1 영역 내 상기 제2 컨텍트의 측면까지 더 증착될 수 있다.
상술한 과제를 해결하기 위한 본 명세서에 따른 엘이디 검증용 기판 제작 방법은 다수의 검증용 칩이 구비된 마이크로 엘이디 검증용 기판을 제작하는 방법으로서, (a) 하부 기판 상부에 제1 컨텍트를 증착시키는 단계; (b) 상기 제1 컨텍트 상부에 제1 패시배이션층을 증착시키는 단계; (c) 상기 제1 패시배이션층 상부에 제1 모양을 가진 제1 포토레지스트를 놓는 단계; (d) 상기 제1 포토레지스트의 상부 및 상기 제1 포토레지스트에 의해 가려지지 않은 제1 패시배이션층 상부에 제2 컨텍트를 증착시키는 단계; (e) 제1 포토레지스트를 제거한 후 상기 제2 컨텍트 상부에 제2 패시배이션층을 증착시키는 단계; (f) 상기 제2 패시배이션층 상부에 제2 모양을 가진 제2 포토레지스트를 놓는 단계; (g) 상기 제2 포토레지스트에 의해 노출된 영역에서 상기 제1 컨텍트가 외부로 노출될 때까지 식각하는 단계; (h) 상기 제2 포토레지스트를 제거한 후 제3 모양을 가진 제3 포토레지스트를 놓는 단계; (i) 상기 제3 포토레지스트에 의해 노출된 영역에서 상기 제2 컨텍트가 외부로 노출될 때까지 식각하는 단계; 및 (j) 상기 외부에 노출된 제1 컨텍트와 제2 컨텍트에 각각 제1 범프와 제2 범프를 전기적으로 연결하는 단계;를 포함할 수 있다.
상술한 과제를 해결하기 위한 본 명세서에 따른 마이크로 엘이디 검증 방법은, 다수의 검증용 칩이 구비된 마이크로 엘이디 검증 기판을 이용하여 다수의 마이크로 엘이디 칩을 검사하는 방법으로서, (a) 마이크로 엘이디 검증 기판의 상부와 복수의 마이크로 엘이디 칩을 포함하는 마이크로 엘이디 기판의 상부를 웨이퍼 본딩하는 단계; (b) 상기 마이크로 엘이디 기판의 최하부 기판을 제거하는 단계; (c) 상기 마이크로 엘이디 검증용 기판의 제1 컨텍트와 제2 컨텍트에 전력을 인가하는 단계; 및 (d) 상기 복수의 마이크로 엘이디 칩 중 발광하지 않는 엘이디 칩(이하 '데드 칩')을 제거하는 단계;를 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 (b) 단계는 상기 최하부 기판은 사파이어 기판으로서, 레이저리프트오프(Laser Lift Off, LLO)로 상기 최하부 기판을 제거하는 단계일 수 있다.
본 명세서의 일 실시예에 따르면, 상기 (d) 단계는 상기 데드 칩을 개별 전사하는 단계일 수 있다.
본 명세서에 따른 마이크로 엘이디 검증 방법은 (e) 상기 데드 칩이 제거된 다수의 마이크로 엘이디 칩을 스탬프를 이용하여 전사하는 단계;를 더 포함할 수 있다.
이 경우, (f) 상기 스탬프 전사된 영역 내 데드 칩으로 인해 빈 부분이 있을 때, 상기 빈 부분을 정상 칩을 개별 전사로 수리하는 단계;를 더 포함할 수도 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 일 측면에 따르면, 다수의 마이크로 엘이디를 빠르게 검증할 수 있다.
본 명세서의 다른 측면에 따르면, 불량 칩을 제거 후 스탬프를 이용하여 대량으로 전사하므로 종래 기술에 비해 속도가 향상되고, 품질 역시 함께 향상된다.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서에 따른 마이크로 엘이디 검증용 기판 및 검증용 칩의 확대 단면도이다.
도 2는 본 명세서의 일 실시예에 따른 마이크로 엘이디 검증용 기판 제작 방법의 흐름도이다.
도 3은 본 명세서의 일 실시예에 따라 마이크로 엘이디 검증용 기판 제작 중 2번의 식각을 통해 제1 컨텍트와 제2 컨텍트가 외부로 노출된 사시도이다.
도 4는 웨이퍼 본딩 참고도이다.
도 5는 웨이퍼 본딩했을 때 검증요 칩과 마이크로 엘이디가 접한 단면도이다.
도 6은 마이크로 엘이디 검증용 기판에 전력을 인가한 예시도이다.
도 7은 데드 칩을 제거하는 예시도이다.
도 8은 본 명세서에 따라 스탬프 전사 및 개별 전사로 수리하는 참고도이다.
본 명세서에 개시된 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서가 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하고, 본 명세서가 속하는 기술 분야의 통상의 기술자(이하 '당업자')에게 본 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 권리 범위는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 명세서의 권리 범위를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 "제1", "제2" 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 명세서가 속하는 기술분야의 통상의 기술자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성요소와 다른 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성요소들의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면에 도시되어 있는 구성요소를 뒤집을 경우, 다른 구성요소의 "아래(below)"또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있으며, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 명세서에 따른 마이크로 엘이디 검증용 기판 및 검증용 칩의 확대 단면도이다.
도 1을 참조하면, 본 명세서에 따른 마이크로 엘이디 검증용 기판(10)을 확인할 수 있다. 본 명세서에 따른 마이크로 엘이디 검증용 기판(10)은 다수의 검증용 칩(100)이 구비될 수 있다.
도 1에는 본 명세서에 따른 검증용 칩(100)의 확대 단면도가 있다. 본 명세서에 따른 검증용 칩(100)은 하부 기판(110) 상부에 증착된 제1 컨텍트(120), 상기 제1 컨텍트(120) 상부에 증착된 제1 패시배이션층(130), 상기 제1 패시배이션층(130) 상부에 증착된 제2 컨텍트(140), 상기 제2 컨텍트(140) 상부에 증착된 제2 패시배이션층(150), 제1 범프(160) 및 제2 범프(170)를 포함할 수 있다. 본 명세서에 따른 검증용 칩(100)에 대한 이해의 편의를 돕기 위해 우선 본 명세서에 따른 마이크로 엘이디 검증용 기판의 제작 방법에 대해서 살펴보도록 하겠다.
도 2는 본 명세서의 일 실시예에 따른 마이크로 엘이디 검증용 기판 제작 방법의 흐름도이다.
도 2를 참조하면, 먼저 하부 기판(110)을 준비한다(1). 다음으로 상기 하부 기판(110) 상부에 제1 컨텍트(120)를 증착시킬 수 있다(2). 본 명세서의 일 실시예에 따르면 상기 제1 컨텍트(120)는 금(원소기호: Au)일 수 있다. 다음으로 상기 제1 컨텍트(120) 상부에 제1 패시배이션층(130)을 증착시킬 수 있다(3). 다음으로 상기 제1 패시배이션층(130) 상부에 제1 모양을 가진 제1 포토레지스트(181)를 놓을 수 있다(4). 다음으로 상기 제1 포토레지스트(181)의 상부 및 상기 제1 포토레지스트에 의해 가려지지 않은 제1 패시배이션층(130) 상부에 제2 컨텍트(140)를 증착시킬 수 있다(5). 본 명세서의 일 실시예에 따르면, 상기 제1 컨텍트(120)는 금(원소기호: Au)일 수 있다. 다음으로 상기 제1 포토레지스트(181)를 제거할 수 있다(6). 상기 제1 포토레지스트(181)를 제거한 후 상기 제2 컨텍트(140) 상부에 제2 패시배이션층(150)을 증착시킬 수 있다(7). 다음으로 상기 제2 패시배이션층(150) 상부에 제2 모양을 가진 제2 포토레지스트(182)를 놓을 수 있다(8). 다음으로 상기 제2 포토레지스트(182)에 의해 노출된 영역에서 상기 제1 컨텍트(120)가 외부로 노출될 때까지 식각(etching)할 수 있다(9). 다음으로 상기 제2 포토레지스트(182)를 제거한 후 제3 모양을 가진 제3 포토레지스트(183)를 놓을 수 있다(10). 다음으로 상기 제3 포토레지스트(183)에 의해 노출된 영역에서 상기 제2 컨텍트(140)가 외부로 노출될 때까지 식각(etching)할 수 있다(11). 다음으로 상기 외부에 노출된 제1 컨텍트(120)와 제2 컨텍트(140)에 각각 제1 범프(160)와 제2 범프(170)를 전기적으로 연결할 수 있다(12).
도 3은 본 명세서의 일 실시예에 따라 마이크로 엘이디 검증용 기판 제작 중 2번의 식각을 통해 제1 컨텍트와 제2 컨텍트가 외부로 노출된 사시도이다.
도 3을 참조하면, 상기 제1 범프(160) 및 제2 범프(170)가 연결되기 전 상태로서 도 2의 (11)에 해당한다. 본 명세서에서는 상기 제1 패시배이션층(130), 상기 제2 컨텍트(140) 및 상기 제2 패시배이션층(150)의 일부가 식각된 영역을 '제1 영역'이라고 호칭하겠다. 즉, 상기 제1 영역은 제2 포토레지스트(182)에 의해 노출된 부분이 식각된 영역을 의미한다. 본 명세서에서 상기 제1 영역을 제외한 제2 패시배이션층(150)의 일부가 식각된 영역을 '제2 영역'이라고 호칭하겠다. 즉, 상기 제2 영역은 제3 포토레지스트(183)에 의해 노출된 부분이 식각된 영역을 의미한다. 본 명세서의 일 실시예에 따르면, 상기 제1 범프(160)는 상기 제1 영역을 통해 상기 제1 컨텍트(120)와 전기적으로 연결될 수 있고, 상기 제2 범프(170)는 상기 제2 영역을 통해 상기 제2 컨텍트(140)와 전기적으로 연결될 수 있다. 이 경우, 상기 제1 영역은 상기 제2 영역에 비해 넓은 면적을 가질 수 있다.
한편, 상기 제2 패시배이션층(150)은 상기 제1 영역 내 상기 제2 컨텍트(140)의 측면까지 더 증착될 수 있다. 도 1 및 도 2를 참조하면, 제2 패시배이션층(150)이 상기 제1 영역 내 상기 제2 컨텍트(140)의 측면까지 증착된 것을 확인할 수 있다. 다만, 도 3에서는 제1 영역 내 제2 컨텍트(140)으 측면이 노출된 것으로 도시되었으나, 이것은 제1 영역에 대한 이해의 편의를 위한 것이며 도 1 및 도 2와 반대되는 것은 아니다.
한편 도 1 및 도 2를 다시 참조하면, 상기 제1 범프(160)는 상기 제2 패시배이션층(150)의 상부표면보다 위로 융기될 수 있으며, 상기 제2 범프(170)는 상기 제2 컨텍트(140)는 상기 제2 패시배이션층의 상부표면보다 위로 융기될 수 있다.
이하에서는, 도 4 내지 도 7을 참조하여, 상술한 마이크로 엘이디 검증 기판을 이용하여 마이크로 엘이디 칩을 검사하는 방법에 대해서 설명하도록 하겠다. 다만, 본 명세서에 따른 마이크로 엘이디 칩 검사 방법을 설명함에 있어서 상술한 마이크로 엘이디 검증 칩 및 마이크로 엘이디 검증 기판의 구성에 대한 반복적인 설명은 생략하도록 하겠다.
먼저, 마이크로 엘이디 검증 기판의 상부와 복수의 마이크로 엘이디 칩을 포함하는 마이크로 엘이디 기판의 상부를 웨이퍼 본딩할 수 있다. 다음으로 상기 마이크로 엘이디 기판의 최하부 기판을 제거할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 최하부 기판은 사파이어 기판으로서, 상기 최하부 기판은 레이저리프트오프(Laser Lift Off, LLO)로 상기 최하부 기판을 제거될 수 있다.
도 4는 웨이퍼 본딩 참고도이다.
도 4를 참조하면, 본 명세서에 따른 마이크로 엘이디 검증 기판(100)과 마이크로 엘이디 기판을 확인할 수 있다. 마이크로 엘이디 기판에는 다수의 엘이디 칩이 구비되어 있으며, 본 명세서에 따른 마이크로 엘이디 검증 기판 역시 다수의 검증용 칩이 구비된다. 바람직하게 상기 검증용 칩의 개수는 상기 엘이디 칩의 개수와 동일하지만, 상기 검증용 칩의 개수가 상기 엘이디 칩의 개수보다 많을 수 있다. 상기 검증용 칩의 위치는 상기 마이크로 엘이디 검증 기판의 상부와 마이크로 엘이디 기판의 상부를 웨이퍼 본딩했을 때 1:1로 대응하는 위치에 구성되는 것이 바람직하다.
도 5는 웨이퍼 본딩했을 때 검증요 칩과 마이크로 엘이디가 접한 단면도이다.
도 5를 참조하면, 제1 범프(160)는 P-커넥터로서 제2 범프(170)는 n-커넥터로서 마이크로 엘이디의 n-단자와 리플렉터(Reflector, p-단자 역할)접하는 것을 확인할 수 있다. 이를 통해 각각의 엘이디 칩과 검증용 칩이 전기적으로 연결된다.
다음으로 상기 마이크로 엘이디 검증용 기판의 제1 컨텍트(120)와 제2 컨텍트(140)에 전력을 인가할 수 있다.
도 6은 마이크로 엘이디 검증용 기판에 전력을 인가한 예시도이다.
도 6을 참조하면, 상기 마이크로 엘이디 검증용 기판에는 모든 검증용 칩에 포함된 제1 컨텍트(120) 및 제2 컨텍트(140)와 각각 전기적으로 연결된 외부 전극이 형성될 수 있다. 상기 외부 전극을 통해 전력을 인가하면 상기 마이크로 엘이디에 전력이 공급된다. 이때 정상 칩은 모두 발광하게 되지만, 불량 칩은 발광하지 않는다. 발광 여부를 통해 불량 칩 이른바 '데드 칩'을 식별할 수 있다.
다음으로 상기 복수의 마이크로 엘이디 칩 중 데드 칩을 제거할 수 있다.
도 7은 데드 칩을 제거하는 예시도이다.
도 7을 참조하면, 데드 칩으로 식별된 칩을 제거하는 것을 확인할 수 있다. 본 명세서의 일 실시예에 따르면, 상기 데드 칩을 개별 전사 방식으로 제거할 수 있다.
도 8은 본 명세서에 따라 스탬프 전사 및 개별 전사로 수리하는 참고도이다.
도 8을 참조하면, 본 명세서에 따른 마이크로 엘이디 검증 방법은 상기 데드 칩이 제거된 다수의 마이크로 엘이디 칩을 스탬프를 이용하여 전사하는 단계를 더 포함할 수 있다. 이 후 상기 스탬프 전사된 영역 내 데드 칩으로 인해 빈 부분이 있을 때, 상기 빈 부분을 정상 칩을 개별 전사로 수리하는 단계를 더 포함할 수 있다. 상기 방법을 이용하면 개별 전사를 통한 정확성과 스탬프 전사를 통한 신속성을 동시에 가질 수 있다.
이상, 첨부된 도면을 참조로 하여 본 명세서의 실시예를 설명하였지만, 본 명세서가 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 제한적이 아닌 것으로 이해해야만 한다.
[부호의 설명]
10 : 마이크로 엘이디 검증용 기판
100 : 검증용 칩
110 : 하부 기판
120 : 제1 컨텍트
130 : 제1 패시배이션층
140 : 제2 컨텍트
150 : 제2 패시배이션층
160 : 제1 범프
170 : 제2 범프
181 : 제1 포토레지스트
182 : 제2 포토레지스트
183 : 제3 포토레지스트

Claims (10)

  1. 다수의 검증용 칩이 구비된 마이크로 엘이디 검증용 기판으로서, 각각의 검증용 칩은,
    하부 기판 상부에 증착된 제1 컨텍트;
    상기 제1 컨텍트 상부에 증착된 제1 패시배이션층;
    상기 제1 패시배이션층 상부에 증착된 제2 컨텍트;
    상기 제2 컨텍트 상부에 증착된 제2 패시배이션층;
    상기 제1 컨텍트와 전기적으로 연결되며, 상기 제2 패시배이션층의 상부표면보다 위로 융기된 제1 범프; 및
    상기 제2 컨텍트와 전기적으로 연결되며, 상기 제2 패시배이션층의 상부표면보다 위로 융기된 제2 범프;를 포함하는 마이크로 엘이디 검증용 기판.
  2. 청구항 1에 있어서,
    상기 제1 범프는 상기 제1 패시배이션층의 일부, 상기 제2 컨텍트의 일부 및 상기 제2 패시배이션층의 일부가 식각된 제1 영역을 통해 상기 제1 컨텍트와 전기적으로 연결되고,
    상기 제2 범프는 상기 제1 영역을 제외한 제2 패시배이션층의 일부가 식각된 제2 영역을 통해 상기 제2 컨텍트와 전기적으로 연결된 마이크로 엘이디 검증 기판.
  3. 청구항 2에 있어서,
    상기 제1 영역은 상기 제2 영역에 비해 넓은 면적을 가진 마이크로 엘이디 검증 기판.
  4. 청구항 2에 있어서,
    상기 제2 패시배이션층은 상기 제1 영역 내 상기 제2 컨텍트의 측면까지 더 증착된 마이크로 엘이디 검증 기판.
  5. 다수의 검증용 칩이 구비된 마이크로 엘이디 검증용 기판을 제작하는 방법으로서,
    (a) 하부 기판 상부에 제1 컨텍트를 증착시키는 단계;
    (b) 상기 제1 컨텍트 상부에 제1 패시배이션층을 증착시키는 단계;
    (c) 상기 제1 패시배이션층 상부에 제1 모양을 가진 제1 포토레지스트를 놓는 단계;
    (d) 상기 제1 포토레지스트의 상부 및 상기 제1 포토레지스트에 의해 가려지지 않은 제1 패시배이션층 상부에 제2 컨텍트를 증착시키는 단계;
    (e) 제1 포토레지스트를 제거한 후 상기 제2 컨텍트 상부에 제2 패시배이션층을 증착시키는 단계;
    (f) 상기 제2 패시배이션층 상부에 제2 모양을 가진 제2 포토레지스트를 놓는 단계;
    (g) 상기 제2 포토레지스트에 의해 노출된 영역에서 상기 제1 컨텍트가 외부로 노출될 때까지 식각하는 단계;
    (h) 상기 제2 포토레지스트를 제거한 후 제3 모양을 가진 제3 포토레지스트를 놓는 단계;
    (i) 상기 제3 포토레지스트에 의해 노출된 영역에서 상기 제2 컨텍트가 외부로 노출될 때까지 식각하는 단계; 및
    (j) 상기 외부에 노출된 제1 컨텍트와 제2 컨텍트에 각각 제1 범프와 제2 범프를 전기적으로 연결하는 단계;를 포함하는 마이크로 엘이디 검증용 기판 제작 방법.
  6. 다수의 검증용 칩이 구비된 마이크로 엘이디 검증 기판을 이용하여 다수의 마이크로 엘이디 칩을 검증하는 방법으로서,
    (a) 마이크로 엘이디 검증 기판의 상부와 복수의 마이크로 엘이디 칩을 포함하는 마이크로 엘이디 기판의 상부를 웨이퍼 본딩하는 단계;
    (b) 상기 마이크로 엘이디 기판의 최하부 기판을 제거하는 단계;
    (c) 상기 마이크로 엘이디 검증용 기판의 제1 컨텍트와 제2 컨텍트에 전력을 인가하는 단계; 및
    (d) 상기 복수의 마이크로 엘이디 칩 중 발광하지 않는 엘이디 칩(이하 '데드 칩')을 제거하는 단계;를 포함하는 마이크로 엘이디 검증 방법.
  7. 청구항 6에 있어서,
    상기 (b) 단계는, 상기 최하부 기판은 사파이어 기판으로서, 레이저리프트오프(Laser Lift Off, LLO)로 상기 최하부 기판을 제거하는 단계인 마이크로 엘이디 검증 방법.
  8. 청구항 6에 있어서,
    상기 (d) 단계는, 상기 데드 칩을 개별 전사하는 단계인 마이크로 엘이디 검증 방법.
  9. 청구항 6에 있어서,
    (e) 상기 데드 칩이 제거된 다수의 마이크로 엘이디 칩을 스탬프를 이용하여 전사하는 단계;를 더 포함하는 마이크로 엘이디 검증 방법.
  10. 청구항 9에 있어서,
    (f) 상기 스탬프 전사된 영역 내 데드 칩으로 인해 빈 부분이 있을 때, 상기 빈 부분을 정상 칩을 개별 전사로 수리하는 단계;를 더 포함하는 마이크로 엘이디 검증 방법.
PCT/KR2019/003119 2018-03-26 2019-03-19 마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법 WO2019190102A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/041,598 US11728225B2 (en) 2018-03-26 2019-03-19 Micro LED verification substrate, manufacturing method therefor, and micro LED verification method using same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0034673 2018-03-26
KR20180034673 2018-03-26
KR1020180116319A KR102107101B1 (ko) 2018-03-26 2018-09-28 마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법
KR10-2018-0116319 2018-09-28

Publications (1)

Publication Number Publication Date
WO2019190102A1 true WO2019190102A1 (ko) 2019-10-03

Family

ID=68062043

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/003119 WO2019190102A1 (ko) 2018-03-26 2019-03-19 마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법

Country Status (1)

Country Link
WO (1) WO2019190102A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3997735A4 (en) * 2019-10-15 2022-12-07 Samsung Electronics Co., Ltd. METHOD OF MANUFACTURE OF A DISPLAY DEVICE, INTERPOSER SUBSTRATE AND COMPUTER PROGRAM STORED IN A READABLE MEDIA

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6301121B1 (en) * 1999-04-05 2001-10-09 Paul T. Lin Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process
US20030011377A1 (en) * 2001-06-12 2003-01-16 Toyoharu Oohata Device mounting substrate and method of repairing defective device
JP2004245669A (ja) * 2003-02-13 2004-09-02 Seiko Epson Corp プローブカード及びその製造方法、プローブ装置、プローブ試験方法、半導体装置の製造方法
KR20120020857A (ko) * 2010-08-31 2012-03-08 송원호 면접촉 프로브판, 그의 면접촉 프로브판 제조방법
WO2017037475A1 (en) * 2015-09-02 2017-03-09 Oculus Vr, Llc Assembly of semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6301121B1 (en) * 1999-04-05 2001-10-09 Paul T. Lin Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process
US20030011377A1 (en) * 2001-06-12 2003-01-16 Toyoharu Oohata Device mounting substrate and method of repairing defective device
JP2004245669A (ja) * 2003-02-13 2004-09-02 Seiko Epson Corp プローブカード及びその製造方法、プローブ装置、プローブ試験方法、半導体装置の製造方法
KR20120020857A (ko) * 2010-08-31 2012-03-08 송원호 면접촉 프로브판, 그의 면접촉 프로브판 제조방법
WO2017037475A1 (en) * 2015-09-02 2017-03-09 Oculus Vr, Llc Assembly of semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3997735A4 (en) * 2019-10-15 2022-12-07 Samsung Electronics Co., Ltd. METHOD OF MANUFACTURE OF A DISPLAY DEVICE, INTERPOSER SUBSTRATE AND COMPUTER PROGRAM STORED IN A READABLE MEDIA
US11710431B2 (en) 2019-10-15 2023-07-25 Samsung Electronics Co., Ltd. Manufacturing method of display apparatus, interposer substrate, and computer program stored in readable medium

Similar Documents

Publication Publication Date Title
WO2021125775A1 (ko) 마이크로 엘이디 전사 방법 및 마이크로 엘이디 전사 장치
TWI611599B (zh) 過渡載板裝置、顯示面板以及兩者的製造方法、微型發光件的檢測方法
US9842782B2 (en) Intermediate structure for transfer, method for preparing micro-device for transfer, and method for processing array of semiconductor device
WO2020013478A1 (ko) 마이크로 엘이디 디스플레이 및 이의 제작 방법
WO2019103291A1 (ko) 고효율 마이크로 엘이디 모듈의 제조방법
WO2019160307A1 (ko) 엘이디 디스플레이 패널 제조를 위한 마이크로 엘이디 칩 어레이 방법 및 이에 이용되는 멀티 칩 캐리어
WO2018030695A1 (ko) 엘이디 모듈 및 그 제조방법
WO2014187164A1 (zh) 集成led发光器件及其制作方法
CN109545938A (zh) 发光模块的制作方法
WO2011016607A1 (ko) 픽업장치 및 이를 포함하는 엘이디 칩 분류장치
KR102145325B1 (ko) 마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법
WO2021029657A1 (en) Micro led display and manufacturing method thereof
WO2019190102A1 (ko) 마이크로 엘이디 검증용 기판과, 이의 제작 방법 및 이를 이용한 마이크로 엘이디 검증 방법
WO2019112206A1 (ko) 엘이디 디스플레이 패널 및 그 제조방법
US11789066B2 (en) Method for manufacturing electronic device having a seed layer on a substrate
WO2011081428A2 (ko) Ｐｏｐ 패키지 및 그 제조 방법
WO2017082699A1 (ko) 태양전지 제조 방법
US10326040B1 (en) Washable mold for conformable layer formation on semiconductor devices
WO2013115578A1 (en) Light emitting diode package
WO2019172594A1 (ko) 전기 소자용 기판 및 그 제조 방법
CN112635339B (zh) Micro-LED的测试电路、装置和方法
WO2014126438A1 (ko) 반도체 발광 소자 및 그 제조방법
WO2021256656A1 (ko) 보트 및 스트립 방식 겸용 솔더볼 플레이스먼트 시스템의 제어방법
US5628855A (en) Method of picking up an electric device
WO2021029527A1 (ko) 발광소자 다이 어레이를 이용한 조명 장치 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19775890

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19775890

Country of ref document: EP

Kind code of ref document: A1