WO2019146124A1 - 直列多重インバータ - Google Patents

直列多重インバータ Download PDF

Info

Publication number
WO2019146124A1
WO2019146124A1 PCT/JP2018/002805 JP2018002805W WO2019146124A1 WO 2019146124 A1 WO2019146124 A1 WO 2019146124A1 JP 2018002805 W JP2018002805 W JP 2018002805W WO 2019146124 A1 WO2019146124 A1 WO 2019146124A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
phase
voltage
unit
inverter
Prior art date
Application number
PCT/JP2018/002805
Other languages
English (en)
French (fr)
Inventor
一史 田中
一豪 倉橋
佳明 山本
秀太 石川
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2018/002805 priority Critical patent/WO2019146124A1/ja
Priority to US16/962,254 priority patent/US11183948B2/en
Priority to JP2018521443A priority patent/JP6391897B1/ja
Priority to DE112018006967.2T priority patent/DE112018006967T5/de
Publication of WO2019146124A1 publication Critical patent/WO2019146124A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
    • H02M5/40—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc
    • H02M5/42—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters
    • H02M5/44—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac
    • H02M5/453—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M5/458—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M5/4585—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only having a rectifier with controlled elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
    • H02M5/40—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc
    • H02M5/42—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters
    • H02M5/44—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac
    • H02M5/453—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M5/458—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0067—Converter structures employing plural converter units, other than for parallel operation of the units on a single load
    • H02M1/0077—Plural converter units whose outputs are connected in series

Definitions

  • the present invention relates to a series multiplex inverter in which the output terminals of a plurality of single phase inverters are connected in series.
  • Patent Document 1 discloses each of the plurality of single-phase inverters by switching the timing at which the plurality of pulse width modulation (PWM) signals corresponding to each of the plurality of single-phase inverters change.
  • PWM pulse width modulation
  • the output time of the rectangular wave voltage can be equalized between single phase inverters.
  • the output power of each single-phase inverter is determined by the product of the instantaneous output voltage and the instantaneous output current of each single-phase inverter, in the above-described conventional serial multiplex inverter, the variation in output power among single-phase inverters There is a problem that is large.
  • the present invention is made in view of the above, and an object of the present invention is to obtain a serial multiplex inverter capable of achieving equalization of output power among single phase inverters.
  • the serial multiplex inverter of the present invention includes a power conversion unit, a drive signal generation unit, and a drive signal output unit.
  • the power conversion unit has n single-phase inverters, where n is an integer of 3 or more, and the output terminals of the n single-phase inverters are connected in series.
  • the drive signal generation unit generates n drive signals for causing each of the n rectangular wave voltages sequentially shifted in phase to be output from different single phase inverters among n single phase inverters.
  • the drive signal output unit is different from n single-phase inverters each time m times a half of the output voltage cycle of the power conversion unit, where m is a natural number and n is a natural number coprime to n or 1 is p.
  • rotation is performed by shifting the single-phase inverters corresponding to the n drive signals by p units, and n drive signals are output to the n single-phase inverters.
  • FIG. 2 is a diagram showing a configuration example of a single-phase inverter according to a first embodiment.
  • FIG. 6 is a diagram showing the relationship between the gate signal output from the gate driver according to Embodiment 1 and the waveform of the output voltage of the single-phase inverter.
  • FIG. 2 is a diagram showing an example of the configuration of a drive signal generation unit according to the first embodiment.
  • FIG. 6 is a diagram showing an example of output voltages of a plurality of single-phase inverters according to the first embodiment.
  • FIG. 6 is a diagram showing an example of output voltages of a plurality of single-phase inverters according to the first embodiment.
  • FIG. 6 is a diagram showing an example of output voltages of a plurality of single-phase inverters according to the first embodiment.
  • FIG. 6 is a diagram showing an example of output voltages of a plurality of single-phase inverters according to the first embodiment.
  • FIG. 9 A diagram showing an example of an output voltage waveform and an output current waveform in the case of the current delay phase of the series multiplex inverter according to the first embodiment
  • FIG. 6 is a diagram showing an example of the relationship between an output voltage, an output current, and an output timing in the case of the current delay phase of the series multiplex inverter according to the first embodiment.
  • FIG. 6 is a diagram showing an example of the relationship between output power, output current, and output timing in the case of the current delay phase of the series multiplex inverter according to the first embodiment.
  • Diagram showing an example of output timing of rectangular wave voltage from each single phase inverter for each update period FIG. 6 is a diagram showing an example of the relationship between an output voltage, an output current, and an output timing in the case of the lead phase of the series multiplex inverter according to the first embodiment.
  • FIG. 6 is a diagram showing an example of the relationship between output power, output current, and output timing in the case of the lead phase of the series multiplex inverter according to the first embodiment. The figure which shows the other example of the output timing of the square wave voltage from each single phase inverter for every update period.
  • FIG. 6 is a diagram showing an example of a hardware configuration of a control unit of the series multiplex inverter according to the first embodiment.
  • FIG. 6 shows a configuration example of a series multiplex inverter according to a second embodiment.
  • FIG. 1 is a diagram showing a configuration example of a series multiplex inverter according to a first embodiment of the present invention.
  • the serial multiplex inverter 1 controls the power conversion unit 10, the voltage detection unit 20, the current detection unit 30, and the power conversion unit 10 to control the power conversion unit 10.
  • the control unit 40 outputs the output voltage Vo, and the operation unit 50.
  • the power conversion unit 10 can convert AC power output from the single-phase AC power supply 2 into AC power of any frequency and amplitude.
  • the power conversion unit 10 can convert AC power output from the single-phase AC power supply 2 into high frequency AC power of 1 kHz or more.
  • Power conversion unit 10 can also convert AC power output from single-phase AC power supply 2 into AC power having a frequency of less than 1 kHz.
  • the power conversion unit 10 includes n power conversion blocks 11 1 to 11 n .
  • “N” is an integer of 3 or more.
  • Power conversion block 11 1 is provided with a transformer 12 1, the rectifier circuit 13 1, the capacitors 14 1, and single-phase inverter 15 1.
  • Power conversion block 11 2 is provided with a transformer 12 2, rectifier circuit 13 2, capacitors 14 2, and single-phase inverter 15 2.
  • Each of power conversion blocks 11 3 to 11 n also has one of transformers 12 3 to 12 n , one of rectifier circuits 13 3 to 13 n , and capacitors 14 3 to 14 similarly to power conversion blocks 11 1 and 11 2.
  • One of n and one of single phase inverters 15 3 to 15 n are provided.
  • power conversion block 11 1 ⁇ 11 n is because it has a similar configuration to one another, in the following, a detailed description of the construction of the power conversion block 11 1.
  • Trans 12 1 of the primary winding is connected to the single-phase AC power source 2, and converts the alternating voltage Vac output from the single-phase AC power source 2 to the amplitude of the AC voltage determined by the turns ratio of the transformer 12 1 Output.
  • Rectifier circuit 13 1 is connected to the secondary winding of the transformer 12 1, rectifies the AC voltage outputted from the transformer 12 1.
  • Rectifier circuit 13 for example, a full-wave rectifier circuit, a half-wave rectifier circuit or a full bridge circuit. Note that the rectifier circuit 13 1, as long as it can rectify the AC voltage output from the transformer 12 1, a full-wave rectifier circuit is not limited to half-wave rectifier circuit, and a full-bridge circuit.
  • Capacitor 14 1 smoothes the output voltage of the rectifier circuit 13 1. By the rectifier circuit 13 1 and the capacitor 14 1, AC voltage output from the transformer 12 1 is converted into a DC voltage Vdc.
  • Single-phase inverter 15 1 is controlled by the control unit 40, the DC voltage Vdc generated by the rectifier circuit 13 1 and the capacitor 14 1 can be output by converting the square wave voltage.
  • Power conversion block 11 2 ⁇ 11 n similarly to the power conversion block 11 1 generates and outputs a rectangular wave voltage.
  • voltages output from the single phase inverters 15 1 to 15 n will be referred to as output voltages V INV1 to V INVn .
  • the output voltages V INV1 to V INVn are indicated without distinction, they are referred to as the output voltage V INV .
  • the output terminals 16 1 , 17 1 , 16 2 , 17 2 ,..., 16 n-1 , 17 n-1 , 16 n and 17 n of the single-phase inverters 15 1 to 15 n are connected in series with one another. As a result, the output voltages V INV1 to V INVn of the single-phase inverters 15 1 to 15 n are combined, and the combined result is output as the output voltage Vo of the power conversion unit 10.
  • the output voltage Vo of the power conversion unit 10 is supplied to the load 3.
  • the output voltage Vo of the power conversion unit 10 is directly supplied to the load 3, but the series multiplex inverter 1 is a harmonic not shown between the power conversion unit 10 and the load 3.
  • the configuration may be such that a wave filter or a harmonic transformer is provided.
  • the harmonic filter is, for example, an LC filter.
  • each of the transformers 12 1 to 12 n will be referred to as the transformer 12 when it is indicated without distinction, and as the rectifier circuit 13 when each of the rectifier circuits 13 1 to 13 n is indicated without distinction.
  • the capacitors 14 1 to 14 n When each of the capacitors 14 1 to 14 n is shown without distinction, it is called a capacitor 14, and when each of the single phase inverters 15 1 to 15 n is shown without distinction, it is called a single phase inverter 15.
  • each of the power conversion blocks 11 1 to 11 n is configured to include the transformer 12, the rectifier circuit 13, and the capacitor 14, but instead of the transformer 12, the rectifier circuit 13, and the capacitor 14, DC voltage It may be configured to be provided with a DC power supply that outputs Vdc.
  • FIG. 2 is a diagram showing a configuration example of the single-phase inverter according to the first embodiment.
  • single-phase inverter 15 1 includes a full-bridge-connected four switching elements Q1 ⁇ Q4, and diodes D1 ⁇ D4 connected in antiparallel to each of the switching elements Q1 ⁇ Q4, gate driver And 18).
  • the gate driver 18 generates gate signals Sg1 to Sg4 based on drive signals to be described later output from the control unit 40, and outputs the generated gate signals Sg1 to Sg4 to the gates of the switching elements Q1 to Q4, respectively.
  • the switching elements Q1 ⁇ Q4 is the output voltage V INV1 is on-off controlled by single-phase inverter 15 1 is generated and output.
  • the switching elements Q1 to Q4 are semiconductor switching elements represented by MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors).
  • FIG. 3 is a diagram showing the relationship between the gate signal output from the gate driver according to the first embodiment and the waveform of the output voltage of the single-phase inverter.
  • an output voltage V INV1 including a rectangular wave voltage is generated by the gate signals Sg1 to Sg4.
  • “To” is an output voltage cycle indicating the fundamental wave cycle of the output voltage Vo of the series multiplex inverter 1.
  • “+ Va” is a voltage value of the positive square wave voltage single-phase inverter 15 1 outputs
  • - Va is a voltage value of the negative rectangular wave voltage single-phase inverter 15 1 outputs .
  • the drive signal output from the control unit 40 to each single-phase inverter 15 is composed of four PWM (Pulse Width Modulation) signals having the same waveform as each of the gate signals Sg1 to Sg4, and is amplified by the gate driver 18 to be a switching element. Output to Q1 to Q4.
  • the gate driver 18 may generate the gate signals Sg1 to Sg4 based on the drive signal from the control unit 40, and the drive signal is not limited to the example described above.
  • the drive signal output from the control unit 40 to each single-phase inverter 15 may be composed of one or two PWM signals. That is, the gate driver 18 may be configured to generate and output gate signals Sg1 to Sg4 from a drive signal configured of one or two PWM signals.
  • Single-phase inverter 15 2 ⁇ 15 n have the same configuration as the single-phase inverter 15 1.
  • the single-phase inverters 15 1 to 15 n are not limited to the configuration shown in FIG. That is, single-phase inverters 15 1 to 15 n may have any configuration as long as they can output output voltages V INV1 to V INVn described later, and may not be the configuration shown in FIG.
  • the voltage detection unit 20 of the series multiplex inverter 1 repeatedly detects an instantaneous value of the output voltage Vo of the power conversion unit 10, and outputs a detected voltage value Vdet which is an instantaneous value of the detected output voltage Vo.
  • the current detection unit 30 of the series multiplex inverter 1 repeatedly detects an instantaneous value of the output current Io of the power conversion unit 10, and outputs a detected current value Idet which is an instantaneous value of the detected output current Io.
  • Controller of the multi-series inverter 1 40 includes a drive signal generator 41 for generating n driving signals Sp 1 Sp n, n driving signals Sp 1 Sp n n number of single-phase inverters 15 1 - A drive signal output unit 42 for outputting 15 n and an operation reception unit 43 are provided.
  • the drive signals Sp 1 to Sp n are shown without distinction, they are referred to as the drive signal Sp.
  • the drive signal generation unit 41 generates n drive signals Sp by constant output current control based on the detected current value Idet.
  • Each drive signal Sp is, for example, composed of a plurality of PWM signals as described above.
  • the drive signal generation unit 41 can also generate n drive signals Sp by constant output voltage control or constant output power control.
  • the drive signal generation unit 41 can generate n drive signals Sp by constant output voltage control based on the detected voltage value Vdet.
  • the drive signal generation unit 41 can generate n drive signals Sp by constant output power control based on the detection voltage value Vdet and the detection current value Idet.
  • the voltage detection unit 20 may not be provided.
  • the driving signals Sp 1 to Sp n output each of n rectangular wave voltages sequentially shifted in phase by a first phase difference ⁇ 1 described later from the single-phase inverters 15 different from each other among the n single-phase inverters 15. It is a signal.
  • a configuration example of the drive signal generation unit 41 will be described.
  • FIG. 4 is a diagram of a configuration example of a drive signal generation unit according to the first embodiment.
  • the drive signal generation unit 41 includes an effective value calculation unit 60, a current command output unit 61, a subtractor 62, a current control unit 63, a carrier wave output unit 64, and a comparator 65. , And a signal generation unit 66.
  • the effective value calculation unit 60 calculates an output current effective value Iom which is an effective value of the output current Io based on the detected current value Idet output from the current detection unit 30.
  • the effective value calculation unit 60 calculates the output current effective value Iom, for example, every half time of the output voltage cycle To.
  • “fo” is the frequency of the output voltage Vo and is hereinafter referred to as the output voltage frequency fo.
  • the current command output unit 61 outputs a current command Iref.
  • the value of the current command Iref is generated by the current command output unit 61 based on, for example, information supplied to the current command output unit 61 from the outside.
  • the subtractor 62 subtracts the output current effective value Iom from the current command Iref, and outputs a current difference value ⁇ I which is a result of subtraction.
  • Current control unit 63 generates voltage command Vref based on current difference value ⁇ I output from subtractor 62.
  • the current control unit 63 can generate the voltage command Vref by, for example, proportional integral control or proportional integral derivative control.
  • the carrier wave output unit 64 generates a carrier wave Vcs and outputs the generated carrier wave Vcs.
  • the carrier wave Vcs is, for example, a triangular wave voltage or a sawtooth wave voltage.
  • the output voltage cycle To is the same as the cycle of the carrier wave Vcs, and when the cycle of the carrier wave Vcs changes, the output voltage cycle To changes.
  • the comparator 65 compares the voltage command Vref with the carrier wave Vcs, and outputs the comparison result. Specifically, when the voltage command Vref is larger than the carrier wave Vcs, the comparator 65 outputs the first voltage V1, and when the voltage command Vref is smaller than the carrier wave Vcs, the first voltage V1 is It outputs a different second voltage V2.
  • the signal generation unit 66 generates n drive signals Sp 1 to Sp n based on the voltage output from the comparator 65.
  • the signal generator 66 has information indicating the first phase difference ⁇ 1. Further, the signal generation unit 66 determines the second phase difference ⁇ 2 based on the duty ratio of the voltage output from the comparator 65. For example, the signal generation unit 66 causes the second phase difference ⁇ 2 to be smaller as the time during which the second voltage V2 is output from the comparator 65 is shorter in the half cycle of the carrier wave Vcs. Determine ⁇ 2.
  • the signal generator 66 generates n drive signals Sp 1 to Sp n based on the first phase difference ⁇ 1 and the second phase difference ⁇ 2.
  • the signal generation unit 66 outputs the generated n drive signals Sp 1 to Sp n to the drive signal output unit 42 shown in FIG.
  • the drive signal output unit 42 determines a combination pattern of the drive signals Sp 1 to Sp n to the single phase inverters 15 1 to 15 n at a preset update period Ts.
  • the drive signal output unit 42 outputs the drive signals Sp 1 to Sp n to the single phase inverters 15 1 to 15 n according to the determined combination pattern.
  • Ts To / 2 ⁇ m
  • m is a natural number.
  • the single-phase inverters 15 1 to 15 n output terminals 16 1 , 17 1 , 16 2 , 17 2 ,..., 16 n based on the drive signals Sp 1 to Sp n output from the drive signal output unit 42.
  • Output voltages V INV1 to V INVn are output from -1 , 17 n -1 , 16 n and 17 n .
  • the output voltages V INV1 to V INVn of the single-phase inverters 15 1 to 15 n are combined, and the combined result is output as the output voltage Vo of the power conversion unit 10.
  • FIGS. 5 to 7 are diagrams showing examples of output voltages of the plurality of single-phase inverters according to the first embodiment.
  • n 8 i.e., the number of single-phase inverters 15 and eight, also a one-to-one combination to single-phase inverter 15 1 to 15 8 in the order of the drive signals Sp 1 - Sp 8
  • an example in which the drive signals Sp 1 to Sp 8 are input to the single phase inverters 15 1 to 15 8 is shown.
  • the drive signal Sp 1 single-phase inverters 15 1, the drive signal Sp 2 to single-phase inverter 15 2, the drive signal Sp 3 single-phase inverters 15 3, the drive signal Sp 4 single-phase inverters 15 4 are each It is input. Further, the drive signal Sp 5 to single-phase inverter 15 5, the drive signal Sp 6 to single-phase inverter 15 6, the drive signal Sp 7 in the single-phase inverters 15 7, the drive signal Sp 8 to single-phase inverter 15 8 are respectively input .
  • “1” means “+ Va” which is the voltage value of the positive rectangular wave voltage output by the single phase inverter 15, and “ ⁇ 1” indicates the single phase inverter 15.
  • “2” to “7” mean multiples of “+ Va”
  • “ ⁇ 2” to “ ⁇ 7” mean multiples of “ ⁇ Va”.
  • the vertical axis indicates the instantaneous value of the output voltage Vo
  • the horizontal axis indicates the phase of the output voltage Vo.
  • the spacing between the vertical dashed lines is 18 °.
  • the phase of the output voltage Vo will be referred to as an output voltage phase ⁇ o.
  • the positive rectangular wave voltage at the output voltage V INV2 is out of phase with the positive rectangular wave voltage at the output voltage V INV1 by the first phase difference ⁇ 1.
  • the positive rectangular wave voltage at the output voltage V INV3 is out of phase with the positive rectangular wave voltage at the output voltage V INV2 by the first phase difference ⁇ 1.
  • the negative rectangular wave voltage at the output voltage V INV2 is out of phase with the negative rectangular wave voltage at the output voltage V INV1 by a first phase difference ⁇ 1.
  • the negative rectangular wave voltage at the output voltage V INV3 is out of phase with the negative rectangular wave voltage at the output voltage V INV2 by the first phase difference ⁇ 1.
  • the single-phase inverter 15 outputs a negative rectangular wave voltage shifted in phase by the second phase difference ⁇ 2 after the output of the positive rectangular wave voltage is finished based on the drive signal Sp.
  • ⁇ 2 54 °.
  • the output voltage V INV1 from the single-phase inverters 15 1, 0 ° ⁇ ⁇ o ⁇ 126 is a period in which the period of ° is a positive square wave voltage is output, 180 ° ⁇ .theta.o ⁇ rectangular period is negative 306 ° It is a period during which the wave voltage is output. Therefore, in the output voltage V INV1 , the period of the negative rectangular wave voltage starts at the timing when the phase is shifted by 54 ° which is the second phase difference ⁇ 2 from the end of the period of the positive rectangular wave voltage. ing.
  • the output voltages V INV2 to V INV8 of single-phase inverters 15 2 to 15 8 are also negative at a timing shifted in phase by a second phase difference ⁇ 2 from the end of the positive rectangular wave voltage period. The period of the rectangular wave voltage starts.
  • the drive signal Sp is generated such that the second phase difference ⁇ 2 occurs in the output voltage V INV from the single-phase inverter 15.
  • the output terminals 16 1 , 17 1 , 16 2 , 17 2 ,..., 16 n -1 , 17 n -1 , 16 n , 17 n of the single-phase inverters 15 1 to 15 8 are connected in series with each other Therefore, the output voltages V INV1 to V INV8 of the single phase inverters 15 1 to 15 8 are synthesized. Therefore, as shown in FIG. 5, the waveform of the output voltage Vo of the power conversion unit 10 is a composite waveform of the output voltages V INV1 to V INV8 .
  • the output voltage V INV1 is + Va
  • the output voltages V INV2 to V INV4 are 0 V
  • the output voltages V INV5 to V INV8 are ⁇ Va.
  • the output voltage Vo is ⁇ 3 ⁇ Va.
  • the output voltages V INV1 and V INV2 are + Va
  • the output voltages V INV3 to V INV5 are 0 V
  • the output voltages V INV6 to V INV8 are -Va Therefore, the output voltage Vo is -Va.
  • the output voltages V INV1 to V INV3 are + Va
  • the output voltages V INV4 to V INV6 are 0 V
  • the output voltages V INV7 and V INV8 are ⁇ Va. Therefore, the output voltage Vo is + Va.
  • the output voltages V INV1 to V INV8 of the single phase inverters 15 1 to 15 8 are synthesized and output.
  • the output voltage Vo changes stepwise in the range of 7 ⁇ Va to ⁇ 7 ⁇ Va.
  • the waveform control of the output voltage Vo is performed by increasing or decreasing the time during which the single-phase inverter 15 outputs the rectangular wave voltage by changing the magnitude of the second phase difference ⁇ 2.
  • the second phase difference ⁇ 2 shown in FIG. 6 is set larger than the second phase difference ⁇ 2 shown in FIG. Specifically, the second phase difference ⁇ 2 shown in FIG. 6 is larger by 36 ° than the second phase difference ⁇ 2 shown in FIG. Therefore, in the example shown in FIG. 6, the output voltage Vo changes stepwise in the range of 6 ⁇ Va to ⁇ 6 ⁇ Va, and the amplitude is smaller than the output voltage Vo shown in FIG.
  • the second phase difference ⁇ 2 shown in FIG. 7 is set larger than the second phase difference ⁇ 2 shown in FIG. Specifically, the second phase difference ⁇ 2 shown in FIG. 7 is larger by 36 ° than the second phase difference ⁇ 2 shown in FIG. Therefore, in the example shown in FIG. 7, the output voltage Vo changes stepwise in the range from 3 ⁇ Va to ⁇ 3 ⁇ Va, and the amplitude is smaller than the output voltage Vo shown in FIG.
  • the output voltage V INV1-V INV8 since the phase is sequentially shifted identical waveforms with each other, the time the single-phase inverters 15 1 to 15 8 outputs a square wave voltage The length of the is equal.
  • the drive signal output unit 42 of the control unit 40 determines the combination pattern of the drive signals Sp 1 to Sp n to the single phase inverters 15 1 to 15 n at the update cycle Ts, Output power can be equalized between the inverters 15.
  • the reason why the output power can be equalized between the single phase inverters 15 will be described.
  • FIGS. 8 and 9 are diagrams each showing an example of the waveform of the output voltage and the waveform of the output current of the serial multiple inverter according to the first embodiment.
  • An example of a waveform is shown.
  • FIG. 8 shows the waveform of the output voltage Vo of the series multiplex inverter 1 and the waveform of the output current Io when the load 3 consumes a large amount of power.
  • the waveform of the output voltage Vo is a pseudo-sinusoidal waveform.
  • FIG. 9 shows the waveform of the output voltage Vo of the series multiplex inverter 1 and the waveform of the output current Io when the load 3 consumes little power.
  • the rectangular wave voltages output from each single phase inverter 15 do not overlap each other and are independent of each other. .
  • each of the output power P INV1 ⁇ P INV8 is referred to as an output power P INV.
  • single phase inverters 15 1 to 15 8 Since the output terminals 16 and 17 of the single phase inverters 15 1 to 15 8 are connected in series, the output current Io of the series multiplex inverter 1 and the output current of the single phase inverters 15 1 to 15 8 are common. As described above, single-phase inverters 15 1 to 15 8 is the same length of time to output a rectangular wave voltage.
  • single-phase inverters 15 1 to 15 8 are shifted from each other the timing of outputting the rectangular wave voltage, the output power P INV of each single-phase inverter 15, the instantaneous output voltage of each single-phase inverter 15 and the instantaneous output current and It is determined by the product of The length of time during which each single phase inverter 15 outputs a rectangular wave voltage is the same, but the timing of outputting the rectangular wave voltage is different from each other, and the timing of outputting the rectangular wave voltage for each single phase inverter 15 is constant. Therefore, the output powers P INV1 to P INV8 of the single phase inverters 15 1 to 15 n are different from each other.
  • the output power P INV single-phase inverter 15 which outputs a rectangular wave voltage at the timing the instantaneous value is larger output current Io is large.
  • the output power P INV single-phase inverter 15 which outputs a rectangular wave voltage at a timing instantaneous value is small in the output current Io is small.
  • each single phase inverter 15 since the output power PINV of each single phase inverter 15 is different, the loss in each single phase inverter 15 is also different. If sharing the cooling design a single-phase inverters 15 1 ⁇ 15 n, it is necessary to perform the cooling design of all single-phase inverter 15 remaining in conformity with the smallest loss is large single-phase inverter 15, the multi-series inverter large Leading to cost and cost.
  • the characteristics of the load 3 connected to the series multiplex inverter 1 change due to temperature, humidity, aging and the like, and a shift may occur between the output voltage frequency fo of the series multiplex inverter 1 and the resonant frequency of the load 3.
  • a phase shift occurs between the output voltage Vo of the series multiplex inverter 1 and the output current Io.
  • the phase of the output current Io delayed from the phase of the output voltage Vo will be referred to as a current delay phase
  • the phase of the output current Io advancing from the phase of the output voltage Vo will be referred to as a current lead phase. is there.
  • FIG. 11 and 12 are diagrams showing an example of the waveform of the output voltage and the waveform of the output current in the case of the current delay phase of the serial multiple inverter according to the first embodiment, respectively. Similar to FIG. 8, FIG. 11 shows the waveform of the output voltage Vo of the series multiplex inverter 1 and the waveform of the output current Io when the load 3 consumes a large amount of power. Further, FIG. 12 shows the waveform of the output voltage Vo of the series multiplex inverter 1 and the waveform of the output current Io when the load 3 consumes almost no power, as in FIG.
  • FIG. 13 is a diagram showing an example of the waveform of the output voltage and the waveform of the output power of each single-phase inverter in the state shown in FIG.
  • the phase of the output current Io lags behind the phase of the output voltage Vo of the series multiplex inverter 1
  • the polarity of the output voltage V INV and the output current I INV of some single-phase inverters 15 The polarity is opposite to that of
  • the capacitor 14 connected to the single-phase inverter 15 is charged from the single-phase inverter 15 since regeneration operation is performed. And the output power PINV becomes negative.
  • a part of single phase inverters 15 1 and 15 2 perform a regenerating operation, and capacitors 14 1 and 14 2 connected to single phase inverters 15 1 and 15 2 are charged.
  • Capacitor 14 1, 14 when the second voltage is the breakdown voltage or the capacitor 14 1 of the semiconductor elements constituting the single-phase inverters 15 1, 15 2, 14 2 of the breakdown voltage is more than, a semiconductor device constituting a single-phase inverter 15 1, 15 2 Or, the capacitors 14 1 and 14 2 fail due to the overvoltage.
  • the drive signal output unit 42 changes the combination pattern of the drive signals Sp 1 to Sp n to the single phase inverters 15 1 to 15 n at a preset update cycle Ts. Specifically, the drive signal output unit 42, for each update cycle Ts, each corresponding to the driving signal Sp 1 ⁇ Sp n in combination with the single-phase inverters 15 1 ⁇ 15 n of the driving signal Sp 1 ⁇ Sp n single The rotation is performed by shifting the phase inverters 15 by p units to output the drive signals Sp 1 to Sp n to the single phase inverters 15 1 to 15 n .
  • the timing when the rectangular wave voltage is output from the single-phase inverter 15 by the drive signals Sp 1 to Sp n is set as the output timings T 1 to T n .
  • the output timing of the rectangular wave voltage from the single phase inverter 15 by the drive signal Sp 1 is “T 1 ”
  • the output timing of the rectangular wave voltage from the single phase inverter 15 by the drive signal Sp 2 is “T 2 ”
  • output timings of the rectangular wave voltage from the single phase inverter 15 by the drive signals Sp 3 to Sp n are “T 3 ” to “T n ”.
  • FIG. 14 is a diagram showing an example of the relationship between the output voltage, the output current, and the output timing in the case of the current delay phase of the serial multiple inverter according to the first embodiment.
  • FIG. 15 is a diagram showing an example of the relationship between the output power, the output current, and the output timing in the case of the current delay phase of the serial multiplex inverter according to the first embodiment.
  • the horizontal axis indicates time
  • the vertical axis indicates current value and voltage value.
  • the horizontal axis indicates time
  • the vertical axis indicates current value and power value.
  • the driving signal output unit 42 for each update cycle Ts, each drive signal Sp 1 ⁇ Sp n in each different combination of the single-phase inverters 15 1 ⁇ 15 n of the driving signal Sp 1 ⁇ Sp n corresponding single phase
  • the rotation is performed by shifting the inverter 15 by p units to output the drive signals Sp 1 to Sp n to the single phase inverters 15 1 to 15 n .
  • each single-phase inverter 15 By performing rotation to shift the single-phase inverters 15, each corresponding to the driving signal Sp 1 ⁇ Sp n each different driving signals Sp 1 ⁇ Sp n in combination with the single-phase inverters 15 1 ⁇ 15 n for each p units, each single The timing at which the rectangular wave voltage is output from the phase inverter 15 can be switched by rotation from the output timing T 1 to T n . Therefore, it is possible to prevent the repetition of the regenerative operation and the continuous output of the large output power PINV .
  • a rectangular wave voltage from each single-phase inverter 15 can be obtained by performing rotation such that p is a natural number or 1 that is prime to n and p is one single-phase inverter 15 corresponding to drive signals Sp 1 to Sp n. Can be switched in rotation from output timing T 1 to T n in n cycles. Therefore, equalization of the output electric power PINV of each single phase inverter 15 and suppression of overcharge of capacitor 14 by regeneration operation can be performed appropriately.
  • the single-phase inverters 15 1 to 15 n will be referred to as first- to n-th-stage single-phase inverters 15 for convenience.
  • the rotation of the single-phase inverter 15 with respect to the drive signal Sp is a rotation that shifts in the direction from the first stage to the n-th stage and returns one stage from the n-th stage.
  • the target single-phase inverter 15 to be combined with the drive signal Sp 1 is the first-stage single-phase inverter 15 1 , the second second-stage single-phase inverter 15 2 ,.
  • the order of rotation is determined by returning to the first single-phase inverter 151 by shifting one single-phase inverter 15 n in the order and shifting one unit from the n-th single-phase inverter 15 n .
  • the drive signal output unit 42 does not shift one single-phase inverter 15 corresponding to each drive signal Sp in the order of rotation every update cycle Ts, but corresponds to each drive signal Sp every update cycle Ts.
  • a transition is made to shift the single-phase inverter 15 to the single-phase inverter 15 that shifts p units in the rotation order.
  • FIG. 16 is a diagram showing an example of the output timing of the rectangular wave voltage from each single-phase inverter for each update cycle.
  • single-phase inverter 15 the output timing T 5 in fifth period, the output timing T 2 in 6 th cycle, the output timing T 7 at 7-th cycle, the output timing T 4 in 8 th cycle, rectangular Each wave voltage is output.
  • the single-phase inverter 15 respectively outputs a rectangular wave voltage in the first period and the same output timing T 1 in 9 th cycle.
  • single-phase inverter 15 1 the output timing T 1, T 6, T 3 , T 8, T 5, T 2, T 7, T 4 in the process of outputting a rectangular wave voltage in the order 8 cycles per To repeat.
  • Single-phase inverter 15 2 to 15 8 as with single-phase inverter 15 1 is switched in rotation shifted by 5 the output of the rectangular wave voltage to the output timing T 1 ⁇ T 8. Therefore, the amount of power generated by each single-phase inverter 15 can be equalized in a time corresponding to eight cycles of the output voltage cycle To, and power loss of each single-phase inverter 15 can be appropriately equalized. .
  • single-phase inverter 15 1 the following period of the periodic outputting the rectangular wave voltage at the output power P INV is low output timing T 1, the output power P rectangular INV is at the output timing T 6 is a larger timing Wave voltage can be output. Therefore, the capacitor 14 charged in the regenerative operation can be discharged quickly, and the voltage fluctuation of the capacitor 14 can be minimized.
  • p may be a natural number other than n / 2 + 2.
  • FIG. 17 is a diagram showing an example of the relationship between the output voltage, the output current, and the output timing in the case of the lead phase of the serial multiple inverter according to the first embodiment.
  • FIG. 18 is a diagram showing an example of the relationship between the output power, the output current, and the output timing in the case of the lead phase of the serial multiplex inverter according to the first embodiment.
  • the horizontal axis indicates time
  • the vertical axis indicates current value and voltage value.
  • the horizontal axis indicates time
  • the vertical axis indicates current value and power value.
  • n 8 and output voltage Vo or output power Po of series multiplex inverter 1 when load 3 consumes little power.
  • the waveform and the waveform of the output current Io are shown.
  • FIG. 19 is a diagram showing another example of the output timing of the rectangular wave voltage from each single-phase inverter in each update cycle.
  • the single-phase inverters 15 1, the processing of outputting the output timing T 1, T 4, T 7 , T 2, T 5, T 8, the rectangular wave voltage in the order of T 3, T 6 Repeat every eight cycles.
  • Single-phase inverter 15 2 to 15 8, as with single-phase inverter 15 1 is switched in rotation shifted by three outputs of the rectangular wave voltage to the output timing T 1 ⁇ T 8.
  • Single-phase inverter 15 1 the output power in the next period of the periodic outputting the rectangular wave voltage at P INV small output timing T 8, the rectangular wave voltage at the output power P output timing T 3 is INV increases timing Can be output. Therefore, the capacitor 14 charged in the regenerative operation can be discharged quickly, and the voltage fluctuation of the capacitor 14 can be minimized.
  • the amount of power generated by each single-phase inverter 15 can be equalized in the time of eight cycles of the update cycle Ts, and power loss of each single-phase inverter 15 can be appropriately equalized.
  • n 2 ⁇ k + 1
  • n 4 ⁇ k + 2
  • n is a natural number which is relatively prime to n and p is 1 and p is shifted by p to perform timing at which rectangular wave voltage is output from each single phase inverter 15 in n cycles.
  • the operation reception unit 43 of the control unit 40 receives the input of the above-described p information by the operation on the operation unit 50, and inputs the p information received by the operation reception unit 43 to the drive signal output unit 42.
  • Drive signal output unit 42 sets an update period in which a combination pattern of n drive signals Sp 1 to Sp n to single phase inverters 15 1 to 15 n is preset based on p input from operation accepting unit 43. Change with Ts.
  • the operation unit 50 is, for example, a dip switch, but may be a detachable operation device.
  • the operation unit 50 is configured to be able to input and operate the number p.
  • the operation unit 50 can be, for example, a dip switch capable of selecting a natural number.
  • the operation unit 50 can input and operate not the number of p itself but indirect information for setting p.
  • the operation unit 50 includes first information indicating that the phase of the output current Io is delayed from the phase of the output voltage Vo, and second information indicating that the phase of the output current Io advances from the phase of the output voltage Vo. Can be set selectively.
  • the operation unit 50 is a dip switch including one switch, the setting of the first information is performed by turning on the dip switch, and the setting of the second information is performed by turning off the dip switch.
  • the serial multiplex inverter 1 includes the operation unit 50 and the operation reception unit 43. Therefore, even in the case where the load 3 changes characteristics depending on the season and the phase shift of the output voltage Vo with respect to the output current Io switches between the delay and the lead, the power loss of each single phase inverter 15 is appropriately equalized. be able to.
  • p may be switched in each period.
  • the combination of the period and p can be set by the operation unit 50 for each period.
  • the operation reception unit 43 can input, to the drive signal output unit 42, information of p combined in a period including the current time among the combination of the period set in the operation unit 50 and p.
  • the operation unit 50 can also set the combination of the temperature range and p for each temperature range instead of setting the combination of the period and p for each period.
  • the operation reception unit 43 inputs, to the drive signal output unit 42, the information of p combined with the temperature range including the current temperature among the combination of the temperature range set in the operation unit 50 and p. Can.
  • FIG. 20 is a flowchart of an example of processing of the control unit according to the first embodiment.
  • the control unit 40 generates n drive signals Sp whose phases are sequentially shifted by the first phase difference ⁇ 1 (step S11).
  • step S12 determines whether the update timing has come.
  • the update timing occurs, for example, every update period Ts. If the control unit 40 determines that the update timing has come (step S12: Yes), the n drive signals Sp obtained by shifting the combination to the n single-phase inverters 15 by p to the n single-phase inverters 15 It outputs (step S13).
  • step S12 determines that the update timing has not come (step S12: No)
  • the n drive signals Sp are combined into n single phases by combining n single phase inverters 15 as in the previous time. It outputs to the inverter 15 (step S14).
  • the control unit 40 repeatedly performs the process shown in FIG. 20 every half time of the output voltage cycle To.
  • FIG. 21 is a diagram illustrating an example of a hardware configuration of a control unit of the serial multiplex inverter according to the first embodiment.
  • the control unit 40 of the serial multiplex inverter 1 includes a processor 101, a memory 102, and an input / output circuit 103.
  • the processor 101, the memory 102, and the input / output circuit 103 can transmit and receive data to / from each other by a bus 104.
  • the memory 102 includes a recording medium in which a computer readable program is recorded.
  • the processor 101 executes the functions of the drive signal generation unit 41, the drive signal output unit 42, and the operation reception unit 43 described above by reading and executing the program stored in the memory 102.
  • the processor 101 is an example of a processing circuit, and includes, for example, one or more of a central processing unit (CPU), a digital signal processor (DSP), and a large scale integration (LSI).
  • the memory 102 is a non-volatile memory such as, for example, a random access memory (RAM), a read only memory (ROM), a flash memory, an erasable programmable read only memory (EPROM), and an EEPROM (registered trademark) (electrically erasable programmable read only memory). Or volatile semiconductor memory, magnetic disk, flexible disk, optical disk, compact disk, mini disk, or DVD (Digital Versatile Disc).
  • the control unit 40 described above may be realized by dedicated hardware that implements the same function as the processor 101 and the memory 102 shown in FIG.
  • the dedicated hardware may be, for example, a single circuit, a complex circuit, a programmed processor, a parallel programmed processor, an application specific integrated circuit (ASIC), a field programmable gate array (FPGA), or a processing circuit combining these. is there.
  • a part of the control unit 40 may be realized by dedicated hardware, and the rest of the control unit 40 may be realized by the processor 101 and the memory 102 shown in FIG.
  • the serial multiplex inverter 1 includes the power conversion unit 10, the drive signal generation unit 41, and the drive signal output unit 42.
  • the power conversion unit 10 includes n single-phase inverters 15 in which n is an integer of 3 or more, and the output terminals 16 and 17 of the n single-phase inverters 15 are connected in series.
  • the drive signal generation unit 41 outputs each of n rectangular wave voltages sequentially shifted in phase by the first phase difference ⁇ 1 set in advance from the single-phase inverters 15 different from each other among the n single-phase inverters 15. n drive signals Sp are generated.
  • the drive signal output unit 42 sets m as a natural number and a natural number that is a prime number with n and a natural number or 1 as p, and for each update period Ts where m times a half of the output voltage period To of the power conversion unit 10 is one period.
  • N combinations of n drive signals Sp to n single-phase inverters 15 are rotated by p units of single-phase inverters 15 corresponding to n drive signals Sp, and n drive signals Sp are n It outputs to the single-phase inverter 15 of two.
  • the timing at which the rectangular wave voltage is output from each single-phase inverter 15 can be switched between output timings T 1 to T n in rotation for n cycles of the update cycle Ts. Therefore, the amount of power generated by each single-phase inverter 15 can be equalized in a time corresponding to n cycles of the update cycle Ts, and power loss of each single-phase inverter 15 can be appropriately equalized.
  • the serial multiplex inverter 1 includes an operation receiving unit 43 that receives a setting operation of p.
  • Drive signal output unit 42 outputs n drive signals Sp to n single-phase inverters 15 based on p received by operation reception unit 43. Thereby, even when the loads 3 having different characteristics are connected, the power loss of each single-phase inverter 15 can be appropriately equalized by the operation on the operation receiving unit 43.
  • n 2 ⁇ k + 1
  • p is at least one of (n + 1) / 2 and (n-1) / 2.
  • n is 4 ⁇ k
  • p is at least one of n / 2 + 1 and n / 2 ⁇ 1.
  • n is 4 ⁇ k + 2
  • p is at least one of n / 2 + 2 and n / 2-2.
  • the second embodiment differs from the first embodiment in that the phase shift of the output voltage Vo with respect to the output current Io can be detected and p can be switched automatically.
  • components having the same functions as those in the first embodiment are given the same reference numerals and descriptions thereof will be omitted, and points different from the serial multiplex inverter 1 of the first embodiment will be mainly described.
  • FIG. 22 is a diagram of a configuration example of the serial multiplex inverter according to the second embodiment.
  • the serial multiplex inverter 1A according to the second embodiment includes a power conversion unit 10, a voltage detection unit 20, a current detection unit 30, and a control unit 40A.
  • the control unit 40A includes a drive signal generation unit 41, a drive signal output unit 42A, and a determination unit 44. Based on output voltage Vo detected by voltage detection unit 20 and output current Io detected by current detection unit 30, determination unit 44 advances or lags the phase of output current Io from the phase of output voltage Vo. Determine if it exists.
  • the determination unit 44 acquires a detection voltage value Vdet repeatedly output from the voltage detection unit 20 and a detection current value Idet repeatedly output from the current detection unit 30.
  • the determination unit 44 performs discrete Fourier transform on the detection voltage value Vdet and the detection current value Idet using a sampling period that is an integral multiple of the output voltage frequency fo.
  • the determination unit 44 extracts the first order component Io1 of the output current Io and the first order component Vo1 of the output voltage Vo by the discrete Fourier transform.
  • determination section 44 uses a method and algorithm for extracting only the first-order component from the signal having a plurality of higher-order frequency components instead of discrete Fourier transform, and uses the first-order component Io1 of output current Io and the first order of output voltage Vo. Component Vo1 can also be extracted.
  • the determination unit 44 can determine whether the phase of the output current Io leads or lags the phase of the output voltage Vo by obtaining the phase ⁇ by calculation of Equations (3) and (4) below.
  • the phase ⁇ indicates the phase shift of the output current Io with respect to the output voltage Vo.
  • Z Vo / Io (3)
  • ⁇ arctan (Im (Z) / Re (Z)) (4)
  • the determination unit 44 may obtain the waveform of the output current Io from the detected current value Idet and the waveform of the output voltage Vo from the detected voltage value Vdet, and compare the waveform of the output current Io with the waveform of the output voltage Vo. it can. The determination unit 44 can determine whether the phase of the output current Io leads or lags the phase of the output voltage Vo from the comparison result of the waveform of the output current Io and the waveform of the output voltage Vo.
  • the drive signal output unit 42A outputs the drive signals Sp 1 to Sp n to the single-phase inverters 15 1 to 15 n based on p determined from the determination result of the phase shift by the determination unit 44 at each update cycle Ts. .
  • the drive signal output unit 42A determines either n / 2 + 1 or n / 2 ⁇ 1 as p based on the determination result by the determination unit 44. Specifically, when the determination unit 44 determines that the phase of the output current Io is delayed from the phase of the output voltage Vo, the drive signal output unit 42A determines n / 2 + 1 as p. When the determination unit 44 determines that the phase of the output current Io leads from the phase of the output voltage Vo, the drive signal output unit 42A determines n / 2-1 as p.
  • the drive signal output unit 42A determines one of (n + 1) / 2 and (n-1) / 2 as p based on the determination result by the determination unit 44. Specifically, when the determination unit 44 determines that the phase of the output current Io is delayed from the phase of the output voltage Vo, the drive signal output unit 42A determines (n + 1) / 2 as p. In addition, when the determination unit 44 determines that the phase of the output current Io leads from the phase of the output voltage Vo, the drive signal output unit 42A determines (n-1) / 2 as p.
  • the drive signal output unit 42A switches the single-phase inverters 15 respectively corresponding to the drive signals Sp 1 to Sp n by shifting p units determined as described above at each update cycle Ts.
  • the determination unit 44 that determines the phase shift of the output current Io with respect to the output voltage Vo is provided in the control unit 40A, but the function of the determination unit 44 may be provided to an external device.
  • the external device can notify the control unit 40A of the determination result of the phase shift by wire or wirelessly.
  • Drive signal output unit 42A of control unit 40A outputs drive signals Sp 1 to Sp n to single-phase inverters 15 1 to 15 n based on p determined from the determination result of the phase shift notified from the external device. be able to.
  • FIG. 23 is a flowchart of an example of determination processing of the control unit according to the second embodiment.
  • the control unit 40A performs a current phase shift determination process (step S21).
  • the phase shift determination process is a process of determining which of the current delay phase and the current lead phase is generated.
  • the current delay phase indicates that the phase of the output current Io is delayed from the phase of the output voltage Vo as described above, and the current lead phase is the phase of the output current Io from the phase of the output voltage Vo as described above Indicates that you are moving forward.
  • control unit 40A determines whether the result of the current phase shift determination process indicates a current delay phase (step S22). If the result of the current phase shift determination process indicates the current delay phase (Yes at step S22), the control unit 40A determines p1 to be p (step S23), and the result of the current phase shift determination process is the current delay phase. Is not indicated (step S22: No), p2 is determined to be p (step S24).
  • the control unit 40A can perform the process shown in FIG. 22 at preset intervals.
  • a hardware configuration example of the control unit 40A of the serial multiplex inverter 1A according to the second embodiment is the same as the hardware configuration example shown in FIG.
  • the processor 101 can execute the functions of the drive signal generation unit 41, the drive signal output unit 42A, and the determination unit 44 by reading and executing the program stored in the memory 102.
  • the serial multiplex inverter 1A includes the voltage detection unit 20 that detects the output voltage Vo of the power conversion unit 10, and the current detection unit 30 that detects the output current Io of the power conversion unit 10. , And a determination unit 44. Based on output voltage Vo detected by voltage detection unit 20 and output current Io detected by current detection unit 30, determination unit 44 advances or lags the phase of output current Io from the phase of output voltage Vo. Determine if it exists. When the determination unit 44 determines that the phase of the output current Io is delayed from the phase of the output voltage Vo, the drive signal output unit 42A selects n of the n single-phase inverters 15 as different single-phase inverters.
  • the single drive inverter 15 corresponding to each of the n drive signals Sp is rotated by the first number, i.e., by the above-described p1 rotation to perform n drive signals Sp with n single phases It outputs to the inverter 15.
  • the drive signal output unit 42A outputs one of n single-phase inverters 15 to different single-phase inverters.
  • the single-phase inverters 15 corresponding to the n drive signals Sp are rotated by the second number, i.e., by the above-described p2, to rotate the n drive signals Sp into n units. It outputs to single phase inverter 15.
  • p1 and p2 may be limited to natural numbers not including 1, that is, natural numbers that are relatively prime to n.
  • the series multiplex inverters 1 and 1A described above are configured to have n transformers 12. However, instead of the n transformers 12, one multi-output transformer may be configured. In this case, an alternating voltage is output from the n secondary sides of the multi-output transformer whose primary side is connected to the single phase AC power supply 2 to the n rectifier circuits 13.
  • the single-phase AC power supply 2 is configured to convert the single-phase AC voltage Vac into the DC voltage Vdc, but the power supply is not limited to the single-phase AC power supply 2.
  • the series multiplex inverters 1 and 1A may have a configuration for converting a three-phase AC voltage into a DC voltage Vdc from a three-phase AC power supply.
  • the transformer 12 as a three-phase transformer and the rectifier circuit 13 as a three-phase rectifier circuit, it is possible to convert three-phase AC voltage into a DC voltage Vdc.
  • the DC voltage Vdc is input from independent DC power supplies each including the transformer 12, the rectifier circuit 13 and the capacitor 14 for each single-phase inverter 15.
  • n single DC power supplies The DC voltage Vdc may be input to the single-phase inverter 15 of FIG.
  • the output voltage V INV of each single-phase inverter 15 is input to the primary side of n transformers provided for each single-phase inverter 15.
  • the secondary sides of the n transformers are connected in series, whereby the output voltage V INV of each single-phase inverter 15 is synthesized and output to the load 3.
  • the configuration shown in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and one of the configurations is possible within the scope of the present invention. Parts can be omitted or changed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)

Abstract

直列多重インバータ（１）は、電力変換部（１０）と、駆動信号生成部（４１）と、駆動信号出力部（４２）とを備える。駆動信号生成部（４１）は、ｎを３以上の整数として、位相が順次ずれたｎ個の矩形波電圧の各々をｎ台の単相インバータ（１５１～１５ｎ）のうち互いに異なる単相インバータから出力させるｎ個の駆動信号（Ｓｐ１～Ｓｐｎ）を生成する。駆動信号出力部（４２）は、ｍを自然数としｎと互いに素である自然数または１をｐとして、電力変換部（１０）の出力電圧周期の半分のｍ倍の時間毎に、ｎ台の単相インバータ（１５１～１５ｎ）のうち各々異なる単相インバータへのｎ個の駆動信号（Ｓｐ１～Ｓｐｎ）の組み合わせにおいてｎ個の駆動信号（Ｓｐ１～Ｓｐｎ）に各々対応する単相インバータをｐ台ずつずらすローテーションを行ってｎ個の駆動信号（Ｓｐ１～Ｓｐｎ）をｎ台の単相インバータ（１５１～１５ｎ）へ出力する。

Description

直列多重インバータ
　本発明は、複数の単相インバータの出力端子が直列に接続された直列多重インバータに関する。
　従来、複数の単相インバータの各々から出力された互いに位相が異なる矩形波電圧を合成し、合成した電圧を出力する直列多重インバータが知られている。この種の直列多重インバータに関し、特許文献１には、複数の単相インバータに各々対応する複数のパルス幅変調（Pulse　Width　Modulation，ＰＷＭ）信号が変化するタイミングを単相インバータ間で入れ替えることによって各単相インバータからの矩形波電圧の出力時間の長さを均等化する技術が開示されている。
特開２００６－３２０１０３号公報
　上記従来の直列多重インバータでは、単相インバータ間で矩形波電圧の出力時間の長さを均等化することができる。しかしながら、各単相インバータの出力電力は、各単相インバータの瞬時出力電圧と瞬時出力電流との積で決定されることから、上記従来の直列多重インバータでは、単相インバータ間で出力電力のばらつきが大きいという課題がある。
　本発明は、上記に鑑みてなされたものであって、単相インバータ間で出力電力の均等化を図ることができる直列多重インバータを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明の直列多重インバータは、電力変換部と、駆動信号生成部と、駆動信号出力部とを備える。電力変換部は、ｎを３以上の整数として、ｎ台の単相インバータを有し、ｎ台の単相インバータの出力端子が直列に接続される。駆動信号生成部は、位相が順次ずれたｎ個の矩形波電圧の各々をｎ台の単相インバータのうち互いに異なる単相インバータから出力させるｎ個の駆動信号を生成する。駆動信号出力部は、ｍを自然数としｎと互いに素である自然数または１をｐとして、電力変換部の出力電圧周期の半分のｍ倍の時間毎に、ｎ台の単相インバータのうち各々異なる単相インバータへのｎ個の駆動信号の組み合わせにおいてｎ個の駆動信号に各々対応する単相インバータをｐ台ずつずらすローテーションを行ってｎ個の駆動信号をｎ台の単相インバータへ出力する。
　本発明によれば、単相インバータ間で出力電力の均等化を図ることができる、という効果を奏する。
本発明の実施の形態１にかかる直列多重インバータの構成例を示す図 実施の形態１にかかる単相インバータの構成例を示す図 実施の形態１にかかるゲートドライバから出力されるゲート信号と単相インバータの出力電圧の波形との関係を示す図 実施の形態１にかかる駆動信号生成部の構成例を示す図 実施の形態１にかかる複数の単相インバータの出力電圧の例を示す図 実施の形態１にかかる複数の単相インバータの出力電圧の例を示す図 実施の形態１にかかる複数の単相インバータの出力電圧の例を示す図 実施の形態１にかかる直列多重インバータの出力電圧の波形および出力電流の波形の一例を示す図 実施の形態１にかかる直列多重インバータの出力電圧の波形および出力電流の波形の一例を示す図 図９に示す状態の各単相インバータの出力電圧の波形および出力電力の波形の一例を示す図 実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電圧の波形および出力電流の波形の一例を示す図 実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電圧の波形および出力電流の波形の一例を示す図 図１２に示す状態の各単相インバータの出力電圧の波形および出力電力の波形の一例を示す図 実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電圧、出力電流、および出力タイミングの関係の一例を示す図 実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電力、出力電流、および出力タイミングの関係の一例を示す図 更新周期毎の各単相インバータからの矩形波電圧の出力タイミングの一例を示す図 実施の形態１にかかる直列多重インバータの進み位相の場合における出力電圧、出力電流、および出力タイミングの関係の一例を示す図 実施の形態１にかかる直列多重インバータの進み位相の場合における出力電力、出力電流、および出力タイミングの関係の一例を示す図 更新周期毎の各単相インバータからの矩形波電圧の出力タイミングの他の例を示す図 実施の形態１にかかる制御部の処理の一例を示すフローチャート 実施の形態１にかかる直列多重インバータの制御部のハードウェア構成例を示す図 実施の形態２にかかる直列多重インバータの構成例を示す図 実施の形態２にかかる制御部の決定処理の一例を示すフローチャート
　以下に、本発明の実施の形態にかかる直列多重インバータを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかる直列多重インバータの構成例を示す図である。図１に示すように、実施の形態１にかかる直列多重インバータ１は、電力変換部１０と、電圧検出部２０と、電流検出部３０と、電力変換部１０を制御して電力変換部１０から出力電圧Ｖｏを出力させる制御部４０と、操作部５０とを備える。
　電力変換部１０は、単相交流電源２から出力される交流電力を任意の周波数および振幅の交流電力に変換することができる。例えば、電力変換部１０は、単相交流電源２から出力される交流電力を１ｋＨｚ以上の高周波の交流電力へ変換することができる。なお、電力変換部１０は、単相交流電源２から出力される交流電力を１ｋＨｚ未満の周波数の交流電力へ変換することもできる。
　電力変換部１０は、ｎ個の電力変換ブロック１１１～１１ｎを備える。「ｎ」は、３以上の整数である。電力変換ブロック１１１は、トランス１２１、整流回路１３１、コンデンサ１４１、および単相インバータ１５１を備える。電力変換ブロック１１２は、トランス１２２、整流回路１３２、コンデンサ１４２、および単相インバータ１５２を備える。
　電力変換ブロック１１３～１１ｎの各々も、電力変換ブロック１１１，１１２と同様に、トランス１２３～１２ｎの一つと、整流回路１３３～１３ｎの一つと、コンデンサ１４３～１４ｎの一つと、単相インバータ１５３～１５ｎの一つとを備える。このように、電力変換ブロック１１１～１１ｎは、互いに同様の構成を有しているため、以下においては、電力変換ブロック１１１の構成について詳細に説明する。
　トランス１２１の一次巻線は、単相交流電源２に接続されており、単相交流電源２から出力される交流電圧Ｖａｃをトランス１２１の巻線比で決まる振幅の交流電圧へ変換して出力する。
　整流回路１３１は、トランス１２１の二次巻線に接続されており、トランス１２１から出力される交流電圧を整流する。整流回路１３１は、例えば、全波整流回路、半波整流回路、またはフルブリッジ回路である。なお、整流回路１３１は、トランス１２１から出力される交流電圧を整流することができればよく、全波整流回路、半波整流回路、およびフルブリッジ回路に限定されない。
　コンデンサ１４１は、整流回路１３１の出力電圧を平滑する。整流回路１３１およびコンデンサ１４１によって、トランス１２１から出力される交流電圧が直流電圧Ｖｄｃに変換される。
　単相インバータ１５１は、制御部４０により制御され、整流回路１３１およびコンデンサ１４１によって生成される直流電圧Ｖｄｃを矩形波電圧へ変換して出力することができる。
　電力変換ブロック１１２～１１ｎは、電力変換ブロック１１１と同様に、矩形波電圧を生成して出力する。以下、説明を分かりやすくするために、単相インバータ１５１～１５ｎが各々出力する電圧を出力電圧ＶＩＮＶ１～ＶＩＮＶｎと表す。なお、出力電圧ＶＩＮＶ１～ＶＩＮＶｎの各々を区別せずに示すときには、出力電圧ＶＩＮＶと呼ぶ。
　単相インバータ１５１～１５ｎの出力端子１６１，１７１，１６２，１７２，・・・，１６ｎ－１，１７ｎ－１，１６ｎ，１７ｎは互いに直列に接続される。これにより、単相インバータ１５１～１５ｎの出力電圧ＶＩＮＶ１～ＶＩＮＶｎが合成され、合成結果が電力変換部１０の出力電圧Ｖｏとして出力される。
　電力変換部１０の出力電圧Ｖｏは、負荷３に供給される。図１に示す直列多重インバータ１では、電力変換部１０の出力電圧Ｖｏを負荷３に直接供給しているが、直列多重インバータ１は、電力変換部１０と負荷３との間に不図示の高調波フィルタまたは高調波トランスを設けた構成であってもよい。高調波フィルタは、例えば、ＬＣフィルタである。
　なお、以下、トランス１２１～１２ｎの各々を区別せずに示すときには、トランス１２と呼び、整流回路１３１～１３ｎの各々を区別せずに示すときには、整流回路１３と呼ぶ。また、コンデンサ１４１～１４ｎの各々を区別せずに示すときには、コンデンサ１４と呼び、単相インバータ１５１～１５ｎの各々を区別せずに示すときには、単相インバータ１５と呼ぶ。
　図１に示す例では、各電力変換ブロック１１１～１１ｎは、トランス１２、整流回路１３、およびコンデンサ１４を有する構成であるが、トランス１２、整流回路１３、およびコンデンサ１４に代えて直流電圧Ｖｄｃを出力する直流電源を設けた構成であってもよい。
　図２は、実施の形態１にかかる単相インバータの構成例を示す図である。図２に示すように、単相インバータ１５１は、フルブリッジ接続された４つのスイッチング素子Ｑ１～Ｑ４と、スイッチング素子Ｑ１～Ｑ４の各々に逆並列に接続されたダイオードＤ１～Ｄ４と、ゲートドライバ１８とを備える。
　ゲートドライバ１８は、制御部４０から出力される後述する駆動信号に基づいて、ゲート信号Ｓｇ１～Ｓｇ４を生成し、生成したゲート信号Ｓｇ１～Ｓｇ４を各々スイッチング素子Ｑ１～Ｑ４のゲートへ出力する。これにより、スイッチング素子Ｑ１～Ｑ４がオンオフ制御されて単相インバータ１５１から出力電圧ＶＩＮＶ１が生成され出力される。スイッチング素子Ｑ１～Ｑ４は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field-Effect　Transistor）およびＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）に代表される半導体スイッチング素子である。
　図３は、実施の形態１にかかるゲートドライバから出力されるゲート信号と単相インバータの出力電圧の波形との関係を示す図である。図３に示すように、ゲート信号Ｓｇ１～Ｓｇ４によって矩形波電圧を含む出力電圧ＶＩＮＶ１が生成される。なお、図３において、「Ｔｏ」は、直列多重インバータ１の出力電圧Ｖｏの基本波周期を示す出力電圧周期である。また、「＋Ｖａ」は、単相インバータ１５１が出力する正の矩形波電圧の電圧値であり、「－Ｖａ」は、単相インバータ１５１が出力する負の矩形波電圧の電圧値である。
　制御部４０から各単相インバータ１５へ出力される駆動信号は、ゲート信号Ｓｇ１～Ｓｇ４の各々と同一波形の４つのＰＷＭ（Pulse　Width　Modulation）信号から構成され、ゲートドライバ１８に増幅されてスイッチング素子Ｑ１～Ｑ４へ出力される。なお、制御部４０からの駆動信号に基づいてゲートドライバ１８がゲート信号Ｓｇ１～Ｓｇ４を生成することができればよく、駆動信号は上述した例に限定されない。例えば、制御部４０から各単相インバータ１５へ出力される駆動信号は、１つまたは２つのＰＷＭ信号から構成されていてもよい。すなわち、ゲートドライバ１８は、１つまたは２つのＰＷＭ信号から構成される駆動信号から、ゲート信号Ｓｇ１～Ｓｇ４を生成して出力する構成であってもよい。
　単相インバータ１５２～１５ｎも、単相インバータ１５１と同様の構成である。なお、単相インバータ１５１～１５ｎは、図２に示す構成に限定されない。すなわち、単相インバータ１５１～１５ｎは、後述する出力電圧ＶＩＮＶ１～ＶＩＮＶｎを出力することができる構成であればよく、図２に示す構成でなくてもよい。
　図１に戻って、直列多重インバータ１の説明を続ける。直列多重インバータ１の電圧検出部２０は、電力変換部１０の出力電圧Ｖｏの瞬時値を繰り返し検出し、検出した出力電圧Ｖｏの瞬時値である検出電圧値Ｖｄｅｔを出力する。直列多重インバータ１の電流検出部３０は、電力変換部１０の出力電流Ｉｏの瞬時値を繰り返し検出し、検出した出力電流Ｉｏの瞬時値である検出電流値Ｉｄｅｔを出力する。
　直列多重インバータ１の制御部４０は、ｎ個の駆動信号Ｓｐ１～Ｓｐｎを生成する駆動信号生成部４１と、ｎ個の駆動信号Ｓｐ１～Ｓｐｎをｎ個の単相インバータ１５１～１５ｎに出力する駆動信号出力部４２と、操作受付部４３とを備える。なお、以下、駆動信号Ｓｐ１～Ｓｐｎの各々を区別せずに示すときには、駆動信号Ｓｐと呼ぶ。
　駆動信号生成部４１は、検出電流値Ｉｄｅｔに基づいて、出力電流一定制御によって、ｎ個の駆動信号Ｓｐを生成する。各駆動信号Ｓｐは、例えば、上述したように複数のＰＷＭ信号から構成される。なお、駆動信号生成部４１は、出力電圧一定制御または出力電力一定制御によって、ｎ個の駆動信号Ｓｐを生成することもできる。例えば、駆動信号生成部４１は、検出電圧値Ｖｄｅｔに基づいて、出力電圧一定制御によって、ｎ個の駆動信号Ｓｐを生成することができる。
　また、駆動信号生成部４１は、検出電圧値Ｖｄｅｔと検出電流値Ｉｄｅｔとに基づいて、出力電力一定制御によって、ｎ個の駆動信号Ｓｐを生成することができる。なお、駆動信号生成部４１が出力電流一定制御のみを行う場合、電圧検出部２０を設けない構成であってもよい。
　駆動信号Ｓｐ１～Ｓｐｎは、後述する第１の位相差φ１ずつ位相が順次ずれたｎ個の矩形波電圧の各々をｎ台の単相インバータ１５のうち互いに異なる単相インバータ１５から出力させる信号である。以下、駆動信号生成部４１の構成例について説明する。
　図４は、実施の形態１にかかる駆動信号生成部の構成例を示す図である。図４に示すように、駆動信号生成部４１は、実効値演算部６０と、電流指令出力部６１と、減算器６２と、電流制御部６３と、キャリア波出力部６４と、比較器６５と、信号生成部６６とを備える。
　実効値演算部６０は、電流検出部３０から出力される検出電流値Ｉｄｅｔに基づき、出力電流Ｉｏの実効値である出力電流実効値Ｉｏｍを演算する。実効値演算部６０は、例えば、出力電圧周期Ｔｏの半分の時間毎に、出力電流実効値Ｉｏｍを演算する。出力電圧周期Ｔｏは、上述したように出力電圧Ｖｏの基本波周期であり、Ｔｏ＝１／ｆｏである。なお、「ｆｏ」は、出力電圧Ｖｏの周波数であり、以下、出力電圧周波数ｆｏと呼ぶ。
　電流指令出力部６１は、電流指令Ｉｒｅｆを出力する。電流指令Ｉｒｅｆの値は、例えば、外部から電流指令出力部６１へ供給される情報に基づいて電流指令出力部６１によって生成される。
　減算器６２は、電流指令Ｉｒｅｆから出力電流実効値Ｉｏｍを減算し、減算した結果である電流差分値ΔＩを出力する。電流制御部６３は、減算器６２から出力される電流差分値ΔＩに基づいて、電圧指令Ｖｒｅｆを生成する。電流制御部６３は、例えば、比例積分制御、または比例積分微分制御によって、電圧指令Ｖｒｅｆを生成することができる。
　キャリア波出力部６４は、キャリア波Ｖｃｓを生成し、生成したキャリア波Ｖｃｓを出力する。キャリア波Ｖｃｓは、例えば、三角波状の波形の電圧またはノコギリ波状の波形の電圧である。出力電圧周期Ｔｏは、キャリア波Ｖｃｓの周期と同一であり、キャリア波Ｖｃｓの周期が変わると、出力電圧周期Ｔｏが変わる。
　比較器６５は、電圧指令Ｖｒｅｆとキャリア波Ｖｃｓとを比較し、比較した結果を出力する。具体的には、比較器６５は、電圧指令Ｖｒｅｆがキャリア波Ｖｃｓよりも大きい場合、第１の電圧Ｖ１を出力し、電圧指令Ｖｒｅｆがキャリア波Ｖｃｓよりも小さい場合、第１の電圧Ｖ１とは異なる第２の電圧Ｖ２を出力する。
　信号生成部６６は、比較器６５から出力される電圧に基づいて、ｎ個の駆動信号Ｓｐ１～Ｓｐｎを生成する。信号生成部６６は、第１の位相差φ１を示す情報を有している。また、信号生成部６６は、比較器６５から出力される電圧のデューティ比に基づいて、第２の位相差φ２を決定する。例えば、信号生成部６６は、キャリア波Ｖｃｓの半周期において、比較器６５から第２の電圧Ｖ２が出力される時間が短いほど第２の位相差φ２が小さくなるように、第２の位相差φ２を決定する。
　信号生成部６６は、第１の位相差φ１および第２の位相差φ２に基づいて、ｎ個の駆動信号Ｓｐ１～Ｓｐｎを生成する。信号生成部６６は、生成したｎ個の駆動信号Ｓｐ１～Ｓｐｎを図１に示す駆動信号出力部４２へ出力する。
　駆動信号出力部４２は、駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせパターンを予め設定された更新周期Ｔｓで決定する。駆動信号出力部４２は、決定した組み合わせパターンに従って駆動信号Ｓｐ１～Ｓｐｎを単相インバータ１５１～１５ｎへ出力する。なお、Ｔｓ＝Ｔｏ／２×ｍであり、ｍは自然数である。
　単相インバータ１５１～１５ｎは、駆動信号出力部４２から出力される駆動信号Ｓｐ１～Ｓｐｎに基づいて、出力端子１６１，１７１，１６２，１７２，・・・，１６ｎ－１，１７ｎ－１，１６ｎ，１７ｎから出力電圧ＶＩＮＶ１～ＶＩＮＶｎを出力する。単相インバータ１５１～１５ｎの出力電圧ＶＩＮＶ１～ＶＩＮＶｎは合成され、合成結果が電力変換部１０の出力電圧Ｖｏとして出力される。
　ここで、単相インバータ１５１～１５ｎの出力電圧ＶＩＮＶ１～ＶＩＮＶｎについて、図５～図７を参照して具体的に説明する。図５～図７は、実施の形態１にかかる複数の単相インバータの出力電圧の例を示す図である。なお、図５～図７では、ｎ＝８、すなわち単相インバータ１５の数を８台とし、また、駆動信号Ｓｐ１～Ｓｐ８の順で単相インバータ１５１～１５８まで一対一の組み合わせで、駆動信号Ｓｐ１～Ｓｐ８が単相インバータ１５１～１５８へ入力される例を示す。
　具体的には、単相インバータ１５１に駆動信号Ｓｐ１、単相インバータ１５２に駆動信号Ｓｐ２、単相インバータ１５３に駆動信号Ｓｐ３、単相インバータ１５４に駆動信号Ｓｐ４が各々入力される。また、単相インバータ１５５に駆動信号Ｓｐ５、単相インバータ１５６に駆動信号Ｓｐ６、単相インバータ１５７に駆動信号Ｓｐ７、単相インバータ１５８に駆動信号Ｓｐ８が各々入力される。
　また、図５～図７において、「１」は、単相インバータ１５が出力する正の矩形波電圧の電圧値である上述した「＋Ｖａ」を意味し、「－１」は、単相インバータ１５が出力する負の矩形波電圧の電圧値である上述した「－Ｖａ」を意味する。また、「２」～「７」は、「＋Ｖａ」の倍数を意味し、「－２」～「－７」は、「－Ｖａ」の倍数を意味する。また、図５～図７において、縦軸は出力電圧Ｖｏの瞬時値を示し、横軸は出力電圧Ｖｏの位相を示す。縦の破線間の間隔は、１８°である。なお、以下、出力電圧Ｖｏの位相を出力電圧位相θｏと記載する。
　図５に示すように、出力電圧ＶＩＮＶ１～ＶＩＮＶ８は、位相が第１の位相差φ１ずつ順次ずれている。具体的には、出力電圧ＶＩＮＶ１～ＶＩＮＶｎ８は、正の矩形波電圧になるタイミングが第１の位相差φ１ずつ順次ずれており、負の矩形波電圧になるタイミングが第１の位相差φ１ずつ順次ずれている。図５に示す例では、φ１＝１８°である。
　例えば、出力電圧ＶＩＮＶ２における正の矩形波電圧は、出力電圧ＶＩＮＶ１における正の矩形波電圧と第１の位相差φ１分だけ位相がずれている。また、出力電圧ＶＩＮＶ３における正の矩形波電圧は、出力電圧ＶＩＮＶ２における正の矩形波電圧と第１の位相差φ１分だけ位相がずれている。同様に、出力電圧ＶＩＮＶ２における負の矩形波電圧は、出力電圧ＶＩＮＶ１における負の矩形波電圧と第１の位相差φ１分だけ位相がずれている。また、出力電圧ＶＩＮＶ３における負の矩形波電圧は、出力電圧ＶＩＮＶ２における負の矩形波電圧と第１の位相差φ１分だけ位相がずれている。
　また、単相インバータ１５は、駆動信号Ｓｐに基づいて、正の矩形波電圧の出力が終了したときから、第２の位相差φ２分だけ位相がずれた負の矩形波電圧を出力する。図５に示す例では、φ２＝５４°である。また、単相インバータ１５１から出力電圧ＶＩＮＶ１において、０°≦θｏ＜１２６°の期間が正の矩形波電圧が出力される期間であり、１８０°≦θｏ＜３０６°の期間が負の矩形波電圧が出力される期間である。したがって、出力電圧ＶＩＮＶ１において、正の矩形波電圧の期間が終了したときから、第２の位相差φ２分である５４°だけ位相がずれたタイミングで、負の矩形波電圧の期間が開始している。
　同様に、単相インバータ１５２～１５８の出力電圧ＶＩＮＶ２～ＶＩＮＶ８も、正の矩形波電圧の期間が終了したときから、第２の位相差φ２分だけ位相がずれたタイミングで、負の矩形波電圧の期間が開始する。このように、駆動信号Ｓｐは、単相インバータ１５からの出力電圧ＶＩＮＶに第２の位相差φ２が生じるように生成される。
　上述したように単相インバータ１５１～１５８の出力端子１６１，１７１，１６２，１７２，・・・，１６ｎ－１，１７ｎ－１，１６ｎ，１７ｎは互いに直列接続されているため、単相インバータ１５１～１５８の出力電圧ＶＩＮＶ１～ＶＩＮＶ８は合成される。そのため、図５に示すように、電力変換部１０の出力電圧Ｖｏの波形は、出力電圧ＶＩＮＶ１～ＶＩＮＶ８の合成波形になる。
　例えば、０°≦θｏ＜１８°である場合、出力電圧ＶＩＮＶ１が＋Ｖａの電圧、出力電圧ＶＩＮＶ２～ＶＩＮＶ４の電圧が０Ｖ、および出力電圧ＶＩＮＶ５～ＶＩＮＶ８の電圧が－Ｖａであるため、出力電圧Ｖｏは、－３×Ｖａである。また、１８°≦θｏ＜３６°である場合、出力電圧ＶＩＮＶ１，ＶＩＮＶ２が＋Ｖａの電圧、出力電圧ＶＩＮＶ３～ＶＩＮＶ５の電圧が０Ｖ、および出力電圧ＶＩＮＶ６～ＶＩＮＶ８の電圧が－Ｖａであるため、出力電圧Ｖｏは、－Ｖａである。また、３６°≦θｏ＜５４°である場合、出力電圧ＶＩＮＶ１～ＶＩＮＶ３が＋Ｖａの電圧、出力電圧ＶＩＮＶ４～ＶＩＮＶ６の電圧が０Ｖ、および出力電圧ＶＩＮＶ７，ＶＩＮＶ８の電圧が－Ｖａであるため、出力電圧Ｖｏは、＋Ｖａである。
　このように、電力変換部１０の出力電圧Ｖｏでは、単相インバータ１５１～１５８の出力電圧ＶＩＮＶ１～ＶＩＮＶ８は合成されて出力される。図５に示す例では、出力電圧Ｖｏは、７×Ｖａから－７×Ｖａまでの範囲で段階的に電圧が変化する。出力電圧Ｖｏの波形制御は、第２の位相差φ２の大きさの変更により単相インバータ１５が矩形波電圧を出力する時間を増減することによって行われる。
　図６に示す第２の位相差φ２は、図５に示す第２の位相差φ２よりも大きく設定されている。具体的には、図６に示す第２の位相差φ２は、図５に示す第２の位相差φ２よりも３６°分の時間だけ大きい。そのため、図６に示す例では、出力電圧Ｖｏは、６×Ｖａから－６×Ｖａまでの範囲で段階的に電圧が変化し、図５に示す出力電圧Ｖｏよりも振幅が小さい。
　また、図７に示す第２の位相差φ２は、図６に示す第２の位相差φ２よりも大きく設定されている。具体的には、図７に示す第２の位相差φ２は、図６に示す第２の位相差φ２よりも３６°分の時間だけ大きい。そのため、図７に示す例では、出力電圧Ｖｏは、３×Ｖａから－３×Ｖａまでの範囲で段階的に電圧が変化し、図６に示す出力電圧Ｖｏよりも振幅が小さい。
　図５～図７に示すように、出力電圧ＶＩＮＶ１～ＶＩＮＶ８は、位相が順次ずれているが互いに同一波形であることから、単相インバータ１５１～１５８が矩形波電圧を出力する時間の長さは均等である。
　さらに、制御部４０の駆動信号出力部４２は、上述したように、駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせパターンを更新周期Ｔｓで決定することから、単相インバータ１５間で出力電力の均等化を図ることができる。以下、単相インバータ１５間で出力電力の均等化を図ることができる理由について説明する。
　駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの一対一の組み合わせが固定されている場合、以下のように２つの現象が生じる。以下、図１に示すように、直列多重インバータ１に、等価的にＬ，Ｃ，Ｒから構成される共振回路で表すことができる負荷３が接続されていると仮定する。また、制御部４０は、出力電流一定制御によって電力変換部１０を制御すると仮定する。
　まず、駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせが固定されている場合の第１の現象を図８～図１０を参照して説明する。
　図８および図９は、実施の形態１にかかる直列多重インバータの出力電圧の波形および出力電流の波形の一例を各々示す図である。なお、説明を分かり易くするために、図８および図９では、直列多重インバータ１の出力電圧周波数ｆｏと負荷３の共振周波数とが一致している場合の出力電圧Ｖｏの波形および出力電流Ｉｏの波形の一例を示している。
　図８では、負荷３が多く電力を消費している場合における直列多重インバータ１の出力電圧Ｖｏの波形および出力電流Ｉｏの波形が示されている。図８に示す状態では、各単相インバータ１５から矩形波電圧が出力されている時間が長いため、各単相インバータ１５から出力される矩形波電圧が重なっている。そのため、図８に示すように、出力電圧Ｖｏの波形は、擬似正弦波状の波形となる。
　図９では、負荷３がほとんど電力を消費していない場合における直列多重インバータ１の出力電圧Ｖｏの波形および出力電流Ｉｏの波形が示されている。図９に示す状態では、各単相インバータ１５から矩形波電圧が出力されている時間が短いため、各単相インバータ１５から出力される矩形波電圧同士は重ならず、各々独立した状態である。
　図１０は、図９に示す状態の各単相インバータの出力電圧の波形および出力電力の波形の一例を示す図である。図１０では、ｎ＝８であり、単相インバータ１５１～１５８の出力電圧ＶＩＮＶ１～ＶＩＮＶ８の波形と出力電力ＰＩＮＶ１～ＰＩＮＶ８の波形を示している。なお、以下、出力電力ＰＩＮＶ１～ＰＩＮＶ８の各々を区別せずに示すときには、出力電力ＰＩＮＶと呼ぶ。
　単相インバータ１５１～１５８の出力端子１６，１７は直列接続されていることから、直列多重インバータ１の出力電流Ｉｏと単相インバータ１５１～１５８の出力電流とは共通である。また、上述したように、単相インバータ１５１～１５８が矩形波電圧を出力する時間の長さも同じである。
　ところが、単相インバータ１５１～１５８が矩形波電圧を出力するタイミングが互いにずれており、各単相インバータ１５の出力電力ＰＩＮＶは、各単相インバータ１５の瞬時出力電圧と瞬時出力電流との積で決定される。各単相インバータ１５が矩形波電圧を出力する時間の長さは同じであるが矩形波電圧を出力するタイミングが互いに異なり且つ単相インバータ１５毎に矩形波電圧を出力するタイミングが一定である。そのため、単相インバータ１５１～１５ｎの出力電力ＰＩＮＶ１～ＰＩＮＶ８は、互いに異なる。
　例えば、出力電流Ｉｏの瞬時値が大きいタイミングで矩形波電圧を出力する単相インバータ１５の出力電力ＰＩＮＶは大きい。逆に、出力電流Ｉｏの瞬時値が小さいタイミングで矩形波電圧を出力する単相インバータ１５の出力電力ＰＩＮＶは小さい。
　このように、各単相インバータ１５の出力電力ＰＩＮＶは異なることから、各単相インバータ１５における損失も異なる。単相インバータ１５１～１５ｎで冷却設計を共通化する場合、最も損失が大きい単相インバータ１５に合わせて残りのすべての単相インバータ１５の冷却設計を行う必要があり、直列多重インバータの大型化および高コスト化に繋がってしまう。
　次に、駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせが固定されている場合の第２の現象を図１１～図１３を参照して説明する。
　直列多重インバータ１に接続された負荷３は、温度、湿度、および経年劣化などにより特性が変化し、直列多重インバータ１の出力電圧周波数ｆｏと負荷３の共振周波数にずれが生じることがある。この場合、直列多重インバータ１の出力電圧Ｖｏと出力電流Ｉｏとの間で位相のずれが生じる。なお、以下において、出力電圧Ｖｏの位相から遅れている出力電流Ｉｏの位相を、電流遅れ位相と呼び、出力電圧Ｖｏの位相から進んでいる出力電流Ｉｏの位相を、電流進み位相と呼ぶ場合がある。
　図１１および図１２は、実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電圧の波形および出力電流の波形の一例を各々示す図である。図１１には、図８と同様に、負荷３が多く電力を消費している場合における直列多重インバータ１の出力電圧Ｖｏの波形および出力電流Ｉｏの波形が示されている。また、図１２には、図９と同様に、負荷３がほとんど電力を消費していない場合における直列多重インバータ１の出力電圧Ｖｏの波形および出力電流Ｉｏの波形が示されている。
　図１３は、図１２に示す状態の各単相インバータの出力電圧の波形および出力電力の波形の一例を示す図である。図１３に示すように、直列多重インバータ１の出力電圧Ｖｏの位相に対して出力電流Ｉｏの位相が遅れている場合、一部の単相インバータ１５の出力電圧ＶＩＮＶの極性と出力電流ＩＩＮＶの極性とが逆となっている。
　出力電圧ＶＩＮＶの極性と出力電流ＩＩＮＶの極性とが逆になっている単相インバータ１５では、回生動作が行われるため、単相インバータ１５に接続されたコンデンサ１４が単相インバータ１５から充電され、出力電力ＰＩＮＶが負になる。図１３に示す例では、一部の単相インバータ１５１，１５２が回生動作をしており単相インバータ１５１，１５２に接続されたコンデンサ１４１，１４２への充電が行われる。
　そして、単相インバータ１５１，１５２において回生動作によるコンデンサ１４１，１４２への充電は出力電圧周期Ｔｏの半分の時間毎に繰り返し行われる。そのため、コンデンサ１４１，１４２の放電を行う放電手段が設けられていない場合、回生動作が繰り返されることでコンデンサ１４１，１４２の電圧が上昇し続ける。コンデンサ１４１，１４２の電圧が単相インバータ１５１，１５２を構成する半導体素子の耐圧またはコンデンサ１４１，１４２の耐圧が超えると、単相インバータ１５１，１５２を構成する半導体素子またはコンデンサ１４１，１４２が過電圧によって故障してしまう。
　また、回生動作によって充電されるコンデンサ１４１，１４２の放電を行う放電手段を設けた場合、放電手段による損失が発生するため、単相インバータ１５１，１５２での損失が大きくなる。そのため、直列多重インバータの大型化および高コスト化に繋がってしまう。
　このように、直列多重インバータ１の出力電圧周波数ｆｏと負荷３の共振周波数とのずれにより、直列多重インバータ１の出力電圧Ｖｏと出力電流Ｉｏとの間で位相のずれが生じた場合、一部の単相インバータ１５が回生動作をしてコンデンサ１４を充電する。
　なお、図１１に示す場合も、回生動作をする単相インバータ１５は存在するが、単相インバータ１５が矩形波電圧を出力する時間が長いため、出力電流Ｉｏの極性が反転し、出力電力ＰＩＮＶが正に変わる。したがって、回生動作が生じる単相インバータ１５において、コンデンサ１４への充電時間がコンデンサ１４の放電時間よりも短ければ、コンデンサ１４の電圧が上昇し続けることはない。
　以上のように、各単相インバータ１５の出力電力ＰＩＮＶが異なるという第１の現象と、一部の単相インバータ１５でコンデンサ１４の電圧が上昇するという第２の現象が生じる。
　そこで、駆動信号出力部４２は、駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせパターンを予め設定された更新周期Ｔｓで変更する。具体的には、駆動信号出力部４２は、更新周期Ｔｓ毎に、駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせにおいて駆動信号Ｓｐ１～Ｓｐｎに各々対応する単相インバータ１５をｐ台ずつずらすローテーションを行って駆動信号Ｓｐ１～Ｓｐｎを単相インバータ１５１～１５ｎへ出力する。ｐは、ｎと互いに素である自然数または１である。例えば、ｎ＝３の場合、ｐ＝１，２である。また、ｎ＝８の場合、ｐ＝１，３，５，７である。なお、ｐは、１を含まない自然数、すなわち、ｎと互いに素である自然数に限定されてもよい。
　ここで、駆動信号Ｓｐ１～Ｓｐｎによって単相インバータ１５から矩形波電圧が出力されるタイミングを出力タイミングＴ１～Ｔｎとする。例えば、駆動信号Ｓｐ１による単相インバータ１５からの矩形波電圧の出力タイミングを「Ｔ１」とし、駆動信号Ｓｐ２による単相インバータ１５からの矩形波電圧の出力タイミングを「Ｔ２」とする。同様に、駆動信号Ｓｐ３～Ｓｐｎによる単相インバータ１５からの矩形波電圧の出力タイミングを「Ｔ３」～「Ｔｎ」とする。
　まず、直列多重インバータ１の出力電流Ｉｏの位相が出力電圧Ｖｏの位相に対して遅れている場合について説明する。図１４は、実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電圧、出力電流、および出力タイミングの関係の一例を示す図である。また、図１５は、実施の形態１にかかる直列多重インバータの電流遅れ位相の場合における出力電力、出力電流、および出力タイミングの関係の一例を示す図である。図１４において、横軸は時間を示し、縦軸は電流値および電圧値を示す。図１５において、横軸は時間を示し、縦軸は電流値および電力値を示す。
　なお、図１４および図１５では、ｎ＝８である場合の例を示し、図９と同様に、負荷３がほとんど電力を消費していない場合における直列多重インバータ１の出力電圧Ｖｏ、出力電力Ｐｏの波形、および出力電流Ｉｏの波形が示されている。また、図１４では、出力電圧Ｖｏと出力タイミングＴ１～Ｔ８との関係を示し、図１５では、出力電力Ｐｏと出力タイミングＴ１～Ｔ８との関係を示している。
　駆動信号Ｓｐ１～Ｓｐ８と単相インバータ１５１～１５８の組み合わせを固定した場合、出力電圧周期Ｔｏの半分の時間毎に、各単相インバータ１５からは同じタイミングで矩形波電圧が出力される。この場合、上述したように、単相インバータ１５１，１５２は、回生動作を繰り返し行い、コンデンサ１４１，１４２を充電し続けてしまう。また、単相インバータ１５６は、他の単相インバータ１５よりも大きな出力電力ＰＩＮＶ６を出力し続けることから、他の単相インバータ１５よりも大きな電力損失を出し続けてしまう。
　そこで、駆動信号出力部４２は、更新周期Ｔｓ毎に、駆動信号Ｓｐ１～Ｓｐｎの各々異なる単相インバータ１５１～１５ｎへの組み合わせにおいて駆動信号Ｓｐ１～Ｓｐｎに各々対応する単相インバータ１５をｐ台ずつずらすローテーションを行って駆動信号Ｓｐ１～Ｓｐｎを単相インバータ１５１～１５ｎへ出力する。駆動信号Ｓｐ１～Ｓｐｎの各々異なる単相インバータ１５１～１５ｎへの組み合わせにおいて駆動信号Ｓｐ１～Ｓｐｎに各々対応する単相インバータ１５をｐ台ずつずらすローテーションを行うことで、各単相インバータ１５から矩形波電圧が出力されるタイミングを出力タイミングＴ１～Ｔｎまでローテーションで切り替えることができる。そのため、回生動作を繰り返し続けることおよび大きな出力電力ＰＩＮＶを出力し続けることを防止することができる。
　特に、ｎと互いに素である自然数または１をｐとし、駆動信号Ｓｐ１～Ｓｐｎに各々対応する単相インバータ１５をｐ台ずつずらすローテーションを行うことで、各単相インバータ１５から矩形波電圧が出力されるタイミングを、ｎ周期で出力タイミングＴ１～Ｔｎまでローテーションで切り替えることができる。したがって、各単相インバータ１５の出力電力ＰＩＮＶの均等化、および回生動作によるコンデンサ１４の過充電の抑制を適切に行うことができる。
　ここで、駆動信号Ｓｐ１～Ｓｐｎの各々異なる単相インバータ１５１～１５ｎへの組み合わせにおいて駆動信号Ｓｐ１～Ｓｐｎに各々対応する単相インバータ１５をずらすローテーションについて説明する。
　ここで、単相インバータ１５１～１５ｎを便宜上第１段目～第ｎ段目の単相インバータ１５と呼ぶ。この場合、駆動信号Ｓｐに対する単相インバータ１５のローテーションは、第１段目から第ｎ段目へ向かう方向の方向へずらし第ｎ段目から１台ずらすと第１段目に戻るローテーションである。
　例えば、駆動信号Ｓｐ１と組み合わせられる対象とされる単相インバータ１５を第１段目の単相インバータ１５１、第２の第２段目の単相インバータ１５２、・・、第ｎ段目の単相インバータ１５ｎの順に遷移させ、第ｎ段目の単相インバータ１５ｎから１台ずらすと第１段目の単相インバータ１５１に戻るローテーション順が定められている。そして、駆動信号出力部４２は、更新周期Ｔｓごとに各駆動信号Ｓｐに対応する単相インバータ１５をローテーション順に１台ずらす遷移とするのではなく、更新周期Ｔｓごとに各駆動信号Ｓｐに対応する単相インバータ１５をローテーション順にｐ台ずらす単相インバータ１５へずらす遷移とする。
　図１６は、更新周期毎の各単相インバータからの矩形波電圧の出力タイミングの一例を示す図である。図１６では、ｎ＝８およびｐ＝５の場合を示している。図１６に示すように、単相インバータ１５１は、１周期目において出力タイミングＴ１で、２周期目において出力タイミングＴ６で、３周期目において出力タイミングＴ３で、４周期目において出力タイミングＴ８で、矩形波電圧を各々出力する。
　また、単相インバータ１５１は、５周期目において出力タイミングＴ５で、６周期目において出力タイミングＴ２で、７周期目において出力タイミングＴ７で、８周期目において出力タイミングＴ４で、矩形波電圧を各々出力する。そして、単相インバータ１５１は、９周期目において１周期目と同様の出力タイミングＴ１で矩形波電圧を各々出力する。
　このように、単相インバータ１５１は、出力タイミングＴ１，Ｔ６，Ｔ３，Ｔ８，Ｔ５，Ｔ２，Ｔ７，Ｔ４の順で矩形波電圧を出力する処理を８周期毎に繰り返す。単相インバータ１５２～１５８も、単相インバータ１５１と同様に、矩形波電圧の出力を出力タイミングＴ１～Ｔ８まで５ずつずらしたローテーションで切り替える。したがって、出力電圧周期Ｔｏの８周期分の時間で、各単相インバータ１５が発生する電力量を均等化することができ、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　また、単相インバータ１５１は、出力電力ＰＩＮＶが小さい出力タイミングＴ１で矩形波電圧を出力した周期の次の周期には、出力電力ＰＩＮＶが大きくなるタイミングである出力タイミングＴ６で矩形波電圧を出力することができる。そのため、回生動作で充電されたコンデンサ１４を速やかに放電でき、コンデンサ１４の電圧変動を最小限に留めることができる。単相インバータ１５２～１５８も、単相インバータ１５１と同様に、コンデンサ１４の電圧変動を抑えることができる。
　また、上述した例では、ｎ＝８およびｐ＝５の場合の例を説明したが、ｎ＝８およびｐ＝５以外の場合であっても、上述した効果と同様の効果を得ることができる。具体的には、ｎ＝４×ｋである場合、ｐ＝ｎ／２＋１とすることで、上述した効果と同様の効果を得ることができる。ｋは自然数である。例えば、ｎ＝４の場合、ｐ＝３であり、ｎ＝１２の場合、ｐ＝７である。
　また、ｎ＝２×ｋ＋１である場合、ｐ＝（ｎ＋１）／２とすることで、上述した効果と同様の効果を得ることができる。例えば、ｎ＝５の場合、ｐ＝３であり、ｎ＝７の場合、ｐ＝４であり、ｎ＝９の場合、ｐ＝５である。
　また、ｎ＝４×ｋ＋２である場合、ｐ＝ｎ／２＋２とすることで、上述した効果と同様の効果を得ることができる。例えば、ｎ＝６の場合、ｐ＝５であり、ｎ＝１０の場合、ｐ＝７であり、ｎ＝１４の場合、ｐ＝９である。
　なお、ｎと互いに素である自然数または１をｐとし、ｐずつずらすローテーションを行うことで、各単相インバータ１５から矩形波電圧が出力されるタイミングをｎ周期で出力タイミングＴ１～Ｔｎまでローテーションで切り替えることができる。したがって、ｎ＝４×ｋである場合にｐはｎ／２＋１以外の自然数であってもよく、ｎ＝２×ｋ＋１である場合にｐは（ｎ＋１）／２以外の自然数であってもよく、ｎ＝４×ｋ＋２である場合にｐはｎ／２＋２以外の自然数であってもよい。
　次に、直列多重インバータ１の出力電流Ｉｏが出力電圧Ｖｏに対して進んでいる場合について説明する。図１７は、実施の形態１にかかる直列多重インバータの進み位相の場合における出力電圧、出力電流、および出力タイミングの関係の一例を示す図である。また、図１８は、実施の形態１にかかる直列多重インバータの進み位相の場合における出力電力、出力電流、および出力タイミングの関係の一例を示す図である。図１７において、横軸は時間を示し、縦軸は電流値および電圧値を示す。図１８において、横軸は時間を示し、縦軸は電流値および電力値を示す。
　なお、図１７および図１８では、図１４および図１５と同様に、ｎ＝８であり、且つ負荷３がほとんど電力を消費していない場合における直列多重インバータ１の出力電圧Ｖｏまたは出力電力Ｐｏの波形および出力電流Ｉｏの波形が示されている。
　図１９は、更新周期毎の各単相インバータからの矩形波電圧の出力タイミングの他の例を示す図である。図１９では、ｎ＝８およびｐ＝３の場合を示している。図１９に示すように、単相インバータ１５１は、出力タイミングＴ１，Ｔ４，Ｔ７，Ｔ２，Ｔ５，Ｔ８，Ｔ３，Ｔ６の順で矩形波電圧を出力する処理を８周期毎に繰り返す。単相インバータ１５２～１５８も、単相インバータ１５１と同様に、矩形波電圧の出力を出力タイミングＴ１～Ｔ８まで３ずつずらしたローテーションで切り替える。
　単相インバータ１５１は、出力電力ＰＩＮＶが小さい出力タイミングＴ８で矩形波電圧を出力した周期の次の周期には、出力電力ＰＩＮＶが大きくなるタイミングである出力タイミングＴ３で矩形波電圧を出力することができる。そのため、回生動作で充電されたコンデンサ１４を速やかに放電でき、コンデンサ１４の電圧変動を最小限に留めることができる。単相インバータ１５２～１５８も、単相インバータ１５１と同様に、コンデンサ１４の電圧変動を抑えることができる。
　したがって、更新周期Ｔｓの８周期分の時間で、各単相インバータ１５が発生する電力量を均等化することができ、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　また、上述した例では、ｎ＝８およびｐ＝３の場合の例を説明したが、ｎ＝８およびｐ＝３以外の場合であっても、上述した効果と同様の効果を得ることができる。具体的には、ｎ＝４×ｋである場合、ｐ＝ｎ／２－１とすることで、上述した効果と同様の効果を得ることができる。例えば、ｎ＝４の場合、ｐ＝１であり、ｎ＝１２の場合、ｐ＝５である。
　また、ｎ＝２×ｋ＋１である場合、ｐ＝（ｎ－１）／２とすることで、上述した効果と同様の効果を得ることができる。例えば、ｎ＝３の場合、ｐ＝１であり、ｎ＝５の場合、ｐ＝２であり、ｎ＝７の場合、ｐ＝３である。
　また、ｎ＝４×ｋ＋２である場合、ｐ＝ｎ／２－２とすることで、上述した効果と同様の効果を得ることができる。例えば、ｎ＝６の場合、ｐ＝１であり、ｎ＝１０の場合、ｐ＝３であり、ｎ＝１４の場合、ｐ＝５である。
　なお、電流進み位相の場合にも、ｎと互いに素である自然数または１をｐとし、ｐずつずらすローテーションを行うことで、各単相インバータ１５から矩形波電圧が出力されるタイミングをｎ周期で出力タイミングＴ１～Ｔｎまでローテーションで切り替えることができる。したがって、ｎ＝４×ｋである場合にｐはｎ／２－１以外の自然数であってもよく、ｎ＝２×ｋ＋１である場合にｐは（ｎ－１）／２以外の自然数であってもよく、ｎ＝４×ｋ－２である場合にｐはｎ／２－２以外の自然数であってもよい。
　また、上述した例では、電流遅れ位相の場合と電流進み位相の場合とについて主に説明したが、出力電流Ｉｏの位相と出力電圧Ｖｏの位相とが実質的に同一の場合でも、各単相インバータ１５の電力損失の均等化を図ることができる。
　図１に戻って、直列多重インバータ１の制御部４０の説明を続ける。制御部４０の操作受付部４３は、操作部５０への操作による上述のｐの情報の入力を受け付け、操作受付部４３によって受け付けたｐの情報を駆動信号出力部４２に入力する。駆動信号出力部４２は、操作受付部４３から入力されたｐに基づいて、ｎ個の駆動信号Ｓｐ１～Ｓｐｎの単相インバータ１５１～１５ｎへの組み合わせパターンを予め設定された更新周期Ｔｓで変更する。なお、操作部５０は、例えば、ディップスイッチであるが、着脱可能な操作機器であってもよい。
　操作部５０は、ｐの数そのものを入力操作することができる構成である。この場合、操作部５０は、例えば、自然数を選択することができるディップスイッチとすることができる。また、操作部５０は、ｐの数そのものではなく、ｐを設定するための間接的な情報を入力操作することができる。例えば、操作部５０は、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から遅れることを示す第１の情報と、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進むことを示す第２の情報とを選択的に設定することができる。操作部５０が１つのスイッチを含むディップスイッチの場合、第１の情報の設定はディップスイッチをオンにすることで、第２の情報の設定はディップスイッチをオフにすることで行われる。
　操作受付部４３は、ディップスイッチの状態からｐを決定する。例えば、ｎ＝８である場合、ディップスイッチがオンであればｐ＝ｎ／２＋１＝５とし、ディップスイッチがオフであればｐ＝ｎ／２－１＝３とする。また、ｎ＝９である場合、ディップスイッチがオンであればｐ＝（ｎ＋１）／２＝５とし、ディップスイッチがオフであればｐ＝（ｎ－１）／２＝４とする。
　このように、直列多重インバータ１は操作部５０および操作受付部４３を備える。そのため、季節などによって負荷３が特性変化して出力電流Ｉｏに対する出力電圧Ｖｏの位相ずれが遅れと進みとで切り替わる場合であっても、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　なお、電流遅れ位相である期間と電流進み位相である期間とが予め決まっているような場合には、期間毎にｐが切り替わるように設定することもできる。例えば、操作部５０により期間とｐとの組み合わせを期間毎に設定することができる。操作受付部４３は、操作部５０に設定された期間とｐとの組み合わせのうち現時点が含まれる期間に組み合わせられたｐの情報を駆動信号出力部４２に入力することができる。
　また、操作部５０は、期間とｐとの組み合わせを期間毎に設定することに代えて、温度範囲とｐとの組み合わせを温度範囲毎に設定することもできる。この場合、操作受付部４３は、操作部５０に設定された温度範囲とｐとの組み合わせのうち現在の温度が含まれる温度範囲に組み合わせられたｐの情報を駆動信号出力部４２に入力することができる。
　つづいて、制御部４０の動作を、フローチャートを用いて説明する。図２０は、実施の形態１にかかる制御部の処理の一例を示すフローチャートである。図２０に示すように、制御部４０は、位相が第１の位相差φ１ずつ順次ずれたｎ個の駆動信号Ｓｐを生成する（ステップＳ１１）。
　次に、制御部４０は、更新タイミングになったか否かを判定する（ステップＳ１２）。更新タイミングは、例えば、更新周期Ｔｓ毎に発生する。制御部４０は、更新タイミングになったと判定した場合（ステップＳ１２：Ｙｅｓ）、ｎ個の単相インバータ１５への組み合わせをｐだけずらしたｎ個の駆動信号Ｓｐをｎ個の単相インバータ１５へ出力する（ステップＳ１３）。
　また、制御部４０は、更新タイミングになっていないと判定した場合（ステップＳ１２：Ｎｏ）、前回と同じｎ個の単相インバータ１５への組み合わせでｎ個の駆動信号Ｓｐをｎ個の単相インバータ１５へ出力する（ステップＳ１４）。制御部４０は、図２０に示す処理を出力電圧周期Ｔｏの半分の時間毎に繰り返し行う。
　ここで、実施の形態１にかかる直列多重インバータ１の制御部４０のハードウェア構成について説明する。図２１は、実施の形態１にかかる直列多重インバータの制御部のハードウェア構成例を示す図である。図２１に示すように、直列多重インバータ１の制御部４０は、プロセッサ１０１と、メモリ１０２と、入出力回路１０３とを備える。プロセッサ１０１、メモリ１０２、および入出力回路１０３は、バス１０４によって互いにデータの送受信が可能である。メモリ１０２は、コンピュータが読み取り可能なプログラムが記録された記録媒体を含む。
　プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、上述した駆動信号生成部４１、駆動信号出力部４２、および操作受付部４３の機能を実行する。プロセッサ１０１は、処理回路の一例であり、例えば、ＣＰＵ（Central　Processing　Unit）、ＤＳＰ（Digital　Signal　Processer）、およびシステムＬＳＩ（Large　Scale　Integration）のうち一つ以上を含む。メモリ１０２は、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　Read　Only　Memory）、ＥＥＰＲＯＭ（登録商標）（Electrically　Erasable　Programmable　Read-Only　Memory）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスクまたはＤＶＤ（Digital　Versatile　Disc）などである。
　なお、上述した制御部４０を図２１に示したプロセッサ１０１およびメモリ１０２と同様の機能を実現する専用のハードウェアで実現してもよい。専用のハードウェアは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせた処理回路である。制御部４０の一部を専用のハードウェアで実現し、制御部４０の残りを図２１に示したプロセッサ１０１およびメモリ１０２で実現するようにしてもよい。
　以上のように、実施の形態１にかかる直列多重インバータ１は、電力変換部１０と、駆動信号生成部４１と、駆動信号出力部４２とを備える。電力変換部１０は、ｎを３以上の整数として、ｎ台の単相インバータ１５を有し、ｎ台の単相インバータ１５の出力端子１６，１７が直列に接続される。駆動信号生成部４１は、予め設定された第１の位相差φ１ずつ位相が順次ずれたｎ個の矩形波電圧の各々をｎ台の単相インバータ１５のうち互いに異なる単相インバータ１５から出力させるｎ個の駆動信号Ｓｐを生成する。駆動信号出力部４２は、ｍを自然数としｎと互いに素である自然数または１をｐとして、電力変換部１０の出力電圧周期Ｔｏの半分のｍ倍の時間を１周期とする更新周期Ｔｓ毎に、ｎ台の単相インバータ１５へのｎ個の駆動信号Ｓｐの組み合わせにおいてｎ個の駆動信号Ｓｐに各々対応する単相インバータ１５をｐ台ずつずらすローテーションを行ってｎ個の駆動信号Ｓｐをｎ台の単相インバータ１５へ出力する。これにより、更新周期Ｔｓのｎ周期分の時間で、各単相インバータ１５から矩形波電圧が出力されるタイミングを出力タイミングＴ１～Ｔｎまでローテーションで切り替えることができる。そのため、更新周期Ｔｓのｎ周期分の時間で、各単相インバータ１５が発生する電力量を均等化することができ、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　また、直列多重インバータ１は、ｐの設定操作を受け付ける操作受付部４３を備える。駆動信号出力部４２は、操作受付部４３によって受け付けたｐに基づいて、ｎ個の駆動信号Ｓｐをｎ台の単相インバータ１５へ出力する。これにより、特性が異なる負荷３が接続された場合であっても、操作受付部４３への操作によって、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　また、ｎが２×ｋ＋１である場合、ｐは、（ｎ＋１）／２および（ｎ－１）／２のうち少なくとも１つである。これにより、ｎ＝２×ｋ＋１である場合において、出力電流Ｉｏに対する出力電圧Ｖｏの位相ずれがある場合であっても、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　また、ｎが４×ｋである場合、ｐは、ｎ／２＋１およびｎ／２－１のうち少なくとも１つである。これにより、４×ｋである場合において、出力電流Ｉｏに対する出力電圧Ｖｏの位相ずれがある場合であっても、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
　また、ｎが４×ｋ＋２である場合、ｐは、ｎ／２＋２およびｎ／２－２のうち少なくとも１つである。これにより、４×ｋ＋２である場合において、出力電流Ｉｏに対する出力電圧Ｖｏの位相ずれがある場合であっても、各単相インバータ１５の電力損失の均等化を適切に図ることができる。
実施の形態２．
　実施の形態２では、出力電流Ｉｏに対する出力電圧Ｖｏの位相ずれを検出し、自動的にｐを切り替えることができる点で、実施の形態１と異なる。以下においては、実施の形態１と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態１の直列多重インバータ１と異なる点を中心に説明する。
　図２２は、実施の形態２にかかる直列多重インバータの構成例を示す図である。図２２に示すように、実施の形態２にかかる直列多重インバータ１Ａは、電力変換部１０と、電圧検出部２０と、電流検出部３０と、制御部４０Ａとを備える。
　制御部４０Ａは、駆動信号生成部４１と、駆動信号出力部４２Ａと、判定部４４とを備える。判定部４４は、電圧検出部２０によって検出された出力電圧Ｖｏと電流検出部３０によって検出された出力電流Ｉｏとに基づいて、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいるか遅れているかを判定する。
　判定部４４は、電圧検出部２０から繰り返し出力される検出電圧値Ｖｄｅｔと電流検出部３０から繰り返し出力される検出電流値Ｉｄｅｔとを取得する。判定部４４は、検出電圧値Ｖｄｅｔと検出電流値Ｉｄｅｔとを出力電圧周波数ｆｏの整数倍のサンプリング周期を用いて離散フーリエ変換を行う。判定部４４は、かかる離散フーリエ変換によって、出力電流Ｉｏの１次成分Ｉｏ１および出力電圧Ｖｏの１次成分Ｖｏ１を抽出する。なお、判定部４４は、離散フーリエ変換に代えて、複数の高次周波数成分を有する信号から１次成分だけを抽出する手法およびアルゴリズムにより出力電流Ｉｏの１次成分Ｉｏ１および出力電圧Ｖｏの１次成分Ｖｏ１を抽出することもできる。
　判定部４４によってフーリエ変換が行われた場合、出力電圧Ｖｏの１次成分Ｖｏ１および出力電流Ｉｏの１次成分Ｉｏ１は、下記式（１），（２）に示すように複素表示される。なお、下記式（１），（２）において、「Ｖｏ１Ｒｅ」はＶｏ１の実部、「Ｉｏ１Ｒｅ」はＩｏ１の実部、「Ｖｏ１Ｉｍ」はＶｏ１の虚部、「Ｉｏ１Ｉｍ」はＩｏ１の虚部、および「ｊ」は虚数単位を各々示す。
　Ｖｏ１＝Ｖｏ１Ｒｅ＋ｊ×Ｖｏ１Ｉｍ　・・・（１）
　Ｉｏ１＝Ｉｏ１Ｒｅ＋ｊ×Ｉｏ１Ｉｍ　・・・（２）
　判定部４４は、下記式（３），（４）の演算によって位相θを求めることで、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいるか遅れているかを判定することができる。位相θは、出力電圧Ｖｏに対する出力電流Ｉｏの位相のずれを示す。
　Ｚ＝Ｖｏ／Ｉｏ　・・・（３）
　θ＝ａｒｃｔａｎ（Ｉｍ（Ｚ）／Ｒｅ（Ｚ））　・・・（４）
　なお、判定部４４は、検出電流値Ｉｄｅｔから出力電流Ｉｏの波形と、検出電圧値Ｖｄｅｔから出力電圧Ｖｏの波形とを求め、出力電流Ｉｏの波形と出力電圧Ｖｏの波形とを比較することができる。判定部４４は、出力電流Ｉｏの波形と出力電圧Ｖｏの波形との比較結果から、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいるか遅れているかを判定することができる。
　駆動信号出力部４２Ａは、更新周期Ｔｓ毎に、判定部４４による位相ずれの判定結果から決定されるｐに基づいて、駆動信号Ｓｐ１～Ｓｐｎを単相インバータ１５１～１５ｎへ出力する。
　例えば、駆動信号出力部４２Ａは、ｎ＝４×ｋである場合、判定部４４による判定結果に基づいて、ｎ／２＋１およびｎ／２－１のいずれかをｐとして決定する。具体的には、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から遅れていると判定された場合、ｎ／２＋１をｐとして決定する。また、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいると判定された場合、ｎ／２－１をｐとして決定する。
　また、駆動信号出力部４２Ａは、ｎ＝２×ｋ＋１である場合、判定部４４による判定結果に基づいて、（ｎ＋１）／２および（ｎ－１）／２のいずれかをｐとして決定する。具体的には、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から遅れていると判定された場合、（ｎ＋１）／２をｐとして決定する。また、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいると判定された場合、（ｎ－１）／２をｐとして決定する。
　また、駆動信号出力部４２Ａは、ｎ＝４×ｋ＋２である場合、判定部４４による判定結果に基づいて、ｐ＝ｎ／２＋２およびｐ＝ｎ／２－２のいずれかを演算して、ｐを決定する。具体的には、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から遅れていると判定された場合、ｐ＝ｎ／２＋２を演算して、ｐを決定する。また、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいると判定された場合、ｐ＝ｎ／２－２を演算して、ｐを決定する。
　駆動信号出力部４２Ａは、更新周期Ｔｓ毎に、駆動信号Ｓｐ１～Ｓｐｎに各々対応する単相インバータ１５を、上述のように決定したｐ台ずつずらすローテーションを行って切り替える。これにより、負荷３の特性変化などによって電流遅れ位相と電流進み位相との間で状態が切り替わる場合であっても、各単相インバータ１５の出力電力ＰＩＮＶの均等化、および回生動作によるコンデンサ１４の過充電の抑制を適切に行うことができる。
　なお、上述した例では、出力電圧Ｖｏに対する出力電流Ｉｏの位相ずれを判定する判定部４４を制御部４０Ａに設ける構成であるが、判定部４４の機能を外部装置に持たせてもよい。この場合、外部装置は、制御部４０Ａへ位相ずれの判定結果を有線または無線で通知することができる。制御部４０Ａの駆動信号出力部４２Ａは、外部装置から通知される位相ずれの判定結果から決定されるｐに基づいて、駆動信号Ｓｐ１～Ｓｐｎを単相インバータ１５１～１５ｎへ出力することができる。
　つづいて、制御部４０Ａによるｐの決定処理を、フローチャートを用いて説明する。図２３は、実施の形態２にかかる制御部の決定処理の一例を示すフローチャートである。図２３に示すように、制御部４０Ａは、電流位相ずれの判定処理を行う（ステップＳ２１）。位相ずれの判定処理は、電流遅れ位相および電流進み位相のいずれが生じているかを判定する処理である。電流遅れ位相は、上述したように、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から遅れていることを示し、電流進み位相は、上述したように出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいることを示す。
　次に、制御部４０Ａは、電流位相ずれの判定処理の結果が電流遅れ位相を示すか否かを判定する（ステップＳ２２）。制御部４０Ａは、電流位相ずれの判定処理の結果が電流遅れ位相を示す場合（ステップＳ２２：Ｙｅｓ）、ｐ１をｐに決定し（ステップＳ２３）、電流位相ずれの判定処理の結果が電流遅れ位相を示さない場合（ステップＳ２２：Ｎｏ）、ｐ２をｐに決定する（ステップＳ２４）。制御部４０Ａは、図２２に示す処理を予め設定された周期毎に行うことができる。
　ここで、ステップＳ２３に示す「ｐ１」は、ｎ＝４×ｋである場合、ｐ＝ｎ／２＋１であり、ｎ＝２×ｋ＋１である場合、ｐ＝（ｎ＋１）／２であり、ｎ＝４×ｋ＋２である場合、ｐ＝ｎ／２＋２である。また、ステップＳ２３に示す「ｐ２」は、ｎ＝４×ｋである場合、ｐ＝ｎ／２－１であり、ｎ＝２×ｋ＋１である場合、ｐ＝（ｎ－１）／２であり、ｎ＝４×ｋ＋２である場合、ｐ＝ｎ／２－２である。
　また、実施の形態２にかかる直列多重インバータ１Ａの制御部４０Ａについてのハードウェア構成例は、図２１に示すハードウェア構成例と同じである。プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、駆動信号生成部４１、駆動信号出力部４２Ａ、および判定部４４の機能を実行することができる。
　以上のように、実施の形態２にかかる直列多重インバータ１Ａは、電力変換部１０の出力電圧Ｖｏを検出する電圧検出部２０と、電力変換部１０の出力電流Ｉｏを検出する電流検出部３０と、判定部４４とを含む。判定部４４は、電圧検出部２０によって検出された出力電圧Ｖｏと電流検出部３０によって検出された出力電流Ｉｏとに基づいて、出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいるか遅れているかを判定する。駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から遅れていると判定された場合に、ｎ台の単相インバータ１５のうち各々異なる単相インバータへのｎ個の駆動信号Ｓｐの組み合わせにおいてｎ個の駆動信号Ｓｐに各々対応する単相インバータ１５を第１の数である上述したｐ１ずつずらすローテーションを行ってｎ個の駆動信号Ｓｐをｎ台の単相インバータ１５へ出力する。また、駆動信号出力部４２Ａは、判定部４４によって出力電流Ｉｏの位相が出力電圧Ｖｏの位相から進んでいると判定された場合に、ｎ台の単相インバータ１５のうち各々異なる単相インバータへのｎ個の駆動信号Ｓｐの組み合わせにおいてｎ個の駆動信号Ｓｐに各々対応する単相インバータ１５を第２の数である上述したｐ２ずつずらすローテーションを行ってｎ個の駆動信号Ｓｐをｎ台の単相インバータ１５へ出力する。これにより、負荷３の特性変化などによって電流遅れ位相と電流進み位相との間で状態が切り替わる場合であっても、各単相インバータ１５の出力電力ＰＩＮＶの均等化、および回生動作によるコンデンサ１４の過充電の抑制を適切に行うことができる。なお、ｐ１，ｐ２は、１を含まない自然数、すなわち、ｎと互いに素である自然数に限定されてもよい。
　なお、上述した直列多重インバータ１，１Ａは、ｎ個のトランス１２を有する構成であるが、ｎ個のトランス１２に代えて、１台の多出力トランスを有する構成であってもよい。この場合、単相交流電源２に１次側が接続された多出力トランスのｎ個の二次側からｎ個の整流回路１３へ交流電圧が出力される。
　また、上述した例では、単相交流電源２から単相の交流電圧Ｖａｃを直流電圧Ｖｄｃへ変換する構成であるが、電源は、単相交流電源２に限定されない。例えば、直列多重インバータ１，１Ａは、単相交流電源２に代えて三相交流電源から三相の交流電圧を直流電圧Ｖｄｃへ変換する構成を有してもよい。この場合、トランス１２を三相トランスとし、整流回路１３を三相整流回路にすることで、三相の交流電圧を直流電圧Ｖｄｃへ変換することができる。
　また、上述した例では、単相インバータ１５毎に、トランス１２、整流回路１３、およびコンデンサ１４を各々含む独立した直流電源から直流電圧Ｖｄｃを入力する構成であるが、一つの直流電源からｎ個の単相インバータ１５へ直流電圧Ｖｄｃを入力する構成であってもよい。この場合、各単相インバータ１５の出力電圧ＶＩＮＶは、単相インバータ１５毎に設けられたｎ個のトランスの１次側へ入力される。ｎ個のトランスの２次側は直列に接続されており、これにより、各単相インバータ１５の出力電圧ＶＩＮＶが合成されて負荷３へ出力される。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１Ａ　直列多重インバータ、２　単相交流電源、３　負荷、１０　電力変換部、１１１～１１ｎ　電力変換ブロック、１２，１２１～１２ｎ　トランス、１３，１３１～１３ｎ　整流回路、１４，１４１～１４ｎ　コンデンサ、１５，１５１～１５ｎ　単相インバータ、１６，１６１～１６ｎ，１７，１７１～１７ｎ　出力端子、１８　ゲートドライバ、２０　電圧検出部、３０　電流検出部、４０，４０Ａ　制御部、４１　駆動信号生成部、４２，４２Ａ　駆動信号出力部、４３　操作受付部、４４　判定部、５０　操作部、６０　実効値演算部、６１　電流指令出力部、６２　減算器、６３　電流制御部、６４　キャリア波出力部、６５　比較器、６６　信号生成部。

Claims (6)

  1. 　ｎを３以上の整数として、ｎ台の単相インバータを有し、前記ｎ台の単相インバータの出力端子が直列に接続された電力変換部と、
    　位相が順次ずれたｎ個の矩形波電圧の各々を前記ｎ台の単相インバータのうち互いに異なる単相インバータから出力させるｎ個の駆動信号を生成する駆動信号生成部と、
    　ｍを自然数とし前記ｎと互いに素である自然数または１をｐとして、前記電力変換部の出力電圧周期の半分のｍ倍の時間毎に、前記ｎ台の単相インバータのうち各々異なる単相インバータへの前記ｎ個の駆動信号の組み合わせにおいて前記ｎ個の駆動信号に各々対応する単相インバータをｐ台ずつずらすローテーションを行って前記ｎ個の駆動信号を前記ｎ台の単相インバータへ出力する駆動信号出力部とを備える
    　ことを特徴とする直列多重インバータ。
  2. 　前記ｐの設定操作を受け付ける操作受付部を備え、
    　前記駆動信号出力部は、
    　前記操作受付部によって受け付けた前記ｐに基づいて、前記ｎ個の駆動信号を前記ｎ台の単相インバータへ出力する
    　ことを特徴とする請求項１に記載の直列多重インバータ。
  3. 　前記ｐは、互いに異なる第１の数と第２の数とを含み、
    　前記電力変換部の出力電圧を検出する電圧検出部と、
    　前記電力変換部の出力電流を検出する電流検出部と、
    　前記電圧検出部によって検出された前記出力電圧と前記電流検出部によって検出された前記出力電流とに基づいて、前記出力電流の位相が前記出力電圧の位相から進んでいるか遅れているかを判定する判定部と、を備え、
    　前記駆動信号出力部は、
    　前記判定部によって前記出力電流の位相が前記出力電圧の位相から遅れていると判定された場合に、前記組み合わせにおいて前記ｎ個の駆動信号に各々対応する単相インバータを前記第１の数ずつずらすローテーションを行って前記ｎ個の駆動信号を前記ｎ台の単相インバータへ出力し、前記判定部によって前記出力電流の位相が前記出力電圧の位相から進んでいると判定された場合に、前記組み合わせにおいて前記ｎ個の駆動信号に各々対応する単相インバータを前記第２の数ずつずらすローテーションを行って前記ｎ個の駆動信号を前記ｎ台の単相インバータへ出力する
    　ことを特徴とする請求項１に記載の直列多重インバータ。
  4. 　ｋを自然数として、前記ｎは、２×ｋ＋１であり、
    　前記ｐは、ｎ／２＋１／２およびｎ／２－１／２のうち少なくとも１つである
    　ことを特徴とする請求項２または３に記載の直列多重インバータ。
  5. 　ｋを自然数として、前記ｎは、４×ｋであり、
    　前記ｐは、ｎ／２＋１およびｎ／２－１のうち少なくとも１つである
    　ことを特徴とする請求項２または３に記載の直列多重インバータ。
  6. 　ｋを自然数として、前記ｎは、４×ｋ＋２であり、
    　前記ｐは、ｎ／２＋２およびｎ／２－２のうち少なくとも１つである
    　ことを特徴とする請求項２または３に記載の直列多重インバータ。
PCT/JP2018/002805 2018-01-29 2018-01-29 直列多重インバータ WO2019146124A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2018/002805 WO2019146124A1 (ja) 2018-01-29 2018-01-29 直列多重インバータ
US16/962,254 US11183948B2 (en) 2018-01-29 2018-01-29 Series multiplex inverter
JP2018521443A JP6391897B1 (ja) 2018-01-29 2018-01-29 直列多重インバータ
DE112018006967.2T DE112018006967T5 (de) 2018-01-29 2018-01-29 Reihen-Multiplex-Umrichter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/002805 WO2019146124A1 (ja) 2018-01-29 2018-01-29 直列多重インバータ

Publications (1)

Publication Number Publication Date
WO2019146124A1 true WO2019146124A1 (ja) 2019-08-01

Family

ID=63579929

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/002805 WO2019146124A1 (ja) 2018-01-29 2018-01-29 直列多重インバータ

Country Status (4)

Country Link
US (1) US11183948B2 (ja)
JP (1) JP6391897B1 (ja)
DE (1) DE112018006967T5 (ja)
WO (1) WO2019146124A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349410B2 (en) * 2018-01-30 2022-05-31 Mitsubishi Electric Corporation Series multiplex inverter
JP7199262B2 (ja) * 2019-03-14 2023-01-05 東海旅客鉄道株式会社 直列多重電力変換装置
JP6856099B2 (ja) * 2019-09-06 2021-04-07 株式会社明電舎 直列多重インバータの制御装置
JP7318443B2 (ja) * 2019-09-19 2023-08-01 株式会社明電舎 直列多重インバータおよび直列多重インバータの制御方法
CN113612402A (zh) * 2021-08-09 2021-11-05 山特电子（深圳）有限公司 一种三相逆变控制系统和控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002058257A (ja) * 2000-08-08 2002-02-22 Fuji Electric Co Ltd 多重電力変換器の制御装置
JP2006320103A (ja) * 2005-05-12 2006-11-24 Fuji Electric Systems Co Ltd 直列多重電力変換装置の制御装置
WO2017073150A1 (ja) * 2015-10-29 2017-05-04 株式会社日立製作所 電源装置及びその制御方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH082183B2 (ja) 1991-07-25 1996-01-10 東京電力株式会社 直列ｎ重インバータの制御方法
JPH1198856A (ja) 1997-09-12 1999-04-09 Toshiba Corp 電力変換装置の制御装置
JP6390806B1 (ja) * 2017-08-02 2018-09-19 株式会社明電舎 インバータ装置
US11349410B2 (en) * 2018-01-30 2022-05-31 Mitsubishi Electric Corporation Series multiplex inverter
JP6690662B2 (ja) * 2018-03-29 2020-04-28 ダイキン工業株式会社 電源品質管理システムならびに空気調和装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002058257A (ja) * 2000-08-08 2002-02-22 Fuji Electric Co Ltd 多重電力変換器の制御装置
JP2006320103A (ja) * 2005-05-12 2006-11-24 Fuji Electric Systems Co Ltd 直列多重電力変換装置の制御装置
WO2017073150A1 (ja) * 2015-10-29 2017-05-04 株式会社日立製作所 電源装置及びその制御方法

Also Published As

Publication number Publication date
DE112018006967T5 (de) 2020-10-08
US20210067054A1 (en) 2021-03-04
US11183948B2 (en) 2021-11-23
JPWO2019146124A1 (ja) 2020-02-06
JP6391897B1 (ja) 2018-09-19

Similar Documents

Publication Publication Date Title
WO2019146124A1 (ja) 直列多重インバータ
EP2214301B1 (en) Power conversion systems and methods for controlling harmonic distortion
JP6206502B2 (ja) 電力変換装置及び電力変換方法
Pramanick et al. Low-order harmonic suppression for open-end winding IM with dodecagonal space vector using a single DC-link supply
JP6370522B1 (ja) 直列多重インバータ
Beig Constant v/f induction motor drive with synchronised space vector pulse width modulation
JP4929863B2 (ja) 電力変換装置
Gaur et al. Various control strategies for medium voltage high power multilevel converters: A review
JP2009177899A (ja) 電力変換システム
JP5362657B2 (ja) 電力変換装置
JP5881362B2 (ja) 電力変換装置
CN110366814B (zh) 电源控制装置、电力转换系统和电源控制方法
RU2428783C1 (ru) Способ формирования и регулирования высокого напряжения матричного непосредственного преобразователя частоты каскадного типа с высокочастотной синусоидальной шим
KR101697855B1 (ko) H-브리지 멀티 레벨 인버터
Corzine et al. Distributed control of hybrid motor drives
Maswood et al. High power multilevel inverter with unity PF front-end rectifier
WO2018159027A1 (ja) 電源制御装置、電力変換システム及び電源制御方法
Dzung et al. Model predictive current control for T-type NPC inverter using new on-line inductance estimation method
Porru et al. A novel DC-link voltage and current control algorithm for Neutral-Point-Clamped converters
dos Santos et al. Modulated Model Predictive Control (M 2 PC) Applied to Three-Phase Dual-Converter-Based Rectifiers
WO2016194712A1 (ja) 絶縁型電力変換装置
Nazifa et al. Frequency Weighted Finite Control Set MPC of Multilevel Inverter for Controlled Spectrum of Load Current
Kaarthik et al. A 19 level dodecagonal voltage space vector structure for medium voltage IM drive
JP7055620B2 (ja) 電力変換装置
JP6575865B2 (ja) ３レベルインバータの制御方法及び制御装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018521443

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18901947

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 18901947

Country of ref document: EP

Kind code of ref document: A1