WO2019142730A1 - 駆動対象スイッチの駆動回路 - Google Patents

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WO2019142730A1
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一範 渡邉
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株式会社デンソー
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    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Definitions

  • the present disclosure relates to a drive circuit of a switch to be driven.
  • a switch such as a MOSFET or an IGBT having a first main terminal, a second main terminal, and a main control terminal is known.
  • the switch is turned on to allow current to flow between the first main terminal and the second main terminal when the potential difference of the main control terminal with respect to the second main terminal becomes equal to or higher than the threshold voltage.
  • the switch is turned off to block the flow of current from the first main terminal to the second main terminal.
  • the drive circuit includes an electrical path electrically connecting a negative voltage source having a negative voltage lower than the potential of the second main terminal or the second main terminal to the main control terminal. .
  • a drive circuit for switches one that drives a plurality of switches connected in parallel with one another is also known.
  • the second main terminal or the negative voltage source to the main control terminal are electrically connected by the electrical path.
  • the threshold voltages of at least two of the plurality of switches may be different from one another.
  • the switch with the lower threshold voltage is more prone to self turn-on than the switch with the higher threshold voltage. Therefore, a drive circuit for driving a plurality of switches connected in parallel with each other is required to have a configuration for appropriately suppressing the self turn-on.
  • An object of the present disclosure is to provide a drive circuit of a switch to be driven that can suppress the occurrence of self turn-on.
  • the present disclosure relates to a drive circuit of a drive target switch that drives a plurality of drive target switches connected in parallel with one another, wherein the drive target switch has a first main terminal, a second main terminal, and a main control terminal, When the potential difference of the main control terminal with respect to the two main terminals becomes equal to or higher than the threshold voltage, an ON state is established that allows current to flow between the first main terminal and the second main terminal, and the potential difference is less than the threshold voltage To prevent the flow of current from the first main terminal to the second main terminal, and among the plurality of driven switches, the threshold voltages of at least two driven switches are different from each other.
  • the electrical path is electrically connected to each other, and for each of the plurality of electrical paths, the impedance of the electrical path is increased by the electric charge flowing into the electrical path through the parasitic capacitance of the switch to be driven.
  • the impedance is less than the threshold voltage.
  • the present disclosure electrically connects from a negative voltage source having a negative voltage lower than the potential of the second main terminal or the second main terminal to the main control terminal for each of the plurality of driven switches connected in parallel with each other. It has an electrical path. Then, for each of the plurality of electrical paths, the impedance of the electrical path is set to an impedance such that the potential difference raised by the charge flowing into the electrical path via the parasitic capacitance of the switch to be driven is less than the threshold voltage. Therefore, even when the threshold voltages of at least two of the plurality of drive target switches are different from each other, the occurrence of the self turn-on can be suppressed.
  • FIG. 1 is an entire configuration diagram of a control system of a rotating electrical machine according to a first embodiment
  • FIG. 2 is a diagram showing the current-voltage characteristics of the switch
  • FIG. 3 is a perspective view showing a part of the configuration of the inverter
  • FIG. 4 is a perspective view showing a module incorporating a switch
  • FIG. 5 is a diagram showing the configuration of a module
  • FIG. 6 is a diagram showing the configuration of the drive circuit
  • FIG. 7 is a time chart for explaining the drive mode of the off hold switch
  • FIG. 8 is a time chart showing transition of the gate voltage etc.
  • FIG. 9 is a time chart showing the transition of the gate voltage etc. of the first switch which is a MOSFET
  • FIG. 10 is a plan view showing a part of the control board
  • FIG. 11 is a diagram showing a configuration of a drive circuit according to Modification 1 of the first embodiment
  • FIG. 12 is a diagram showing a cross-sectional configuration of the control substrate of the first embodiment
  • FIG. 13 is a diagram showing a cross-sectional configuration of a control board according to a second modification of the first embodiment
  • FIG. 14 is a plan view showing a part of the control substrate according to the second embodiment
  • FIG. 15 is a plan view showing a part of the control substrate according to the third embodiment
  • FIG. 16 is a plan view showing a part of the control substrate according to the fourth embodiment
  • FIG. 17 is a plan view showing a part of the control substrate according to the fifth embodiment
  • FIG. 18 is a diagram showing a configuration of a drive circuit according to a sixth embodiment
  • FIG. 19 is a time chart showing driving modes of the first and second switches and the first and second off hold switches according to the seventh embodiment
  • FIG. 20 is a diagram showing a configuration of a drive circuit according to an eighth embodiment
  • FIG. 21 is a diagram showing a configuration of a drive circuit according to a ninth embodiment
  • FIG. 22 is a plan view showing a part of a control board according to another embodiment
  • FIG. 23 is a perspective view showing a part of the configuration of an inverter according to another embodiment
  • FIG. 24 is a perspective view showing a module according to another embodiment.
  • the drive circuit according to the present embodiment constitutes a control system of a rotating electrical machine.
  • the control system includes a DC power supply 10, an inverter 20 as a power converter, a rotating electrical machine 30, and a control device 40.
  • the rotary electric machine 30 is, for example, a vehicle-mounted main machine.
  • the rotating electrical machine 30 is electrically connected to the DC power supply 10 via the inverter 20.
  • three-phase rotary electric machine 30 is used.
  • the rotating electrical machine 30 for example, a permanent magnet synchronous machine can be used.
  • the DC power supply 10 is a storage battery having a terminal voltage of, for example, 100 V or more.
  • the DC power supply 10 is a secondary battery such as a lithium ion storage battery or a nickel hydrogen storage battery.
  • a capacitor 11 is connected in parallel to the DC power supply 10.
  • the inverter 20 is provided with upper and lower arm switch parts 20H and 20L corresponding to each phase.
  • the upper arm switch unit 20H and the lower arm switch unit 20L are connected in series.
  • the first end of the winding 31 of each phase of the rotary electric machine 30 is connected to the connection point between the upper arm switch portion 20H and the lower arm switch portion 20L.
  • the second ends of the windings 31 of each phase are connected at a neutral point.
  • Each switch part 20H, 20L is provided with the parallel connection body of 1st switch SW1 and 2nd switch SW2.
  • the first and second switches SW1 and SW2 correspond to switches to be driven.
  • the positive electrode side of the DC power supply 10 is connected to the first main terminals of the first switch SW1 and the second switch SW2 of the upper arm switch unit 20H.
  • the negative electrode side of the DC power supply 10 is connected to the second main terminals of the first switch SW1 and the second switch SW2 of the lower arm switch unit 20L.
  • the first main terminal of each of the first switch SW1 and the second switch SW2 of the lower arm switch unit 20L is provided to the second main terminal of each of the first switch SW1 and the second switch SW2 of the upper arm switch unit 20H. It is connected.
  • the first switch SW1 is an N-channel MOSFET as a SiC device. Therefore, in the first switch SW1, the second main terminal is a source, the first main terminal is a drain, and the main control terminal is a gate.
  • the second switch SW2 is an IGBT as a Si device. Therefore, in the second switch SW2, the second main terminal is an emitter, the first main terminal is a collector, and the main control terminal is a gate.
  • a free wheeling diode is connected in antiparallel to each second switch SW2.
  • Each first switch SW1 incorporates a body diode. Incidentally, free wheeling diodes may be connected in anti-parallel to the respective first switches SW1.
  • each switch portion is configured by a parallel connection of IGBT and MOSFET in parallel.
  • the dashed-dotted line indicates the voltage-current characteristic of the drain and source voltage Vds of the MOSFET and the drain current Ids
  • the broken line indicates the voltage-current characteristic of the collector and emitter voltage Vce and the collector current Ice of the IGBT.
  • the solid line shows the voltage-current characteristics when using IGBT and MOSFET in parallel.
  • the drain-source voltage Vds for the drain current Ids is lower than the collector-emitter voltage Vce for the collector current Ice. That is, in the small current region, the on resistance of the MOSFET is smaller than the on resistance of the IGBT. Therefore, in the small current region, a large amount of current flows in the MOSFET among the MOSFET and the IGBT connected in parallel.
  • the voltage Vce between the collector and the emitter for the collector current Ice is lower than the voltage Vds between the drain and the source for the drain current Ids.
  • the on-resistance of the IGBT is smaller than the on-resistance of the MOSFET. Therefore, in the large current region, a large amount of current flows in the IGBT among the MOSFET and the IGBT connected in parallel with each other.
  • the threshold voltage Vth2 of the second switch SW2 is set higher than the threshold voltage Vth1 of the first switch SW1.
  • the maximum value of the collector current Ice that can flow through the second switch SW2 is set larger than the maximum value of the drain current Ids that can flow through the first switch SW1.
  • the control device 40 drives the inverter 20 so as to control the control amount of the rotary electric machine 30 to the command value.
  • the control amount is, for example, a torque.
  • the control device 40 drives the switches SW1 and SW2 corresponding to the switches SW1 and SW2 to drive the switches SW1 and SW2 of the inverter 20 with respect to the drive circuit Dr separately provided for the switches 20H and 20L. Output.
  • the control device 40 generates a drive signal corresponding to each drive circuit Dr by PWM processing based on, for example, a magnitude comparison between a three-phase command voltage having a phase difference of 120 ° with an electrical angle and a carrier signal such as a triangular wave.
  • the drive signal takes one of an on command instructing the on state of the switch and an off command instructing the off state.
  • the on command is represented by a signal of logic H
  • the off command is represented by a signal of logic L.
  • the drive signal on the upper arm side and the corresponding drive signal on the lower arm side are alternately turned on. Therefore, in each phase, the switches SW1 and SW2 of the upper arm switch unit 20H and the switches SW1 and SW2 of the lower arm switch unit 20L are alternately turned on.
  • FIG. 3 is a diagram schematically showing a pair of first and second switches SW1 and SW2 among the first and second switches SW1 and SW2 provided in a plurality of sets in the inverter 20 and the peripheral configuration thereof.
  • the inverter 20 includes a control board 41, a first module 101 incorporating a first switch SW1, and a second module 102 incorporating a second switch SW2.
  • the control substrate 41 is, for example, a printed circuit board, and is a multilayer substrate provided with an outer layer and an inner layer.
  • the outer layer is a first surface of the control substrate 41 and a second surface which is a back surface of the first surface.
  • the inner layer is a layer sandwiched between a pair of outer layers.
  • the terminals of the first module 101 are mechanically and electrically connected to the control board 41 by soldering or the like.
  • the first module 101 includes a main body including a first switch SW1, a free wheel diode, and a first temperature sensitive diode, a plurality of terminals protruding from the main body, and a plurality of power terminals protruding from the main body. There is.
  • the plurality of terminals include the gate terminal G1 of the first switch SW1, the source terminal KE1, the anode terminal A1 of the first temperature sensitive diode, the cathode terminal K1 of the first temperature sensitive diode, and the sense terminal SE1.
  • the sense terminal SE1 is a terminal through which a minute current having a correlation with the drain current of the first switch SW1 flows.
  • the power terminal includes a first power terminal shorted to the drain of the first switch SW1 and a second power terminal shorted to the source of the first switch SW1.
  • the second module 102 includes a main body portion 102a incorporating a second switch SW2, a free wheel diode, and a second temperature sensitive diode DT2, and a plurality of terminals projecting from the main body portion 102a.
  • a plurality of power terminals protruding from the main body portion 102a are provided.
  • the plurality of terminals include a gate terminal G2 of the second switch SW2, an emitter terminal KE2, an anode terminal A2 of the second temperature sensitive diode DT2, a cathode terminal K2 of the second temperature sensitive diode DT2, and a sense terminal SE2.
  • the sense terminal SE2 is a terminal through which a minute current having a correlation with the collector current of the second switch SW2 flows.
  • the power terminal includes a first power terminal TP1 shorted to the collector of the second switch SW2 and a second power terminal TP2 shorted to the emitter of the second switch SW2.
  • the terminals of the second module 102 are mechanically and electrically connected to the control board 41 by soldering or the like.
  • the main body of each of the modules 101 and 102 has a flat rectangular parallelepiped shape.
  • terminals K2, A2, G2, SE2, KE2 are provided on one of a pair of opposing surfaces of the main body portion 102a so as to project perpendicularly from this surface.
  • power terminals TP1 and TP2 are provided on the other surface so as to project vertically from the surface.
  • the drive circuit Dr for the switches SW1 and SW2 will be described with reference to FIG.
  • the drive circuit Dr includes a positive voltage source 50, a first charge switch 51A, a first charge resistor 52A, a first discharge resistor 53A, a first discharge switch 54A, and a first off-hold switch 55A.
  • a P-channel MOSFET is used as the first charge switch 51A
  • an N-channel MOSFET is used as the first discharge switch 54A and the first off retention switch 55A.
  • the source potential of the first switch SW1 is 0, and the output voltage of the positive voltage source 50 is represented by VP (> 0).
  • the positive voltage source 50 is connected to the source of the first charging switch 51A, and the first end of the first charging resistor 52A is connected to the drain of the first charging switch 51A.
  • the gate of the first switch SW1 is connected to the second end of the first charging resistor 52A.
  • the first end of the first discharge resistor 53A and the drain of the first off retention switch 55A are connected to the gate of the first switch SW1.
  • the drain of the first discharge switch 54A is connected to the second end of the first discharge resistor 53A.
  • the source of the first switch SW1 is connected to the source of the first discharge switch 54A and the source of the first off retention switch 55A.
  • the electrical path to the source of the switch SW1 is a first off retention path Loff1 corresponding to the first switch SW1.
  • an electrical path from the gate of the first switch SW1 to the drain of the first discharge switch 54A via the first discharge resistor 53A, between the drain and the source of the first discharge switch 54A, and the first An electrical path from the source of the discharge switch 54A to the source of the first switch SW1 is a first discharge path Ldis1 corresponding to the first switch SW1.
  • a portion of the first discharge path Ldis1 other than the first discharge switch 54A and the first discharge resistor 53A includes a wiring pattern.
  • the electrical path from the positive voltage source 50 to the gate of the first switch SW1 via the first charging switch 51A and the first charging resistor 52A corresponds to the first switch SW1 although not shown. It corresponds to the first charging path Lch1. Parts of the first charging path Lch1 other than the first charging switch 51A and the first charging resistor 52A include a wiring pattern.
  • the drive circuit Dr includes a second charge switch 51B, a second charge resistor 52B, a second discharge resistor 53B, a second discharge switch 54B, and a second off-hold switch 55B.
  • a P-channel MOSFET is used as the second charge switch 51B
  • an N-channel MOSFET is used as the second discharge switch 54B and the second off retention switch 55B.
  • the emitter potential of the second switch SW2 is zero.
  • the positive voltage source 50 is connected to the source of the second charge switch 51B, and the gate of the second switch SW2 is connected to the drain of the second charge switch 51B via the second charge resistor 52B.
  • the first end of the second discharge resistor 53B and the drain of the second OFF holding switch 55B are connected to the gate of the second switch SW2.
  • the drain of the second discharge switch 54B is connected to the second end of the second discharge resistor 53B.
  • the gate of the second switch SW2 is connected to the source of the second discharge switch 54B and the source of the second off retention switch 55B.
  • the electrical path from the gate of the second switch SW2 to the drain of the second off retention switch 55B, between the drain and source of the second off retention switch 55B, and the source from the second off retention switch 55B The electrical path to the source of the switch SW2 is a second off retention path Loff2 corresponding to the second switch SW2.
  • an electrical path from the gate of the second switch SW2 to the drain of the second discharge switch 54B via the second discharge resistor 53B, between the drain and source of the second discharge switch 54B, and the second An electrical path from the source of the discharge switch 54B to the source of the second switch SW2 is a second discharge path Ldis2 corresponding to the second switch SW2.
  • the portion of the second discharge path Ldis2 other than the second discharge switch 54B and the second discharge resistor 53B includes a wiring pattern.
  • the electrical path from the positive voltage source 50 to the gate of the second switch SW2 via the second charge switch 51B and the second charge resistor 52B corresponds to the second switch SW2 although not shown. It corresponds to the second charging path Lch2. Parts of the second charging path Lch2 other than the second charging switch 51B and the second charging resistor 52B include a wiring pattern.
  • the drive circuit Dr includes a drive control unit 56.
  • the drive control unit 56 determines that the drive signal of the first switch SW1 obtained from the control device 40 is an on command, the drive control unit 56 turns on the first charge switch 51A, and the first discharge switch 54A and the first off hold switch Turn 55A off.
  • the output voltage VP of the positive voltage source 50 is supplied to the gate of the first switch SW1, and the charging current is supplied from the positive voltage source 50 to the gate of the first switch SW1.
  • the gate voltage Vgs of the first switch SW1 becomes equal to or higher than the threshold voltage Vth1 of the first switch SW1, the first switch SW1 is switched on, and current flow between the drain and source of the first switch SW1 is allowed. Ru.
  • the drive control unit 56 determines that the obtained drive signal of the first switch SW1 is an off command, the drive control unit 56 turns off the first charge switch 51A and turns on the first discharge switch 54A. In this case, a discharge current flows from the gate of the first switch SW1 to the source side of the first switch SW1 via the first discharge resistor 53A and the first discharge switch 54A. As a result, the gate voltage Vgs of the first switch SW1 becomes lower than the threshold voltage Vth1, the first switch SW1 is turned off, and the flow of current from the drain to the source of the first switch SW1 is blocked.
  • the drive control unit 56 determines that the drive signal of the second switch SW2 obtained from the control device 40 is the on command, the second charge switch 51B is turned on, and the second discharge switch 54B and the second off hold switch Turn 55B off.
  • the output voltage VP of the positive voltage source 50 is supplied to the gate of the second switch SW2, the gate voltage Vge of the second switch SW2 becomes equal to or higher than the threshold voltage Vth2 of the second switch SW2, and the second switch SW2 is turned on.
  • the flow of current from the collector to the emitter of the second switch SW2 is allowed.
  • the drive control unit 56 determines that the obtained drive signal of the second switch SW2 is an off command, the drive control unit 56 turns off the second charge switch 51B and turns on the second discharge switch 54B. In this case, a discharge current flows from the gate of the second switch SW2 to the emitter side of the second switch SW2 through the second discharge resistor 53B and the second discharge switch 54B. As a result, the gate voltage Vge of the second switch SW2 becomes lower than the threshold voltage Vth2, the second switch SW2 is turned off, and the flow of current from the collector to the emitter of the second switch SW2 is interrupted.
  • the logics of the drive signals of the first and second switches SW1 and SW2 input from the control device 40 to the drive control unit 56 are synchronized. Therefore, the drive control unit 56 synchronously turns on and off the first and second switches SW1 and SW2.
  • the drive control unit 56 has a function of monitoring the gate voltage Vgs of the first switch SW1. When the drive control unit 56 determines that the drive signal is an off command and the gate voltage Vgs of the first switch SW1 is less than or equal to the first prescribed voltage, the drive control unit 56 turns on the first off retention switch 55A. Otherwise, the off-holding process is performed to maintain the first off-holding switch 55A in the off state.
  • the first prescribed voltage is set to a voltage equal to or lower than the threshold voltage Vth1 of the first switch SW1, and is set to the threshold voltage Vth1 in the present embodiment.
  • the drive control unit 56 has a function of monitoring the gate voltage Vge of the second switch SW2.
  • the drive control unit 56 determines that the drive signal is an off command and the gate voltage Vge of the second switch SW2 is less than or equal to the second prescribed voltage, the drive control unit 56 turns on the second off retention switch 55B. Otherwise, the off hold processing is performed to keep the second off hold switch 55B in the off state.
  • the second prescribed voltage is set to a voltage equal to or lower than the threshold voltage Vth2 of the second switch SW2, and is set to the threshold voltage Vth2 in the present embodiment.
  • FIG. 7 shows the second switch SW2 as an example of the switches on the upper and lower arms, and also shows the transition of the gate voltage of these switches.
  • the drive signal is switched to the off command at time t1, and the off hold processing of the second switch SW2 on the upper arm side is started at time t2.
  • the function provided by the drive control unit 56 can be provided, for example, by software stored in a tangible memory device and a computer that executes the software, hardware, or a combination thereof.
  • FIG. 8 (a) shows the transition of the gate voltage Vge of the second switch SW2
  • FIG. 8 (b) shows the transition of the collector current Ice of the second switch SW2
  • FIG. 3 (c) shows the collector of the second switch SW2.
  • the gate voltage Vge is positive when the gate potential is higher than the emitter potential.
  • the drive signal of the second switch SW2 is switched to the on command, and the gate voltage Vge starts to rise.
  • the gate voltage Vge reaches the output voltage VP of the positive voltage source 50.
  • the drive signal is switched to the off command, the gate voltage Vge starts to decrease, and at time t4, the gate voltage Vge becomes zero.
  • the switch on the opposite arm side is switched to the on state, and the gate voltage Vge rises despite the off command.
  • the threshold voltage Vth2 of the second switch SW2 is relatively high, the gate voltage Vge does not exceed the threshold voltage Vth2 even if the gate voltage Vge rises.
  • FIG. 9 (a) shows the transition of the gate voltage Vgs of the first switch SW1
  • FIG. 9 (b) shows the transition of the drain Ids of the first switch SW1
  • FIG. 9 (c) shows the drain of the first switch SW1.
  • the transition of the voltage Vds between sources is shown.
  • the gate voltage Vgs is positive when the gate potential is higher than the source potential.
  • the drive signal of the first switch SW1 is switched to the on command, and the gate voltage Vgs starts to rise.
  • the gate voltage Vgs reaches the output voltage VP of the positive voltage source 50.
  • the drive signal is switched to the off command, the gate voltage Vgs starts to decrease, and at time t4, the gate voltage Vgs becomes zero.
  • the switch on the opposite arm side is switched to the on state, and the gate voltage Vgs rises accordingly in spite of the off command.
  • the threshold voltage Vth1 of the first switch SW1 is lower than the threshold voltage Vth2 of the second switch SW2. Therefore, the gate voltage Vgs becomes equal to or higher than the threshold voltage Vth1 due to the rise of the gate voltage Vgs. As a result, self turn on of the first switch SW1 occurs.
  • FIG. 10 is a view of the control board 41 viewed from the first surface.
  • the illustration of the first charging switch 51A and the like is omitted.
  • a drive control unit 56 is provided on the first surface of the control board 41.
  • the terminals K1, A1, G1, SE1, KE1 of the first module 101 are connected in a line at a position separated from the drive control unit 56.
  • the terminals K 2, A 2, G 2, SE 2, and KE 2 of the second module 102 are connected in a line at a position away from the drive control unit 56 in the control board 41.
  • the terminals K1, A1, G1, SE1, KE1 of the first module 101 and the terminals K2, A2, G2, SE2, KE2 of the second module 102 are in parallel.
  • a first off hold switch 55A, 55B is provided between the terminals K1, A1, G1, SE1, KE1 of the first module 101 and the terminals K2, A2, G2, SE2, KE2 of the second module 102 on the first surface of the control board 41.
  • the first off retention switch 55A is provided on the gate terminal G1 side of the first module 101 in a first direction which is the opposing direction of the gate terminal G1 of the first module 101 and the gate terminal G2 of the second module 102.
  • the second off hold switch 55B is provided on the gate terminal G2 side of the second module 102 in the first direction.
  • the second off hold switch 55B is closer to the drive control portion 56 than the first off hold switch 55A and the gate terminals G1 and G2 in the second direction in which the gate terminals G1 and G2 and the drive control portion 56 face each other. It is provided.
  • the respective OFF holding switches 55A, 55B are external discrete components.
  • a first A path 61A and a first B path 61B which constitute a first off holding path Loff1 are provided.
  • the first A path 61A and the first B path 61B are wiring patterns.
  • the first A path 61A connects the gate terminal G1 of the first switch SW1 to the drain of the first off retention switch 55A.
  • the first B path 61B connects the source of the first off retention switch 55A and the source terminal KE1 shorted to the source of the first switch SW1.
  • the first surface of the control substrate 41 is provided with a first signal path 62 for connecting the gate of the first OFF holding switch 55A and the drive control unit 56.
  • the drive control unit 56 turns the first off holding switch 55A on and off via the first signal path 62.
  • the first surface of the control board 41 is provided with a second A path 63A and a second B path 63B that constitute a second off hold path Loff2.
  • the second A path 63A and the second B path 63B are wiring patterns.
  • the second A path 63A connects the gate terminal G2 of the second switch SW2 and the drain of the second off retention switch 55B.
  • the second B path 63B connects the source of the second off retention switch 55B and the emitter terminal KE2 shorted to the emitter of the second switch SW2.
  • a second signal path 64 connecting the gate of the second OFF holding switch 55B and the drive control unit 56 is provided on the first surface of the control board 41.
  • the drive control unit 56 turns on and off the second off hold switch 55B via the second signal path 64.
  • the portion of the second signal path 64 intersecting the second A path 63A crosses the second A path 63A via the inner layer of the control board 41 and the via.
  • the second off retention switch 55B is on. It is lower than the impedance of the second off retention path Loff2 in the case where it is in the state.
  • (A1) A configuration in which the distance between the gate terminal G1 of the first switch SW1 and the first off-hold switch 55A is shorter than the distance between the gate terminal G2 of the second switch SW2 and the second off-hold switch 55B.
  • (A2) A configuration in which the widths of the first A path 61A and the first B path 61B which constitute the first off retention path Loff1 are larger than the widths of the second A path 63A and the second B path 63B which constitute the second off retention path Loff2.
  • each of the first A path 61A and the first B path 61B that constitute the first off retention path Loff1 is greater than the length of each of the second A path 63A and the second B path 63B that constitutes the second off retention path Loff2. Short configuration.
  • the impedance of the first off retention path Loff1 of the first switch SW1 having a relatively low threshold voltage is the impedance of the second off retention path Loff2 of the second switch SW2 having a relatively high threshold voltage. It is lower than the impedance.
  • the smaller the impedance of the off retention path the smaller the increase in gate voltage, even if charge flows into the gate of the switch during the off retention process. Therefore, according to the present embodiment, for each of the first and second switches SW1 and SW2, for example, even if charge flows into the gate via the parasitic capacitance of the switch, the peak value of the gate voltage raised by the charge is It can be below the threshold voltage during the off hold process. As a result, the occurrence of self turn-on of the first and second switches SW1 and SW2 can be suppressed.
  • the drive circuit Dr may be provided with a negative voltage source 57 as shown in FIG.
  • the same components as those shown in FIG. 6 are given the same reference numerals for the sake of convenience.
  • the negative voltage source 57 outputs a negative voltage Vn ( ⁇ 0) lower than the source potential of the first switch SW1 and the emitter potential of the second switch SW2.
  • the sources of the first discharge switch 54A and the first OFF holding switch 55A are not connected to the source of the first switch SW1 but are connected to the negative voltage source 57.
  • the sources of the second discharge switch 54B and the second off-hold switch 55B are not connected to the emitter of the second switch SW2, but are connected to the negative voltage source 57.
  • the off holding path according to the present embodiment will be described by taking the first switch SW1 as an example.
  • the first off retention path Loff1 is an electrical path from the gate of the first switch SW1 to the drain of the first off retention switch 55A, between the drain and source of the first off retention switch 55A, and the source of the first off retention switch 55A. To the negative voltage source 57.
  • the wiring pattern of the off retention path is not limited to the wiring pattern PT provided on the first surface 42 a of the outer layer of the control substrate 41 as shown in FIG. 12.
  • the wiring pattern of the off retention path may be configured as a parallel connection body of the wiring pattern provided in the outer layer and the wiring pattern provided in at least one inner layer of the control substrate 41.
  • FIG. 13 shows an example in which the wiring patterns PTa provided on the first surface 42 a and the second surface 42 b of the outer layer and the wiring pattern PTb provided on the inner layer are connected in parallel via the vias 43. According to the configuration shown in FIG. 13, the impedance can be reduced to 1 ⁇ 4 more than the configuration shown in FIG. 12. In FIG. 12 and FIG. 13, the gate terminal G1 and the first off holding switch 55A are illustrated together.
  • the wiring pattern PT of FIG. 12 corresponds to the first A path 61A of FIG.
  • the second embodiment will be described focusing on differences from the first embodiment with reference to the drawings.
  • the second off hold switch 55 ⁇ / b> B is incorporated in the drive control unit 56.
  • the same components as those shown in FIG. 10 are denoted by the same reference numerals for the sake of convenience.
  • the first off holding switch 55A is provided outside the drive control unit 56 as in the first embodiment.
  • the first surface of the control substrate 41 is provided with a second A path 65A and a second B path 65B that constitute a second off hold path Loff2.
  • the second A path 65A connects the gate terminal G2 of the second switch SW2 and the drain of the second off retention switch 55B.
  • the second B path 65B connects the source of the second off retention switch 55B and the emitter terminal KE2 shorted to the emitter of the second switch SW2.
  • the length of each of the first A path 61A and the first B path 61B is shorter than the length of each of the second A path 65A and the second B path 65B.
  • the widths of the first A path 61A and the first B path 61B are larger than the widths of the second A path 65A and the second B path 65B.
  • the first OFF holding switch 55A can be disposed near the gate terminal G1. Therefore, the first off retention path Loff1 can be made shorter than the second off retention path Loff2, and the impedance of the first off retention path Loff1 can be smaller than the impedance of the second off retention path Loff2.
  • the second off hold switch 55 ⁇ / b> B is incorporated in the drive control unit 56. Therefore, since it is not necessary to provide the second off holding switch 55B on the first surface of the control substrate 41, the configuration of the drive circuit Dr can be simplified.
  • the third embodiment will be described below with reference to the drawings, focusing on the differences from the second embodiment.
  • the first off holding switch 55A is also incorporated in the drive control unit 56.
  • the same components as those shown in FIG. 14 are denoted by the same reference numerals for the sake of convenience.
  • a first A path 66A and a first B path 66B that constitute a first off retention path Loff1 are provided on the first surface of the control substrate 41.
  • the first A path 66A connects the gate terminal G1 of the first switch SW1 and the drain of the first off retention switch 55A.
  • the first B path 66B connects the source of the first off retention switch 55A and the source terminal KE1 shorted to the source of the first switch SW1.
  • the first surface of the control board 41 is provided with a second A path 67A and a second B path 67B that constitute a second off hold path Loff2.
  • the second A path 67A connects the gate terminal G2 of the second switch SW2 and the drain of the second off retention switch 55B.
  • the second B path 67B connects the source of the second off retention switch 55B and the emitter terminal KE2 shorted to the emitter of the second switch SW2.
  • the length of each of the first A path 66A and the first B path 66B is shorter than the length of each of the second A path 67A and the second B path 67B. Further, the widths of the first A path 66A and the first B path 66B are larger than the widths of the second A path 67A and the second B path 67B.
  • the drive control unit 56 is provided at a position closer to the gate terminal G1 among the gate terminals G1 and G2. Therefore, the distance between the gate terminal G1 of the first switch SW1 and the drive control unit 56 is shorter than the distance between the gate terminal G2 of the second switch SW2 and the drive control unit 56.
  • the drive circuit Dr can be further simplified.
  • the fourth embodiment will be described below with reference to the drawings, focusing on the differences from the first embodiment.
  • the arrangement intervals between the terminals K1, A1, G1, SE1, KE1 of the first module 101 and the terminals K2, A2, G2, SE2, KE2 of the second module 102. Is getting narrower. Therefore, between the terminals K1, A1, G1, SE1, KE1 of the first module 101 and the terminals K2, A2, G2, SE2, KE2 of the second module 102 on the first surface of the control board 41. An area can not be provided with an off retention switch. So, in this embodiment, the arrangement method of the OFF holding switch etc. in control board 41 is changed.
  • the same components as those shown in FIG. 10 are designated by the same reference numerals for the sake of convenience.
  • a drive control unit 56 is provided on the first surface of the control substrate 41 on the side opposite to the gate terminal G2 of the second module 102 across the gate terminal G1 of the first module 101 in the second direction.
  • the drive control unit 56 is provided at a position spaced apart from the cathode terminals K1 and K2 in the first direction.
  • the drive control unit 56 incorporates a first off hold switch 55A.
  • a second off-hold switch 55B is provided at a position on the first surface of the control substrate 41 which is separated from the cathode terminals K1 and K2 in the first direction.
  • the first surface of the control substrate 41 is provided with a signal path 72 connecting the gate of the second OFF holding switch 55B and the drive control unit 56.
  • a first A path 68A and a first B path 68B that constitute a first off retention path Loff1 are provided on the first surface of the control board 41.
  • the first A path 68A connects the gate terminal G1 of the first switch SW1 to the drain of the first off retention switch 55A.
  • the first B path 68B connects the source of the first off retention switch 55A and the source terminal KE1 shorted to the source of the first switch SW1.
  • the first A path 68A is provided closer to the drive control unit 56 than the gate terminal G1 of the first switch SW1 in the second direction in the control substrate 41.
  • the first B path 68B is provided on the opposite side of the control substrate 41 to the gate terminal G1 across the first A path 68A in the second direction.
  • the first surface of the control board 41 is provided with a second A path 69A and a second B path 69B that constitute a second off hold path Loff2.
  • the second A path 69A connects the gate terminal G2 of the second switch SW2 and the drain of the second off retention switch 55B.
  • the second B path 69B connects the source of the second off retention switch 55B and the emitter terminal KE2 of the second switch SW2.
  • the second A path 69A is provided on the opposite side to the gate terminal G1 of the first switch SW1 across the gate terminal G2 of the second switch SW2 in the second direction in the control substrate 41.
  • the second B path 69 B includes the terminals K 1, A 1, G 1, SE 1, KE 1 of the first module 101 and the terminals K 2, A 2, G 2, SE 2, KE 2 of the second module 102 in the second direction. In the area between
  • a first charge path Lch1, a second charge path Lch2, a first discharge path Ldis1, and a second discharge path Ldis2 are provided on the first surface of the control substrate 41.
  • the switches and the like on the paths Lch1, Lch2, Ldis1, Ldis2 are not shown.
  • the first discharge path Ldis1 is provided on the control substrate 41 on the opposite side to the first A path 68A across the first B path 68B.
  • the first charge path Lch1 is provided on the control substrate 41 on the opposite side to the first B path 68B across the first discharge path Ldis1.
  • the second charge path Lch2 and the second discharge path Ldis2 are in the control substrate 41 in the first direction, an area on the opposite side to the gate terminals G1 and G2 across the second off holding switch 55B in the first direction. It is provided in the area
  • the portion of the signal path 72 which intersects the second charge path Lch2, the second discharge path Ldis2 and the second A path 69A is the inner layer of the control board 41 and the via.
  • the respective paths Lch2, Ldis2, 69A are straddled through each other.
  • a portion of first charge route Lch1 and first discharge route Ldis1 intersecting with first B route 68B is a first B route via the inner layer of control substrate 41 and vias. It crosses 68B.
  • the widths of the first A path 68A and the first B path 68B are larger than the widths of the second A path 69A and the second B path 69B. Thereby, the impedance of the first off hold path Loff1 is made lower than the impedance of the second off hold path Loff2.
  • the length of the first charge path Lch1 is shorter than the length of the second charge path Lch2. Further, the width of the wiring pattern constituting the first charge path Lch1 is larger than the width of the wiring pattern constituting the second charge path Lch2.
  • the impedance of the first charge path Lch1 when the first charge switch 51A is in the on state is lower than the impedance of the second charge path Lch2 when the second charge switch 51B is in the on state. It is done.
  • the charging speed of the gate of the first switch SW1 can be increased more than the charging speed of the gate of the second switch SW2, and the switching speed when switching the first switch SW1 to the on state can be increased. As a result, switching loss can be reduced.
  • the length of the first discharge path Ldis1 is shorter than the length of the second discharge path Ldis2. Further, the width of the wiring pattern constituting the first discharge path Ldis1 is larger than the width of the wiring pattern constituting the second discharge path Ldis2.
  • the impedance of the first discharge path Ldis1 when the first discharge switch 54A is in the on state is lower than the impedance of the second discharge path Ldis2 when the second discharge switch 54B is in the on state. It is done.
  • the discharge speed of the gate of the first switch SW1 can be increased more than the discharge speed of the gate of the second switch SW2, and the switching speed when switching the first switch SW1 to the off state can be increased. As a result, switching loss can be reduced.
  • the fifth embodiment will be described with reference to the drawings, focusing on differences from the first embodiment.
  • the on resistance RonA of the first off hold switch 55A is smaller than the on resistance RonB of the second off hold switch 55B.
  • the impedance of the first off retention path Loff1 can be made lower than the impedance of the second off retention path Loff2.
  • the same components as those shown in FIG. 10 are denoted by the same reference numerals for the sake of convenience.
  • the first off hold switch 55A is larger than the second off hold switch 55B. This is because, generally, the larger the chip size, the smaller the on-resistance.
  • the gate voltage VGA of the first off-hold switch 55A for turning on is higher than the gate voltage VGB of the second off-hold switch 55B for turning on.
  • the gate voltage VGA of the first off retention switch 55A is equal to or higher than its threshold voltage
  • the gate voltage VGB of the second off retention switch 55B is equal to or higher than its threshold voltage.
  • the first off hold switch 55A corresponds to the low side switch
  • the second off hold switch 55B corresponds to the high side switch.
  • FIG. 18 the same components as those shown in FIG. 6 are denoted by the same reference numerals for the sake of convenience.
  • the on resistance of the first off retention switch 55A is lower than the on resistance of the second off retention switch 55B. Therefore, the impedance of the first off retention path Loff1 can be made lower than the impedance of the second off retention path Loff2.
  • the length of the wiring pattern of the first off retention path Loff1 is longer than the length of the wiring pattern of the second off retention path Loff2. It is not essential to shorten the length or to make the width of the wiring pattern of the first off retention path Loff1 larger than the width of the wiring pattern of the second off retention path Loff2.
  • the drive control unit 56 first switches the second switch SW2 to the on state, and then switches the first switch SW1 to the on state. Thereafter, the drive control unit 56 first switches the first switch SW1 to the off state, and then switches the second switch SW2 to the off state. This is to suppress the decrease in the reliability of the first switch SW1 as much as possible when a state arm short circuit occurs in which the upper and lower arm switches of the inverter 20 are simultaneously turned on. That is, the maximum value of the collector current Ice that can flow through the second switch SW2 is larger than the maximum value of the drain current Ids that can flow through the first switch SW1.
  • FIG. 19 (a) shows the transition of the drive state of the first switch SW1
  • FIG. 19 (b) shows the transition of the drive state of the second switch SW2
  • FIG. 19 (c) shows the drive of the first off retention switch 55A.
  • the transition of the state is shown
  • FIG. 19 (d) shows the transition of the driving state of the second OFF holding switch 55B.
  • the second charge switch 51B is turned on, and the second discharge switch 54B and the second off hold switch 55B are turned off.
  • the second switch SW2 is switched to the on state.
  • charges may flow into the gate of the first switch SW1, and the first switch SW1 having a relatively low threshold voltage may self turn on.
  • the impedance of the first off hold path Loff1 is lower than the impedance of the second off hold path Loff2. Therefore, the rise of the gate voltage Vgs accompanying the switching of the second switch SW2 to the on state can be suppressed, and the occurrence of the self turn-on can be suppressed.
  • the first charge switch 51A is turned on, and the first discharge switch 54A and the first off hold switch 55A are turned off. Thereby, the first switch SW1 is switched to the on state.
  • the first charge switch 51A is turned off, and the first discharge switch 54A is turned on.
  • the gate voltage Vgs of the first switch SW1 becomes lower than the threshold voltage Vth1, and the first switch SW1 is switched to the off state. Further, the gate voltage Vgs of the first switch SW1 becomes equal to or lower than the first specified voltage, and the first off-holding switch 55A is turned on.
  • the second charge switch 51B is turned off, and the second discharge switch 54B is turned on.
  • the gate voltage Vge of the second switch SW2 becomes lower than the threshold voltage Vth2, and the second switch SW2 is switched to the off state.
  • the gate voltage Vge of the second switch SW2 becomes equal to or lower than the second specified voltage, and the second off-hold switch 55B is turned on.
  • charge may flow into the gate of the first switch SW1 and cause the first switch SW1 having a relatively low threshold voltage to self turn on.
  • the impedance of the first off hold path Loff1 is lower than the impedance of the second off hold path Loff2. Therefore, the rise of the gate voltage Vgs accompanying the switching of the second switch SW2 to the off state can be suppressed, and the occurrence of self turn-on can be suppressed.
  • the eighth embodiment will be described below with reference to the drawings, focusing on the differences with the first embodiment.
  • the upper and lower arm switch portions 20H and 20L of the inverter 20 are provided with a parallel connection of first to third switches SW1 to SW3.
  • the same components as those shown in FIG. 6 are denoted by the same reference numerals for the sake of convenience.
  • the third switch SW3 is the same IGBT as the second switch SW2.
  • the threshold voltage Vth3 of the third switch SW3 is the same as the threshold voltage Vth2 of the second switch SW2.
  • the drive circuit Dr includes a third charge switch 51C, a first charge resistor 52C, a third discharge resistor 53C, a third discharge switch 54C, and a third off-hold switch 55C.
  • the electrical path from the gate of the third switch SW3 to the drain of the third off retention switch 55C, between the drain and source of the third off retention switch 55C, and the source of the third off retention switch 55C is a third off retention path Loff3 corresponding to the third switch SW3.
  • the impedance of the second off retention path Loff2 and the impedance of the third off retention path Loff3 are the same. Further, the impedance of the first off hold path Loff1 is lower than the impedances of the second and third off hold paths Loff2 and Loff3.
  • the impedance of the second off retention path Loff2 and the impedance of the third off retention path Loff3 are conditioned on the condition that the impedance of the first off retention path Loff1 is lower than the impedances of the second and third off retention paths Loff2 and Loff3. May be different.
  • the threshold voltages Vth1 to Vth3 of the first to third switches SW1 to SW3 may be different from one another.
  • a case where the threshold voltage Vth1 of the first switch SW1 is lower than the threshold voltage Vth2 of the second switch SW2 and the threshold voltage Vth2 of the second switch SW2 is lower than the threshold voltage Vth3 of the third switch SW3 will be described as an example. .
  • the impedance of the first off retention path Loff1 may be lower than the impedance of the second off retention path Loff2, and the impedance of the second off retention path Loff2 may be lower than the impedance of the third off retention path Loff3.
  • the impedance of the second off hold path Loff2 is equal to the third off hold path Loff3, provided that the impedance of the first off hold path Loff1 is lower than the impedances of the second and third off hold paths Loff2 and Loff3. Or may be different from the impedance of the third off retention path Loff3.
  • the ninth embodiment will be described with reference to the drawings, focusing on the differences from the first embodiment.
  • the second off retention path Loff2 corresponding to the second switch SW2 having a relatively high threshold voltage is not provided in the drive circuit Dr.
  • the same components as those shown in FIG. 6 are denoted by the same reference numerals for the sake of convenience.
  • the impedance of the first off retention path Loff1 corresponding to the first switch SW1 having a relatively low threshold voltage is set to the second discharge path Ldis2 corresponding to the second switch SW2 having a relatively high threshold voltage.
  • the impedance of the first off holding path Loff1 is set to the driving of the second switch SW2.
  • the impedance can be made lower than the impedance of the second discharge path Ldis2 in the case where the command is an off command and the second discharge switch 54B is in the on state.
  • the terminals K1, A1, G1, SE1, KE1 of the first module 101 and the terminals K2, A2, G2, SE2, KE2 of the second module 102 are arranged in the first direction. It may be
  • the arrangement order of the terminals K1, A1, G1, SE1, KE1 of the first module 101 and the arrangement order of the terminals K2, A2, G2, SE2, KE2 of the second module 102 are as shown in FIGS. It is not limited to the order shown.
  • the drive control unit may be individually provided for each of the first and second switches SW1 and SW2.
  • the off hold switch and the drive control unit may be incorporated in at least one of the first and second modules 101 and 102 without being provided on the control substrate 41. In this case, since the off holding switch and the drive control unit approach the first switch SW1 and the second switch SW2, the impedance of the off holding path can be further lowered.
  • the off-holding switch and the drive control unit only the off-holding switch may be incorporated in the module.
  • First and second off holding terminals shorted from the first and second modules 101 and 102 to the gates of the first and second off holding switches 55A and 55B when at least the off holding switch is incorporated in the module.
  • OFF1 and OFF2 protrude from the main body.
  • the respective OFF holding terminals OFF1 and OFF2 are electrically and mechanically connected to the control board 41.
  • the impedance of the off retention path can be further lowered.
  • the OFF holding switch corresponding to only one of the first and second switches SW1 and SW2 may be incorporated in the module.
  • the module is not limited to the one having one built-in switch, but may be one having a plurality of switches connected in parallel.
  • FIG. 24 shows an example in which the first and second switches SW1 and SW2 are incorporated in one module 200.
  • the first and second power terminals T1 and T2 protrude from the main body 200a of the module 200.
  • the set of switches incorporated in the module is not limited to the first and second switches SW1 and SW2 connected in parallel.
  • the combination of the first switch SW1 of each of the upper and lower arm switch units 20H and 20L in phase is incorporated in one module, or the combination of the second switch SW2 of each of upper and lower arm switch units 20H and 20L in phase is equal to It may be built into one module.
  • the configuration provided with the negative voltage source 57 shown in FIG. 11 can be applied to embodiments other than the first embodiment.
  • the number of parallel connections of switches may be four or more.
  • the combination of switches connected in parallel is not limited to the combination of N-channel MOSFET and IGBT. Moreover, as a power converter provided with a switch, it is not restricted to a three-phase thing.

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Abstract

駆動回路（Ｄｒ）は、互いに並列接続された複数の駆動対象スイッチ（ＳＷ１～ＳＷ３）を駆動する。駆動対象スイッチは、第１主端子、第２主端子及び主制御端子を有し、第２主端子に対する主制御端子の電位差が閾値電圧以上になることにより第１主端子及び第２主端子の間の電流の流通が許容される。各駆動対象スイッチのうち、少なくとも２つの駆動対象スイッチの閾値電圧が互いに異なっている。駆動回路は、各駆動対象スイッチについて、第２主端子又は第２主端子の電位よりも低い負電圧を有する負電圧源（５７）から、主制御端子までを電気的に接続する電気経路（Ｌｏｆｆ１，Ｌｏｆｆ２，Ｌｄｉｓ２，Ｌｄｉｓ３）を備えている。各電気経路について、電気経路のインピーダンスが、駆動対象スイッチの寄生容量を介して電気経路に流れ込んだ電荷により上昇した上記電位差が閾値電圧未満となるインピーダンスとされている。

Description

駆動対象スイッチの駆動回路 関連出願の相互参照
　本出願は、２０１８年１月１８日に出願された日本出願番号２０１８－００６７７４号に基づくもので、ここにその記載内容を援用する。
　本開示は、駆動対象スイッチの駆動回路に関する。
　従来、例えば特許文献１に記載されているように、第１主端子、第２主端子及び主制御端子を有するＭＯＳＦＥＴ又はＩＧＢＴ等のスイッチが知られている。スイッチは、第２主端子に対する主制御端子の電位差が閾値電圧以上になることにより、第１主端子及び第２主端子の間の電流の流通を許容するオン状態とされる。一方、スイッチは、上記電位差が閾値電圧未満になることにより、第１主端子から第２主端子への電流の流通を阻止するオフ状態とされる。
特開２００２－１６４８６号公報
　スイッチがオフ状態とされている場合において、スイッチの寄生容量を介して主制御端子に電荷が供給され得る。この場合、第２主端子に対する主制御端子の電位差が閾値電圧以上になり、スイッチをオフ状態に維持したいにもかかわらず、スイッチが誤ってオン状態に切り替えられしまう現象であるセルフターンオンが発生し得る。この問題を解決すべく、駆動回路は、第２主端子又は第２主端子の電位よりも低い負電圧を有する負電圧源から、主制御端子までを電気的に接続する電気経路を備えている。
　スイッチの駆動回路としては、互いに並列接続された複数のスイッチを駆動するものも知られている。この場合、複数のスイッチそれぞれについて、第２主端子又は負電圧源から主制御端子までが電気経路により電気的に接続されることとなる。ここで、複数のスイッチのうち、少なくとも２つのスイッチの閾値電圧が互いに異なっていることがある。閾値電圧の低い方のスイッチは、閾値電圧の高い方のスイッチよりもセルフターンオンが発生しやすい。このため、互いに並列接続された複数のスイッチを駆動する駆動回路においては、セルフターンオンを的確に抑制するための構成が要求される。
　本開示は、セルフターンオンの発生を抑制できる駆動対象スイッチの駆動回路を提供することを主たる目的とする。
　本開示は、互いに並列接続された複数の駆動対象スイッチを駆動する駆動対象スイッチの駆動回路において、前記駆動対象スイッチは、第１主端子、第２主端子及び主制御端子を有し、前記第２主端子に対する前記主制御端子の電位差が閾値電圧以上になることにより前記第１主端子及び前記第２主端子の間の電流の流通を許容するオン状態とされ、前記電位差が前記閾値電圧未満になることにより前記第１主端子から前記第２主端子への電流の流通を阻止するオフ状態とされ、複数の前記駆動対象スイッチのうち、少なくとも２つの駆動対象スイッチの前記閾値電圧が互いに異なっており、複数の前記駆動対象スイッチそれぞれについて、前記第２主端子又は該第２主端子の電位よりも低い負電圧を有する負電圧源から、前記主制御端子までを電気的に接続する電気経路を備え、複数の前記電気経路それぞれについて、前記電気経路のインピーダンスが、前記駆動対象スイッチの寄生容量を介して前記電気経路に流れ込んだ電荷により上昇した前記電位差が前記閾値電圧未満となるインピーダンスとされている。
　本開示は、互いに並列接続された複数の駆動対象スイッチそれぞれについて、第２主端子又は第２主端子の電位よりも低い負電圧を有する負電圧源から、主制御端子までを電気的に接続する電気経路を備えている。そして、複数の電気経路それぞれについて、電気経路のインピーダンスが、駆動対象スイッチの寄生容量を介して電気経路に流れ込んだ電荷により上昇した上記電位差が閾値電圧未満となるインピーダンスとされている。このため、複数の駆動対象スイッチのうち、少なくとも２つの駆動対象スイッチの閾値電圧が互いに異なっている場合であっても、セルフターンオンの発生を抑制することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態に係る回転電機の制御システムの全体構成図であり、 図２は、スイッチの電流電圧特性を示す図であり、 図３は、インバータの構成の一部を示す斜視図であり、 図４は、スイッチを内蔵するモジュールを示す斜視図であり、 図５は、モジュールの構成を示す図であり、 図６は、駆動回路の構成を示す図であり、 図７は、オフ保持スイッチの駆動態様を説明するためのタイムチャートであり、 図８は、ＩＧＢＴである第２スイッチのゲート電圧等の推移を示すタイムチャートであり、 図９は、ＭＯＳＦＥＴである第１スイッチのゲート電圧等の推移を示すタイムチャートであり、 図１０は、制御基板の一部を示す平面図であり、 図１１は、第１実施形態の変形例１に係る駆動回路の構成を示す図であり、 図１２は、第１実施形態の制御基板の断面構成を示す図であり、 図１３は、第１実施形態の変形例２に係る制御基板の断面構成を示す図であり、 図１４は、第２実施形態に係る制御基板の一部を示す平面図であり、 図１５は、第３実施形態に係る制御基板の一部を示す平面図であり、 図１６は、第４実施形態に係る制御基板の一部を示す平面図であり、 図１７は、第５実施形態に係る制御基板の一部を示す平面図であり、 図１８は、第６実施形態に係る駆動回路の構成を示す図であり、 図１９は、第７実施形態に係る第１，第２スイッチ及び第１，第２オフ保持スイッチの駆動態様を示すタイムチャートであり、 図２０は、第８実施形態に係る駆動回路の構成を示す図であり、 図２１は、第９実施形態に係る駆動回路の構成を示す図であり、 図２２は、その他の実施形態に係る制御基板の一部を示す平面図であり、 図２３は、その他の実施形態に係るインバータの構成の一部を示す斜視図であり、 図２４は、その他の実施形態に係るモジュールを示す斜視図である。
　＜第１実施形態＞
　以下、本開示に係る駆動回路を具体化した第１実施形態について、図面を参照しつつ説明する。本実施形態に係る駆動回路は、回転電機の制御システムを構成する。
　図１に示すように、制御システムは、直流電源１０、電力変換器としてのインバータ２０、回転電機３０及び制御装置４０を備えている。回転電機３０は、例えば車載主機である。回転電機３０は、インバータ２０を介して直流電源１０に電気的に接続されている。本実施形態において、回転電機３０は、３相のものが用いられている。回転電機３０としては、例えば、永久磁石同期機を用いることができる。また、直流電源１０は、例えば百Ｖ以上となる端子電圧を有する蓄電池である。具体的には例えば、直流電源１０はリチウムイオン蓄電池又はニッケル水素蓄電池等の２次電池である。なお、直流電源１０には、コンデンサ１１が並列接続されている。
　インバータ２０は、各相に対応する上，下アームスイッチ部２０Ｈ，２０Ｌを備えている。各相において、上アームスイッチ部２０Ｈと下アームスイッチ部２０Ｌとは直列接続されている。各相において、上アームスイッチ部２０Ｈと下アームスイッチ部２０Ｌとの接続点には、回転電機３０の各相の巻線３１の第１端が接続されている。各相の巻線３１の第２端は、中性点で接続されている。
　各スイッチ部２０Ｈ，２０Ｌは、第１スイッチＳＷ１及び第２スイッチＳＷ２の並列接続体を備えている。第１，第２スイッチＳＷ１，ＳＷ２が駆動対象スイッチに相当する。各相において、上アームスイッチ部２０Ｈの第１スイッチＳＷ１及び第２スイッチＳＷ２それぞれの第１主端子には、直流電源１０の正極側が接続されている。各相において、下アームスイッチ部２０Ｌの第１スイッチＳＷ１及び第２スイッチＳＷ２それぞれの第２主端子には、直流電源１０の負極側が接続されている。各相において、上アームスイッチ部２０Ｈの第１スイッチＳＷ１及び第２スイッチＳＷ２それぞれの第２主端子には、下アームスイッチ部２０Ｌの第１スイッチＳＷ１及び第２スイッチＳＷ２それぞれの第１主端子が接続されている。
　本実施形態において、第１スイッチＳＷ１は、ＳｉＣデバイスとしてのＮチャネルＭＯＳＦＥＴである。このため、第１スイッチＳＷ１において、第２主端子はソースであり、第１主端子はドレインであり、主制御端子はゲートである。また、第２スイッチＳＷ２は、ＳｉデバイスとしてのＩＧＢＴである。このため、第２スイッチＳＷ２において、第２主端子はエミッタであり、第１主端子はコレクタであり、主制御端子はゲートである。なお、各第２スイッチＳＷ２には、フリーホイールダイオードが逆並列に接続されている。また、各第１スイッチＳＷ１には、ボディダイオードが内蔵されている。ちなみに、各第１スイッチＳＷ１にフリーホイールダイオードが逆並列に接続されていてもよい。
　本実施形態において、各スイッチ部をＩＧＢＴ及びＭＯＳＦＥＴの並列接続体にて構成した理由は、小電流領域においてオン抵抗が低いＭＯＳＦＥＴに電流を流通させることにより、小電流領域における損失を低減するためである。以下、図２を用いて説明する。なお、図２において、一点鎖線は、ＭＯＳＦＥＴのドレイン及びソース間電圧Ｖｄｓとドレイン電流Ｉｄｓとの電圧電流特性を示し、破線は、ＩＧＢＴのコレクタ及びエミッタ間電圧Ｖｃｅとコレクタ電流Ｉｃｅとの電圧電流特性を示す。また、実線は、ＩＧＢＴ及びＭＯＳＦＥＴを並列で使用した場合の電圧電流特性を示す。
　図２に示すように、電流が所定電流Ｉｔｈよりも小さい小電流領域においては、ドレイン電流Ｉｄｓに対するドレイン及びソース間電圧Ｖｄｓが、コレクタ電流Ｉｃｅに対するコレクタ及びエミッタ間電圧Ｖｃｅよりも低い。すなわち、小電流領域においては、ＭＯＳＦＥＴのオン抵抗がＩＧＢＴのオン抵抗よりも小さい。このため、小電流領域においては、互いに並列接続されたＭＯＳＦＥＴ及びＩＧＢＴのうち、ＭＯＳＦＥＴの方に電流が多く流れることとなる。一方、電流が所定電流Ｉｔｈよりも大きい大電流領域においては、コレクタ電流Ｉｃｅに対するコレクタ及びエミッタ間電圧Ｖｃｅがドレイン電流Ｉｄｓに対するドレイン及びソース間電圧Ｖｄｓよりも低い。すなわち、大電流領域においては、ＩＧＢＴのオン抵抗がＭＯＳＦＥＴのオン抵抗よりも小さい。このため、大電流領域においては、互いに並列接続されたＭＯＳＦＥＴ及びＩＧＢＴのうち、ＩＧＢＴの方に電流が多く流れることとなる。
　また、第２スイッチＳＷ２の閾値電圧Ｖｔｈ２は、第１スイッチＳＷ１の閾値電圧Ｖｔｈ１よりも高く設定されている。なお、本実施形態において、第２スイッチＳＷ２に流通可能なコレクタ電流Ｉｃｅの最大値は、第１スイッチＳＷ１に流通可能なドレイン電流Ｉｄｓの最大値よりも大きく設定されている。
　先の図１の説明に戻り、制御装置４０は、回転電機３０の制御量をその指令値に制御すべく、インバータ２０を駆動する。制御量は、例えばトルクである。制御装置４０は、インバータ２０の各スイッチＳＷ１，ＳＷ２を駆動すべく、各スイッチＳＷ１，ＳＷ２に対応する駆動信号を、各スイッチ部２０Ｈ，２０Ｌに対して個別に設けられた駆動回路Ｄｒに対して出力する。制御装置４０は、例えば、電気角で互いに位相が１２０°ずれた３相指令電圧と三角波等のキャリア信号との大小比較に基づくＰＷＭ処理により、各駆動回路Ｄｒに対応する駆動信号を生成する。駆動信号は、スイッチのオン状態を指示するオン指令と、オフ状態を指示するオフ指令とのいずれかをとる。本実施形態では、オン指令が論理Ｈの信号で表され、オフ指令が論理Ｌの信号で表されることとする。各相において、上アーム側の駆動信号と、対応する下アーム側の駆動信号とは、交互にオン指令とされる。このため、各相において、上アームスイッチ部２０Ｈの各スイッチＳＷ１，ＳＷ２と、下アームスイッチ部２０Ｌの各スイッチＳＷ１，ＳＷ２とは、交互にオン状態とされる。
　図３～図６を用いて、インバータ２０についてさらに説明する。なお、図３は、インバータ２０に複数組備えられる第１，第２スイッチＳＷ１，ＳＷ２のうち、１組の第１，第２スイッチＳＷ１，ＳＷ２及びその周辺構成の概略を示す図である。
　インバータ２０は、制御基板４１、第１スイッチＳＷ１を内蔵する第１モジュール１０１、及び第２スイッチＳＷ２を内蔵する第２モジュール１０２を備えている。本実施形態において、制御基板４１は、例えばプリント基板であり、外層及び内層を備える多層基板である。外層は、制御基板４１の第１面、及び第１面の裏面である第２面である。内層は、一対の外層に挟まれた層である。
　第１モジュール１０１は、その端子が半田付け等により制御基板４１に機械的及び電気的に接続されている。第１モジュール１０１は、第１スイッチＳＷ１、フリーホイールダイオード及び第１感温ダイオードを内蔵した本体部と、本体部から突出した複数の端子と、本体部から突出した複数のパワー端子とを備えている。複数の端子は、第１スイッチＳＷ１のゲート端子Ｇ１、ソース端子ＫＥ１、第１感温ダイオードのアノード端子Ａ１、第１感温ダイオードのカソード端子Ｋ１、及びセンス端子ＳＥ１を含む。センス端子ＳＥ１は、第１スイッチＳＷ１のドレイン電流と相関を有する微小電流が流れる端子である。パワー端子は、第１スイッチＳＷ１のドレインに短絡される第１パワー端子と、第１スイッチＳＷ１のソースに短絡される第２パワー端子とを含む。
　第２モジュール１０２は、図４及び図５に示すように、第２スイッチＳＷ２、フリーホイールダイオード及び第２感温ダイオードＤＴ２を内蔵した本体部１０２ａと、本体部１０２ａから突出した複数の端子と、本体部１０２ａから突出した複数のパワー端子とを備えている。複数の端子は、第２スイッチＳＷ２のゲート端子Ｇ２、エミッタ端子ＫＥ２、第２感温ダイオードＤＴ２のアノード端子Ａ２、第２感温ダイオードＤＴ２のカソード端子Ｋ２、及びセンス端子ＳＥ２を含む。センス端子ＳＥ２は、第２スイッチＳＷ２のコレクタ電流と相関を有する微小電流が流れる端子である。パワー端子は、第２スイッチＳＷ２のコレクタに短絡される第１パワー端子ＴＰ１と、第２スイッチＳＷ２のエミッタに短絡される第２パワー端子ＴＰ２とを含む。第２モジュール１０２は、その端子が半田付け等により制御基板４１に機械的及び電気的に接続されている。
　各モジュール１０１，１０２の本体部は、扁平な直方体形状をなしている。第２モジュール１０２を例に説明すると、本体部１０２ａの対向する一対の表面のうち一方の面には、この表面から垂直に突出するように各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２が設けられている。また、他方の面には、この表面から垂直に突出するように各パワー端子ＴＰ１，ＴＰ２が設けられている。
　図６を用いて、各スイッチＳＷ１，ＳＷ２の駆動回路Ｄｒについて説明する。
　駆動回路Ｄｒは、正電圧源５０、第１充電スイッチ５１Ａ、第１充電抵抗体５２Ａ、第１放電抵抗体５３Ａ、第１放電スイッチ５４Ａ及び第１オフ保持スイッチ５５Ａを備えている。本実施形態では、第１充電スイッチ５１ＡとしてＰチャネルＭＯＳＦＥＴが用いられ、第１放電スイッチ５４Ａ及び第１オフ保持スイッチ５５ＡとしてＮチャネルＭＯＳＦＥＴが用いられている。本実施形態では、第１スイッチＳＷ１のソース電位を０とし、正電圧源５０の出力電圧をＶＰ（＞０）で表す。
　第１充電スイッチ５１Ａのソースには、正電圧源５０が接続され、第１充電スイッチ５１Ａのドレインには、第１充電抵抗体５２Ａの第１端が接続されている。第１充電抵抗体５２Ａの第２端には、第１スイッチＳＷ１のゲートが接続されている。第１スイッチＳＷ１のゲートには、第１放電抵抗体５３Ａの第１端と、第１オフ保持スイッチ５５Ａのドレインとが接続されている。第１放電抵抗体５３Ａの第２端には、第１放電スイッチ５４Ａのドレインが接続されている。第１放電スイッチ５４Ａのソースと、第１オフ保持スイッチ５５Ａのソースとには、第１スイッチＳＷ１のソースが接続されている。
　本実施形態において、第１スイッチＳＷ１のゲートから第１オフ保持スイッチ５５Ａのドレインまでの電気経路と、第１オフ保持スイッチ５５Ａのドレイン及びソース間と、第１オフ保持スイッチ５５Ａのソースから第１スイッチＳＷ１のソースまでの電気経路とが、第１スイッチＳＷ１に対応する第１オフ保持経路Ｌｏｆｆ１である。
　また、本実施形態において、第１スイッチＳＷ１のゲートから第１放電抵抗体５３Ａを介して第１放電スイッチ５４Ａのドレインまでの電気経路と、第１放電スイッチ５４Ａのドレイン及びソース間と、第１放電スイッチ５４Ａのソースから第１スイッチＳＷ１のソースまでの電気経路とが、第１スイッチＳＷ１に対応する第１放電経路Ｌｄｉｓ１である。第１放電経路Ｌｄｉｓ１のうち、第１放電スイッチ５４Ａ及び第１放電抵抗体５３Ａ以外の部分は、配線パターンを含む。
　また、本実施形態において、正電圧源５０から第１充電スイッチ５１Ａ及び第１充電抵抗体５２Ａを介して第１スイッチＳＷ１のゲートまでの電気経路が、図示しないが、第１スイッチＳＷ１に対応する第１充電経路Ｌｃｈ１に相当する。第１充電経路Ｌｃｈ１のうち、第１充電スイッチ５１Ａ及び第１充電抵抗体５２Ａ以外の部分は、配線パターンを含む。
　駆動回路Ｄｒは、第２充電スイッチ５１Ｂ、第２充電抵抗体５２Ｂ、第２放電抵抗体５３Ｂ、第２放電スイッチ５４Ｂ及び第２オフ保持スイッチ５５Ｂを備えている。本実施形態では、第２充電スイッチ５１ＢとしてＰチャネルＭＯＳＦＥＴが用いられ、第２放電スイッチ５４Ｂ及び第２オフ保持スイッチ５５ＢとしてＮチャネルＭＯＳＦＥＴが用いられている。本実施形態では、第２スイッチＳＷ２のエミッタ電位を０とする。
　第２充電スイッチ５１Ｂのソースには、正電圧源５０が接続され、第２充電スイッチ５１Ｂのドレインには、第２充電抵抗体５２Ｂを介して第２スイッチＳＷ２のゲートが接続されている。第２スイッチＳＷ２のゲートには、第２放電抵抗体５３Ｂの第１端と、第２オフ保持スイッチ５５Ｂのドレインとが接続されている。第２放電抵抗体５３Ｂの第２端には、第２放電スイッチ５４Ｂのドレインが接続されている。第２放電スイッチ５４Ｂのソースと、第２オフ保持スイッチ５５Ｂのソースとには、第２スイッチＳＷ２のゲートが接続されている。
　本実施形態において、第２スイッチＳＷ２のゲートから第２オフ保持スイッチ５５Ｂのドレインまでの電気経路と、第２オフ保持スイッチ５５Ｂのドレイン及びソース間と、第２オフ保持スイッチ５５Ｂのソースから第２スイッチＳＷ２のソースまでの電気経路とが、第２スイッチＳＷ２に対応する第２オフ保持経路Ｌｏｆｆ２である。
　また、本実施形態において、第２スイッチＳＷ２のゲートから第２放電抵抗体５３Ｂを介して第２放電スイッチ５４Ｂのドレインまでの電気経路と、第２放電スイッチ５４Ｂのドレイン及びソース間と、第２放電スイッチ５４Ｂのソースから第２スイッチＳＷ２のソースまでの電気経路とが、第２スイッチＳＷ２に対応する第２放電経路Ｌｄｉｓ２である。第２放電経路Ｌｄｉｓ２のうち、第２放電スイッチ５４Ｂ及び第２放電抵抗体５３Ｂ以外の部分は、配線パターンを含む。
　また、本実施形態において、正電圧源５０から第２充電スイッチ５１Ｂ及び第２充電抵抗体５２Ｂを介して第２スイッチＳＷ２のゲートまでの電気経路が、図示しないが、第２スイッチＳＷ２に対応する第２充電経路Ｌｃｈ２に相当する。第２充電経路Ｌｃｈ２のうち、第２充電スイッチ５１Ｂ及び第２充電抵抗体５２Ｂ以外の部分は、配線パターンを含む。
　駆動回路Ｄｒは、駆動制御部５６を備えている。駆動制御部５６は、制御装置４０から取得した第１スイッチＳＷ１の駆動信号がオン指令であると判定した場合、第１充電スイッチ５１Ａをオン状態にし、第１放電スイッチ５４Ａ及び第１オフ保持スイッチ５５Ａをオフ状態にする。この場合、第１スイッチＳＷ１のゲートには、正電圧源５０の出力電圧ＶＰが供給され、正電圧源５０から第１スイッチＳＷ１のゲートに充電電流が供給される。その結果、第１スイッチＳＷ１のゲート電圧Ｖｇｓが第１スイッチＳＷ１の閾値電圧Ｖｔｈ１以上となり、第１スイッチＳＷ１がオン状態に切り替えられ、第１スイッチＳＷ１のドレイン及びソース間の電流の流通が許容される。
　駆動制御部５６は、取得した第１スイッチＳＷ１の駆動信号がオフ指令であると判定した場合、第１充電スイッチ５１Ａをオフ状態にし、第１放電スイッチ５４Ａをオン状態にする。この場合、第１スイッチＳＷ１のゲートから第１放電抵抗体５３Ａ及び第１放電スイッチ５４Ａを介して第１スイッチＳＷ１のソース側へと放電電流が流れる。その結果、第１スイッチＳＷ１のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ１未満となり、第１スイッチＳＷ１がオフ状態とされ、第１スイッチＳＷ１のドレインからソースへの電流の流通が阻止される。
　駆動制御部５６は、制御装置４０から取得した第２スイッチＳＷ２の駆動信号がオン指令であると判定した場合、第２充電スイッチ５１Ｂをオン状態にし、第２放電スイッチ５４Ｂ及び第２オフ保持スイッチ５５Ｂをオフ状態にする。この場合、第２スイッチＳＷ２のゲートには、正電圧源５０の出力電圧ＶＰが供給され、第２スイッチＳＷ２のゲート電圧Ｖｇｅが第２スイッチＳＷ２の閾値電圧Ｖｔｈ２以上となり、第２スイッチＳＷ２がオン状態に切り替えられ、第２スイッチＳＷ２のコレクタからエミッタへの電流の流通が許容される。
　駆動制御部５６は、取得した第２スイッチＳＷ２の駆動信号がオフ指令であると判定した場合、第２充電スイッチ５１Ｂをオフ状態にし、第２放電スイッチ５４Ｂをオン状態にする。この場合、第２スイッチＳＷ２のゲートから第２放電抵抗体５３Ｂ及び第２放電スイッチ５４Ｂを介して第２スイッチＳＷ２のエミッタ側へと放電電流が流れる。その結果、第２スイッチＳＷ２のゲート電圧Ｖｇｅが閾値電圧Ｖｔｈ２未満となり、第２スイッチＳＷ２がオフ状態とされ、第２スイッチＳＷ２のコレクタからエミッタへの電流の流通が遮断される。
　本実施形態において、制御装置４０から駆動制御部５６に入力される第１，第２スイッチＳＷ１，ＳＷ２それぞれの駆動信号の論理が同期されている。このため、駆動制御部５６により、第１，第２スイッチＳＷ１，ＳＷ２は同期してオンオフされる。
　駆動制御部５６は、第１スイッチＳＷ１のゲート電圧Ｖｇｓを監視する機能を有している。駆動制御部５６は、駆動信号がオフ指令であって、かつ、第１スイッチＳＷ１のゲート電圧Ｖｇｓが第１規定電圧以下になっていると判定した場合、第１オフ保持スイッチ５５Ａをオン状態にし、それ以外の場合に第１オフ保持スイッチ５５Ａをオフ状態に維持するオフ保持処理を行う。第１規定電圧は、第１スイッチＳＷ１の閾値電圧Ｖｔｈ１以下の電圧に設定されており、本実施形態では閾値電圧Ｖｔｈ１に設定されている。
　駆動制御部５６は、第２スイッチＳＷ２のゲート電圧Ｖｇｅを監視する機能を有している。駆動制御部５６は、駆動信号がオフ指令であって、かつ、第２スイッチＳＷ２のゲート電圧Ｖｇｅが第２規定電圧以下になっていると判定した場合、第２オフ保持スイッチ５５Ｂをオン状態にし、それ以外の場合に第２オフ保持スイッチ５５Ｂをオフ状態に維持するオフ保持処理を行う。第２規定電圧は、第２スイッチＳＷ２の閾値電圧Ｖｔｈ２以下の電圧に設定されており、本実施形態では閾値電圧Ｖｔｈ２に設定されている。
　オフ保持処理は、例えば図７に示すように、下アーム側のスイッチがオン状態に切り替えられる場合に生じるスイッチングノイズが上アーム側のスイッチのゲートに伝達され、上アーム側のスイッチがセルフターンオンしてしまうことを抑制するための処理である。図７には、上，下アーム側のスイッチとして第２スイッチＳＷ２を例に示し、それらスイッチのゲート電圧の推移も示す。図７では、時刻ｔ１に駆動信号がオフ指令に切り替えられ、時刻ｔ２において、上アーム側の第２スイッチＳＷ２のオフ保持処理が開始される。
　なお、駆動制御部５６が提供する機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
　続いて図８及び図９を用いて、第１スイッチＳＷ１が第２スイッチＳＷ２よりもセルフターンオンが発生しやすいことについて説明する。
　まず、図８を用いて、第２スイッチＳＷ２について説明する。図８（ａ）は第２スイッチＳＷ２のゲート電圧Ｖｇｅの推移を示し、図８（ｂ）は第２スイッチＳＷ２のコレクタ電流Ｉｃｅの推移を示し、図３（ｃ）は第２スイッチＳＷ２のコレクタ及びエミッタ間電圧Ｖｃｅの推移を示す。なお、ゲート電圧Ｖｇｅは、エミッタ電位よりもゲート電位が高い場合を正とする。
　時刻ｔ１において、第２スイッチＳＷ２の駆動信号がオン指令に切り替えられ、ゲート電圧Ｖｇｅが上昇し始める。その後時刻ｔ２において、ゲート電圧Ｖｇｅが正電圧源５０の出力電圧ＶＰに到達する。その後時刻ｔ３において、駆動信号がオフ指令に切り替えられ、ゲート電圧Ｖｇｅが低下し始め、時刻ｔ４において、ゲート電圧Ｖｇｅが０となる。その後、例えば対向アーム側のスイッチがオン状態に切り替えられ、それに伴って、オフ指令であるにもかかわらずゲート電圧Ｖｇｅが上昇してしまう。ただし、第２スイッチＳＷ２の閾値電圧Ｖｔｈ２は比較的高いため、ゲート電圧Ｖｇｅが上昇したとしても、ゲート電圧Ｖｇｅは閾値電圧Ｖｔｈ２以上とならない。
　続いて、図９を用いて、第１スイッチＳＷ１について説明する。図９（ａ）は第１スイッチＳＷ１のゲート電圧Ｖｇｓの推移を示し、図９（ｂ）は第１スイッチＳＷ１のドレインＩｄｓの推移を示し、図９（ｃ）は第１スイッチＳＷ１のドレイン及びソース間電圧Ｖｄｓの推移を示す。なお、ゲート電圧Ｖｇｓは、ソース電位よりもゲート電位が高い場合を正とする。
　時刻ｔ１において、第１スイッチＳＷ１の駆動信号がオン指令に切り替えられ、ゲート電圧Ｖｇｓが上昇し始める。その後時刻ｔ２において、ゲート電圧Ｖｇｓが正電圧源５０の出力電圧ＶＰに到達する。その後時刻ｔ３において、駆動信号がオフ指令に切り替えられ、ゲート電圧Ｖｇｓが低下し始め、時刻ｔ４において、ゲート電圧Ｖｇｓが０となる。その後、例えば対向アーム側のスイッチがオン状態に切り替えられ、それに伴って、オフ指令であるにもかかわらずゲート電圧Ｖｇｓが上昇してしまう。第１スイッチＳＷ１の閾値電圧Ｖｔｈ１は第２スイッチＳＷ２の閾値電圧Ｖｔｈ２よりも低い。このため、ゲート電圧Ｖｇｓの上昇により、ゲート電圧Ｖｇｓは閾値電圧Ｖｔｈ１以上になってしまう。その結果、第１スイッチＳＷ１のセルフターンオンが発生してしまう。
　こうした問題に対処するための構成について、図１０を用いて説明する。図１０は、制御基板４１を第１面から見た場合の図である。なお、図１０では、第１充電スイッチ５１Ａ等の図示を省略している。
　制御基板４１の第１面には、駆動制御部５６が設けられている。制御基板４１において、駆動制御部５６から離間した位置には、第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１が一列に並んで接続されている。制御基板４１において、駆動制御部５６から離間した位置には、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２が一列に並んで接続されている。第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１と、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２とは、並列している。
　制御基板４１の第１面において、第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１と、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２との間には、第１，第２オフ保持スイッチ５５Ａ，５５Ｂが設けられている。第１オフ保持スイッチ５５Ａは、第１モジュール１０１のゲート端子Ｇ１と第２モジュール１０２のゲート端子Ｇ２との対向方向である第１方向において、第１モジュール１０１のゲート端子Ｇ１側に設けられている。第２オフ保持スイッチ５５Ｂは、第１方向において、第２モジュール１０２のゲート端子Ｇ２側に設けられている。各ゲート端子Ｇ１，Ｇ２と駆動制御部５６との対向方向である第２方向において、第２オフ保持スイッチ５５Ｂは、第１オフ保持スイッチ５５Ａ及びゲート端子Ｇ１，Ｇ２よりも駆動制御部５６側に設けられている。なお、本実施形態において、各オフ保持スイッチ５５Ａ，５５Ｂは、外付けのディスクリート部品である。
　制御基板４１の第１面には、第１オフ保持経路Ｌｏｆｆ１を構成する第１Ａ経路６１Ａ及び第１Ｂ経路６１Ｂが設けられている。本実施形態において、第１Ａ経路６１Ａ及び第１Ｂ経路６１Ｂは、配線パターンである。第１Ａ経路６１Ａは、第１スイッチＳＷ１のゲート端子Ｇ１と、第１オフ保持スイッチ５５Ａのドレインとを接続している。第１Ｂ経路６１Ｂは、第１オフ保持スイッチ５５Ａのソースと、第１スイッチＳＷ１のソースに短絡されたソース端子ＫＥ１とを接続している。
　制御基板４１の第１面には、第１オフ保持スイッチ５５Ａのゲートと駆動制御部５６とを接続する第１信号経路６２が設けられている。駆動制御部５６は、第１信号経路６２を介して第１オフ保持スイッチ５５Ａをオンオフする。
　制御基板４１の第１面には、第２オフ保持経路Ｌｏｆｆ２を構成する第２Ａ経路６３Ａ及び第２Ｂ経路６３Ｂが設けられている。本実施形態において、第２Ａ経路６３Ａ及び第２Ｂ経路６３Ｂは、配線パターンである。第２Ａ経路６３Ａは、第２スイッチＳＷ２のゲート端子Ｇ２と、第２オフ保持スイッチ５５Ｂのドレインとを接続している。第２Ｂ経路６３Ｂは、第２オフ保持スイッチ５５Ｂのソースと、第２スイッチＳＷ２のエミッタに短絡されたエミッタ端子ＫＥ２とを接続している。
　制御基板４１の第１面には、第２オフ保持スイッチ５５Ｂのゲートと駆動制御部５６とを接続する第２信号経路６４が設けられている。駆動制御部５６は、第２信号経路６４を介して第２オフ保持スイッチ５５Ｂをオンオフする。なお、制御基板４１の第１面の正面視において、第２信号経路６４のうち第２Ａ経路６３Ａと交差する部分は、制御基板４１の内層及びビアを介して第２Ａ経路６３Ａを跨いでいる。
　本実施形態では、以下（Ａ１）～（Ａ３）の構成により、第１オフ保持スイッチ５５Ａがオン状態とされている場合における第１オフ保持経路Ｌｏｆｆ１のインピーダンスが、第２オフ保持スイッチ５５Ｂがオン状態とされている場合における第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くされている。
　（Ａ１）第１スイッチＳＷ１のゲート端子Ｇ１と第１オフ保持スイッチ５５Ａとの距離が、第２スイッチＳＷ２のゲート端子Ｇ２と第２オフ保持スイッチ５５Ｂとの距離よりも短い構成。
　（Ａ２）第１オフ保持経路Ｌｏｆｆ１を構成する第１Ａ経路６１Ａ及び第１Ｂ経路６１Ｂの幅が、第２オフ保持経路Ｌｏｆｆ２を構成する第２Ａ経路６３Ａ及び第２Ｂ経路６３Ｂの幅よりも大きい構成。
　（Ａ３）第１オフ保持経路Ｌｏｆｆ１を構成する第１Ａ経路６１Ａ及び第１Ｂ経路６１Ｂそれぞれの長さが、第２オフ保持経路Ｌｏｆｆ２を構成する第２Ａ経路６３Ａ及び第２Ｂ経路６３Ｂそれぞれの長さよりも短い構成。
　このように、本実施形態では、閾値電圧が相対的に低い第１スイッチＳＷ１の第１オフ保持経路Ｌｏｆｆ１のインピーダンスが、閾値電圧が相対的に高い第２スイッチＳＷ２の第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くされている。オフ保持経路のインピーダンスが小さいほど、オフ保持処理中にスイッチのゲートに電荷が流れ込んだとしても、ゲート電圧の上昇度合いが抑制される。このため、本実施形態によれば、第１，第２スイッチＳＷ１，ＳＷ２それぞれについて、例えばスイッチの寄生容量を介してゲートに電荷が流れ込んだとしても、その電荷により上昇したゲート電圧のピーク値をオフ保持処理中において閾値電圧未満にできる。これにより、第１，第２スイッチＳＷ１，ＳＷ２のセルフターンオンの発生を抑制することができる。
　＜第１実施形態の変形例１＞
　図６の構成に代えて、図１１に示すように、駆動回路Ｄｒが負電圧源５７を備えていてもよい。図１１において、先の図６に示した構成と同一の構成については、便宜上、同一の符号を付している。
　負電圧源５７は、第１スイッチＳＷ１のソース電位及び第２スイッチＳＷ２のエミッタ電位よりも低い負電圧Ｖｎ（＜０）を出力する。第１放電スイッチ５４Ａ及び第１オフ保持スイッチ５５Ａそれぞれのソースは、第１スイッチＳＷ１のソースに接続されず、負電圧源５７に接続されている。第２放電スイッチ５４Ｂ及び第２オフ保持スイッチ５５Ｂそれぞれのソースは、第２スイッチＳＷ２のエミッタに接続されず、負電圧源５７に接続されている。
　なお、本実施形態のオフ保持経路について、第１スイッチＳＷ１を例にして説明する。第１オフ保持経路Ｌｏｆｆ１は、第１スイッチＳＷ１のゲートから第１オフ保持スイッチ５５Ａのドレインまでの電気経路と、第１オフ保持スイッチ５５Ａのドレイン及びソース間と、第１オフ保持スイッチ５５Ａのソースから負電圧源５７までの電気経路とである。
　＜第１実施形態の変形例２＞
　オフ保持経路の配線パターンとしては、図１２に示すように、制御基板４１の外層の第１面４２ａに設けられた配線パターンＰＴに限らない。例えば、オフ保持経路の配線パターンが、外層に設けられた配線パターンと、制御基板４１の少なくとも１つの内層に設けられた配線パターンとの並列接続体として構成されていてもよい。図１３には、外層の第１面４２ａ及び第２面４２ｂそれぞれに設けられた配線パターンＰＴａと、内層に設けられた配線パターンＰＴｂとがビア４３を介して並列接続されている例を示す。図１３に示す構成によれば、図１２に示す構成よりもインピーダンスを１／４にできる。なお、図１２及び図１３には、ゲート端子Ｇ１及び第１オフ保持スイッチ５５Ａを合わせて図示した。また、図１２の配線パターンＰＴは、図１０の第１Ａ経路６１Ａに相当する。
　＜第２実施形態＞
　以下、第２実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１４に示すように、第２オフ保持スイッチ５５Ｂが駆動制御部５６に内蔵されている。なお、図１４において、先の図１０に示した構成と同一の構成については、便宜上、同一の符号を付している。
　制御基板４１において、第１オフ保持スイッチ５５Ａは、第１実施形態と同様に、駆動制御部５６の外部に設けられている。
　制御基板４１の第１面には、第２オフ保持経路Ｌｏｆｆ２を構成する第２Ａ経路６５Ａ及び第２Ｂ経路６５Ｂが設けられている。第２Ａ経路６５Ａは、第２スイッチＳＷ２のゲート端子Ｇ２と、第２オフ保持スイッチ５５Ｂのドレインとを接続している。第２Ｂ経路６５Ｂは、第２オフ保持スイッチ５５Ｂのソースと、第２スイッチＳＷ２のエミッタに短絡されたエミッタ端子ＫＥ２とを接続している。第１Ａ経路６１Ａ及び第１Ｂ経路６１Ｂそれぞれの長さは、第２Ａ経路６５Ａ及び第２Ｂ経路６５Ｂそれぞれの長さよりも短い。また、第１Ａ経路６１Ａ及び第１Ｂ経路６１Ｂの幅が、第２Ａ経路６５Ａ及び第２Ｂ経路６５Ｂの幅よりも大きい。
　本実施形態によれば、第１オフ保持スイッチ５５Ａをゲート端子Ｇ１の近くに配置できる。このため、第１オフ保持経路Ｌｏｆｆ１を第２オフ保持経路Ｌｏｆｆ２よりも短くでき、第１オフ保持経路Ｌｏｆｆ１のインピーダンスを第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも小さくできる。
　また、本実施形態によれば、第２オフ保持スイッチ５５Ｂが駆動制御部５６に内蔵されている。このため、制御基板４１の第１面に第２オフ保持スイッチ５５Ｂを設ける必要がないため、駆動回路Ｄｒの構成を簡易化できる。
　＜第３実施形態＞
　以下、第３実施形態について、第２実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１５に示すように、第１オフ保持スイッチ５５Ａも駆動制御部５６に内蔵されている。なお、図１５において、先の図１４に示した構成と同一の構成については、便宜上、同一の符号を付している。
　制御基板４１の第１面には、第１オフ保持経路Ｌｏｆｆ１を構成する第１Ａ経路６６Ａ及び第１Ｂ経路６６Ｂが設けられている。第１Ａ経路６６Ａは、第１スイッチＳＷ１のゲート端子Ｇ１と、第１オフ保持スイッチ５５Ａのドレインとを接続している。第１Ｂ経路６６Ｂは、第１オフ保持スイッチ５５Ａのソースと、第１スイッチＳＷ１のソースに短絡されたソース端子ＫＥ１とを接続している。
　制御基板４１の第１面には、第２オフ保持経路Ｌｏｆｆ２を構成する第２Ａ経路６７Ａ及び第２Ｂ経路６７Ｂが設けられている。第２Ａ経路６７Ａは、第２スイッチＳＷ２のゲート端子Ｇ２と、第２オフ保持スイッチ５５Ｂのドレインとを接続している。第２Ｂ経路６７Ｂは、第２オフ保持スイッチ５５Ｂのソースと、第２スイッチＳＷ２のエミッタに短絡されたエミッタ端子ＫＥ２とを接続している。第１Ａ経路６６Ａ及び第１Ｂ経路６６Ｂそれぞれの長さは、第２Ａ経路６７Ａ及び第２Ｂ経路６７Ｂそれぞれの長さよりも短い。また、第１Ａ経路６６Ａ及び第１Ｂ経路６６Ｂの幅が、第２Ａ経路６７Ａ及び第２Ｂ経路６７Ｂの幅よりも大きい。
　制御基板４１において、駆動制御部５６は、各ゲート端子Ｇ１，Ｇ２のうちゲート端子Ｇ１に近い位置に設けられている。このため、第１スイッチＳＷ１のゲート端子Ｇ１と駆動制御部５６との距離が、第２スイッチＳＷ２のゲート端子Ｇ２と駆動制御部５６との距離よりも短い。
　以上説明した本実施形態によれば、各オフ保持スイッチ５５Ａ，５５Ｂが駆動制御部５６に内蔵されるため、駆動回路Ｄｒをより簡易化できる。
　＜第４実施形態＞
　以下、第４実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１６に示すように、第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１と、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２との配置間隔が狭くなっている。このため、制御基板４１の第１面において、第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１と、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２との間の領域にオフ保持スイッチを設けることができない。そこで、本実施形態では、制御基板４１におけるオフ保持スイッチ等の配置方法が変更されている。なお、図１６において、先の図１０に示した構成と同一の構成については、便宜上、同一の符号を付している。
　制御基板４１の第１面のうち、第２方向において第１モジュール１０１のゲート端子Ｇ１を挟んで第２モジュール１０２のゲート端子Ｇ２とは反対側には、駆動制御部５６が設けられている。駆動制御部５６は、第１方向において各カソード端子Ｋ１，Ｋ２から離間した位置に設けられている。駆動制御部５６には、第１オフ保持スイッチ５５Ａが内蔵されている。
　制御基板４１の第１面のうち、第１方向において各カソード端子Ｋ１，Ｋ２から離間した位置には、第２オフ保持スイッチ５５Ｂが設けられている。制御基板４１の第１面には、第２オフ保持スイッチ５５Ｂのゲートと駆動制御部５６とを接続する信号経路７２が設けられている。
　制御基板４１の第１面には、第１オフ保持経路Ｌｏｆｆ１を構成する第１Ａ経路６８Ａ及び第１Ｂ経路６８Ｂが設けられている。第１Ａ経路６８Ａは、第１スイッチＳＷ１のゲート端子Ｇ１と、第１オフ保持スイッチ５５Ａのドレインとを接続している。第１Ｂ経路６８Ｂは、第１オフ保持スイッチ５５Ａのソースと、第１スイッチＳＷ１のソースに短絡されたソース端子ＫＥ１とを接続している。第１Ａ経路６８Ａは、制御基板４１のうち、第２方向において第１スイッチＳＷ１のゲート端子Ｇ１よりも駆動制御部５６側に設けられている。第１Ｂ経路６８Ｂは、制御基板４１のうち、第２方向において第１Ａ経路６８Ａを挟んでゲート端子Ｇ１とは反対側に設けられている。
　制御基板４１の第１面には、第２オフ保持経路Ｌｏｆｆ２を構成する第２Ａ経路６９Ａ及び第２Ｂ経路６９Ｂが設けられている。第２Ａ経路６９Ａは、第２スイッチＳＷ２のゲート端子Ｇ２と、第２オフ保持スイッチ５５Ｂのドレインとを接続している。第２Ｂ経路６９Ｂは、第２オフ保持スイッチ５５Ｂのソースと、第２スイッチＳＷ２のエミッタ端子ＫＥ２とを接続している。第２Ａ経路６９Ａは、制御基板４１のうち、第２方向において第２スイッチＳＷ２のゲート端子Ｇ２を挟んで第１スイッチＳＷ１のゲート端子Ｇ１とは反対側に設けられている。第２Ｂ経路６９Ｂは、制御基板４１のうち、第２方向において第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１と第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２との間の領域に設けられている。
　制御基板４１の第１面には、第１充電経路Ｌｃｈ１、第２充電経路Ｌｃｈ２、第１放電経路Ｌｄｉｓ１及び第２放電経路Ｌｄｉｓ２が設けられている。なお、図１６では、各経路Ｌｃｈ１，Ｌｃｈ２，Ｌｄｉｓ１，Ｌｄｉｓ２上のスイッチ等の図示を省略している。
　第１放電経路Ｌｄｉｓ１は、制御基板４１のうち、第１Ｂ経路６８Ｂを挟んで第１Ａ経路６８Ａとは反対側に設けられている。第１充電経路Ｌｃｈ１は、制御基板４１のうち、第１放電経路Ｌｄｉｓ１を挟んで第１Ｂ経路６８Ｂとは反対側に設けられている。
　第２充電経路Ｌｃｈ２及び第２放電経路Ｌｄｉｓ２は、制御基板４１のうち、第１方向において第２オフ保持スイッチ５５Ｂを挟んで各ゲート端子Ｇ１，Ｇ２とは反対側の領域と、第１方向において第２オフ保持スイッチ５５Ｂを挟んで駆動制御部５６とは反対側の領域とに設けられている。
　なお、制御基板４１の第１面の正面視において、信号経路７２のうち、第２充電経路Ｌｃｈ２、第２放電経路Ｌｄｉｓ２及び第２Ａ経路６９Ａと交差する部分は、制御基板４１の内層及びビアを介して各経路Ｌｃｈ２，Ｌｄｉｓ２，６９Ａを跨いでいる。また、制御基板４１の第１面の正面視において、第１充電経路Ｌｃｈ１及び第１放電経路Ｌｄｉｓ１のうち第１Ｂ経路６８Ｂと交差する部分は、制御基板４１の内層及びビアを介して第１Ｂ経路６８Ｂを跨いでいる。
　第１Ａ経路６８Ａ及び第１Ｂ経路６８Ｂの幅が、第２Ａ経路６９Ａ及び第２Ｂ経路６９Ｂの幅よりも大きい。これにより、第１オフ保持経路Ｌｏｆｆ１のインピーダンスが第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くされている。
　第１充電経路Ｌｃｈ１の長さは、第２充電経路Ｌｃｈ２の長さよりも短い。また、第１充電経路Ｌｃｈ１を構成する配線パターンの幅は、第２充電経路Ｌｃｈ２を構成する配線パターンの幅よりも大きい。これにより、第１充電スイッチ５１Ａがオン状態とされている場合における第１充電経路Ｌｃｈ１のインピーダンスが、第２充電スイッチ５１Ｂがオン状態とされている場合における第２充電経路Ｌｃｈ２のインピーダンスよりも低くされている。これにより、第１スイッチＳＷ１のゲートの充電速度を第２スイッチＳＷ２のゲートの充電速度よりも高めることができ、第１スイッチＳＷ１をオン状態に切り替える場合のスイッチング速度を高めることができる。その結果、スイッチング損失を低減することができる。
　第１放電経路Ｌｄｉｓ１の長さは、第２放電経路Ｌｄｉｓ２の長さよりも短い。また、第１放電経路Ｌｄｉｓ１を構成する配線パターンの幅は、第２放電経路Ｌｄｉｓ２を構成する配線パターンの幅よりも大きい。これにより、第１放電スイッチ５４Ａがオン状態とされている場合における第１放電経路Ｌｄｉｓ１のインピーダンスが、第２放電スイッチ５４Ｂがオン状態とされている場合における第２放電経路Ｌｄｉｓ２のインピーダンスよりも低くされている。これにより、第１スイッチＳＷ１のゲートの放電速度を第２スイッチＳＷ２のゲートの放電速度よりも高めることができ、第１スイッチＳＷ１をオフ状態に切り替える場合のスイッチング速度を高めることができる。その結果、スイッチング損失を低減することができる。
　＜第５実施形態＞
　以下、第５実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１７に示すように、第１オフ保持スイッチ５５Ａのオン抵抗ＲｏｎＡが、第２オフ保持スイッチ５５Ｂのオン抵抗ＲｏｎＢよりも小さい。これにより、第２オフ保持経路Ｌｏｆｆ２のインピーダンスに対して第１オフ保持経路Ｌｏｆｆ１のインピーダンスをより低くできる。なお、図１７において、先の図１０に示した構成と同一の構成については、便宜上、同一の符号を付している。また、図１７に示す例では、第１オフ保持スイッチ５５Ａが第２オフ保持スイッチ５５Ｂよりも大きい。これは、一般的に、チップサイズが大きい素子ほどオン抵抗が小さいためである。
　＜第６実施形態＞
　以下、第６実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１８に示すように、オン状態にするための第１オフ保持スイッチ５５Ａのゲート電圧ＶＧＡが、オン状態にするための第２オフ保持スイッチ５５Ｂのゲート電圧ＶＧＢよりも高い。第１オフ保持スイッチ５５Ａのゲート電圧ＶＧＡはその閾値電圧以上であり、第２オフ保持スイッチ５５Ｂのゲート電圧ＶＧＢはその閾値電圧以上である。なお、第１オフ保持スイッチ５５Ａが低側スイッチに相当し、第２オフ保持スイッチ５５Ｂが高側スイッチに相当する。また、図１８において、先の図６に示した構成と同一の構成については、便宜上、同一の符号を付している。
　本実施形態によれば、第１オフ保持スイッチ５５Ａのオン抵抗が第２オフ保持スイッチ５５Ｂのオン抵抗よりも低くなる。このため、第１オフ保持経路Ｌｏｆｆ１のインピーダンスを、第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くできる。
　なお、第１オフ保持経路Ｌｏｆｆ１のインピーダンスを第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くできるなら、第１オフ保持経路Ｌｏｆｆ１の配線パターンの長さを第２オフ保持経路Ｌｏｆｆ２の配線パターンの長さよりも短くしたり、第１オフ保持経路Ｌｏｆｆ１の配線パターンの幅を第２オフ保持経路Ｌｏｆｆ２の配線パターンの幅よりも大きくしたりすることは必須ではない。
　＜第７実施形態＞
　以下、第７実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態において、駆動制御部５６は、第２スイッチＳＷ２を最初にオン状態に切り替えてから、第１スイッチＳＷ１をオン状態に切り替える。その後、駆動制御部５６は、第１スイッチＳＷ１を最初にオフ状態に切り替えてから、第２スイッチＳＷ２をオフ状態に切り替える。これは、インバータ２０の上下アームスイッチが同時にオン状態となる状態アーム短絡が生じた場合において、第１スイッチＳＷ１の信頼性の低下を極力抑制するためである。つまり、第２スイッチＳＷ２に流通可能なコレクタ電流Ｉｃｅの最大値は、第１スイッチＳＷ１に流通可能なドレイン電流Ｉｄｓの最大値よりも大きい。第２スイッチＳＷ２がオン状態に切り替えられた後、第１スイッチＳＷ１がオン状態に切り替えられる前に短絡を検知できれば、第２スイッチＳＷ２のオン状態への切り替えを禁止できる。この際、第２スイッチＳＷ２に流通可能なコレクタ電流Ｉｃｅの最大値が相対的に大きいため、短絡検知のための時間を確保できる。
　図１９を用いて、本実施形態の効果について説明する。図１９（ａ）は第１スイッチＳＷ１の駆動状態の推移を示し、図１９（ｂ）は第２スイッチＳＷ２の駆動状態の推移を示し、図１９（ｃ）は第１オフ保持スイッチ５５Ａの駆動状態の推移を示し、図１９（ｄ）は第２オフ保持スイッチ５５Ｂの駆動状態の推移を示す。
　時刻ｔ１において、第２充電スイッチ５１Ｂがオン状態とされ、第２放電スイッチ５４Ｂ及び第２オフ保持スイッチ５５Ｂがオフ状態とされる。これにより、第２スイッチＳＷ２がオン状態に切り替えられる。第２スイッチＳＷ２のオン状態への切り替えに伴って、第１スイッチＳＷ１のゲートに電荷が流れ込み、相対的に閾値電圧が低い第１スイッチＳＷ１のセルフターンオンしてしまうおそれがある。ここで本実施形態では、第１オフ保持経路Ｌｏｆｆ１のインピーダンスが第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くされている。このため、第２スイッチＳＷ２のオン状態への切り替えに伴うゲート電圧Ｖｇｓの上昇を抑制し、セルフターンオンの発生を抑制できる。
　その後時刻ｔ２において、第１充電スイッチ５１Ａがオン状態とされ、第１放電スイッチ５４Ａ及び第１オフ保持スイッチ５５Ａがオフ状態とされる。これにより、第１スイッチＳＷ１がオン状態に切り替えられる。
　その後時刻ｔ３において、第１充電スイッチ５１Ａがオフ状態とされ、第１放電スイッチ５４Ａがオン状態とされる。これにより、第１スイッチＳＷ１のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ１未満となり、第１スイッチＳＷ１がオフ状態に切り替えられる。また、第１スイッチＳＷ１のゲート電圧Ｖｇｓが第１規定電圧以下になり、第１オフ保持スイッチ５５Ａがオン状態とされる。
　その後時刻ｔ４において、第２充電スイッチ５１Ｂがオフ状態とされ、第２放電スイッチ５４Ｂがオン状態とされる。これにより、第２スイッチＳＷ２のゲート電圧Ｖｇｅが閾値電圧Ｖｔｈ２未満となり、第２スイッチＳＷ２がオフ状態に切り替えられる。また、第２スイッチＳＷ２のゲート電圧Ｖｇｅが第２規定電圧以下になり、第２オフ保持スイッチ５５Ｂがオン状態とされる。第２スイッチＳＷ２のオフ状態への切り替えに伴って、第１スイッチＳＷ１のゲートに電荷が流れ込み、相対的に閾値電圧が低い第１スイッチＳＷ１のセルフターンオンしてしまうおそれがある。ここで本実施形態では、第１オフ保持経路Ｌｏｆｆ１のインピーダンスが第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低くされている。このため、第２スイッチＳＷ２のオフ状態への切り替えに伴うゲート電圧Ｖｇｓの上昇を抑制し、セルフターンオンの発生を抑制できる。
　＜第８実施形態＞
　以下、第８実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図２０に示すように、インバータ２０の上，下アームスイッチ部２０Ｈ，２０Ｌは、第１～第３スイッチＳＷ１～ＳＷ３の並列接続体を備えている。なお、図２０において、先の図６に示した構成と同一の構成については、便宜上、同一の符号を付している。
　第３スイッチＳＷ３は、第２スイッチＳＷ２と同じＩＧＢＴである。第３スイッチＳＷ３の閾値電圧Ｖｔｈ３は、第２スイッチＳＷ２の閾値電圧Ｖｔｈ２と同じである。駆動回路Ｄｒは、第３充電スイッチ５１Ｃ、第１充電抵抗体５２Ｃ、第３放電抵抗体５３Ｃ、第３放電スイッチ５４Ｃ及び第３オフ保持スイッチ５５Ｃを備えている。
　本実施形態において、第３スイッチＳＷ３のゲートから第３オフ保持スイッチ５５Ｃのドレインまでの電気経路と、第３オフ保持スイッチ５５Ｃのドレイン及びソース間と、第３オフ保持スイッチ５５Ｃのソースから第３スイッチＳＷ３のソースまでの電気経路とが、第３スイッチＳＷ３に対応する第３オフ保持経路Ｌｏｆｆ３である。
　本実施形態では、第２オフ保持経路Ｌｏｆｆ２のインピーダンスと、第３オフ保持経路Ｌｏｆｆ３のインピーダンスとが同じである。また、第１オフ保持経路Ｌｏｆｆ１のインピーダンスが、第２，第３オフ保持経路Ｌｏｆｆ２，Ｌｏｆｆ３のインピーダンスよりも低くされている。
　以上説明した本実施形態によれば、第１実施形態と同様の効果を得ることができる。
　＜第８実施形態の変形例１＞
　第１オフ保持経路Ｌｏｆｆ１のインピーダンスが、第２，第３オフ保持経路Ｌｏｆｆ２，Ｌｏｆｆ３のインピーダンスよりも低くされることを条件として、第２オフ保持経路Ｌｏｆｆ２のインピーダンスと第３オフ保持経路Ｌｏｆｆ３のインピーダンスとが異なっていてもよい。
　＜第８実施形態の変形例２＞
　第１～第３スイッチＳＷ１～ＳＷ３の閾値電圧Ｖｔｈ１～Ｖｔｈ３が互いに異なっていてもよい。以下、第１スイッチＳＷ１の閾値電圧Ｖｔｈ１が第２スイッチＳＷ２の閾値電圧Ｖｔｈ２よりも低く、第２スイッチＳＷ２の閾値電圧Ｖｔｈ２が第３スイッチＳＷ３の閾値電圧Ｖｔｈ３よりも低い場合を例にして説明する。
　第１オフ保持経路Ｌｏｆｆ１のインピーダンスが第２オフ保持経路Ｌｏｆｆ２のインピーダンスよりも低く、第２オフ保持経路Ｌｏｆｆ２のインピーダンスが第３オフ保持経路Ｌｏｆｆ３のインピーダンスよりも低くされていてもよい。
　また、第１オフ保持経路Ｌｏｆｆ１のインピーダンスが、第２，第３オフ保持経路Ｌｏｆｆ２，Ｌｏｆｆ３のインピーダンスよりも低くされることを条件として、第２オフ保持経路Ｌｏｆｆ２のインピーダンスが、第３オフ保持経路Ｌｏｆｆ３のインピーダンスと同じであってもよいし、第３オフ保持経路Ｌｏｆｆ３のインピーダンスと異なっていてもよい。
　＜第９実施形態＞
　以下、第９実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図２１に示すように、閾値電圧が相対的に高い第２スイッチＳＷ２に対応する第２オフ保持経路Ｌｏｆｆ２が駆動回路Ｄｒに設けられていない。なお、図２１において、先の図６に示した構成と同一の構成については、便宜上、同一の符号を付している。
　本実施形態によれば、閾値電圧が相対的に低い第１スイッチＳＷ１に対応する第１オフ保持経路Ｌｏｆｆ１のインピーダンスを、閾値電圧が相対的に高い第２スイッチＳＷ２に対応する第２放電経路Ｌｄｉｓ２のインピーダンスよりも低くできる。具体的には、第１スイッチＳＷ１の駆動指令がオフ指令とされてかつ第１オフ保持スイッチ５５Ａがオン状態とされている場合における第１オフ保持経路Ｌｏｆｆ１のインピーダンスを、第２スイッチＳＷ２の駆動指令がオフ指令とされてかつ第２放電スイッチ５４Ｂがオン状態とされている場合における第２放電経路Ｌｄｉｓ２のインピーダンスよりも低くできる。
　＜その他の実施形態＞
　なお、上記各実施形態は、以下のように変更して実施してもよい。
　・図２２に示すように、第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１と、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２とが第１方向において並んでいてもよい。
　・第１モジュール１０１の各端子Ｋ１，Ａ１，Ｇ１，ＳＥ１，ＫＥ１の並び順と、第２モジュール１０２の各端子Ｋ２，Ａ２，Ｇ２，ＳＥ２，ＫＥ２の並び順とは、図１０及び図２２等に示した順序に限らない。
　・第１，第２スイッチＳＷ１，ＳＷ２それぞれに対して駆動制御部が個別に設けられていてもよい。
　・オフ保持スイッチ及び駆動制御部が、制御基板４１に設けられることなく、第１，第２モジュール１０１，１０２の少なくとも一方に内蔵されていてもよい。この場合、オフ保持スイッチ及び駆動制御部が第１スイッチＳＷ１や第２スイッチＳＷ２に近づくため、オフ保持経路のインピーダンスをより低くすることができる。
　また、図２３に示すように、オフ保持スイッチ及び駆動制御部のうち、オフ保持スイッチのみがモジュールに内蔵されていてもよい。少なくともオフ保持スイッチがモジュールに内蔵されている場合、第１，第２モジュール１０１，１０２から、第１，第２オフ保持スイッチ５５Ａ，５５Ｂのゲートに短絡されている第１，第２オフ保持端子ＯＦＦ１，ＯＦＦ２が本体部から突出している。各オフ保持端子ＯＦＦ１，ＯＦＦ２は、制御基板４１に電気的及び機械的に接続されている。この場合、第１，第２オフ保持スイッチ５５Ａ，５５Ｂが第１，第２スイッチＳＷ１，ＳＷ２に近づくため、オフ保持経路のインピーダンスをより低くすることができる。
　なお、第１，第２スイッチＳＷ１，ＳＷ２のうちいずれか一方のみに対応するオフ保持スイッチが、モジュールに内蔵されていてもよい。
　・モジュールとしては、１つのスイッチが内蔵されているものに限らず、互いに並列接続された複数のスイッチが内蔵されているものであってもよい。図２４には、第１，第２スイッチＳＷ１，ＳＷ２が１つのモジュール２００に内蔵されている例を示す。なお、モジュール２００の本体部２００ａからは、第１，第２パワー端子Ｔ１，Ｔ２が突出している。
　・モジュールに内蔵されるスイッチの組としては、互いに並列接続された第１，第２スイッチＳＷ１，ＳＷ２に限らない。例えば、同相の上，下アームスイッチ部２０Ｈ，２０Ｌそれぞれの第１スイッチＳＷ１の組が１つのモジュールに内蔵されたり、同相の上，下アームスイッチ部２０Ｈ，２０Ｌそれぞれの第２スイッチＳＷ２の組が１つのモジュールに内蔵されたりしてもよい。
　・図１１に示した負電圧源５７を備える構成は、第１実施形態以外の実施形態においても適用できる。
　・スイッチの並列接続数としては、４つ以上であってもよい。
　・並列接続されたスイッチの組み合わせとしては、ＮチャネルＭＯＳＦＥＴ及びＩＧＢＴの組み合わせに限らない。また、スイッチを備える電力変換器としては、３相のものに限らない。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (11)

  1. 　互いに並列接続された複数の駆動対象スイッチ（ＳＷ１～ＳＷ３）を駆動する駆動対象スイッチの駆動回路（Ｄｒ）において、
    　前記駆動対象スイッチは、第１主端子、第２主端子及び主制御端子を有し、前記第２主端子に対する前記主制御端子の電位差が閾値電圧以上になることにより前記第１主端子及び前記第２主端子の間の電流の流通を許容するオン状態とされ、前記電位差が前記閾値電圧未満になることにより前記第１主端子から前記第２主端子への電流の流通を阻止するオフ状態とされ、
    　複数の前記駆動対象スイッチのうち、少なくとも２つの駆動対象スイッチの前記閾値電圧が互いに異なっており、
    　複数の前記駆動対象スイッチそれぞれについて、前記第２主端子又は該第２主端子の電位よりも低い負電圧を有する負電圧源（５７）から、前記主制御端子までを電気的に接続する電気経路（Ｌｏｆｆ１，Ｌｏｆｆ２，Ｌｄｉｓ２，Ｌｄｉｓ３）を備え、
    　複数の前記電気経路それぞれについて、前記電気経路のインピーダンスが、前記駆動対象スイッチの寄生容量を介して前記電気経路に流れ込んだ電荷により上昇した前記電位差が前記閾値電圧未満となるインピーダンスとされている駆動対象スイッチの駆動回路。
  2. 　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチ（ＳＷ１）の前記主制御端子に接続された前記電気経路のインピーダンスが、他の駆動対象スイッチ（ＳＷ２）の前記主制御端子に接続された前記電気経路のインピーダンスよりも低くされている請求項１に記載の駆動対象スイッチの駆動回路。
  3. 　前記電気経路は、前記第２主端子又は前記負電圧源と、前記主制御端子とを短絡するオフ保持経路（Ｌｏｆｆ１，Ｌｏｆｆ２）を有し、
    　前記各オフ保持経路は、オン状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に接続し、オフ状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に遮断するオフ保持スイッチ（５５Ａ，５５Ｂ）を有し、
    　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチ（ＳＷ１）の前記主制御端子と、この主制御端子に接続された前記オフ保持経路（Ｌｏｆｆ１）上の前記オフ保持スイッチ（５５Ａ）との距離が、他の駆動対象スイッチ（ＳＷ２）の前記主制御端子と、この主制御端子に接続された前記オフ保持経路（Ｌｏｆｆ２）上の前記オフ保持スイッチ（５５Ｂ）との距離よりも短い請求項２に記載の駆動対象スイッチの駆動回路。
  4. 　前記各オフ保持経路上の前記オフ保持スイッチを駆動する駆動制御部（５６）を備え、
    　前記最も低い駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路上の前記オフ保持スイッチが前記駆動制御部の外部に配置され、前記他の駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路上のオフ保持スイッチが前記駆動制御部に内蔵されている請求項３に記載の駆動対象スイッチの駆動回路。
  5. 　前記各オフ保持経路上の前記オフ保持スイッチを駆動する駆動制御部（５６）を備え、
    　前記各オフ保持スイッチが前記駆動制御部に内蔵されており、
    　前記最も低い駆動対象スイッチの前記主制御端子と前記駆動制御部との距離が、前記他の駆動対象スイッチの前記主制御端子と前記駆動制御部との距離よりも短い請求項３に記載の駆動対象スイッチの駆動回路。
  6. 　前記電気経路は、
    　前記第２主端子又は前記負電圧源と、前記主制御端子とを短絡するオフ保持経路（Ｌｏｆｆ１，Ｌｏｆｆ２）と、
    　前記第２主端子又は前記負電圧源と、前記主制御端子とを接続し、前記オフ保持経路よりもインピーダンスの高い放電経路（Ｌｄｉｓ１，Ｌｄｉｓ２）と、を有し、
    　前記各オフ保持経路は、オン状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に接続し、オフ状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に遮断するオフ保持スイッチ（５５Ａ，５５Ｂ）を有し、
    　前記各オフ保持経路上の前記オフ保持スイッチを駆動する駆動制御部（５６）を備え、
    　前記最も低い駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路上の前記オフ保持スイッチが前記駆動制御部に内蔵され、前記他の駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路上のオフ保持スイッチが前記駆動制御部の外部に配置されており、
    　前記最も低い駆動対象スイッチの前記主制御端子と前記駆動制御部との距離が、前記他の駆動対象スイッチの前記主制御端子と前記駆動制御部との距離よりも短くされており、
    　前記最も低い駆動対象スイッチの前記主制御端子に接続された前記放電経路（Ｌｄｉｓ１）のインピーダンスが、前記他の駆動対象スイッチの前記主制御端子に接続された前記放電経路（Ｌｄｉｓ２）のインピーダンスよりも低くされている請求項２に記載の駆動対象スイッチの駆動回路。
  7. 　前記電気経路は、前記第２主端子又は前記負電圧源と前記主制御端子とを短絡するオフ保持経路（Ｌｏｆｆ１，Ｌｏｆｆ２）を有し、
    　前記各オフ保持経路は、オン状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に接続し、オフ状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に遮断するオフ保持スイッチ（５５Ａ，５５Ｂ）を有し、
    　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路（Ｌｏｆｆ１）上の前記オフ保持スイッチ（５５Ａ）のオン抵抗が、他の駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路（Ｌｏｆｆ２）上の前記オフ保持スイッチ（５５Ｂ）のオン抵抗よりも小さい請求項２に記載の駆動対象スイッチの駆動回路。
  8. 　前記電気経路は、前記第２主端子又は前記負電圧源と前記主制御端子とを短絡するオフ保持経路（Ｌｏｆｆ１，Ｌｏｆｆ２）を有し、
    　前記各オフ保持経路は、オン状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に接続し、オフ状態とされることにより、前記第２主端子又は前記負電圧源と前記主制御端子との間を電気的に遮断するオフ保持スイッチ（５５Ａ，５５Ｂ）を有し、
    　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路（Ｌｏｆｆ１）上の前記オフ保持スイッチ（５５Ａ）を低側スイッチとし、他の駆動対象スイッチの前記主制御端子に接続された前記オフ保持経路（Ｌｏｆｆ２）上の前記オフ保持スイッチ（５５Ｂ）を高側スイッチとする場合、オン状態とされている場合における前記低側スイッチのゲート電圧が、オン状態とされている場合における前記高側スイッチのゲート電圧よりも高い請求項２に記載の駆動対象スイッチの駆動回路。
  9. 　複数の前記駆動対象スイッチのうち、所定電流（Ｉα）よりも小さい小電流領域においてオン抵抗が最小となる特性を有する駆動対象スイッチを第１スイッチ（ＳＷ１）とし、前記所定電流以上の大電流領域においてオン抵抗が最小となる特性を有する駆動対象スイッチを第２スイッチ（ＳＷ２）とする場合、前記第２スイッチを最初にオン状態に切り替えてから、前記第１スイッチをオン状態に切り替える駆動制御部（５６）を備え、
    　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチが前記第２スイッチであり、他の駆動対象スイッチが前記第１スイッチである請求項２に記載の駆動対象スイッチの駆動回路。
  10. 　複数の前記駆動対象スイッチのうち、所定電流（Ｉα）よりも小さい小電流領域においてオン抵抗が最小となる特性を有する駆動対象スイッチを第１スイッチ（ＳＷ１）とし、前記所定電流以上の大電流領域においてオン抵抗が最小となる特性を有する駆動対象スイッチを第２スイッチ（ＳＷ２）とする場合、前記第１スイッチを最初にオフ状態に切り替えてから、前記第２スイッチをオフ状態に切り替える駆動制御部（５６）を備え、
    　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチが前記第２スイッチであり、他の駆動対象スイッチが前記第１スイッチである請求項２に記載の駆動対象スイッチの駆動回路。
  11. 　複数の前記駆動対象スイッチのうち、前記閾値電圧が最も低い駆動対象スイッチ（ＳＷ１）の前記主制御端子に接続された前記電気経路は、前記第２主端子又は前記負電圧源と、前記主制御端子とを短絡するオフ保持経路（Ｌｏｆｆ１）を有し、他の駆動対象スイッチ（ＳＷ２）の前記主制御端子に接続された前記電気経路は、前記第２主端子又は前記負電圧源と、前記主制御端子とを接続してかつ前記オフ保持経路よりもインピーダンスの高い放電経路（Ｌｄｉｓ２）を有して、かつ、前記オフ保持経路を有していない請求項２に記載の駆動対象スイッチの駆動回路。
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