WO2019077901A1 - ダイオード、トランジスタ、およびこれらを有する表示装置 - Google Patents

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Definitions

  • the present invention relates to a diode, a transistor, and a display device including the same.
  • semiconductor devices such as transistors and diodes have been used as fine switching elements used in driver circuits of display devices and personal computers.
  • the transistor is used in a pixel circuit which displays an image, a driver circuit which drives the pixel circuit, and the like.
  • Diodes are used in protection circuits that protect circuits from static electricity or the like, charge pump circuits that boost the voltage supplied from a power supply, and the like.
  • the transistor diode connection transistor
  • the transistor diode connection transistor with which the drain terminal and the gate terminal were connected as a diode is used.
  • the diode-connected transistor is manufactured by connecting a gate terminal and a source terminal or a gate terminal and a drain terminal of a general transistor. That is, in order to manufacture a diode, the same number of processes as in the case of manufacturing a transistor is required.
  • an embodiment according to the present invention aims to provide a diode having a simple structure and a simple manufacturing method, a transistor, and a display device including these.
  • a diode includes a semiconductor layer having a first region and a second region having a resistance lower than that of the first region, a first opening that exposes the semiconductor layer in the first region, and A first insulating layer having a second opening that exposes the semiconductor layer in a second region, and covering the semiconductor layer other than the first opening and the second opening; and the semiconductor in the first opening A first conductive layer connected to the layer and overlapping the semiconductor layer in the first region through the first insulating layer in plan view, and a second conductive layer connected to the semiconductor layer in the second opening portion And.
  • a transistor includes a semiconductor layer having a first region and a second region having a resistance lower than that of the first region, a first opening that exposes the semiconductor layer in the first region, and A first insulating layer having a second opening that exposes the semiconductor layer in a second region, and covering the semiconductor layer other than the first opening and the second opening; and the semiconductor in the first opening A first conductive layer connected to the layer and overlapping the semiconductor layer in the first region through the first insulating layer in plan view, and a second conductive layer connected to the semiconductor layer in the second opening portion And a third conductive layer under the semiconductor layer facing the semiconductor layer, and a third insulating layer between the semiconductor layer and the third conductive layer.
  • FIG. 7 is a cross-sectional view showing a step of forming a first insulating layer in the method of manufacturing a transistor according to one embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing the step of lowering the resistance of the semiconductor layer in the second region in the method of manufacturing a transistor according to one embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing the step of forming an opening in the interlayer insulating layer in the method of manufacturing a transistor according to one embodiment of the present invention. It is a sectional view showing an outline of a transistor concerning one embodiment of the present invention. It is a sectional view showing an outline of a transistor concerning one embodiment of the present invention. It is a sectional view showing an outline of a transistor concerning one embodiment of the present invention. It is a sectional view showing an outline of a transistor concerning one embodiment of the present invention. It is a sectional view showing an outline of a transistor concerning one embodiment of the present invention.
  • FIG. 25 is a circuit diagram of a transistor shown in FIG. 24.
  • FIG. 25 is a circuit diagram of an OFF state of the transistor shown in FIG. 24.
  • FIG. 1 is a cross-sectional view showing an overview of a logic circuit according to an embodiment of the present invention.
  • the direction from the substrate to the diode or the direction from the substrate to the transistor is referred to as up or up.
  • the direction from the diode to the substrate or from the transistor to the substrate is referred to as downward or downward.
  • the vertical relationship between the substrate and the diode or the vertical relationship between the substrate and the transistor may be reversed.
  • the expression "the second member on the first member” only explains the vertical relationship between the first member and the second member as described above, and the first member and the second member And other members may be disposed between them.
  • ⁇ includes A, B or C
  • ⁇ includes any of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C.
  • the expression “” does not exclude the case where ⁇ includes a plurality of combinations of A to C unless otherwise specified. Furthermore, these expressions do not exclude the case where ⁇ contains other elements.
  • the outline of the diode 10 according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 7.
  • a configuration in which an oxide semiconductor layer is used as an active layer of a diode-connected transistor is exemplified, but a general semiconductor layer is used as an active layer other than the oxide semiconductor layer It is also good.
  • FIG. 1 is a plan view showing an outline of a diode according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing an outline of a diode according to an embodiment of the present invention.
  • FIG. 2B is a partially enlarged view of a cross-sectional view showing an outline of a diode according to an embodiment of the present invention.
  • the cross-sectional view of FIG. 2A is a cross-sectional view taken along line AA ′ of FIG.
  • the enlarged view of FIG. 2B is an enlarged view of the dotted line area of FIG. 2A.
  • FIGS. 1 is a plan view showing an outline of a diode according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing an outline of a diode according to an embodiment of the present invention.
  • FIG. 2B is a partially enlarged view of a cross-sectional view showing an outline of a diode according to an embodiment of the present
  • the diode 10 includes a substrate 100, an underlayer 110, an oxide semiconductor layer 120, an insulating layer 130 (first insulating layer), a conductive layer 140 (first conductive layer), and an insulating layer 150. (Second insulating layer), conductive layer 160 (second conductive layer), and conductive layer 170 are provided.
  • the oxide semiconductor layer 120 is provided over the substrate 100.
  • the base layer 110 is provided between the substrate 100 and the oxide semiconductor layer 120.
  • the oxide semiconductor layer 120 is divided into a first region 121 and a second region 123.
  • the oxide semiconductor layer 120 in the second region 123 has lower resistance than the oxide semiconductor layer 120 in the first region 121.
  • the insulating layer 130 is provided over the oxide semiconductor layer 120.
  • the insulating layer 130 is provided with an opening 131 (first exposed portion) and an opening 133 (second exposed portion).
  • the opening 131 exposes the oxide semiconductor layer 120 in the first region 121.
  • the opening 133 exposes the oxide semiconductor layer 120 in the second region 123.
  • the insulating layer 130 covers the oxide semiconductor layer 120 other than the openings 131 and 133.
  • the conductive layer 140 is provided on the insulating layer 130 and inside the opening 131.
  • the conductive layer 140 is connected to the oxide semiconductor layer 120 in the first region 121 through the opening 131.
  • a low resistance oxide semiconductor layer 125 having a resistance lower than that of the oxide semiconductor layer 120 in the first region 121 is present between the oxide semiconductor layer 120 and the conductive layer 140 in the first region 121. ing.
  • the low resistance oxide semiconductor layer 125 reduces the contact resistance between the conductive layer 140 and the oxide semiconductor layer 120.
  • the low-resistance oxide semiconductor layer 125 is provided in the region where the oxide semiconductor layer 120 is exposed by the opening 131. In other words, the low resistance oxide semiconductor layer 125 is surrounded by the oxide semiconductor layer 120 whose resistance is higher than that of the low resistance oxide semiconductor layer 125 in plan view.
  • the low-resistance oxide semiconductor layer 125 is formed in the vicinity of the surface of the oxide semiconductor layer 120, and may not be observed by analysis such as cross-sectional observation. However, in order to obtain an ohmic contact between the oxide semiconductor layer 120 and the conductive layer 140 in the first region 121 functioning as a channel, the low resistance oxide semiconductor layer 125 is required between them. Therefore, even if the low-resistance oxide semiconductor layer 125 is not observed between the oxide semiconductor layer 120 and the conductive layer 140 in cross-sectional observation, the low-resistance oxide semiconductor layer 125 exists between them. There is a high probability of being
  • the first region 121 corresponds to a region overlapping with the conductive layer 140 in the pattern of the oxide semiconductor layer 120 in plan view.
  • the second region 123 corresponds to a region where the pattern of the oxide semiconductor layer 120 is exposed from the conductive layer 140 in plan view. That is, the second region 123 corresponds to a region which does not overlap with the conductive layer 140 in the pattern of the oxide semiconductor layer 120.
  • the boundary between the first region 121 and the second region 123 is along a part of the pattern end of the conductive layer 140 in plan view.
  • the conductive layer 140 overlaps the oxide semiconductor layer 120 in the first region 121 with the insulating layer 130 interposed therebetween.
  • the boundary between the first region 121 and the second region 123 coincides with a part of the pattern end of the conductive layer 140 in plan view, but the present invention is not limited to this configuration.
  • the boundary between the first region 121 and the second region 123 may be offset from a part of the pattern end of the conductive layer 140.
  • the boundary between the first region 121 and the second region 123 may overlap with the conductive layer 140 in plan view.
  • the insulating layer 150 is provided on the insulating layer 130 and the conductive layer 140.
  • the insulating layer 150 is provided with an opening 151 and an opening 133.
  • the opening 151 exposes part of the conductive layer 140.
  • the opening 133 exposes the oxide semiconductor layer 120 in the second region 123 as described above.
  • an opening provided in both of the insulating layers 130 and 150 is referred to as an opening 133.
  • the conductive layer 160 is provided on the insulating layer 150 and in the opening 133. That is, the conductive layer 160 is provided in a layer different from the conductive layer 140.
  • the conductive layer 160 is connected to the oxide semiconductor layer 120 in the second region 123 through the opening 133. Referring to FIG. 1, the oxide semiconductor layer 120 in the second region 123 overlaps with the conductive layer 160 in plan view.
  • the conductive layer 170 is provided on the insulating layer 150 and inside the opening 151. That is, the conductive layer 170 is provided in the same layer as the conductive layer 160.
  • the conductive layer 170 is connected to the conductive layer 140 through the opening 151.
  • the diode 10 is a diode-connected transistor.
  • the oxide semiconductor layer 120 in the first region 121 corresponds to an active layer.
  • the conductive layer 140 provided on the top surface of the insulating layer 130 corresponds to a gate electrode.
  • the insulating layer 130 between the oxide semiconductor layer 120 and the conductive layer 140 corresponds to a gate insulating layer.
  • the conductive layer 140 in contact with the oxide semiconductor layer 120 in the opening 131 corresponds to a source electrode.
  • the conductive layer 160 corresponds to a drain electrode. That is, the diode 10 is a transistor in which the source electrode and the gate electrode are connected. In the diode 10, the source electrode and the drain electrode may be switched.
  • the oxide semiconductor layer 120 is an n-type semiconductor is described.
  • the gate electrode and the source electrode are supplied with a potential higher than that of the drain electrode, so that this transistor is turned on. Therefore, current flows from conductive layer 140 to conductive layer 160.
  • the potential of the conductive layer 140 is lower than the potential of the conductive layer 160, a potential lower than that of the drain electrode is supplied to the gate electrode and the source electrode, so that this transistor is turned off. That is, the diode 10 has a rectifying function.
  • the leakage current in the OFF state of the transistor in which the oxide semiconductor layer 120 is used as the active layer is much smaller than the leakage current in the OFF state of a transistor in which a general semiconductor layer such as silicon is used as the active layer. . Therefore, almost no current flows even if a reverse bias is applied to the diode 10. As a result, the excellent rectifying action of the diode 10 is obtained.
  • the substrate 100 a substrate having transparency to visible light is used.
  • a rigid substrate having no flexibility and a flexible substrate having flexibility are used.
  • a glass substrate, a quartz substrate, and a sapphire substrate may be used as a rigid substrate.
  • a polyimide substrate, an acrylic substrate, a siloxane substrate, and a fluorine resin substrate may be used as a substrate 100.
  • a substrate which does not have translucency may be used as the substrate 100.
  • a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate may be used.
  • the base layer 110 a material whose adhesion between the substrate 100 and the oxide semiconductor layer 120 is improved, and a material which prevents impurities from reaching the oxide semiconductor layer 120 from the substrate 100 are used.
  • a structure in which these are stacked may be used as the base layer 110.
  • the base layer 110 is omitted. It is also good.
  • a TEOS layer or an organic insulating material may be used in addition to the above-described inorganic insulating material.
  • SiO x N y and AlO x N y are silicon compounds and aluminum compounds containing nitrogen (N) in a smaller amount than oxygen (O).
  • SiN x O y and AlN x O y are silicon compounds and aluminum compounds that contain less oxygen than nitrogen.
  • the base layer 110 exemplified above may be formed by physical vapor deposition (PVD) or may be formed by chemical vapor deposition (CVD).
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • a sputtering method a vacuum evaporation method, an electron beam evaporation method, a molecular beam epitaxy method and the like are used.
  • CVD method a thermal CVD method, a plasma CVD method, a catalytic CVD method (Cat (Catalytic) -CVD method or a hot wire CVD method) or the like is used.
  • the TEOS layer refers to a CVD layer using TEOS (Tetra Ethyl Ortho Silicate) as a raw material.
  • the organic insulating material polyimide resin, acrylic resin, epoxy resin, silicone resin, fluorine resin, siloxane resin or the like is used.
  • the underlayer 110 may be a single layer or may be a stack of the above materials.
  • the base layer 110 may be a stack of an inorganic insulating material and an organic insulating material.
  • the oxide semiconductor layer 120 a metal oxide having semiconductor characteristics is used.
  • an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) may be used.
  • the oxide semiconductor containing In, Ga, Zn, and O used in one embodiment of the present invention is not limited to the above composition ratio, and an oxide semiconductor having a composition ratio different from the above may be used.
  • an oxide semiconductor with a high ratio of In to the above ratio may be used as the oxide semiconductor layer 120 in order to improve mobility.
  • an oxide semiconductor in which the ratio of Ga to the above ratio is large may be used as the oxide semiconductor layer 120 so that the band gap is increased.
  • oxide semiconductor containing In, Ga, Zn, and O may be added to the above oxide semiconductor.
  • a metal element such as Al or Sn may be added to the above oxide semiconductor.
  • zinc oxide (ZnO), nickel oxide (NiO), tin oxide (SnO 2 ), titanium oxide (TiO 2 ), vanadium oxide (VO 2 ), indium oxide (In 2 O 3 ), Strontium titanate (SrTiO 3 ) or the like may be used as the oxide semiconductor layer 120.
  • the oxide semiconductor layer 120 may be amorphous or crystalline.
  • the oxide semiconductor layer 120 may be a mixed phase of amorphous and crystal.
  • the oxide semiconductor layer 120 is formed by PVD.
  • silicon (Si), gallium (Ga), gallium arsenide (GaAs), gallium nitride (GaN), silicon carbide (SiC) can be used as the semiconductor layer. May be used.
  • an inorganic insulating material such as SiO x , SiO x N y , SiN x , SiN x O y , AlO x , AlO x N y , AlN x , or AlN x O y is used.
  • the insulating layers 130 and 150 are formed in the same manner as the base layer 110.
  • the insulating layers 130 and 150 may be a single layer or may be a stack of the above materials.
  • the insulating layers 130 and 150 may be the same material as the base layer 110 or may be different materials.
  • the insulating layer 130 and the insulating layer 150 may be the same material as each other or different materials.
  • the insulating layer 130 in contact with the oxide semiconductor layer 120 preferably contains a large amount of excess oxygen.
  • the insulating layer 130 is an oxide insulating layer in which the proportion of oxygen is higher than the proportion of oxygen in the stoichiometric ratio of the material used for the insulating layer 130, and it is preferable to release oxygen by heat treatment.
  • the oxygen in the insulating layer 130 has dangling bonds, and the bond is broken at an energy lower than the bonding energy in the stoichiometry of the material used for the insulating layer 130. Since oxygen in the insulating layer 130 has dangling bonds, the oxide semiconductor layer 120 in the second region 123 contains many defects.
  • a common metal material or conductive semiconductor material is used as the conductive layers 140, 160, 170.
  • the conductive layers 140, 160, and 170 aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), zinc (Zn), molybdenum (Mo), indium (In) Tin (Sn), hafnium (Hf), tantalum (Ta), tungsten (W), platinum (Pt), bismuth (Bi) or the like is used. Alloys of the above materials may be used as the conductive layers 140, 160, and 170, and nitrides of the above materials may be used.
  • the above conductive layer is formed by PVD.
  • conductive oxide such as ITO (indium tin oxide), IGO (indium gallium oxide), IZO (indium zinc oxide), GZO (zinc oxide with gallium added as a dopant), etc.
  • An object semiconductor may be used.
  • the conductive layers 140, 160, and 170 may be single layers or may be stacked layers of the above materials. Note that a material used as the conductive layer 140 and in contact with the oxide semiconductor layer 120 in the first region 121 reduces oxygen in the oxide semiconductor layer 120 to reduce the resistance of the surface of the oxide semiconductor layer 120. It is possible to use a material whose oxide is not insulating.
  • the diode 10 which concerns on 1st Embodiment of this invention, the diode 10 can be comprised with the diode connection transistor of simpler structure.
  • the above diode 10 is a liquid crystal display (LCD), a self light emitting display using a self light emitting element (Organic Light-Emitting Diode: OLED) such as an organic EL element or a quantum dot in a display portion, or In a reflective display device such as electronic paper, it is used for each pixel and drive circuit of each display device.
  • OLED Organic Light-Emitting Diode
  • the above-described diode 10 is not limited to one used in a display device, and may be used in, for example, an integrated circuit (IC) such as a microprocessor (Micro-Processing Unit: MPU).
  • IC integrated circuit
  • MPU Micro-Processing Unit
  • FIGS. 3 to 7 are cross-sectional views showing a method of manufacturing a diode according to an embodiment of the present invention.
  • the base layer 110 is formed over the substrate 100, and the oxide semiconductor layer 120 is formed over the base layer 110.
  • a pattern of the oxide semiconductor layer 120 shown in FIG. 3 is formed on the oxide semiconductor layer 120 formed over the entire surface of the substrate 100 by photolithography and etching. The formation of the pattern shown below is carried out by photolithography and etching unless otherwise stated. However, for each of photolithography and etching, conditions suitable for the respective steps are adopted.
  • the oxide semiconductor layer 120 can be formed by a sputtering method.
  • the etching of the oxide semiconductor layer 120 may be dry etching or wet etching.
  • an etchant containing oxalic acid can be used.
  • the insulating layer 130 is formed over the oxide semiconductor layer 120.
  • the opening 131 is formed in the insulating layer 130 to expose part of the oxide semiconductor layer 120 in the first region 121 described later.
  • the conductive layer 140 is formed on the insulating layer 130 and in the opening 131.
  • oxygen in the vicinity of the surface of the oxide semiconductor layer 120 is reduced by the formed conductive layer 140.
  • the low-resistance oxide semiconductor layer 125 is formed in the vicinity of the surface of the oxide semiconductor layer 120 exposed by the opening 131.
  • the conductive layer 140 formed on the bottom of the opening 131 is oxidized by the oxygen transferred from the oxide semiconductor layer 120. Therefore, as a material of the conductive layer 140, a material which does not lose conductivity even when oxidized is preferably used.
  • a region overlapping with the oxide semiconductor layer 120 and the conductive layer 140 in a plan view is a first region 121 described later.
  • an impurity is introduced into the oxide semiconductor layer 120 from above the oxide semiconductor layer 120 (the side on which the conductive layer 140 is formed with respect to the oxide semiconductor layer 120).
  • the introduction of the impurity is performed by ion doping or ion implantation.
  • the impurity is blocked by the conductive layer 140 in a region where the oxide semiconductor layer 120 and the conductive layer 140 overlap in plan view; therefore, the oxide semiconductor layer 120 is not reached.
  • the impurity is not blocked by the conductive layer 140 and reaches the oxide semiconductor layer 120.
  • a region where an impurity is not introduced into the oxide semiconductor layer 120 is a first region 121.
  • a region where an impurity is introduced to the oxide semiconductor layer 120 is a second region 123.
  • the first region 121 is a region where the oxide semiconductor layer 120 and the conductive layer 140 overlap in plan view.
  • the second region 123 is a region where the oxide semiconductor layer 120 is exposed from the conductive layer 140 in plan view.
  • FIG. 6 the configuration in which the boundary between the first region 121 and the second region 123 coincides with a part of the pattern end of the conductive layer 140 is illustrated.
  • the impurity implanted toward the oxide semiconductor layer 120 is also implanted to the inside of the pattern of the conductive layer 140 rather than the pattern edge of the conductive layer 140. Therefore, the boundary between the first region 121 and the second region 123 may overlap with the conductive layer 140 in plan view.
  • the resistance of the oxide semiconductor layer 120 in the second region 123 is lower than the resistance of the oxide semiconductor layer 120 in the first region 121.
  • materials used in a general semiconductor manufacturing process such as boron (B), phosphorus (P), and argon (Ar) are used.
  • the insulating layer 150 is formed on the insulating layer 130 and the conductive layer 140.
  • the opening 151 is formed in the insulating layer 150 to expose part of the conductive layer 140.
  • the opening 133 is formed in the insulating layers 130 and 150, and a part of the oxide semiconductor layer 120 in the second region 123 is exposed.
  • the process of opening the insulating layers 130 and 150 collectively is illustrated, but the present invention is not limited to this process.
  • an opening may be formed in the insulating layer 150 to expose a part of the insulating layer 130, and the insulating layer 130 may be opened by a method different from the opening of the insulating layer 150.
  • the diode 10 according to the first embodiment can be formed by the manufacturing method described above.
  • the oxide semiconductor layer 120 is doped with the conductive layer 140 corresponding to the gate electrode and the source electrode of the diode-connected transistor as a mask.
  • the position of the boundary between the first area 121 and the second area 123 can be determined with high accuracy.
  • the conductive layer 140 is formed over the oxide semiconductor layer 120 exposed in the opening 131, the surface of the oxide semiconductor layer 120 is reduced in resistance by the conductive layer 140. Therefore, in the region where the oxide semiconductor layer 120 and the conductive layer 140 are in contact with each other, it is not necessary to provide a low resistance region in the oxide semiconductor layer 120 in advance. That is, the diode 10 can be manufactured by a simpler manufacturing method.
  • FIG. 8 is a cross-sectional view showing an outline of a diode according to an embodiment of the present invention.
  • the diode 10A shown in FIG. 8 is similar to the diode 10 shown in FIG. 2A.
  • the diode 10A is different from the diode 10 in that the thickness of the insulating layer 130A in the second region 123A is smaller than the thickness of the insulating layer 130A in the first region 121A.
  • the thickness of the insulating layer 130A exposed from the conductive layer 140A in plan view is smaller than the thickness of the insulating layer 130A overlapping the conductive layer 140A.
  • the thickness of the insulating layer 130A in the second region 123A may be 10 nm or more.
  • the insulating layer 130A of the diode 10A shown in FIG. 8 can be obtained by over-etching the insulating layer 130 using the conductive layer 140 as a mask in the process of FIG.
  • the impurity can be introduced with small energy in the step of impurity introduction shown in FIG.
  • the film thickness of the insulating layer 130 in the second region 123 is large, it is necessary to accelerate the impurity with high energy in order to introduce the impurity.
  • part of the high-energy accelerated impurity may pass through the conductive layer 140 and the insulating layer 130 below the conductive layer 140 to reach the oxide semiconductor layer 120 in the first region 121.
  • a leak current flows when a reverse bias voltage is supplied to the diode 10.
  • the diode 10A according to the second embodiment of the present invention the same effect as the diode 10 according to the first embodiment can be obtained. Furthermore, in the case of the diode 10A illustrated in FIG. 8, an impurity can be introduced into the oxide semiconductor layer 120A in the second region 123A with low energy. Therefore, the introduction of an unintended impurity into the oxide semiconductor layer 120A in the first region 121A can be suppressed.
  • FIG. 9 is a cross-sectional view showing an outline of a diode according to an embodiment of the present invention.
  • the diode 10B shown in FIG. 9 is similar to the diode 10 shown in FIG. 2A. However, the diode 10B is different from the diode 10 in that the insulating layer 130B in the second region 123B is removed, and the insulating layer 150B is in contact with the oxide semiconductor layer 120B in the second region 123B. In other words, the oxide semiconductor layer 120B in the second region 123B is exposed from the insulating layer 130B.
  • the physical properties of the insulating layer 150B are different from the physical properties of the insulating layer 130B.
  • the insulating layer 130B an oxide insulating layer in which the ratio of containing oxygen is higher than the ratio of oxygen in the stoichiometric ratio of the material used for the insulating layer 130B can be used.
  • SiO x or SiO x N y which has a higher proportion of oxygen than the proportion of oxygen in the stoichiometric ratio of the following materials, can be used.
  • the insulating layer 150B an oxide insulating layer in which the ratio of containing oxygen is smaller than the ratio of oxygen in the stoichiometric ratio of the material used for the insulating layer 150B can be used.
  • a material which releases hydrogen or ammonia by heat treatment can be used as the insulating layer 150B.
  • SiN x and SiN x O y can be used as the insulating layer 150B.
  • the step of introducing an impurity into the oxide semiconductor layer 120B in contact with the insulating layer 150B is provided because the insulating layer 150B releases oxygen more easily than the insulating layer 130B and hydrogen and ammonia are easily released. Accordingly, the resistance of the oxide semiconductor layer 120B in the second region 123B can be reduced.
  • FIGS. 10 to 12 are cross-sectional views showing a method of manufacturing a diode according to an embodiment of the present invention.
  • the description will be omitted.
  • the insulating layer 130B is etched using the conductive layer 140B as a mask to expose the oxide semiconductor layer 120B.
  • the present invention is not limited to this manufacturing method.
  • the pattern of the oxide semiconductor layer 120B may be formed after the pattern of the conductive layer 140B.
  • the oxide semiconductor layer 120B can function as an etching stopper in etching for exposing the oxide semiconductor layer 120B.
  • the insulating layer 150B is formed on the insulating layer 130B and the conductive layer 140B, and on the oxide semiconductor layer 120B exposed from the insulating layer 130B and the conductive layer 140B.
  • the oxide semiconductor layer 120B in the second region 123B is exposed from the insulating layer 130B. Therefore, when forming the insulating layer 150B, the oxide semiconductor layer 120B in the second region 123B is exposed to the film formation environment of the insulating layer 150B.
  • oxygen in the vicinity of the surface of the oxide semiconductor layer 120B is reduced, and oxygen vacancies are generated in the oxide semiconductor layer 120B. As a result, the resistance of the oxide semiconductor layer 120B in the second region 123B is reduced.
  • the film formation of the insulating layer 150B may be performed under film formation conditions using a large amount of silane. That is, regarding the ratio of silane to gas other than silane, the ratio of silane used for film formation of the insulating layer 150B is higher than the ratio of silane used for film formation of other insulating layers (eg, the underlayer 110B and the insulating layer 130B). It may be high. By forming the insulating layer 150B under the condition that the ratio of silane is high, the insulating layer 150B with high concentration of hydrogen in the film can be formed.
  • the layer structure of the insulating layer 150B is not particularly limited, but may be, for example, a laminated structure in which SiN x is formed on SiO x .
  • Heat treatment may be performed after the insulating layer 150B is formed.
  • hydrogen contained in the insulating layer 150B is diffused into the oxide semiconductor layer 120B.
  • oxygen vacancy is generated in the oxide semiconductor layer 120B in the second region 123B.
  • the resistance of the oxide semiconductor layer 120B in the second region 123B is reduced.
  • an opening 151B is formed in the insulating layer 150B to expose a part of the conductive layer 140B.
  • the opening 153B is formed in the insulating layer 150B, and part of the oxide semiconductor layer 120 in the second region 123 is exposed.
  • the thicknesses of the insulating layers of the openings 151B and 153B are substantially the same, processing control of the openings 151B and 153B is easy.
  • conductive layers are formed on the insulating layer 150B, inside the opening 153B, and inside the opening 151B and processed to form the conductive layers 160B and 170B shown in FIG.
  • the diode 10B according to the first embodiment can be formed by the manufacturing method described above.
  • the same effect as the diode 10 according to the first embodiment can be obtained. Furthermore, in the case of the diode 10B illustrated in FIG. 9, the insulating layer 150B is formed to be in contact with the oxide semiconductor layer 120B in the second region 123B, thereby reducing the resistance of the oxide semiconductor layer 120B in the second region 123B. Can be That is, since there is no need to introduce impurities, the manufacturing process can be shortened.
  • FIG. 13 is a plan view showing an outline of a diode according to an embodiment of the present invention.
  • the diode 10C shown in FIG. 13 is similar to the diode 10 shown in FIG. However, the diode 10C is different from the diode 10 in that the pattern end of the oxide semiconductor layer 120C surrounds the pattern end of the conductive layer 140C in plan view. In other words, the first area 121C is surrounded by the second area 123C.
  • the oxide semiconductor layer 120C in the first region 121C functions as a channel of the diode 10C. However, in the configuration in FIG. 13, the pattern end of the oxide semiconductor layer 120 ⁇ / b> C does not function as a channel.
  • the configuration of the transistor 20D according to the present embodiment is a configuration in which a gate insulating layer and a gate electrode are added to the configuration of the diode 10 according to the first embodiment.
  • the same portions as the above embodiment or portions having similar functions are denoted by the same numerals or numerals appended with an alphabet after the same numerals, and the repeated description thereof is omitted. Do.
  • FIG. 14 is a plan view showing an outline of a transistor according to an embodiment of the present invention.
  • FIG. 15 is a cross-sectional view showing an outline of a transistor according to an embodiment of the present invention.
  • the transistor 20D shown in FIGS. 14 and 15 is similar to the diode 10 shown in FIGS. 1 and 2A. However, the transistor 20D is different from the diode 10 in that the gate electrode 200D (third conductive layer) is provided at a position corresponding to the oxide semiconductor layer 120D in the first region 121D.
  • a gate insulating layer 210D (third insulating layer) is provided between the oxide semiconductor layer 120D and the gate electrode 200D.
  • the gate electrode 200D overlaps with the oxide semiconductor layer 120D of the first region 121D and the oxide semiconductor layer 120D of at least a part of the second region 123D.
  • the boundary between the first region 121D and the second region 123D is on the inner side of the pattern of the gate electrode 200D than the pattern end of the gate electrode 200D.
  • the gate electrode 200D is not limited to the above-described structure, and may be provided in a region that continuously connects at least the opening 131D and the second region 123D.
  • the gate electrode 200D may overlap with the oxide semiconductor layer 120D in both the first region 121D and the second region 123D. That is, the pattern end of the oxide semiconductor layer 120D including the first region 121D and the second region 123D may be surrounded by the pattern end of the gate electrode 200D.
  • the transistor 20D when the voltage (ON voltage) for generating carriers in the oxide semiconductor layer 120D in the first region 121D is supplied to the gate electrode 200D, the transistor 20D proceeds in the forward direction from the conductive layer 140D to the conductive layer 160D, In addition, current flows in two directions in the opposite direction from the conductive layer 160D to the conductive layer 140D.
  • a reverse bias is supplied so that current flows in the reverse direction
  • carriers generated by the gate electrode 200D are present in the oxide semiconductor layer 120D of the first region 121D.
  • the oxide semiconductor layer 120D in the first region 121D includes the carriers generated by the conductive layer 140 in addition to the carriers generated by the gate electrode 200D.
  • the current flowing in the forward direction is larger than the current flowing in the reverse direction. In other words, even when the same voltage is supplied to the gate electrode 200D, the amount of current flowing to the transistor 20D varies depending on the direction of the current.
  • the gate electrode 200D in the oxide semiconductor layer 120D in the first region 121D current flows in the forward direction but does not flow in the reverse direction. That is, when the OFF voltage is supplied to the gate electrode 200D, the transistor 20D functions as a diode. In other words, the gate electrode 200D switches the function of the transistor 20D to a transistor or a diode.
  • the gate electrode 200D and the gate insulating layer 210D are provided under the diode 10 of the first embodiment is illustrated in the present embodiment, the gate electrode and the gate insulation of the diodes of the second to fourth embodiments are illustrated. A layer may be provided.
  • the transistor 20D according to the fifth embodiment can provide a transistor having a high ON current in one direction. Further, in the transistor 20D, the function of the transistor and the function of the diode are switched by the voltage supplied to the gate electrode 200D.
  • FIG. 16 to FIG. 21 are cross-sectional views showing a method of manufacturing a transistor according to an embodiment of the present invention.
  • a base layer 110D is formed on a substrate 100D, and a pattern of a gate electrode 200D is formed on the base layer 110D.
  • the gate insulating layer 210D is formed over the gate electrode 200D and the base layer 110D, and the oxide semiconductor layer 120D is formed over the gate insulating layer 210D.
  • the insulating layer 130D is formed over the oxide semiconductor layer 120D.
  • An opening 131D is formed in the insulating layer 130D to expose part of the oxide semiconductor layer 120D in a first region 121D described later.
  • the conductive layer 140D is formed on the insulating layer 130D and in the opening 131D. As described above, when the conductive layer 140D is formed on the oxide semiconductor layer 120D exposed by the opening 131D, oxygen in the vicinity of the surface of the oxide semiconductor layer 120D is reduced by the formed conductive layer 140D. . As a result, a low-resistance oxide semiconductor layer whose resistance is lower than that of the oxide semiconductor layer 120D is formed between the oxide semiconductor layer 120D and the conductive layer 140D. As shown in FIG. 19, the pattern end of the conductive layer 140D is located more inside the pattern of the gate electrode 200D than the pattern end of the gate electrode 200D.
  • an impurity is introduced into the oxide semiconductor layer 120D from above the oxide semiconductor layer 120D (the side on which the conductive layer 140D is formed with respect to the oxide semiconductor layer 120D).
  • the introduction of the impurity is performed by ion doping or ion implantation.
  • the impurity is blocked by the conductive layer 140D and does not reach the oxide semiconductor layer 120D in a region where the oxide semiconductor layer 120D and the conductive layer 140D overlap in plan view.
  • the impurity is not blocked by the conductive layer 140D and reaches the oxide semiconductor layer 120D.
  • the pattern end of the conductive layer 140D is located more inside the pattern of the gate electrode 200D than the pattern end of the gate electrode 200D. Therefore, in plan view, the oxide semiconductor layer 120D in the first region 121D overlaps with the gate electrode 200D. That is, in the transistor 20D, the region where carriers are generated by the voltage supplied to the gate electrode 200D continuously connects the opening 131D and the oxide semiconductor layer 120D in the second region 123D.
  • the insulating layer 150D is formed on the insulating layer 130D.
  • An opening 151D is formed in the insulating layer 150D to expose part of the conductive layer 140D.
  • the opening 133D is formed in the insulating layers 130D and 150D, and a part of the oxide semiconductor layer 120D in the second region 123D is exposed.
  • the process of opening the insulating layers 130D and 150D collectively is illustrated, but the present invention is not limited to this process.
  • an opening may be formed in the insulating layer 150D to expose a part of the insulating layer 130D, and the insulating layer 130D may be opened by a method different from the opening of the insulating layer 150D.
  • the transistor 20D according to the fifth embodiment can be formed by the manufacturing method described above.
  • the transistor 20D is manufactured by a simpler manufacturing method, as in the method of manufacturing the diode 10 according to the first embodiment. Can.
  • FIG. 22 is a cross-sectional view showing an outline of a transistor according to an embodiment of the present invention.
  • the transistor 20F shown in FIG. 22 is similar to the transistor 20D shown in FIG. However, the transistor 20F is different from the transistor 20D in that the thickness of the insulating layer 130F in the second region 123F is smaller than the thickness of the insulating layer 130F in the first region 121F.
  • the thickness of the insulating layer 130F exposed from the conductive layer 140F in plan view is smaller than the thickness of the insulating layer 130F overlapping with the conductive layer 140F.
  • the thickness of the insulating layer 130F in the second region 123F may be 10 nm or more.
  • the transistor 20F shown in FIG. 22 can be formed by the same method as the diode 10A shown in FIG.
  • the transistor 20F according to the sixth embodiment of the present invention can obtain the same effect as the transistor 20D according to the fifth embodiment. Furthermore, in the case of the transistor 20F, an impurity can be introduced to the oxide semiconductor layer 120F in the second region 123F with low energy as in the diode 10A. Accordingly, the introduction of an unintended impurity into the oxide semiconductor layer 120F in the first region 121F can be suppressed.
  • FIG. 23 is a cross-sectional view showing an outline of a transistor according to an embodiment of the present invention.
  • the transistor 20G shown in FIG. 23 is similar to the transistor 20D shown in FIG. However, the transistor 20G is different from the transistor 20D in that the insulating layer 130G in the second region 123G is removed, and the insulating layer 150G is in contact with the oxide semiconductor layer 120G in the second region 123G. In other words, the oxide semiconductor layer 120G in the second region 123G is exposed from the insulating layer 130G.
  • the physical properties of the insulating layer 150G are different from the physical properties of the insulating layer 130G.
  • an oxide insulating layer in which the ratio of containing oxygen is higher than the ratio of oxygen in the stoichiometric ratio of the material used for the insulating layer 130G can be used.
  • SiO x or SiO x N y which has a higher proportion of oxygen than the proportion of oxygen in the stoichiometry of the materials below, can be used.
  • the insulating layer 150G an oxide insulating layer in which the ratio of containing oxygen is smaller than the ratio of oxygen in the stoichiometric ratio of the material used for the insulating layer 150G can be used.
  • a material which releases hydrogen or ammonia by heat treatment can be used as the insulating layer 150G.
  • SiN x or SiN x O y can be used as the insulating layer 150G.
  • the step of introducing an impurity into the oxide semiconductor layer 120G in contact with the insulating layer 150G is provided because the insulating layer 150G releases oxygen more easily than the insulating layer 130G and hydrogen and ammonia are easily released. Accordingly, the resistance of the oxide semiconductor layer 120G in the second region 123G can be reduced.
  • the transistor 20G shown in FIG. 23 can be formed by the same method as the diode 10B shown in FIG. According to the transistor 20G of the seventh embodiment of the present invention, the same effect as that of the transistor 20D of the fifth embodiment can be obtained. Furthermore, in the case of the transistor 20G, the resistance of the oxide semiconductor layer 120G in the second region 123G can be reduced by forming the insulating layer 150G in contact with the oxide semiconductor layer 120G in the second region 123G. it can. That is, since there is no need to introduce impurities, the manufacturing process can be shortened.
  • FIG. 24 is a cross-sectional view showing an outline of a transistor according to an embodiment of the present invention.
  • the transistor 20H shown in FIG. 24 is a transistor in which the transistors 20D shown in FIG. 15 are connected to face each other.
  • the oxide semiconductor layer 120H is divided in the order of a first region 121H, a second region 123H, and a third region 127H.
  • the oxide semiconductor layer 120H in the third region 127H has a higher resistance than the oxide semiconductor layer 120H in the second region 123H, similarly to the oxide semiconductor layer 120H in the first region 121H. That is, the resistance of the oxide semiconductor layer 120H in the third region 127H is substantially the same as the resistance of the oxide semiconductor layer 120H in the first region 121H.
  • the second region 123H of the oxide semiconductor layer 120H is provided between the first region 121H and the third region 127H.
  • the gate electrode 200H is provided to correspond to the oxide semiconductor layer 120H in the first region 121H, the second region 123H, and the third region 127H.
  • the conductive layer 142H is provided corresponding to the first region 121H. That is, in a plan view, the first region 121H is a region overlapping with the conductive layer 142H.
  • the conductive layer 144H is provided corresponding to the third region 127H. That is, in plan view, the third region 127H is a region overlapping with the conductive layer 144H.
  • FIG. 25 is a circuit diagram of the transistor shown in FIG.
  • the transistor 20H is a transistor in which two diode-connected transistors are connected in series so as to face each other.
  • the two transistors When an ON voltage is supplied to the gate electrode 200H, the two transistors are in the ON state, and function as normal transistors that can flow current in both directions of the conductive layers 142H and 144H.
  • an OFF voltage is supplied to the gate electrode 200H, the two transistors are in the OFF state, and both function as diodes.
  • the transistor 20H functions as a circuit in which diodes facing in opposite directions are connected in series.
  • the transistor 20H can switch between the function of the transistor and the function of the diode by the voltage supplied to the gate electrode 200H.
  • the circuit shown in FIG. 26 can be used, for example, as a protective circuit which protects the circuit from static electricity or the like.
  • the transistor 20H according to the eighth embodiment can provide a transistor whose function can be switched by the voltage supplied to the gate electrode 200H.
  • the above transistors 20D, 20F, 20G, and 20H are used for each pixel and drive circuit of each display device in a self light emitting display device using LCD, OLED, or a reflection type display device such as electronic paper.
  • the above-described transistor is not limited to one used in a display device, and may be used, for example, in an IC such as an MPU.
  • the ninth embodiment The outline of the logic circuit 40J according to the ninth embodiment of the present invention will be described with reference to FIG.
  • the same parts or parts having the same functions as those in the above embodiments are given the same numerals or numerals appended with an alphabet after the same numerals, and repeated descriptions thereof Is omitted.
  • a logic circuit 40J shown in FIG. 27 is an inverter circuit using a diode 10J and a transistor 20J.
  • the source electrode of the diode 10J is connected to the power supply voltage V DD .
  • the source electrode of the transistor 20J is connected to GND.
  • the input signal V IN is supplied to the gate electrode of the transistor 20J.
  • An output signal V.sub.OUT is output from the diode 10J and the drain electrode of the transistor 20J.
  • the diodes of the first to fourth embodiments can be used as the diode 10J.
  • a general transistor is used as the transistor 20J, but the transistors of the fifth to eighth embodiments can also be used.
  • the above logic circuit 40J is used for each pixel and drive circuit of each display device in a self light emitting display device using LCD, OLED, or a reflection type display device such as electronic paper.
  • the above-described logic circuit is not limited to one used in a display device, and may be used, for example, in an IC such as an MPU.

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Abstract

簡易的な構造および製造方法のダイオードが提供される。ダイオードは、第１領域および前記第１領域よりも低抵抗の第２領域を有する半導体層と、前記第１領域の前記半導体層に達する第１開口部、および前記第２領域の前記半導体層に達する第２開口部が設けられ、前記第１開口部および前記第２開口部以外の前記半導体層を覆う第１絶縁層と、前記第１開口部において前記半導体層に接続され、平面視において前記第１絶縁層を介して前記第１領域の前記半導体層と重畳する第１導電層と、前記第２開口部において前記半導体層に接続された第２導電層と、を有する。

Description

ダイオード、トランジスタ、およびこれらを有する表示装置
　本発明は、ダイオード、トランジスタ、およびこれらを有する表示装置に関する。
　近年、表示装置やパーソナルコンピュータなどの駆動回路に用いられる微細なスイッチング素子として、トランジスタ、ダイオードなどの半導体装置が用いられている。トランジスタは、映像を表示する画素回路、および画素回路を駆動する駆動回路などに用いられている。ダイオードは、静電気等から回路を保護する保護回路、および電源から供給された電圧を昇圧するチャージポンプ回路などに用いられている。トランジスタおよびダイオードを効率よく製造するために、例えば特許文献１に示すように、ダイオードとしてドレイン端子とゲート端子とが接続されたトランジスタ（ダイオード接続トランジスタ）が用いられている。
特開２０１７－６９５７７号公報
　ダイオード接続トランジスタは、一般的なトランジスタのゲート端子とソース端子、またはゲート端子とドレイン端子とを接続することで製造される。つまり、ダイオードを製造するためには、トランジスタを製造する場合と同じ数の工程が必要である。
　本発明に係る一実施形態は、上記実情に鑑み、簡易的な構造および簡易的な製造方法のダイオード、トランジスタ、およびこれらを有する表示装置を提供することを目的とする。
　本発明の一実施形態によるダイオードは、第１領域および前記第１領域よりも低抵抗の第２領域を有する半導体層と、前記第１領域の前記半導体層を露出する第１開口部、および前記第２領域の前記半導体層を露出する第２開口部を有し、前記第１開口部および前記第２開口部以外の前記半導体層を覆う第１絶縁層と、前記第１開口部において前記半導体層に接続され、平面視において前記第１絶縁層を介して前記第１領域の前記半導体層と重畳する第１導電層と、前記第２開口部において前記半導体層に接続された第２導電層と、を有する。
　本発明の一実施形態によるトランジスタは、第１領域および前記第１領域よりも低抵抗の第２領域を有する半導体層と、前記第１領域の前記半導体層を露出する第１開口部、および前記第２領域の前記半導体層を露出する第２開口部を有し、前記第１開口部および前記第２開口部以外の前記半導体層を覆う第１絶縁層と、前記第１開口部において前記半導体層に接続され、平面視において前記第１絶縁層を介して前記第１領域の前記半導体層と重畳する第１導電層と、前記第２開口部において前記半導体層に接続された第２導電層と、前記半導体層に対向する、前記半導体層の下の第３導電層と、前記半導体層と前記第３導電層との間の第３絶縁層と、を有する。
本発明の一実施形態に係るダイオードの概要を示す平面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図の部分拡大図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す平面図である。 本発明の一実施形態に係るトランジスタの概要を示す平面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第３導電層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第３絶縁層および酸化物半導体層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第１絶縁層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第１導電層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第２領域の半導体層を低抵抗化する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、層間絶縁層に開口部を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 図２４に示したトランジスタの回路図である。 図２４に示したトランジスタのＯＦＦ状態の回路図である。 本発明の一実施形態に係る論理回路の概要を示す断面図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎない。当業者が、発明の主旨を保ったまま適宜変更することで、容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等が模式的に表される場合がある。ただし、これはあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
　本発明の各実施の形態において、基板からダイオードに向かう方向または基板からトランジスタに向かう方向を上または上方という。逆に、ダイオードから基板に向かう方向またはトランジスタから基板に向かう方向を下または下方という。このように、説明の便宜上、上方または下方という語句を用いて説明する。しかし、例えば、基板とダイオードとの上下関係または基板とトランジスタとの上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば第１部材の上の第２部材という表現は、上記のように第１部材と第２部材との上下関係を説明しているに過ぎず、第１部材と第２部材との間に他の部材が配置されていてもよい。
　本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ，ＢおよびＣのいずれかを含む」、「αはＡ，ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
〈第１実施形態〉
　図１～図７を用いて、本発明の第１実施形態に係るダイオード１０の概要について説明する。第１実施形態のダイオード１０では、ダイオード接続されたトランジスタの活性層として酸化物半導体層が用いられた構成を例示するが、活性層として酸化物半導体層以外に一般的な半導体層が用いられてもよい。
［ダイオード１０の構造］
　図１は、本発明の一実施形態に係るダイオードの概要を示す平面図である。図２Ａは、本発明の一実施形態に係るダイオードの概要を示す断面図である。図２Ｂは、本発明の一実施形態に係るダイオードの概要を示す断面図の部分拡大図である。図２Ａの断面図は、図１のＡ－Ａ’線の断面図である。図２Ｂの拡大図は、図２Ａの点線領域を拡大した図である。図１および図２Ａに示すように、ダイオード１０は、基板１００、下地層１１０、酸化物半導体層１２０、絶縁層１３０（第１絶縁層）、導電層１４０（第１導電層）、絶縁層１５０（第２絶縁層）、導電層１６０（第２導電層）、および導電層１７０を有する。
　まず、図２Ａを用いて、ダイオード１０の断面構造について説明する。酸化物半導体層１２０は基板１００の上に設けられている。下地層１１０は基板１００と酸化物半導体層１２０との間に設けられている。酸化物半導体層１２０は第１領域１２１および第２領域１２３に区分される。第２領域１２３の酸化物半導体層１２０は第１領域１２１の酸化物半導体層１２０よりも低抵抗である。絶縁層１３０は酸化物半導体層１２０の上に設けられている。絶縁層１３０には開口部１３１（第１露出部）および開口部１３３（第２露出部）が設けられている。開口部１３１は第１領域１２１の酸化物半導体層１２０を露出する。開口部１３３は第２領域１２３の酸化物半導体層１２０を露出する。絶縁層１３０は開口部１３１、１３３以外の酸化物半導体層１２０を覆っている。
　導電層１４０は絶縁層１３０の上、および開口部１３１の内部に設けられている。導電層１４０は、開口部１３１を介して第１領域１２１の酸化物半導体層１２０に接続されている。図２Ｂを参照すると、第１領域１２１の酸化物半導体層１２０と導電層１４０との間に、第１領域１２１の酸化物半導体層１２０よりも抵抗が低い低抵抗酸化物半導体層１２５が存在している。低抵抗酸化物半導体層１２５によって、導電層１４０と酸化物半導体層１２０との間のコンタクト抵抗が低くなる。低抵抗酸化物半導体層１２５は開口部１３１によって酸化物半導体層１２０が露出された領域に設けられている。換言すると、平面視において、低抵抗酸化物半導体層１２５は低抵抗酸化物半導体層１２５よりも抵抗が高い酸化物半導体層１２０に囲まれている。
　低抵抗酸化物半導体層１２５は、酸化物半導体層１２０の表面付近に形成されており、断面観察などの分析によって観察されない場合がある。しかし、チャネルとして機能する第１領域１２１の酸化物半導体層１２０と導電層１４０との間のオーミック接触を得るためには、これらの間に低抵抗酸化物半導体層１２５が必要である。したがって、仮に断面観察で酸化物半導体層１２０と導電層１４０との間に低抵抗酸化物半導体層１２５が観察されない場合であっても、これらの間に低抵抗酸化物半導体層１２５が存在している蓋然性が高い。
　図１を参照すると、第１領域１２１は、平面視において、酸化物半導体層１２０のパターンのうち、導電層１４０と重畳する領域に相当する。第２領域１２３は、平面視において、酸化物半導体層１２０のパターンが導電層１４０から露出された領域に相当する。つまり、第２領域１２３は、酸化物半導体層１２０のパターンのうち、導電層１４０と重畳しない領域に相当する。上記の構成を換言すると、第１領域１２１と第２領域１２３との境界は、平面視において、導電層１４０のパターン端の一部に沿っている。
　図１および図２Ａを参照すると、平面視において、導電層１４０は絶縁層１３０を介して第１領域１２１の酸化物半導体層１２０と重畳する。図１および図２Ａでは、平面視において、第１領域１２１と第２領域１２３との境界が導電層１４０のパターン端の一部と一致しているが、この構成に限定されない。例えば、平面視において、第１領域１２１と第２領域１２３との境界が導電層１４０のパターン端の一部からずれていてもよい。例えば、平面視において、第１領域１２１と第２領域１２３との境界が導電層１４０と重畳していてもよい。
　絶縁層１５０は絶縁層１３０および導電層１４０の上に設けられている。絶縁層１５０には開口部１５１および開口部１３３が設けられている。開口部１５１は導電層１４０の一部を露出する。開口部１３３は上記のように第２領域１２３の酸化物半導体層１２０を露出する。本実施形態では、絶縁層１３０、１５０の両方に設けられた開口部を開口部１３３という。
　導電層１６０は絶縁層１５０の上、および開口部１３３の内部に設けられている。つまり、導電層１６０は導電層１４０とは異なる層に設けられている。導電層１６０は、開口部１３３を介して第２領域１２３の酸化物半導体層１２０に接続されている。図１を参照すると、第２領域１２３の酸化物半導体層１２０は、平面視において、導電層１６０と重畳する。導電層１７０は絶縁層１５０の上、および開口部１５１の内部に設けられている。つまり、導電層１７０は導電層１６０とは同じ層に設けられている。導電層１７０は、開口部１５１を介して導電層１４０に接続されている。
　ダイオード１０はダイオード接続されたトランジスタである。ダイオード１０において、第１領域１２１の酸化物半導体層１２０は活性層に相当する。絶縁層１３０の上面に設けられた導電層１４０はゲート電極に相当する。酸化物半導体層１２０と導電層１４０との間の絶縁層１３０はゲート絶縁層に相当する。開口部１３１において酸化物半導体層１２０と接する導電層１４０はソース電極に相当する。導電層１６０はドレイン電極に相当する。つまり、ダイオード１０はソース電極とゲート電極とが接続されたトランジスタである。なお、ダイオード１０において、ソース電極とドレイン電極とが切り替わる場合がある。
　酸化物半導体層１２０がｎ型半導体の場合について説明する。導電層１４０の電位が導電層１６０の電位よりも高い場合、ゲート電極およびソース電極にドレイン電極よりも高い電位が供給されるので、このトランジスタはＯＮ状態になる。したがって、導電層１４０から導電層１６０に向かって電流が流れる。一方、導電層１４０の電位が導電層１６０の電位よりも低い場合、ゲート電極およびソース電極にドレイン電極よりも低い電位が供給されるので、このトランジスタはＯＦＦ状態になる。つまり、ダイオード１０は整流作用を持つ。活性層として酸化物半導体層１２０が用いられたトランジスタのＯＦＦ状態におけるリーク電流は、活性層として例えばシリコンなどの一般的な半導体層が用いられたトランジスタのＯＦＦ状態におけるリーク電流に比べて非常に小さい。したがって、ダイオード１０に逆バイアスが印加されても電流はほとんど流れない。その結果、ダイオード１０の優れた整流作用が得られる。
［ダイオード１０を構成する各部材の材質］
　基板１００として、可視光に対して透光性を有する基板が用いられる。基板１００として、可撓性を有しない剛性基板および可撓性を有する可撓性基板が用いられる。剛性基板として、ガラス基板、石英基板、およびサファイア基板が用いられてもよい。可撓性基板として、ポリイミド基板、アクリル基板、シロキサン基板、およびフッ素樹脂基板が用いられてもよい。基板１００として透光性を有しない基板が用いられてもよい。基板１００として、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、またはステンレス基板などの導電性基板が用いられてもよい。
　下地層１１０として、基板１００と酸化物半導体層１２０との密着性が向上する材料、および不純物が基板１００から酸化物半導体層１２０に到達することを抑制する材料が用いられる。例えば、下地層１１０として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化酸化シリコン（ＳｉＮxＯy）、窒化シリコン（ＳｉＮx）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などが用いられる（ｘ、ｙは任意の正の数値）。下地層１１０として、これらが積層された構造が用いられてもよい。基板１００と酸化物半導体層１２０との十分な密着性が確保される場合、または不純物が基板１００から酸化物半導体層１２０に到達することによる影響がほとんどない場合は、下地層１１０が省略されてもよい。下地層１１０として、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料が用いられてもよい。
　ＳｉＯxＮyおよびＡｌＯxＮyは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。ＳｉＮxＯyおよびＡｌＮxＯyは、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。
　上記に例示した下地層１１０は、物理蒸着法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）で形成されてもよく、化学蒸着法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）で形成されてもよい。ＰＶＤ法として、スパッタリング法、真空蒸着法、電子ビーム蒸着法、および分子線エピタキシー法などが用いられる。ＣＶＤ法として、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）－ＣＶＤ法又はホットワイヤＣＶＤ法）などが用いられる。ＴＥＯＳ層は、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を原料としたＣＶＤ層を指す。
　有機絶縁材料として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などが用いられる。下地層１１０は、単層であってもよく、上記の材料の積層であってもよい。例えば、下地層１１０は無機絶縁材料および有機絶縁材料の積層であってもよい。
　酸化物半導体層１２０として、半導体の特性を有する酸化金属が用いられる。例えば、酸化物半導体層１２０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体が用いられてもよい。特に、酸化物半導体層１２０として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体が用いられてもよい。ただし、本発明の一実施形態において用いられるＩｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体は、上記の組成比に限定されず、上記とは異なる組成比の酸化物半導体が用いられてもよい。例えば、移動度を向上させるために、上記の比率に対してＩｎの比率が大きい酸化物半導体が酸化物半導体層１２０として用いられてもよい。光照射による影響を小さくするため、バンドギャップが大きくなるように、上記の比率に対してＧａの比率が大きい酸化物半導体が酸化物半導体層１２０として用いられてもよい。
　Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体に他の元素が添加されていてもよい。例えばＡｌ、Ｓｎなどの金属元素が上記の酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ2）、酸化チタン（ＴｉＯ2）、酸化バナジウム（ＶＯ2）、酸化インジウム（Ｉｎ2Ｏ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）などが酸化物半導体層１２０として用いられてもよい。酸化物半導体層１２０はアモルファスであってもよく、結晶性であってもよい。酸化物半導体層１２０はアモルファスと結晶の混相であってもよい。酸化物半導体層１２０はＰＶＤ法によって形成される。
　酸化物半導体層１２０の代わりに一般的な半導体層が用いられる場合、半導体層として、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）が用いられてもよい。
　絶縁層１３０、１５０として、ＳｉＯx、ＳｉＯxＮy、ＳｉＮx、ＳｉＮxＯy、ＡｌＯx、ＡｌＯxＮy、ＡｌＮx、ＡｌＮxＯyなどの無機絶縁材料が用いられる。絶縁層１３０、１５０は下地層１１０と同様の方法で形成される。絶縁層１３０、１５０は単層であってもよく、上記の材料の積層であってもよい。絶縁層１３０、１５０は、下地層１１０と同じ材料であってもよく、異なる材料であってもよい。絶縁層１３０と絶縁層１５０とは互いに同じ材料であってもよく、異なる材料であってもよい。
　絶縁層１３０として酸化物が用いられる場合、酸化物半導体層１２０と接する絶縁層１３０は過剰な酸素を多量に含むことが好ましい。換言すると、絶縁層１３０は、絶縁層１３０に用いられる材料の化学量論比における酸素の割合よりも酸素を含有する割合が高い酸化物絶縁層であり、熱処理によって酸素を放出することが好ましい。絶縁層１３０中の酸素は、未結合手を有しており、当該絶縁層１３０に用いられる材料の化学量論比における結合エネルギーよりも低いエネルギーで結合が切れる。絶縁層１３０中の酸素は未結合手を有するため、第２領域１２３の酸化物半導体層１２０は欠陥を多く含んでいる。
　導電層１４０、１６０、１７０として、一般的な金属材料または導電性半導体材料が用いられる。例えば、導電層１４０、１６０、１７０として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。導電層１４０、１６０、１７０として、上記の材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。上記の導電層はＰＶＤ法によって形成される。
　導電層１４０、１６０、１７０として、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体が用いられてもよい。導電層１４０、１６０、１７０は単層であってもよく、上記の材料の積層であってもよい。なお、導電層１４０として用いられ、第１領域１２１の酸化物半導体層１２０と接触する材料は、酸化物半導体層１２０の中の酸素を還元して酸化物半導体層１２０の表面を低抵抗化する材料であって、その酸化物が絶縁性ではない材料を用いることができる。
　以上のように、本発明の第１実施形態に係るダイオード１０によると、より簡易的な構造のダイオード接続トランジスタでダイオード１０を構成することができる。
　上記のダイオード１０は、液晶表示装置（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ　Ｄｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子または量子ドット等の自発光素子（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：ＯＬＥＤ）を利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。ただし、上記のダイオード１０は、表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）に用いられてもよい。
［ダイオード１０の製造方法］
　図３～図７を用いて、本発明の第１実施形態に係るダイオード１０の製造方法について、断面図を参照しながら説明する。図３～図７は、いずれも本発明の一実施形態に係るダイオードの製造方法を示す断面図である。
　図３に示すように、基板１００の上に下地層１１０を成膜し、下地層１１０の上に酸化物半導体層１２０を形成する。基板１００の全面に形成された酸化物半導体層１２０に対して、フォトリソグラフィおよびエッチングによって図３に示す酸化物半導体層１２０のパターンを形成する。以下に示すパターンの形成は、特段の記載がない限り、フォトリソグラフィおよびエッチングによって行われる。ただし、フォトリソグラフィおよびエッチングの各々は、それぞれの工程に適した条件が採用される。
　酸化物半導体層１２０はスパッタリング法を用いて成膜することができる。酸化物半導体層１２０のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１２０のパターンを形成する場合、シュウ酸を含むエッチャントを用いることができる。
　図４に示すように、酸化物半導体層１２０の上に絶縁層１３０を形成する。絶縁層１３０に開口部１３１を形成し、後に説明する第１領域１２１の酸化物半導体層１２０の一部を露出させる。
　図５に示すように、絶縁層１３０の上、および開口部１３１の内部に導電層１４０を形成する。開口部１３１によって露出された酸化物半導体層１２０に導電層１４０が成膜されると、酸化物半導体層１２０の表面付近の酸素は成膜された導電層１４０によって還元される。その結果、図２Ｂに示すように、開口部１３１によって露出された酸化物半導体層１２０の表面付近に低抵抗酸化物半導体層１２５が形成される。このとき、開口部１３１の底に成膜された導電層１４０は酸化物半導体層１２０から移動した酸素によって酸化される。したがって、導電層１４０の材料として、酸化されても導電性が失われない材料が用いられることが好ましい。平面視において酸化物半導体層１２０と導電層１４０と重畳する領域が、後述する第１領域１２１になる。
　図６に示すように、酸化物半導体層１２０の上方（酸化物半導体層１２０に対して導電層１４０が形成された側）から不純物を酸化物半導体層１２０に導入する。不純物の導入は、イオンドーピングまたはイオンインプランテーションによって行われる。不純物を上方から導入する場合、平面視において酸化物半導体層１２０と導電層１４０とが重畳する領域では、不純物が導電層１４０によってブロックされるため、酸化物半導体層１２０に到達しない。一方、平面視において酸化物半導体層１２０と導電層１４０とが重畳しない領域では、不純物は導電層１４０にブロックされず、酸化物半導体層１２０に到達する。
　酸化物半導体層１２０に不純物が導入されない領域が第１領域１２１である。酸化物半導体層１２０に不純物が導入される領域が第２領域１２３である。換言すると、第１領域１２１は、平面視において酸化物半導体層１２０と導電層１４０とが重畳する領域である。第２領域１２３は、平面視において酸化物半導体層１２０が導電層１４０から露出された領域である。上記のように、上方から導入された不純物がブロックされた領域が第１領域１２１になるので、結果的に、平面視における第１領域１２１と第２領域１２３との境界は、導電層１４０のパターン端の一部に沿っている。
　図６では、第１領域１２１と第２領域１２３との境界が導電層１４０のパターン端の一部と一致する構成を例示した。しかし、不純物を導入する際に、酸化物半導体層１２０に向けて打ち込まれた不純物は、導電層１４０のパターン端よりも導電層１４０のパターンの内側にも打ち込まれる。したがって、平面視において、第１領域１２１と第２領域１２３との境界が導電層１４０と重畳する場合がある。
　酸化物半導体層１２０に導入された不純物は、キャリアとして機能するため、第２領域１２３の酸化物半導体層１２０の抵抗は第１領域１２１の酸化物半導体層１２０の抵抗よりも低い。酸化物半導体層１２０に導入される不純物として、ボロン（Ｂ）、リン（Ｐ）、およびアルゴン（Ａｒ）など一般的な半導体製造工程で用いられる材料が用いられる。
　図７に示すように、絶縁層１３０および導電層１４０の上に絶縁層１５０を形成する。絶縁層１５０に開口部１５１を形成し、導電層１４０の一部を露出させる。同様に、絶縁層１３０、１５０に開口部１３３を形成し、第２領域１２３の酸化物半導体層１２０の一部を露出させる。なお、本実施形態では、絶縁層１３０、１５０を一括で開口するプロセスを例示したが、このプロセスに限定されない。まず、絶縁層１５０に開口部を形成して絶縁層１３０の一部を露出させ、絶縁層１５０の開口とは異なる方法で絶縁層１３０を開口してもよい。そして、絶縁層１５０の上、開口部１３３の内部、および開口部１５１の内部に導電層を形成し、パターン形成することで図１および図２Ａに示す導電層１６０、１７０を形成する。上記に示す製造方法によって、第１実施形態に係るダイオード１０を形成することができる。
　以上のように、本発明の第１実施形態に係るダイオード１０の製造方法によると、ダイオード接続されたトランジスタのゲート電極およびソース電極に相当する導電層１４０をマスクとして酸化物半導体層１２０に不純物を導入することで、第１領域１２１と第２領域１２３の境界の位置を高い精度で決定することができる。さらに、第１領域１２１および第２領域１２３を形成するためのマスクを別途用いる必要がない。開口部１３１において露出された酸化物半導体層１２０の上に導電層１４０を形成する際に、導電層１４０によって酸化物半導体層１２０の表面が低抵抗化される。したがって、酸化物半導体層１２０と導電層１４０とが接触する領域において、予め酸化物半導体層１２０に低抵抗領域を設ける必要がない。つまり、より簡易的な製造方法でダイオード１０を製造することができる。
〈第２実施形態〉
　図８を用いて、本発明の第２実施形態に係るダイオード１０Ａの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［ダイオード１０Ａの構造］
　図８は、本発明の一実施形態に係るダイオードの概要を示す断面図である。図８に示すダイオード１０Ａは図２Ａに示すダイオード１０に類似している。しかし、ダイオード１０Ａは、第２領域１２３Ａの絶縁層１３０Ａの厚さが第１領域１２１Ａの絶縁層１３０Ａの厚さに比べて小さい点において、ダイオード１０と相違する。換言すると、平面視において導電層１４０Ａから露出された絶縁層１３０Ａの厚さは、導電層１４０Ａと重畳する絶縁層１３０Ａの厚さに比べて小さい。第２領域１２３Ａの絶縁層１３０Ａの厚さは、１０ｎｍ以上であればよい。
［ダイオード１０Ａの製造方法］
　図８に示すダイオード１０Ａの絶縁層１３０Ａは、図５の工程において、導電層１４０をマスクとして絶縁層１３０をオーバーエッチングすることで得ることができる。図８の絶縁層１３０Ａは、第２領域１２３Ａの膜厚が小さくなっているため、図６に示す不純物導入の工程において、小さいエネルギーで不純物を導入することができる。
　例えば、図６において、第２領域１２３の絶縁層１３０の膜厚が大きい場合、不純物導入のために不純物を高エネルギーで加速する必要がある。この場合、高エネルギーで加速された不純物の一部が、導電層１４０および導電層１４０の下の絶縁層１３０を通過して、第１領域１２１の酸化物半導体層１２０に到達することがある。第１領域１２１の酸化物半導体層１２０に不純物が導入されると、ダイオード１０に逆バイアスの電圧が供給されたときに、リーク電流が流れてしまう。
　以上のように、本発明の第２実施形態に係るダイオード１０Ａによると、第１実施形態に係るダイオード１０と同様の効果を得ることができる。さらに、図８に示すダイオード１０Ａの場合、低エネルギーで第２領域１２３Ａの酸化物半導体層１２０Ａに不純物を導入することができる。したがって、第１領域１２１Ａの酸化物半導体層１２０Ａに意図しない不純物が導入されることを抑制することができる。
〈第３実施形態〉
　図９を用いて、本発明の第３実施形態に係るダイオード１０Ｂの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［ダイオード１０Ｂの構造］
　図９は、本発明の一実施形態に係るダイオードの概要を示す断面図である。図９に示すダイオード１０Ｂは図２Ａに示すダイオード１０に類似している。しかし、ダイオード１０Ｂは、第２領域１２３Ｂの絶縁層１３０Ｂが除去され、絶縁層１５０Ｂが第２領域１２３Ｂの酸化物半導体層１２０Ｂに接している点において、ダイオード１０と相違する。換言すると、第２領域１２３Ｂの酸化物半導体層１２０Ｂは絶縁層１３０Ｂから露出されている。
　図９において、絶縁層１５０Ｂの物性は絶縁層１３０Ｂの物性と異なる。例えば、絶縁層１３０Ｂとして、絶縁層１３０Ｂに用いられる材料の化学量論比における酸素の割合よりも酸素を含有する割合が大きい酸化物絶縁層を用いることができる。具体的には、絶縁層１３０Ｂとして、以下の材料の化学量論比における酸素の割合よりも酸素を含有する割合が大きいＳｉＯx、ＳｉＯxＮyを用いることができる。一方、絶縁層１５０Ｂとして、絶縁層１５０Ｂに用いられる材料の化学量論比における酸素の割合よりも酸素を含有する割合が小さい酸化物絶縁層を用いることができる。または、絶縁層１５０Ｂとして、熱処理によって水素やアンモニアを放出する材料を用いることができる。具体的には、絶縁層１５０ＢとしてＳｉＮx、ＳｉＮxＯyを用いることができる。上記のように、絶縁層１５０Ｂが絶縁層１３０Ｂに比べて酸素を放出しにくく、水素やアンモニアを放出しやすいことで、絶縁層１５０Ｂに接した酸化物半導体層１２０Ｂに不純物を導入する工程を設けることなく、第２領域１２３Ｂの酸化物半導体層１２０Ｂを低抵抗化することができる。
［ダイオード１０Ｂの製造方法］
　図１０～図１２を用いて、ダイオード１０Ｂの製造方法について説明する。図１０～図１２は、本発明の一実施形態に係るダイオードの製造方法を示す断面図である。ダイオード１０Ｂの製造方法において、図３～図５の製造方法はダイオード１０の製造方法と同じなので説明を省略する。図１０に示すように、図５に示した状態から、導電層１４０Ｂをマスクとして絶縁層１３０Ｂをエッチングし、酸化物半導体層１２０Ｂを露出する。なお、本実施形態では、酸化物半導体層１２０Ｂのパターンを形成した後に導電層１４０Ｂのパターンを形成する製造方法を例示したが、この製造方法に限定されない。例えば、導電層１４０Ｂのパターンを形成した後に酸化物半導体層１２０Ｂのパターンを形成してもよい。酸化物半導体層１２０Ｂのパターンを導電層１４０Ｂのパターンの後に形成することで、酸化物半導体層１２０Ｂを露出させるエッチングの際に、酸化物半導体層１２０Ｂをエッチングストッパとして機能させることができる。
　図１１に示すように、絶縁層１３０Ｂおよび導電層１４０Ｂの上、ならびに絶縁層１３０Ｂおよび導電層１４０Ｂから露出された酸化物半導体層１２０Ｂの上に絶縁層１５０Ｂを形成する。図１０に示すように、第２領域１２３Ｂの酸化物半導体層１２０Ｂは絶縁層１３０Ｂから露出されている。したがって、絶縁層１５０Ｂを成膜する際に、第２領域１２３Ｂの酸化物半導体層１２０Ｂは絶縁層１５０Ｂの成膜環境に曝される。酸化物半導体層１２０Ｂの一部が成膜中のプラズマ雰囲気に曝されることで、酸化物半導体層１２０Ｂの表面付近の酸素が還元され、酸化物半導体層１２０Ｂに酸素欠損が生成される。その結果、第２領域１２３Ｂの酸化物半導体層１２０Ｂが低抵抗化する。
　絶縁層１５０Ｂの成膜は、シランを多く用いた成膜条件で行われてもよい。つまり、シラン以外のガスに対するシランの比率について、絶縁層１５０Ｂの成膜に用いるシランの比率は、他の絶縁層（例えば、下地層１１０Ｂおよび絶縁層１３０Ｂ）の成膜に用いるシランの比率よりも高くてもよい。シランの比率が高い条件で絶縁層１５０Ｂを成膜することで、膜中の水素濃度が高い絶縁層１５０Ｂを形成することができる。絶縁層１５０Ｂの層構造は特に限定されないが、例えば、ＳｉＯx上にＳｉＮxが形成された積層構造であってもよい。
　絶縁層１５０Ｂを成膜した後に、熱処理を行ってもよい。熱処理を行うことで、絶縁層１５０Ｂに含まれていた水素が酸化物半導体層１２０Ｂに拡散する。当該水素は、第２領域１２３Ｂの酸化物半導体層１２０Ｂに到達すると、第２領域１２３Ｂの酸化物半導体層１２０Ｂに酸素欠損を生成する。その結果、第２領域１２３Ｂの酸化物半導体層１２０Ｂが低抵抗化する。
　図１２に示すように、絶縁層１５０Ｂに開口部１５１Ｂを形成し、導電層１４０Ｂの一部を露出させる。同様に、絶縁層１５０Ｂに開口部１５３Ｂを形成し、第２領域１２３の酸化物半導体層１２０の一部を露出させる。本実施形態では、開口部１５１Ｂ、１５３Ｂの各々の絶縁層の厚さがほぼ同じなので、開口部１５１Ｂ、１５３Ｂの加工制御が容易である。そして、絶縁層１５０Ｂの上、開口部１５３Ｂの内部、および開口部１５１Ｂの内部に導電層を形成し、加工することで、図９に示す導電層１６０Ｂ、１７０Ｂを形成する。上記に示す製造方法によって、第１実施形態に係るダイオード１０Ｂを形成することができる。
　以上のように、本発明の第３実施形態に係るダイオード１０Ｂによると、第１実施形態に係るダイオード１０と同様の効果を得ることができる。さらに、図９に示すダイオード１０Ｂの場合、第２領域１２３Ｂの酸化物半導体層１２０Ｂに対して接触するように絶縁層１５０Ｂを形成することで、第２領域１２３Ｂの酸化物半導体層１２０Ｂを低抵抗化することができる。つまり、不純物を導入する必要がないため、製造工程を短縮化することができる。
〈第４実施形態〉
　図１３を用いて、本発明の第４実施形態に係るダイオード１０Ｃの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［ダイオード１０Ｃの構造］
　図１３は、本発明の一実施形態に係るダイオードの概要を示す平面図である。図１３に示すダイオード１０Ｃは、図１に示すダイオード１０に類似している。しかし、ダイオード１０Ｃは、平面視において、酸化物半導体層１２０Ｃのパターン端部が導電層１４０Ｃのパターン端部を囲んでいる点においてダイオード１０と相違する。換言すると、第１領域１２１Ｃは第２領域１２３Ｃによって囲まれている。第１領域１２１Ｃの酸化物半導体層１２０Ｃはダイオード１０Ｃのチャネルとして機能する。ただし、図１３の構成では、酸化物半導体層１２０Ｃのパターン端部はチャネルとして機能しない。
　酸化物半導体層１２０Ｃのパターン端部では、パターニング工程の影響によって酸素欠損が多く形成されることがある。この酸素欠損はダイオード１０Ｃに逆バイアスが印加されたときのリーク電流の原因になる可能性がある。したがって、酸化物半導体層１２０Ｃのパターン端部がチャネルとして機能しなければ、酸化物半導体層１２０Ｃのパターン端部に形成された酸素欠損に起因するリーク電流を抑制することができる。
〈第５実施形態〉
　図１４～図２１を用いて、本発明の第５実施形態に係るトランジスタ２０Ｄの概要について説明する。本実施形態に係るトランジスタ２０Ｄの構成は、第１実施形態に係るダイオード１０の構成に対してゲート絶縁層およびゲート電極が追加された構成である。以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［トランジスタ２０Ｄの構造］
　図１４は、本発明の一実施形態に係るトランジスタの概要を示す平面図である。図１５は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図１４および図１５に示すトランジスタ２０Ｄは、図１および図２Ａに示すダイオード１０に類似している。しかし、トランジスタ２０Ｄは、第１領域１２１Ｄの酸化物半導体層１２０Ｄに対応する位置にゲート電極２００Ｄ（第３導電層）が設けられている点において、ダイオード１０と相違する。酸化物半導体層１２０Ｄとゲート電極２００Ｄとの間にはゲート絶縁層２１０Ｄ（第３絶縁層）が設けられている。
　図１４に示すように、平面視において、ゲート電極２００Ｄは第１領域１２１Ｄの酸化物半導体層１２０Ｄおよび第２領域１２３Ｄの少なくとも一部の酸化物半導体層１２０Ｄと重畳する。換言すると、第１領域１２１Ｄと第２領域１２３Ｄとの境界はゲート電極２００Ｄのパターン端よりもゲート電極２００Ｄのパターンの内側にある。なお、ゲート電極２００Ｄは、上記の構成に限定されず、少なくとも開口部１３１Ｄと第２領域１２３Ｄとを連続して結ぶ領域に設けられていればよい。ゲート電極２００Ｄは第１領域１２１Ｄおよび第２領域１２３Ｄの両方の領域の酸化物半導体層１２０Ｄと重畳してもよい。つまり、第１領域１２１Ｄおよび第２領域１２３Ｄを含む酸化物半導体層１２０Ｄのパターン端がゲート電極２００Ｄのパターン端によって囲まれていてもよい。
　トランジスタ２０Ｄにおいて、第１領域１２１Ｄの酸化物半導体層１２０Ｄにキャリアを生成する電圧（ＯＮ電圧）がゲート電極２００Ｄに供給された場合、トランジスタ２０Ｄは、導電層１４０Ｄから導電層１６０Ｄに向かう順方向、および導電層１６０Ｄから導電層１４０Ｄに向かう逆方向の双方向に電流が流れる状態になる。逆方向に電流が流れるように逆バイアスが供給された場合、第１領域１２１Ｄの酸化物半導体層１２０Ｄには、ゲート電極２００Ｄによって生成されたキャリアが存在する。一方、順方向に電流が流れるように順バイアスが供給された場合、第１領域１２１Ｄの酸化物半導体層１２０Ｄには、ゲート電極２００Ｄによって生成されたキャリアに加え、導電層１４０によって生成されたキャリアが存在する。つまり、順方向に流れる電流は逆方向に流れる電流よりも多い。換言すると、トランジスタ２０Ｄは、ゲート電極２００Ｄに同じ電圧が供給された場合でも、電流の向きによって流れる電流量が異なる。
　一方、第１領域１２１Ｄの酸化物半導体層１２０Ｄにキャリアを生成しない電圧（ＯＦＦ電圧）がゲート電極２００Ｄに供給された場合、順方向には電流が流れるが、逆方向には電流は流れない。つまり、ゲート電極２００ＤにＯＦＦ電圧が供給されると、トランジスタ２０Ｄはダイオードとして機能する。換言すると、ゲート電極２００Ｄはトランジスタ２０Ｄの機能をトランジスタまたはダイオードに切り替える。本実施形態では、第１実施形態のダイオード１０の下にゲート電極２００Ｄおよびゲート絶縁層２１０Ｄが設けられた構成を例示したが、第２～第４実施形態のダイオードに対してゲート電極およびゲート絶縁層を設けてもよい。
　以上のように、第５実施形態に係るトランジスタ２０Ｄによると、一方向においてＯＮ電流が高いトランジスタを提供することができる。さらに、トランジスタ２０Ｄは、ゲート電極２００Ｄに供給される電圧によって、トランジスタの機能とダイオードの機能とが切り換えられる。
［トランジスタ２０Ｄの製造方法］
　図１６～図２１を用いて、本発明の第５実施形態に係るトランジスタ２０Ｄの製造方法について、断面図を参照しながら説明する。図１６～図２１は、いずれも本発明の一実施形態に係るトランジスタの製造方法を示す断面図である。
　図１６に示すように、基板１００Ｄの上に下地層１１０Ｄを成膜し、下地層１１０Ｄの上にゲート電極２００Ｄのパターンを形成する。
　図１７に示すように、ゲート電極２００Ｄおよび下地層１１０Ｄの上にゲート絶縁層２１０Ｄを形成し、ゲート絶縁層２１０Ｄの上に酸化物半導体層１２０Ｄを形成する。
　図１８に示すように、酸化物半導体層１２０Ｄの上に絶縁層１３０Ｄを形成する。絶縁層１３０Ｄに開口部１３１Ｄを形成し、後に説明する第１領域１２１Ｄの酸化物半導体層１２０Ｄの一部を露出させる。
　図１９に示すように、絶縁層１３０Ｄの上、および開口部１３１Ｄの内部に導電層１４０Ｄを形成する。上記のように、開口部１３１Ｄによって露出された酸化物半導体層１２０Ｄに導電層１４０Ｄが成膜されると、酸化物半導体層１２０Ｄの表面付近の酸素は成膜された導電層１４０Ｄによって還元される。その結果、酸化物半導体層１２０Ｄと導電層１４０Ｄとの間に酸化物半導体層１２０Ｄよりも抵抗が低い低抵抗酸化物半導体層が形成される。図１９に示すように、導電層１４０Ｄのパターン端部はゲート電極２００Ｄのパターン端部よりもゲート電極２００Ｄのパターンの内側に位置する。
　図２０に示すように、酸化物半導体層１２０Ｄの上方（酸化物半導体層１２０Ｄに対して導電層１４０Ｄが形成された側）から不純物を酸化物半導体層１２０Ｄに導入する。不純物の導入は、イオンドーピングまたはイオンインプランテーションによって行われる。不純物を上方から導入する場合、平面視において酸化物半導体層１２０Ｄと導電層１４０Ｄとが重畳する領域では、不純物が導電層１４０Ｄによってブロックされて酸化物半導体層１２０Ｄに到達しない。一方、平面視において酸化物半導体層１２０Ｄと導電層１４０Ｄとが重畳しない領域では、不純物は導電層１４０Ｄにブロックされず、酸化物半導体層１２０Ｄに到達する。
　上記のように、導電層１４０Ｄのパターン端部はゲート電極２００Ｄのパターン端部よりもゲート電極２００Ｄのパターンの内側に位置している。したがって、平面視において、第１領域１２１Ｄの酸化物半導体層１２０Ｄはゲート電極２００Ｄと重畳する。つまり、トランジスタ２０Ｄにおいて、ゲート電極２００Ｄに供給された電圧によってキャリアが生成する領域が、開口部１３１Ｄと第２領域１２３Ｄの酸化物半導体層１２０Ｄとを連続して接続する。
　図２１に示すように、絶縁層１３０Ｄの上に絶縁層１５０Ｄを形成する。絶縁層１５０Ｄに開口部１５１Ｄを形成し、導電層１４０Ｄの一部を露出させる。同様に、絶縁層１３０Ｄ、１５０Ｄに開口部１３３Ｄを形成し、第２領域１２３Ｄの酸化物半導体層１２０Ｄの一部を露出させる。なお、本実施形態では、絶縁層１３０Ｄ、１５０Ｄを一括で開口するプロセスを例示したが、このプロセスに限定されない。まず、絶縁層１５０Ｄに開口部を形成して絶縁層１３０Ｄの一部を露出させ、絶縁層１５０Ｄの開口とは異なる方法で絶縁層１３０Ｄを開口してもよい。そして、絶縁層１５０Ｄの上、開口部１３３Ｄの内部、および開口部１５１Ｄの内部に導電層を形成し、パターン形成することで図１４および図１５に示す導電層１６０Ｄ、１７０Ｄを形成する。上記に示す製造方法によって、第５実施形態に係るトランジスタ２０Ｄを形成することができる。
　以上のように、本発明の第５実施形態に係るトランジスタ２０Ｄの製造方法によると、第１実施形態に係るダイオード１０の製造方法と同様に、より簡易的な製造方法でトランジスタ２０Ｄを製造することができる。
〈第６実施形態〉
　図２２を用いて、本発明の第６実施形態に係るトランジスタ２０Ｆの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［トランジスタ２０Ｆの構造］
　図２２は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図２２に示すトランジスタ２０Ｆは図１５に示すトランジスタ２０Ｄに類似している。しかし、トランジスタ２０Ｆは、第２領域１２３Ｆの絶縁層１３０Ｆの厚さが第１領域１２１Ｆの絶縁層１３０Ｆの厚さに比べて小さい点において、トランジスタ２０Ｄと相違する。換言すると、平面視において導電層１４０Ｆから露出された絶縁層１３０Ｆの厚さは、導電層１４０Ｆと重畳する絶縁層１３０Ｆの厚さに比べて小さい。第２領域１２３Ｆの絶縁層１３０Ｆの厚さは、１０ｎｍ以上であればよい。
　図２２に示すトランジスタ２０Ｆは、図８に示すダイオード１０Ａと同様の方法で形成することができる。本発明の第６実施形態に係るトランジスタ２０Ｆは、第５実施形態に係るトランジスタ２０Ｄと同様の効果を得ることができる。さらに、トランジスタ２０Ｆの場合、ダイオード１０Ａと同様に低エネルギーで第２領域１２３Ｆの酸化物半導体層１２０Ｆに不純物を導入することができる。したがって、第１領域１２１Ｆの酸化物半導体層１２０Ｆに意図しない不純物が導入されることを抑制することができる。
〈第７実施形態〉
　図２３を用いて、本発明の第７実施形態に係るトランジスタ２０Ｇの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［トランジスタ２０Ｇの構造］
　図２３は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図２３に示すトランジスタ２０Ｇは図１５に示すトランジスタ２０Ｄに類似している。しかし、トランジスタ２０Ｇは、第２領域１２３Ｇの絶縁層１３０Ｇが除去され、絶縁層１５０Ｇが第２領域１２３Ｇの酸化物半導体層１２０Ｇに接している点において、トランジスタ２０Ｄと相違する。換言すると、第２領域１２３Ｇの酸化物半導体層１２０Ｇは絶縁層１３０Ｇから露出されている。
　図２３において、絶縁層１５０Ｇの物性は絶縁層１３０Ｇの物性と異なる。例えば、絶縁層１３０Ｇとして、絶縁層１３０Ｇに用いられる材料の化学量論比における酸素の割合よりも酸素を含有する割合が大きい酸化物絶縁層を用いることができる。例えば、絶縁層１３０Ｇとして、以下の材料の化学量論比における酸素の割合よりも酸素を含有する割合が大きいＳｉＯx、ＳｉＯxＮyを用いることができる。一方、絶縁層１５０Ｇとして、絶縁層１５０Ｇに用いられる材料の化学量論比における酸素の割合よりも酸素を含有する割合が小さい酸化物絶縁層を用いることができる。または、絶縁層１５０Ｇとして、熱処理によって水素やアンモニアを放出する材料を用いることができる。例えば、絶縁層１５０ＧとしてＳｉＮx、ＳｉＮxＯyを用いることができる。上記のように、絶縁層１５０Ｇが絶縁層１３０Ｇに比べて酸素を放出しにくく、水素やアンモニアを放出しやすいことで、絶縁層１５０Ｇに接した酸化物半導体層１２０Ｇに不純物を導入する工程を設けることなく、第２領域１２３Ｇの酸化物半導体層１２０Ｇを低抵抗化することができる。
　図２３に示すトランジスタ２０Ｇは、図９に示すダイオード１０Ｂと同様の方法で形成することができる。本発明の第７実施形態に係るトランジスタ２０Ｇによると、第５実施形態に係るトランジスタ２０Ｄと同様の効果を得ることができる。さらに、トランジスタ２０Ｇの場合、第２領域１２３Ｇの酸化物半導体層１２０Ｇに対して接触するように絶縁層１５０Ｇを形成することで、第２領域１２３Ｇの酸化物半導体層１２０Ｇを低抵抗化することができる。つまり、不純物を導入する必要がないため、製造工程を短縮化することができる。
〈第８実施形態〉
　図２４を用いて、本発明の第８実施形態に係るトランジスタ２０Ｈの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［トランジスタ２０Ｈの構造］
　図２４は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図２４に示すトランジスタ２０Ｈは図１５に示すトランジスタ２０Ｄが互いに向かい合うように接続されたトランジスタである。
　図２４に示すように、酸化物半導体層１２０Ｈは第１領域１２１Ｈ、第２領域１２３Ｈ、第３領域１２７Ｈの順で区分されている。第３領域１２７Ｈの酸化物半導体層１２０Ｈは、第１領域１２１Ｈの酸化物半導体層１２０Ｈと同様に、第２領域１２３Ｈの酸化物半導体層１２０Ｈより高抵抗である。つまり、第３領域１２７Ｈの酸化物半導体層１２０Ｈの抵抗は第１領域１２１Ｈの酸化物半導体層１２０Ｈの抵抗とほぼ同じである。酸化物半導体層１２０Ｈの第２領域１２３Ｈは第１領域１２１Ｈと第３領域１２７Ｈとの間に設けられている。ゲート電極２００Ｈは、第１領域１２１Ｈ、第２領域１２３Ｈ、および第３領域１２７Ｈの酸化物半導体層１２０Ｈに対応して設けられている。導電層１４２Ｈは第１領域１２１Ｈに対応して設けられている。つまり、平面視において、第１領域１２１Ｈは導電層１４２Ｈと重畳する領域である。導電層１４４Ｈは第３領域１２７Ｈに対応して設けられている。つまり、平面視において、第３領域１２７Ｈは導電層１４４Ｈと重畳する領域である。
　図２５は、図２４に示したトランジスタの回路図である。図２５に示すように、トランジスタ２０Ｈはダイオード接続された２つのトランジスタが互いに向かい合うように直列接続されたトランジスタである。ゲート電極２００ＨにＯＮ電圧が供給されると、２つのトランジスタは互いにＯＮ状態になり、導電層１４２Ｈ、１４４Ｈの双方向に電流を流せる通常のトランジスタとして機能する。一方、ゲート電極２００ＨにＯＦＦ電圧が供給されると、２つのトランジスタは互いにＯＦＦ状態になり、両者はダイオードとして機能する。トランジスタ２０Ｈのゲート電極２００ＨにＯＦＦ電圧が供給されると、図２６に示すように、トランジスタ２０Ｈは、互いに反対方向を向いたダイオードが直列に接続された回路として機能する。つまり、トランジスタ２０Ｈは、ゲート電極２００Ｈに供給する電圧によってトランジスタの機能とダイオードの機能とを切り替え可能である。図２６に示す回路は、例えば静電気等から回路を保護する保護回路として用いることができる。
　以上のように、第８実施形態に係るトランジスタ２０Ｈによると、ゲート電極２００Ｈに供給する電圧によって機能の切り替えが可能なトランジスタを提供することができる。
　上記のトランジスタ２０Ｄ、２０Ｆ、２０Ｇ、２０Ｈは、ＬＣＤ、ＯＬＥＤを利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。ただし、上記のトランジスタは、表示装置に用いられるものに限定されず、例えば、ＭＰＵなどのＩＣに用いられてもよい。
〈第９実施形態〉
　図２７を用いて、本発明の第９実施形態に係る論理回路４０Ｊの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
　図２７に示す論理回路４０Ｊはダイオード１０Ｊおよびトランジスタ２０Ｊを用いたインバータ回路である。ダイオード１０Ｊのソース電極は電源電圧ＶDDに接続されている。トランジスタ２０Ｊのソース電極はＧＮＤに接続されている。トランジスタ２０Ｊのゲート電極に入力信号ＶINが供給される。ダイオード１０Ｊおよびトランジスタ２０Ｊのドレイン電極から出力信号ＶOUTが出力される。ダイオード１０Ｊとして第１～第４実施形態のダイオードを用いることができる。トランジスタ２０Ｊとして一般的なトランジスタが用いられるが、第５～第８実施形態のトランジスタを用いることもできる。
　上記の論理回路４０Ｊは、ＬＣＤ、ＯＬＥＤを利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。ただし、上記の論理回路は、表示装置に用いられるものに限定されず、例えば、ＭＰＵなどのＩＣに用いられてもよい。
　なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１０：ダイオード、　　２０Ｄ：トランジスタ、　　２２Ｅ：液晶素子、　　２４Ｅ：保持容量、　　４０Ｊ：論理回路、　　１００：基板、　　１１０：下地層、　　１２０：酸化物半導体層、　　１２１：第１領域、　　１２３：第２領域、　　１２５：低抵抗酸化物半導体層、　　１２７Ｈ：第３領域、　　１３０：絶縁層、　　１３１：開口部、　　１３３：開口部、　　１４０：導電層、　　１４２Ｈ：導電層、　　１４４Ｈ：導電層、　　１５０：絶縁層、　　１５１：開口部、　　１５３Ｂ：開口部、　　１６０：導電層、　　１７０：導電層、　　２００Ｄ：ゲート電極、　　２１０Ｄ：ゲート絶縁層、

Claims (19)

  1. 　第１領域および前記第１領域よりも低抵抗の第２領域を有する半導体層と、
    　前記第１領域の前記半導体層を露出する第１開口部、および前記第２領域の前記半導体層を露出する第２開口部を有し、前記第１開口部および前記第２開口部以外の前記半導体層を覆う第１絶縁層と、
    　前記第１開口部において前記半導体層に接続され、平面視において前記第１絶縁層を介して前記第１領域の前記半導体層と重畳する第１導電層と、
    　前記第２開口部において前記半導体層に接続された第２導電層と、
    を有するダイオード。
  2. 　前記第１領域と前記第２領域との境界は、平面視において前記第１導電層のパターン端の一部に沿っている、請求項１に記載のダイオード。
  3. 　前記第２導電層は、前記第１導電層とは異なる層に設けられている、請求項２に記載のダイオード。
  4. 　前記半導体層は、酸化物半導体層である、請求項３に記載のダイオード。
  5. 　前記第１絶縁層および前記第１導電層の上の第２絶縁層をさらに有し、
    　前記第１絶縁層および前記第２絶縁層は、前記第２開口部を有し、
    　前記第２導電層は、前記第２絶縁層の上に設けられている、請求項４に記載のダイオード。
  6. 　平面視において、前記半導体層のパターン端部は、前記第１導電層のパターン端部を囲む、請求項５に記載のダイオード。
  7. 　前記第２絶縁層は、前記第２開口部の前記半導体層に接する、請求項５に記載のダイオード。
  8. 　前記第２領域に対応する領域の前記第１絶縁層の厚さは、前記第１領域に対応する領域の前記第１絶縁層の厚さより小さい、請求項１に記載のダイオード。
  9. 　第１領域および前記第１領域よりも低抵抗の第２領域を有する半導体層と、
    　前記第１領域の前記半導体層を露出する第１開口部、および前記第２領域の前記半導体層を露出する第２開口部を有し、前記第１開口部および前記第２開口部以外の前記半導体層を覆う第１絶縁層と、
    　前記第１開口部において前記半導体層に接続され、平面視において前記第１絶縁層を介して前記第１領域の前記半導体層と重畳する第１導電層と、
    　前記第２開口部において前記半導体層に接続された第２導電層と、
    　前記半導体層に対向する、前記半導体層の下の第３導電層と、
    　前記半導体層と前記第３導電層との間の第３絶縁層と、
    を有するトランジスタ。
  10. 　前記第１領域と前記第２領域との境界は、平面視において前記第１導電層のパターンの一部に沿っている、請求項９に記載のトランジスタ。
  11. 　前記第２導電層は、前記第１導電層とは異なる層に設けられている、請求項１０に記載のトランジスタ。
  12. 　前記半導体層は、酸化物半導体層である、請求項１１に記載のトランジスタ。
  13. 　前記第１絶縁層および前記第１導電層の上の第２絶縁層をさらに有し、
    　前記第１絶縁層および前記第２絶縁層は、前記第２開口部を有し、
    　前記第２導電層は、前記第２絶縁層の上に設けられている、請求項１２に記載のトランジスタ。
  14. 　平面視において、前記半導体層のパターン端部は、前記第１導電層のパターン端部を囲む、請求項１３に記載のトランジスタ。
  15. 　平面視において、前記第３導電層は、前記第１開口部から前記第２領域まで連続して前記半導体層と重畳する、請求項１３に記載のトランジスタ。
  16. 　前記第２絶縁層は、前記第２開口部の前記半導体層に接する、請求項１３に記載のトランジスタ。
  17. 　前記第２領域に対応する領域の前記第１絶縁層の厚さは、前記第１領域に対応する領域の前記第１絶縁層の厚さより小さい、請求項９に記載のトランジスタ。
  18. 　請求項１乃至８のいずれか一に記載の前記ダイオードを有する表示装置。
  19. 　請求項９乃至１７のいずれか一に記載の前記トランジスタを有する表示装置。
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