WO2019064876A1 - 検査システムおよび検査方法 - Google Patents

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徹也 加賀美
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東京エレクトロン株式会社
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof

Definitions

  • An inspection system that performs such electrical inspection generally includes a prober and a tester.
  • the prober has a wafer stage, an aligner for aligning the wafer, and a probe card having a wafer transfer system and a probe that contacts a device formed on the wafer.
  • the tester provides an electrical signal to the device through the probe card to inspect various electrical characteristics of the device.
  • FOUPs which are storage containers for storing a plurality of wafers
  • the present disclosure provides an inspection system and an inspection method that can reduce the waiting time of a tester when inspecting an individual object.
  • FIG. 1 is a horizontal sectional view schematically showing the entire configuration of an inspection system according to an embodiment of the present invention
  • FIG. 2 is a sectional view taken along line II-II 'of the inspection system of FIG.
  • the inspection apparatus 10 of the present embodiment inspects the electrical characteristics of a plurality of devices formed on a wafer which is an inspection object.
  • the inspection system of the present embodiment has a plurality of testers and a prober.
  • the prober unit has a mechanism for transferring a wafer to a plurality of testers, a wafer stage (chuck top) for sucking and holding the wafer corresponding to each tester, and an interface such as a probe card.
  • the interface is for establishing electrical connection between a device under test (hereinafter referred to as "DUT") formed on a wafer and each tester.
  • DUT device under test
  • the loading / unloading area 13 is divided into a plurality of ports, and includes a plurality of wafer loading / unloading ports 16a, a pre-alignment unit 16b, a probe card loader 16c, and a control port 16d.
  • the wafer loading / unloading port 16 a accommodates the FOUP 17, which is a container for accommodating the wafer W.
  • the pre-alignment unit 16 b aligns the wafer to be transported.
  • the probe card loader 16c accommodates the probe card, and the probe card is carried in and out.
  • the control port 16 d houses a prober control unit 40 that controls the operation of the prober of the inspection system 10.
  • the transport mechanism 19 transports a probe card requiring maintenance from each inspection room 20 to the probe card loader 16 c, and transports a new or maintenance probe card to each inspection room 20.
  • FIG. 3 is a view showing a schematic configuration of the inspection unit 30.
  • the inspection unit 30 includes, in addition to the tester 50, a probe card 32, a support plate 33, a contact block 34, a bellows 35, and a chuck top (stage) 36.
  • the probe card 32 has a plurality of probes 32 a in contact with electrodes of a plurality of devices formed on the wafer W.
  • the support plate 33 is for supporting the probe card 32, and is provided below the tester 50.
  • the contact block 34 is for connecting the tester 50 and the probe card 32.
  • the bellows 35 is provided so as to hang from the support plate 33 and surround the probe card 32.
  • the Z block 45 of the aligner 22 is retracted downward, and the aligner 22 is moved to another inspection unit 30 after the inspection. Then, in the reverse operation to the above, the chuck top 36 after inspection is lowered, and the wafer W after inspection of the chuck top 36 is returned to the FOUP 17 by the transport mechanism 19.
  • the tester 50 is a power supply unit having a device power supply (DPS) and a parametric measurement unit (PMU), a pattern generator, a timing generator, power supply to DUTs on a wafer, waveform input (driver), waveform measurement (comparator) And a circuit unit having a circuit for performing voltage, current output, and measurement.
  • DPS device power supply
  • PMU parametric measurement unit
  • PMU pattern generator
  • timing generator timing generator
  • power supply to DUTs on a wafer waveform input
  • driver waveform measurement
  • circuit unit having a circuit for performing voltage, current output, and measurement.
  • components other than the plurality of testers 50 constitute a prober
  • the prober control unit 40 controls the prober
  • the tester control unit 60 controls the tester.
  • the CPU 111 executes a program stored in the storage medium of the ROM 113 or the storage device 105 using the RAM 112 as a work area to drive the transport system of the inspection system 10 and operate the vacuum mechanism etc. Control the
  • FIG. 6 is a functional block diagram for explaining the main control of the prober control unit 40 and the tester control unit 60 according to this embodiment.
  • the tester control unit 60 sends control signals (commands to the test execution scheduled portion 121 that executes a test, scheduled test end time obtaining unit 122 that obtains scheduled test end time, aligner 22 and transport mechanism 19. And a carrier control signal output unit 123 for outputting the signal.
  • the prober control unit 40 has a conveyance control unit 221 that controls the aligner 22 and the conveyance mechanism 19, and a priority comparison unit 222.
  • the prober control unit 40 and the tester control unit 60 also have other control functions, only main functions of the present embodiment are described in FIG.
  • the scheduled test end time acquisition unit 122 acquires the scheduled test end time at a predetermined stage at which the scheduled test end time can be predicted.
  • the scheduled inspection end time acquisition unit 122 outputs the acquired scheduled inspection end time to the conveyance control signal output unit 123.
  • the transfer control signal output unit 123 controls the transfer control of the prober control unit 40 so that the next wafer W is prepared in the tester 50 by the scheduled inspection end time (so that it can be carried into the inspection chamber 20).
  • the control signal (command) is output to the unit 221.
  • the transport control unit 221 controls the transport mechanism 19 and the aligner 22 as transport means so that the wafer W is transported into the inspection chamber 20 corresponding to the tester 50 by the scheduled inspection end time.
  • the transport control signal output unit 123 outputs control signals to the transport control unit 221 corresponding to the plurality of testers 50. Be done. Therefore, when the transfer control unit 221 receives a control signal corresponding to one tester 50 and then receives a control signal (command) corresponding to another tester 50 before the end of the transfer operation of the wafer W, priority is given.
  • the degree comparison unit 222 compares the priorities.
  • the priority comparing unit 222 causes the transport mechanism 19 and the aligner 22 configuring the transport unit to perform the transport operation by giving priority to the signal of which it is determined that the priority is high.
  • FIG. 7 is a flow chart showing a schematic flow centering on the tester 50 side about the inspection method in the inspection system 10, and FIG. 8 mainly shows the prober control unit 40 when receiving a control signal from the tester control unit 60. It is a flow chart which shows a control flow.
  • the operator sets the FOUP 17 in the wafer loading / unloading port 16a (step 1), and puts a predetermined tester 50 in a state of waiting for a test start (step 2 (system operation)).
  • the wafer W is loaded into the inspection chamber 20 corresponding to the predetermined tester 50 by the transfer mechanism 19 and the aligner 22 (step 3 (system operation)).
  • the aligner 22 is moved to the corresponding inspection room 20, and the chuck top 36 of the inspection unit 30 in the inspection room 20 is placed on the aligner 22, and from the transport mechanism 19 to the chuck top 36. Deliver the wafer W on top.
  • the wafer W (DUT formed on the wafer W) is brought into contact with the probe 32a of the prober 32 (step 4 (system operation)).
  • the Z block 45 of the aligner 22 is raised to probe the DUT of the wafer W and the probe card 32. Contact with. Alignment at this time is performed using the upper camera 24 and the lower camera 46.
  • the bellows 35 forms a sealed space including the probe card 32 and the wafer W, and the sealed space is vacuumed via a vacuum line to cause the chuck top 36 to be adsorbed to the support plate 33.
  • the aligner 22 is free and can be moved to another examination room 20.
  • the inspection execution unit 121 of the tester control unit 60 executes the inspection contents as shown in FIG.
  • the inspection contents at this time consist of a plurality of parts, and after the inspection start, initial setting (Part 1), contact confirmation (Part 2), and actual inspection (test details 1 to n (parts 3 to n + 2)) are performed.
  • a transport control signal (command) is transmitted to the prober control unit 40 (step 6). Specifically, when the inspection reaches a predetermined stage, the same operation is performed on any wafer W after that. Therefore, when the stage reaches that stage, the inspection termination scheduled time acquisition unit 122 get.
  • the transfer control signal output unit 123 moves the transfer control unit 221 of the prober control unit 40 so that the transfer mechanism 19 mounting the aligner 22 and the wafer W is moved to the inspection room 20 corresponding to the tester 50 by the scheduled inspection end time. Output control signal (command) to.
  • the test ends and the test end signal is output (step 7).
  • the wafer W is unloaded from the inspection room 20 (step 8 (system operation)).
  • the aligner 22 is moved to the inspection chamber 20 to align the aligner 22 in the XY direction, and then the Z block 45 is raised to support the chuck top 36 by the aligner 22.
  • the wafer W is removed from the probe card 32 by releasing the vacuum of the space formed by the bellows 35, and the Z block 45 is lowered. In this state, the wafer W on the chuck top 36 on the aligner 22 is received by the transfer mechanism 19 and transferred to the FOUP 17.
  • the above operation is performed on a plurality of wafers W using a plurality of testers 50, and when it is detected that all the wafers in the FOUP 17 are finished (step 9 (system operation)), a tester control unit 60 to a prober control unit
  • the test end notification is output to 40 (step 10 (system operation).
  • the prober control unit 40 that has received the test end notification causes the alarm device (not shown) to generate an alarm sound and to blink Patlite (registered trademark), and The end is notified to the upper server (customer server) (step 11 (system operation)) Thereafter, the operator takes out the FOUP 17 (step 12).
  • the prober control unit 40 receives a control signal (command) from the tester control unit 60 based on the scheduled inspection end time of the predetermined tester 50 (step 21).
  • the conveyance control unit 221 of the prober control unit 40 receives a control signal based on the scheduled inspection end time of the predetermined tester 50 from the conveyance control signal output unit 123 of the tester control unit 60.
  • step 22 it is determined whether or not the control command can be executed (step 22). If the control command can be executed, if the control signal (command) from another tester is received, the priority is compared (step 23). Then, if the priority of the first control command is high, preparation is made to transfer the wafer W to the inspection room 20 corresponding to the tester 50 based on the control command (step 24). Next, the wafer W to be measured next is mounted on the transfer mechanism 19 (step 25), and the transfer mechanism 19 transfers the wafer W to the inspection room 20 corresponding to the tester 50 by the scheduled inspection end time of the tester 50. At the same time, the aligner 22 is made to stand by (step 26).
  • step 27 The end of the inspection by the tester 50 is confirmed (step 27), and then the chuck top 36 holding the wafer W after inspection is held by the aligner 22 (step 28), and the inspected wafer W and the next are inspected by the transport mechanism 19.
  • the wafer W to be inspected is replaced (step 29). Then, the wafer W to be inspected is mounted on the tester 50, and the inspection is started (step 30).
  • the other control commands are prioritized.
  • the priority can transfer the wafer W more efficiently based on the scheduled inspection end time and the moving time (moving distance) of the transfer mechanism 19 and the aligner 22 (hereinafter referred to as a transfer unit) on which the wafer W is loaded.
  • a transfer unit On which the wafer W is loaded.
  • an inspection room in which the conveyance unit corresponds to the control instruction of another tester 50 received next rather than the time when the conveyance unit reaches the corresponding inspection room 20 in response to the control instruction of the tester 50 received first.
  • the time to reach 20 is earlier.
  • priority of the wafer or FOUP to which the inspection should be prioritized may be set high.
  • the number of control signals for comparing the priorities may be three or more. However, since control becomes complicated when there are too many control signals for comparing the priorities, it is preferable to limit the number of control signals for comparing the priorities to, for example, two (or three). Of course, without comparing the priorities, the next wafer may be transported / standby to the corresponding tester 50 in the order of the received control signals.
  • testers and probers were generally controlled by separate control systems.
  • a signal is issued when inspection of a wafer in a tester of one inspection unit is completed, and the aligner of the prober detects that signal based on the signal. I am going to pick up the wafer. For this reason, it is not always possible to pick up the wafer after the end of the test at an optimal timing.
  • the end time of inspection varies depending on the wafer, it is also difficult to predict the end of inspection. For this reason, the waiting time of each tester at the time of carrying a wafer continuously and inspecting it becomes long, and even if it uses the technique of the above-mentioned patent documents 2, the problem that the waiting time becomes long is not solved.
  • the tester control unit 60 acquires the scheduled test end time, and at the scheduled test end time.
  • the control signal (command) based on the above is transmitted to the prober control unit 40.
  • the prober control unit 40 controls the transport mechanism 19 on which the wafer W to be measured next is mounted and the aligner 22 by the scheduled inspection end time so that the next wafer can be carried into the inspection room 20. It can be done. Therefore, after the inspection of the wafer W by each tester 50 is completed, the time until the start of the inspection of the next wafer W by the tester 50 can be shortened, the inspection lead time is reduced, and the inspection efficiency of the entire inspection system Can be enhanced.
  • the prober control unit 40 when the prober control unit 40 receives a plurality of control signals (commands) from the tester control unit 60, it compares the priorities and gives priority to the transfer of the wafer W to the tester 50 having the higher priority. be able to. As a result, the inspection efficiency can be further enhanced by giving priority to the control signal that can transfer the wafer W more efficiently.
  • the prober control unit 40 by setting a wafer to which inspection is to be prioritized or a FOUP with high priority, it is possible to preferentially inspect a specific type of wafer or a wafer accommodated in a specific FOUP.
  • the control command from the tester control unit to the prober control unit is preparation of the next wafer to the tester.
  • the control command may be another control command.
  • the tester control unit performs probe grinding (probe polishing), needle tip confirmation (probe tip confirmation), etc. It can be mentioned that the control command of (1) is sent to the prober control unit. This makes it possible to confirm these at an optimal time.

Abstract

プローバと、テスタと、プローバを制御するプローバ制御部と、テスタを制御するテスタ制御部とを備えた検査システムであって、テスタ制御部は、テスタに被検査体に形成された被検査デバイスに対し、複数のパートから構成される検査を実行させるとともに、検査が所定の段階に達した際に、検査終了予定時刻を取得し、該検査終了予定時刻までに、被検査体がテスタを収容する検査室へ搬送されるように、プローバ制御部へ制御信号を送信する。

Description

検査システムおよび検査方法
　本開示は、被検査体の検査を行う検査システムおよび検査方法に関する。
　半導体デバイスの製造プロセスにおいては、半導体ウエハ（以下単にウエハと記す）における全てのプロセスが終了した段階で、ウエハに形成されている複数のデバイス（ＩＣチップ）の電気的検査が行われる。このような電気的検査を行う検査システムは、一般的に、プローバとテスタを有している。プローバは、ウエハステージ、ウエハの位置合わせを行うアライナー、およびウエハ搬送系を有するとともに、ウエハに形成されたデバイスに接触するプローブを有するプローブカードが装着される。また、テスタは、プローブカードを介してデバイスに電気的信号を与え、デバイスの種々の電気特性を検査する。
　このような電気的検査を多数のウエハに対して効率的に行うため、ウエハステージ、プローブカード、およびテスタを備えた検査ユニットを、高さ方向に複数段積層し、各段において検査部を横方向に複数並べ、横方向の複数の検査ユニットに対して共通のアライナーを各段に設けてウエハの位置合わせを行うようする技術が知られている（例えば特許文献１）。
　検査システムにおいては、複数のウエハを収容する収容容器であるＦＯＵＰを搬出入領域の複数のポートにセットすることにより、複数のウエハに対して連続的に検査を行うことが可能となる。
　ＦＯＵＰのセットは、複数のポートにセットされた従前の一または全てのＦＯＵＰのウエハの検査が終了した時点でテスタから出力された終了信号に基づいて行う。この場合、ウエハに形成されたデバイスによってはテスト終了予定時刻がわかり難いものもあるので、タイムリーにＦＯＵＰをセットしておくことが難しい。したがって、従前のＦＯＵＰのウエハのテストが終了した時点で、ＦＯＵＰの回収および次のＦＯＵＰのセットが終了していない場合には、検査システムの待機時間が長くなり、稼働率が低くなってしまう。
　このため、特許文献２には、ＦＯＵＰ内のウエハに対する処理の終了前に、ウエハに対して予め指定されたレシピの内容に基づいて、ＦＯＵＰに対する処理の終了予定時刻を求め、当該予定時刻を上位ＨＯＳＴに出力する技術が提案されている。
特開２０１６－４６２８５号公報 特開２０１６－１９２４５７号公報
　本開示は、個々の被検査体の検査を行う際のテスタの待機時間を短縮することができる検査システムおよび検査方法を提供する。
　本開示の一態様に係る検査システムは、検査室内で複数の被検査デバイスが形成された被検査体を保持するステージと、複数の被検査体を収納する収納容器を載置する搬入出部と、前記被検査体を前記収納容器から前記ステージに搬送する搬送手段と、複数のプローブを前記被検査体に形成された前記複数の被検査デバイスに接触させるプローブカードとを有するプローバと、前記検査室内で前記プローブカードを介して前記被検査体に形成された前記複数の被検査デバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタと、前記プローバを制御するプローバ制御部と、前記テスタを制御するテスタ制御部とを備え、前記テスタ制御部は、前記テスタに前記被検査デバイスに対し、複数のパートから構成される検査を実行させるとともに、前記検査が所定の段階に達した際に、検査終了予定時刻を取得し、該検査終了予定時刻までに、次の被検査体が前記テスタを収容する前記検査室へ搬入可能になるように、前記プローバ制御部へ制御信号を送信する。
　本開示によれば、個々の被検査体の検査を行う際のテスタの待機時間を短縮することができる。
本発明の一実施形態に係る検査システムの全体構成を概略的に示す水平断面図である。 図１の検査システムのII－II′線による断面図である。 検査装置における検査ユニットの概略構成を示す図である。テスタの検査回路ボードからウエハまでの構成を説明するための図である。 プローバ制御部のハードウェア構成の一例を示すブロック図である。 テスタ制御部のハードウェア構成の一例を示すブロック図である。 プローバ制御部とテスタ制御部の本発明の一実施形態の主要な制御を説明するための機能ブロック図である。 本発明の一実施形態に係る検査システムにおける検査方法についてのテスタ側を中心とした概略のフローを示すフローチャートである。 テスタ制御部６０から制御信号を受けた際のプローバ制御部４０を中心とした制御フローを示すフローチャートである。
　以下、添付図面を参照して実施の形態について詳細に説明する。
　＜検査システムの全体構成＞
　まず、一実施形態に係る検査システム全体の構成について説明する。
　図１は、本発明の一実施形態に係る検査システムの全体構成を概略的に示す水平断面図であり、図２は図１の検査システムのII－II′線による断面図である。本実施形態の検査装置１０は、被検査体であるウエハに形成された複数のデバイスの電気的特性の検査するものである。
　本実施形態の検査システムは、複数のテスタと、プローバとを有する。プローバ部は、複数のテスタにウエハを搬送する機構と、各テスタに対応してウエハを吸着保持するウエハステージ（チャックトップ）と、プローブカード等のインターフェイスとを有する。インターフェイスは、ウエハに形成された被検査デバイス（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ（以下「ＤＵＴ」と記す）と各テスタとの間の電気的接続をとるためのものである。
　図１において、検査システム１０は、筐体１１を有し、筐体１１内には、検査領域１２と、搬入出領域１３と、搬送領域１４とを有する。検査領域１２は、ウエハＷに形成されたＤＵＴの電気的特性の検査を行う領域である。搬入出領域１３は、検査領域１２に対するウエハＷやプローブカードの搬入・搬出を行い、かつ制御系を有する領域である。搬送領域１４は、検査領域１２および搬入出領域１３の間に設けられ、これらの間でウエハ等を搬送する。
　検査領域１２は、図２に示すように、Ｘ方向に沿って６つの検査室（セル）２０が配列され、このような検査室列がＺ方向（上下方向）に３段配置されている。各検査室２０には、ウエハＷに形成されたＤＵＴの検査を行うテスタ５０が配置されている。これらテスタ５０は、テスタ制御部６０により制御される。
　そして、各段に、Ｘ方向に配列された検査室２０に対して、Ｘ方向に移動可能なウエハの搬送ステージとして機能する１台のアライナー２２がテスタ５０の下方に設けられている。また、検査領域１２の各段ごとに、テスタ５０よりも搬送領域１４よりの部分をＸ方向に沿って移動可能に１台のアライメント用の上カメラ２４が設けられている。
　搬入出領域１３は複数のポートに区画されており、複数のウエハ搬入出ポート１６ａ、プリアライメント部１６ｂ、プローブカードローダ１６ｃ、制御ポート１６ｄを有する。ウエハ搬入出ポート１６ａは、ウエハＷを収容する容器であるＦＯＵＰ１７を収容する。プリアライメント部１６ｂは、搬送するウエハの位置合わせを行う。プローブカードローダ１６ｃは、プローブカードを収容し、プローブカードが搬入されかつ搬出される。制御ポート１６ｄには、検査システム１０のプローバの動作を制御するプローバ制御部４０が収納されている。
　搬送領域１４には複数の搬送アームを有する搬送機構１９が配置される。搬送機構１９の本体はＺ方向およびθ方向に移動可能であり、搬送アームは前後方向に移動可能である。これにより、搬送機構１９は、ウエハＷをＸ方向、Ｙ方向、Ｚ方向、θ方向に移動自在となっている。搬送機構１９は、全ての段の検査室２０にアクセス可能となっている。搬送機構１９は、搬入出領域１３のウエハ搬入出ポート１６ａからウエハＷを受け取って、検査ユニット３０内のチャックトップ（ウエハステージ）へ搬送する。また、搬送機構１９は、デバイスの電気的特性の検査が終了したウエハＷを対応する検査ユニット３０のチャックトップから検査終了後のウエハＷを受け取ってウエハ搬入出ポート１６ａへ搬送する。このときのチャックトップに対するウエハＷの授受は、後述するようにアライナー２２を用いて行われ、アライナー２２と搬送機構１９がウエハ搬送手段を構成する。
　また、搬送機構１９は各検査室２０からメンテナンスを必要とするプローブカードをプローブカードローダ１６ｃへ搬送し、また、新規やメンテナンス済みのプローブカードを各検査室２０へ搬送する。
　各検査室２０内には、テスタ５０と、検査のために必要な他の要素とを有する検査ユニット３０が構成されている。
　図３は、検査ユニット３０の概略構成を示す図である。検査ユニット３０は、テスタ５０の他、プローブカード３２と、支持プレート３３と、コンタクトブロック３４と、ベローズ３５と、チャックトップ（ステージ）３６とを有する。プローブカード３２は、ウエハＷに形成された複数のデバイスの電極に接触する複数のプローブ３２ａを有する。支持プレート３３は、プローブカード３２を支持するためのものであり、テスタ５０の下に設けられる。コンタクトブロック３４は、テスタ５０とプローブカード３２とを接続するものである。ベローズ３５は、支持プレート３３から垂下し、プローブカード３２を囲繞するように設けられている。チャックトップ（ステージ）３６は、ウエハＷを真空吸着により吸着支持し、ウエハＷを温調するためのものである。コンタクトブロック３４の上下面には、プローブカード３２とテスタ５０を電気的に接続する多数のポゴピン３４ａが設けられている。これらのうち、プローブカード３２と、支持プレート３３と、コンタクトブロック３４とで検査用のインターフェイスを構成する。
　ベローズ３５は、チャックトップ３６上のウエハＷをプローブカード３２の複数のプローブ３２ａをウエハＷに接触した状態で、プローブカード３２とウエハＷを含む密閉空間を形成するためのものである。その密閉空間を、バキュームラインを介して真空引きすることにより、チャックトップ３６が支持プレート３３に吸着される。また、プローブカード３２も同様に真空引きすることにより支持プレート３３に吸着される。
　各段のアライナー２２は、Ｘブロック４２と、Ｙブロック４４と、Ｚブロック４５とを有する。Ｘブロック４２は、アライナー２２が属する段のベース板の上に設けられたガイドレール４１上をＸ方向に移動する。Ｙブロック４４は、Ｘブロック４２上にＹ方向に沿って設けられたガイドレール４３上をＹ方向に移動する。Ｚブロック４５は、Ｙブロック４４に対してＺ方向に移動する。Ｚブロック４５上には、チャックトップ３６が所定の位置関係を保った状態で係合される。なお、Ｙブロック４４の周壁には、プローブカード３２の下面を撮影するための下カメラ４６が設けられている。
　アライナー２２は、Ｘ方向に移動して各検査ユニット３０の真下にアクセス可能である。アライナー２２は、以下の４つの機能を有している。１つ目は、搬送機構１９から各検査ユニット３０のチャックトップ３６に対してウエハＷを授受する際にチャックトップ３６を支持するウエハ授受機能である。２つ目は、各検査ユニット３０に対して被検査体であるウエハＷの位置合わせを行う機能である。３つ目は、チャックトップ３６上のウエハＷのプローブカード３２へコンタクトさせる機能である。４つ目は、プローブカード３２からチャックトップ３６を取り外す際にチャックトップ３６を受け取る機能である。アライナー２２は、ウエハを載置するチャックトップをＸ，Ｙ，Ｚ方向に移動させる移動機構を有している。
　チャックトップ３６にウエハＷを搬送してウエハＷをプローブカード３２に装着するときは、以下のように行う。最初に、搬送機構１９からチャックトップ３６にウエハを受け取る。次いで、ウエハＷのプローブカード３２に対する位置合わせを行う。次いで、アライナー２２によりチャックトップ３６を上昇させて、ウエハＷをプローブカード３２のプローブ３２ａに接触させる。その後、さらにチャックトップ３６を上昇させ、ウエハＷをプローブ３２ａに押し付ける。その状態でベローズ３５に囲まれた空間を真空引きしてチャックトップ３６を支持プレート３３に吸着させるとともに、ウエハがプローブ３２ａに押し付けられた状態を維持し、テスタ５０による電気的検査を開始する。このとき、アライナー２２のＺブロック４５は下方に退避され、アライナー２２は検査終了後の他の検査ユニット３０に移動される。そして、上記と逆動作により、検査後のチャックトップ３６を下降させて、チャックトップ３６の検査後のウエハＷを搬送機構１９によりＦＯＵＰ１７に戻す。
　テスタ５０は、デバイス電源（ＤＰＳ）とパラメトリック測定ユニット（ＰＭＵ）とを有する電源部と、パターンジェネレータと、タイミングジェネレータと、ウエハ上のＤＵＴに対する電力供給、波形入力（ドライバ）、波形測定（コンパレータ）、電圧、電流出力および測定を行う回路等を有する回路部とを有している。
　なお、検査システム１０において、複数のテスタ５０以外の構成要素がプローバを構成し、プローバ制御部４０がプローバを制御し、テスタ制御部６０がテスタを制御する。
　プローバ制御部４０は、コンピュータからなり、検査システム１０のうちプローバの各構成部、例えば、アライナー２２、搬送機構１９、真空吸着のためのバキューム機構等を制御する。図４は、プローバ制御部４０のハードウェア構成の一例を示している。制御部４０は、主制御部１０１と、キーボード、マウス等の入力装置１０２と、プリンタ等の出力装置１０３と、表示装置１０４と、記憶装置１０５と、外部インターフェイス１０６と、これらを互いに接続するバス１０７とを備えている。主制御部１０１は、ＣＰＵ（中央処理装置）１１１、ＲＡＭ（ランダムアクセスメモリ）１１２およびＲＯＭ（リードオンリメモリ）１１３を有している。記憶装置１０５は、コンピュータ読み取り可能な記憶媒体に対する情報の記録および読み取りを行うようになっている。記憶媒体としては、例えばハードディスク、光ディスク、フラッシュメモリのような半導体メモリ等を挙げることができる。記憶媒体には、プローバにおける処理レシピ等が記憶されている。
　プローバ制御部４０では、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５の記憶媒体に格納されたプログラムを実行することにより、検査システム１０の搬送系の駆動およびバキューム機構等の動作の制御を行う。
　テスタ制御部６０もプローバ制御部４０と同様、コンピュータからなり、検査システム１０の各テスタ５０を制御する。図５は、テスタ制御部６０のハードウェア構成の一例を示している。テスタ制御部６０は、主制御部２０１と、キーボード、マウス等の入力装置２０２と、プリンタ等の出力装置２０３と、表示装置２０４と、記憶装置２０５と、外部インターフェイス２０６と、これらを互いに接続するバス２０７とを備えている。主制御部２０１は、ＣＰＵ２１１、ＲＡＭ２１２およびＲＯＭ２１３を有している。記憶装置２０５は、コンピュータ読み取り可能な記憶媒体に対する情報の記録および読み取りを行うようになっている。記憶媒体としては、例えばハードディスク、光ディスク、フラッシュメモリのような半導体メモリ等を挙げることができる。記憶媒体には、プローバにおける処理レシピ等が記憶されている。
　テスタ制御部６０では、ＣＰＵ２１１が、ＲＡＭ２１２を作業領域として用いて、ＲＯＭ２１３または記憶装置２０５の記憶媒体に格納されたプログラムを実行することにより、各テスタの制御を行う。
　図６は、プローバ制御部４０とテスタ制御部６０の本実施形態の主要な制御を説明するための機能ブロック図である。図６に示すように、テスタ制御部６０は、検査を実行する検査実行部１２１と、検査終了予定時刻を取得する検査終了予定時刻取得部１２２と、アライナー２２および搬送機構１９に制御信号（指令）を出力する搬送制御信号出力部１２３とを有する。一方、プローバ制御部４０は、アライナー２２および搬送機構１９を制御する搬送制御部２２１と、優先度比較部２２２とを有する。なお、プローバ制御部４０およびテスタ制御部６０は、他の制御機能も有するが、図６では本実施形態の主要な機能のみを記載している。
　テスタ５０で実行される検査（テスト）は、複数のパートからなり、一つのパートが終了した後、テスタ５０からＤＵＴにコマンド（信号）を送信して応答を確認してから、次のパートを実行する。しかし、応答時間はＤＵＴによって異なり、所定時間経っても応答のないＤＵＴがある場合は、さらにコマンドの送信を繰り返し、所定回数繰り返しても応答のないＤＵＴは不合格として省いて、合格になったＤＵＴのみ応答が確立されたとして次のパートに進む。このため、応答が確立する時間がウエハ間でまちまちである。また、一つのパートであるストレステストにおいてもＤＵＴにより時間にバラツキがある。また、ウエハＷによってテスト・パート内容やメモリサイズが異なり、そのことによっても検査時間が異なる。このため、検査前にその検査が終了する時刻を予測することはできない。
　しかし、テスタ制御部６０の検査実行部１２１により検査を実行させ、検査が所定の段階まで進行したときには、検査終了の時刻を予測することができる。このため、検査終了の時刻が予測可能となる所定の段階で、検査終了予定時刻取得部１２２により検査終了予定時刻を取得する。検査終了予定時刻取得部１２２は取得した検査終了予定時刻を搬送制御信号出力部１２３に出力する。そして、搬送制御信号出力部１２３は、検査終了予定時刻までに当該テスタ５０に次のウエハＷが準備されるように（検査室２０に搬入可能になるように）、プローバ制御部４０の搬送制御部２２１に制御信号（指令）を出力する。搬送制御部２２１は、検査終了予定時刻までに、当該テスタ５０に対応する検査室２０内にウエハＷが搬送されるように搬送手段である搬送機構１９およびアライナー２２を制御する。
　一方、テスタ５０は複数あるため、複数のテスタ５０により同時並行してウエハにおけるＤＵＴの検査を行い、複数のテスタ５０に対応して搬送制御信号出力部１２３から搬送制御部２２１に制御信号が出力される。このため、搬送制御部２２１が、一つのテスタ５０に対応する制御信号を受け取ってから、ウエハＷの搬送動作の終了前に他のテスタ５０に対応する制御信号（指令）を受けたときには、優先度比較部２２２により優先度を比較する。優先度比較部２２２は、優先度が高いと判断した方の信号を優先して搬送手段を構成する搬送機構１９およびアライナー２２に搬送動作を行わせる。
　＜検査方法＞
　次に、このように構成された検査システム１０における検査方法について説明する。図７は、検査システム１０における検査方法についてのテスタ５０側を中心とした概略のフローを示すフローチャートであり、図８は、テスタ制御部６０から制御信号を受けた際のプローバ制御部４０を中心とした制御フローを示すフローチャートである。
　図７に示すように、テスタ側においては、オペレータがウエハ搬入出ポート１６ａにＦＯＵＰ１７をセットし（ステップ１）、所定のテスタ５０をテスト開始待ちの状態とする（ステップ２（システム動作））。
　次いで、搬送機構１９およびアライナー２２により所定のテスタ５０に対応する検査室２０にウエハＷを搬入する（ステップ３（システム動作））。ウエハを搬入する際には、アライナー２２を対応する検査室２０に移動させ、その検査室２０における検査ユニット３０のチャックトップ３６をアライナー２２の上に載せた状態で、搬送機構１９からチャックトップ３６上にウエハＷを受け渡す。
　次いで、プローバ３２のプローブ３２ａにウエハＷ（ウエハＷに形成されたＤＵＴ）をコンタクトさせる（ステップ４（システム動作））。このとき、アライナー２２によりチャックトップ３６上のウエハＷとプローバ３２とのＸ－Ｙ方向の位置合わせを行った後、アライナー２２のＺブロック４５を上昇させ、ウエハＷのＤＵＴとプローブカード３２のプローブとをコンタクトさせる。このときの位置合わせは、上カメラ２４および下カメラ４６を用いて行われる。そして、ベローズ３５により、プローブカード３２とウエハＷを含む密閉空間を形成し、その密閉空間を、バキュームラインを介して真空引きして、チャックトップ３６を支持プレート３３に吸着させる。この状態でアライナー２２がフリーとなり、他の検査室２０への移動が可能となる。
　次いで、テスタ５０による検査を開始する（ステップ５）。このとき、テスタ制御部６０の検査実行部１２１により図７に示すような検査内容を実行させる。このときの検査内容は複数のパートからなり、検査スタート後、初期設定（パート１）、コンタクト確認（パート２）、実際の検査（テスト詳細１～ｎ（パート３～ｎ＋２））が行われる。
　テスタ５０による検査の途中で、検査終了の時刻を予測することができる所定の段階に達した時点で、プローバ制御部４０に搬送制御信号（指令）を送信する（ステップ６）。具体的には、検査が所定の段階に達すると、その後はどのウエハＷに対しても同じ動作となるため、その段階に達した時点で、検査終了予定時刻取得部１２２により検査終了予定時刻を取得する。搬送制御信号出力部１２３は、検査終了予定時刻までにアライナー２２およびウエハＷを搭載した搬送機構１９がそのテスタ５０に対応する検査室２０に移動するように、プローバ制御部４０の搬送制御部２２１に制御信号（指令）を出力する。
　テスト詳細ｎまで行われるとテストエンドとなり、検査終了信号が出力される（ステップ７）。次いで、そのウエハＷをその検査室２０から搬出する（ステップ８（システム動作））。このとき、その検査室２０にアライナー２２を移動させ、アライナー２２のＸ－Ｙ方向の位置合わせを行った後、Ｚブロック４５を上昇させてチャックトップ３６をアライナー２２により支持する。これとともに、ベローズ３５により形成された空間の真空を解除することによりウエハＷをプローブカード３２から取り外し、Ｚブロック４５を下降させる。この状態で、アライナー２２上のチャックトップ３６のウエハＷを搬送機構１９により受け取り、ＦＯＵＰ１７に搬送する。
　以上の動作を複数のウエハＷに対して複数のテスタ５０を用いて行い、ＦＯＵＰ１７内の全てのウエハが終了したことを検出したら（ステップ９（システム動作））、テスタ制御部６０からプローバ制御部４０へテスト終了通知を出力する（ステップ１０（システム動作）。テスト終了通知を受け取ったプローバ制御部４０は、アラーム装置（図示せず）にアラーム音発生およびパトライト（登録商標）点滅をさせるとともに、上位のサーバ（客先サーバ）へ終了を通知する（ステップ１１（システム動作））。その後、オペレータがＦＯＵＰ１７を取り出す（ステップ１２）。
　一方、図８に示すように、テスタ制御部６０からの所定のテスタ５０の検査終了予定時刻に基づく制御信号（指令）をプローバ制御部４０が受信する（ステップ２１）。詳細には、テスタ制御部６０の搬送制御信号出力部１２３からの所定のテスタ５０の検査終了予定時刻に基づく制御信号をプローバ制御部４０の搬送制御部２２１が受信する。
　次に、制御指令が実行可能か否かを判断し（ステップ２２）、実行可能の場合には、他のテスタからの制御信号（指令）を受信していれば、優先度を比較する（ステップ２３）。そして、最初の制御指令の優先度が高ければ、その制御指令に基づくテスタ５０に対応する検査室２０にウエハＷを搬送する準備を行う（ステップ２４）。次いで、次に測定予定のウエハＷを搬送機構１９に搭載し（ステップ２５）、当該テスタ５０の検査終了予定時刻までに、当該テスタ５０に対応する検査室２０に搬送機構１９によりウエハＷを搬送し待機させるとともに、アライナー２２を待機させる（ステップ２６）。
　当該テスタ５０での検査終了を確認し（ステップ２７）、次いで、アライナー２２により検査後のウエハＷを吸着したチャックトップ３６を保持し（ステップ２８）、搬送機構１９により検査済みのウエハＷと次に検査予定のウエハＷを交換する（ステップ２９）。そして、検査予定のウエハＷを当該テスタ５０に装着し検査を開始する（ステップ３０）。
　このとき、最初の制御指令の優先度が低ければ他の制御指令を優先する。優先度は、検査終了予定時刻、ならびにウエハＷを搭載した搬送機構１９およびアライナー２２（以下、搬送部と記す）の移動時間（移動距離）に基づいて、より効率的にウエハＷの搬送が行えるように決定する。例えば、最初に受けたテスタ５０の制御指令に対して搬送部が対応する検査室２０に到達する時刻よりも、次に受けた他のテスタ５０の制御指令に対して搬送部が対応する検査室２０に到達する時刻のほうが早い場合である。その場合は、その到達する時刻が他のテスタ５０の検査終了予定時刻よりも早ければ、他のテスタ５０に対するウエハＷの搬送を優先する。また、検査を優先したいウエハやＦＯＵＰの優先度を高く設定してもよい。
　なお、優先度を比較する制御信号は３つ以上であってもよい。ただし、優先度を比較する制御信号が多すぎると制御が複雑になることから、優先度を比較する制御信号の数を例えば２つ（または３つ）に限定することが好ましい。もちろん、優先度の比較を行わず、受信した制御信号順に対応するテスタ５０へ次のウエハの搬送・待機を行ってもよい。
　従来、テスタとプローバは別個の制御系により制御されるのが一般的であった。特に、特許文献１のような複数の検査ユニットを有する検査システムにおいては、一つの検査ユニットのテスタにおけるウエハの検査が終了した時点で信号を発し、その信号に基づいてプローバのアライナーがその検査ユニットにウエハを取りに行くようになっている。このため、テスト終了後のウエハを必ずしも最適なタイミングで取りに行くことができない。また、検査の終了時間はウエハによってまちまちであるため、検査の終了予想も難しい。このため、ウエハを連続的に搬送して検査を行う際の個々のテスタの待機時間が長くなってしまい、上記特許文献２の技術を用いても待機時間が長くなる問題は解消しない。
　これに対して、本実施形態によれば、以上のように、所定のテスタ５０での検査が終了する前に、テスタ制御部６０が検査終了予定時刻を取得して、その検査終了予定時刻に基づく制御信号（指令）をプローバ制御部４０に送信する。そして、プローバ制御部４０により、検査終了予定時刻までに、次の測定を行うウエハＷを搭載した搬送機構１９およびアライナー２２を制御して検査室２０内に次のウエハが搬入可能なように準備しておくことができる。このため、各テスタ５０でのウエハＷの検査終了後、そのテスタ５０における次のウエハＷの検査開始までの時間を短縮することができ、検査リードタイムを削減して、検査システム全体の検査効率を高めることができる。
　また、プローバ制御部４０が、テスタ制御部６０からの複数の制御信号（指令）を受けた場合に、優先度を比較し、優先度が高いほうのテスタ５０へのウエハＷの搬送を優先することができる。これにより、より効率的にウエハＷの搬送を行える制御信号を優先することにより検査効率を一層高めることができる。また、検査を優先したいウエハやＦＯＵＰの優先度を高く設定することにより、特定の種類のウエハまたは特定のＦＯＵＰに収容されているウエハを優先的に検査することができる。
　＜他の適用＞
　以上、実施形態について説明したが、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の特許請求の範囲およびその主旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
　例えば、上記実施形態においては、複数のテスタを有する検査システムに本発明を適用した場合について示したが、これに限らず一つのテスタを有する検査システムであってもよい。
　また、上記実施形態では、テスタ制御部からプローバ制御部への制御指令が、テスタに対する次のウエハの準備であったが、これに限らず他の制御指令であってもよい。例えば、検査実行中に針先汚れ（プローブ先端部汚れ）等による測定精度不良等の兆候を検出した際に、テスタ制御部から針研（プローブ研磨）、針先確認（プローブ先端部確認）等の制御指令をプローバ制御部に送信することを挙げることができる。これにより、最適な時期にこれらを確認することができる。
　１０；検査装置、１７；ＦＯＵＰ、１９；搬送機構（搬送手段）、２０；検査室、２２；アライナー（搬送手段）、３０；検査ユニット、３６；チャックトップ、４０；プローバ制御部、５０；テスタ、６０；テスタ制御部、１２１；検査実行部、１２２；検査終了予定時刻取得部、１２３；搬送制御信号出力部、２２１；搬送制御部、２２２；優先度比較部、Ｗ；ウエハ（被検査体）

Claims (14)

  1. 　検査室内で複数の被検査デバイスが形成された被検査体を保持するステージと、複数の被検査体を収納する収納容器を載置する搬入出部と、前記被検査体を前記収納容器から前記ステージに搬送する搬送手段と、複数のプローブを前記被検査体に形成された前記複数の被検査デバイスに接触させるプローブカードとを有するプローバと、
    　前記検査室内で前記プローブカードを介して前記被検査体に形成された前記複数の被検査デバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタと、
    　前記プローバを制御するプローバ制御部と、
    　前記テスタを制御するテスタ制御部と
    を備え、
    　前記テスタ制御部は、前記テスタに前記被検査デバイスに対し、複数のパートから構成される検査を実行させるとともに、前記検査が所定の段階に達した際に、検査終了予定時刻を取得し、該検査終了予定時刻までに、次の被検査体が前記テスタを収容する前記検査室へ搬入可能となるように、前記プローバ制御部へ制御信号を送信する、検査システム。
  2. 　前記プローバ制御部は、前記テスタからの制御信号に基づいて、前記搬送手段を制御する、請求項１に記載の検査システム。
  3. 　前記テスタを複数有し、前記プローバは、前記複数のテスタに対応して、前記検査室、前記ステージ、および前記プローブカードを複数有し、
    　前記搬送手段は、前記収納容器と前記複数の検査室との間で被検査体を搬送する、請求項１または請求項２に記載の検査システム。
  4. 　前記プローバ制御部は、前記複数のテスタから前記制御信号を受信した場合に、優先度の比較を行い、優先度が高いと判断した方の信号を優先して前記搬送手段を制御する、請求項３に記載の検査システム。
  5. 　前記プローバ制御部は、前記優先度を、検査終了予定時刻および搬送手段の移動時間に基づいて、より効率的に前記被検査体の搬送が行えるように決定する、請求項４に記載の検査システム。
  6. 　前記プローバ制御部は、前記優先度を比較する制御信号の数を予め設定する、請求項４または請求項５に記載の検査システム。
  7. 　前記検査終了予定時刻の取得は、前記検査が進行し、検査終了の時刻が予測可能となる所定の段階で行う、請求項１から請求項６のいずれか１項に記載の検査システム。
  8. 　検査室内で複数の被検査デバイスが形成された被検査体を保持するステージと、複数の被検査体を収納する収納容器を載置する搬入出部と、被検査体を前記収納容器から前記ステージに搬送する搬送手段と、複数のプローブを前記被検査体に形成された前記複数の被検査デバイスに接触させるプローブカードとを有するプローバと、
    　前記プローブカードを介して前記被検査体に形成された前記複数の被検査デバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタと、
    　前記プローバを制御するプローバ制御部と、
    　前記テスタを制御するテスタ制御部と
    を有する検査システムを準備することと、
    　前記テスタにより、前記被検査デバイスに対し、複数のパートから構成される検査を実行することと、
    　前記テスタ制御部により、前記検査が所定の段階に達した際に、検査終了予定時刻を取得し、該検査終了予定時刻までに、次の被検査体が前記テスタを収容する前記検査室へ搬入可能になるように、前記プローバ制御部に制御信号を送信することと、
    を有する、検査方法。
  9. 　前記プローバ制御部は、前記テスタからの制御信号に基づいて、前記搬送手段を制御する、請求項８に記載の検査方法。
  10. 　前記検査システムは、前記テスタを複数有し、前記プローバは、前記複数のテスタに対応して、前記検査室、前記ステージ、および前記プローブカードを複数有し、
    　前記搬送手段は、前記収納容器と前記複数の検査室との間で被検査体を搬送する、請求項８または請求項９に記載の検査方法。
  11. 　前記プローバ制御部は、前記複数のテスタから前記制御信号を受信した場合に、優先度の比較を行い、優先度が高いと判断した方の信号を優先して前記搬送手段を制御する、請求項１０に記載の検査方法。
  12. 　前記プローバ制御部は、前記優先度を、検査終了予定時刻および搬送手段の移動時間に基づいて、より効率的に前記被検査体の搬送が行えるように決定する、請求項１１に記載の検査方法。
  13. 　前記プローバ制御部は、前記優先度を比較する制御信号の数を予め設定する、請求項１１または請求項１２に記載の検査方法。
  14. 　前記検査終了予定時刻の取得は、前記検査が進行し、検査終了の時刻が予測可能となる所定の段階で行う、請求項８から請求項１３のいずれか１項に記載の検査方法。
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