WO2019037997A1 - Träger und bauteil mit pufferschicht sowie verfahren zur herstellung eines bauteils - Google Patents

Träger und bauteil mit pufferschicht sowie verfahren zur herstellung eines bauteils Download PDF

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WO2019037997A1
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carrier
buffer layer
layer
semiconductor chip
component
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PCT/EP2018/069910
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Paola ALTIERI-WEIMAR
Ingo Neudecker
Michael Zitzlsperger
Stefan GRÖTSCH
Holger Koch
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Osram Opto Semiconductors Gmbh
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Definitions

  • an optoelectronic component specified with high mechanical stability. Furthermore, a method for producing a component is specified.
  • Damage especially lead to unwanted deformations of the device or the semiconductor chip or the carrier, wherein the deformations can cause mechanical fractures in the component or strong bending and finally delamination of the semiconductor chip from the carrier.
  • An object is to provide a temperature-stable support and a component with increased mechanical stability. Another task is a simplified and
  • this has a buffer layer and a base body.
  • the buffer layer is in particular on the base body
  • the carrier is in particular metallic is trained. Under a metallic carrier is
  • the main body is formed of or consists of a first metal.
  • the buffer layer may be formed of or consist of a second metal.
  • the first metal differs from the second metal, for example in terms of
  • this is a printed circuit board.
  • the main body of the carrier may be a metallic core, such as a lead frame or more
  • the carrier may be a shaped body, in particular a
  • the carrier can be any suitable base body in particular transforms.
  • the carrier can be any suitable base body. Base body in particular transforms.
  • the carrier is set up for the mounting and / or for the electrical contacting of one or a plurality of semiconductor chips.
  • this has a first main surface.
  • the first major surface may be an exposed front side of the carrier.
  • the first main surface is a surface of the buffer layer, a metallization layer or a connection layer.
  • the carrier may have a second major surface formed approximately by an exposed rear surface of the carrier.
  • the carrier has a mounting surface, which is set up to receive a component, for example a semiconductor chip.
  • a component for example a semiconductor chip.
  • the Buffer layer between the mounting surface and the main body.
  • the mounting surface may be a portion of the first major surface or the entire first major surface.
  • the buffer layer has a yield stress which is at least 10 MPa and at most 300 MPa.
  • Buffer layer may be designed in terms of their material selection such that a yield stress of the
  • the yield stress of a layer can generally also be understood as average yield stress of this layer.
  • the yield stress depends mainly on the material, the size of the deformation, the strain rate and the deformation temperature. The under usual
  • the values for yield stress can at a strain, which is 0.2% higher than the linear elastic deformation, and at a Trudehnrate between 10 ⁇ ⁇ / s and 10 -2 / s, or between 10 ⁇ / s U nd 10 ⁇ 4 / s, approximately at 5 * 10 ⁇ ⁇ / s or at 10 Vs, and at forming temperatures between -50 ° C and 280 ° C, for example, at a forming temperature of 20 ° C or 75 ° C are determined.
  • the carrier has a mounting surface for receiving a semiconductor chip, wherein the buffer layer is located between the mounting surface and the base body.
  • the buffer layer has a
  • the carrier is metallic
  • the base body is formed of a first metal
  • the buffer layer is formed of a second metal extending from the first metal
  • the main body and buffer layer are identical to different.
  • the main body and buffer layer are different.
  • Deformation of the carrier, in particular of the base body be minimized in the form of deflections at fluctuating temperatures used.
  • the fixing for example the soldering of the semiconductor chip on the carrier to form a stable component, can also be achieved with the use of the buffer layer
  • the carrier has a metallization layer, which in particular is a galvanic metallization layer.
  • Metallization layer is particularly adjacent to the
  • Buffer layer on.
  • the metallization layer arranged in the vertical direction between the main body of the carrier and the buffer layer. It is also possible for the buffer layer to be arranged between the main body of the carrier and the metallization layer.
  • Metallization be formed.
  • Buffer layer or arranged on the body connecting layer are / is formed.
  • this has a semiconductor chip, a connection layer and a carrier.
  • the semiconductor chip is fastened on the carrier by means of the connection layer, which is for example a solder layer.
  • the carrier described here is particularly suitable for the formation of a component described here. The ones described in connection with the carrier
  • the semiconductor chip comprises a substrate and a semiconductor body arranged on the substrate.
  • the semiconductor chip comprises a substrate and a semiconductor body arranged on the substrate.
  • the semiconductor body on a diode structure.
  • the semiconductor body comprises an optically active zone, in particular a p-n transition zone.
  • the optically active zone is particularly adapted to electromagnetic radiation in the visible, ultraviolet or in the infrared spectral range
  • the Semiconductor chip a light-emitting diode (LED), such as a light-emitting high-power diode, or a photodiode.
  • LED light-emitting diode
  • the substrate may be a growth substrate on which the semiconductor body has grown epitaxially. Also, it is possible that the substrate is different from one
  • the semiconductor chip may be free from a growth substrate.
  • Semiconductor body is arranged, may have a base body which is formed electrically insulating.
  • the substrate may be electrically insulating as a whole.
  • the substrate in particular a base body of the substrate, is formed from a material that is different from a metal.
  • the substrate or body of the substrate is based on a semiconductor material, such as Si or Ge, or on a ceramic material, such as SiN or SiC.
  • the substrate may additionally
  • the substrate may be made of a mixture of a ceramic
  • the substrate may have a metallic through contact or a plurality of approximately two metallic vias.
  • the substrate may have a base body formed of a semiconductor material or an electrically insulating material.
  • the via or the plurality of vias may extend through the body, such as from a backside of the substrate to a front side of the substrate. According to at least one embodiment of the component, this has a metallic carrier.
  • the semiconductor chip with the substrate is arranged on the metallic carrier.
  • the metallic carrier may be a metal base
  • the metallic carrier is a
  • Lead frame or a printed circuit board with a metal core such as a metal core board.
  • the component becomes mechanically predominantly of the metallic carrier
  • the metallic carrier is in particular different from a general chip carrier, which carries the semiconductor body and stabilizes the semiconductor chip.
  • the device may include a plurality of semiconductor chips each including a separate substrate and disposed on a common metallic carrier.
  • connection layer is arranged between the semiconductor chip and the metallic carrier.
  • the connection layer is arranged between the semiconductor chip and the metallic carrier.
  • solder layer in particular an AuSn-based solder layer and / or an indium-containing
  • Semiconductor chip can be fixed on the metallic support, for example, such that the substrate of the semiconductor chip facing the metallic support. In the vertical direction, the substrate is located approximately between the semiconductor body and the carrier of the component. Alternatively, it is possible for the semiconductor chip to be fixed on the metallic carrier such that the semiconductor body is located between the substrate and the carrier.
  • a vertical direction is generally understood to mean a direction that is transverse, in particular perpendicular, to a
  • Main extension surface of the semiconductor body or the Carrier is addressed.
  • the vertical direction is about a growth direction of the semiconductor body.
  • Carrier runs.
  • the vertical direction and the lateral direction are in particular perpendicular to each other.
  • the metallic carrier has a thermal expansion coefficient which is at least 1.5 times, twice, three times, four times, five times or at least ten times as large as one
  • a coefficient of thermal expansion of a layer is understood to mean an average coefficient of thermal expansion, such as a mean thermal coefficient of linear expansion of this layer, which is less than usual in the art
  • this has a buffer layer.
  • the buffer layer can be any suitable buffer layer.
  • the buffer layer is part of the carrier.
  • the buffer layer is integrated in the carrier.
  • the buffer layer is preferably between the base body of the carrier and the connecting layer
  • the buffer layer may adjoin the base body of the carrier and / or the connecting layer.
  • two layers adjoin one another, in particular if they are in direct contact with one another or if there is only a single further layer between them, in particular a connection layer or a connection structure.
  • the buffer layer is in terms of their
  • the buffer layer is formed according to an embodiment of the component and / or the carrier of a ductile material.
  • the component and / or the carrier of a ductile material.
  • Buffer layer a ductile metallic layer or a ductile metal layer, which may contain a metal such as gold, aluminum, copper or the like.
  • the buffer layer has a yield stress which is at most 300 MPa.
  • the yield stress is at most 300 MPa.
  • Flow stress of the buffer layer between 10 MPa and 300 MPa, between about 50 MPa and 300 MPa, 100 MPa and 300 MPa, 150 MPa and 300 MPa, 200 MPa and 300 MPa or between 10 MPa and 250 MPa, 10 MPa and 200 MPa , 10 MPa and 150 MPa, 10 MPa and 100 MPa or between 100 MPa and 200 MPa inclusive.
  • the buffer layer is coarse-grained.
  • the buffer layer has an average grain size greater than 100 nm, for example between
  • Coarse particles of the buffer layer may be metals or metal alloys.
  • the coarse-grained particles may be embedded in a matrix material such as a plastic.
  • the yield value can be adjusted. The coarser the buffer layer is, the smaller is its yield stress. In at least one embodiment of a component, this has a semiconductor chip, a buffer layer, a
  • the semiconductor chip includes a substrate and one thereon
  • the metallic carrier has a thermal expansion coefficient
  • the buffer layer can be between the
  • the semiconductor chip by means of
  • connection layer on a mounting surface of the metallic support such that the connection layer between the semiconductor chip and the buffer layer is arranged.
  • the connection layer adjoins a
  • the buffer layer has a yield stress which is at least 10 MPa and at most 300 MPa.
  • Distortions can thus be minimized at fluctuating operating temperatures of the component.
  • the fixing for example the soldering of the semiconductor chip on the carrier to form a stable component, can also be achieved with the use of the buffer layer be carried out reliably, since the internal mechanical tension, which after soldering and during cooling of the
  • Component arise can be collected by the buffer layer for the most part. Also, the risk of forming cracks within the tie layer and / or the wearer is reduced.
  • the substrate and / or the carrier and / or the base body of the carrier have / has a greater vertical layer thickness compared to the buffer layer.
  • the vertical layer thickness of the substrate and / or the carrier and / or the base body of the carrier at least three times, five times, ten times, twenty times or
  • the buffer layer has a vertical
  • the substrate, the base body of the support and / or the entire metallic support may have a vertical layer thickness of at least 50 ⁇ m, for example between 50 ⁇ m and 100 ⁇ m, 50 ⁇ m and 150 ⁇ m, 50 ⁇ m and 200 ⁇ m, 50 ym and 300 ym or between
  • the substrate and / or the main body of the carrier and / or the entire metallic carrier can have a vertical layer thickness greater than 400 ⁇ m.
  • the metallic carrier in particular the main body of the carrier, can serve as a heat sink for the semiconductor chip.
  • the buffer layer with the comparatively small vertical extent thus has a low thermal resistance, so that the heat generated during operation of the semiconductor chip can be efficiently supplied via the buffer layer into the metallic carrier.
  • the substrate and / or the substrate have /
  • the difference is at least 30 MPa, 40 MPa, 50 MPa, 60 MPa, or at least 100 MPa. In such a design of the component or the
  • Carriers are compared to the substrate and / or the
  • the substrate may be formed of a semiconductor material or of a ceramic material and therefore be made somewhat brittle compared to the buffer layer and the base body of the metallic carrier.
  • the substrate has a greater vertical layer thickness and a higher yield stress compared to the buffer layer
  • the metallic carrier in particular the
  • Basic body of the metallic carrier can be a larger one
  • the buffer layer is at least in plan view of the carrier
  • the semiconductor chip partially covered by the semiconductor chip.
  • the semiconductor chip completely overlaps with the buffer layer in plan view.
  • Buffer layer has. In at least one or in all lateral directions, the buffer layer can protrude laterally beyond the semiconductor chip.
  • Buffer layer and / or the carrier may / may have a lateral cross section which is at least as large or larger than a maximum lateral cross section of
  • the thermal expansion coefficient of the carrier is greater than 8 ppm / K, for example between
  • Coefficient of expansion of the substrate or semiconductor chip may be less than 15 ppm / K, say less than 8 ppm / K, that is less than 8 * 10 -6 K _1 , for example, between 2 ppm / K and 15 ppm / inclusive.
  • the thermal expansion coefficient of the metallic carrier or the base body of the carrier differs by at least 3 ppm / K, 5 ppm / K, 7 ppm / K or at least 10 ppm / K from the
  • the substrate or a base body of the substrate is
  • Ceramic material which can be based on SiN or Sic or of a semiconductor material as Si and Ge formed. Ceramic material has a high thermal conductivity and is particularly suitable as a material for the substrate of a high-power diode.
  • Substrate may include plastics and / or metallic vias.
  • the carrier has at least one material from the group consisting of Ag, Al, Au, Cu, Mg, Mn, Ni, Pb, Pt, Sn, Mo, W, and Zn.
  • the buffer layer has at least one metal or consists of a metal or a metal alloy.
  • the buffer layer may be formed of a ductile metal such as Au, Al, Cu or on a similar metal.
  • the buffer layer is with respect to their
  • connection layer is a solder layer, for example an AuSn-based solder layer and / or a solder layer
  • indium-containing solder layer The connection of the semiconductor chip to the carrier takes place at a temperature above the melting temperature of the solder used. In the case of AuSn, the melting temperature is around 280 ° C or higher. Upon cooling, the size of the component is reduced, but not
  • the buffer layer is made of a metal or a metal alloy having a yield stress of between 10 MPa and 300 MPa, especially between 100 MPa and 300 MPa, strong stresses in the component over a large one
  • Temperature range between about -50 ° C and 300 ° C can compensate.
  • this has a converter layer, the phosphors, ie
  • Semiconductor chip is in particular a light-emitting
  • the converter layer can be fastened on the semiconductor chip, for example arranged on a surface of the semiconductor chip facing away from the carrier.
  • the semiconductor chip for example arranged on a surface of the semiconductor chip facing away from the carrier.
  • Converter layer disposed on a side facing away from the substrate top of the semiconductor body. If the semiconductor body is arranged between the substrate and the carrier, the converter layer can be arranged on an upper side of the substrate facing away from the semiconductor body. In particular, the converter layer is set up during operation of the component, short-wave, in particular blue or ultraviolet, portions of the electromagnetic radiation emitted by the semiconductor chip
  • the converter layer is preferably a prefabricated one
  • Manufacturing tolerances may have constant vertical layer thickness.
  • the converter plate can be self-supporting and in particular flat.
  • about another point of the converter plate can be self-supporting and in particular flat.
  • Connection layer can be the converter plate on the
  • Semiconductor chip approximately on top of the semiconductor chip, in particular on the upper side of the semiconductor body
  • the further bonding layer may be an adhesive or adhesive layer and is in particular
  • Component can be avoided or minimized. Due to the buffer layer possible bending or deformation of the component, the carrier or the
  • Buffer layer would such bends or deformations often occur, in particular if the substrate and / or the carrier has a vertical layer thickness / is less than 400 ym, in particular less than 300 ym or less than 200 ym.
  • the buffer layer covers at least 90% of the carrier
  • the buffer layer covers the
  • the carrier and / or the buffer layer for example, a larger surface than the semiconductor chip.
  • buffer layer is not only exclusively in the areas below the semiconductor chip and may protrude laterally on the mounting surface of the carrier over the semiconductor chip. It is possible for the component to have a multiplicity of semiconductor chips on a common metallic carrier, wherein in each case one subregion of the buffer layer is associated with one of the semiconductor chips one or more semiconductor chips.
  • the substrate is between the carrier and the semiconductor body
  • the buffer layer is structured.
  • the mounting surface is a partial region of the first main surface of the carrier, wherein the buffer layer is structured in such a way that it completely covers the mounting surface and only partially covers the first main surface. The size of the mounting surface is thus by the
  • the buffer layer may be formed contiguous and / or free of holes.
  • the buffer layer covers the main body of the carrier in plan view of the carrier
  • the buffer layer may have a surface of the base body of the carrier facing the buffer layer and / or the first main surface of the carrier
  • the buffer layer is structured in this way
  • the opening can be along the vertical
  • the opening is in the form of a trench or frame that partially or fully surrounds the mounting surface laterally.
  • the buffer layer may be divided by the openings into a plurality of subregions.
  • the subregions may form a plurality of laterally spaced mounting surfaces for the semiconductor chips.
  • the component can be tempered at temperatures between 125 ° C and 200 ° C inclusive.
  • Heat treatment may be for a few minutes, such as between 10 minutes and 50 minutes, or some
  • the bonding layer is approximately an AuSn-based solder layer whose melting temperature is greater than the applied temperatures in the heat treatment.
  • Bending of the component can be reduced. It has been found that the curvature of the component by the heat treatment can be additionally reduced by at least 5% up to 40%.
  • the method described above is particularly suitable for the production of a component described here.
  • FIG. 1A shows a comparative example of a component without a buffer layer in a schematic sectional view
  • FIG. 1B shows a comparative example of a component with a buffer layer in a schematic sectional view
  • FIGS. 2A, 2B, 2C, 2D, 2E and 2F show schematic representations of various exemplary embodiments of a carrier with a buffer layer, in each case in sectional view,
  • Figures 3A, 3B, 3C, 3D, 4A, 4B and 4C are schematic
  • Figures 5A, 5B, 5C, 5D, 6A and 6B are graphical or
  • Figures 7A and 7B are schematic representations of others
  • FIG. 1A a comparative example for a component 100 with a semiconductor chip 10 on a carrier 9 is shown schematically, wherein the semiconductor chip 10 is replaced by a semiconductor chip 10
  • Connecting layer 4 is mounted on a first main surface 91 or on a mounting surface 94 of the support 9.
  • the semiconductor chip 10 has a front side 101 and a rear side 102 facing away from the front side 101.
  • Front side of the component 100 may be formed by the front side 101 of the semiconductor chip 10.
  • the front side 101 is a radiation entrance surface or a radiation exit surface of the semiconductor chip 10 or of the component 100.
  • the connection layer 4 adjoins both the mounting surface 94 of the carrier 9 and the rear side 102 of the semiconductor chip 10.
  • the semiconductor chip 10 with a substrate 1, a
  • the carrier 9 and the semiconductor chip 10 in particular the carrier 9 and the substrate 1 of the
  • a bending of the semiconductor chip 10, which is in particular an LED with a converter layer 6, can also be used.
  • the converter layer 6, which is approximately in the form of a
  • Conversion plate formed and fixed by means of a further connection layer 5 on the semiconductor chip 10 can be removed from the semiconductor chip 10 due to possible deformation of the component 100.
  • connection layer 4 To possible breaks in the connection layer 4 or in
  • Semiconductor chip 10 due to different thermal expansion coefficients between the substrate 1, which is formed for example of Si, Ge, SiN or SiC, and the carrier 9, which is in particular formed of a metal such as Cu, to avoid sufficient breaking strength of the substrate 1, which is formed for example of Si, Ge, SiN or SiC, and the carrier 9, which is in particular formed of a metal such as Cu, to avoid sufficient breaking strength of the substrate 1, which is formed for example of Si, Ge, SiN or SiC, and the carrier 9, which is in particular formed of a metal such as Cu, to avoid sufficient breaking strength of the substrate 1, which is formed for example of Si, Ge, SiN or SiC, and the carrier 9, which is in particular formed of a metal such as Cu, to avoid sufficient breaking strength of the substrate 1, which is formed for example of Si, Ge, SiN or SiC, and the carrier 9, which is in particular formed of a metal such as Cu, to avoid sufficient breaking strength of the substrate 1, which is formed for example of Si, Ge, SiN or SiC, and the carrier 9, which is in particular formed of
  • Component 100 can be ensured. This can be implemented, for example, by using a solder joint having high mechanical strength between the semiconductor chip 10 and the carrier 9. To strong color changes of the
  • the component 100 may be designed such that a buffer layer 3 is arranged between the semiconductor chip 10 and the metallic carrier 9,
  • Main body 90 of the carrier 9, is arranged.
  • the buffer layer 3 may be formed as part of the carrier 9.
  • the component 100 has such a buffer layer 3.
  • the buffer layer 3 is in the vertical direction between the
  • the buffer layer 3 adjoins both the
  • Support 9 and the back 102 of the semiconductor chip 10 is arranged.
  • Semiconductor chips 10 is formed.
  • the semiconductor chip 10 already has the buffer layer 3 before
  • the buffer layer 3 can be directly or indirectly on the Semiconductor chip 10, in particular on a back side 102 of the semiconductor chip 10, for example on the substrate 1 of the
  • Semiconductor chips 10 may be formed. For this purpose, first of all a starting layer of the rear side 102, in particular on on the substrate 1, are formed, whereupon the buffer layer 3 is deposited by means of a galvanic process on the substrate
  • the buffer layer 3 is formed by another coating method, for example, by a vapor deposition or deposition method
  • Sputtering In this case can be on a starting layer
  • the buffer layer 3 can be completely covered by the substrate 1 and / or by the semiconductor body 2.
  • the buffer layer 3 may be at least 60%, 70%, 90% or at least 95% of a surface of the backside 102 of the
  • Buffer layer 3 with the substrate 1 or with the
  • buffer layer 3 is a component of the semiconductor chip 10, it can be integrated in
  • the extent of the buffer layer 3 is thus limited approximately by the size of the semiconductor chip 10.
  • FIG. 2A shows an embodiment of a carrier 9.
  • the carrier 9 has a base body 90 and a thereon
  • a buffer layer 3 Between the buffer layer 3 and the main body 90 is a metallization 93, in particular a galvanically applied
  • the buffer layer 3 covers the base body 90 and / or the Metallization layer 93 partially.
  • the buffer layer 3 forms a base for accommodating one or a plurality of semiconductor chips 10.
  • the buffer layer 3 can be masked or retrofitted
  • Metallization layer 93 are formed.
  • the carrier 9 has a first main surface 91, which is approximately an exposed front side of the carrier 9.
  • Main surface 91 consists approximately of surfaces of the
  • Buffer layer 3 and the metallization 93 together.
  • Mounting surface 94 of the carrier 9 is formed.
  • the mounting surface 94 is formed by a surface of the buffer layer 3.
  • the mounting surface 94 in Figure 2A is
  • the carrier 9 has a second major surface 92 which is approximately an exposed back side of the carrier 9.
  • the second main surface 92 is formed by a surface of the base body 90.
  • Buffer layer 3 between the metallization 93 and the base 90 is arranged.
  • the metallization 93 and the base 90 are arranged.
  • Buffer layer 3 of the metallization layer 93 laterally transformed ( Figure 8).
  • the buffer layer 3 is arranged with the vertical layer thickness D3 between the base body 90 and the metallization 93.
  • the buffer layer 3 is connected formed and completely covers the body.
  • the first main surface 91 and / or the mounting surface 94 are / is in particular exclusively by a surface of the
  • Metallization layer 93 is formed.
  • the carrier 9 has at least one opening 95 or a
  • the opening 95 or the plurality of openings 95 may extend through the buffer layer 3 approximately into the base body 90.
  • the buffer layer 3 is thus structured.
  • the buffer layer 3 may further be covered by the metallization layer 93, in particular completely covered.
  • the inner walls of the openings 95 may be covered by the metallization layer 93,
  • Metallization layer 93 may further be continuous and free of holes.
  • the metallization layer 93 only becomes after forming the openings 95 on the buffer layer 3
  • the buffer layer 3 can be applied to the main body 90 in structured fashion, for example using a mask. Alternatively, the buffer layer 3 may initially be referred to as continuous layer formed and subsequently structured, for example by means of an etching process.
  • Embodiment for a carrier 9 in plan view may be in the form of a trench or frame.
  • Main surface 91 in lateral directions surrounded by the opening 95, in particular completely surrounded.
  • the first portion 96 forms contiguous
  • Subregion 97 of main surface 91 is laterally spaced from first subregion 96 through opening 95. It has been proven that an interruption of
  • Buffer layer 3 leads to an improved buffer effect. Notwithstanding Figure 2D, it is possible that the carrier 9 have a plurality of such laterally spaced portions 96 or mounting surfaces 94. Furthermore, in a departure from FIG. 2D, it is possible for the carrier to have on the first main surface electrical conductor tracks and / or electrical connection surfaces for the electrical contacting of a component arranged thereon.
  • the opening 95 or the plurality of openings 95 extends through the metallization 93, in particular in the buffer layer 3 inside.
  • connection layer 4 essentially corresponds to the embodiment shown in Figure 2E for a carrier 9.
  • the carrier 9 has a connection layer 4.
  • the mounting surface 94 is at least partially formed by a surface of the bonding layer 94.
  • the exemplary embodiments illustrated in FIGS. 2A to 2E can likewise have such a connection layer 4.
  • the mounting surface 94 is a local one
  • Mounting surface 94 is limited in lateral directions, in particular by the opening 95 or by the plurality of openings 95.
  • the bonding layer 4 may comprise a bonding material, such as a solder material.
  • a plurality of the openings 95 can serve as a creep stop for liquid bonding material and is in particular adapted to catch molten or excess bonding material, for instance during the assembly of one or a plurality of semiconductor chips.
  • the buffer layer 3 may have a material composition that is suitably different from a material composition of the carrier 9 and / or the substrate 1.
  • the buffer layer 3 is formed metallic and has a yield stress between
  • the buffer layer 3 comprises a ductile metal such as Au, Al or Cu or their alloys, or consists of one or more of these materials.
  • buffer layer 3 may be coarse-grained, for example with metal grains greater than 100 nm.
  • the buffer layer 3 is in particular different from the bonding layer 4, for example different from a solder layer.
  • Exemplary embodiments of components 100 having a semiconductor chip 10 on a carrier 9 with a main body 90 are shown schematically in FIGS. 3A, 3B, 3C and 3D. Between the semiconductor chip and the main body 90 are a
  • metallization layer 93 may be optional.
  • the connecting layer 4 is particularly adjacent to both
  • FIG. 3A for a component 100 corresponds to the embodiment shown in Figure 2A for a carrier 9 with a semiconductor chip 10 arranged thereon
  • Buffer layer 3 designed as a base below the semiconductor chip 10. It is possible for the semiconductor chip 10 to completely cover the buffer layer 3 in a plan view of the carrier 9. In this case, the buffer layer is 3
  • the buffer layer 3 embodied as a base to protrude laterally beyond the semiconductor chip 10 along a lateral direction.
  • the buffer layer 3 only partially covers the first main surface 91, the metallization layer 93 and / or the base body 90.
  • FIGS. 2B, 2C and 2E respectively correspond to the exemplary embodiments illustrated in FIGS. 2B, 2C and 2E for a carrier 9 with a semiconductor chip 10 arranged thereon
  • Buffer layer 3 can laterally over the semiconductor chip 10th protrude and the first major surface 91, the metallization 93 and / or the base 90 partially or completely cover.
  • the exemplary embodiment illustrated in FIG. 4A is exemplary embodiment illustrated in FIG. 4A
  • the semiconductor body 2 has a first semiconductor layer 21 facing away from the substrate 1, a second semiconductor layer 22 facing the substrate 1, and an optically active zone 23 arranged between the first and the second semiconductor layer.
  • the semiconductor body 2 is based in particular on a III-V or II-VI semiconductor composite material.
  • the first semiconductor layer 21 and the second semiconductor layer 22 may be formed n- or p-type and / or n- or p-doped, respectively, or vice versa.
  • the semiconductor body 2 has a first main surface 201 facing away from the substrate 1 and a second main surface 202 facing the substrate 1.
  • the first main surface 201 and the second main surface 202 define the semiconductor body 2 in the vertical direction, respectively.
  • the converter layer 6 is fastened by the further connection layer 5 to the first main surface 201 of the semiconductor body 2.
  • a particularly exposed surface of the converter layer 6 forms the front side 101 of the semiconductor chip 10 and / or of the component 100.
  • the semiconductor chip 10 has a first contact layer 71 for electrical contacting of the first semiconductor layer 21 and a second contact layer 72 for electrically contacting the second semiconductor layer 22.
  • the first contact layer 71 is in FIG. 4A on the side of the first main area 201 and the second contact layer 72 on the side of the second main area 202 of the semiconductor body 2
  • the second is
  • Contact layer 72 partially between the semiconductor body 2 and the substrate 1. Via the contact layers 71 and 72, which are at least partially accessible via the front side 101 of the component 100, the semiconductor chip 10 can be externally contacted electrically.
  • the carrier 9 may be printed conductors (not in the figures).
  • the mounting surface 94 which are arranged approximately on the mounting surface 94 and / or laterally of the mounting surface 94 on the main surface 91 of the carrier 9.
  • the mounting surface 94 which are arranged approximately on the mounting surface 94 and / or laterally of the mounting surface 94 on the main surface 91 of the carrier 9.
  • Conductor tracks of the carrier 9 are electrically connected. It is possible that the carrier 9 metallic
  • the main body 90 forms the lead frames, which are approximately formed by a shaped body.
  • the shaped body can be designed to be electrically insulating.
  • the second contact layer 72 which is formed in the form of a through contact, extends approximately from the second main surface 202 through the substrate 1 to approximately the rear side 102 of the semiconductor chip 10.
  • the buffer layer 3 and the connection layer 4 are formed to be electrically conductive.
  • the semiconductor chip 10 can in make electrical contact with the carrier 1 and is electrically contacted via the carrier 1.
  • the substrate 1 is designed electrically conductive. In this case, it is possible to dispense with the second contact layer 72 designed as a through contact.
  • the semiconductor chip 10 has a via 70 which extends approximately from the second main surface 202 or from the first contact layer 71 through the second
  • Semiconductor layer 22 and the active region 23 extends into the first semiconductor layer 21 inside.
  • the via 70 is completely surrounded by an insulating layer 8 in lateral directions.
  • both the first contact layer 71 and the second contact layer 72 are located in regions on the second main surface 202.
  • the first contact layer 71 is at least in places between the substrate 1 and the first contact layer 71
  • semiconductor body 2 is arranged. Notwithstanding FIG. 4C, it is possible for both the first contact layer 71 and the second contact layer 72 to extend through the substrate 1. In such cases, the semiconductor chip 10 is a surface mountable semiconductor chip
  • Figures 5A, 5B, 5C and 5D graphically show results of some experimental measurements (Figure 5A) and some simulations ( Figures 5B, 5C and 5D) for a device 100
  • the designations K, N and S stand for curvature of the semiconductor chip 10, the maximum normal voltage determined on the semiconductor chip 10 or the maximum shear stress determined on the semiconductor chip at room temperature after the connection process.
  • the parameters 03, M3, Tl and T2 in the order given mean "without buffer layer 3", “with buffer layer 3", “before annealing” or "after annealing”.
  • a component 100 is used approximately according to Figure 1B or 3A comprising a semiconductor chip 10 and a carrier 9, wherein the carrier 9 leadframe made of copper
  • the semiconductor chip 10 comprises a silicon substrate 1 and is fixed by means of a solder layer 4 on the carrier 9.
  • the carrier 9 or the base body 90 of the carrier 9 has a layer thickness of approximately 150 ym.
  • the buffer layer 3 is formed of gold and has a layer thickness D3 of about 2 ym.
  • the curvature K is reduced.
  • the curvature K of the semiconductor chip 10 and / or the component 100 can also be reduced by an annealing process, wherein the curvature K can be reduced significantly more in the presence of the buffer layer 3. This effect regarding the
  • Buffer layer 3 and the component 100 in particular is thermally treated after attaching the semiconductor chip 10 on the support 9.
  • maximum normal stress N or the maximum shear stress S can be reduced by more than 20% or by more than 40%. It also states that the maximum
  • Buffer layer 3 decreases. For layer thicknesses of 0.5 ⁇ m, 1 ⁇ m and 2 ⁇ m, a maximum normal stress of 127 MPa, 125 MPa and 124 MPa is determined in the order given.
  • the curvature K, the normal stress N and the shear stress S in a component 100 according to FIGS. 3A, 3B, 3C and 3D can be reduced more strongly.
  • the buffer layer 3 is not only located directly underneath the semiconductor chip 10 but can also protrude laterally beyond the semiconductor chip edge. In this case, a greater proportion of the first main surface 91 of the carrier 9 or the entire first main surface 91 can be covered by the buffer layer 3, which better compensates occurring internal thermo-mechanical stress.
  • the simulations have also shown that the buffering effect is additionally increased if the buffer layer 3 is not formed continuously but structured as shown in FIGS. 2C, 2D, 2E, 2F, 3C and 3D.
  • the opening 95 or the plurality of openings 95 may act as compensation zones, the strong
  • FIGS. 6A and 6B show some further results for the determined normal stress N and the determined curvature K at the time T 1 before the thermal treatment or for
  • Layer thickness D3 increases. Lateral structuring of the buffer layer 3 (FIG. 3C) can additionally increase the buffering effect. In addition, a thermal treatment leads to a significant reduction of the curvature K of
  • Semiconductor chips 10 and the semiconductor chip 10 determined maximum normal voltage N.
  • the semiconductor body 2 is arranged between the substrate 1 and the carrier 9 or the buffer layer 3.
  • Substrate 1 is located between the semiconductor body 2 and the converter layer 6.
  • the semiconductor chip 10 is a flip-chip.
  • the substrate 1 may be radiation-transmissive.
  • the buffer layer 3 and / or the connecting layer 4 have / has partial areas which are separated by a
  • Intermediate area 80 may be filled with an electrically insulating material.
  • Connecting layer 4 is approximately with the first contact layer
  • Connecting layer 4 is electrically connected to approximately the second contact layer 72.
  • Buffer layer 3 is laterally through the intermediate portion 80 of a second portion 32 of the buffer layer 3
  • the intermediate region 80 extends along the vertical direction, in particular through the buffer layer 3 and / or through the bonding layer 4.
  • Contact layer 71 are electrically contacted with about a first pad or with a first conductor on the carrier 9 (not shown in Figure 7A). Via the second partial regions 32 and 42, the second contact layer
  • the contact layers 71 and 72 may extend through the buffer layer 3 and to be electrically insulated from the buffer layer 3 by an insulating layer.
  • the buffer layer 3 may be further contiguous. It is also possible that the intermediate region 80 through extending the carrier 9 and the carrier 9 separated into two laterally spaced portions.
  • both the first contact layer 71 and the second contact layer 72 are formed as vias through the substrate 1 therethrough.
  • a buffer layer in particular of a ductile material, which is arranged between a metallic carrier and a semiconductor chip mounted on the carrier, a component comprising the carrier and the semiconductor chip can be made particularly mechanically stable.
  • a component is also particularly insensitive to large temperature fluctuations in terms of its mechanical stability and / or color stability.

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Abstract

Es wird ein Träger (9) mit einer Pufferschicht (3) oder ein Bauteil (100) insbesondere mit einem solchen Träger angegeben. Der Träger ist metallisch ausgebildet, wobei die Pufferschicht eine Fließspannung aufweist, die mindestens 10 MPa und höchstens 300 MPa ist. Insbesondere weist der Träger einen Grundkörper (90) auf, der bezüglich dessen Materialzusammensetzung derart ausgebildet ist, dass eine Fließspannung des Grundkörpers größer ist als die Fließspannung der Pufferschicht. Das Bauteil weist etwa einen Halbleiterchip (10) mit einem Substrat (1) und einem darauf angeordneten Halbleiterkörper (2) auf, wobei der Träger einen thermischen Ausdehnungskoeffizienten aufweist, der mindestens 1,5-mal so groß ist wie ein thermischer Ausdehnungskoeffizient des Substrats oder des Halbleiterchips. Der Halbleiterchip ist mittels einer Verbindungsschicht (4) auf einer Montagefläche (94) des Trägers derart befestigt ist, dass die Verbindungsschicht zwischen dem Halbleiterchip und der Pufferschicht angeordnet ist. Des Weiteren wird ein Verfahren zur Herstellung eines solchen Bauteils angegeben.

Description

Beschreibung
TRÄGER UND BAUTEIL MIT PUFFERSCHICHT SOWIE VERFAHREN ZUR HERSTELLUNG EINES BAUTEILS
Es wird ein Träger insbesondere für optoelektronische
Bauelemente angegeben. Außerdem wird ein Bauteil,
insbesondere ein optoelektronisches Bauteil, mit hoher mechanischer Stabilität angegeben. Des Weiteren wird ein Verfahren zur Herstellung eines Bauteils angegeben.
Bei einem Bauteil aufweisend einen Halbleiterchip, der mittels einer Verbindungsschicht auf einem metallischen Träger befestigt ist, treten bei Temperaturschwankungen aufgrund unterschiedlicher thermischer
Ausdehnungskoeffizienten auf der Trägerseite und auf der Halbleiterchipseite oft innere thermo-mechanische
Verspannungen auf. Die inneren Verspannungen können zu
Schädigungen, insbesondere zu ungewünschten Deformationen de Bauteils oder des Halbleiterchips oder des Trägers führen, wobei die Deformationen mechanische Brüche im Bauteil oder starke Verbiegungen und schließlich eine Delamination des Halbleiterchips vom Träger verursachen können.
Eine Aufgabe ist es, einen temperaturstabilen Träger und ein Bauteil mit erhöhter mechanischer Stabilität anzugeben. Eine weitere Aufgabe besteht darin, ein vereinfachtes und
effizientes Verfahren zur Herstellung eines mechanisch und thermisch stabilen Bauteils anzugeben.
Gemäß zumindest einer Ausführungsform eines Trägers weist dieser eine Pufferschicht und einen Grundkörper auf. Die Pufferschicht ist insbesondere auf dem Grundkörper
angeordnet. Der Träger ist insbesondere metallisch ausgebildet ist. Unter einem metallischen Träger wird
allgemein ein Träger verstanden, dessen Metallanteil
mindestens 50, 60, 70, 80, 90 oder mindestens 95 % des gesamten Gewichts und/oder des gesamten Volumens des Trägers beträgt. Zum Beispiel ist der Grundkörper aus einem ersten Metall gebildet oder besteht aus diesem. Die Pufferschicht kann aus einem zweiten Metall gebildet sein oder aus diesem bestehen. Insbesondere unterscheidet sich das erste Metall von dem zweiten Metall, zum Beispiel hinsichtlich der
Fließspannung.
Gemäß zumindest einer Ausführungsform des Trägers ist dieser eine Leiterplatte. Der Grundkörper des Trägers kann einen metallischen Kern, etwa einen Leiterrahmen oder mehrere
Leiterrahmen der Leiterplatte bilden. Neben dem Grundkörper kann der Träger einen Formkörper, insbesondere einen
elektrisch isolierenden Formkörper aufweisen, der den
Grundkörper insbesondere umformt. Der Träger kann
Leiterbahnen aufweisen, die etwa auf der Montagefläche angeordnet sind. Beispielweise ist der Träger für die Montage und/oder für die elektrische Kontaktierung eines oder einer Mehrzahl von Halbleiterchips eingerichtet.
Gemäß zumindest einer Ausführungsform des Trägers weist dieser eine erste Hauptfläche auf. Die erste Hauptfläche kann eine freiliegende Vorderseite des Trägers sein. Zum Beispiel ist die erste Hauptfläche eine Oberfläche der Pufferschicht, einer Metallisierungsschicht oder einer Verbindungsschicht. Der Träger kann eine zweite Hauptfläche aufweisen, die etwa durch eine freiliegende Rückseite des Trägers gebildet ist.
Der Träger weist insbesondere eine Montagefläche auf, die zur Aufnahme eines Bauelements, etwa eines Halbleiterchips eingerichtet ist. Zum Beispiel befindet sich die Pufferschicht zwischen der Montagefläche und dem Grundkörper. Die Montagefläche kann ein Teilbereich der ersten Hauptfläche oder die gesamte erste Hauptfläche sein. Gemäß zumindest einer Ausführungsform des Trägers weist die Pufferschicht eine Fließspannung aufweist, die mindestens 10 MPa und höchstens 300 MPa ist. Der Grundkörper und
Pufferschicht können hinsichtlich deren Materialauswahl derart gestaltet sein, dass eine Fließspannung des
Grundkörpers größer ist als die Fließspannung der
Pufferschicht .
Unter einer Fließspannung einer Schicht wird allgemein diejenige Normalspannung verstanden, die zum Erreichen und Aufrechterhalten des plastischen Fließens bei einachsigem
Spannungszustand der betreffenden Schicht erforderlich ist. Die Fließspannung einer Schicht kann allgemein auch als mittlere Fließspannung dieser Schicht aufgefasst werden. Die Fließspannung ist hauptsächlich vom Werkstoff, von der Größe der Verformung, der Dehnrate bzw. Verformungsrate und von der Umformungstemperatur abhängig. Die unter fachüblichen
Normbedingungen ermittelten Werte für Fließspannung für bekannte Werkstoffe können den Standardwerken entnommen werden. Im Zweifel können die Werte für Fließspannung bei einer Verformung, die 0,2 % höher liegt als die linearelastische Verformung, und bei einer Gesamtdehnrate zwischen einschließlich 10~^/s und 10~2/s oder zwischen einschließlich 10~ /s Und 10~4/s, etwa bei 5*10~^/s oder bei 10-Vs, und bei Umformungstemperaturen zwischen einschließlich -50 °C und 280 °C, etwa bei einer Umformungstemperatur von 20 °C oder 75 °C ermittelt werden. In mindestens einer Ausführungsform des Trägers mit einer Pufferschicht und einem Grundkörper weist der Träger eine Montagefläche zur Aufnahme eines Halbleiterchips auf, wobei sich die Pufferschicht zwischen der Montagefläche und dem Grundkörper befindet. Die Pufferschicht weist eine
Fließspannung zwischen einschließlich 10 MPa und
einschließlich 300 MPa auf. Der Träger ist metallisch
ausgebildet. Bevorzugt ist der Grundkörper aus einem ersten Metall gebildet, wobei die Pufferschicht aus einem zweiten Metall gebildet ist, das sich von dem ersten Metall
unterscheidet. Der Grundkörper und Pufferschicht sind
hinsichtlich der Materialzusammensetzung derart gestaltet, dass eine Fließspannung des Grundkörpers größer ist als die Fließspannung der Pufferschicht.
Aufgrund der Anwesenheit der Pufferschicht kann eine
Verformung des Trägers, insbesondere des Grundkörpers, etwa in Form von Verbiegungen bei schwankenden Einsatztemperaturen minimiert werden. Auch das Fixieren, etwa das Löten des Halbleiterchips auf dem Träger zur Bildung eines stabilen Bauteils kann mit der Verwendung der Pufferschicht
zuverlässig durchgeführt werden, da die inneren mechanischen Verspannungen, die nach dem Löten und beim Abkühlen des Bauteils entstehen, zum großen Teil von der Pufferschicht aufgefangen werden können. Auch das Risiko bezüglich der
Bildung von Rissen innerhalb der Verbindungsschicht und/oder des Trägers wird reduziert.
Gemäß zumindest einer Ausführungsform des Trägers weist dieser eine Metallisierungsschicht auf, die insbesondere eine galvanische Metallisierungsschicht ist. Die
Metallisierungsschicht grenzt insbesondere an die
Pufferschicht an. Zum Beispiel ist die Metallisierungsschicht in vertikaler Richtung zwischen dem Hauptkörper des Trägers und der Pufferschicht angeordnet. Auch ist es möglich, dass die Pufferschicht zwischen dem Hauptkörper des Trägers und der Metallisierungsschicht angeordnet ist. Die erste
Hauptfläche und/oder die Montagefläche des Trägers
können/kann durch eine Oberfläche, insbesondere durch eine zumindest bereichsweise freiliegende Oberfläche der
Metallisierungsschicht gebildet sein. Alternativ ist es möglich, dass die erste Hauptfläche und/oder die
Montagefläche des Trägers durch eine Oberfläche der
Pufferschicht oder einer auf dem Grundkörper angeordneten Verbindungsschicht gebildet sind/ist.
Gemäß zumindest einer Ausführungsform eines Bauteils weist dieses einen Halbleiterchip, eine Verbindungsschicht und einen Träger auf. Insbesondere ist der Halbleiterchip mittels der Verbindungsschicht, die beispielsweise eine Lotschicht ist, auf dem Träger befestigt. Der hier beschriebene Träger ist zur Bildung eines hier beschriebenen Bauteils besonders geeignet. Die im Zusammenhang mit dem Träger beschriebenen
Merkmale können daher für das Bauteil herangezogen werden und umgekehrt .
Gemäß zumindest einer Ausführungsform des Bauteils umfasst der Halbleiterchip ein Substrat und einen auf dem Substrat angeordneten Halbleiterkörper. Insbesondere weist der
Halbleiterkörper eine Diodenstruktur auf. Zum Beispiel umfasst der Halbleiterkörper eine optisch aktive Zone, insbesondere eine p-n-Übergangszone . Im Betrieb des
Halbleiterchips ist die optisch aktive Zone insbesondere eingerichtet, elektromagnetische Strahlung im sichtbaren, ultravioletten oder im infraroten Spektralbereich zu
emittieren oder zu detektieren. Zum Beispiel ist der Halbleiterchip eine lichtemittierende Diode (LED) , etwa eine lichtemittierende Hochleistungsdiode, oder eine Photodiode.
Das Substrat kann ein Aufwachssubstrat sein, auf dem der Halbleiterkörper epitaktisch aufgewachsen ist. Auch ist es möglich, dass das Substrat verschieden von einem
Aufwachssubstrat ist. Der Halbleiterchip kann frei von einem Aufwachssubstrat sein. Das Substrat, auf dem der
Halbleiterkörper angeordnet ist, kann einen Grundkörper aufweisen, der elektrisch isolierend ausgebildet ist. Das Substrat kann insgesamt elektrisch isolierend sein.
Insbesondere ist das Substrat, insbesondere ein Grundkörper des Substrats, aus einem Material gebildet, das verschieden von einem Metall ist. Zum Beispiel basiert das Substrat oder der Grundkörper des Substrats auf einem Halbleitermaterial, etwa auf Si oder Ge, oder auf einem keramischen Material, etwa auf SiN oder SiC. Das Substrat kann zusätzlich
Füllstoffe etwa aus Kunstoffen aufweisen. Insbesondere kann das Substrat aus einer Mischung aus einem keramischen
Material und/oder Halbleitermaterial und einem Kunststoff oder mehreren Kunststoffen gebildet sein. Es ist möglich, dass mindestens 50, 60, 70, 80, oder mindestens 90 % des Gewichts und/oder des Volumens des Halbleiterchips auf das Substrat entfallen. Alternativ oder ergänzend ist es möglich, dass das Substrat einen metallischen Durchkontakt oder mehrere etwa zwei metallische Durchkontakte aufweist. In diesem Fall kann das Substrat einen Grundkörper aufweisen, der aus einem Halbleitermaterial oder aus einem elektrisch isolierenden Material gebildet ist. Der Durchkontakt oder die Mehrzahl von Durchkontakten kann sich durch den Grundkörper hindurch, etwa von einer Rückseite des Substrats bis zu einer Vorderseite des Substrats, erstrecken. Gemäß zumindest einer Ausführungsform des Bauteils weist dieses einen metallischen Träger auf. Der Halbleiterchip mit dem Substrat ist auf dem metallischen Träger angeordnet. Der metallische Träger kann einen Grundkörper aus Metall
aufweisen. Zum Beispiel ist der metallische Träger ein
Leiterrahmen oder eine Leiterplatte mit einem Metallkern, etwa eine Metallkernplatine. Das Bauteil wird insbesondere hauptsächlich von dem metallischen Träger mechanisch
getragen. Der metallische Träger ist insbesondere verschieden von einem allgemeinen Chipträger, der den Halbleiterkörper trägt und den Halbleiterchip stabilisiert. Zum Beispiel kann das Bauteil eine Mehrzahl von Halbleiterchips aufweisen, die jeweils ein separates Substrat enthalten und auf einem gemeinsamen metallischen Träger angeordnet sind.
Gemäß zumindest einer Ausführungsform des Bauteils ist die Verbindungsschicht zwischen dem Halbleiterchip und dem metallischen Träger angeordnet. Bevorzugt ist die
Verbindungsschicht eine Lotschicht, insbesondere eine auf AuSn basierende Lotschicht und/oder eine indiumhaltige
Lotschicht. Durch die Verbindungsschicht kann der
Halbleiterchip auf dem metallischen Träger fixiert werden, zum Beispiel derart, dass das Substrat des Halbleiterchips dem metallischen Träger zugewandt ist. In vertikaler Richtung befindet sich das Substrat etwa zwischen dem Halbleiterkörper und dem Träger des Bauteils. Alternativ ist es möglich, dass der Halbleiterchip auf dem metallischen Träger derart fixiert ist, dass sich der Halbleiterkörper zwischen dem Substrat und dem Träger befindet.
Unter einer vertikalen Richtung wird allgemein eine Richtung verstanden, die quer insbesondere senkrecht, zu einer
Haupterstreckungsfläche des Halbleiterkörpers oder des Trägers gerichtet ist. Die vertikale Richtung ist etwa eine Wachstumsrichtung des Halbleiterkörpers. Unter einer
lateralen Richtung wird demgegenüber eine Richtung
verstanden, die entlang insbesondere parallel, zu der
Haupterstreckungsfläche des Halbleiterkörpers oder des
Trägers verläuft. Die vertikale Richtung und die laterale Richtung sind insbesondere senkrecht zueinander.
Gemäß zumindest einer Ausführungsform des Bauteils weist der metallische Träger einen thermischen Ausdehnungskoeffizienten auf, der mindestens 1,5-mal, zweimal, dreimal, viermal, fünfmal oder mindestens zehnmal so groß ist wie ein
thermischer Ausdehnungskoeffizient des Substrats des
Halbleiterchips oder des gesamten Halbleiterchips. Im Zweifel wird unter einem thermischen Ausdehnungskoeffizienten einer Schicht ein mittlerer thermischer Ausdehnungskoeffizient, etwa ein mittlerer thermischer Längenausdehnungskoeffizient dieser Schicht verstanden, der unter fachüblichen
Normbedingungen ermittelt wird. Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Pufferschicht auf. Die Pufferschicht kann
zwischen dem Halbleiterchip und dem Träger angeordnet sein. Es ist möglich, dass die Pufferschicht ein Bestandteil des Trägers ist. Zum Beispiel ist die Pufferschicht im Träger integriert. Bevorzugt ist die Pufferschicht zwischen dem Grundkörper des Trägers und der Verbindungsschicht
angeordnet. Die Pufferschicht kann an den Grundkörper des Trägers und/oder an die Verbindungsschicht angrenzen.
Allgemein grenzen zwei Schichten aneinander an, wenn sie insbesondere im direkten Kontakt zueinander stehen oder sich zwischen ihnen nur eine einzige weitere Schicht, insbesondere eine Verbindungsschicht, oder eine Verbindungsstruktur befindet . Insbesondere ist die Pufferschicht hinsichtlich deren
Materialauswahl und/oder Geometrie dazu eingerichtet, innere mechanische Spannungen im Bauteil, etwa thermo-mechanische Verspannungen in der Verbindungsschicht, im Substrat, im Halbleiterchip und/oder im metallischen Träger auszugleichen oder zu reduzieren. Zweckmäßig ist die Pufferschicht gemäß einer Ausführungsform des Bauteils und/oder des Trägers aus einem duktilen Material gebildet. Zum Beispiel ist die
Pufferschicht eine duktile metallische Schicht oder eine duktile Metallschicht, die ein Metall wie Gold, Aluminium, Kupfer oder Ähnliches enthalten kann.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers weist die Pufferschicht eine Fließspannung auf, die höchstens 300 MPa beträgt. Bevorzugt beträgt die
Fließspannung der Pufferschicht zwischen einschließlich 10 MPa und 300 MPa, etwa zwischen 50 MPa und 300 MPa, 100 MPa und 300 MPa, 150 MPa und 300 MPa, 200 MPa und 300 MPa oder zwischen einschließlich 10 MPa und 250 MPa, 10 MPa und 200 MPa, 10 MPa und 150 MPa, 10 MPa und 100 MPa oder zwischen einschließlich 100 MPa und 200 MPa.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers ist die Pufferschicht grobkörnig ausgebildet. Zum Beispiel weist die Pufferschicht eine mittlere Korngröße auf, die größer als 100 nm ist, zum Beispiel zwischen
einschließlich 100 nm und 150 nm, zwischen einschließlich 100 nm und 200 nm, zwischen einschließlich 100 nm und 300 nm, oder zwischen einschließlich 100 nm und 1 ym. Die
grobkörnigen Partikel der Pufferschicht können Metalle oder Metalllegierungen sein. Insbesondere können die grobkörnigen Partikel in einem Matrixmaterial etwa aus einem Kunststoff eingebettet sein. Je nachdem wie grobkörnig die Pufferschicht ausgebildet ist, kann deren Fließgrenze eingestellt werden. Je grobkörniger die Pufferschicht ist, desto kleiner ist deren Fließspannung. In mindestens einer Ausführungsform eines Bauteils weist dieses einen Halbleiterchip, eine Pufferschicht, eine
Verbindungsschicht und einen metallischen Träger auf. Der Halbleiterchip umfasst ein Substrat und einen darauf
angeordneten Halbleiterkörper. Der metallische Träger weist einen thermischen Ausdehnungskoeffizienten auf, der
mindestens 1,5-mal so groß ist wie ein thermischer
Ausdehnungskoeffizient des Substrats oder des
Halbleiterchips. Der Pufferschicht kann zwischen dem
metallischen Träger und dem Halbleiterchip angeordnet sein. Besonders bevorzugt ist der Halbleiterchip mittels der
Verbindungsschicht auf einer Montagefläche des metallischen Trägers derart befestigt, dass die Verbindungsschicht zwischen dem Halbleiterchip und der Pufferschicht angeordnet ist. Insbesondere grenzt die Verbindungsschicht an eine
Rückseite, etwa an das Substrat des Halbleiterchips an. Des Weiteren weist die Pufferschicht eine Fließspannung auf, die mindestens 10 MPa ist und höchstens 300 MPa beträgt.
Durch die Anwesenheit der Pufferschicht können innere
Verspannungen in dem Bauteil, die aufgrund unterschiedlicher thermischer Ausdehnungskoeffizienten auf der Trägerseite und auf der Halbleiterchipseite bei großen Temperaturschwankungen auftreten, reduziert werden. Eine Verformung des
Halbleiterchips und/oder des Trägers etwa in Form von
Verbiegungen kann somit bei schwankenden Einsatztemperaturen des Bauteils minimiert werden. Auch das Fixieren, etwa das Löten des Halbleiterchips auf dem Träger zur Bildung eines stabilen Bauteils kann mit der Verwendung der Pufferschicht zuverlässig durchgeführt werden, da die inneren mechanischen Verspannungen, die nach dem Löten und beim Abkühlen des
Bauteils entstehen, zum großen Teil von der Pufferschicht aufgefangen werden können. Auch das Risiko bezüglich der Bildung von Rissen innerhalb der Verbindungsschicht und/oder des Trägers wird reduziert.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers weisen/weist das Substrat und/oder der Träger und/oder der Grundkörper des Trägers im Vergleich zu der Pufferschicht eine größere vertikale Schichtdicke auf.
Insbesondere ist die vertikale Schichtdicke des Substrats und/oder des Trägers und/oder des Grundkörpers des Trägers mindestens dreimal, fünfmal, zehnmal, zwanzigmal oder
mindestens fünfzigmal so groß wie die vertikale Schichtdicke der Pufferschicht.
Zum Beispiel weist die Pufferschicht eine vertikale
Schichtdicke zwischen einschließlich 250 nm und 50 ym auf, etwa zwischen einschließlich 1 ym und 10 ym, 2 ym und 10 ym, 3 ym und 10 ym oder zwischen einschließlich 300 nm und 5 ym, 300 nm und 3 ym oder zwischen einschließlich 10 ym und 40 ym, 1 ym und 5 ym oder zwischen einschließlich 1 ym und 3 ym. Das Substrat, der Grundkörper des Trägers und/oder der gesamte metallische Träger können/kann dagegen eine vertikale Schichtdicke von mindestens 50 ym aufweisen, zum Beispiel zwischen einschließlich 50 ym und 100 ym, 50 ym und 150 ym, 50 ym und 200 ym, 50 ym und 300 ym oder zwischen
einschließlich 50 ym und 400 ym. Es ist auch möglich, dass das Substrat und/oder der Grundkörper des Trägers und/oder der gesamte metallische Träger eine vertikale Schichtdicke größer als 400 ym aufweisen/aufweist. Der metallische Träger, insbesondere der Grundkörper des Trägers, kann als Wärmesenke für den Halbleiterchip dienen. Die Pufferschicht mit der vergleichsweise geringen vertikalen Ausdehnung weist somit einen geringen thermischen Widerstand auf, sodass die im Betrieb des Halbleiterchips erzeugte Wärme über die Pufferschicht in den metallischen Träger effizient zugeführt werden kann.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers weisen/weist das Substrat und/oder der
Grundkörper des Trägers und/oder der gesamte metallische Träger im Vergleich zu der Pufferschicht eine größere
Fließspannung auf. Zum Beispiel beträgt der Unterschied mindestens 30 MPa, 40 MPa, 50 MPa, 60 MPa oder mindestens 100 MPa. Bei einer solchen Gestaltung des Bauteils oder des
Trägers werden im Vergleich zum Substrat und/oder zum
Grundkörper des metallischen Trägers das Einsetzen und
Aufrechterhalten des plastischen Fließens der Pufferschicht früher erreicht, wodurch Brüche innerhalb des Bauteils insbesondere im Bereich des Substrats oder der
Verbindungsschicht vermieden werden können. Das Substrat kann dabei aus einem Halbleitermaterial oder aus einem keramischen Material gebildet und daher im Vergleich zu der Pufferschicht und dem Grundkörper des metallischen Trägers etwa spröder ausgebildet sein.
Gemäß zumindest einer Ausführungsform des Bauteils weist das Substrat im Vergleich zu der Pufferschicht eine größere vertikale Schichtdicke und eine größere Fließspannung
aufweist. Der metallische Träger, insbesondere der
Grundkörper des metallischen Träger kann eine größere
Fließspannung und/oder eine größere vertikale Schichtdicke aufweisen als die Pufferschicht. Gemäß zumindest einer Ausführungsform des Bauteils ist die Pufferschicht in Draufsicht auf den Träger zumindest
bereichsweise von dem Halbleiterchip überdeckt. Zum Beispiel überlappt der Halbleiterchip in Draufsicht vollständig mit der Pufferschicht. Mit anderen Worten weist der
Halbleiterchip insbesondere keinen Teilbereich auf, der in Draufsicht auf den Träger keine Überlappung mit der
Pufferschicht aufweist. In zumindest einer oder in allen lateralen Richtungen kann die Pufferschicht bereichsweise seitlich über den Halbleiterchip hinausragen. Die
Pufferschicht und/oder der Träger können/kann einen lateralen Querschnitt aufweisen, der mindestens genauso groß oder größer ist als ein maximaler lateraler Querschnitt des
Halbleiterchips .
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers ist der thermische Ausdehnungskoeffizient des Trägers größer als 8 ppm/K, zum Beispiel zwischen
einschließlich 8 ppm/K und 30 ppm/K. Der thermische
Ausdehnungskoeffizient des Substrats oder des Halbleiterchips kann kleiner als 15 ppm/K, etwa kleiner als 8 ppm/K, also kleiner als 8*10~6 K_1, zum Beispiel zwischen einschließlich 2 ppm/K und 15 ppm/ sein. Insbesondere unterscheidet sich der thermische Ausdehnungskoeffizient des metallischen Trägers oder des Grundkörpers des Trägers um mindestens 3 ppm/K, 5 ppm/K, 7 ppm/K oder um mindestens 10 ppm/K von dem
thermischen Ausdehnungskoeffizienten des Substrats oder des Halbleiterchips . Gemäß zumindest einer Ausführungsform des Bauteils ist das Substrat oder ein Grundkörper des Substrats des
Halbleiterchips aus einem keramischen Material, das auf SiN oder auf Sic basieren kann, oder aus einem Halbleitermaterial wie Si und Ge gebildet. Keramisches Material weist eine hohe Wärmeleitfähigkeit auf und eignet sich besonders als Material für das Substrat einer Hochleistungsdiode. Ein solches
Substrat kann Kunststoffe und/oder metallische Durchkontakte aufweisen.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers weist der Träger zumindest ein Material aus der Gruppe bestehend aus Ag, AI, Au, Cu, Mg, Mn, Ni, Pb, Pt, Sn, Mo, W, und Zn auf.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers weist die Pufferschicht zumindest ein Metall auf oder besteht aus einem Metall oder einer Metalllegierung. Insbesondere kann die Pufferschicht aus einem duktilen Metall wie Au, AI, Cu oder auf einem ähnlichen Metall gebildet sein. Bevorzugt ist die Pufferschicht bezüglich deren
Materialauswahl und in Hinblick auf den Träger und/oder das Substrat derart ausgebildet, dass diese eine geringere
Fließspannung aufweist als der Träger und/oder das Substrat.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers ist die Verbindungsschicht eine Lotschicht, zum Beispiel eine AuSn-basierte Lotschicht und/oder eine
indiumhaltige Lotschicht. Das Verbinden des Halbleiterchips mit dem Träger erfolgt bei einer Temperatur oberhalb der Schmelztemperatur des verwendeten Lots. Im Fall von AuSn ist die Schmelztemperatur um 280 °C oder größer. Beim Abkühlen reduziert sich die Größe des Bauteils, jedoch nicht
gleichmäßig im Bereich des Halbleiterchips und im Bereich des Trägers. Es hat sich herausgestellt, dass die Pufferschicht aus einem Metall oder aus einer Metalllegierung mit einer Fließspannung zwischen einschließlich 10 MPa und 300 MPa, insbesondere zwischen einschließlich 100 MPa und 300 MPa, starke Verspannungen im Bauteil über ein großes
Temperaturintervall etwa zwischen einschließlich -50 °C und 300 °C kompensieren kann. Somit lassen sich mögliche
Verbiegungen des Halbleiterchips und/oder des Trägers oder eine Delamination des Halbleiterchips bei
Temperaturschwankungen vermeiden .
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Konverterschicht auf, die Phosphore, also
wellenlängenkonvertierende Leuchtstoffe enthält. Der
Halbleiterchip ist insbesondere eine Licht emittierende
Diode. Die Konverterschicht kann auf dem Halbleiterchip befestigt, etwa auf einer dem Träger abgewandten Oberfläche des Halbleiterchips angeordnet sein. Zum Beispiel ist die
Konverterschicht auf einer dem Substrat abgewandten Oberseite des Halbleiterkörpers angeordnet. Ist der Halbleiterkörper zwischen dem Substrat und dem Träger angeordnet, kann die Konverterschicht auf einer dem Halbleiterkörper abgewandten Oberseite des Substrats angeordnet sein. Insbesondere ist die Konverterschicht im Betrieb des Bauteils eingerichtet, kurzwellige insbesondere blaue oder ultraviolette Anteile der von dem Halbleiterchip emittierten elektromagnetischen
Strahlung in langwellige zum Beispiel in gelbe, grüne oder rote Anteile der elektromagnetischen Strahlung umzuwandeln.
Die Konverterschicht ist bevorzugt ein vorgefertigtes
Konverterplättchen, das eine im Rahmen der
Herstellungstoleranzen konstante vertikale Schichtdicke aufweisen kann. Das Konverterplättchen kann selbsttragend und insbesondere eben ausgebildet sein. Über eine weitere
Verbindungsschicht kann das Konverterplättchen auf dem
Halbleiterchip, etwa auf der Oberseite des Halbleiterchips, insbesondere auf der Oberseite des Halbleiterkörpers
befestigt werden. Die weitere Verbindungsschicht kann eine Haft- oder KlebstoffSchicht sein und ist insbesondere
verschieden von einer Lotschicht. Mit der Verwendung der Pufferschicht wird eine Verformung des Halbleiterchips verhindert oder zumindest reduziert, wodurch mechanische Spannungen insbesondere in der Kleberverbindung des
Konverterplättchen zum Halbleiterchip und damit auch das Risiko hinsichtlich der Farbortverschiebung reduziert werden. Mit anderen Worten können Farbortsschwankungen, die auf
Verformungen oder Verbiegungen der Konverterschicht oder des Konverterplättchens zurückzuführen sind, im Betrieb des
Bauteils vermieden oder minimiert werden. Durch die Pufferschicht werden mögliche Verbiegungen oder Verformungen des Bauteils, des Trägers oder des
Halbleiterchips verhindert oder reduziert, sodass eine stabile Verbindung zwischen dem Konverterplättchen und dem Halbleiterchip sichergestellt werden kann. Ohne die
Pufferschicht würden solche Verbiegungen oder Verformungen häufig auftreten, insbesondere wenn das Substrat und/oder der Träger eine vertikale Schichtdicke aufweisen/aufweist, die kleiner als 400 ym, insbesondere kleiner als 300 ym oder kleiner als 200 ym ist.
Gemäß zumindest einer Ausführungsform des Bauteils bedeckt die Pufferschicht mindestens 90 % einer dem Träger
zugewandten Rückseite des Halbleiterchips beziehungsweise des Substrats. Beispielsweise bedeckt die Pufferschicht die
Rückseite des Halbleiterchips vollständig.. In Draufsicht weist der Träger und/oder die Pufferschicht zum Beispiel eine größere Oberfläche auf als der Halbleiterchip. Die
Pufferschicht befindet sich insbesondere nicht nur ausschließlich in den Bereichen unterhalb des Halbleiterchips und kann seitlich auf der Montagefläche des Trägers über den Halbleiterchip hinausragen. Es ist möglich, dass das Bauteil eine Mehrzahl von Halbleiterchips auf einem gemeinsamen metallischen Träger aufweist, wobei jeweils ein Teilbereich der Pufferschicht einem der Halbleiterchips eineindeutig oder mehreren Halbleiterchips zugeordnet ist.
Gemäß zumindest einer Ausführungsform des Bauteils ist das Substrat zwischen dem Träger und dem Halbleiterkörper
angeordnet ist. Alternativ ist es möglich, dass der
Halbleiterkörper zwischen dem Träger und dem Substrat
angeordnet ist. Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers ist die Pufferschicht strukturiert ausgebildet. Zum Beispiel ist die Montagefläche ein Teilbereich der ersten Hauptfläche des Trägers, wobei die Pufferschicht derart strukturiert ausgebildet ist, dass diese die Montagefläche vollständig und die erste Hauptfläche nur teilweise bedeckt. Die Größe der Montagefläche ist somit durch die
Strukturierung der Pufferschicht definiert. Alternativ kann die Pufferschicht zusammenhängend und/oder frei von Löchern ausgebildet sein. Insbesondere bedeckt die Pufferschicht in Draufsicht auf den Träger den Grundkörper des Trägers
vollständig. Mit anderen Worten kann die Pufferschicht eine der Pufferschicht zugewandte Oberfläche des Grundkörpers des Trägers und/oder die erste Hauptfläche des Trägers
vollständig bedecken.
Gemäß zumindest einer Ausführungsform des Bauteils und/oder des Trägers ist die Pufferschicht derart strukturiert
ausgebildet, dass diese eine Öffnung oder mehrere Öffnungen aufweist. Die Öffnung kann sich entlang der vertikalen
Richtung durch die Pufferschicht hindurch oder in die
Pufferschicht hinein erstrecken. Insbesondere ist die Öffnung in der lateralen Richtung seitlich der Montagefläche
angeordnet ist. Zum Beispiel weist die Öffnung die Form eines Grabens oder eines Rahmens auf, der die Montagefläche lateral teilweise oder vollumfänglich umgibt. Die Pufferschicht kann durch die Öffnungen in eine Mehrzahl von Teilbereichen unterteilt sein. Die Teilbereiche können eine Mehrzahl von lateral beabstandeten Montageflächen für die Halbleiterchips bilden .
Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines Bauteils wird das Bauteil nach der
Befestigung des Halbleiterchips oder der Mehrzahl von
Halbleiterchips auf dem Träger getempert. Zur Anpassung der Fließeigenschaften der Verbindungsschicht und/oder der
Pufferschicht kann das Bauteil bei Temperaturen zwischen einschließlich 125 °C und 200 °C getempert werden. Die
Wärmebehandlung kann über einen Zeitraum von einigen Minuten, etwa zwischen 10 Minuten und 50 Minuten, oder einigen
Stunden, etwa zwischen 1 Stunde und 10 Stunden, erfolgt werden. Die Verbindungsschicht ist etwa eine AuSn-basierte Lotschicht, deren Schmelztemperatur größer ist als die angewandten Temperaturen bei der Wärmebehandlung.
Durch die Wärmebehandlung können einerseits die inneren
Verspannungen im Bauteil und andererseits mögliche
Verbiegungen des Bauteils reduziert werden. Es hat sich herausgestellt, dass sich die Krümmung des Bauteils durch die Wärmebehandlung zusätzlich um mindestens 5 % bis zu 40 % reduzieren lässt. Das oben beschriebene Verfahren ist zur Herstellung eines hier beschriebenen Bauteils besonders geeignet. Die im
Zusammenhang mit dem Bauteil oder mit dem Träger
beschriebenen Merkmale können daher für das Verfahren
herangezogen werden und umgekehrt.
Weitere Vorteile, bevorzugte Ausführungsformen und
Weiterbildungen des Bauteils, der Trägers oder des Verfahrens ergeben sich aus den im Folgenden in Verbindung mit den
Figuren 1 bis 6B erläuterten Ausführungsbeispielen. Es zeigen :
Figur 1A ein Vergleichsbeispiel für ein Bauteil ohne eine Pufferschicht in schematischer Schnittansicht,
Figur 1B ein Vergleichsbeispiel für ein Bauteil mit einer Pufferschicht in schematischer Schnittansicht,
Figuren 2A, 2B, 2C, 2D, 2E und 2F schematische Darstellungen verschiedener Ausführungsbeispiele für einen Träger mit einer Pufferschicht jeweils in Schnittansicht,
Figuren 3A, 3B, 3C, 3D, 4A, 4B und 4C schematische
Darstellungen verschiedener Ausführungsbeispiele für ein Bauteil mit einer Pufferschicht jeweils in Schnittansicht, und
Figuren 5A, 5B, 5C, 5D, 6A und 6B graphische oder
tabellarische Darstellungen von Ergebnissen einiger
experimenteller Messungen und Simulationen von verschiedenen Bauteilen mit oder ohne eine Pufferschicht vor oder nach einer Wärmebehandlung, Figuren 7A und 7B schematische Darstellungen weiterer
Ausführungsbeispiele für ein Bauteil mit einer Pufferschicht jeweils in Schnittansicht, und Figur 8 schematische Darstellung eines weiteren
Ausführungsbeispiels für einen Träger mit einer
Pufferschicht .
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken zur
Verdeutlichung übertrieben groß dargestellt sein.
In Figur 1A ist ein Vergleichsbeispiel für ein Bauteil 100 mit einem Halbleiterchip 10 auf einem Träger 9 schematisch dargestellt, wobei der Halbleiterchip 10 durch eine
Verbindungsschicht 4 auf einer ersten Hauptfläche 91 oder auf einer Montagefläche 94 des Trägers 9 befestigt ist.
Der Halbleiterchip 10 weist eine Vorderseite 101 und eine der Vorderseite 101 abgewandte Rückseite 102 auf. Eine
Vorderseite des Bauteils 100 kann durch die Vorderseite 101 des Halbleiterchips 10 gebildet sein. Zum Beispiel ist die Vorderseite 101 eine Strahlungseintrittsfläche oder eine Strahlungsaustrittsfläche des Halbleiterchips 10 oder des Bauteils 100. Insbesondere grenzt die Verbindungsschicht 4 sowohl an die Montagefläche 94 des Trägers 9 als auch an die Rückseite 102 des Halbleiterchips 10 an.
Der Halbleiterchip 10 mit einem Substrat 1, einem
Halbleiterkörper 2 und optional mit einer Konverterschicht 6 ist zum Beispiel in den Figuren 4A bis 4C schematisch
dargestellt .
In der Regel weisen der Träger 9 und der Halbleiterchip 10, insbesondere der Träger 9 und das Substrat 1 des
Halbleiterchips 10, unterschiedliche thermische
Ausdehnungskoeffizienten auf. Bei starken
Temperaturschwankungen können innere Verspannungen im Bauteil 100 entstehen, die zur Verbiegung des Bauteils 100,
insbesondere des Halbleiterchips 10, oder zum Bruch des
Bauteils 100 etwa an der Verbindungsschicht 4 führen. Eine Verbiegung des Halbleiterchips 10, der insbesondere eine LED mit einer Konverterschicht 6 ist, kann außerdem zu
unerwünschten Farbortsänderungen bei Temperaturschwankungen führen. Die Konverterschicht 6, die etwa in Form eines
Konverterplättchens ausgebildet und mittels einer weiteren Verbindungsschicht 5 auf dem Halbleiterchip 10 befestigt ist, kann aufgrund möglicher Verformung des Bauteils 100 von dem Halbleiterchip 10 abgelöst werden.
Um mögliche Brüche in der Verbindungsschicht 4 oder im
Halbleiterchip 10 aufgrund von unterschiedlichen thermischen Ausdehnungskoeffizienten zwischen dem Substrat 1, welches etwa aus Si, Ge, SiN oder SiC gebildet ist, und dem Träger 9, welcher insbesondere aus einem Metall wie Cu gebildet ist, zu vermeiden, soll eine ausreichende Bruchfestigkeit des
Bauteils 100 sichergestellt werden. Dies kann zum Beispiel durch Verwendung einer Lotverbindung mit hoher mechanischer Festigkeit zwischen dem Halbleiterchip 10 und dem Träger 9 umgesetzt werden. Um starke Farbortsänderungen des
Halbleiterchips 10 oder eine Ablösung der Konverterschicht 6 zu verhindern, soll für die Klebung der Konverterschicht 6 ein besonders gut haftender Klebstoff eingesetzt und zusätzlich eine Mindestdicke für eine weitere
Verbindungsschicht 5, die die Konverterschicht 6 am
Halbleiterchip 10 befestigt, sichergestellt werden. Trotz der oben aufgeführten Maßnahmen kann jedoch ein nicht
vernachlässigbares Qualitätsrisiko aufgrund der hohen
Verspannung in einem Bauteil 100 mit einem Halbleiterchip 10 auf einem metallischen Träger 9 bestehen.
Um solche Qualitätsrisiken zu minimieren, kann das Bauteil 100 derart gestaltet sein, dass eine Pufferschicht 3 zwischen dem Halbleiterchip 10 und dem metallischen Träger 9,
insbesondere zwischen dem Halbleiterchip 10 und einem
Hauptkörper 90 des Trägers 9, angeordnet ist. Insbesondere kann die Pufferschicht 3 als Bestandteil des Trägers 9 gebildet sein.
Gemäß dem in der Figur 1B dargestellten Vergleichsbeispiel weist das Bauteil 100 eine solche Pufferschicht 3 auf. Die Pufferschicht 3 ist in vertikaler Richtung zwischen dem
Halbleiterchip 10 und der Verbindungsschicht 4 angeordnet. Insbesondere grenzt die Pufferschicht 3 sowohl an die
Verbindungsschicht 4 als auch an den Halbleiterchip 10, insbesondere an das Substrat 1 des Halbleiterchips 10, an. Bevorzugt sind ausschließlich die Pufferschicht 3 und die Verbindungsschicht 4 zwischen der Montagefläche 94 des
Trägers 9 und der Rückseite 102 des Halbleiterchips 10 angeordnet .
Es ist möglich, dass die Pufferschicht 3 als Teil des
Halbleiterchips 10 ausgebildet ist. In diesem Fall weist der Halbleiterchip 10 die Pufferschicht 3 bereits vor dem
Anbringen des Halbleiterchips 10 auf dem Träger 9 auf. Die Pufferschicht 3 kann unmittelbar oder mittelbar auf dem Halbleiterchip 10, insbesondere auf einer Rückseite 102 des Halbleiterchips 10, zum Beispiel auf dem Substrat 1 des
Halbleiterchips 10 gebildet sein. Hierfür kann zunächst eine Startschicht der Rückseite 102, insbesondere auf auf dem Substrat 1 gebildet werden, woraufhin die Pufferschicht 3 etwa mittels eines galvanischen Verfahrens auf der
Startschicht gebildet wird. Alternativ ist es möglich, dass die Pufferschicht 3 durch ein anderes Beschichtungsverfahren gebildet wird, zum Beispiel durch ein Aufdampf- oder
Abscheideverfahren wie Gasphasenabscheidung oder durch
Sputtern. In diesem Fall kann auf eine Startschicht
verzichtet werden.
In Draufsicht kann die Pufferschicht 3 von dem Substrat 1 und/oder von dem Halbleiterkörper 2 vollständig bedeckt sein. Die Pufferschicht 3 kann mindestens 60 %, 70 %, 90 % oder mindestens 95 % einer Oberfläche der Rückseite 102 des
Halbleiterchips 10 bedecken. In zumindest einer lateralen Richtung oder in allen lateralen Richtungen kann die
Pufferschicht 3 mit dem Substrat 1 oder mit dem
Halbleiterchip 10 bündig abschließen. Ist die Pufferschicht 3 ein Bestandteil des Halbleiterchips 10, kann diese in
lateralen Richtung nicht über den Halbleiterchip 10
hinausragen. Die Ausdehnung der Pufferschicht 3 ist somit etwa durch die Größe des Halbleiterchips 10 beschränkt.
Figur 2A zeigt eine Ausführungsform eines Trägers 9. Der Träger 9 weist einen Grundkörper 90 und eine darauf
angeordnete Pufferschicht 3 auf. Zwischen der Pufferschicht 3 und dem Grundkörper 90 ist eine Metallisierungsschicht 93, insbesondere eine galvanisch aufgebrachte
Metallisierungsschicht 93, angeordnet. In Draufsicht bedeckt die Pufferschicht 3 den Grundkörper 90 und/oder die Metallisierungsschicht 93 teilweise. Insbesondere bildet die Pufferschicht 3 einen Sockel für die Aufnahme eines oder einer Mehrzahl von Halbleiterchips 10. Die Pufferschicht 3 kann mit Hilfe einer Maske oder durch nachträgliches
Strukturieren auf dem Hauptkörper 90 oder auf der
Metallisierungsschicht 93 gebildet werden.
Der Träger 9 weist eine erste Hauptfläche 91 auf, die etwa eine freiliegende Vorderseite des Trägers 9 ist. Die
Hauptfläche 91 setzt sich etwa aus Oberflächen der
Pufferschicht 3 und der Metallisierungsschicht 93 zusammen. Insbesondere ist ein Teilbereich der Hauptfläche 91 als
Montagefläche 94 des Trägers 9 ausgebildet. Zum Beispiel ist die Montagefläche 94 durch eine Oberfläche der Pufferschicht 3 gebildet. Die Montagefläche 94 in der Figur 2A ist
insbesondere eine lokale vertikale Erhöhung auf der
Hauptfläche 91 des Trägers 9. Der Träger 9 weist eine zweite Hauptfläche 92 auf, die etwa eine freiliegende Rückseite des Trägers 9 ist. Insbesondere ist die zweite Hauptfläche 92 durch eine Oberfläche des Grundkörpers 90 gebildet.
Abweichend von der Figur 2A ist es möglich, dass die
Pufferschicht 3 zwischen der Metallisierungsschicht 93 und dem Grundkörper 90 angeordnet ist. Insbesondere ist die
Pufferschicht 3 von der Metallisierungsschicht 93 lateral umformt (Figur 8) .
Das in der Figur 2B dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 2A dargestellten Ausführungsbeispiel für einen Träger 9. Im Unterschied hierzu ist die Pufferschicht 3 mit der vertikalen Schichtdicke D3 zwischen dem Grundkörper 90 und der Metallisierungsschicht 93 angeordnet. Die Pufferschicht 3 ist zusammenhängend ausgebildet und bedeckt den Grundkörper vollständig. In
Draufsicht kann die Metallisierungsschicht 93 die
Pufferschicht 3 vollständig bedecken. Die erste Hauptfläche 91 und/oder die Montagefläche 94 sind/ist insbesondere ausschließlich durch eine Oberfläche der
Metallisierungsschicht 93 gebildet.
Das in der Figur 2C dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 2B dargestellten Ausführungsbeispiel für einen Träger 9. Im Unterschied hierzu weist der Träger 9 zumindest eine Öffnung 95 oder eine
Mehrzahl von Öffnungen 95 auf. Insbesondere ist die
Montagefläche 94 oder ein Teilbereich der Montagefläche 94 in lateralen Richtungen von der Öffnung 95 oder von der Mehrzahl der Öffnungen 95 begrenzt.
Die Öffnung 95 oder die Mehrzahl von Öffnungen 95 kann sich durch die Pufferschicht 3 hindurch etwa in den Grundkörper 90 hinein erstrecken. Die Pufferschicht 3 ist somit strukturiert ausgebildet. In Draufsicht kann die Pufferschicht 3 weiterhin von der Metallisierungsschicht 93 bedeckt, insbesondere vollständig bedeckt sein. Die Innenwände der Öffnungen 95 können von der Metallisierungsschicht 93 bedeckt,
insbesondere vollständig bedeckt sein. Die
Metallisierungsschicht 93 kann weiterhin zusammenhängend ausgebildet und frei von Löchern sein.
Zum Beispiel wird die Metallisierungsschicht 93 erst nach dem Ausbilden der Öffnungen 95 auf die Pufferschicht 3
aufgebracht. Die Pufferschicht 3 kann strukturiert etwa mit Hilfe einer Maske auf den Hauptkörper 90 aufgebracht werden. Alternativ kann die Pufferschicht 3 zunächst als durchgehendende Schicht ausgebildet und nachträglich etwa mittels eines Ätzverfahrens strukturiert werden.
Das in der Figur 2D dargestellte Ausführungsbeispiel
entspricht etwa dem in der Figur 2C dargestellten
Ausführungsbeispiel für einen Träger 9 in Draufsicht. Die Öffnung 95 kann in Form eines Grabens oder Rahmens gestaltet sein. Insbesondere ist ein erster Teilbereich 96 der
Hauptfläche 91 in lateralen Richtungen von der Öffnung 95 umgeben, insbesondere vollumfänglich umgeben. Zum Beispiel bildet der erste Teilbereich 96, der zusammenhängend
ausgebildet ist, die Montagefläche 94. Ein zweiter
Teilbereich 97 der Hauptfläche 91 ist durch die Öffnung 95 von dem ersten Teilbereich 96 lateral beabstandet. Es hat sich herausgestellt, dass eine Unterbrechung der
Pufferschicht 3 zu einer verbesserten Pufferwirkung führt. Abweichend von der Figur 2D ist es möglich, dass der Träger 9 eine Mehrzahl von solchen lateral beabstandeten Teilbereichen 96 oder Montageflächen 94 aufweisen. Weiterhin abweichend von der Figur 2D ist es möglich, dass der Träger auf der ersten Hauptfläche elektrische Leiterbahnen und/oder elektrische Anschlussflächen für die elektrische Kontaktierung eines darauf angeordneten Bauelements aufweisen. Das in der Figur 2E dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 2C oder 2D dargestellten Ausführungsbeispiel für einen Träger 9. Im Unterschied hierzu erstreckt sich die Öffnung 95 oder die Mehrzahl von Öffnungen 95 durch die Metallisierungsschicht 93 hindurch insbesondere in die Pufferschicht 3 hinein.
Das in der Figur 2F dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 2E dargestellten Ausführungsbeispiel für einen Träger 9. Im Unterschied hierzu weist der Träger 9 eine Verbindungsschicht 4 auf.
Insbesondere ist die Montagefläche 94 zumindest teilweise durch eine Oberfläche der Verbindungsschicht 94 gebildet. Die in den Figuren 2A bis 2E dargestellten Ausführungsbeispiele können ebenfalls eine solche Verbindungsschicht 4 aufweisen.
In der Figur 2F ist die Montagefläche 94 eine lokale
vertikale Erhöhung auf der Hauptfläche 91, wobei die
Montagefläche 94 in lateralen Richtungen insbesondere von der Öffnung 95 oder von der Mehrzahl der Öffnungen 95 begrenzt ist. Die Verbindungsschicht 4 kann ein Verbindungsmaterial, etwa ein Lotmaterial aufweisen. Die Öffnung 95 oder die
Mehrzahl der Öffnungen 95 kann als Kriechstopp für flüssiges Verbindungsmaterial dienen und ist insbesondere eingerichtet, aufgeschmolzenes oder überschüssiges Verbindungsmaterial etwa bei der Montage eines oder einer Mehrzahl von Halbleiterchips aufzufangen .
In allen Ausführungsbeispielen kann die Pufferschicht 3 eine Materialzusammensetzung aufweisen, die zweckmäßig verschieden von einer Materialzusammensetzung des Trägers 9 und/oder des Substrats 1 ist. Bevorzugt ist die Pufferschicht 3 metallisch ausgebildet und weist eine Fließspannung zwischen
einschließlich 10 MPa und 300 MPa auf. Zweckmäßig weist die Pufferschicht 3 ein duktiles Metall wie Au, AI oder Cu oder deren Legierungen auf oder besteht aus einem oder mehreren dieser Materialien. Zur Reduzierung der Fließspannung kann Pufferschicht 3 grobkörnig etwa mit Metallkörnen größer als 100 nm ausgebildet sein. Die Pufferschicht 3 ist insbesondere verschieden von der Verbindungsschicht 4, zum Beispiel verschieden von einer Lotschicht. In den Figuren 3A, 3B, 3C und 3D sind Ausführungsbeispiele für Bauteile 100 mit einem Halbleiterchip 10 auf einem Träger 9 mit einem Hauptkörper 90 schematisch dargestellt. Zwischen dem Halbleiterchip und dem Hauptkörper 90 sind eine
Verbindungsschicht 4, eine Pufferschicht 3 und eine
Metallisierungsschicht 93 angeordnet. Die
Metallisierungsschicht 93 kann jedoch optional sein. Die Verbindungsschicht 4 grenzt insbesondere sowohl an die
Montagefläche 94 als auch an eine Rückseite 102 des
Halbleiterchips 10, etwa an das Substrat 1 an.
Das in der Figur 3A dargestellte Ausführungsbeispiel für ein Bauteil 100 entspricht dem in der Figur 2A dargestellten Ausführungsbeispiel für einen Träger 9 mit einem darauf angeordneten Halbleiterchip 10. Insbesondere ist die
Pufferschicht 3 als Sockel unterhalb des Halbleiterchips 10 gestaltet. Es ist möglich, dass der Halbleiterchip 10 in Draufsicht auf den Träger 9 die Pufferschicht 3 vollständig bedeckt. In diesem Fall ist die Pufferschicht 3
ausschließlich innerhalb einer von dem Halbleiterchip 10 überdeckten Fläche ausgebildet. Alternativ ist es möglich, dass die als Sockel ausgebildete Pufferschicht 3 entlang einer lateralen Richtung seitlich über den Halbleiterchip 10 hinausragt. Insbesondere bedeckt die Pufferschicht 3 die erste Hauptfläche 91, die Metallisierungsschicht 93 und/oder den Grundkörper 90 nur teilweise.
Die in den Figur 3B, 3C und 3D dargestellten
Ausführungsbeispiele für verschiedene Bauteile 100
entsprechen jeweils den in der Figuren 2B, 2C beziehungsweise 2E dargestellten Ausführungsbeispielen für einen Träger 9 mit einem darauf angeordneten Halbleiterchip 10. Die
Pufferschicht 3 kann seitlich über den Halbleiterchip 10 hinausragen und kann die erste Hauptfläche 91, die Metallisierungsschicht 93 und/oder den Grundkörper 90 teilweise oder vollständig bedecken. Das in der Figur 4A dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 3A dargestellten Ausführungsbeispiel für ein Bauteil 100. Im Unterschied hierzu ist der Halbleiterchip 10 in der Figur 4A etwas detaillierter dargestellt.
Der Halbleiterkörper 2 weist eine dem Substrat 1 abgewandte erste Halbleiterschicht 21, eine dem Substrat 1 zugewandte zweite Halbleiterschicht 22 und eine zwischen der ersten und der zweiten Halbleiterschicht angeordnete optisch aktive Zone 23 auf. Der Halbleiterkörper 2 basiert insbesondere auf einem III-V- oder auf einem II-VI-Halbleiterverbundmaterial . Die erste Halbleiterschicht 21 und die zweite Halbleiterschicht 22 können n- beziehungsweise p-leitend ausgebildet und/oder n- beziehungsweise p-dotiert sein, oder umgekehrt.
Der Halbleiterkörper 2 weist eine dem Substrat 1 abgewandte erste Hauptfläche 201 und eine dem Substrat 1 zugewandte zweite Hauptfläche 202 auf. Die erste Hauptfläche 201 und die zweite Hauptfläche 202 begrenzen den Halbleiterkörper 2 jeweils in der vertikalen Richtung. Die Konverterschicht 6 ist durch die weitere Verbindungsschicht 5 an der ersten Hauptfläche 201 des Halbleiterkörpers 2 befestigt. Eine insbesondere freiliegende Oberfläche der Konverterschicht 6 bildet die Vorderseite 101 des Halbleiterchips 10 und/oder des Bauteils 100.
Der Halbleiterchip 10 weist eine erste Kontaktschicht 71 zur elektrischen Kontaktierung der ersten Halbleiterschicht 21 und eine zweite Kontaktschicht 72 zur elektrischen Kontaktierung der zweiten Halbleiterschicht 22 auf. Die erste Kontaktschicht 71 ist in der Figur 4A auf Seiten der ersten Hauptfläche 201 und die zweite Kontaktschicht 72 auf Seiten der zweiten Hauptfläche 202 des Halbleiterkörpers 2
angeordnet. Insbesondere befindet sich die zweite
Kontaktschicht 72 bereichsweise zwischen dem Halbleiterkörper 2 und dem Substrat 1. Über die Kontaktschichten 71 und 72, die zumindest teilweise über die Vorderseite 101 des Bauteils 100 zugänglich sind, kann der Halbleiterchip 10 extern elektrisch kontaktiert werden.
Der Träger 9 kann Leiterbahnen (in den Figuren nicht
dargestellt) aufweisen, die etwa auf der Montagefläche 94 und/oder seitlich der Montagefläche 94 auf der Hauptfläche 91 des Trägers 9 angeordnet sind. Zum Beispiel können die
Kontaktschichten 71 und 72 über Bonddrähte mit den
Leiterbahnen des Trägers 9 elektrisch leitend verbunden werden. Es ist möglich, dass der Träger 9 metallische
Leiterrahmen aufweist. Insbesondere bildet der Hauptkörper 90 die Leiterrahmen, die etwa von einem Formkörper umformt sind. Der Formkörper kann elektrisch isolierend ausgebildet sein.
Das in der Figur 4B dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 4A dargestellten Ausführungsbeispiel für ein Bauteil 100. Im Unterschied hierzu erstreckt sich die zweite Kontaktschicht 72, die in Form eines Durchkontakts gebildet ist, etwa von der zweiten Hauptfläche 202 durch das Substrat 1 hindurch etwa bis zu der Rückseite 102 des Halbleiterchips 10. Insbesondere sind die Pufferschicht 3 und die Verbindungsschicht 4 elektrisch leitfähig ausgebildet. Der Halbleiterchip 10 kann im elektrischen Kontakt mit dem Träger 1 stehen und ist über den Träger 1 elektrisch kontaktierbar .
Abweichend von Figur 4B ist es möglich, dass das Substrat 1 elektrisch leitfähig gestaltet ist. In diesem Fall kann auf die als Durchkontakt ausgebildete zweite Kontaktschicht 72 verzichtet werden.
Das in der Figur 4C dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 4B dargestellten Ausführungsbeispiel für ein Bauteil 100. Im Unterschied hierzu weist der Halbleiterchip 10 eine Durchkontaktierung 70 auf, die sich etwa von der zweiten Hauptfläche 202 oder von der ersten Kontaktschicht 71 durch die zweite
Halbleiterschicht 22 und die aktive Zone 23 hindurch in die erste Halbleiterschicht 21 hinein erstreckt. Zur seitlichen elektrischen Isolierung ist die Durchkontaktierung 70 etwa von einer Isolierungsschicht 8 in lateralen Richtungen vollumfänglich umschlossen.
Gemäß Figur 4C befinden sich sowohl die erste Kontaktschicht 71 als auch die zweite Kontaktschicht 72 bereichsweise an der zweiten Hauptfläche 202. Die erste Kontaktschicht 71 ist zumindest stellenweise zwischen dem Substrat 1 und dem
Halbleiterkörper 2 angeordnet. Abweichend von der Figur 4C ist es möglich, dass sich sowohl die erste Kontaktschicht 71 als auch die zweite Kontaktschicht 72 durch das Substrat 1 hindurch erstrecken. In solchen Fällen ist der Halbleiterchip 10 ein oberflächenmontierbarer Halbleiterchip, der
ausschließlich an dessen Rückseite 102 elektrisch
kontaktierbar ist. In den Figuren 5A, 5B, 5C und 5D sind Ergebnisse einiger experimenteller Messungen (Figur 5A) und einiger Simulationen (Figuren 5B, 5C und 5D) für ein Bauteil 100 graphisch
dargestellt. Die Bezeichnungen K, N und S stehen für Krümmung des Halbleiterchips 10, die am Halbleiterchip 10 ermittelte maximale Normalspannung beziehungsweise die am Halbleiterchip ermittelte maximale Schubspannung bei Zimmertemperatur nach dem Verbindungsprozess . Die Parameter 03, M3, Tl und T2 bedeuten in der angegebenen Reihenfolge „ohne Pufferschicht 3", „mit Pufferschicht 3", „vor dem Tempern" beziehungsweise „nach dem Tempern" .
Als Probe wird ein Bauteil 100 etwa gemäß Figur 1B oder 3A aufweisend einen Halbleiterchip 10 und einen Träger 9 verwendet, wobei der Träger 9 Leiterrahmen aus Kupfer
aufweist und wobei der Halbleiterchip 10 ein Silizium- Substrat 1 umfasst und mittels einer Lotschicht 4 auf dem Träger 9 befestigt ist. Der Träger 9 oder der Grundkörper 90 des Trägers 9 weist eine Schichtdicke von zirka 150 ym auf. Die Pufferschicht 3 ist aus Gold gebildet und weist eine Schichtdicke D3 von zirka 2 ym auf.
Der Figur 5A kann entnommen werden, dass mit der Verwendung der Pufferschicht 3 die Krümmung K verringert wird. Auch lässt sich die Krümmung K des Halbleiterchips 10 und/oder des Bauteils 100 durch einen Temperprozess reduzieren, wobei die Krümmung K in Anwesenheit der Pufferschicht 3 deutlich stärker reduzieren lässt. Dieser Effekt bezüglich der
Reduzierung der Krümmung K kann ebenfalls der Figur 5B entnommen werden. Gemäß den in den Figuren 5A und 5B
dargestellten Ergebnissen weist der Halbleiterchip 10 die kleinste Krümmung K auf, wenn das Bauteil 100 eine
Pufferschicht 3 aufweist und das Bauteil 100 insbesondere nach dem Befestigen des Halbleiterchips 10 auf dem Träger 9 thermisch behandelt wird.
Im Vergleich zu der Krümmung K sind analoge Ergebnisse für die normierte Normalspannung N und die Schubspannung S in den Figuren 5C und 5D dargestellt. Dabei sind die maximale
Normalspannung N und die maximale Schubspannung S für ein Bauteil ohne die Pufferschicht 3 zum Zeitpunkt Tl auf 1 normiert. Es hat sich herausgestellt, dass das Bauteil 100 am stabilsten ist, wenn das Bauteil 100 eine Pufferschicht 3 aufweist und thermisch behandelt wird. Dabei kann die
maximale Normalspannung N oder die maximale Schubspannung S um mehr als 20 % oder um mehr als 40 % reduziert werden. Es wird außerdem festgestellt, dass die maximale
Normalspannung N mit zunehmender Schichtdicke der
Pufferschicht 3 abnimmt. Bei Schichtdicken von 0,5 ym, 1 ym und 2 ym wird in der angegebenen Reihenfolge eine maximale Normalspannung von 127 MPa, 125 MPa und 124 MPa ermittelt.
Es wird außerdem festgestellt, dass im Vergleich zu einem Bauteil 100 gemäß Figur 1B die Krümmung K, die Normalspannung N und die Schubspannung S bei einem Bauteil 100 gemäß den Figuren 3A, 3B, 3C und 3D stärker reduzieren lassen. Der Grund hierfür ist, dass sich die Pufferschicht 3 im Vergleich zu dem Bauteil gemäß Figur 1B nicht nur unmittelbar unterhalb des Halbleiterchips 10 befindet sondern auch seitlich über den Halbleiterchiprand hinausragen kann. In diesem Fall kann ein größerer Anteil der ersten Hauptfläche 91 des Trägers 9 oder die gesamte erste Hauptfläche 91 von der Pufferschicht 3 bedeckt werden, wodurch auftretende innere thermo-mechanische Verspannung besser kompensiert werden. Die Simulationen haben außerdem gezeigt, dass die Pufferwirkung zusätzlich erhöht wird, wenn die Pufferschicht 3 nicht kontinuierlich sondern - etwa wie in den Figuren 2C, 2D, 2E, 2F, 3C und 3D dargestellt -strukturiert ausgebildet ist. In diesem Fall kann die Öffnung 95 oder die Mehrzahl von Öffnungen 95 als Kompensationszonen wirken, die starke
Verformungen oder Verbiegungen des Trägers 1 verhindern.
Figuren 6A und 6B zeigen einige weitere Ergebnisse für die ermittelte Normalspannung N und die ermittelte Krümmung K zum Zeitpunkt Tl vor der thermischen Behandlung oder zum
Zeitpunkt T2 nach der thermischen Behandlung. Dabei werden Bauteile 100 mit unterschiedlichen Gestaltungen, nämlich gemäß Figur 1A, 3B oder 3C und teilweise mit
unterschiedlichen Schichtdicken D3 der Pufferschicht 3, untersucht. Es hat sich herausgestellt, dass die
Pufferwirkung der Pufferschicht 3 mit zunehmender
Schichtdicke D3 zunimmt. Eine laterale Strukturierung der Pufferschicht 3 (Figur 3C) kann die Pufferwirkung noch zusätzlich erhöhen. Außerdem führt eine thermische Behandlung zu einer signifikanten Reduzierung der Krümmung K des
Halbleiterchips 10 und der am Halbleiterchip 10 ermittelten maximalen Normalspannung N.
Das in der Figur 7A dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 4C dargestellten Ausführungsbeispiel für ein Bauteil 100. Im Unterschied hierzu ist der Halbleiterkörper 2 zwischen dem Substrat 1 und dem Träger 9 oder der Pufferschicht 3 angeordnet. Das
Substrat 1 befindet sich zwischen dem Halbleiterkörper 2 und der Konverterschicht 6. Insbesondere ist der Halbleiterchip 10 ein Flip-Chip. Das Substrat 1 kann strahlungsdurchlässig ausgebildet sein. Im weiteren Unterschied zu dem in der Figur 4C dargestellten Bauteil 100 weisen/weist die Pufferschicht 3 und/oder die Verbindungsschicht 4 Teilbereiche auf, die durch einen
Zwischenbereich 80 lateral beabstandet sind. Der
Zwischenbereich 80 kann mit einem elektrisch isolierenden Material gefüllt sein. Ein erster Teilbereich 41 der
Verbindungsschicht 4 ist etwa mit der ersten Kontaktschicht
71 elektrisch verbunden. Ein zweiter Teilbereich 42 der
Verbindungsschicht 4 ist etwa mit der zweiten Kontaktschicht 72 elektrisch verbunden. Ein erster Teilbereich 31 der
Pufferschicht 3 ist durch den Zwischenbereich 80 von einem zweiten Teilbereich 32 der Pufferschicht 3 lateral
beabstandet und insbesondere von diesem elektrisch isoliert. Der Zwischenbereich 80 erstreckt sich entlang der vertikalen Richtung insbesondere durch die die Pufferschicht 3 und/oder durch die Verbindungsschicht 4 hindurch.
Über die ersten Teilbereiche 31 und 41 kann die erste
Kontaktschicht 71 etwa mit einer ersten Anschlussfläche oder mit einer ersten Leiterbahn auf dem Träger 9 (in der Figur 7A nicht dargestellt) elektrisch kontaktiert werden. Über die zweiten Teilbereiche 32 und 42 kann die zweite Kontaktschicht
72 etwa mit einer zweiten Anschlussfläche oder mit einer zweiten Leiterbahn auf dem Träger 9 (in der Figur 7A nicht dargestellt) elektrisch kontaktiert werden.
Abweichend von der Figur 7A ist es möglich, dass sich die Kontaktschichten 71 und 72 durch die Pufferschicht 3 hindurch erstrecken und etwa durch eine Isolierungsschicht von der Pufferschicht 3 elektrisch isoliert sind. In diesem Fall kann die Pufferschicht 3 weiterhin zusammenhängend gestaltet sein. Es ist auch möglich, dass sich der Zwischenbereich 80 durch den Träger 9 hindurch erstrecken und den Träger 9 in zwei voneinander lateral beabstandete Teilbereiche trennt.
Das in der Figur 7B dargestellte Ausführungsbeispiel
entspricht im Wesentlichen dem in der Figur 4C dargestellten Ausführungsbeispiel für ein Bauteil 100. Im Unterschied hierzu sind sowohl die erste Kontaktschicht 71 als auch die zweite Kontaktschicht 72 als Durchkontakte durch das Substrat 1 hindurch gebildet. Die in der Figur 7B dargestellte
elektrische Kontaktierung zwischen dem Halbleiterchip 10 und dem Träger 9 entspricht der in der Figur 7A dargestellten Kontaktierung .
Durch eine Pufferschicht insbesondere aus einem duktilen Material, die zwischen einem metallischen Träger und einem auf dem Träger befestigten Halbleiterchip angeordnet ist, kann ein Bauteil aufweisend den Träger und den Halbleiterchip besonders mechanisch stabil gestaltet werden. Ein solches Bauteil ist zudem hinsichtlich dessen mechanischer Stabilität und/oder Farbortstabilität besonders unempfindlich gegenüber großen Temperaturschwankungen.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 10 2017 119 344.8, deren
Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Die Erfindung umfasst vielmehr jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Ansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben ist. Bezugs zeichenliste
100 Bauteil
10 Halbleiterchip
101 Vorderseite des Halbleiterchips/ des Bauteils
102 Rückseite des Halbleiterchips
1 Substrat des Halbleiterchips
2 Halbleiterkörper
21 erste Halbleiterschicht
22 zweite Halbleiterschicht
23 optische aktive Zone
201 Oberseite des Halbleiterkörpers
202 Unterseite des Halbleiterkörpers
3 Pufferschicht
31 erster Teilbereich der Pufferschicht
32 zweiter Teilbereich der Pufferschicht
4 Verbindungsschicht
41 erster Teilbereich der Verbindungsschicht
42 zweiter Teilbereich der Verbindungsschicht
5 weitere Verbindungsschicht
6 Konverterschicht
71 erste Kontaktschicht
72 zweite Kontaktschicht
70 Durchkontaktierung
8 Isolierungsschicht
80 Zwischenbereich
9 Träger des Bauteils
90 Grundkörper des Trägers
91 erste Hauptfläche/ Vorderseite des Trägers
92 zweite Hauptfläche/ Rückseite des Trägers 93 Metallisierungsschicht
94 Montagefläche des Trägers
95 Öffnung der Pufferschicht
96 erster Teilbereich der Hauptfläche
97 zweiter Teilbereich der Hauptfläche
D3 vertikale Schichtdicke der Pufferschicht
K Krümmung
N Normalspannung
S Schubspannung
03 ohne Pufferschicht 3
M3 mit Pufferschicht 3
Tl vor dem Tempern
T2 nach dem Tempern

Claims

Patentansprüche
1. Bauteil (100) mit einem Halbleiterchip (10), einer
Pufferschicht (3), einer Verbindungsschicht (4) und einem metallischen Träger (9), wobei
- der Halbleiterchip ein Substrat (1) und einen darauf
angeordneten Halbleiterkörper (2) umfasst,
- der metallische Träger einen thermischen
Ausdehnungskoeffizienten aufweist, der mindestens 1,5-mal so groß ist wie ein thermischer Ausdehnungskoeffizient des
Substrats oder des Halbleiterchips,
- der Halbleiterchip mittels der Verbindungsschicht auf
einer Montagefläche (94) des metallischen Trägers derart befestigt ist, dass die Verbindungsschicht zwischen dem Halbleiterchip und der Pufferschicht angeordnet ist und an eine Rückseite (102) des Halbleiterchips angrenzt,
- die Pufferschicht eine Fließspannung aufweist, die
mindestens 10 MPa ist und höchstens 300 MPa beträgt, und
- das Substrat (1) des Halbleiterchips und der metallische Träger (9) des Bauteils eine größere Fließspannung
aufweisen als die Pufferschicht (3) , wobei
- das Substrat ein Aufwachssubstrat ist, auf dem der Halbleiterkörper (2) epitaktisch aufgewachsen ist, oder
- das Substrat einen metallischen Durchkontakt (72) und einen Grundkörper aus einem Halbleitermaterial oder aus einem elektrisch isolierenden Material aufweist, wobei sich der Durchkontakt durch den Grundkörper hindurch erstreckt.
2. Bauteil nach dem vorhergehenden Anspruch, bei dem die Pufferschicht (3) derart strukturiert ausgebildet ist, dass diese eine Öffnung (95) aufweist, die sich entlang vertikaler Richtung in die Pufferschicht hinein oder durch die Pufferschicht hindurch in den Grundkörper (90) hinein erstreckt und in lateraler Richtung seitlich der
Montagefläche (94) angeordnet ist.
3. Bauteil nach einem der vorhergehenden Ansprüche,
bei dem in Draufsicht auf den Träger (9) die Pufferschicht (3) bereichsweise von dem Halbleiterchip (10) überdeckt ist und bereichsweise seitlich über den Halbleiterchip
hinausragt .
4. Träger (9) mit einer Pufferschicht (3) und einem
Grundkörper (90), wobei
- der Träger eine Montagefläche (94) zur Aufnahme eines
Halbleiterchips (10) aufweist, wobei sich die
Pufferschicht zwischen der Montagefläche und dem
Grundkörper befindet,
- die Pufferschicht eine Fließspannung aufweist, die
mindestens 10 MPa und höchstens 300 MPa ist,
- der Träger metallisch ausgebildet ist,
- der Grundkörper und Pufferschicht hinsichtlich der
Materialzusammensetzung derart gestaltet sind, dass eine Fließspannung des Grundkörpers größer ist als die
Fließspannung der Pufferschicht, und
die Pufferschicht (3) derart strukturiert ausgebildet ist, dass diese eine Öffnung (95) aufweist, die sich entlang vertikaler Richtung in die Pufferschicht hinein oder durch die Pufferschicht hindurch in den Grundkörper (90) hinein erstreckt und in lateraler Richtung seitlich der
Montagefläche (94) angeordnet ist.
5. Träger oder Bauteil nach einem der vorhergehenden
Ansprüche, bei dem die Pufferschicht (3) grobkörnig mit einer mittleren Korngröße größer als 100 nm ausgebildet ist.
6. Träger oder Bauteil nach dem vorhergehenden Anspruch, bei dem die Pufferschicht (3) metallisch und grobkörnig mit einer mittleren Korngröße zwischen 100 nm und 1 ym
ausgebildet ist.
7. Träger oder Bauteil nach einem der vorhergehenden
Ansprüche, wobei
- der Träger (9) zumindest ein Material aus der Gruppe
bestehend aus Ag, AI, Au, Cu, Mg, Mn, Ni, Pb, Pt, Sn, Mo, W und Zn aufweist, und
- die Pufferschicht (3) zumindest ein Metall aufweist, wobei die Pufferschicht bezüglich deren Materialauswahl und in Hinblick auf den Träger (9) und/oder das Substrat (1) derart ausgebildet ist, dass diese eine geringere
Fließspannung aufweist als der Träger und/oder das
Substrat.
8. Träger oder Bauteil nach einem der vorhergehenden
Ansprüche, bei dem
- die Pufferschicht (3) eine vertikale Schichtdicke zwischen einschließlich 250 nm und 10 ym aufweist, und
- der Grundkörper (90) oder der gesamte Träger (9) eine
vertikale Schichtdicke von mindestens 50 ym aufweist.
9. Träger oder Bauteil nach einem der vorhergehenden
Ansprüche, bei dem eine auf der Montagefläche (94)
angeordnete Verbindungsschicht (4) eine Lotschicht ist.
10. Träger oder Bauteil nach einem der vorhergehenden
Ansprüche, wobei der Träger (9) eine Leiterplatte ist, die für die Montage und für die elektrische Kontaktierung eines oder einer Mehrzahl von Halbleiterchips (10) eingerichtet ist .
11. Träger oder Bauteil nach einem der vorhergehenden
Ansprüche, wobei der Träger (9) eine Metallisierungsschicht (93) aufweist, die an die Pufferschicht (3) angrenzt.
12. Träger oder Bauteil nach dem vorhergehenden Anspruch, wobei die Metallisierungsschicht (93) eine galvanische
Metallschicht ist.
13. Träger oder Bauteil nach einem der Ansprüche 1 bis 12, wobei die Montagefläche (94) ein Teilbereich einer ersten Hauptfläche (91) des Trägers (9) ist, und die Pufferschicht derart strukturiert ausgebildet ist, dass diese die
Montagefläche (94) vollständig und die erste Hauptfläche (91) nur teilweise bedeckt.
14. Träger oder Bauteil nach einem der Ansprüche 1 bis 13, wobei die Pufferschicht (3) derart strukturiert ausgebildet ist, dass diese eine Öffnung (95) aufweist, wobei die Öffnung (95) die Form eines Grabens oder Rahmens aufweist, der die Montagefläche (94) lateral teilweise oder vollumfänglich umgibt, sodass die Montagefläche (94) als lokale vertikale Erhöhung auf einer Hauptfläche (91) des Trägers (9)
ausgebildet ist und in lateralen Richtungen von der Öffnung (95) begrenzt ist.
15. Träger oder Bauteil nach einem der Ansprüche 1 bis 12, wobei die Pufferschicht (3) zusammenhängend ausgebildet ist und in Draufsicht auf den Träger (9) den Grundkörper (90) des Trägers vollständig bedeckt.
16. Bauteil nach einem der vorhergehenden Ansprüche,
das eine Konverterschicht (6) aufweist, die auf einer dem Träger (9) abgewandten Oberfläche des Halbleiterchips (10) angeordnet ist, wobei der Halbleiterchip (10) eine Licht emittierende Diode ist und die Konverterschicht
wellenlängenkonvertierende Leuchtstoffe aufweist.
17. Bauteil nach dem vorhergehenden Anspruch,
bei dem das Substrat (1) und/oder der Träger (9) eine
vertikale Schichtdicke kleiner als 400 ym aufweisen/aufweist und die Konverterschicht (6) ein vorgefertigtes
Konverterplättchen ist, das über eine weitere
Verbindungsschicht (5) mit dem Halbleiterchip (10) befestigt ist .
18. Verfahren zur Herstellung des Bauteils (100) gemäß einem der vorhergehenden Ansprüche, wobei das Bauteil nach der
Befestigung des Halbleiterchips (10) auf dem Träger (9) getempert wird.
19. Verfahren nach dem vorhergehenden Anspruch,
wobei die Verbindungsschicht (4) eine AuSn-basierte
Lotschicht ist und das Bauteil (100) zur Anpassung der
Fließeigenschaften der Verbindungsschicht und der
Pufferschicht (3) bei Temperaturen zwischen einschließlich 125 °C und 200 °C getempert wird.
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