WO2018232789A1 - 金属氧化物薄膜晶体管及其制作方法、显示面板 - Google Patents

金属氧化物薄膜晶体管及其制作方法、显示面板 Download PDF

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张良芬
吴元均
徐源竣
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TCL China Star Optoelectronics Technology Co Ltd
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]

Definitions

  • the invention belongs to the technical field of thin film transistors, and in particular to a metal oxide thin film transistor, a manufacturing method thereof and a display panel.
  • a thin film transistor is generally used as a control switch.
  • thin film transistors are generally made of amorphous silicon (a-Si) thin film transistors.
  • amorphous silicon (a-Si) thin film transistors have low electron mobility.
  • metal oxide thin film transistors have higher mobility and can be applied to transparent display technology, so they have high research and development value.
  • an object of the present invention is to provide a metal oxide semiconductor thin film transistor, a method of fabricating the same, and a display panel.
  • a metal oxide thin film transistor includes: a substrate; a metal oxide semiconductor layer disposed on the substrate, the metal oxide semiconductor layer including a semiconductor body layer and respectively located at a source contact layer and a drain contact layer at both ends of the semiconductor body layer; a gate insulating layer disposed on the semiconductor body layer; a gate disposed on the gate insulating layer; and a first passivation layer disposed On the gate, the source contact layer and the drain contact layer, the first passivation layer has a first via and a second via, the first via exposing the a source contact layer, the second via hole exposing the drain contact layer; a source and a drain disposed on the first passivation layer, the source filling the first via hole to In contact with the source contact layer, the drain fills the second via to contact the drain contact layer.
  • the semiconductor body layer is made of amorphous indium gallium zinc oxide
  • the source contact layer and the drain contact layer is made of hydrogen doped indium gallium zinc oxide.
  • the metal oxide thin film transistor further includes: a second passivation layer disposed on the gate, the source contact layer, and the drain contact layer, wherein the first passivation layer is disposed On the second passivation layer.
  • the first passivation layer is made of an oxide of silicon
  • the second passivation layer is made of a nitride of silicon
  • the second passivation layer has a thickness of 5 nm to 50 nm.
  • a display panel comprising the above metal oxide thin film transistor.
  • the display panel is a liquid crystal display panel or an OLED display panel.
  • a method of fabricating a metal oxide thin film transistor includes the steps of: providing a substrate; forming a metal oxide semiconductor layer on the substrate; and forming the metal oxide semiconductor on the substrate Forming a gate insulating layer on the layer; forming a gate on the gate insulating layer; patterning the gate and the gate insulating layer to form the gate and the gate Both ends of the insulating layer are removed to expose both ends of the metal oxide semiconductor layer; ion implantation is performed on both ends of the exposed metal oxide semiconductor layer to form a source contact layer and a drain, respectively Forming a first passivation layer on the gate, the source contact layer and the drain contact layer; forming a first via and a second pass in the first passivation layer a hole, the first via exposing the source contact layer, the second via exposing the drain contact layer; forming a source and a drain on the first passivation layer
  • the source pad fills the first via hole to The source contact layer, said drain electrode of said second via hole is
  • the manufacturing method further comprises the steps of: contacting the gate, the source contact layer and the drain Forming a second passivation layer on the layer; forming a first via and a second via in the first passivation layer, the first via exposing the source contact layer, In the second via hole exposing the drain contact layer, the first via hole and the second via hole respectively penetrate the second passivation layer.
  • a metal oxide semiconductor layer is formed on the substrate by using amorphous indium gallium zinc oxide.
  • the second passivation layer is formed on the gate, the source contact layer and the drain contact layer by using a nitride of silicon, and the second passivation layer has a thickness of 5 nm to 50 nm.
  • the present invention provides a metal oxide thin film transistor having high electron mobility, and a display panel having the metal oxide thin film transistor has high reliability, high luminance, low power consumption, and the like advantage.
  • FIG. 1 is a schematic structural view of a metal oxide thin film transistor according to an embodiment of the present invention.
  • FIGS. 2A through 2J are flow charts of a method of fabricating a metal oxide thin film transistor in accordance with an embodiment of the present invention.
  • FIG. 1 is a schematic structural view of a metal oxide thin film transistor according to an embodiment of the present invention.
  • a metal oxide thin film transistor includes a substrate 100, a metal oxide semiconductor layer 200, a gate insulating layer 300, a gate 400, a first passivation layer 500, and a second passivation layer 600. Source 700 and drain 800.
  • the substrate 100 can be, for example, a glass substrate or a resin substrate.
  • the metal oxide semiconductor layer 200 is disposed on the substrate 100.
  • the metal oxide semiconductor layer 200 includes a semiconductor body layer 210 and a source contact layer 220 and a drain contact layer 230 respectively located at opposite ends of the semiconductor body layer 210.
  • the semiconductor body layer 210 is made of amorphous indium gallium zinc oxide
  • the source contact layer 220 and the drain contact layer 230 are hydrogen-doped amorphous indium gallium zinc oxide. It is made, but the invention is not limited thereto.
  • the gate insulating layer 300 is disposed on the semiconductor body layer 210.
  • the gate insulating layer 300 may be, for example, a SiN x /SiO x structure formed on the semiconductor body layer 210, but the invention is not limited thereto, for example, the gate insulating layer 300 may also be a single-layer SiN x structure or SiO x structure.
  • the gate 400 is disposed on the gate insulating layer 500.
  • the gate 400 may be, for example, a molybdenum aluminum molybdenum (MoAlMo) structure or a titanium aluminum titanium (TiAlTi) structure, or may be a single layer molybdenum structure or a single layer aluminum structure.
  • MoAlMo molybdenum aluminum molybdenum
  • TiAlTi titanium aluminum titanium
  • the second passivation layer 600 is disposed on the gate 400, the source contact layer 220, and the drain contact layer 230.
  • the second passivation layer 600 may be formed of a nitride of silicon such as SiN x and has a thickness of 5 nm to 50 nm, but the present invention is not limited thereto. As another embodiment of the present invention, the second passivation layer 600 may not be present.
  • the first passivation layer 500 is disposed on the second passivation layer 600.
  • the first passivation layer 500 is formed of an oxide of silicon such as SiO x , but the present invention is not limited thereto.
  • the second passivation layer 600 is not present, the first passivation layer 500 is directly disposed on the gate 400, the source contact layer 220, and the drain contact layer 230.
  • first passivation layer 500 and the second passivation layer 600 have a first via 561 and a second Via 562, first via 561 exposes source contact layer 220, and second via 562 exposes drain contact layer 230.
  • the source 700 and the drain 800 are disposed on the first passivation layer 500, the source 700 fills the first via 561 to be in contact with the source contact layer 220, and the source 700 fills the second via 562 to The drain contact layer 230 is in contact.
  • the source 700 and the drain 800 may be a molybdenum aluminum molybdenum (MoAlMo) structure or a titanium aluminum titanium (TiAlTi) structure, or may be a single layer molybdenum structure or a single layer aluminum structure.
  • the metal oxide thin film transistor according to an embodiment of the present invention can be applied in a display panel such as a liquid crystal display panel and an OLED display panel.
  • the metal oxide thin film transistor of the embodiment of the present invention has high electron mobility, and the display panel having the metal oxide thin film transistor has advantages of high reliability, high luminance, low power consumption, and the like.
  • FIGS. 2A through 2J are flow charts of a method of fabricating a metal oxide thin film transistor in accordance with an embodiment of the present invention.
  • Step 1 Referring to FIG. 2A, a substrate 100 is provided.
  • the substrate 100 may be, for example, an insulating and transparent glass substrate or a resin substrate.
  • Step 2 Referring to FIG. 2B, a metal oxide semiconductor layer 200 is formed on the substrate 100.
  • the metal oxide semiconductor layer 200 is made of amorphous indium gallium zinc oxide, but the present invention is not limited thereto.
  • a gate insulating layer 300 is formed on the metal oxide semiconductor layer 200.
  • the gate insulating layer 300 may be, for example, a SiN x /SiO x structure formed on the semiconductor body layer 210, but the invention is not limited thereto, for example, the gate insulating layer 300 may also be a single-layer SiN x structure or SiO x structure.
  • a gate electrode 400 is formed on the gate insulating layer 300.
  • the gate 400 may be, for example, a molybdenum aluminum molybdenum (MoAlMo) structure or a titanium aluminum titanium (TiAlTi) structure, or may be a single layer molybdenum structure or a single layer aluminum structure.
  • Step 5 Referring to FIG. 2E, the gate 400 and the gate insulating layer 300 are patterned to Both ends of the gate electrode 400 and the gate insulating layer 300 are removed, thereby exposing both ends of the metal oxide semiconductor layer 200;
  • Step 6 Referring to FIG. 2F, ion implantation is performed on both ends of the exposed metal oxide semiconductor layer 200 to form a source contact layer 220 and a drain contact layer 230, respectively.
  • the semiconductor body layer 210 is located between the source contact layer 220 and the drain contact layer 230. Further, in this step, ion implantation is performed using hydrogen ions, but the present invention is not limited thereto.
  • Step 7 Referring to FIG. 2G, a second passivation layer 600 is formed on the gate 400, the source contact layer 220, and the drain contact layer 230.
  • the second passivation layer 600 may be formed of a nitride of silicon such as SiN x and has a thickness of 5 nm to 50 nm, but the present invention is not limited thereto.
  • the second passivation layer 600 may not be present, that is, the step may be omitted.
  • Step 8 Referring to FIG. 2H, a first passivation layer 500 is formed on the second passivation layer 600.
  • the first passivation layer 500 is formed of an oxide of silicon such as SiO x , but the present invention is not limited thereto.
  • the step 7 is omitted, the first passivation layer 500 is directly formed on the gate 400, the source contact layer 220, and the drain contact layer 230.
  • Step 9 Referring to FIG. 2I, a first via hole 561 and a second via hole 562 are formed in the first passivation layer 500 and the second passivation layer 600, and the first via hole 561 exposes the source contact layer 220, The second via 562 exposes the drain contact layer 230.
  • Step 10 Referring to FIG. 2J, a source 700 and a drain 800 are formed on the first passivation layer 500.
  • the source 700 fills the first via 561 to be in contact with the source contact layer 220, and the drain 800 fills the second.
  • the via 562 is in contact with the drain contact layer 230.

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  • Thin Film Transistor (AREA)

Abstract

一种金属氧化物薄膜晶体管，其包括：基板（100）；金属氧化物半导体层（200），设置于基板（100）上，金属氧化物半导体层（200）包括半导体本体层（210）及分别位于半导体本体层（210）两端的源极接触层（220）和漏极接触层（230）；栅极绝缘层（300），设置于半导体本体层上（210）；栅极（400），设置于栅极绝缘层（300）上；第一钝化层（500），设置于栅极（400）、源极接触层（220）和漏极接触层（230）上，第一钝化层（500）中具有第一过孔（561）和第二过孔（562），第一过孔（561）暴露出源极接触层（220），第二过孔（562）暴露出漏极接触层（230）；源极（700）和漏极（800），设置于第一钝化层（500）上，源极（700）填充第一过孔（561），以与源极接触层（220）接触，漏极（800）填充第二过孔（562），以与漏极接触层（230）接触。一种金属氧化物薄膜晶体管的制作方法及显示面板。该金属氧化物薄膜晶体管具有较高的电子迁移率。

Description

金属氧化物薄膜晶体管及其制作方法、显示面板 技术领域
本发明属于薄膜晶体管技术领域，具体地讲，涉及一种金属氧化物薄膜晶体管及其制作方法、显示面板。
背景技术
目前，在现有的显示面板中，诸如液晶显示面板或者OLED显示面板中，通常利用薄膜晶体管(TFT)来作为控制开关。其中，薄膜晶体管通常都采用非晶硅(a-Si)薄膜晶体管。
然而，众所周知，非晶硅(a-Si)薄膜晶体管的电子迁移率较低。与非晶硅薄膜晶体管相比，金属氧化物薄膜晶体管的迁移率较高，且可应用于透明显示技术，故具有较高的研究开发价值。
发明内容
为了解决上述现有技术的问题，本发明的目的在于提供一种能够金属氧化物半导体薄膜晶体管及其制作方法、显示面板。
根据本发明的一方面，提供了一种金属氧化物薄膜晶体管，其包括：基板；金属氧化物半导体层，设置于所述基板上，所述金属氧化物半导体层包括半导体本体层以及分别位于所述半导体本体层两端的源极接触层和漏极接触层；栅极绝缘层，设置于所述半导体本体层上；栅极，设置于所述栅极绝缘层上；第一钝化层，设置于所述栅极、所述源极接触层和所述漏极接触层上，所述第一钝化层中具有第一过孔和第二过孔，所述第一过孔暴露出所述源极接触层，所述第二过孔暴露出所述漏极接触层；源极和漏极，设置于所述第一钝化层上，所述源极填充所述第一过孔，以与所述源极接触层接触，所述漏极填充所述第二过孔，以与所述漏极接触层接触。
可选地，所述半导体本体层由非晶的铟镓锌氧化物制成，所述源极接触层 和所述漏极接触层由氢掺杂的铟镓锌氧化物制成。
可选地，所述金属氧化物薄膜晶体管还包括：第二钝化层，设置于所述栅极、所述源极接触层、所述漏极接触层上，所述第一钝化层设置于所述第二钝化层上。
可选地，所述第一钝化层由硅的氧化物制成，所述第二钝化层由硅的氮化物制成，所述第二钝化层的厚度为5nm～50nm。
根据本发明的另一方面，还提供了一种显示面板，其包括上述的金属氧化物薄膜晶体管。
可选地，所述显示面板为液晶显示面板或者OLED显示面板。
根据本发明的又一方面，又提供了一种金属氧化物薄膜晶体管的制作方法，其包括步骤：提供一基板；在所述基板上制作形成金属氧化物半导体层；在所述金属氧化物半导体层上制作形成栅极绝缘层；在所述栅极绝缘层上制作形成栅极；对所述栅极和所述栅极绝缘层进行图案化处理，以将所述栅极和所述栅极绝缘层的两端去除，从而将所述金属氧化物半导体层的两端暴露出；对暴露出的所述金属氧化物半导体层的两端进行离子注入，以分别形成源极接触层和漏极接触层；在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层；在所述第一钝化层中制作形成第一过孔和第二过孔，所述第一过孔暴露出所述源极接触层，所述第二过孔暴露出所述漏极接触层；在所述第一钝化层上制作形成源极和漏极，所述源极填充所述第一过孔，以与所述源极接触层接触，所述漏极填充所述第二过孔，以与所述漏极接触层接触。
可选地，在步骤“对暴露出的所述金属氧化物半导体层的两端进行离子注入，以分别形成源极接触层和漏极接触层”之后，且在步骤“在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层”之前，所述制作方法还包括步骤：在所述栅极、所述源极接触层和所述漏极接触层上制作形成第二钝化层；在步骤“在所述第一钝化层中制作形成第一过孔和第二过孔，所述第一过孔暴露出所述源极接触层，所述第二过孔暴露出所述漏极接触层”中，所述第一过孔和所述第二过孔分别贯通所述第二钝化层。
可选地，在步骤“在所述基板上制作形成金属氧化物半导体层”中，利用非晶的铟镓锌氧化物在所述基板上制作形成金属氧化物半导体层。
可选地，在步骤“在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层”中，利用硅的氧化物在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层；在步骤“在所述栅极、所述源极接触层和所述漏极接触层上制作形成第二钝化层”中，利用硅的氮化物在所述栅极、所述源极接触层和所述漏极接触层上制作形成第二钝化层，所述第二钝化层的厚度为5nm～50nm。
本发明的有益效果：本发明提供了一种金属氧化物薄膜晶体管，其具有较高的电子迁移率，并且具有该金属氧化物薄膜晶体管的显示面板具有高可靠性、高亮度、低功耗等优点。
附图说明
通过结合附图进行的以下描述，本发明的实施例的上述和其它方面、特点和优点将变得更加清楚，附图中：
图1是根据本发明的实施例的金属氧化物薄膜晶体管的结构示意图；
图2A至图2J是根据本发明的实施例的金属氧化物薄膜晶体管的制作方法的流程图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。
在附图中，为了清楚器件，夸大了层和区域的厚度。相同的标号在整个说明书和附图中表示相同的元器件。
将理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上” 时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。可选择地，当元件被称作“直接在”另一元件“上”时，不存在中间元件。
图1是根据本发明的实施例的金属氧化物薄膜晶体管的结构示意图。
参照图1，根据本发明的实施例的金属氧化物薄膜晶体管包括基板100、金属氧化物半导体层200、栅极绝缘层300、栅极400、第一钝化层500、第二钝化层600、源极700和漏极800。
具体而言，基板100可例如是玻璃基板或者树脂基板。
金属氧化物半导体层200设置于基板100上。金属氧化物半导体层200包括半导体本体层210以及分别位于半导体本体层210两端的源极接触层220和漏极接触层230。在本实施例中，优选地，半导体本体层210由非晶的铟镓锌氧化物制成，而源极接触层220和漏极接触层230由氢掺杂的非晶的铟镓锌氧化物制成，但本发明并不限制于此。
栅极绝缘层300设置于半导体本体层210上。这里，栅极绝缘层300可例如是在半导体本体层210上形成的SiNx/SiOx结构，但本发明并不限制于此，例如栅极绝缘层300也可以是单层的SiNx结构或SiOx结构。
栅极400设置于栅极绝缘层500上。栅极400可例如是钼铝钼(MoAlMo)结构或钛铝钛(TiAlTi)结构，也可以是单层的钼结构或者单层的铝结构。
第二钝化层600设置于栅极400、源极接触层220和漏极接触层230上。在本实施例中，优选地，第二钝化层600可以由硅的氮化物(诸如SiNx)形成，且其厚度为5nm～50nm，但本发明并不限制于此。作为本发明的另一实施方式，第二钝化层600可以不存在。
第一钝化层500设置于第二钝化层600上。在本实施例中，优选地，第一钝化层500由硅的氧化物(诸如SiOx)形成，但本发明并不限制于此。当第二钝化层600不存在时，第一钝化层500直接设置于栅极400、源极接触层220和漏极接触层230上。
进一步地，第一钝化层500和第二钝化层600中具有第一过孔561和第二 过孔562，第一过孔561暴露出源极接触层220，第二过孔562暴露出漏极接触层230。
源极700和漏极800设置于第一钝化层500上，源极700填充第一过孔561，以与源极接触层220接触，源极700填充第二过孔562，以与所述漏极接触层230接触。源极700和漏极800可采用钼铝钼(MoAlMo)结构或钛铝钛(TiAlTi)结构，也可以是单层的钼结构或者单层的铝结构。
根据本发明的实施例的金属氧化物薄膜晶体管可应用于显示面板中，诸如液晶显示面板和OLED显示面板中。本发明的实施例的金属氧化物薄膜晶体管具有较高的电子迁移率，并且具有该金属氧化物薄膜晶体管的显示面板具有高可靠性、高亮度、低功耗等优点。
图2A至图2J是根据本发明的实施例的金属氧化物薄膜晶体管的制作方法的流程图。
根据本发明的实施例的金属氧化物薄膜晶体管的制作方法包括：
步骤一：参照图2A，提供一基板100。这里，基板100可例如为一绝缘且透明的玻璃基板或树脂基板。
步骤二：参照图2B，在基板100上制作形成金属氧化物半导体层200。在本实施例中，优选地，金属氧化物半导体层200由非晶的铟镓锌氧化物制成，但本发明并不限制于此。
步骤三：参照图2C，在金属氧化物半导体层200上制作形成栅极绝缘层300。这里，栅极绝缘层300可例如是在半导体本体层210上形成的SiNx/SiOx结构，但本发明并不限制于此，例如栅极绝缘层300也可以是单层的SiNx结构或SiOx结构。
步骤四：参照图2D，在栅极绝缘层300上制作形成栅极400。栅极400可例如是钼铝钼(MoAlMo)结构或钛铝钛(TiAlTi)结构，也可以是单层的钼结构或者单层的铝结构。
步骤五：参照图2E，对栅极400和栅极绝缘层300进行图案化处理，以 将栅极400和栅极绝缘层300的两端去除，从而将金属氧化物半导体层200的两端暴露出；
步骤六：参照图2F，对暴露出的金属氧化物半导体层200的两端进行离子注入，以分别形成源极接触层220和漏极接触层230。其中位于源极接触层220和漏极接触层230之间的半导体本体层210。此外，在该步骤中，利用氢离子进行离子注入，但本发明并不限制于此。
步骤七：参照图2G，在栅极400、源极接触层220和漏极接触层230上制作形成第二钝化层600。这里，第二钝化层600可以由硅的氮化物(诸如SiNx)形成，且其厚度为5nm～50nm，但本发明并不限制于此。作为本发明的另一实施方式，第二钝化层600可以不存在，即该步骤可以被省略。
步骤八：参照图2H，在第二钝化层600上制作形成第一钝化层500。这里，第一钝化层500由硅的氧化物(诸如SiOx)形成，但本发明并不限制于此。当步骤七被省略时，在栅极400、源极接触层220和漏极接触层230上直接制作形成第一钝化层500。
步骤九：参照图2I，在第一钝化层500和第二钝化层600中制作形成第一过孔561和第二过孔562，第一过孔561暴露出源极接触层220，第二过孔562暴露出漏极接触层230。
步骤十：参照图2J，在第一钝化层500上制作形成源极700和漏极800，源极700填充第一过孔561，以与源极接触层220接触，漏极800填充第二过孔562，以与漏极接触层230接触。
虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。

Claims (13)

  1. 一种金属氧化物薄膜晶体管，其中，包括：
    基板；
    金属氧化物半导体层，设置于所述基板上，所述金属氧化物半导体层包括半导体本体层以及分别位于所述半导体本体层两端的源极接触层和漏极接触层；
    栅极绝缘层，设置于所述半导体本体层上；
    栅极，设置于所述栅极绝缘层上；
    第一钝化层，设置于所述栅极、所述源极接触层和所述漏极接触层上，所述第一钝化层中具有第一过孔和第二过孔，所述第一过孔暴露出所述源极接触层，所述第二过孔暴露出所述漏极接触层；
    源极和漏极，设置于所述第一钝化层上，所述源极填充所述第一过孔，以与所述源极接触层接触，所述漏极填充所述第二过孔，以与所述漏极接触层接触。
  2. 根据权利要求1所述的金属氧化物薄膜晶体管，其中，所述半导体本体层由非晶的铟镓锌氧化物制成，所述源极接触层和所述漏极接触层由氢掺杂的铟镓锌氧化物制成。
  3. 根据权利要求1所述的金属氧化物薄膜晶体管，其中，所述金属氧化物薄膜晶体管还包括：第二钝化层，设置于所述栅极、所述源极接触层、所述漏极接触层上，所述第一钝化层设置于所述第二钝化层上。
  4. 根据权利要求2所述的金属氧化物薄膜晶体管，其中，所述金属氧化物薄膜晶体管还包括：第二钝化层，设置于所述栅极、所述源极接触层、所述漏极接触层上，所述第一钝化层设置于所述第二钝化层上。
  5. 根据权利要求3所述的金属氧化物薄膜晶体管，其中，所述第一钝化 层由硅的氧化物制成，所述第二钝化层由硅的氮化物制成，所述第二钝化层的厚度为5nm～50nm。
  6. 根据权利要求4所述的金属氧化物薄膜晶体管，其中，所述第一钝化层由硅的氧化物制成，所述第二钝化层由硅的氮化物制成，所述第二钝化层的厚度为5nm～50nm。
  7. 一种显示面板，其中，包括权利要求1所述的金属氧化物薄膜晶体管。
  8. 根据权利要求7所述的显示面板，其中，所述显示面板为液晶显示面板或者OLED显示面板。
  9. 一种金属氧化物薄膜晶体管的制作方法，其中，包括步骤：
    提供一基板；
    在所述基板上制作形成金属氧化物半导体层；
    在所述金属氧化物半导体层上制作形成栅极绝缘层；
    在所述栅极绝缘层上制作形成栅极；
    对所述栅极和所述栅极绝缘层进行图案化处理，以将所述栅极和所述栅极绝缘层的两端去除，从而将所述金属氧化物半导体层的两端暴露出；
    对暴露出的所述金属氧化物半导体层的两端进行离子注入，以分别形成源极接触层和漏极接触层；
    在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层；
    在所述第一钝化层中制作形成第一过孔和第二过孔，所述第一过孔暴露出所述源极接触层，所述第二过孔暴露出所述漏极接触层；
    在所述第一钝化层上制作形成源极和漏极，所述源极填充所述第一过孔，以与所述源极接触层接触，所述漏极填充所述第二过孔，以与所述漏极接触层接触。
  10. 根据权利要求9所述的制作方法，其中，在步骤“对暴露出的所述金 属氧化物半导体层的两端进行离子注入，以分别形成源极接触层和漏极接触层”之后，且在步骤“在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层”之前，所述制作方法还包括步骤：在所述栅极、所述源极接触层和所述漏极接触层上制作形成第二钝化层；
    在步骤“在所述第一钝化层中制作形成第一过孔和第二过孔，所述第一过孔暴露出所述源极接触层，所述第二过孔暴露出所述漏极接触层”中，所述第一过孔和所述第二过孔分别贯通所述第二钝化层。
  11. 根据权利要求9所述的制作方法，其中，在步骤“在所述基板上制作形成金属氧化物半导体层”中，利用非晶的铟镓锌氧化物在所述基板上制作形成金属氧化物半导体层。
  12. 根据权利要求10所述的金属氧化物薄膜晶体管，其中，所述第一钝化层由硅的氧化物制成，所述第二钝化层由硅的氮化物制成，所述第二钝化层的厚度为5nm～50nm。
  13. 根据权利要求10所述的制作方法，其中，在步骤“在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层”中，利用硅的氧化物在所述栅极、所述源极接触层和所述漏极接触层上制作形成第一钝化层；
    在步骤“在所述栅极、所述源极接触层和所述漏极接触层上制作形成第二钝化层”中，利用硅的氮化物在所述栅极、所述源极接触层和所述漏极接触层上制作形成第二钝化层，所述第二钝化层的厚度为5nm～50nm。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110137086B (zh) * 2019-05-22 2020-08-04 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板
CN110544672B (zh) * 2019-09-25 2021-10-08 南京京东方显示技术有限公司 一种显示面板及其制造方法
CN115000082B (zh) * 2022-04-07 2026-04-28 广州华星光电半导体显示技术有限公司 驱动背板及其制备方法、显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202977421U (zh) * 2012-12-14 2013-06-05 京东方科技集团股份有限公司 阵列基板及显示装置
KR20150011650A (ko) * 2013-07-23 2015-02-02 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
US20150187956A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. IGZO Devices with Increased Drive Current and Methods for Forming the Same
CN106098560A (zh) * 2016-06-22 2016-11-09 深圳市华星光电技术有限公司 顶栅型薄膜晶体管的制作方法

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* Cited by examiner, † Cited by third party
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KR102001057B1 (ko) * 2012-10-31 2019-07-18 엘지디스플레이 주식회사 어레이 기판의 제조방법
CN103346089B (zh) * 2013-06-13 2016-10-26 北京大学深圳研究生院 一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202977421U (zh) * 2012-12-14 2013-06-05 京东方科技集团股份有限公司 阵列基板及显示装置
KR20150011650A (ko) * 2013-07-23 2015-02-02 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
US20150187956A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. IGZO Devices with Increased Drive Current and Methods for Forming the Same
CN106098560A (zh) * 2016-06-22 2016-11-09 深圳市华星光电技术有限公司 顶栅型薄膜晶体管的制作方法

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