WO2018216440A1 - Ｉｉｉ－ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ－ｖ族化合物半導体基板 - Google Patents

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新也 藤原
知顕 三好
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Definitions

  • the present invention relates to a III-V compound semiconductor substrate and an III-V compound semiconductor substrate with an epitaxial layer.
  • III-V compound semiconductor substrates such as indium phosphide substrates and gallium arsenide substrates are suitably used as semiconductor device substrates, and a high quality semiconductor is grown by growing a high quality epitaxial layer on the main surface thereof. In order to obtain a device, the main surface must be cleaned.
  • Patent Document 1 describes a method of preparing indium phosphorus after a step of preparing an indium phosphide substrate (InP substrate), a step of cleaning the indium phosphide substrate with sulfuric acid / hydrogen peroxide, And a step of washing the phosphorous substrate with phosphoric acid. Furthermore, an indium phosphide substrate having a surface, wherein the concentration of sulfate ions is 0.6 ng / cm 2 or less on the surface, and the concentration of oxygen bonded to other than sulfur and the concentration of carbon is 40 atomic% or less. An indium phosphide substrate is disclosed.
  • Patent Document 2 is a compound semiconductor substrate of GaAs, InP, GaP or the like having at least one principal surface mirror-polished, and the mirror-polished surface is hydrogen (H), carbon (C And a compound semiconductor substrate coated with an organic substance containing oxygen (O).
  • JP 2010-248050 A International Publication No. 2012/157476
  • the group III-V compound semiconductor substrate according to the first aspect of the present disclosure is an indium phosphide substrate (InP substrate), and 0.22 particles / cm of particles having a particle diameter of 0.19 ⁇ m or more are formed on the main surface. Including 2 or less.
  • the group III-V compound semiconductor substrate according to the second aspect of the present disclosure is an indium phosphide substrate (InP substrate), and has 20 particles / cm 2 or less of particles having a particle size of 0.079 ⁇ m or more on the main surface. Including.
  • a group III-V compound semiconductor substrate with an epitaxial layer (epi layer) according to a third aspect of the present disclosure includes a group III-V compound semiconductor substrate (that is, an InP substrate) according to the first aspect, and the group III-V.
  • a group III-V compound semiconductor substrate with an epitaxial layer (epi layer) according to a fourth aspect of the present disclosure includes a group III-V compound semiconductor substrate according to the second aspect (that is, an InP substrate) and the group III-V.
  • a group III-V compound semiconductor substrate is a conductive gallium arsenide substrate (conductive GaAs substrate), and particles having a particle size of 0.079 ⁇ m or more are formed on the main surface. 0 / cm 2 or less.
  • An III-V compound semiconductor substrate with an epitaxial layer (epi layer) includes a III-V compound semiconductor substrate (that is, a conductive GaAs substrate) according to the fifth aspect, and the above III-V.
  • a group III-V compound semiconductor substrate with an epitaxial layer (epi layer) is disposed on a group III-V compound semiconductor substrate and the main surface of the group III-V compound semiconductor substrate.
  • the III-V compound semiconductor substrate is a semi-insulating gallium arsenide substrate (semi-insulating GaAs substrate), and 12 particles having a particle size of 0.079 ⁇ m or more are formed on the main surface.
  • pieces / cm 2 include the following, equal area circle diameter on the main surface when the thickness is 5 ⁇ m of the epitaxial layer comprises a 3.0 ⁇ m or more light points defect (LPD) 10 / cm 2 or less.
  • FIG. 1 shows the number of particles having an equal area circle diameter of 0.19 ⁇ m or more per 1 cm 2 on the main surface of a semi-insulating InP substrate (Fe-doped) and the main epilayer of a semi-insulating InP substrate with an epi-layer (Fe-doped). It is a graph which shows an example of the relationship with the number of LPD of equal area circle diameter 0.24 micrometer or more per 1 cm ⁇ 2 > on the surface.
  • FIG. 2 shows the number of particles having an equal area circle diameter of 0.19 ⁇ m or more per cm 2 on the main surface of the conductive InP substrate (S-doped) and the main surface of the epilayer of the conductive InP substrate with epilayer (S-doped).
  • FIG. 3 shows the number of particles having an equal area circle diameter of 0.19 ⁇ m or more per 1 cm 2 on the main surface of the conductive InP substrate (Sn doped) and the main surface of the epi layer of the conductive InP substrate with Sn layer (Sn doped). It is a graph which shows an example of the relationship with the number of LPD of equal area circular diameter 0.24 micrometer or more per 1 cm ⁇ 2 >.
  • FIG. 4 shows the number of particles having an equal area circle diameter of 0.079 ⁇ m or more per 1 cm 2 on the main surface of the semi-insulating InP substrate (Fe-doped) and the epilayer of the semi-insulating InP substrate with epi-layer (Fe-doped). It is a graph which shows an example of the relationship with the number of LPD of equal area circular diameter 0.136 micrometer or more per 1 cm ⁇ 2 > in the surface.
  • FIG. 5 shows the number of particles having an equal area circle diameter of 0.079 ⁇ m or more per 1 cm 2 on the main surface of the conductive InP substrate (S-doped) and the main surface of the epilayer of the conductive InP substrate with epilayer (S-doped).
  • FIG. 6 shows the number of particles having an equal area circle diameter of 0.079 ⁇ m or more per 1 cm 2 on the main surface of the conductive InP substrate (Sn-doped) and the main surface of the epi layer of the conductive InP substrate with Sn layer (Sn-doped). It is a graph which shows an example of the relationship with the number of LPD of equal area circular diameter 0.136 micrometer or more per 1 cm ⁇ 2 >.
  • FIG. 7 is a schematic plan view showing an example of an inner peripheral portion and an outer peripheral portion on the main surface of the III-V group compound semiconductor substrate.
  • FIG. 8 is a flowchart showing an example of a method for manufacturing an InP substrate.
  • FIG. 9 is a schematic view showing an example of a method for cleaning a III-V compound semiconductor substrate.
  • FIG. 10 shows the number of particles with an equal area circle diameter of 0.19 ⁇ m or more per cm 2 on the main surface of the conductive GaAs substrate and the equal area circle diameter per cm 2 on the main surface of the epi layer of the conductive GaAs substrate with an epi layer. It is a graph which shows an example of the relationship with the number of LPD of 18 micrometers or more.
  • FIG. 11 shows the number of particles having an equal area circle diameter of 0.079 ⁇ m or more per cm 2 on the main surface of the conductive GaAs substrate and the equal area circle diameter per cm 2 on the main surface of the epi layer of the conductive GaAs substrate with an epi layer. It is a graph which shows an example of the relationship with the number of LPD of 3.0 micrometers or more.
  • FIG. 12 shows the number of particles having an equivalent area diameter of 0.19 ⁇ m or more per cm 2 on the main surface of the semi-insulating GaAs substrate and the equivalent area per cm 2 on the main surface of the epi layer of the semi-insulating GaAs substrate with epi layer. It is a graph which shows an example of the relationship with the number of LPD whose circular diameter is 18 micrometers or more.
  • FIG. 13 shows the number of particles having an equal area circle diameter of 0.079 ⁇ m or more per cm 2 on the main surface of the semi-insulating GaAs substrate and the equal area per cm 2 on the main surface of the epi layer of the semi-insulating GaAs substrate with epi layer. It is a graph which shows an example of the relationship with the number of LPD whose circular diameter is 3.0 micrometers or more.
  • FIG. 14 is a flowchart showing an example of a method for manufacturing a conductive GaAs substrate and a semi-insulating GaAs substrate.
  • Patent Document 1 The indium phosphide substrate disclosed in Japanese Patent Application Laid-Open No. 2010-248050 (Patent Document 1) has a concentration of sulfate ions on the surface of 0.6 ng / cm 2 or less and the concentration of oxygen and carbon bound to other than sulfur. Although the concentration of impurities is reduced to a concentration of 40 atomic% or less, there is a problem that the number of defects in the epitaxial layer grown thereon may increase.
  • An object is to provide a group V compound semiconductor substrate.
  • a substrate can be provided.
  • the III-V compound semiconductor substrate according to the first aspect of the present invention is an InP substrate (indium phosphide substrate, the same shall apply hereinafter), and particles having a particle size of 0.19 ⁇ m or more are formed on the main surface. 0.22 piece / cm 2 or less. As a result, defects in the epitaxial layer disposed on the main surface of the InP substrate which is a III-V group compound semiconductor substrate can be reduced.
  • the group III-V compound semiconductor substrate according to the second aspect of the present invention is an InP substrate, and includes 20 particles / cm 2 or less of particles having a particle size of 0.079 ⁇ m or more on the main surface. As a result, defects in the epitaxial layer disposed on the main surface of the InP substrate which is a III-V group compound semiconductor substrate can be reduced.
  • a group III-V compound semiconductor substrate (that is, an InP substrate) according to the first aspect or the second aspect is a semi-insulating InP substrate (semi-insulating indium phosphide substrate, hereinafter the same),
  • the surface can be coated with a protective film.
  • the main surface of the semi-insulating InP substrate is kept clean. That is, the semi-insulating InP substrate whose main surface is coated with the protective film can reduce defects in the epitaxial layer disposed on the main surface of the InP substrate after storage even after storage for one year.
  • the protective film evaporates in the temperature raising process before the epitaxial growth and does not remain on the surface before the epitaxial growth.
  • the III-V group compound semiconductor substrate (ie, InP substrate) according to the first aspect or the second aspect is a semi-insulating InP substrate, and the protective film may include a surfactant. Thereby, the main surface of a semi-insulating InP substrate is maintained more cleanly.
  • the group III-V compound semiconductor substrate (ie, InP substrate) according to the first aspect or the second aspect is a semi-insulating InP substrate, and the protective film has a thickness of 0.3 nm or more and 3 nm or less. Can have. Thereby, the main surface of a semi-insulating InP substrate is maintained more cleanly.
  • the group III-V compound semiconductor substrate according to the first aspect is a semi-insulating InP substrate, and particles having a particle size of 0.19 ⁇ m or more on the main surface are 0.22 particles / cm 2 or less.
  • the main surface is covered with a protective film, and the protective film contains a surfactant and can have a thickness of 0.3 nm to 3 nm.
  • the group III-V compound semiconductor substrate according to the second aspect is a semi-insulating InP substrate, and contains 20 particles / cm 2 or less of particles having a particle size of 0.079 ⁇ m or more on the main surface,
  • the main surface is covered with a protective film, and the protective film contains a surfactant and can have a thickness of 0.3 nm to 3 nm.
  • substrate can be reduced more.
  • Group III-V compound semiconductor substrate with an epi layer according to the third aspect of the present invention is a group III-V compound according to the first aspect.
  • a semiconductor substrate ie, an InP substrate
  • an epitaxial layer disposed on the main surface of the III-V compound semiconductor substrate, and an equal area circle on the main surface when the thickness of the epitaxial layer is 0.3 ⁇ m LPD (light point defect) having a diameter of 0.24 ⁇ m or more is contained at 10 pieces / cm 2 or less.
  • LPD light point defect
  • a group III-V compound semiconductor substrate with an epi layer according to the fourth aspect of the present invention is a group III-V compound semiconductor substrate according to the second aspect ( That is, an InP substrate) and an epitaxial layer disposed on the main surface of the III-V compound semiconductor substrate have an equal area circle diameter of 0 on the main surface when the thickness of the epitaxial layer is 0.3 ⁇ m. .
  • a group III-V compound semiconductor substrate is a conductive GaAs substrate (conductive gallium arsenide substrate, hereinafter the same), and has a particle size of 0.079 ⁇ m on the main surface.
  • the above particles are contained at 1.0 particles / cm 2 or less. This can reduce defects in the epitaxial layer disposed on the main surface of the conductive GaAs substrate which is a III-V group compound semiconductor substrate.
  • a group III-V compound semiconductor substrate with an epi layer according to a sixth aspect of the present invention is a group III-V compound semiconductor substrate according to the fifth aspect ( That is, a conductive GaAs substrate) and an epitaxial layer disposed on the main surface of the III-V compound semiconductor substrate, and an equal area circle diameter of 3 on the main surface when the thickness of the epitaxial layer is 5 ⁇ m. Include LPD (Light Point Defect) of 0 ⁇ m or more at 5 / cm 2 or less. As a result, an epitaxial layer-attached conductive GaAs substrate including an epitaxial layer with low defects is obtained.
  • LPD Light Point Defect
  • a III-V compound semiconductor substrate with an epi layer includes a III-V compound semiconductor substrate and a III-V compound compound
  • an III-V compound semiconductor substrate is a semi-insulating GaAs substrate (semi-insulating gallium arsenide substrate, the same shall apply hereinafter), and has an epitaxial layer disposed on the main surface of the semiconductor substrate.
  • 10 particles / light point defect having an equal area circle diameter of 3.0 ⁇ m or more is formed on the main surface when particles having a particle diameter of 0.079 ⁇ m or more are contained at 12 particles / cm 2 or less and the thickness of the epitaxial layer is 5 ⁇ m. included in cm 2 or less.
  • an epitaxial layer-attached group III compound semiconductor substrate that is, an epilayer-attached i-GaAs substrate
  • an epitaxial layer with low defects is obtained.
  • the III-V group compound semiconductor substrate of the present embodiment is an InP substrate (indium phosphide substrate), and 0.22 particles / cm 2 or less of particles having a particle size of 0.19 ⁇ m or more on the main surface, preferably 0 .11 pieces / cm 2 or less. Since the InP substrate is a III-V group compound semiconductor substrate of this embodiment, a small and 0.22 / cm 2 or less number of 1 cm 2 per a particle size of more than 0.19 ⁇ m particles in the main surface, an InP substrate It is possible to reduce defects in the epitaxial layer disposed on the main surface.
  • the particles are fine particles adhering to the main surface of a wafer (a plate-like one including a substrate and / or an epitaxial layer).
  • the number of particles per cm 2 on the main surface is evaluated by light scattering bright spots observed on the main surface of the wafer under a condenser lamp in a dark room, that is, LPD (Light Point Defect).
  • the defect means LPD on the main surface of the wafer, and is evaluated by a light scattering bright spot observed on the main surface of the wafer under a condenser lamp in a dark room.
  • the epitaxial layer refers to a layer formed by epitaxial growth on the main surface of the substrate.
  • the present inventors have examined various characteristics of the main surface of the InP substrate necessary for reducing the LPD of the main surface of the epitaxial layer disposed on the main surface of the InP substrate. As shown in FIGS. 1 to 3, the number of particles having a particle size of 0.19 ⁇ m or more per unit area on the main surface of the InP substrate and the thickness of the epitaxial layer disposed on the main surface of the InP substrate are as follows. It has been found that there is a positive correlation with the number of LPDs per unit area having an equal area circle diameter of 0.24 ⁇ m or more on the main surface when 0.3 ⁇ m.
  • the number of particles having a particle size of 0.19 ⁇ m or more on the main surface of the InP substrate per 1 cm 2 is set to 0.22 / cm 2 or less (preferably 0.11 / cm 2 or less).
  • the number per 1 cm 2 of LPD having an equal area circular diameter of 0.24 ⁇ m or more on the main surface is 10 pieces / cm 2 or less (preferably 6 pieces) / Cm 2 or less).
  • the particle diameter of the particles on the main surface of the InP substrate means the diameter of a circle having the same area as the particle area measured as LPD.
  • the equivalent area circle diameter of LPD on the main surface of the epitaxial layer means the diameter of a circle having the same area as the area of LPD to be measured.
  • the number of particles having a particle diameter of 0.19 ⁇ m or more on the main surface of the InP substrate and LPD having an equal area circle diameter of 0.24 ⁇ m or more on the main surface of the epitaxial layer is 1 cm 2 as the light source of the condenser lamp. Measurement is performed using an argon ion laser having a wavelength of 488 nm.
  • An example of the measuring apparatus is a surf scan 6220 manufactured by Tencor.
  • particles having a particle size of 0.19 ⁇ m or more on the main surface of the InP substrate which is a group III-V compound semiconductor substrate, cause defects in the epitaxial layer disposed on the main surface of the InP substrate.
  • the outer peripheral portion is distributed concentrically on the main surface, the distribution is increased at the outer peripheral portion of the substrate, and the number of particles existing on the entire main surface (the inner peripheral portion P1 and the outer peripheral portion P2).
  • the ratio of the number of particles present in P2 is preferably 50% or more, and more preferably 70% or more.
  • the inner peripheral portion P1 refers to a central circular portion
  • the outer peripheral portion P2 refers to an annular portion surrounding the inner peripheral portion
  • the area of the inner peripheral portion P1 and the area of the outer peripheral portion P2 are equal.
  • the distribution of particles in a concentric manner on the main surface means that the existence probabilities of the particles on the concentric circles on the main surface are equal.
  • impurity atoms may be added in the substrate. That is, it may be a semi-insulating InP substrate to which Fe (iron) atoms are added in order to reduce conductivity, and S (sulfur) atoms and / or Sn (tin) atoms may be added in order to increase conductivity.
  • An added conductive InP substrate may also be used.
  • the semi-insulating InP substrate means, for example, an InP substrate having a specific resistance of 1 ⁇ 10 7 ⁇ ⁇ cm to 5 ⁇ 0 8 ⁇ ⁇ cm, and the conductive InP substrate has a specific resistance of, for example, 1 ⁇ ⁇ cm or less. InP substrate.
  • the main surface is preferably covered with a protective film. Thereby, adhesion of particles and / or impurity atoms to the main surface is suppressed, and the main surface is kept clean.
  • the protective film is not particularly limited, but preferably contains a surfactant from the viewpoint of further maintaining the cleanliness of the main surface by further suppressing adhesion of particles and / or impurity atoms to the surface.
  • the surfactant is not particularly limited, but is a nonionic surfactant from the viewpoint of maintaining the cleanliness of the main surface by further suppressing the adhesion of particles and / or impurity atoms to the surface. It is preferable.
  • Nonionic surfactants include higher alcohols or alkylphenols such as polyoxyalkylene alkyl ethers, polyoxyethylene alkyl ethers, polyoxyethylene alkylphenyl ethers, sucrose fatty acid salts / esters, sorbitan fatty acid esters having a molecular weight of 700-2000. Suitable examples include fatty acid systems such as polyoxyethylene sorbitan fatty acid ester, polyoxyethylene fatty acid ester, and alkanolamide.
  • the thickness of the protective film is preferably 0.3 nm or more, more preferably 0.5 nm or more, from the viewpoint of further maintaining the cleaning of the main surface by further suppressing the adhesion of particles and / or impurity atoms to the main surface. Is more preferable. Moreover, from a viewpoint of suppressing the clouding of the main surface, 3 nm or less is preferable and 2 nm or less is more preferable.
  • the thickness of the protective film is measured by ellipsometry (SE-101 manufactured by Photonic Lattice).
  • the main surface of the InP substrate is covered with a protective film, so that even if it is a semi-insulating InP substrate after storage for one year, Defects in the epitaxial layer disposed on the main surface can be reduced.
  • the protective film evaporates in the temperature raising process before the epitaxial growth and does not remain on the surface before the epitaxial growth.
  • the semi-insulating InP substrate includes 0.22 particles / cm 2 or less of particles having a particle size of 0.19 ⁇ m or more on the main surface, and the main surface is covered with a protective film for protection.
  • the film preferably contains a surfactant and has a thickness of 0.3 nm to 3 nm.
  • the method of manufacturing the InP substrate which is the III-V group compound semiconductor substrate of the present embodiment is not particularly limited, but InP (phosphorus) is used from the viewpoint of efficiently manufacturing the InP substrate of the present embodiment.
  • the precision cleaning step S40 includes a sulfuric acid / hydrogen peroxide cleaning step S41 for cleaning the roughly cleaned InP substrate with sulfuric acid / hydrogen peroxide, a phosphoric acid cleaning step S42 for cleaning the phosphoric acid / InP substrate that has been cleaned with sulfuric acid / hydrogen peroxide, It is preferable to include a drying step S43 for drying the acid-cleaned InP substrate.
  • the InP substrate is formed by slicing and chamfering the InP crystal body.
  • the manufacturing method of the InP crystal body is not particularly limited, and the VB (vertical bridgeman) method, the VGF (vertical temperature gradient solidification) method, the LEC (liquid sealing type Czochralski) method and the like are preferably used. .
  • polishing step S20 the main surface of the InP substrate is polished.
  • the polishing method is not particularly limited, and mechanical polishing, mechanical chemical polishing (CMP), chemical polishing and the like are preferably used.
  • the rough cleaning refers to cleaning with an alkaline solution, cleaning with a hydrofluoric acid solution, and cleaning with an alkaline solution in order to remove the abrasive, polishing liquid, etc. adhering to the main surface.
  • a sulfuric acid / hydrogen peroxide cleaning step S41 a sulfuric acid / hydrogen peroxide cleaning step S41, a phosphoric acid cleaning step S42, and a drying step S43 are performed.
  • the sulfuric acid / hydrogen peroxide washing step S41 the roughly cleaned InP substrate is washed with sulfuric acid / hydrogen peroxide (an aqueous solution containing sulfuric acid and hydrogen peroxide). Thereby, organic films and oxide films formed on the main surface of the InP substrate by rough cleaning, Si (silicon) attached to the main surface, and the like can be reduced.
  • the phosphoric acid cleaning step S42 the InP substrate cleaned with sulfuric acid / hydrogen peroxide is cleaned with phosphoric acid.
  • the ultrapure water used for the ultrapure water rinse is an electric resistivity (specific resistance) of 18 M ⁇ ⁇ cm or more, a TOC (total organic carbon) of less than 10 ⁇ g / L (liter), and a fine particle count of 100. Less than water / liter (liter).
  • the drying step S43 the InP substrate washed with phosphoric acid is dried.
  • the drying method is not particularly limited, but a spin drying method, an IPA (isopropyl alcohol) vapor drying method, a hot air drying method and the like are preferable from the viewpoint of suppressing the adhesion of particles to the main surface.
  • the single wafer method is preferable as the cleaning method in the precision cleaning step S40.
  • the face-down-single-wafer method is preferred, in which the main surface 10m to be cleaned is faced down and washed in a single-wafer method.
  • a III-V compound semiconductor substrate 10 is formed using a cleaning apparatus 20 including a holder 21 for holding a substrate, a cleaning liquid tank 23 positioned below the holder 21, and a chamber 25.
  • a certain InP substrate is fixed to the holder 21 with the main surface 10m to be cleaned facing down, and the III-V compound semiconductor substrate 10 is rotated by the holder 21 and the cleaning liquid tank 23 is moved.
  • the cleaning liquid C is supplied from the lower side to the main surface 10 m for cleaning.
  • this cleaning method since the main surface 10m faces downward, it is possible to prevent adhesion of particles descending from the top, and the particles adhering to the main surface 10m fall due to gravity and reappear. Since it does not adhere, particles on the main surface 10 m can be significantly reduced.
  • particles having a particle diameter of 0.19 ⁇ m or more on the main surface 10 m of the InP substrate which is the III-V compound semiconductor substrate 10 are 0.22 particles / cm 2 or less, preferably 0.11 particles / cm 2. It can be as follows.
  • particles having a particle size of 0.19 ⁇ m or more on the main surface 10 m of the InP substrate, which is a group III-V compound semiconductor substrate 10 are concentrically distributed and distributed at the outer periphery of the substrate.
  • the ratio of the number of particles existing in the outer peripheral portion P2 to the number of particles existing on the entire main surface (the inner peripheral portion P1 and the outer peripheral portion P2) is preferably 50% or more, and more preferably 70% or more.
  • the conventional cleaning method in the precision cleaning step S40 is a vertical batch method in which a plurality of InP substrates are placed in a cassette so that their main surfaces are perpendicular to a horizontal plane and immersed in a cleaning tank. According to such a vertical-batch method, contamination is often brought in from the cassette and / or the InP substrate, so that there is a problem that there are many particles on the main surface of the cleaned InP substrate, and it is difficult to solve this problem.
  • the manufacturing method of the InP substrate according to the present embodiment includes the processing step S10, the polishing step S20, the rough cleaning step S30, and the fine cleaning step S40, so that the InP substrate in which particles on the main surface are remarkably reduced can be efficiently obtained. Can be manufactured.
  • the method for manufacturing a semi-insulating InP substrate preferably further includes a protective film forming step S50 for forming a protective film covering the main surface of the semi-insulating InP substrate.
  • a protective film that covers the main surface of the semi-insulating InP substrate, the main surface of the semi-insulating InP substrate can be kept clean.
  • the main surface of the semi-insulating InP substrate is covered with a protective film, thereby reducing defects in the epitaxial layer disposed on the main surface of the semi-insulating InP substrate even after storage for one year. it can.
  • the protective film evaporates in the temperature raising process before the epitaxial growth and does not remain on the surface before the epitaxial growth.
  • the method for forming the protective film is not particularly limited, but from the viewpoint of efficiently forming a uniform protective film, as described in International Publication No. 2012/157476, a semi-cleaning apparatus of a normal batch method is used. After immersing the insulating InP substrate in a liquid for forming a protective film (for example, an aqueous solution containing a surfactant), the semi-insulating InP substrate is formed using a spin drying method or a normal single wafer cleaning device. A method of spin coating by supplying a liquid that forms a protective film to the main surface from above the main surface of the semi-insulating InP substrate while rotating is preferable.
  • a liquid for forming a protective film for example, an aqueous solution containing a surfactant
  • the group III-V compound semiconductor substrate of the present embodiment is an InP substrate (indium phosphide substrate), and particles having a particle size of 0.079 ⁇ m or more on the main surface are 20 particles / cm 2 or less, preferably 15 particles / included in cm 2 or less.
  • InP substrate is a III-V compound semiconductor substrate of the present embodiment, since the number of 1 cm 2 per particle diameter is more than 0.079 ⁇ m particles as small as 20 / cm 2 or less in the main surface of the InP substrate main Defects in the epitaxial layer disposed on the surface can be reduced.
  • the meaning of the particles, the evaluation of the number of particles per cm 2 on the main surface, the meaning of the defects, the evaluation thereof, and the meaning of the epitaxial layer are the same as in the case of the III-V group compound semiconductor substrate of the first embodiment. Therefore, the description will not be repeated.
  • the present inventors have examined various characteristics of the main surface of the InP substrate necessary for reducing the LPD of the main surface of the epitaxial layer disposed on the main surface of the InP substrate.
  • the number per unit area of particles having a particle size of 0.079 ⁇ m or more on the main surface of the InP substrate and the thickness of the epitaxial layer disposed on the main surface of the InP substrate are as follows. It has been found that there is a positive correlation with the number of LPDs per unit area with an equal area circle diameter of 0.136 ⁇ m or more on the main surface at 0.3 ⁇ m.
  • the number of particles having a particle size of 0.079 ⁇ m or more on the main surface of the InP substrate per 1 cm 2 is set to 20 / cm 2 or less (preferably 15 / cm 2 or less), so that the particles are arranged on the InP substrate.
  • the lower the LPD of the epitaxial layer the less the deterioration of the semiconductor device.
  • the particle diameter of the particles on the main surface of the InP substrate means the diameter of a circle having the same area as the particle area measured as LPD.
  • the equivalent area circle diameter of LPD on the main surface of the epitaxial layer means the diameter of a circle having the same area as the area of LPD to be measured.
  • the number of particles having a particle diameter of 0.079 ⁇ m or more on the main surface of the InP substrate and the number of LPDs having an equal area circle diameter of 0.136 ⁇ m or more on the main surface of the epitaxial layer per 1 cm 2 is used as the light source of the condenser Measurement is performed using a semiconductor laser having a wavelength of 405 nm.
  • Examples of the measuring apparatus include WM-10 manufactured by Topcon Corporation.
  • the number per 1 cm 2 of particles having a particle diameter of 0.19 ⁇ m or more on the main surface is evaluated using an argon ion laser having a wavelength of 488 nm.
  • the number of particles having a particle diameter of 0.079 ⁇ m or more on the main surface per 1 cm 2 is evaluated using a semiconductor laser having a wavelength of 405 nm. That is, in the InP substrate according to the second embodiment, particles having a smaller particle diameter are also evaluated as compared with the InP substrate according to the first embodiment. Therefore, the cleanliness of the main surface of the substrate is more accurately evaluated.
  • particles having a particle size of 0.079 ⁇ m or more on the main surface of the InP substrate which is a group III-V compound semiconductor substrate, cause defects in the epitaxial layer disposed on the main surface of the InP substrate.
  • the outer peripheral portion is distributed concentrically on the main surface, the distribution is increased at the outer peripheral portion of the substrate, and the number of particles existing on the entire main surface (the inner peripheral portion P1 and the outer peripheral portion P2).
  • the ratio of the number of particles present in P2 is preferably 50% or more, and more preferably 70% or more.
  • the inner peripheral portion P1 refers to a central circular portion
  • the outer peripheral portion P2 refers to an annular portion surrounding the inner peripheral portion
  • the area of the inner peripheral portion P1 and the area of the outer peripheral portion P2 are equal.
  • the distribution of particles in a concentric manner on the main surface means that the existence probabilities of the particles on the concentric circles on the main surface are equal.
  • impurity atoms may be added in the substrate. That is, it may be a semi-insulating InP substrate to which Fe (iron) atoms are added in order to reduce conductivity, and S (sulfur) atoms and / or Sn (tin) atoms may be added in order to increase conductivity.
  • An added conductive InP substrate may also be used.
  • the main surface is preferably covered with a protective film. Thereby, adhesion of particles and / or impurity atoms to the main surface is suppressed, and the main surface is kept clean.
  • the protective film is not particularly limited, but preferably contains a surfactant from the viewpoint of further maintaining the cleanliness of the main surface by further suppressing adhesion of particles and / or impurity atoms to the surface.
  • the surfactant is not particularly limited, but it is a nonionic surfactant from the viewpoint of maintaining the cleanliness of the main surface by further suppressing the adhesion of particles and / or impurity atoms to the surface. Preferably there is.
  • Nonionic surfactants include higher alcohols or alkylphenols such as polyoxyalkylene alkyl ethers, polyoxyethylene alkyl ethers, polyoxyethylene alkylphenyl ethers, sucrose fatty acid salts / esters, sorbitan fatty acid esters having a molecular weight of 700-2000. Suitable examples include fatty acid systems such as polyoxyethylene sorbitan fatty acid ester, polyoxyethylene fatty acid ester, and alkanolamide.
  • the thickness of the protective film is preferably 0.3 nm or more, more preferably 0.5 nm or more, from the viewpoint of further maintaining the cleaning of the main surface by further suppressing the adhesion of particles and / or impurity atoms to the main surface. Is more preferable. Moreover, from a viewpoint of suppressing the clouding of the main surface, 3 nm or less is preferable and 2 nm or less is more preferable.
  • the thickness of the protective film is measured by ellipsometry (SE-101 manufactured by Photonic Lattice).
  • the main surface of the InP substrate is covered with a protective film, so that even if it is a semi-insulating InP substrate after storage for one year, Defects in the epitaxial layer disposed on the main surface can be reduced.
  • the protective film evaporates in the temperature raising process before the epitaxial growth and does not remain on the surface before the epitaxial growth.
  • the semi-insulating InP substrate includes particles having a particle size of 0.079 ⁇ m or more on the main surface at 20 particles / cm 2 or less, the main surface is covered with a protective film,
  • the surfactant is preferably included and has a thickness of 0.3 nm to 3 nm.
  • the method of manufacturing the InP substrate which is the III-V group compound semiconductor substrate of the present embodiment is not particularly limited, but InP (phosphorus) is used from the viewpoint of efficiently manufacturing the InP substrate of the present embodiment.
  • the precision cleaning step S40 includes a sulfuric acid / hydrogen peroxide cleaning step S41 for cleaning the roughly cleaned InP substrate with sulfuric acid / hydrogen peroxide, a phosphoric acid cleaning step S42 for cleaning the phosphoric acid / InP substrate that has been cleaned with sulfuric acid / hydrogen peroxide, It is preferable to include a drying step S43 for drying the acid-cleaned InP substrate.
  • the method for manufacturing a semi-insulating InP substrate preferably further includes a protective film forming step S50 for forming a protective film covering the main surface of the semi-insulating InP substrate. By forming a protective film that covers the main surface of the semi-insulating InP substrate, the main surface of the semi-insulating InP substrate can be kept clean.
  • the processing step, polishing step, rough cleaning step, and precision cleaning step in the InP substrate manufacturing method of this embodiment are the same as the processing step, polishing step, rough cleaning step, and precision cleaning step in the method of manufacturing the InP substrate of Embodiment 1. Since these are the same, the description will not be repeated.
  • the protective film forming method in the method for manufacturing the semi-insulating InP substrate in the InP substrate of the present embodiment is the same as the protective film forming method in the method for manufacturing the semi-insulating InP substrate in the InP substrate of Embodiment 1. Therefore, the description will not be repeated.
  • Embodiment 3 >> ⁇ III-V compound semiconductor substrate with epitaxial layer>
  • the III-V compound semiconductor substrate with an epi layer (epitaxial layer) of the present embodiment is provided on the main surface of the III-V compound semiconductor substrate (ie, InP substrate) of the first embodiment and the III-V compound semiconductor substrate. 10 / cm 2 or less of LPD (Light Point Defect) having an equal area circle diameter of 0.24 ⁇ m or more on the main surface when the thickness of the epitaxial layer is 0.3 ⁇ m. Preferably 6 pieces / cm 2 or less).
  • LPD Light Point Defect
  • the III-V group compound semiconductor substrate with an epi layer according to the present embodiment (that is, an InP substrate with an epi layer) is an InP substrate with an epi layer including an epitaxial layer with a low defect, and a semiconductor device with high characteristics can be manufactured. .
  • the epitaxial layer disposed on the main surface of the InP substrate is not particularly limited, but from the viewpoint of growing a high quality epitaxial layer, a III-V group compound A semiconductor layer is preferred.
  • Group III-V compound semiconductor layers include Group 13 elements such as Al (aluminum), Ga (gallium), and In (indium), and 15th elements such as N (nitrogen), P (phosphorus), and As (arsenic).
  • Preferred examples include a compound semiconductor layer with a group element, such as an InP layer, an In x Ga 1-x As y P 1-y layer (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1), and the like. .
  • the method of arranging the epitaxial layer by growing it on the main surface of the InP substrate is not particularly limited, but from the viewpoint of growing a high-quality epitaxial layer, liquid phase epitaxial growth (LPE) method, vapor phase epitaxial growth (VPE) method and the like are preferable.
  • LPE liquid phase epitaxial growth
  • VPE vapor phase epitaxial growth
  • the VPE method include a hydride VPE method, a metal organic vapor phase epitaxy (MOVPE) method, and a molecular beam epitaxial growth (MBE) method.
  • Embodiment 4 >> ⁇ III-V compound semiconductor substrate with epitaxial layer>
  • the III-V compound semiconductor substrate with an epi layer (epitaxial layer) of the present embodiment is provided on the main surface of the III-V compound semiconductor substrate (ie, InP substrate) of the second embodiment and the III-V compound semiconductor substrate. and a epitaxial layer disposed, the thickness of the epitaxial layer 30 the LPD (light point defect) equal area circle diameter on the main surface of the above 0.136 ⁇ m when the 0.3 ⁇ m / cm 2 or less ( Preferably, 20 pieces / cm 2 or less).
  • the III-V group compound semiconductor substrate with an epi layer according to the present embodiment (that is, an InP substrate with an epi layer) is an InP substrate with an epi layer including an epitaxial layer with a low defect, and a semiconductor device with high characteristics can be manufactured. .
  • the epitaxial layer disposed on the main surface of the InP substrate is not particularly limited, but from the viewpoint of growing a high quality epitaxial layer, a III-V group compound A semiconductor layer is preferred.
  • Group III-V compound semiconductor layers include Group 13 elements such as Al (aluminum), Ga (gallium), and In (indium), and 15th elements such as N (nitrogen), P (phosphorus), and As (arsenic).
  • Preferred examples include a compound semiconductor layer with a group element, such as an InP layer, an In x Ga 1-x As y P 1-y layer (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1), and the like. .
  • the method of arranging the epitaxial layer by growing the epitaxial layer on the main surface of the InP substrate is the same as that of the InP substrate with an epi layer according to the fourth embodiment. Absent.
  • the III-V compound semiconductor substrate of this embodiment is a conductive GaAs substrate (conductive gallium arsenide substrate), and 1.0 particles / cm 2 of particles having a particle size of 0.079 ⁇ m or more are formed on the main surface. In the following, it is preferably contained at 0.6 pieces / cm 2 or less. Since conductive GaAs substrate is a III-V group compound semiconductor substrate of this embodiment has less and 1.0 / cm 2 or less number of 1 cm 2 per particle diameter is more than 0.079 ⁇ m particles in the main surface, Defects in the epitaxial layer disposed on the main surface of the conductive GaAs substrate can be reduced.
  • the conductive GaAs substrate refers to a GaAs substrate having a specific resistance of 1 ⁇ ⁇ cm or less.
  • the conductive GaAs substrate includes an n-type GaAs substrate in which carriers that carry charges are free electrons, and a p-type GaAs substrate in which carriers that carry charges are holes.
  • the meaning of particles, the evaluation of the number of particles per cm 2 on the main surface, the meaning of defects and the evaluation thereof, and the meaning of the epitaxial layer are the same as those in the case of the III-V group compound semiconductor substrate of Embodiments 1 and 2. Since it is the same, description is not repeated.
  • the present inventors examined various characteristics of the main surface of the conductive GaAs substrate necessary for reducing the LPD of the main surface of the epitaxial layer disposed on the main surface of the conductive GaAs substrate. As shown in FIG. 11, the number of particles having a particle size of 0.079 ⁇ m or more per unit area on the main surface of the conductive GaAs substrate, and the thickness of the epitaxial layer disposed on the main surface of the conductive GaAs substrate. It was found that there is a positive correlation with the number of LPDs per unit area having an equal area circle diameter of 3.0 ⁇ m or more on the main surface when the thickness is 5 ⁇ m.
  • the number per 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more on the main surface of the conductive GaAs substrate is 1.0 / cm 2 or less (preferably 0.6 / cm 2 or less).
  • the number per 1 cm 2 of LPD having an equal area circle diameter of 3.0 ⁇ m or more on the main surface is 5 / cm 2 or less (preferably Has been found to be reduced to 4 / cm 2 or less.
  • the lower the LPD of the epitaxial layer the less the deterioration of the semiconductor device.
  • the particle size of the particles on the main surface of the conductive GaAs substrate means the diameter of a circle having the same area as the particle area measured as LPD.
  • the equivalent area circle diameter of LPD on the main surface of the epitaxial layer means the diameter of a circle having the same area as the area of LPD to be measured.
  • the number per 1 cm 2 of particles having a particle diameter of 0.079 ⁇ m or more on the main surface of the conductive GaAs substrate is measured using a semiconductor laser having a wavelength of 405 nm as a light source of the condenser lamp.
  • the measuring apparatus include WM-10 manufactured by Topcon Corporation.
  • the number per 1 cm 2 of LPD having an equal area circle diameter of 0.136 ⁇ m or more on the main surface of the epitaxial layer is measured using a semiconductor laser having a wavelength of 405 nm or an argon ion laser having a wavelength of 488 nm as the light source of the condenser lamp.
  • Examples of the measuring device include Topcon WM-10 or Tencor Surfscan 6220.
  • the number per unit area (1 cm 2 ) of particles having a particle diameter of 0.19 ⁇ m or more on the main surface Evaluation of the relationship between the number per unit area (1 cm 2 ) of an LPD having an equal area circle diameter of 18 ⁇ m or more on the main surface when the thickness of the epitaxial layer disposed on the main surface of the conductive GaAs substrate is 5 ⁇ m Even so, there is no correlation between the two. That is, it is difficult to evaluate the cleanliness of the main surface of the conductive GaAs substrate by the above method.
  • particles having a particle size of 0.079 ⁇ m or more on the main surface of a conductive GaAs substrate which is a group III-V compound semiconductor substrate are epitaxially disposed on the main surface of the conductive GaAs substrate. From the viewpoint of uniformly reducing layer defects, particles are distributed concentrically on the main surface, increase in the outer peripheral portion of the substrate, and exist on the entire main surface (the inner peripheral portion P1 and the outer peripheral portion P2).
  • the ratio of the number of particles present in the outer peripheral portion P2 to the number is preferably 50% or more, and more preferably 70% or more.
  • the inner peripheral portion P1 refers to a central circular portion
  • the outer peripheral portion P2 refers to an annular portion surrounding the inner peripheral portion
  • the area of the inner peripheral portion P1 and the area of the outer peripheral portion P2 are equal.
  • the distribution of particles in a concentric manner on the main surface means that the existence probabilities of the particles on the concentric circles on the main surface are equal.
  • impurity atoms imparting conductivity may be added in the substrate.
  • impurity atoms are not particularly limited.
  • donor dopants that impart n-type conductivity include Si (silicon) atoms, Te (tellurium) atoms, and the like, and active dopants that impart p-type conductivity.
  • the scepter dopant include Zn (zinc) atoms.
  • the method for manufacturing the conductive GaAs substrate which is the III-V group compound semiconductor substrate of this embodiment is not particularly limited, but from the viewpoint of efficiently manufacturing the conductive GaAs substrate of this embodiment.
  • a processing step S10 for forming a conductive GaAs substrate by processing a conductive GaAs (n-type gallium arsenide) crystal, a polishing step S20 for polishing the conductive GaAs substrate, and a polished conductive GaAs substrate It is preferable to include a rough cleaning step S30 for rough cleaning and a fine cleaning step S40 for precisely cleaning the roughly cleaned conductive GaAs substrate.
  • the rough cleaning step S30 includes cleaning with a wafer cleaning liquid and cleaning with ultrapure water rinsing.
  • the precision cleaning step S40 preferably includes acid cleaning and cleaning with ultrapure water rinsing.
  • the conductive GaAs crystal body is sliced and chamfered to form a conductive GaAs substrate.
  • the manufacturing method of the conductive GaAs crystal is not particularly limited, and VB (vertical bridgeman) method, VGF (vertical temperature gradient solidification) method, LEC (liquid sealing type Czochralski) method and the like are preferable. Used.
  • polishing step S20 the main surface of the conductive GaAs substrate is polished.
  • the polishing method is not particularly limited, and mechanical polishing, mechanical chemical polishing (CMP), chemical polishing and the like are preferably used.
  • the rough cleaning refers to cleaning with a wafer cleaning liquid and cleaning with ultrapure water rinsing to remove abrasives, polishing liquid and the like adhering to the main surface.
  • the ultrapure water used for the ultrapure water rinse is an electric resistivity (specific resistance) of 18 M ⁇ ⁇ cm or more, a TOC (total organic carbon) of less than 10 ⁇ g / L (liter), and a fine particle count of 100. Less than water / liter (liter).
  • the cleaning with the wafer cleaning liquid and the cleaning with the ultrapure water rinse may be repeated a plurality of times.
  • the wafer cleaning liquid is not particularly limited, but a tetramethylammonium hydroxide aqueous solution or the like is preferable from the viewpoint of a large cleaning effect on the main surface of the conductive GaAs substrate.
  • the rough cleaning means acid cleaning, cleaning with ultrapure water rinsing, and drying.
  • the cleaning solution used for the acid cleaning is not particularly limited, but an aqueous nitric acid solution is preferable from the viewpoint of a large cleaning effect on the main surface of the conductive GaAs substrate.
  • the ultrapure water used for the ultrapure water rinse is the same as the ultrapure water used for the ultrapure water rinse in the rough cleaning process, the description will not be repeated.
  • the drying method is not particularly limited, but a spin drying method, an IPA (isopropyl alcohol) vapor drying method, a hot air drying method, or the like is preferable from the viewpoint of suppressing adhesion of particles to the main surface.
  • the single wafer method is preferable as the cleaning method in the precision cleaning step S40.
  • the face-down-single-wafer method is preferred, in which the main surface 10m to be cleaned is faced down and washed in a single-wafer method.
  • a III-V compound semiconductor substrate 10 is formed using a cleaning apparatus 20 including a holder 21 for holding a substrate, a cleaning liquid tank 23 positioned below the holder 21, and a chamber 25.
  • a conductive GaAs substrate is fixed to the holder 21 with the main surface 10m to be cleaned facing down, and the main surface is rotated while the III-V compound semiconductor substrate 10 is rotated by the holder 21 and the cleaning liquid tank 23 is moved.
  • the cleaning liquid C is supplied to the main surface 10m from below 10m and cleaned.
  • this cleaning method since the main surface 10m faces downward, it is possible to prevent adhesion of particles descending from the top, and the particles adhering to the main surface 10m fall due to gravity and reappear. Since it does not adhere, particles on the main surface 10 m can be significantly reduced.
  • particles having a particle diameter of 0.079 ⁇ m or more on the main surface 10 m of the conductive GaAs substrate which is the III-V compound semiconductor substrate 10 are 1.0 particles / cm 2 or less, preferably 0.6 particles / cm 2. cm 2 or less.
  • particles having a particle size of 0.079 ⁇ m or more on the main surface 10 m of the conductive GaAs substrate, which is a group III-V compound semiconductor substrate 10 are distributed concentrically.
  • the distribution increases, and the ratio of the number of particles existing in the outer peripheral portion P2 to the number of particles existing on the entire main surface (the inner peripheral portion P1 and the outer peripheral portion P2) is preferably 50% or more, and more preferably 70% or more.
  • the conventional cleaning method in the precision cleaning step S40 is a vertical batch method in which a plurality of conductive GaAs substrates are placed in a cassette so that their main surfaces are perpendicular to a horizontal plane and immersed in a cleaning tank. According to such a vertical-batch system, there is a large amount of particles on the main surface of the conductive GaAs substrate after cleaning because there is a lot of contamination from the cassette and / or the conductive GaAs substrate, and it is difficult to solve this problem. It is.
  • the manufacturing method of the n-GaAs substrate of the present embodiment includes the above-described processing step S10, polishing step S20, rough cleaning step S30, and fine cleaning step S40, so that conductive GaAs in which particles on the main surface are remarkably reduced.
  • substrate can be manufactured efficiently.
  • the III-V compound semiconductor substrate with an epi layer (epitaxial layer) of the present embodiment includes the III-V compound semiconductor substrate (that is, a conductive GaAs substrate) of Embodiment 5 and the main surface of the III-V compound semiconductor substrate. and a epitaxial layer disposed on the epitaxial layer with a thickness of 5 [mu] m LPD equal area circle diameter on the main surface of the above 3.0 ⁇ m when the (write point defect) 5 / cm 2 or less ( Preferably 4 pieces / cm 2 or less).
  • the III-V group compound semiconductor substrate with an epi layer according to the present embodiment is a conductive GaAs substrate with an epi layer including an epitaxial layer with a low defect, and manufactures a high-performance semiconductor device. can do.
  • the epitaxial layer disposed on the main surface of the conductive GaAs substrate is not particularly limited, but from the viewpoint that a high-quality epitaxial layer can be grown, III A -V group compound semiconductor layer is preferred.
  • Group III-V compound semiconductor layers include Group 13 elements such as Al (aluminum), Ga (gallium), and In (indium), and 15th elements such as N (nitrogen), P (phosphorus), and As (arsenic).
  • Preferred examples include a compound semiconductor layer with a group element, such as a GaAs layer, an Al x Ga y In 1-xy P layer (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1), Al x Ga y In 1-xy.
  • a group element such as a GaAs layer, an Al x Ga y In 1-xy P layer (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1), Al x Ga y In 1-xy.
  • An As layer (0 ⁇ x, 0 ⁇ y ⁇ 1, x + y ⁇ 1) and the like are preferable.
  • the method for arranging the epitaxial layer by growing the epitaxial layer on the main surface of the conductive InP substrate is the same as the case of the InP substrate with an epi layer of the fourth embodiment. , I will not repeat the explanation.
  • a group III-V compound semiconductor substrate with an epi layer (epitaxial layer) includes a group III-V compound semiconductor substrate, and an epitaxial layer disposed on the main surface of the group III-V compound semiconductor substrate.
  • the group III-V compound semiconductor substrate is a semi-insulating GaAs substrate (semi-insulating gallium arsenide substrate) and has 12 particles / cm 2 or less of particles having a particle size of 0.079 ⁇ m or more on the main surface.
  • a group III compound semiconductor substrate with an epi layer including an epitaxial layer with low defects that is, a semi-insulating GaAs substrate with an epi layer
  • the III-V group compound semiconductor substrate with an epi layer according to the present embodiment is a semi-insulating GaAs substrate with an epi layer including an epitaxial layer with low defects, and has a high-performance semiconductor device. Can be manufactured.
  • the semi-insulating GaAs substrate refers to a GaAs substrate having a specific resistance of 1 ⁇ 10 7 ⁇ ⁇ cm or more and 5 ⁇ 0 8 ⁇ ⁇ cm or less, for example.
  • impurity atoms such as C (carbon) can be added to ensure semi-insulating properties.
  • the present inventors cleaned a semi-insulating GaAs substrate, which is a III-V group compound semiconductor substrate, by the face down-single wafer method as shown in FIG.
  • the number of particles per 1 cm 2 is 12 / cm 2 or less (preferably 10 / cm 2 or less)
  • the thickness of the epitaxial layer disposed on the semi-insulating InP substrate is 5 ⁇ m. It has been found that the number per 1 cm 2 of LPD having an equal area circle diameter of 3.0 ⁇ m or more on the main surface can be reduced to 10 / cm 2 or less (preferably 6 / cm 2 or less).
  • the lower the LPD of the epitaxial layer the less the deterioration of the semiconductor device.
  • the III-V group compound semiconductor substrate with an epi layer (that is, a semi-insulating GaAs substrate with an epi layer) of this embodiment is a semi-insulating GaAs substrate with an epi layer including an epitaxial layer with low defects, and has high characteristics.
  • Semiconductor devices can be manufactured.
  • the epitaxial layer disposed on the main surface of the semi-insulating GaAs substrate is not particularly limited, but from the viewpoint that a high-quality epitaxial layer can be grown.
  • III-V compound semiconductor layers are preferred.
  • Group III-V compound semiconductor layers include Group 13 elements such as Al (aluminum), Ga (gallium), and In (indium), and 15th elements such as N (nitrogen), P (phosphorus), and As (arsenic).
  • Preferred examples include a compound semiconductor layer with a group element, such as a GaAs layer, an Al x Ga y In 1-xy P layer (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1), Al x Ga y In 1-xy.
  • a group element such as a GaAs layer, an Al x Ga y In 1-xy P layer (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1), Al x Ga y In 1-xy.
  • An As layer (0 ⁇ x, 0 ⁇ y ⁇ 1, x + y ⁇ 1) and the like are preferable.
  • the method of arranging the epitaxial layer by growing it on the main surface of the semi-insulating GaAs substrate is the same as the case of the InP substrate with an epi layer of the fourth embodiment. Therefore, the description will not be repeated.
  • Manufacturing method of semi-insulating GaAs substrate with epi layer of this embodiment is not particularly limited, but this embodiment is similar to the manufacturing method of the conductive GaAs substrate of Embodiment 5.
  • a processing step S10 for forming a semi-insulating GaAs substrate by processing a semi-insulating GaAs (n-type gallium arsenide) crystal, and a semi-insulating GaAs substrate It is preferable to include a polishing step S20 for polishing the substrate, a rough cleaning step S30 for roughly cleaning the polished semi-insulating GaAs substrate, and a precision cleaning step S40 for precisely cleaning the roughly cleaned semi-insulating GaAs substrate. .
  • the rough cleaning step S30 includes cleaning with a wafer cleaning liquid and cleaning with ultrapure water rinsing.
  • the precision cleaning step S40 preferably includes acid cleaning and cleaning with ultrapure water rinsing.
  • the processing step S10, polishing step S20, rough cleaning step S30, and precision cleaning step S40 in the method for manufacturing a semi-insulating GaAs substrate are the processing step S10, polishing step S20, rough cleaning in the method for manufacturing a conductive GaAs substrate according to the fifth embodiment. Since they are the same as step S30 and precision cleaning step S40, the description will not be repeated.
  • the method for manufacturing a semi-insulating GaAs substrate preferably further includes a protective film forming step S50 for forming a protective film covering the main surface of the semi-insulating GaAs substrate.
  • a protective film that covers the main surface of the semi-insulating GaAs substrate By forming a protective film that covers the main surface of the semi-insulating GaAs substrate, the main surface of the semi-insulating GaAs substrate can be kept clean. In other words, the main surface of the semi-insulating GaAs substrate is covered with a protective film, thereby reducing defects in the epitaxial layer disposed on the main surface of the semi-insulating GaAs substrate even after storage for one year. it can.
  • the protective film evaporates in the temperature raising process before the epitaxial growth and does not remain on the surface before the epitaxial growth.
  • the method for forming the protective film is not particularly limited, but from the viewpoint of efficiently forming a uniform protective film, as described in International Publication No. 2012/157476, a semi-cleaning apparatus of a normal batch method is used. After immersing the insulating InP substrate in a liquid for forming a protective film (for example, an aqueous solution containing a surfactant), the semi-insulating InP substrate is formed using a spin drying method or a normal single wafer cleaning device. A method of spin coating by supplying a liquid that forms a protective film to the main surface from above the main surface of the semi-insulating InP substrate while rotating is preferable.
  • a liquid for forming a protective film for example, an aqueous solution containing a surfactant
  • Experimental Examples I to XX are the III-V group compound semiconductor substrate (ie, InP substrate) of Embodiment 1 and the III-V group compound semiconductor substrate with epi layer of Embodiment 3 (ie, InP substrate with epi layer). ).
  • Experimental Example VII to Experimental Example XII are the III-V compound semiconductor substrate (ie, InP substrate) of Embodiment 2 and the III-V compound semiconductor substrate with epi layer of Embodiment 4 (ie, InP substrate with epi layer). It corresponds to.
  • Experimental Example XV and Experimental Example XVI are the III-V compound semiconductor substrate (ie, conductive GaAs substrate) of Embodiment 5 and the III-V compound semiconductor substrate with epi layer of Embodiment 6 (ie, conductive with epi layer). GaAs substrate).
  • Experimental Example XIX and Experimental Example XX correspond to the III-V group compound semiconductor substrate with an epi layer (that is, a semi-insulating GaAs substrate with an epi layer) of the seventh embodiment.
  • Example I Processing The semi-insulating InP crystal with Fe atoms added manufactured by the VB method is sliced and chamfered to produce a plurality of semi-insulating InP substrates having a diameter of 3 inches and a thickness of 750 ⁇ m.
  • the specific resistance of the produced semi-insulating InP substrate is 3 ⁇ 10 7 ⁇ ⁇ cm as measured by the Hall measurement method.
  • polishing The main surface of the processed semi-insulating InP substrate is polished to a mirror surface having an arithmetic average roughness Ra of 0.3 nm or less of the main surface defined in JIS B0601: 2001 by mechanical polishing and chemical mechanical polishing. .
  • an aqueous solution containing 96% by mass sulfuric acid and 30% by mass hydrogen peroxide at room temperature (25 ° C.) is supplied to the main surface of the semi-insulating InP substrate at 0.25 L (liter) per minute
  • ultrapure water rinse ultrapure water is supplied to the main surface of the semi-insulating InP substrate at room temperature (25 ° C.) for 5 minutes in 5 minutes
  • phosphoric acid cleaning 25% by mass at room temperature (25 ° C.).
  • Phosphoric acid aqueous solution is supplied to the main surface of the semi-insulating InP substrate at a rate of 0.2 L (liter) per minute. Supply 5 L (liter) in 5 minutes.
  • the main surface of the semi-insulating InP substrate is immersed in 20 L (liter) of 25 mass% phosphoric acid aqueous solution for 5 minutes, and in the ultrapure water rinse, the ultrapure water is semi-treated at room temperature (25 ° C.).
  • a main surface of the insulating InP substrate is supplied at 15 L (liter) / min for 5 minutes.
  • the number per 1 cm 2 of particles having a particle size of 0.19 ⁇ m or more in the portion excluding the annular portion of 3 mm from the outer edge on the main surface of the semi-insulating InP substrate after precision cleaning is calculated by using a surf scan 6220 (light source) : Argon ion laser with a wavelength of 488 nm) and measured as LPD (Light Point Defect) under the conditions of Gain4 and Throughput medium.
  • a surf scan 6220 Argon ion laser with a wavelength of 488 nm
  • LPD Light Point Defect
  • an InP layer having a thickness of 0.3 ⁇ m is grown as an epitaxial layer by the MOVPE method.
  • Example II For a semi-insulating InP substrate manufactured in the same manner as in Examples I-M1 to I-M3 of Experimental Example I, in the same manner as in Experimental Example I, 1 cm 2 of particles having a particle size of 0.19 ⁇ m or more on the main surface. Measure the number of hits.
  • a main surface of a semi-insulating InP substrate while rotating the obtained semi-insulating InP substrate using a normal single wafer cleaning device A protective film having a thickness of 1.5 nm is formed by spin coating by supplying a 0.08% by mass aqueous solution of NCW1001 manufactured by Wako Pure Chemical Industries, Ltd. on the main surface as a liquid containing a surfactant from above. .
  • the thickness of the protective film is measured by ellipsometry (SE-101 manufactured by Photonic Lattice).
  • a semi-insulating InP substrate whose main surface is coated with the above protective film is placed in a single wafer tray (manufactured by Entegris), placed in an aluminum gusset bag, vacuumed, and filled with nitrogen.
  • the aluminum gusset bag is put in another aluminum gusset bag, and after vacuuming, nitrogen is sealed and stored for one year.
  • An InP layer having a thickness of 0.3 ⁇ m is grown as an epitaxial layer on the main surface of a semi-insulating InP substrate covered with a protective film after storage for one year, as in Experimental Example I.
  • Per cm 2 of LPD (light point defect) with an equal area circle diameter of 0.24 ⁇ m or more in a portion excluding the 3 mm annular portion from the outer edge on the main surface of the epitaxial layer of the obtained semi-insulating InP substrate with an epi layer
  • the number is measured using a surf scan 6220 manufactured by Tencor Corporation under the conditions of Gain 4 and Throughput medium.
  • particles having a particle diameter of 0.19 ⁇ m or more on the main surface of the semi-insulating InP substrate before storage for one year are 0.08 particles / cm 2 (that is, 0.22). pieces / cm is 2 or less), 1 year of equal area circle diameter 0.24 ⁇ m or more LPD epitaxial layer having a thickness of 0.3 ⁇ m grown on the main surface of the semi-insulating InP substrate after storage 3. 40 pieces / cm 2 (that is, 10 pieces / cm 2 or less).
  • an epitaxial layer having a low defect is formed on the main surface covered with the protective film of the semi-insulating InP substrate even after storage for one year. Can be grown.
  • Example III A plurality of conductive InP substrates having a diameter of 3 inches and a thickness of 750 ⁇ m are manufactured by slicing and chamfering the conductive InP crystal added with S atoms manufactured by the VB method.
  • the specific resistance of the produced conductive InP substrate was 1 ⁇ 10 ⁇ 3 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed conductive InP substrate is polished, roughly cleaned, and precision cleaned in the same manner as in Experimental Example I, and then an InP layer (epitaxial layer) having a thickness of 0.3 ⁇ m is grown on the main surface. .
  • an InP layer epitaxial layer having a thickness of 0.3 ⁇ m is grown on the main surface.
  • the number of particles having a particle diameter of 0.19 ⁇ m or more on the main surface of the conductive InP substrate per 1 cm 2 (pieces / cm 2 ), the particle diameter of the outer peripheral portion with respect to the main surface being 0.19 ⁇ m or more.
  • Table 2 summarizes the ratio (%) of the number of particles, and the number (pieces / cm 2 ) per 1 cm 2 of LPD having an equal area circle diameter of 0.24 ⁇ m or more on the main surface of the epitaxial layer. Further, the number of particles having a particle diameter of 0.19 ⁇ m or more per 1 cm 2 on the main surface of the conductive InP substrate and the equivalent area circular diameter of 0.24 ⁇ m or more on the main surface of the epitaxial layer of the epitaxial layer-equipped InP substrate. The relationship with the number per cm 2 is plotted in FIG.
  • Example IV Slicing and chamfering is performed on the Sn atom-added n-type conductive InP crystal produced by the VB method to produce a plurality of conductive InP substrates having a diameter of 3 inches and a thickness of 750 ⁇ m.
  • the specific resistance of the produced conductive InP substrate was 2 ⁇ 10 ⁇ 3 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed conductive InP substrate is polished, roughly cleaned, and precision cleaned in the same manner as in Experimental Example I, and then an InP layer (epitaxial layer) having a thickness of 0.3 ⁇ m is grown on the main surface. .
  • the number of particles having a particle diameter of 0.19 ⁇ m or more on the main surface of the conductive InP substrate per 1 cm 2 (pieces / cm 2 ) and the ratio of the number of particles in the outer peripheral portion to the main surface (%) summarizes the number of LPDs having an equal area circle diameter of 0.24 ⁇ m or more on the main surface of the epitaxial layer per 1 cm 2 (pieces / cm 2 ).
  • the number of particles having a particle diameter of 0.19 ⁇ m or more per 1 cm 2 on the main surface of the InP substrate and the equivalent area circular diameter of 0.24 ⁇ m or more on the main surface of the epitaxial layer of the conductive InP substrate with an epi layer plotted in Figure 3 the relation between the 1 cm 2 number per.
  • Example V Slice processing and chamfering are performed on the Fe atom-added semi-insulating InP crystal produced by the VB method to produce a plurality of semi-insulating InP substrates having a diameter of 3 inches and a thickness of 750 ⁇ m.
  • the specific resistance of the produced semi-insulating InP substrate is 3 ⁇ 10 7 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed semi-insulating InP substrate is subjected to polishing, rough cleaning, and precision cleaning in the same manner as in Experimental Example I.
  • the number per 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more in the portion excluding the 3 mm annular portion from the outer edge on the main surface of the semi-insulating InP substrate after precision cleaning was calculated as WM-10 manufactured by Topcon Corporation (light source : A semiconductor laser with a wavelength of 405 nm) under the conditions of a high incidence mode and a standard scan mode, and measured as LPD (light point defect).
  • the number of particles having a particle size of 0.079 ⁇ m or more on the main surface of the semi-insulating InP substrate per 1 cm 2 (number / cm 2 ) and the ratio of the number of particles having a particle size of 0.079 ⁇ m or more of the outer peripheral portion to the main surface (%) are summarized in Table 4.
  • An InP layer having a thickness of 0.3 ⁇ m is grown as an epitaxial layer on the main surface of the semi-insulating InP substrate after precision cleaning by the MOVPE method.
  • Per cm 2 of LPD (Light Point Defect) having an equal area circle diameter of 0.136 ⁇ m or more in the portion excluding the 3 mm annular portion from the outer edge on the main surface of the epitaxial layer of the obtained semi-insulating InP substrate with epi layer
  • the number is measured using Topcon WM-10 (light source: semiconductor laser having a wavelength of 405 nm) under conditions of a high incidence mode and a standard scan mode. The results are summarized in Table 4.
  • the relationship between the number of LPDs (light point defects) of 136 ⁇ m or more per 1 cm 2 is plotted in FIG.
  • Example VI For the semi-insulating InP substrate manufactured in the same manner as in Example V-M1 to Example V-M3 in Experimental Example V, in the same manner as in Experimental Example V, 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more on the main surface. Measure the number of hits.
  • a semi-insulating InP substrate having a protective film formed on the main surface is prepared and stored for one year.
  • An InP layer having a thickness of 0.3 ⁇ m is grown as an epitaxial layer on the main surface of the semi-insulating InP substrate covered with the protective film after storage for one year in the same manner as in Experimental Example II.
  • the number per 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more on the main surface of the semi-insulating InP substrate before storage for one year, and the equivalent area circle diameter 0 on the main surface of the epitaxial layer Measure the number of LPDs of 24 ⁇ m or more per 1 cm 2 .
  • the number of particles having a particle size of 0.079 ⁇ m or more on the main surface of the semi-insulating InP substrate before storage for one year is 6.80 / cm 2 (that is, 20 / cm 2 and less), 15.7 or equal area circle diameter 0.136 ⁇ m or more LPD epitaxial layer having a thickness of 0.3 ⁇ m grown on the main surface of the semi-insulating InP substrate after storage for one year / Cm 2 (that is, 30 pieces / cm 2 or less).
  • an epitaxial layer having a low defect is formed on the main surface covered with the protective film of the semi-insulating InP substrate even after storage for one year. Can be grown.
  • Example VII A plurality of conductive InP substrates having a diameter of 3 inches and a thickness of 750 ⁇ m are manufactured by slicing and chamfering the conductive InP crystal added with S atoms manufactured by the VB method.
  • the specific resistance of the manufactured InP substrate is 1 ⁇ 10 ⁇ 3 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed conductive InP substrate is polished, roughly cleaned, and precision cleaned in the same manner as in Experimental Example I, and then an InP layer (epitaxial layer) having a thickness of 0.3 ⁇ m is grown on the main surface. .
  • an InP layer epitaxial layer having a thickness of 0.3 ⁇ m is grown on the main surface.
  • the number of particles having a particle diameter of 0.079 ⁇ m or more on the main surface of the conductive InP substrate per 1 cm 2 (pieces / cm 2 ), the particle diameter of the outer peripheral portion with respect to the main surface being 0.079 ⁇ m or more.
  • Table 5 summarizes the ratio (%) of the number of particles and the number (number / cm 2 ) per 1 cm 2 of LPD having an equal area circle diameter of 0.136 ⁇ m or more on the main surface of the epitaxial layer. Further, the number per 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more on the main surface of the conductive InP substrate and the equal area circle diameter of 0.136 ⁇ m or more on the main surface of the epitaxial layer of the conductive InP substrate with epilayer The relationship between the number of LPDs per cm 2 is plotted in FIG.
  • Example VIII A plurality of conductive InP substrates having a diameter of 3 inches and a thickness of 750 ⁇ m are manufactured by slicing and chamfering Sn atom-added conductive InP crystals manufactured by the VB method.
  • the specific resistance of the produced conductive InP substrate was 2 ⁇ 10 ⁇ 3 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed conductive InP substrate is polished, roughly cleaned, and precision cleaned in the same manner as in Experimental Example I, and then an InP layer (epitaxial layer) having a thickness of 0.3 ⁇ m is grown on the main surface. .
  • an InP layer epitaxial layer having a thickness of 0.3 ⁇ m is grown on the main surface.
  • the number of particles having a particle diameter of 0.079 ⁇ m or more on the main surface of the conductive InP substrate per 1 cm 2 (pieces / cm 2 ), the particle diameter of the outer peripheral portion with respect to the main surface being 0.079 ⁇ m or more.
  • Table 6 summarizes the ratio (%) of the number of particles and the number (pieces / cm 2 ) per 1 cm 2 of LPD having an equal area diameter of 0.136 ⁇ m or more on the main surface of the epitaxial layer. Further, the number per 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more on the main surface of the conductive InP substrate and the equal area circle diameter of 0.136 ⁇ m or more on the main surface of the epitaxial layer of the conductive InP substrate with epilayer The relationship between the number of LPDs per cm 2 is plotted in FIG.
  • Example IX Processing A conductive GaAs crystal added with Si atoms manufactured by the VB method is sliced and chamfered to produce a plurality of conductive GaAs substrates having a diameter of 6 inches and a thickness of 750 ⁇ m.
  • the specific resistance of the produced conductive GaAs substrate was 1 ⁇ 10 ⁇ 3 ⁇ ⁇ cm as measured by the Hall measurement method.
  • polishing The main surface of the processed conductive GaAs substrate is polished to a mirror surface having an arithmetic average roughness Ra of 0.3 nm or less of the main surface defined in JIS B0601: 2001 by mechanical polishing and chemical mechanical polishing.
  • the above-cleaned conductive GaAs substrate is precisely cleaned by the following acid cleaning, two ultrapure water rinses and drying in a face-down-single-wafer method or a vertical-batch method.
  • a face down-single wafer method as Example IX-M1 to Example IX-M3, using the cleaning apparatus shown in FIG. 9, in the acid cleaning, an aqueous nitric acid solution having a pH of 5 at room temperature (25 ° C.) was applied to the n-GaAs substrate.
  • 1 L (liter) is supplied to the main surface for 1 minute, and in the case of ultrapure water rinsing, 1 L (liter) is supplied to the main surface of the conductive GaAs substrate at room temperature (25 ° C.) for 1 minute.
  • the sample was immersed in 10 L (liter) of an aqueous nitric acid solution at pH 5 at room temperature (25 ° C.) for 3 minutes, and in ultrapure water rinse, The ultrapure water is supplied at 15 L (liter) / minute for 3 minutes. Further, in the drying, the centrifugal shake-drying is performed in both the face-down-single-wafer method and the vertical-batch method.
  • the number per 1 cm 2 of particles having a particle size of 0.19 ⁇ m or more in the portion excluding the 3 mm annular portion from the outer edge on the main surface of the electrically conductive GaAs substrate after the precision cleaning is calculated as a surf scan 6220 (light source: (Argon ion laser with a wavelength of 488 nm) is measured as LPD (Light Point Defect) under the conditions of Gain 4 and Throughput medium.
  • the number of 1 cm 2 per particle size 0.19 ⁇ m or more of particles in the main surface of the conductive GaAs substrate ratio of (pieces / cm 2) and the particle size 0.19 ⁇ m or more particle count of the outer peripheral portion with respect to the main surface (%) summarizes.
  • Al 0.5 Ga 0.5 As layer having a thickness of 5 ⁇ m is grown as an epitaxial layer on the main surface of the conductive GaAs substrate after precision cleaning by the MOVPE method.
  • the relationship between the number of (light point defects) per 1 cm 2 is plotted in FIG.
  • the particle size on the main surface of the conductive GaAs substrate is 0.19 ⁇ m depending on the LPD measurement using Surfscan 6220 manufactured by Tencor (light source: argon ion laser with a wavelength of 488 nm). between the number of 1 cm 2 per equal area circle diameter 18 ⁇ m or more LPD on the main surface when the thickness of 3.0 ⁇ m or more of particles of 1 cm 2 per number epi layer with a conductive GaAs substrate of the epitaxial layer It is difficult to evaluate the correlation.
  • Example X A plurality of conductive GaAs substrates having a diameter of 6 inches and a thickness of 750 ⁇ m are prepared by slicing and chamfering the Si atom-added n-type conductive GaAs crystal produced by the VB method.
  • the specific resistance of the produced conductive GaAs substrate was 2 ⁇ 10 ⁇ 3 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed conductive GaAs substrate is polished, roughly cleaned, and precisely cleaned in the same manner as in Experimental Example IX.
  • the number per 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more in the portion excluding the annular portion of 3 mm from the outer edge on the main surface of the conductive GaAs substrate after precision cleaning was calculated as WM-10 (light source: light source: Using a semiconductor laser having a wavelength of 405 nm, measurement is performed as LPD (Light Point Defect) under conditions of a high incidence mode and a standard scan mode.
  • the number of particles having a particle size of 0.079 ⁇ m or more on the main surface of the conductive GaAs substrate per 1 cm 2 (number / cm 2 ) and the ratio (%) of the number of particles having a particle size of 0.079 ⁇ m or more of the outer peripheral portion to the main surface was calculated as WM-10 (light source: light source: Using a semiconductor laser having a wavelength of 405 nm, measurement is performed as LPD (Light Point Defect) under conditions of a high incidence mode and a standard scan mode.
  • An Al 0.5 Ga 0.5 As layer having a thickness of 5 ⁇ m is grown as an epitaxial layer on the main surface of the processed conductive GaAs substrate by the MOVPE method.
  • Number of LPDs (light point defects) with an equal area circle diameter of 0.136 ⁇ m or more per 1 cm 2 in the portion excluding the 3 mm annular portion from the outer edge on the main surface of the epitaxial layer of the obtained epitaxial layer with n-GaAs substrate Is measured under the conditions of a high incidence mode and a standard scan mode using WM-10 manufactured by Topcon Corporation (light source: semiconductor laser having a wavelength of 405 nm). The results are summarized in Table 10.
  • the relationship between the number of LPDs (light point defects) per 1 cm 2 is plotted in FIG.
  • Example XI A plurality of semi-insulating GaAs substrates having a diameter of 6 inches and a thickness of 750 ⁇ m are prepared by slicing and chamfering a C-doped semi-insulating GaAs crystal manufactured by the VB method.
  • the specific resistance of the manufactured semi-insulating GaAs substrate was 2 ⁇ 10 8 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed semi-insulating GaAs substrate is polished, roughly cleaned, and precision cleaned in the same manner as in Experimental Example IX, and then an epitaxial layer is grown on the main surface.
  • the number of particles with a particle size of 0.19 ⁇ m or more on the main surface of the semi-insulating GaAs substrate per 1 cm 2 (pieces / cm 2 ), the particle size of the outer peripheral portion with respect to the main surface is 0.19 ⁇ m or more.
  • Table 9 summarizes the ratio (%) of the number of particles and the number (number / cm 2 ) per 1 cm 2 of LPD having an equal area circle diameter of 3.0 ⁇ m or more on the main surface of the epitaxial layer.
  • the relationship between the number of LPDs per 1 cm 2 is plotted in FIG.
  • the particle size on the main surface of the semi-insulating GaAs substrate was found to be 0.1 by LPD measurement using a surf scan 6220 manufactured by Tencor (light source: argon ion laser having a wavelength of 488 nm). between the number of 1 cm 2 per equal area circle diameter 18 ⁇ m or more LPD on the main surface when the thickness of 5 ⁇ m or more of the number of 1 cm 2 per particle and epi layer with a semi-insulating GaAs substrate of an epitaxial layer 19 ⁇ m
  • the correlation between the two is not clear, it is clear that the main surface cleaning by the face-down method and the single-wafer method reduce the LPD after epitaxy compared with the cleaning of the main surface by the vertical-batch method.
  • the semi-insulating GaAs substrate that has been subjected to precision cleaning by the face-down-single wafer method has a grain size of 0.19 ⁇ m on the main surface of the substrate, compared with the semi-insulating GaAs substrate that has been precisely cleaned by the vertical-batch method. Even if the number of particles per 1 cm 2 is equal, the number of 1 cm 2 of LPD having an equal area circle diameter of 18 ⁇ m or more on the main surface of the epitaxial layer disposed on the substrate is further reduced.
  • the main surface contains particles having a particle size of 0.19 ⁇ m or more at 3.0 particles / cm 2 or less, and the thickness of the epitaxial layer is 5 ⁇ m.
  • LPD having an equal area circle diameter of 18 ⁇ m or more is contained at 8.0 pieces / cm 2 or less.
  • the detailed reason for this is not clear.
  • Example XII For the semi-insulating GaAs substrate manufactured in the same manner as in Example XI-M1 to Example XI-M3 in Experimental Example XI, 1 cm 2 of particles having a particle diameter on the main surface of 0.19 ⁇ m or more are obtained in the same manner as in Experimental Example IX. Measure the number of hits.
  • a semi-insulating GaAs substrate having a protective film formed on the main surface is prepared and stored for one year.
  • An Al 0.5 Ga 0.5 As layer having a thickness of 5 ⁇ m is grown as an epitaxial layer on the main surface of the semi-insulating GaAs substrate covered with the protective film after storage for one year, as in Experimental Example IX.
  • the number of particles having a particle size of 0.19 ⁇ m or more on the main surface of the semi-insulating GaAs substrate before storage for one year is 2.50 / cm 2 (that is, 3.0 pieces / cm is 2 or less)
  • one year after storage of the semi-equal area circle diameter 18 ⁇ m or more LPD of insulating epitaxial layer having a thickness of 5 ⁇ m grown on the main surface of the GaAs substrate is 3.30 pieces / cm 2 (that is, 8.0 pieces / cm 2 or less).
  • an epitaxial layer having a low defect is formed on the main surface covered with the protective film of the semi-insulating GaAs substrate even after storage for one year. Can be grown.
  • Example XIII A plurality of semi-insulating GaAs substrates having a diameter of 6 inches and a thickness of 750 ⁇ m are prepared by slicing and chamfering a C-doped semi-insulating GaAs crystal manufactured by the VB method.
  • the specific resistance of the manufactured semi-insulating GaAsP substrate was 2 ⁇ 10 8 ⁇ ⁇ cm as measured by the Hall measurement method.
  • the main surface of the processed semi-insulating GaAs substrate is polished, roughly cleaned, and precision cleaned in the same manner as in Experimental Example IX, and then an epitaxial layer is grown on the main surface.
  • the number of particles having a particle size of 0.079 ⁇ m or more on the main surface of the semi-insulating GaAs substrate per 1 cm 2 is 3.0 ⁇ m or more.
  • the relationship between the number of LPDs per 1 cm 2 is plotted in FIG.
  • the particle size on the main surface of the semi-insulating GaAs substrate is 0.079 ⁇ m also by LPD measurement using WM-10 (light source: semiconductor laser with a wavelength of 488 nm) manufactured by Topcon Corporation. between 1 cm 2 number per the equal area circle diameter 3.0 ⁇ m or more LPD on the main surface when the thickness of 5 ⁇ m or more of particles of 1 cm 2 per number epi layer with a semi-insulating GaAs substrate of the epitaxial layer The correlation between them is not clear, but it is clear that the main surface cleaning by the face-down-single-wafer method reduces the post-epi LPD compared to the main surface cleaning by the vertical-batch method.
  • WM-10 light source: semiconductor laser with a wavelength of 488 nm
  • the semi-insulating GaAs substrate that has been precision cleaned by the face-down-single wafer method has a grain size on the main surface of the substrate, compared to the semi-insulating GaAs substrate that has been precisely cleaned by the vertical-batch method. Even if the number of particles of 0.079 ⁇ m or more per 1 cm 2 is equal, the number of 1 cm 2 of LPD having an equal area circle diameter of 3.0 ⁇ m or more on the main surface of the epitaxial layer disposed on the substrate is more Reduced.
  • the main surface contains particles having a particle size of 0.079 ⁇ m or more at 12 particles / cm 2 or less and the thickness of the epitaxial layer is 5 ⁇ m.
  • a light point defect having an equal area circle diameter of 3.0 ⁇ m or more is included at 10 pieces / cm 2 or less on the surface.
  • the detailed reason for this is not clear.
  • Example XIV For the semi-insulating GaAs substrate produced in the same manner as in Experimental Example XIII in Examples XIII-M1 to XIII-M3, in the same manner as in Experimental Example X, 1 cm 2 of particles having a particle size of 0.079 ⁇ m or more on the main surface. Measure the number of hits.
  • a semi-insulating GaAs substrate having a protective film formed on the main surface is prepared and stored for one year.
  • An Al 0.5 Ga 0.5 As layer having a thickness of 5 ⁇ m is grown as an epitaxial layer on the main surface of the semi-insulating GaAs substrate covered with the protective film after storage for one year, as in Experimental Example IX. 2.
  • an epitaxial layer having a low defect is formed on the main surface covered with the protective film of the semi-insulating GaAs substrate even after storage for one year. Can be grown.
  • 10 III-V group compound semiconductor substrate 10 m main surface, 20 cleaning device, 21 holder, 23 cleaning solution tank, 25 chamber, S10 processing step, S20 polishing step, S30 rough cleaning step, S40 precision cleaning step, S41 sulfuric acid overwater cleaning Step, S42, phosphoric acid cleaning step, S43 drying step, S50 protective film forming step, P1 inner periphery, P2 outer periphery.

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Abstract

ＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板は、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下または粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含む。エピ層付ＩＩＩ－Ｖ族化合物半導体基板であるエピ層付ＩｎＰ基板は、上記ＩｎＰ基板と、ＩｎＰ基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さ０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下または等面積円径が０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下で含む。これにより、主表面上に成長されるエピタキシャル層の欠陥を低減できるＩＩＩ－Ｖ族化合物半導体基板およびエピ層付ＩＩＩ－Ｖ族化合物半導体基板が提供される。

Description

ＩＩＩ－Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板
　本発明は、ＩＩＩ－Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板に関する。本出願は、２０１７年５月２６日出願の国際出願ＰＣＴ／ＪＰ２０１７／０１９７２２号に基づく優先権を主張し、上記国際出願に記載された全ての記載内容を援用するものとする。
　リン化インジウム基板、ヒ化ガリウム基板などのＩＩＩ－Ｖ族化合物半導体基板は、半導体デバイスの基板と好適に用いられており、その主表面上に高品質のエピタキシャル層を成長させて高特性の半導体デバイスを得るために、主表面の清浄が求められている。
　特開２０１０－２４８０５０号公報（特許文献１）は、インジウムリン基板（ＩｎＰ基板）を準備する工程と、インジウムリン基板を硫酸過水で洗浄する工程と、硫酸過水で洗浄する工程後に、インジウムリン基板をリン酸で洗浄する工程と、を備えたインジウムリン基板の製造方法を開示する。さらに、表面を有するインジウムリン基板であって、上記表面において、硫酸イオンの濃度が０．６ｎｇ／ｃｍ2以下であり、かつ硫黄以外と結合している酸素の濃度および炭素の濃度が４０ａｔｏｍｉｃ％以下であるインジウムリン基板を開示する。
　国際公開第２０１２／１５７４７６号（特許文献２）は、少なくとも１主面が鏡面研磨されたＧａＡｓ、ＩｎＰ、ＧａＰなどの化合物半導体基板であって、該鏡面研磨面が水素（Ｈ）、炭素（Ｃ）及び酸素（Ｏ）を含む有機物で被覆された化合物半導体基板を開示する。
特開２０１０－２４８０５０号公報 国際公開第２０１２／１５７４７６号
　本開示の第１の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、リン化インジウム基板（ＩｎＰ基板）であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含む。
　本開示の第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、リン化インジウム基板（ＩｎＰ基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含む。
　本開示の第３の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ－Ｖ族化合物半導体基板は、第１の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、上記ＩＩＩ－Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のライトポイントディフェクト（ＬＰＤ）を１０個／ｃｍ2以下で含む。
　本開示の第４の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ－Ｖ族化合物半導体基板は、第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、上記ＩＩＩ－Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、上記エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のライトポイントディフェクト（ＬＰＤ）を３０個／ｃｍ2以下で含む。
　本開示の第５の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、導電性ヒ化ガリウム基板（導電性ＧａＡｓ基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下で含む。
　本開示の第６の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ－Ｖ族化合物半導体基板は、第５の態様のＩＩＩ－Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）と、上記ＩＩＩ－Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、上記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクト（ＬＰＤ）を５個／ｃｍ2以下で含む。
　本開示の第７の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ－Ｖ族化合物半導体基板は、ＩＩＩ－Ｖ族化合物半導体基板と、上記ＩＩＩ－Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、上記ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性ヒ化ガリウム基板（半絶縁性ＧａＡｓ基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、上記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクト（ＬＰＤ）を１０個／ｃｍ2以下で含む。
図１は、半絶縁性ＩｎＰ基板（Ｆｅドープ）の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付半絶縁性ＩｎＰ基板（Ｆｅドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．２４μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図２は、導電性ＩｎＰ基板（Ｓドープ）の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．２４μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図３は、導電性ＩｎＰ基板（Ｓｎドープ）の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓｎドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．２４μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図４は、半絶縁性ＩｎＰ基板（Ｆｅドープ）の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付半絶縁性ＩｎＰ基板（Ｆｅドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．１３６μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図５は、導電性ＩｎＰ基板（Ｓドープ）の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．１３６μｍ以上のＬＰＤ個数との関係をの一例示すグラフである。 図６は、導電性ＩｎＰ基板（Ｓｎドープ）の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓｎドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．１３６μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図７は、ＩＩＩ－Ｖ族化合物半導体基板の主表面における内周部と外周部の一例を示す概略平面図である。 図８は、ＩｎＰ基板の製造方法の一例を示すフローチャートである。 図９は、ＩＩＩ－Ｖ族化合物半導体基板の洗浄方法の一例を示す模式図である。 図１０は、導電性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付導電性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径１８μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１１は、導電性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付導電性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径３．０μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１２は、半絶縁性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付半絶縁性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径１８μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１３は、半絶縁性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付半絶縁性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径３．０μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１４は、導電性ＧａＡｓ基板および半絶縁性ＧａＡｓ基板の製造方法の一例を示すフローチャートである。
　［本開示が解決しようとする課題］
　特開２０１０－２４８０５０号公報（特許文献１）に開示されたインジウムリン基板は、その表面における硫酸イオンの濃度が０．６ｎｇ／ｃｍ2以下かつ硫黄以外と結合している酸素の濃度および炭素の濃度が４０ａｔｏｍｉｃ％以下と不純物の濃度が低減されているものの、その上に成長されるエピタキシャル層の欠陥が多くなる場合があるという問題点があった。
　国際公開第２０１２／１５７４７６号に開示された化合物半導体基板は、鏡面研磨面における不純物を低く維持できるものの、その上に成長されるエピタキシャル層の欠陥が多くなる場合があるという問題点があった。
　そこで、上記の問題点を解決して、主表面上に成長されるエピタキシャル層の欠陥を低減できる主表面上の不純物が少ないすなわち主表面が清浄なＩＩＩ－Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板を提供することを目的とする。
　［本開示の効果］
　本開示によれば、主表面上に成長されるエピタキシャル層の欠陥を低減できる主表面上の不純物が少ないすなわち主表面が清浄なＩＩＩ－Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板を提供することができる。
　［本発明の実施形態の説明］
　最初に本発明の実施態様を列記して説明する。
　［１］本発明の第１の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、ＩｎＰ基板（リン化インジウム基板、以下同じ）であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含む。これにより、ＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
　［２］本発明の第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、ＩｎＰ基板であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含む。これにより、ＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
　［３］第１の態様または第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）は、半絶縁性ＩｎＰ基板（半絶縁性リン化インジウム基板、以下同じ）であって、主表面は保護膜で被覆され得る。これにより、半絶縁性ＩｎＰ基板の主表面が清浄に維持される。すなわち、主表面が保護膜により被覆された半絶縁性ＩｎＰ基板は、１年間保管後であっても、保管後のＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
　［４］第１の態様または第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）は、半絶縁性ＩｎＰ基板であって、保護膜は界面活性剤を含むことができる。これにより、半絶縁性ＩｎＰ基板の主表面がより清浄に維持される。
　［５］第１の態様または第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）は、半絶縁性ＩｎＰ基板であって、保護膜は０．３ｎｍ以上３ｎｍ以下の厚さを有することができる。これにより、半絶縁性ＩｎＰ基板の主表面がより清浄に維持される。
　［６］第１の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、半絶縁性ＩｎＰ基板であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することができる。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
　［７］第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、半絶縁性ＩｎＰ基板であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することができる。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
　［８］本発明の第３の態様にかかるエピ層付ＩＩＩ－Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板、以下同じ）は、第１の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）を１０個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板が得られる。
　［９］本発明の第４の態様にかかるエピ層付ＩＩＩ－Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板）は、第２の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）を３０個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板が得られる。
　［１０］本発明の第５の態様にかかるＩＩＩ－Ｖ族化合物半導体基板は、導電性ＧａＡｓ基板（導電性ヒ化ガリウム基板、以下同じ）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下で含む。これにより、ＩＩＩ－Ｖ族化合物半導体基板である導電性ＧａＡｓ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
　［１１］本発明の第６の態様にかかるエピ層付ＩＩＩ－Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板）は、第５の態様にかかるＩＩＩ－Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のＬＰＤ（ライトポイントディフェクト）を５個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付導電性ＧａＡｓ基板が得られる。
　［１２］本発明の第６の態様にかかるエピ層付ＩＩＩ－Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板）は、ＩＩＩ－Ｖ族化合物半導体基板と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性ＧａＡｓ基板（半絶縁性ヒ化ガリウム基板、以下同じ）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩＩＩ族化合物半導体基板（すなわちエピ層付ｉ－ＧａＡｓ基板）が得られる。
　［本発明の実施形態の詳細］
　≪実施形態１≫
　＜ＩＩＩ－Ｖ族化合物半導体基板＞
　本実施形態のＩＩＩ－Ｖ族化合物半導体基板は、ＩｎＰ基板（リン化インジウム基板）であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下好ましくは０．１１個／ｃｍ2以下で含む。本実施形態のＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板は、主表面における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数が０．２２個／ｃｍ2以下と少ないため、ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
　ここで、パーティクルとは、ウエハ（基板および／またはエピタキシャル層を含む板状のもの）の主表面上に付着している微粒子をいう。主表面における１ｃｍ2当たりのパーティクルの個数は、暗室内の集光灯下でウエハの主表面上に観察される光散乱輝点、すなわちＬＰＤ（ライトポイントディフェクト）で評価する。また、欠陥とは、ウエハの主表面上におけるＬＰＤをいい、暗室内の集光灯下でウエハの主表面上に観察される光散乱輝点で評価する。また、エピタキシャル層とは、基板の主表面上にエピタキシャル成長させることにより形成される層をいう。
　本発明者らは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の主表面のＬＰＤを低減するために必要なＩｎＰ基板の主表面の種々の特性を検討した。図１～図３に示すように、ＩｎＰ基板の主表面における粒径が０．１９μｍ以上のパーティクルの単位面積当たりの個数と、そのＩｎＰ基板の主表面上に配置されるピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径が０．２４μｍ以上のＬＰＤの単位面積当たりの個数との間に正の相関関係が有ることを見出した。さらに、ＩｎＰ基板の主表面における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を０．２２個／ｃｍ2以下（好ましくは０．１１個／ｃｍ2以下）とすることにより、ＩｎＰ基板上に配置されるエピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数を１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。こうして、本実施形態の発明を完成させた。
　ここで、ＩｎＰ基板の主表面におけるパーティクルの粒径とは、ＬＰＤとして測定されるパーティクルの面積と等面積の円の直径を意味する。また、エピタキシャル層の主表面上におけるＬＰＤの等面積円径とは、測定されるＬＰＤの面積と等面積の円の直径を意味する。
　また、ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルおよびエピタキシャル層の主表面上における等面積円径が０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４８８ｎｍのアルゴンイオンレーザを用いて測定する。測定装置としては、たとえば、テンコール社製サーフスキャン６２２０などが挙げられる。
　また、図７を参照して、ＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板の主表面における粒径が０．１９μｍ以上のパーティクルは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の欠陥を均一に低減する観点から、主表面上に同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）の全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。ここで、主表面において、内周部Ｐ１とは中心の円状部分をいい、外周部Ｐ２とは内周部を取り囲む環状部分をいい、内周部Ｐ１の面積と外周部Ｐ２の面積とが等しい。また、パーティクルが主表面の同心円状に分布するとは、主表面の同心円上のパーティクルの存在確率が同等であることを意味する。
　本実施形態のＩｎＰ基板は、基板内に不純物原子が添加されていてもよい。すなわち、導電性を低くするためにＦｅ（鉄）原子が添加された半絶縁性ＩｎＰ基板であってもよく、導電性を高くするためにＳ（イオウ）原子および／またはＳｎ（スズ）原子が添加された導電性ＩｎＰ基板であってもよい。ここで、半絶縁性ＩｎＰ基板とはたとえば比抵抗が１×１０7Ω・ｃｍ以上５×０8Ω・ｃｍ以下のＩｎＰ基板をいい、導電性ＩｎＰ基板とはたとえば比抵抗が１Ω・ｃｍ以下のＩｎＰ基板をいう。
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板においては、上記主表面は、保護膜で被覆されていることが好ましい。これにより、主表面へのパーティクルおよび／または不純物原子の付着が抑制され、主表面が清浄に維持される。
　上記保護膜は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、界面活性剤を含むことが好ましい。また、界面活性剤は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄がより維持される観点から、非イオン性界面活性剤であることが好ましい。非イオン性界面活性剤としては、分子量７００～２０００のポリオキシアルキレンアルキルエーテル、ポリオキシエチレンアルキルエーテル、ポリオキシエチレンアルキルフェニルエーテルなどの高級アルコール系またはアルキルフェノール系、蔗糖脂肪酸塩／エステル、ソルビタン脂肪酸エステル、ポリオキシエチレンソルビタン脂肪酸エステル、ポリオキシエチレン脂肪酸エステル、アルカノールアミドなどの脂肪酸系などが好適に挙げられる。
　保護膜の厚さは、保護膜が主表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、０．３ｎｍ以上が好ましく、０．５ｎｍ以上がより好ましい。また、主表面のくもりを抑制する観点から、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。保護膜の厚さは、エリプソメトリー（フォトニックラティス社製ＳＥ－１０１）により測定する。
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板において、その主表面が保護膜により被覆されることにより、１年間の保管後の半絶縁性ＩｎＰ基板であっても、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板は、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することが好ましい。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
　＜ＩＩＩ－Ｖ族化合物半導体基板の製造方法＞
　図８を参照して、本実施形態のＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板の製造方法は、特に制限はないが、本実施形態のＩｎＰ基板を効率よく製造する観点から、ＩｎＰ（リン化インジウム）結晶体を加工することによりＩｎＰ基板（リン化インジウム基板）を形成する加工工程Ｓ１０と、ＩｎＰ基板を研磨する研磨工程Ｓ２０と、研磨されたＩｎＰ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄されたＩｎＰ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。精密洗浄工程Ｓ４０は、粗洗浄されたＩｎＰ基板を硫酸過水で洗浄する硫酸過水洗浄工程Ｓ４１と、硫酸過水で洗浄されたＩｎＰ基板をリン酸で洗浄するリン酸洗浄工程Ｓ４２と、リン酸で洗浄されたＩｎＰ基板を乾燥する乾燥工程Ｓ４３と、を含むことが好ましい。
　（加工工程）
　まず、加工工程Ｓ１０において、ＩｎＰ結晶体をスライス加工および面取り加工をすることにより、ＩｎＰ基板を形成する。ここで、ＩｎＰ結晶体の製造方法は、特に制限はなく、ＶＢ（垂直ブリッヂマン）法、ＶＧＦ（垂直温度傾斜凝固）法、ＬＥＣ（液体封止型チョクラルスキー）法などが好適に用いられる。
　（研磨工程）
　次いで、研磨工程Ｓ２０において、ＩｎＰ基板の主表面を研磨する。研磨方法は、特に制限はなく、機械的研磨、機械化学的研磨（ＣＭＰ）、化学的研磨などが好適に用いられる。
　（粗洗浄工程）
　次いで、粗洗浄工程Ｓ３０において、主表面が研磨されたＩｎＰ基板を粗洗浄する。ここで、粗洗浄とは、主表面に付着した研磨剤、研磨液などを除去するための、アルカリ性溶液による洗浄、フッ化水素酸溶液による洗浄、およびアルカリ性溶液による洗浄をいう。
　（精密洗浄工程）
　次いで、精密洗浄工程Ｓ４０において、硫酸過水洗浄工程Ｓ４１と、リン酸洗浄工程Ｓ４２と、乾燥工程Ｓ４３と、を行なう。硫酸過水洗浄工程Ｓ４１において、粗洗浄されたＩｎＰ基板を硫酸過水（硫酸と過酸化水素とを含む水溶液）で洗浄する。これにより、粗洗浄によりＩｎＰ基板の主表面に形成された有機膜および酸化膜、ならびに主表面に付着したＳｉ（ケイ素）などを低減できる。リン酸洗浄工程Ｓ４２において、硫酸過水で洗浄されたＩｎＰ基板をリン酸で洗浄する。これにより、硫酸過水洗浄によりＩｎＰ基板の主表面に付着した硫酸由来のＳＯ4 2-、ならびに主表面に残留するＳｉなどを低減できる。硫酸過水洗浄工程Ｓ４１およびリン酸洗浄工程Ｓ４２のそれぞれの洗浄効率を高める観点から、硫酸過水洗浄工程Ｓ４１において硫酸過水による洗浄の後に、リン酸洗浄工程Ｓ４２においてリン酸による洗浄の後に、それぞれ超純水リンスによる洗浄を含むことが好ましい。ここで、超純水リンスに用いられる超純水とは、電気抵抗率（比抵抗）が１８ＭΩ・ｃｍ以上、ＴＯＣ（総有機体炭素）が１０μｇ／Ｌ（リットル）未満、および微粒子数が１００個／Ｌ（リットル）未満の水をいう。乾燥工程Ｓ４３において、リン酸で洗浄されたＩｎＰ基板を乾燥する。乾燥方法は、特に制限はないが、主表面にパーティクルが付着するのを抑制する観点から、スピン乾燥法、ＩＰＡ（イソプロピルアルコール）蒸気乾燥法、温風乾燥法などが好ましい。
　図９を参照して、精密洗浄工程Ｓ４０における洗浄方式は、枚葉方式が好ましい。特に、洗浄対象面となる主表面１０ｍを下に向けて枚葉方式で洗浄するフェイスダウン－枚葉方式がより好ましい。具体的には、基板を保持するためのホルダー２１と、ホルダー２１よりも下側に位置する洗浄液タンク２３と、チャンバー２５とを含む洗浄装置２０を用いて、ＩＩＩ－Ｖ族化合物半導体基板１０であるＩｎＰ基板を洗浄対象となる主表面１０ｍを下に向けてホルダー２１に固定し、ホルダー２１によりＩＩＩ－Ｖ族化合物半導体基板１０を回転させながらかつ洗浄液タンク２３を移動させながら、主表面１０ｍの下側から洗浄液Ｃを主表面１０ｍに供給して洗浄する。かかる洗浄方式によれば、主表面１０ｍが下を向いていることから、上から降下するパーティクルの付着を防止することができるとともに、主表面１０ｍに付着していたパーティクルは重力により落下して再付着しないため、主表面１０ｍにおけるパーティクルを著しく低減できる。かかる洗浄方式により、ＩＩＩ－Ｖ族化合物半導体基板１０であるＩｎＰ基板の主表面１０ｍにおける粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下、好ましくは０．１１個／ｃｍ2以下とすることができる。
　また、図７を参照して、ＩＩＩ－Ｖ族化合物半導体基板１０であるＩｎＰ基板の主表面１０ｍにおける粒径が０．１９μｍ以上のパーティクルは、同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。
　精密洗浄工程Ｓ４０における従来の洗浄方式は、カセットに複数のＩｎＰ基板をそれらの主表面が水平面に対して垂直になるように入れて洗浄槽に浸漬するバーティカル－バッチ方式である。かかるバーティカル－バッチ方式によると、カセットおよび／またはＩｎＰ基板からの汚染の持ち込みが多いため、洗浄後のＩｎＰ基板の主表面におけるパーティクルが多いという問題があり、かかる問題の解消が困難である。
　本実施形態のＩｎＰ基板の製造方法は、上記の加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０、および精密洗浄工程Ｓ４０を含むことにより、主表面におけるパーティクルが著しく低減されたＩｎＰ基板を効率よく製造することができる。
　（保護膜形成工程）
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法は、半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成する保護膜形成工程Ｓ５０をさらに含むことが好ましい。半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成することにより、半絶縁性ＩｎＰ基板の主表面の清浄を維持することができる。すなわち、半絶縁性ＩｎＰ基板の主表面が保護膜により被覆されることにより、１年間の保管後であっても、当該半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
　保護膜の形成方法は、特に制限はないが、均一な保護膜を効率よく形成する観点から、国際公開第２０１２／１５７４７６号に記載のように、通常のバッチ方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を保護膜を形成する液体（たとえば界面活性剤を含む水溶液）に浸漬した後、スピン乾燥する方法、または、通常の枚葉方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を回転させながら、半絶縁性ＩｎＰ基板の主表面の上側から保護膜を形成する液体を主表面に供給することにより回転塗布する方法が好ましい。
≪実施形態２≫
　＜ＩＩＩ－Ｖ族化合物半導体基板＞
　本実施形態のＩＩＩ－Ｖ族化合物半導体基板は、ＩｎＰ基板（リン化インジウム基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下好ましくは１５個／ｃｍ2以下で含む。本実施形態のＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板は、主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数が２０個／ｃｍ2以下と少ないため、ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、パーティクルの意味、主表面における１ｃｍ2当たりのパーティクルの個数の評価、欠陥の意味およびその評価、エピタキシャル層の意味は、実施形態１のＩＩＩ－Ｖ族化合物半導体基板の場合と同様であるため、説明を繰り返さない。
　本発明者らは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の主表面のＬＰＤを低減するために必要なＩｎＰ基板の主表面の種々の特性を検討した。図４～図６に示すように、ＩｎＰ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの単位面積当たりの個数と、そのＩｎＰ基板の主表面上に配置されるピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径が０．１３６μｍ以上のＬＰＤの単位面積当たりの個数との間に正の相関関係が有ることを見出した。さらに、ＩｎＰ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を２０個／ｃｍ2以下（好ましくは１５個／ｃｍ2以下）とすることにより、ＩｎＰ基板上に配置されるエピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数を３０個／ｃｍ2以下（好ましくは２０個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。こうして、本実施形態の発明を完成させた。
　ここで、ＩｎＰ基板の主表面におけるパーティクルの粒径とは、ＬＰＤとして測定されるパーティクルの面積と等面積の円の直径を意味する。また、エピタキシャル層の主表面上におけるＬＰＤの等面積円径とは、測定されるＬＰＤの面積と等面積の円の直径を意味する。
　また、ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルおよびエピタキシャル層の主表面上における等面積円径が０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４０５ｎｍの半導体レーザを用いて測定する。測定装置としては、たとえば、トプコン社製ＷＭ－１０などが挙げられる。
　ここで、実施形態１のＩｎＰ基板においては、波長４８８ｎｍのアルゴンイオンレーザを用いて、主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を評価する。これに対して、実施形態２のＩｎＰ基板においては、波長４０５ｎｍの半導体レーザを用いて、主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を評価する。すなわち、実施形態２のＩｎＰ基板においては、実施形態１のＩｎＰ基板に比べて、より小さい粒径のパーティクルをも評価対象としているため、基板の主表面の清浄さがより精密に評価される。
　また、図７を参照して、ＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板の主表面における粒径が０．０７９μｍ以上のパーティクルは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の欠陥を均一に低減する観点から、主表面上に同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）の全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。ここで、主表面において、内周部Ｐ１とは中心の円状部分をいい、外周部Ｐ２とは内周部を取り囲む環状部分をいい、内周部Ｐ１の面積と外周部Ｐ２の面積とが等しい。また、パーティクルが主表面の同心円状に分布するとは、主表面の同心円上のパーティクルの存在確率が同等であることを意味する。
　本実施形態のＩｎＰ基板は、基板内に不純物原子が添加されていてもよい。すなわち、導電性を低くするためにＦｅ（鉄）原子が添加された半絶縁性ＩｎＰ基板であってもよく、導電性を高くするためにＳ（イオウ）原子および／またはＳｎ（スズ）原子が添加された導電性ＩｎＰ基板であってもよい。
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板においては、上記主表面は、保護膜で被覆されていることが好ましい。これにより、主表面へのパーティクルおよび／または不純物原子の付着が抑制され、主表面が清浄に維持される。
　上記保護膜は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、界面活性剤を含むことが好ましい。ここで、界面活性剤は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄がより維持される観点から、非イオン性界面活性剤であることが好ましい。非イオン性界面活性剤としては、分子量７００～２０００のポリオキシアルキレンアルキルエーテル、ポリオキシエチレンアルキルエーテル、ポリオキシエチレンアルキルフェニルエーテルなどの高級アルコール系またはアルキルフェノール系、蔗糖脂肪酸塩／エステル、ソルビタン脂肪酸エステル、ポリオキシエチレンソルビタン脂肪酸エステル、ポリオキシエチレン脂肪酸エステル、アルカノールアミドなどの脂肪酸系などが好適に挙げられる。
　保護膜の厚さは、保護膜が主表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、０．３ｎｍ以上が好ましく、０．５ｎｍ以上がより好ましい。また、主表面のくもりを抑制する観点から、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。保護膜の厚さは、エリプソメトリー（フォトニックラティス社製ＳＥ－１０１）により測定する。
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板において、その主表面が保護膜により被覆されることにより、１年間の保管後の半絶縁性ＩｎＰ基板であっても、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
　本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板は、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することが好ましい。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
　＜ＩＩＩ－Ｖ族化合物半導体基板の製造方法＞
　図８を参照して、本実施形態のＩＩＩ－Ｖ族化合物半導体基板であるＩｎＰ基板の製造方法は、特に制限はないが、本実施形態のＩｎＰ基板を効率よく製造する観点から、ＩｎＰ（リン化インジウム）結晶体を加工することによりＩｎＰ基板（リン化インジウム基板）を形成する加工工程Ｓ１０と、ＩｎＰ基板を研磨する研磨工程Ｓ２０と、研磨されたＩｎＰ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄されたＩｎＰ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。精密洗浄工程Ｓ４０は、粗洗浄されたＩｎＰ基板を硫酸過水で洗浄する硫酸過水洗浄工程Ｓ４１と、硫酸過水で洗浄されたＩｎＰ基板をリン酸で洗浄するリン酸洗浄工程Ｓ４２と、リン酸で洗浄されたＩｎＰ基板を乾燥する乾燥工程Ｓ４３と、を含むことが好ましい。本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法は、半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成する保護膜形成工程Ｓ５０をさらに含むことが好ましい。半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成することにより、半絶縁性ＩｎＰ基板の主表面の清浄を維持することができる。
　本実施形態のＩｎＰ基板の製造方法における加工工程、研磨工程、粗洗浄工程、および精密洗浄工程は、実施形態１のＩｎＰ基板の製造方法における加工工程、研磨工程、粗洗浄工程、および精密洗浄工程とそれぞれ同様であるため、説明を繰り返さない。また、本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法における保護膜形成方法も、実施形態１のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法における保護膜形成方法と同様であるため、説明を繰り返さない。
　≪実施形態３≫
　＜エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板＞
　本実施形態のエピ層（エピタキシャル層）付ＩＩＩ－Ｖ族化合物半導体基板は、実施形態１のＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）を１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）で含む。本実施形態のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）は、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板であり、高特性の半導体デバイスを製造することができる。
　本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ－Ｖ族化合物半導体層が好ましい。ＩＩＩ－Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＩｎＰ層、ＩｎxＧａ1-xＡｓyＰ1-y層（０≦ｘ＜１、０＜ｙ≦１）などが好適に挙げられる。
　本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、特に制限はないが、高品質のエピタキシャル層を成長させる観点から、液相エピタキシャル成長（ＬＰＥ）法、気相エピタキシャル成長（ＶＰＥ）法などが好適に挙げられる。ＶＰＥ法としては、ハイドライドＶＰＥ法、有機金属気相エピタキシャル（ＭＯＶＰＥ）法、分子線エピタキシャル成長（ＭＢＥ）法などが好適に挙げられる。
　≪実施形態４≫
　＜エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板＞
　本実施形態のエピ層（エピタキシャル層）付ＩＩＩ－Ｖ族化合物半導体基板は、実施形態２のＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）を３０個／ｃｍ2以下（好ましくは２０個／ｃｍ2以下）で含む。本実施形態のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）は、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板であり、高特性の半導体デバイスを製造することができる。
　本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ－Ｖ族化合物半導体層が好ましい。ＩＩＩ－Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＩｎＰ層、ＩｎxＧａ1-xＡｓyＰ1-y層（０≦ｘ＜１、０＜ｙ≦１）などが好適に挙げられる。
　本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、実施形態４のエピ層付ＩｎＰ基板の場合と同様であるため、説明を繰り返さない。
　≪実施形態５≫
　＜ＩＩＩ－Ｖ族化合物半導体基板＞
本実施形態のＩＩＩ－Ｖ族化合物半導体基板は、導電性ＧａＡｓ基板（導電性ヒ化ガリウム基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下好ましくは０．６個／ｃｍ2以下で含む。本実施形態のＩＩＩ－Ｖ族化合物半導体基板である導電性ＧａＡｓ基板は、主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数が１．０個／ｃｍ2以下と少ないため、導電性ＧａＡｓ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、導電性ＧａＡｓ基板とは、比抵抗が１Ω・ｃｍ以下のＧａＡｓ基板をいう。また、導電性ＧａＡｓ基板には、電荷を運ぶキャリアが自由電子であるｎ型ＧａＡｓ基板と、電荷を運ぶキャリアが正孔であるｐ型ＧａＡｓ基板とが含まれる。また、パーティクルの意味、主表面における１ｃｍ2当たりのパーティクルの個数の評価、欠陥の意味およびその評価、エピタキシャル層の意味は、実施形態１および実施形態２のＩＩＩ－Ｖ族化合物半導体基板の場合と同様であるため、説明を繰り返さない。
　本発明者らは、導電性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層の主表面のＬＰＤを低減するために必要な導電性ＧａＡｓ基板の主表面の種々の特性を検討した。図１１に示すように、導電性ＧａＡｓ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの単位面積当たりの個数と、その導電性ＧａＡｓ基板の主表面上に配置されるピタキシャル層の厚さが５μｍのときの主表面上における等面積円径が３．０μｍ以上のＬＰＤの単位面積当たりの個数との間に正の相関関係が有ることを見出した。さらに、導電性ＧａＡｓ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を１．０個／ｃｍ2以下（好ましくは０．６個／ｃｍ2以下）とすることにより、導電性ＧａＡｓ基板板上に配置されるエピタキシャル層の厚さが５μｍのときの主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数を５個／ｃｍ2以下（好ましくは４個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。こうして、本実施形態の発明を完成させた。
　ここで、導電性ＧａＡｓ基板の主表面におけるパーティクルの粒径とは、ＬＰＤとして測定されるパーティクルの面積と等面積の円の直径を意味する。また、エピタキシャル層の主表面上におけるＬＰＤの等面積円径とは、測定されるＬＰＤの面積と等面積の円の直径を意味する。
　また、導電性ＧａＡｓ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４０５ｎｍの半導体レーザを用いて測定する。測定装置としては、たとえば、トプコン社製ＷＭ－１０などが挙げられる。エピタキシャル層の主表面上における等面積円径が０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４０５ｎｍの半導体レーザまたは波長４８８ｎｍのアルゴンイオンレーザなどを用いて測定する。測定装置としては、たとえば、トプコン社製ＷＭ－１０またはテンコール社製サーフスキャン６２２０などが挙げられる。
　ここで、図１０に示すように、導電性ＧａＡｓ基板について、波長４８８ｎｍのアルゴンイオンレーザを用いて、主表面における粒径０．１９μｍ以上のパーティクルの単位面積（１ｃｍ2）当たりの個数と、その導電性ＧａＡｓ基板の主表面上に配置されるピタキシャル層の厚さが５μｍのときの主表面上における等面積円径が１８μｍ以上のＬＰＤの単位面積（１ｃｍ2）当たりの個数との関係を評価しても、両者には相間関係は見られない。すなわち、上記の方法によっては、導電性ＧａＡｓ基板の主表面の清浄さを評価することが困難である。
　また、図７を参照して、ＩＩＩ－Ｖ族化合物半導体基板である導電性ＧａＡｓ基板の主表面における粒径が０．０７９μｍ以上のパーティクルは、導電性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層の欠陥を均一に低減する観点から、主表面上に同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）の全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。ここで、主表面において、内周部Ｐ１とは中心の円状部分をいい、外周部Ｐ２とは内周部を取り囲む環状部分をいい、内周部Ｐ１の面積と外周部Ｐ２の面積とが等しい。また、パーティクルが主表面の同心円状に分布するとは、主表面の同心円上のパーティクルの存在確率が同等であることを意味する。
　本実施形態の導電性ＧａＡｓ基板は、基板内に導電性を付与する不純物原子が添加されていてもよい。このような不純物原子は、特に制限はなく、たとえば、ｎ型の導電性を付与するドナードーパントとしてＳｉ（シリコン）原子、Ｔｅ（テルル）原子などが挙げられ、ｐ型の導電性を付与するアクセプタードーパントとしてＺｎ（亜鉛）原子などが挙げられる。
　＜ＩＩＩ－Ｖ族化合物半導体基板の製造方法＞
　図１４を参照して、本実施形態のＩＩＩ－Ｖ族化合物半導体基板である導電性ＧａＡｓ基板の製造方法は、特に制限はないが、本実施形態の導電性ＧａＡｓ基板を効率よく製造する観点から、導電性ＧａＡｓ（ｎ型ヒ化ガリウム）結晶体を加工することにより導電性ＧａＡｓ基板を形成する加工工程Ｓ１０と、導電性ＧａＡｓ基板を研磨する研磨工程Ｓ２０と、研磨された導電性ＧａＡｓ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄された導電性ＧａＡｓ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。ここで、粗洗浄工程Ｓ３０は、ウエハ洗浄液により洗浄および超純水リンスによる洗浄を含むことが好ましい。精密洗浄工程Ｓ４０は、酸洗浄および超純水リンスによる洗浄を含むことが好ましい。
　（加工工程）
　まず、加工工程Ｓ１０において、導電性ＧａＡｓ結晶体をスライス加工および面取り加工をすることにより、導電性ＧａＡｓ基板を形成する。ここで、導電性ＧａＡｓ結晶体の製造方法は、特に制限はなく、ＶＢ（垂直ブリッヂマン）法、ＶＧＦ（垂直温度傾斜凝固）法、ＬＥＣ（液体封止型チョクラルスキー）法などが好適に用いられる。
　（研磨工程）
　次いで、研磨工程Ｓ２０において、導電性ＧａＡｓ基板の主表面を研磨する。研磨方法は、特に制限はなく、機械的研磨、機械化学的研磨（ＣＭＰ）、化学的研磨などが好適に用いられる。
　（粗洗浄工程）
　次いで、粗洗浄工程Ｓ３０において、主表面が研磨された導電性ＧａＡｓ基板を粗洗浄する。ここで、粗洗浄とは、主表面に付着した研磨剤、研磨液などを除去するための、ウエハ洗浄液による洗浄および超純水リンスによる洗浄をいう。ここで、超純水リンスに用いられる超純水とは、電気抵抗率（比抵抗）が１８ＭΩ・ｃｍ以上、ＴＯＣ（総有機体炭素）が１０μｇ／Ｌ（リットル）未満、および微粒子数が１００個／Ｌ（リットル）未満の水をいう。また、ウエハ洗浄液による洗浄および超純水リンスによる洗浄を複数回繰り返してもよい。ここで、ウエハ洗浄液は、特に制限はないが、導電性ＧａＡｓ基板の主表面の清浄効果が大きい観点から、テトラメチルアンモニウムヒドロキシド水溶液などが好ましい。
　（精密洗浄工程）
　次いで、精密洗浄工程Ｓ４０において、主表面が研磨された導電性ＧａＡｓ基板を粗洗浄する。ここで、粗洗浄とは、酸洗浄、超純水リンスによる洗浄および乾燥をいう。酸洗浄に用いられる洗浄液は、特に制限はないが、導電性ＧａＡｓ基板の主表面の清浄効果が大きい観点から、硝酸水溶液などが好ましい。また、超純水リンスに用いられる超純水は、粗洗浄工程における超純水リンスに用いられる超純水と同様であるため、説明を繰り返さない。また、乾燥方法は、特に制限はないが、主表面にパーティクルが付着するのを抑制する観点から、スピン乾燥法、ＩＰＡ（イソプロピルアルコール）蒸気乾燥法、温風乾燥法などが好ましい。
　図９を参照して、精密洗浄工程Ｓ４０における洗浄方式は、枚葉方式が好ましい。特に、洗浄対象面となる主表面１０ｍを下に向けて枚葉方式で洗浄するフェイスダウン－枚葉方式がより好ましい。具体的には、基板を保持するためのホルダー２１と、ホルダー２１よりも下側に位置する洗浄液タンク２３と、チャンバー２５とを含む洗浄装置２０を用いて、ＩＩＩ－Ｖ族化合物半導体基板１０である導電性ＧａＡｓ基板を洗浄対象となる主表面１０ｍを下に向けてホルダー２１に固定し、ホルダー２１によりＩＩＩ－Ｖ族化合物半導体基板１０を回転させながらかつ洗浄液タンク２３を移動させながら、主表面１０ｍの下側から洗浄液Ｃを主表面１０ｍに供給して洗浄する。かかる洗浄方式によれば、主表面１０ｍが下を向いていることから、上から降下するパーティクルの付着を防止することができるとともに、主表面１０ｍに付着していたパーティクルは重力により落下して再付着しないため、主表面１０ｍにおけるパーティクルを著しく低減できる。かかる洗浄方式により、ＩＩＩ－Ｖ族化合物半導体基板１０である導電性ＧａＡｓ基板の主表面１０ｍにおける粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下、好ましくは０．６個／ｃｍ2以下とすることができる。
　また、図７を参照して、ＩＩＩ－Ｖ族化合物半導体基板１０である導電性ＧａＡｓ基板の主表面１０ｍにおける粒径が０．０７９μｍ以上のパーティクルは、同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。
　精密洗浄工程Ｓ４０における従来の洗浄方式は、カセットに複数の導電性ＧａＡｓ基板をそれらの主表面が水平面に対して垂直になるように入れて洗浄槽に浸漬するバーティカル－バッチ方式である。かかるバーティカル－バッチ方式によると、カセットおよび／または導電性ＧａＡｓ基板からの汚染の持ち込みが多いため、洗浄後の導電性ＧａＡｓ基板の主表面におけるパーティクルが多いという問題があり、かかる問題の解消が困難である。
　本実施形態のｎ－ＧａＡｓ基板の製造方法は、上記の加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０、および精密洗浄工程Ｓ４０を含むことにより、主表面におけるパーティクルが著しく低減された導電性ＧａＡｓ基板を効率よく製造することができる。
　≪実施形態６≫
　＜エピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板＞
　本実施形態のエピ層（エピタキシャル層）付ＩＩＩ－Ｖ族化合物半導体基板は、実施形態５のＩＩＩ－Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のＬＰＤ（ライトポイントディフェクト）を５個／ｃｍ2以下（好ましくは４個／ｃｍ2以下）で含む。本実施形態のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付導電性ＧａＡｓ基板）は、欠陥が低いエピタキシャル層を含むエピ層付導電性ＧａＡｓ基板であり、高特性の半導体デバイスを製造することができる。
　本実施形態のエピ層付導電性ＧａＡｓ基板において、導電性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ－Ｖ族化合物半導体層が好ましい。ＩＩＩ－Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＧａＡｓ層、ＡｌxＧａyＩｎ1-x-yＰ層（０＜ｘ、０＜ｙ、ｘ＋ｙ＜１）、ＡｌxＧａyＩｎ1-x-yＡｓ層（０＜ｘ、０＜ｙ＜１、ｘ＋ｙ≦１）などが好適に挙げられる。
　本実施形態のエピ層付導電性ＧａＡｓ基板において、導電性ＩｎＰ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、実施形態４のエピ層付ＩｎＰ基板の場合と同様であるため、説明を繰り返さない。
　≪実施形態７≫
　本実施形態の態様にかかるエピ層（エピタキシャル層）付ＩＩＩ－Ｖ族化合物半導体基板は、ＩＩＩ－Ｖ族化合物半導体基板と、ＩＩＩ－Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性ＧａＡｓ基板（半絶縁性ヒ化ガリウム基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下（好ましくは１０個／ｃｍ2以下）で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩＩＩ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）が得られる。本実施形態のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）は、欠陥が低いエピタキシャル層を含むエピ層付半絶縁性ＧａＡｓ基板であり、高特性の半導体デバイスを製造することができる。ここで、半絶縁性ＧａＡｓ基板とは、たとえば比抵抗が１×１０7Ω・ｃｍ以上５×０8Ω・ｃｍ以下のＧａＡｓ基板をいう。ＧａＡｓ基板の場合、半絶縁性を確保するため、Ｃ（炭素）などの不純物原子を添加することもできる。
　本発明者らは、ＩＩＩ－Ｖ族化合物半導体基板である半絶縁性ＧａＡｓ基板について、図９に示すような上述のフェイスダウン－枚葉方式で洗浄して、主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を１２個／ｃｍ2以下（好ましくは１０個／ｃｍ2以下）とすることにより、半絶縁性ＩｎＰ基板上に配置されるエピタキシャル層の厚さが５μｍのときの主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数を１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。すなわち、本実施形態のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）は、欠陥が低いエピタキシャル層を含むエピ層付半絶縁性ＧａＡｓ基板であり、高特性の半導体デバイスを製造することができる。
　本実施形態のエピ層付半絶縁性ＧａＡｓ基板において、半絶縁性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ－Ｖ族化合物半導体層が好ましい。ＩＩＩ－Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＧａＡｓ層、ＡｌxＧａyＩｎ1-x-yＰ層（０＜ｘ、０＜ｙ、ｘ＋ｙ＜１）、ＡｌxＧａyＩｎ1-x-yＡｓ層（０＜ｘ、０＜ｙ＜１、ｘ＋ｙ≦１）などが好適に挙げられる。
　本実施形態のエピ層付半絶縁性ＧａＡｓ基板において、半絶縁性ＧａＡｓ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、実施形態４のエピ層付ＩｎＰ基板の場合と同様であるため、説明を繰り返さない。
　本実施形態のエピ層付半絶縁性ＧａＡｓ基板の製造用いられる半絶縁性ＧａＡｓ基板の製造方法は、特に制限はないが、実施形態５の導電性ＧａＡｓ基板の製造方法と同様に、本実施形態の半絶縁性ＧａＡｓ基板を効率よく製造する観点から、半絶縁性ＧａＡｓ（ｎ型ヒ化ガリウム）結晶体を加工することにより半絶縁性ＧａＡｓ基板を形成する加工工程Ｓ１０と、半絶縁性ＧａＡｓ基板を研磨する研磨工程Ｓ２０と、研磨された半絶縁性ＧａＡｓ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄された半絶縁性ＧａＡｓ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。ここで、粗洗浄工程Ｓ３０は、ウエハ洗浄液により洗浄および超純水リンスによる洗浄を含むことが好ましい。精密洗浄工程Ｓ４０は、酸洗浄および超純水リンスによる洗浄を含むことが好ましい。半絶縁性ＧａＡｓ基板の製造方法における加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０および精密洗浄工程Ｓ４０は、実施形態５の導電性ＧａＡｓ基板の製造方法における加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０および精密洗浄工程Ｓ４０とそれぞれどうようであるため、説明を繰り返さない。
　また、半絶縁性ＧａＡｓ基板の製造方法においては、半絶縁性ＧａＡｓ基板の主表面を被覆する保護膜を形成する保護膜形成工程Ｓ５０をさらに含むことが好ましい。半絶縁性ＧａＡｓ基板の主表面を被覆する保護膜を形成することにより、半絶縁性ＧａＡｓ基板の主表面の清浄を維持することができる。すなわち、半絶縁性ＧａＡｓ基板の主表面が保護膜により被覆されることにより、１年間の保管後であっても、当該半絶縁性ＧａＡｓ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
　保護膜の形成方法は、特に制限はないが、均一な保護膜を効率よく形成する観点から、国際公開第２０１２／１５７４７６号に記載のように、通常のバッチ方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を保護膜を形成する液体（たとえば界面活性剤を含む水溶液）に浸漬した後、スピン乾燥する方法、または、通常の枚葉方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を回転させながら、半絶縁性ＩｎＰ基板の主表面の上側から保護膜を形成する液体を主表面に供給することにより回転塗布する方法が好ましい。
　以下の実験例Ｉ～実験例ＸＸにより、実施例、比較例および参考例を詳細に説明する。ここで、実験例Ｉ～実験例ＶＩは、実施形態１のＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）および実施形態３のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）に対応するものである。また、実験例ＶＩＩ～実験例ＸＩＩは、実施形態２のＩＩＩ－Ｖ族化合物半導体基板（すなわちＩｎＰ基板）および実施形態４のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）に対応するものである。また、実験例ＸＶおよび実験例ＸＶＩは、実施形態５のＩＩＩ－Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）および実施形態６のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付導電性ＧａＡｓ基板）に対応するものである。また、実験例ＸＩＸおよび実験例ＸＸは、実施形態７のエピ層付ＩＩＩ－Ｖ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）に対応するものである。
　（実験例Ｉ）
　１．加工
　ＶＢ法により製造したＦｅ原子添加の半絶縁性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの半絶縁性ＩｎＰ基板を複数枚作製する。作製された半絶縁性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、３×１０7Ω・ｃｍである。
　２．研磨
　上記加工された半絶縁性ＩｎＰ基板の主表面を、機械研磨および化学機械的研磨により、ＪＩＳ　Ｂ０６０１：２００１に規定される主表面の算術平均粗さＲａが０．３ｎｍ以下の鏡面に研磨する。
　３．粗洗浄
　上記研磨された半絶縁性ＩｎＰ基板を、バーティカル－バッチ方式で、１０質量％のコリン水溶液に室温（２５℃）で５分間浸漬することによりアルカリ性溶液による洗浄をし、５質量％のフッ化水素酸水溶液に室温（２５℃）で５分間浸漬することによりフッ化水素酸溶液による洗浄をし、さらに５質量％のコリン水溶液に室温（２５℃）で５分間浸漬することによりアルカリ性溶液による洗浄を行う。
　４．精密洗浄
　上記粗洗浄された半絶縁性ＩｎＰ基板を、フェイスダウン－枚葉方式またはバーティカル－バッチ方式で精密洗浄する。フェイスダウン－枚葉方式については、例Ｉ－Ｍ１～例Ｉ－Ｍ３として、図９に示す洗浄装置を用いて、硫酸過水洗浄、超純水リンス、リン酸洗浄、および超純水リンスにより精密洗浄を行なう。硫酸過水洗浄においては室温（２５℃）で９６質量％の硫酸および３０質量％の過酸化水素を含む水溶液を半絶縁性ＩｎＰ基板の主表面に１分間で０．２５Ｌ（リットル）供給し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に５分間で５Ｌ（リットル）供給し、リン酸洗浄においては室温（２５℃）で２５質量％のリン酸水溶液を半絶縁性ＩｎＰ基板の主表面に１分間で０．２Ｌ（リットル）供給し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に５分間で５Ｌ（リットル）供給する。バーティカル－バッチ方式においては、例Ｉ－Ｂ１～例Ｉ－Ｂ１５として、硫酸過水洗浄においては室温（２５℃）で９６質量％の硫酸および３０質量％の過酸化水素を含む水溶液２０Ｌ（リットル）に半絶縁性ＩｎＰ基板の主表面を２分間浸漬し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に１５Ｌ（リットル）／分で５分間供給し、リン酸洗浄においては２５質量％のリン酸水溶液２０Ｌ（リットル）に半絶縁性ＩｎＰ基板の主表面を５分間浸漬し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に１５Ｌ（リットル）／分で５分間供給する。
　精密洗浄後の半絶縁性ＩｎＰ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ　ｍｅｄｉｕｍの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。半絶縁性ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）を表１にまとめる。
　５．エピタキシャル層の成長
　精密洗浄後の半絶縁性ＩｎＰ基板の主面上に、エピタキシャル層として厚さ０．３μｍのＩｎＰ層をＭＯＶＰＥ法により成長させる。
　得られたエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ　ｍｅｄｉｕｍの条件で、測定する。結果を表１にまとめる。さらに、ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図１にプロットする。
Figure JPOXMLDOC01-appb-T000001
　表１および図１を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、半絶縁性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを低減することができ、その結果、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤを低減することができる。また、半絶縁性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下とすることにより、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下に低減できる。
　（実験例ＩＩ）
　実験例Ｉの例Ｉ－Ｍ１～例Ｉ－Ｍ３と同様にして作製した半絶縁性ＩｎＰ基板について、実験例Ｉと同様にして、主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。
　１．保護膜の形成
　国際公開第２０１２／１５７４７６号に記載のように、通常の枚葉方式の洗浄装置を用いて、得られた半絶縁性ＩｎＰ基板を回転させながら、半絶縁性ＩｎＰ基板の主表面の上側から、界面活性剤を含む液体として和光純薬社製ＮＣＷ１００１の０．０８質量％水溶液を主表面上に供給することにより回転塗布することにより、厚さ１．５ｎｍの保護膜を形成する。保護膜の厚さは、エリプソメトリー（フォトニックラティス社製ＳＥ－１０１）により測定する。
　２．１年間の保管
　主表面が上記の保護膜で被覆された半絶縁性ＩｎＰ基板を、枚葉トレー（インテグリス社製）に入れ、アルミニウム製ガゼット袋に入れ真空引き後窒素を封入し、さらに、このアルミニウム製ガゼット袋を別のアルミニウム製ガゼット袋に入れ真空引き後窒素を封入した状態で、１年間保管する。
　３．エピタキシャル層の成長
　１年間の保管後の保護膜で被覆された半絶縁性ＩｎＰ基板の主表面上に、実験例Ｉと同様にして、エピタキシャル層として厚さ０．３μｍのＩｎＰ層を成長させる。
　得られたエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ　ｍｅｄｉｕｍの条件で、測定する。
　得られたエピ層付半絶縁性ＩｎＰ基板について、１年間の保管前の半絶縁性ＩｎＰ基板の主表面上における粒径０．１９μｍ以上のパーティクルは０．０８個／ｃｍ2（すなわち０．２２個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＩｎＰ基板の主表面上に成長させた厚さ０．３μｍのエピタキシャル層の等面積円径０．２４μｍ以上のＬＰＤは３．４０個／ｃｍ2（すなわち１０個／ｃｍ2以下）である。このように、半絶縁性ＩｎＰ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＩｎＰ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
　（実験例ＩＩＩ）
　ＶＢ法により製造したＳ原子添加の導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製された導電性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、１×１０-3Ω・ｃｍである。
　上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｉと同様にして、導電性ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表２にまとめる。さらに、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図２にプロットする。
Figure JPOXMLDOC01-appb-T000002
　表２および図２を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下に低減できる。
　（実験例ＩＶ）
　ＶＢ法により製造したＳｎ原子添加のｎ型導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製された導電性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、２×１０-3Ω・ｃｍである。
　上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｉと同様にして、導電性ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表３にまとめる。さらに、ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図３にプロットする。
Figure JPOXMLDOC01-appb-T000003
　表３および図３を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下に低減できる。
　（実験例Ｖ）
　ＶＢ法により製造したＦｅ原子添加の半絶縁性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの半絶縁性ＩｎＰ基板を複数枚作製する。作製された半絶縁性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、３×１０7Ω・ｃｍである。上記加工された半絶縁性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄を行う。
　精密洗浄後の半絶縁性ＩｎＰ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、トプコン社製ＷＭ－１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。半絶縁性ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）を表４にまとめる。
　精密洗浄後の半絶縁性ＩｎＰ基板の主面上に、エピタキシャル層として厚さ０．３μｍのＩｎＰ層をＭＯＶＰＥ法により成長させる。得られたエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、トプコン社製ＷＭ－１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、測定する。結果を表４にまとめる。さらに、半絶縁性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図４にプロットする。
Figure JPOXMLDOC01-appb-T000004
　表４および図４を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、半絶縁性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤを低減することができる。また、半絶縁性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下とすることにより、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下に低減できる。
　（実験例ＶＩ）
　実験例Ｖの例Ｖ－Ｍ１～例Ｖ－Ｍ３と同様にして作製した半絶縁性ＩｎＰ基板について、実験例Ｖと同様にして、主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。実験例ＩＩと同様にして、主面上に保護膜が形成されている半絶縁性ＩｎＰ基板を作製し、１年間保管する。１年間の保管後の保護膜で被覆された半絶縁性ＩｎＰ基板の主表面上に、実験例ＩＩと同様にして、エピタキシャル層として厚さ０．３μｍのＩｎＰ層を成長させる。実験例Ｖと同様にして、１年間保管前の半絶縁性ＩｎＰ基板の主表面上における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数、およびエピタキシャル層の主表面における等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数を測定する。
　得られたエピ層付半絶縁性ＩｎＰ基板について、１年間の保管前の半絶縁性ＩｎＰ基板の主表面上における粒径０．０７９μｍ以上のパーティクルは６．８０個／ｃｍ2（すなわち２０個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＩｎＰ基板の主表面上に成長させた厚さ０．３μｍのエピタキシャル層の等面積円径０．１３６μｍ以上のＬＰＤが１５．７個／ｃｍ2（すなわち３０個／ｃｍ2以下）である。このように、半絶縁性ＩｎＰ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＩｎＰ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
　（実験例ＶＩＩ）
　ＶＢ法により製造したＳ原子添加の導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製されたＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、１×１０-3Ω・ｃｍである。
　上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｖと同様にして、導電性ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表５にまとめる。さらに、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図５にプロットする。
Figure JPOXMLDOC01-appb-T000005
　表５および図５を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下に低減できる。
　（実験例ＶＩＩＩ）
　ＶＢ法により製造したＳｎ原子添加の導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製された導電性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、２×１０-3Ω・ｃｍである。
　上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｖと同様にして、導電性ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表６にまとめる。さらに、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図６にプロットする。
Figure JPOXMLDOC01-appb-T000006
　表６および図６を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下に低減できる。
　（実験例ＩＸ）
　１．加工
　ＶＢ法により製造したＳｉ原子添加の導電性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの導電性ＧａＡｓ基板を複数枚作製する。作製された導電性ＧａＡｓ基板について、比抵抗は、ホール測定法により測定したところ、１×１０-3Ω・ｃｍである。
　２．研磨
　上記加工された導電性ＧａＡｓ基板の主表面を、機械研磨および化学機械的研磨により、ＪＩＳ　Ｂ０６０１：２００１に規定される主表面の算術平均粗さＲａが０．３ｎｍ以下の鏡面に研磨する。
　３．粗洗浄
　上記研磨された導電性ＧａＡｓ基板を、バーティカル－バッチ方式で、０．５体積％のテトラメチルアンモニウムヒドロキシド水溶液に室温（２５℃）で５分間浸漬し、超純水（電気抵抗率（比抵抗）が１８ＭΩ・ｃｍ以上、ＴＯＣ（総有機体炭素）が１０μｇ／Ｌ（リットル）未満、および微粒子数が　１００個／Ｌ（リットル）未満、以下同じ）で３分間リンスし、０．５体積％のテトラメチルアンモニウムヒドロキシド水溶液に室温（２５℃）で５分間浸漬し、超純水に室温（２５℃）で浸漬する。
　４．精密洗浄
　上記粗洗浄された導電性ＧａＡｓ基板を、フェイスダウン－枚葉方式またはバーティカル－バッチ方式で以下の酸洗浄、２回の超純水リンスおよび乾燥により精密洗浄する。フェイスダウン－枚葉方式については、例ＩＸ－Ｍ１～例ＩＸ－Ｍ３として、図９に示す洗浄装置を用いて、酸洗浄においては室温（２５℃）でｐＨ５の硝酸水溶液をｎ－ＧａＡｓ基板の主表面に１分間で１Ｌ（リットル）供給し、超純水リンスにおいては室温（２５℃）で超純水を導電性ＧａＡｓ基板の主表面に１分間で１Ｌ（リットル）供給する。バーティカル－バッチ方式においては、例ＩＸ－Ｂ１～例ＩＸ－Ｂ１３として、酸洗浄においては室温（２５℃）でｐＨ５の硝酸水溶液１０Ｌ（リットル）に３分間浸漬し、超純水リンスにおいては室温（２５℃）で超純水を１５Ｌ（リットル）／分で３分間供給する。また、乾燥においては、フェイスダウン－枚葉方式およびバーティカル－バッチ方式のいずれの方式においても、遠心振り切り乾燥する。
　精密洗浄後の導電性ＧａＡｓ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ　ｍｅｄｉｕｍの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。導電性ＧａＡｓ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）を表７にまとめる。
　５．エピタキシャル層の成長
　精密洗浄後の導電性ＧａＡｓ基板の主面上に、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層をＭＯＶＰＥ法により成長させる。
　得られたエピ層付導電性ＧａＡｓ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ　ｍｅｄｉｕｍの条件で、測定する。結果を表７にまとめる。さらに、ｎ－ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径１８μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図１０にプロットする。
Figure JPOXMLDOC01-appb-T000007
　表７および図１０を参照して、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いたＬＰＤの測定によっては、導電性ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＧａＡｓ基板のエピタキシャル層の厚さ３．０μｍのときの主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数との間の相関を評価することは困難である。
　（実験例Ｘ）
　ＶＢ法により製造したＳｉ原子添加のｎ型導電性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの導電性ＧａＡｓ基板を複数枚作製する。作製された導電性ＧａＡｓ基板について、比抵抗は、ホール測定法により測定したところ、２×１０-3Ω・ｃｍである。上記加工された導電性ＧａＡｓ基板の主表面を、実験例ＩＸと同様にして、研磨、粗洗浄および精密洗浄を行う。
　精密洗浄後の導電性ＧａＡｓ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、トプコン社製ＷＭ－１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。導電性ＧａＡｓ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）を表８にまとめる。
　上記加工された導電性ＧａＡｓ基板の主面上に、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層をＭＯＶＰＥ法により成長させる。得られたエピ層付ｎ－ＧａＡｓ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、トプコン社製ＷＭ－１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、測定する。結果を表１０にまとめる。さらに、導電性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径３．０μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図１１にプロットする。
Figure JPOXMLDOC01-appb-T000008
　表８および図１１を参照して、精密洗浄をバーティカル－バッチ方式からフェイスダウン－枚葉方式に変更することにより、導電性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＧａＡｓ基板のエピタキシャル層の厚さ５μｍのときの主表面上の等面積円径３．０μｍ以上のＬＰＤを低減することができる。また、導電性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下とすることにより、エピ層付導電性ＧａＡｓ基板のエピタキシャル層の厚さが５μｍのときの主表面上の等面積円径３．０μｍ以上のＬＰＤを５個／ｃｍ2以下に低減できる。
　（実験例ＸＩ）
　ＶＢ法により製造したＣ原子添加の半絶縁性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの半絶縁性ＧａＡｓ基板を複数枚作製する。作製された半絶縁性ＧａＡｓ基板について、比抵抗は、ホール測定法により測定したところ、２×１０8Ω・ｃｍである。上記加工された半絶縁性ＧａＡｓ基板の主表面を、実験例ＩＸと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上にエピタキシャル層を成長させる。
　実験例ＩＸと同様にして、半絶縁性ＧａＡｓ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表９にまとめる。さらに、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図１２にプロットする。
Figure JPOXMLDOC01-appb-T000009
　表９および図１２を参照して、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いたＬＰＤの測定によっては、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＧａＡｓ基板のエピタキシャル層の厚さ５μｍのときの主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数との間の相関は明確ではないが、フェイスダウン－枚葉方式による主表面の洗浄によってエピ後のＬＰＤがバーティカル－バッチ方式による主表面の洗浄の場合に比べて少なくなることは明確である。
　すなわち、精密洗浄をフェイスダウン－枚葉方式により行った半絶縁性ＧａＡｓ基板は、精密洗浄をバーティカル－バッチ方式により行った半絶縁性ＧａＡｓ基板に比べて、基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数が同等であっても、基板上に配置されるエピタキシャル層の主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数がより低減される。具体的には、エピ層付半絶縁性ＧａＡｓ基板においては、主表面上に粒径が０．１９μｍ以上のパーティクルを３．０個／ｃｍ2以下で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が１８μｍ以上のＬＰＤを８．０個／ｃｍ2以下で含む。ただし、これについての詳細な理由は明らかでない。
　（実験例ＸＩＩ）
　実験例ＸＩの例ＸＩ－Ｍ１～例ＸＩ－Ｍ３と同様にして作製した半絶縁性ＧａＡｓ基板について、実験例ＩＸと同様にして、主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。実験例ＩＩと同様にして、主面上に保護膜が形成されている半絶縁性ＧａＡｓ基板を作製し、１年間保管する。１年間の保管後の保護膜で被覆された半絶縁性ＧａＡｓ基板の主表面上に、実験例ＩＸと同様にして、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層を成長させる。実験例ＩＸと同様にして、１年間保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数およびエピタキシャル層の主表面における等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数を測定する。
　得られたエピ層付半絶縁性ＧａＡｓ基板について、１年間の保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．１９μｍ以上のパーティクルは２．５０個／ｃｍ2（すなわち３．０個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＧａＡｓ基板の主表面上に成長させた厚さ５μｍのエピタキシャル層の等面積円径１８μｍ以上のＬＰＤが３．３０個／ｃｍ2（すなわち８．０個／ｃｍ2以下）である。このように、半絶縁性ＧａＡｓ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＧａＡｓ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
　（実験例ＸＩＩＩ）
　ＶＢ法により製造したＣ原子添加の半絶縁性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの半絶縁性ＧａＡｓ基板を複数枚作製する。作製された半絶縁性ＧａＡｓＰ基板について、比抵抗は、ホール測定法により測定したところ、２×１０8Ω・ｃｍである。上記加工された半絶縁性ＧａＡｓ基板の主表面を、実験例ＩＸと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上にエピタキシャル層を成長させる。
　実験例Ｘと同様にして、半絶縁性ＧａＡｓ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径３．０μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表１０にまとめる。さらに、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付ｉ－ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図１３にプロットする。
Figure JPOXMLDOC01-appb-T000010
　表１０および図１３を参照して、トプコン社製ＷＭ－１０（光源：波長４８８ｎｍの半導体レーザ）を用いたＬＰＤの測定によっても、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＧａＡｓ基板のエピタキシャル層の厚さ５μｍのときの主表面上の等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数との間の相関は明確ではないが、フェイスダウン－枚葉方式による主表面の洗浄によってエピ後のＬＰＤがバーティカル－バッチ方式による主表面の洗浄の場合に比べて少なくなることは明確である。
　すなわち、精密洗浄をフェイスダウン－枚葉方式により精密洗浄を行った半絶縁性ＧａＡｓ基板は、精密洗浄をバーティカル－バッチ方式により行った半絶縁性ＧａＡｓ基板に比べて、基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数が同等であっても、基板上に配置されるエピタキシャル層の主表面上の等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数がより低減される。具体的には、エピ層付半絶縁性ＧａＡｓ基板においては、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含む。ただし、これについての詳細な理由は明らかでない。
　（実験例ＸＩＶ）
　実験例ＸＩＩＩの例ＸＩＩＩ－Ｍ１～例ＸＩＩＩ－Ｍ３と同様にして作製した半絶縁性ＧａＡｓ基板について、実験例Ｘと同様にして、主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。実験例ＩＩと同様にして、主面上に保護膜が形成されている半絶縁性ＧａＡｓ基板を作製し、１年間保管する。１年間の保管後の保護膜で被覆された半絶縁性ＧａＡｓ基板の主表面上に、実験例ＩＸと同様にして、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層を成長させる。実験例Ｘと同様にして、１年間保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数およびエピタキシャル層の主表面における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数を測定する。
　得られたエピ層付半絶縁性ＧａＡｓ基板について、１年間の保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．０７９μｍ以上のパーティクルは１０．３個／ｃｍ2（すなわち１２個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＩｎＰ基板の主表面上に成長させた厚さ５μｍのエピタキシャル層の等面積円径３．０μｍ以上のＬＰＤが８．１個／ｃｍ2（すなわち１０個／ｃｍ2以下）である。このように、半絶縁性ＧａＡｓ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＧａＡｓ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態及び実施例ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１０　ＩＩＩ－Ｖ族化合物半導体基板、１０ｍ　主表面、２０　洗浄装置、２１　ホルダー、２３　洗浄液タンク、２５　チャンバー、Ｓ１０　加工工程、Ｓ２０　研磨工程、Ｓ３０　粗洗浄工程、Ｓ４０　精密洗浄工程、Ｓ４１　硫酸過水洗浄工程、Ｓ４２　リン酸洗浄工程、Ｓ４３　乾燥工程、Ｓ５０　保護膜形成工程、Ｐ１　内周部、Ｐ２　外周部。

Claims (12)

  1. 　ＩＩＩ－Ｖ族化合物半導体基板はリン化インジウム基板であって、
    　主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含むＩＩＩ－Ｖ族化合物半導体基板。
  2. 　ＩＩＩ－Ｖ族化合物半導体基板はリン化インジウム基板であって、
    　主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含むＩＩＩ－Ｖ族化合物半導体基板。
  3. 　前記ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性リン化インジウム基板であって、
    　前記主表面は保護膜で被覆されている請求項１または請求項２に記載のＩＩＩ－Ｖ族化合物半導体基板。
  4. 　前記保護膜は界面活性剤を含む請求項３に記載のＩＩＩ－Ｖ族化合物半導体基板。
  5. 　前記保護膜は０．３ｎｍ以上３ｎｍ以下の厚さを有する請求項３または請求項４に記載のＩＩＩ－Ｖ族化合物半導体基板。
  6. 　ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性リン化インジウム基板であって、
    　主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含み、
    　前記主表面は保護膜で被覆され、
    　前記保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有するＩＩＩ－Ｖ族化合物半導体基板。
  7. 　ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性リン化インジウム基板であって、
    　主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含み、
    　前記主表面は保護膜で被覆され、
    　前記保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有するＩＩＩ－Ｖ族化合物半導体基板。
  8. 　請求項１に記載のＩＩＩ－Ｖ族化合物半導体基板と、前記ＩＩＩ－Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    　前記エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板。
  9. 　請求項２に記載のＩＩＩ－Ｖ族化合物半導体基板と、前記ＩＩＩ－Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    　前記エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のライトポイントディフェクトを３０個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板。
  10. 　ＩＩＩ－Ｖ族化合物半導体基板は導電性ヒ化ガリウム基板であって、
    　主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下で含むＩＩＩ－Ｖ族化合物半導体基板。
  11. 　請求項１０に記載のＩＩＩ－Ｖ族化合物半導体基板と、前記ＩＩＩ－Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    　前記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを５個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板。
  12. 　ＩＩＩ－Ｖ族化合物半導体基板と、前記ＩＩＩ－Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    　前記ＩＩＩ－Ｖ族化合物半導体基板は半絶縁性ヒ化ガリウム基板であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、
    　前記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ－Ｖ族化合物半導体基板。
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EP18806264.0A EP3514266A4 (en) 2017-05-26 2018-05-01 GROUP III-V COMPOSITE SEMICONDUCTOR SUBSTRATE AND GROUP III-V COMPOSITE SEMICONDUCTOR SUBSTRATE WITH EPITAXIAL LAYER
PCT/JP2018/017452 WO2018216440A1 (ja) 2017-05-26 2018-05-01 Ｉｉｉ－ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ－ｖ族化合物半導体基板
TW107116939A TWI679733B (zh) 2017-05-26 2018-05-18 Iii-v族化合物半導體基板及附磊晶層之iii-v族化合物半導體基板
US17/080,165 US11444161B2 (en) 2017-05-26 2020-10-26 Group III-V compound semiconductor substrate and group III-V compound semiconductor substrate with epitaxial layer

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7327714B1 (ja) 2022-09-16 2023-08-16 住友電気工業株式会社 ヒ化ガリウム単結晶基板およびその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3514266A4 (en) 2017-05-26 2022-05-11 Sumitomo Electric Industries, Ltd. GROUP III-V COMPOSITE SEMICONDUCTOR SUBSTRATE AND GROUP III-V COMPOSITE SEMICONDUCTOR SUBSTRATE WITH EPITAXIAL LAYER

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211688A (ja) * 1993-05-17 1995-08-11 Japan Energy Corp 化合物半導体基板の製造方法
JP2004189943A (ja) * 2002-12-12 2004-07-08 Showa Denko Kk 洗浄剤組成物、半導体ウェーハの洗浄方法、製造方法および半導体ウェーハ
WO2005112106A1 (ja) * 2004-05-19 2005-11-24 Nippon Mining & Metals Co., Ltd. ウェハ保管容器
JP2006016249A (ja) * 2004-07-01 2006-01-19 Sumitomo Electric Ind Ltd ＡｌｘＧａｙＩｎ１−ｘ−ｙＮ基板とＡｌｘＧａｙＩｎ１−ｘ−ｙＮ基板の洗浄方法
CN1787178A (zh) * 2004-12-08 2006-06-14 中国电子科技集团公司第四十六研究所 一种砷化镓晶片清洗方法
JP2007005472A (ja) * 2005-06-22 2007-01-11 Sumitomo Electric Ind Ltd 基板の表面処理方法およびｉｉｉ−ｖ族化合物半導体の製造方法
WO2012157476A1 (ja) * 2011-05-18 2012-11-22 住友電気工業株式会社 化合物半導体基板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4519846A (en) 1984-03-08 1985-05-28 Seiichiro Aigo Process for washing and drying a semiconductor element
JPH05291228A (ja) * 1992-04-07 1993-11-05 Fujitsu Ltd ウェーハ洗浄装置及び洗浄方法
US6352592B1 (en) * 1998-01-16 2002-03-05 Silicon Valley Group, Thermal Systems Llc Free floating shield and semiconductor processing system
US6287178B1 (en) 1999-07-20 2001-09-11 International Business Machines Corporation Wafer carrier rinsing mechanism
WO2001033618A1 (fr) * 1999-10-29 2001-05-10 Matsushita Electric Industrial Co., Ltd. Procede de nettoyage de substrat et procede de fabrication de dispositif semi-conducteur
EP1739213B1 (de) * 2005-07-01 2011-04-13 Freiberger Compound Materials GmbH Vorrichtung und Verfahren zum Tempern von III-V-Wafern sowie getemperte III-V-Halbleitereinkristallwafer
KR100691212B1 (ko) * 2006-11-17 2007-03-12 애플티(주) 반도체 웨이퍼 세정장치 및 이를 이용한 반도체 웨이퍼제조 장치
JP2009137776A (ja) * 2007-12-04 2009-06-25 Sumitomo Electric Ind Ltd ＧａＡｓ半導体基板およびその製造方法、ならびにＩＩＩ−Ｖ族化合物半導体デバイスおよびその製造方法
JP4697272B2 (ja) 2008-07-18 2011-06-08 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板の製造方法およびエピタキシャルウエハの製造方法
JP5471001B2 (ja) * 2009-04-20 2014-04-16 住友電気工業株式会社 インジウムリン基板の製造方法、エピタキシャルウエハの製造方法、インジウムリン基板およびエピタキシャルウエハ
JP5218476B2 (ja) * 2010-06-03 2013-06-26 住友電気工業株式会社 半導体素子、光学センサ装置および半導体素子の製造方法
JP2012218951A (ja) * 2011-04-05 2012-11-12 Jvc Kenwood Corp 半導体基板及び半導体基板の製造方法
CN102456549B (zh) 2011-11-08 2014-06-25 北京通美晶体技术有限公司 磷化铟晶片及其表面清洗方法
JP5991036B2 (ja) * 2012-06-13 2016-09-14 住友電気工業株式会社 受光素子および光学装置
JP6229933B2 (ja) * 2013-09-27 2017-11-15 株式会社Ｓｃｒｅｅｎホールディングス 処理カップ洗浄方法、基板処理方法および基板処理装置
EP3514266A4 (en) 2017-05-26 2022-05-11 Sumitomo Electric Industries, Ltd. GROUP III-V COMPOSITE SEMICONDUCTOR SUBSTRATE AND GROUP III-V COMPOSITE SEMICONDUCTOR SUBSTRATE WITH EPITAXIAL LAYER

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211688A (ja) * 1993-05-17 1995-08-11 Japan Energy Corp 化合物半導体基板の製造方法
JP2004189943A (ja) * 2002-12-12 2004-07-08 Showa Denko Kk 洗浄剤組成物、半導体ウェーハの洗浄方法、製造方法および半導体ウェーハ
WO2005112106A1 (ja) * 2004-05-19 2005-11-24 Nippon Mining & Metals Co., Ltd. ウェハ保管容器
JP2006016249A (ja) * 2004-07-01 2006-01-19 Sumitomo Electric Ind Ltd ＡｌｘＧａｙＩｎ１−ｘ−ｙＮ基板とＡｌｘＧａｙＩｎ１−ｘ−ｙＮ基板の洗浄方法
CN1787178A (zh) * 2004-12-08 2006-06-14 中国电子科技集团公司第四十六研究所 一种砷化镓晶片清洗方法
JP2007005472A (ja) * 2005-06-22 2007-01-11 Sumitomo Electric Ind Ltd 基板の表面処理方法およびｉｉｉ−ｖ族化合物半導体の製造方法
WO2012157476A1 (ja) * 2011-05-18 2012-11-22 住友電気工業株式会社 化合物半導体基板

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP3514266A4 *
SONG, J.S. ET AL: "Investigation for epi-ready treatment process of InP substrates", KOREAN PHYSICAL SOCIETY, vol. 54, no. 2, 14 February 2009 (2009-02-14), pages 744 - 748, XP055658153, DOI: 10.3938/jkps.54.744 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7327714B1 (ja) 2022-09-16 2023-08-16 住友電気工業株式会社 ヒ化ガリウム単結晶基板およびその製造方法
WO2024057533A1 (ja) * 2022-09-16 2024-03-21 住友電気工業株式会社 ヒ化ガリウム単結晶基板およびその製造方法

Also Published As

Publication number Publication date
US11444161B2 (en) 2022-09-13
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