WO2018092967A1 - 팬아웃형 반도체소자 테스트소켓 - Google Patents

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WO2018092967A1
WO2018092967A1 PCT/KR2016/013982 KR2016013982W WO2018092967A1 WO 2018092967 A1 WO2018092967 A1 WO 2018092967A1 KR 2016013982 W KR2016013982 W KR 2016013982W WO 2018092967 A1 WO2018092967 A1 WO 2018092967A1
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electrode pattern
fence
pattern
electrically connected
test socket
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PCT/KR2016/013982
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김동철
지일식
심경식
Original Assignee
김동철
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    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures

Definitions

  • the present invention relates to a semiconductor device test socket for checking the electrical reliability of the semiconductor device.
  • an electrical characteristic test that checks the normal operation and disconnection by connecting all the input / output terminals of the semiconductor device with the test signal generating circuit, and connects some input / output terminals such as the power input terminal of the semiconductor device with the test signal generating circuit for normal operating conditions.
  • a burn-in test that checks the lifetime and defects of semiconductor devices by applying stress at higher temperatures, voltages, and currents.
  • the reliability test is carried out with a semiconductor device mounted on a test socket.
  • the shape of the test socket is basically determined according to the shape of the semiconductor device, and serves as a medium for connecting the semiconductor device to the inspection equipment by physical or electrical contact between the external connection terminal of the semiconductor device and the electrode of the test socket.
  • test sockets are limited in this respect.
  • the solder ball of the BGA package is in contact with the socket pin by the pogo pin contact method, there is a large problem of the change in contact resistance depending on the degree of contact of the pogo pin to the solder ball.
  • the contact resistance varies widely from tens of m ⁇ to several hundreds of m ⁇ .
  • the above problem is a fundamental problem caused by the characteristics of the pogo pin itself to make a soft contact inside the pogo pin.
  • Such contact resistance acts as a noise during the test process and reduces the high frequency signal transmission characteristics.
  • the present invention provides a semiconductor device test socket capable of smoothly performing electrical connection with a tester by physical and electrical contact with the semiconductor device to improve test reliability.
  • the present invention provides a semiconductor device test socket formed in a fan-out shape so as to cope with the fine pitch of the external connection terminal of the semiconductor device.
  • the test socket of a semiconductor device has a first surface having a first region and a second region disposed outside the first region, and a second surface facing the first surface.
  • a base layer having an external connection pad formed on the second surface at a pitch corresponding to an electrode terminal of a test board;
  • a plurality of circuit patterns formed inside the base layer to partially expose the first surface of the base layer and rearranged at a pitch corresponding to the external connection pads;
  • a plurality of electrode patterns formed in the second region to be electrically connected to the circuit pattern and an external connection terminal of the semiconductor device and disposed at a pitch corresponding to the external connection terminal;
  • An inner fence and an outer fence respectively disposed outside the first region and inside the second region;
  • a capacitance pad provided inside the inner fence and electrically connected to the external connection pad and the electrode pattern through the circuit pattern;
  • an elastic layer surrounding the capacitance pad, the inner fence, and the outer fence, and surrounding the electrode pattern to expose a portion of the electrode pattern.
  • the material of the base layer may be polyimide.
  • the circuit pattern may include a portion of the base layer that is electrically connected to the first circuit pattern, the first circuit pattern, and the electrode pattern, which are rearranged to be electrically connected to the external connection pad. It may include a second circuit pattern exposed to one surface.
  • the electrode pattern may include a first electrode pattern electrically connected to the circuit pattern, a second electrode pattern having a beam shape electrically connected to the first electrode pattern, and the second electrode pattern.
  • a third electrode pattern electrically connected to the third electrode pattern may include a fourth electrode pattern electrically connected to the third electrode pattern and exposed in a beam form on an upper surface of the elastic layer.
  • the material of the elastic layer includes at least one of PDMS (Polydimethylsiloxane), polyurethane (PU), polyurethane acrylate (PUA), silicon rubber (Silicon Rubber), PMMA (Polymethylmethacrylate) can do.
  • PDMS Polydimethylsiloxane
  • PU polyurethane
  • PPA polyurethane acrylate
  • Si rubber Silicon Rubber
  • PMMA Polymethylmethacrylate
  • the pitch between the external connection pads may be larger than the pitch between the electrode patterns.
  • the first sub fence spaced apart inside the inner fence and the second sub fence spaced apart from the inner fence may be further included.
  • the first sub fence and the second sub fence may have a height lower than the height of the inner fence, respectively.
  • the inner fence, the first sub fence, the second sub fence further comprises a plurality of inner support fence, wherein the inner support fence the inner and second sub fence of the first sub fence It can be formed extending outward.
  • a plurality of outer support fences which are formed to extend inward and outward of the outer fence may be formed below the outer fence.
  • the height of the inner fence and the outer fence may be formed lower than the height of the electrode pattern, respectively.
  • the capacitance pad may be formed in plurality along the inner circumference of the inner fence.
  • the base layer may further include a frame portion formed outside the second region, and the adhesive portion may protrude from the frame portion.
  • the edge of the frame portion may be provided with a lift-off pattern for the lift-off of the test socket.
  • the lift-off pattern may be provided with a dummy pattern removable after the lift-off of the test socket.
  • the substrate preparation step of preparing a substrate the substrate preparation step of preparing a substrate; An external connection pad forming step of forming a plurality of external connection pads on a bottom surface of the substrate; A circuit pattern forming step of forming a base layer on the substrate and rearranging a circuit pattern on the base layer for electrical connection with an external connection pad; An electrode pattern forming step of forming an electrode pattern on the base layer to be electrically connected to the circuit pattern and an external connection terminal of the semiconductor device; A capacitance pad forming step of forming a capacitance pad to be electrically connected to the circuit pattern and the electrode pattern; A fence forming step of forming an inner fence and an outer fence on the inner side and the outer side of the electrode pattern, respectively; And an elastic layer forming step of forming an elastic layer surrounding the electrode pattern between the inner fence and the outer fence so that a part of the electrode pattern is exposed to the outside of the elastic layer.
  • the circuit pattern forming step may include: forming a first circuit pattern so as to correspond to a gap between external connection pads in a first base layer; And forming a second circuit pattern on the second base layer to be electrically connected to the first circuit pattern.
  • the base layer may be prepared by applying a cured liquid polyimide material.
  • the electrode pattern forming step may include: forming a first electrode pattern electrically connected to the circuit pattern; A second electrode pattern forming step of forming a second electrode pattern electrically connected to the first electrode pattern; A third electrode pattern forming step of forming a third electrode pattern electrically connected to the second electrode pattern; And a fourth electrode pattern forming step of forming a fourth electrode pattern electrically connected to the third electrode pattern and exposed to the upper surface of the elastic layer.
  • the elastic layer in the elastic layer forming step, may be formed to seal the capacitance pad.
  • the embodiment of the present invention it is possible to stably test a semiconductor device in which wiring and the like are implemented at a fine pitch, and to prevent signal delay or distortion when testing a high frequency device requiring high speed operation.
  • FIG. 1 is a plan view of a test socket according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line “A-A '” of FIG. 1.
  • 3 to 9 are cross-sectional views sequentially illustrating a manufacturing process of a base layer and a circuit pattern of the test socket manufacturing method according to the first embodiment of the present invention.
  • 10 to 26 are cross-sectional views sequentially illustrating a process of manufacturing an electrode pattern and an elastic layer in a method of manufacturing a test socket according to a first embodiment of the present invention.
  • FIG. 27 is a sectional view of a test socket according to a second embodiment of the present invention.
  • FIG. 1 is a plan view of a test socket according to an embodiment of the present invention
  • Figure 2 is a cross-sectional view taken along the line "A-A '" of FIG.
  • the semiconductor device test socket 100 includes a base layer 110 and a base layer 110 mounted on a test board electrically connected to semiconductor inspection equipment.
  • the circuit pattern 120 formed therein, the plurality of electrode patterns 130 formed on the base layer 110, the elastic layer 140 to elastically support the electrode pattern 130, the elastic layer 140 to support An inner fence 150 and an outer fence 160 are included.
  • the base layer 110 has a first surface 110a and a second surface 110b facing the first surface, and may have a substantially rectangular shape when viewed in plan view.
  • the electrode pattern 130 and the elastic layer 140 may be formed on the first surface 110a, and the second surface 110b may be seated on a test board (not shown).
  • the base layer 110 may be formed of, for example, a ceramic material or a polyimide (PI) material.
  • PI polyimide
  • Polyimide (PI) refers to a general term for heat-resistant resins having an imide bond (-CO-NR-CO-) in the main chain.
  • the polyimide (PI) material is characterized by high heat resistance, even at high temperatures for a long time. The property has the advantage of not aging.
  • the ceramic material may have a different thermal expansion coefficient from the semiconductor wafer, and thus, it is difficult to correspond the base layer 110 to the semiconductor wafer.
  • the polyimide (PI) material may overcome the above problems due to high heat resistance. Can be.
  • the first surface 110a of the base layer 110 is a first region (I), a second region (II) formed outside the first region, and a third region (III) formed outside the second region. Can be distinguished.
  • the first region (I) is substantially a rectangular portion of the center of the base layer 110, a plurality of capacitance pads 170 may be formed around the first region, that is, the inner circumference of the inner fence to be described later.
  • the capacitance pad 170 may be, for example, a power pad or a ground pad.
  • the capacitance pad 170 may be electrically connected to the external connection pad 114 through the circuit pattern 120, and may be electrically connected to the electrode pattern 130 through the inner fence 150.
  • the second region II is a portion where the external connection terminals of the semiconductor device for testing are in contact with each other, and a plurality of electrode patterns 130 and the elastic layer 140 may be formed.
  • the plurality of electrode patterns 130 may be formed at regular intervals or at irregular intervals.
  • the third region III is an edge portion of the test socket and may have a configuration that can be mounted on the test board.
  • a plurality of external connection pads 114 may be formed on the second surface 110b of the base layer 110. Each external connection pad 114 may be electrically connected to the circuit pattern 120 and the electrode terminal of the test board. The external connection pads 114 may be arranged at regular or irregular intervals.
  • the third region (III) of the base layer that is, the outer side of the outer fence to be described later is formed frame portion 113 which is adhesively fixed when the test board is bonded.
  • the frame portion 113 has a large area, there is a possibility that warpage may occur during lift off after completion of manufacture of the test socket. Therefore, it is necessary to minimize the occurrence of warpage by designing the area as narrow as possible.
  • the adhesive part 113a for securing a sufficient adhesive area with the test board may protrude outward from the frame part 113.
  • a liftoff pattern 114 for liftoff may be formed at an edge of the frame 113, and an alignment key 114a for alignment with a test board may be formed at each liftoff pattern 114.
  • a dummy pattern 115 may be formed in any one of the lift-off patterns, and the dummy pattern 115 may be formed to be removable when bending occurs after the lift-off.
  • a plurality of circuit patterns 120 of a conductive material may be formed in the base layer 110 in a MEMS manner.
  • the circuit pattern 120 may be electrically connected to the electrode pattern 130 and an external connection terminal of the semiconductor device.
  • the plurality of circuit patterns 120 may be formed at regular intervals or at irregular intervals.
  • Each of the circuit patterns 120 is, for example, formed in the base layer 110 and is electrically connected to the external connection pad 114, one end of which is electrically connected to the first circuit pattern 121.
  • the other end may include a second circuit pattern 122 exposed on the base layer 110 and electrically connected to the electrode pattern 130.
  • the first circuit pattern 121 is rearranged such that a fine pitch external connection terminal is connected to an electrode terminal on a general test board in the semiconductor device.
  • the arrangement, position, and the like of the first circuit pattern 121 may be variously changed according to the position and structure of the external connection terminal of the semiconductor device for testing.
  • the first circuit pattern 121 may be formed of a conductive metal such as Cu or Au
  • the second circuit pattern 122 may be formed of Ni or Ni-Co for connection and support with the electrode pattern 130. have.
  • the electrode pattern 130 may be formed in plural on the first surface 110a of the base layer 110, and may be formed of a conductive material so as to be electrically connected to the circuit pattern 120 and an external connection terminal of the semiconductor device. It can be formed as.
  • the plurality of electrode patterns 130 may be formed at regular intervals or at irregular intervals.
  • Each electrode pattern 130 is, for example, a first electrode pattern 131 electrically connected to the circuit pattern 120, a second electrode electrically connected to the first electrode pattern 131 and formed in a beam shape.
  • a fourth electrode pattern 132 that is electrically connected to the electrode pattern 132 and the second electrode pattern 132, and a fourth electrode that is electrically connected to the third electrode pattern 133 and exposed on an upper surface of the elastic layer 140.
  • the electrode pattern 134 may be included.
  • the external connection terminal of the semiconductor device for testing may be in physical or electrical contact with the surface of the fourth electrode pattern 134.
  • the conductive material used for the electrode pattern 130 nickel (Ni), nickel cobalt alloy (Ni-Co), or the like may be used to provide a stable function against external factors such as oxidation.
  • the electrode pattern 130 is configured to have a cross-section of approximately “d” including the first to fourth electrode patterns, but if necessary, the shape of the electrode pattern 130 may have a cross-section of the “d”. can do.
  • the electrode pattern 130 is sealed by the elastic layer 140 except for a part thereof. That is, the first to third electrode patterns may be sealed by the elastic layer 140, and the fourth electrode pattern 134 may be exposed to the outside of the elastic layer 140 to be electrically connected to the external connection terminals of the semiconductor device. .
  • the elastic layer 140 may have the same height as the height of the inner and outer fences to be described later, and the height of the elastic layer 140 may be formed to correspond to the bottom surface of the fourth electrode pattern 134.
  • the elastic layer 140 is a material that can impart an elastic force to the electrode pattern so as to improve the connection reliability between the electrode pattern 130 and the external connection terminal of the semiconductor device, for example, PDMS (polydimethylsiloxane), polyurethane (PU), poly Various synthetic rubbers and resins, such as urethane acrylate (PUA), silicone rubber, and polymethylmethacrylate (PMMA), may be used. Therefore, damage to the external connection terminals may be minimized when the electrode patterns are in contact with the external connection terminals of the semiconductor device for testing, thereby improving test reliability.
  • PDMS polydimethylsiloxane
  • PU polyurethane
  • PMMA polymethylmethacrylate
  • the external connection terminal when the external flux terminal of the semiconductor device moved by external pressure is in contact with the electrode pattern, the external connection terminal is in surface contact with the fourth electrode pattern 134 and is elastically supported by the elastic layer 140 so that the external connection is performed. Damage to the terminal can be minimized.
  • the pitch between the external connection pad 114 and the adjacent external connection pad 114 may be greater than the pitch between the electrode pattern and the adjacent electrode pattern. That is, since the electrode patterns are formed to have a pitch corresponding to the external connection terminals of the semiconductor device for miniaturization and miniaturization, there may be a limitation in connecting the test pattern directly to the test board. Therefore, the external connection pads 114 may be rearranged to correspond to the electrode terminals of the test board to have a pitch larger than the pitch between the electrode patterns, thereby performing a more reliable test of the semiconductor device.
  • the inner fence 150 and the outer fence 160 are disposed inside and outside the elastic layer 140, respectively, to stably support the elastic layer 140.
  • the inner fence 150 and the outer fence 160 may be, for example, Ni, Ni-Co alloy, and the like.
  • the inner fence 150 may be formed between the first region I and the second region II of the base layer 110.
  • the inner fence 150 may have a height lower than that of the electrode pattern 130.
  • an upper end of the inner fence 150 may be formed to have the same height as the second electrode pattern 134.
  • the inner fence 150 may include the first sub fence 151 and the second sub fence 152 spaced apart from each other inside and outside thereof to enhance adhesion of the elastic layer. It may include.
  • the first sub fence 151 and the second sub fence 152 may be formed symmetrically with respect to the inner fence 150.
  • the first sub fence 151 and the second sub fence 152 may be formed lower than the height of the inner fence 150.
  • the inner fence 150 and the first sub fence 151, the inner fence 150 and the second sub fence 152 are connected to each other by a plurality of connection fences 153, respectively, and the inside of the first sub fence 151 is provided.
  • the gap between the inner support fences 154 may be formed smaller than the gap between the connection fences 153.
  • the spacing between the inner support fences 154 may be 1/2 of the spacing between the connecting fences 153.
  • the outer fence 160 may be formed between the second region II and the third region III of the base layer 110.
  • the outer fence 160 is formed to be spaced apart from the electrode pattern along the outer circumference of the electrode pattern 130, and the outer fence 160 may have the same height as the height of the inner fence 150.
  • a plurality of outer support fences 161 may be formed below the outer fence 160 to reinforce the bearing force on the outer fence.
  • the outer support fence 161 is formed to extend inward and outward of the outer fence can further strengthen the bearing force for the outer fence.
  • the gap between the outer support fences 161 may be formed to be equal to the gap between the inner support fences 154.
  • sub-fences may be provided inside and outside the outer fence.
  • 3 to 9 are cross-sectional views sequentially illustrating a manufacturing process of the base layer 110 and the circuit pattern of the test socket manufacturing method according to an embodiment of the present invention. 3 to 9 are shown based on the cut line "A-A" of FIG. The following process may be carried out by MEMS method.
  • a base substrate 200 is prepared.
  • an insulator substrate such as ceramic or glass can be used.
  • the process of cleaning and drying the surface of the base substrate 200 to remove the foreign matter and the like attached to the base substrate 200 may be further included.
  • the first seed layer 210 is formed on the top surface of the base substrate 200.
  • the first seed layer 210 may be formed to have a thickness of 1 ⁇ m to 2 ⁇ m using sputtering, electroplating, and deposition (CVD).
  • At least one of copper (Cu), titanium (Ti), and chromium (Cr) may be used as a material of the first seed layer 210.
  • the first seed layer 210 may be formed in a multilayer structure of the lower layer 211 and the upper layer 212, the lower layer 211 is formed of titanium (Ti) or chromium (Cr) and the upper layer 212 is It may be formed of copper (Cu).
  • an external connection pad 114 is formed on the surface of the first seed layer 210.
  • the external connection pad 114 may be formed using nickel (Ni) or nickel-cobalt (Ni-Co) plating in the pad hole.
  • the PR may be removed by etching or the like.
  • a sacrificial layer 300 may be formed on the surface of the first seed layer 210.
  • the sacrificial layer 300 may remove PR around the external connection pad 114 and may be formed by electroplating on the surfaces of the first seed layer 210 and the external connection pad 114. Thereafter, the top surface of the external connection pad 114 is exposed to the outside through a polishing and planarization process.
  • copper may be used as the sacrificial layer 300. Thereafter, a lapping process of removing the sacrificial layer 300 deposited on the upper surface of the external connection pad 114 may be performed.
  • a first base layer 111 and a first circuit pattern 121 are formed on upper surfaces of the sacrificial layer 300 and the external connection pad 114.
  • a polyimide (PI) material may be applied to the first base layer 111.
  • the first base layer 111 may be formed by coating and curing a liquid polyimide (PI) material.
  • the first base layer 111 may be formed by compressing the solid polyimide (PI) material on the surface of the sacrificial layer 300.
  • the first circuit pattern 121 is formed in the first base layer 111 so that the upper portion thereof is exposed on the first base layer 111 and the lower portion thereof is electrically connected to the external connection pad 114. For example, by etching the first base layer 111 of the portion corresponding to the external connection pad 114 according to the mask pattern, a pattern hole is formed in a portion where the first circuit pattern 121 is to be formed, and an electroplating is performed in the pattern hole.
  • the first circuit pattern 121 may be formed by depositing a copper (Cu) or gold (Au) material in the same manner.
  • the first circuit pattern 121 may have, for example, a cross section of a “T”, a “a”, or the like. The height and length of the first circuit pattern 121 may increase or decrease as necessary to thereby function as a redistribution pattern for electrical connection between the external connection pad 114 and the electrode pattern.
  • the second base layer 112 is formed by applying a polyimide (PI) material on the first base layer 111.
  • PI polyimide
  • a second circuit pattern made of nickel (Ni) or nickel-cobalt (Ni-Co) material is formed so that an upper portion is exposed on the second base layer 112 and the lower portion is electrically connected to an upper portion of the first circuit pattern 121. 122).
  • the second circuit pattern 122 may have, for example, a cross section of a “T”, “a”, or the like, and an upper portion thereof is electrically connected to the electrode pattern.
  • a capacitance pad 170 is formed on the first region I of the base layer 110.
  • the capacitance pad 170 may be electrically connected to at least one of the second circuit patterns 122 connected to the electrode pattern 130 through the first circuit pattern 121.
  • 10 to 26 are cross-sectional views sequentially illustrating a manufacturing process of the electrode pattern 130 and the elastic layer 140 of the test socket manufacturing method according to an embodiment of the present invention. 10 to 26 are shown based on the cut line "A-A" of FIG. The following process may be carried out by MEMS method.
  • a first electrode pattern 131 is formed on a base layer, particularly, the second base layer 112.
  • the first PR is applied to the surface of the second base layer 112, and the first PR of the portion to form the first electrode pattern 131, the inner fence 150, and the outer fence 160 is etched according to the mask pattern.
  • the pattern hole is formed at a position connected to the second circuit pattern 122, and the first electrode pattern 131 is formed in the pattern hole by using electroplating with nickel (Ni) or nickel-cobalt (Ni-Co) alloy.
  • the inner fence 150 and the outer fence 160 are formed at the same height by electroplating a material for the inner fence and the outer fence in the fence hole.
  • At least one first sub fence 151 and a second sub fence 152 may be formed on the inner side and the outer side of the inner fence 150 to maximize the adhesion area with the elastic layer, which will be described later.
  • the first sub fence 151 and the second sub fence 152 may have a height lower than that of the inner fence 150.
  • the second seed layer 220 is formed on the top surface of the first PR.
  • the first PR is removed by a predetermined height so that the upper portion of the first electrode pattern 131 is exposed.
  • the lower layer 221 of the second seed layer 220 is formed on the first PR.
  • a second PR is applied to the surface of the lower layer 221 of the second seed layer 220, the second PR is removed so that the upper part of the first electrode pattern 131 and a portion thereof is exposed, and then the first electrode pattern ( The second PR is removed to form an upper layer 222 on the exposed lower layer 221 to be electrically connected to the 131.
  • a second electrode pattern 132 is formed on the exposed upper surface of the first electrode pattern 131 and the upper surface of the upper layer 222 to be electrically connected to the first electrode pattern 131.
  • the third PR is coated on the second seed layer 220 including the first electrode pattern 131 and the second electrode pattern 132.
  • a third electrode pattern 133 is formed to be electrically connected to the second electrode pattern 132.
  • a fourth PR is applied to the upper surfaces of the third PR and the second electrode pattern 132, and the third electrode pattern 133 is formed to be electrically connected to the second electrode pattern 132.
  • the fourth PR is applied to the surface of the third PR, the surface of the second electrode pattern 132 of the portion where the third electrode pattern is to be formed is etched by using a mask, and then electroplated with nickel (Ni).
  • Ni nickel
  • the third seed layer 230 is formed on the top surface of the fourth PR. After removing the fourth PR so that the upper portion of the third electrode pattern 133 is exposed, the lower layer 231 of the third seed layer 230 is formed. Next, the fourth PR is removed so that the upper end of the third electrode pattern 133 and a portion of the periphery thereof are exposed. Thereafter, the fourth PR is removed to be electrically connected to the third electrode pattern 133 to form an upper layer 232 of copper (Cu) on the exposed lower layer 231 of the third seed layer 230.
  • Cu copper
  • a fourth electrode pattern 134 is formed on the fourth PR to be electrically connected to the third electrode pattern 133.
  • the fifth PR is removed so that the periphery of the third electrode pattern 134 and the third electrode pattern is exposed and exposed.
  • the fourth electrode pattern 134 is formed on the top surface of the third electrode pattern 133 and the top surface 232 of the third seed layer 230.
  • the PRs and the seed layers except for the electrode pattern 130 are removed in the stacked reverse order. For example, after removing the fifth PR, removing the third seed layer, removing the fourth PR and the third PR, removing the second seed layer, and removing the second PR and the first PR, the electrode pattern on the base layer 110 is removed. Only 130 remains.
  • an elastic layer 140 may be formed to surround the electrode pattern 130 to elastically support the electrode pattern.
  • the elastic layer 140 may be formed by injecting a liquid elastic layer 140 material into the inner and outer fences 150 and 160, and then baking and curing the liquid. PDMS may be applied as a material of the elastic layer 140.
  • the elastic layer can be provided with a more robust support force by the adhesive area is increased by the inner fence 150, the first sub fence 151, the second sub fence 152 formed of the uneven structure.
  • the manufacturing of the test socket is completed by separating the base layer 110 formed on the base substrate 200 through the sacrificial layer 300 from the base substrate 200.
  • the electrode pattern 130 is elastically supported by the elastic layer 140, it is possible to minimize the damage to the external connection terminal when contacting the external connection terminal of the semiconductor device. Even if the terminal is formed with a fine pitch, the circuit pattern 120 rearranged on the base layer 110 can be stably connected and connected to the test through a general-purpose test board, thereby increasing test reliability.
  • FIG. 27 is a sectional view of a test socket according to a second embodiment of the present invention.
  • the semiconductor device test socket 100 is formed in the base layer 110 and the base layer 110 mounted on a test board electrically connected to semiconductor inspection equipment.
  • the elastic layer is formed between the first sub fence and the outer fence, the load is concentrated between the first sub fence 151 and the outer fence 160 when the semiconductor device is connected to the test socket. Deformation may occur in the electrode pattern 130.
  • the elastic layer 140 may be formed to extend into the second sub fence 152 to seal the capacitance pad 170. That is, referring to FIG. 1, the elastic layer 140 may be formed on the entire upper surface of the base layer 110 except for the frame part 111. Accordingly, when the semiconductor device is connected to the electrode pattern 130, the elastic layer 140 stably supports the load of the semiconductor device, and the load is increased by the elastic layer 140 formed on the entire upper surface of the base layer 110. By preventing concentration, deformation of the electrode pattern 130 may be minimized.
  • Base layer 111 1st base layer
  • Circuit pattern 121 First circuit pattern
  • Electrode pattern 131 First electrode pattern
  • Second seed layer 230 Third seed layer

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Abstract

본 발명의 일 실시예는, 제1면 및 제1면과 대향하는 제2면을 가지고, 상기 제1면에 제1영역과 상기 제1영역의 외측에 배치되는 제2영역을 구비하며, 상기 제2면에 테스트보드의 전극단자와 대응되는 피치로 형성된 외부접속패드를 구비한 베이스층; 상기 베이스층의 내부에 형성되며, 상기 외부접속패드와 대응되는 피치로 재배치된 복수의 회로패턴; 상기 제2영역에 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 형성되며, 상기 외부접속단자와 대응되는 피치로 배치된 복수의 전극패턴; 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층; 상기 제1영역에 형성되며, 상기 회로패턴을 매개로 상기 외부접속패드 및 전극패턴과 전기적으로 연결되는 커패시던스패드;를 포함하는 반도체소자의 테스트소켓을 제공한다.

Description

팬아웃형 반도체소자 테스트소켓
본 발명은 반도체소자의 전기적인 신뢰성을 검사하는 반도체소자 테스트소켓에 관한 것이다.
반도체소자는 제조된 이후에 제품의 신뢰성을 확인하기 위하여 각종 테스트를 실시하게 된다. 예컨대, 반도체소자의 모든 입출력 단자를 검사 신호 발생 회로와 연결하여 정상적인 동작 및 단선 여부를 검사하는 전기적 특성 테스트와, 반도체소자의 전원 입력 단자 등 몇몇 입출력 단자들을 검사 신호 발생 회로와 연결하여 정상 동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체소자의 수명 및 결함 발생 여부를 체크하는 번인 테스트(Burn-In Test)가 있다.
통상 신뢰성 검사는 테스트소켓에 반도체소자를 탑재시킨 상태에서 테스트가 진행된다. 테스트소켓은 기본적으로 반도체소자의 형태에 따라서 그 모양이 결정되며, 반도체소자의 외부접속단자와 테스트소켓의 전극 간의 물리적 또는 전기적인 접촉에 의해 반도체소자를 검사장비와 연결하는 매개체의 역할을 한다.
이러한 테스트 공정을 진행하기 위해, 기존에는 포고핀(Pogo Pin) 타입의 테스트소켓을 이용하여 반도체소자를 테스트하였는데, 포고핀은 반도체소자의 외부접속단자에 손상을 줄 수 있으며, 이로 인해 반도체소자와 검사장비 간의 신호 흐름을 원활하게 하지 못하는 현상을 야기할 수 있다.
또한, 최근 전자산업의 추세에 맞추어 반도체소자 또한 경량화, 소형화, 고속화, 고성능화 및 높은 신뢰성을 갖는 제품이 요구되고 있고, 이에 따라 미세 피치에 대응 가능한 테스트소켓이 요구되고 있으나, 기존의 포고핀 타입의 테스트소켓은 이러한 점에서 한계가 있다.
그리고 BGA 패키지의 솔더볼은 소켓핀에 포고핀 접촉 방식으로 접촉하게 되는데, 포고핀의 솔더볼에 대한 접촉 정도에 따라서 접촉 저항의 변화 의 폭이 큰 문제점을 안고 있다. 예컨대, 접촉 저항은 수십mΩ 내지 수백mΩ으로 변화의 폭이 크다. 상기한 문제는 포고핀 내부에서 소프트 컨택(Soft Contact)을 하는 포고핀 자체의 특성으로 인해 발생되는 근원적인 문제이다. 이와 같은 접촉 저항은 테스트 공정시 노이즈로 작용하고, 고주파 신호전달 특성을 떨어뜨리는 요인으로 작용한다.
본 발명은 반도체소자와 물리적, 전기적 접촉에 의해 테스터와의 전기적인 연결을 원활히 수행하여 테스트 신뢰성을 향상시킬 수 있도록 한 반도체소자 테스트소켓을 제공한다.
또한, 본 발명은 반도체소자의 외부접속단자의 미세 피치에 대응 가능하도록 팬아웃 형태로 형성된 반도체소자 테스트소켓을 제공한다.
본 발명의 목적은 전술한 바에 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있다.
본 발명의 일 실시예에 의한 반도체소자의 테스트소켓은, 제1영역과 상기 제1영역의 외측에 배치되는 제2영역을 구비하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 제2면에 테스트보드의 전극단자와 대응되는 피치로 형성된 외부접속패드를 구비한 베이스층; 상기 베이스층의 제1면에 일부 노출되도록 베이스층의 내부에 형성되며, 상기 외부접속패드와 대응되는 피치로 재배치된 복수의 회로패턴; 상기 제2영역에 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 형성되며, 상기 외부접속단자와 대응되는 피치로 배치된 복수의 전극패턴; 상기 제1영역의 외측 및 제2영역의 내측에 각각 배치되는 내측펜스 및 외측펜스; 상기 내측펜스의 내측에 구비되며, 상기 회로패턴을 매개로 상기 외부접속패드 및 전극패턴과 전기적으로 연결되는 커패시던스패드; 상기 커패시던스패드, 내측펜스 및 외측펜스를 감싸며, 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층;을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 베이스층의 재질은 폴리이미드일 수 있다.
본 발명의 실시예에 있어서, 상기 회로패턴은, 상기 외부접속패드와 전기적으로 연결되도록 재배치되는 제1회로패턴, 상기 제1회로패턴 및 상기 전극패턴과 전기적으로 연결되도록 일부가 상기 베이스층의 제1면으로 노출되는 제2회로패턴을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 전극패턴은, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴, 상기 제1전극패턴과 전기적으로 연결되는 빔 형태의 제2전극패턴, 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴, 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 빔 형태로 노출되는 제4전극패턴을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 탄성층의 재질은 PDMS(Polydimethylsiloxane), 폴리우레탄(PU), 폴리우레탄아크릴레이트(PUA), 실리콘 러버(Silicon Rubber), PMMA(Polymethylmethacrylate) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 외부접속패드들 간의 피치는 상기 전극패턴들 간의 피치보다 크게 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 내측펜스의 내측에 이격 배치되는 제1서브펜스 및 상기 내측펜스의 외측에 이격 배치되는 제2서브펜스를 더 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 제1서브펜스 및 제2서브펜스는 각각 내측펜스의 높이보다 낮은 높이를 가질 수 있다.
본 발명의 실시예에 있어서, 상기 내측펜스, 제1서브펜스, 제2서브펜스를 연결하는 복수의 내측 지지펜스를 더 포함하며, 상기 내측 지지펜스는 제1서브펜스의 내측 및 제2서브펜스의 외측으로 연장 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 외측펜스의 하부에는 외측펜스의 내측 및 외측으로 연장 형성되는 외측 지지펜스가 복수 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 내측펜스 및 외측펜스의 높이는 각각 전극패턴의 높이보다 낮게 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 커패시던스패드는 내측펜스의 내측 둘레를 따라 복수 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 베이스층은 제2영역의 외측에 형성되는 프레임부를 더 포함하며, 상기 프레임부에는 접착부가 돌출 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 프레임부의 모서리에는 테스트소켓의 리프트오프를 위한 리프트오프 패턴이 구비될 수 있다.
본 발명의 실시예에 있어서, 상기 리프트오프패턴에는 테스트소켓의 리프트오프 후 제거 가능한 더미패턴이 구비될 수 있다.
또한, 본 발명의 일 실시예에 의한 테스트소켓의 제조방법은, 기판을 준비하는 기판 준비단계; 상기 기판의 저면에 복수의 외부접속패드를 형성하는 외부접속패드 형성단계; 상기 기판 상에 베이스층을 형성하고, 상기 베이스층에 외부접속패드와의 전기적인 연결을 위해 회로패턴을 재배치하는 회로패턴 형성단계; 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 상기 베이스층 상에 전극패턴을 형성하는 전극패턴 형성단계; 상기 회로패턴 및 전극패턴과 전기적으로 연결되도록 커패시던스패드를 형성하는 커패시던스패드 형성단계; 상기 전극패턴의 내측과 외측에 각각 내측펜스 및 외측펜스를 형성하는 펜스 형성단계; 상기 전극패턴의 일부가 상기 탄성층의 외부로 노출되도록 상기 내측펜스와 외측펜스 사이에 상기 전극패턴을 감싸는 탄성층을 형성하는 탄성층 형성단계;를 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 회로패턴 형성단계는, 제1베이스층에 외부접속패드들 간의 간격에 대응되도록 제1회로패턴을 형성하는 제1회로패턴 형성단계; 제2베이스층에 상기 제1회로패턴과 전기적으로 연결되도록 제2회로패턴을 형성하는 제2회로패턴 형성단계;를 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 베이스층은 액상의 폴리이미드 소재를 도포 후 경화시켜 제조될 수 있다.
본 발명의 실시예에 있어서, 상기 전극패턴 형성단계는, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴을 형성하는 제1전극패턴 형성단계; 상기 제1전극패턴과 전기적으로 연결되는 제2전극패턴을 형성하는 제2전극패턴 형성단계; 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴을 형성하는 제3전극패턴 형성단계; 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 노출되도록 제4전극패턴을 형성하는 제4전극패턴 형성단계;를 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 탄성층 형성단계에서, 상기 탄성층은 커패시던스패드를 밀봉하도록 형성될 수 있다.
본 발명의 실시예에 따르면, 배선 등이 미세 피치로 구현된 반도체소자를 안정적으로 테스트할 수 있고, 고속 동작이 요구되는 고주파 소자의 테스트시 신호 지연이나 왜곡을 방지할 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 제1실시예에 의한 테스트소켓의 평면도이다.
도 2는 도 1의 “A-A'”선을 절취한 단면도이다.
도 3 내지 도 9는 본 발명의 제1실시예에 의한 테스트소켓의 제조방법 중 베이스층 및 회로패턴의 제조공정을 순차적으로 도시한 단면도이다.
도 10 내지 도 26은 본 발명의 제1실시예에 의한 테스트소켓의 제조방법 중 전극패턴 및 탄성층의 제조공정을 순차적으로 도시한 단면도이다.
도 27은 본 발명의 제2실시예에 의한 테스트소켓의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 테스트소켓의 평면도이고, 도 2는 도 1의 “A-A'”선을 절취한 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 제1실시예에 의한 반도체소자 테스트소켓(100)은 반도체 검사장비에 전기적으로 연결되는 테스트보드에 탑재되는 베이스층(110), 베이스층(110) 내에 형성되는 회로패턴(120), 베이스층(110) 상에 형성되는 복수의 전극패턴(130), 전극패턴(130)을 탄력적으로 지지하는 탄성층(140), 탄성층(140)을 지지하는 내측펜스(150) 및 외측펜스(160)를 포함한다.
베이스층(110)은 제1면(110a) 및 제1면과 대향하는 제2면(110b)을 구비하며, 평면에서 봤을 때 대략 사각형으로 이루어질 수 있다. 제1면(110a)에는 전극패턴(130) 및 탄성층(140)이 형성될 수 있고, 제2면(110b)은 테스트보드(도시 생략)에 안착될 수 있다.
베이스층(110)은 예컨대, 세라믹 재질 또는 폴리이미드(PI) 재질로 형성될 수 있다. 세라믹 재질을 이용하여 베이스층(110)을 제조할 경우, 베이스층(110)의 제조 시간이 증가하고 고가의 세라믹 재질로 인해 가격 부담이 증가할 수 있다. 따라서, 일 실시예에서는 세라믹 재질과 거의 유사한 성능을 구현하면서도 제조 시간을 단축할 수 있고 가격도 상대적으로 저렴한 폴리이미드(PI) 재질로 베이스층(110)을 형성하는 것이 바람직하다. 폴리이미드(PI)는 주쇄에 이미드 결합(-CO-NR-CO-)을 가지는 내열성 수지의 총칭을 나타내는데, 이러한 폴리이미드(PI) 재질의 특징은 높은 내열성에 있으며, 특히 고온에서 장기간 사용해도 특성이 노화되지 않는 장점을 갖는다. 또한, 세라믹 재질은 반도체 웨이퍼와 열팽창 계수가 다를 수 있으며, 이에 따라 베이스층(110)을 반도체 웨이퍼에 대응시키는데 어려움이 있으나, 폴리이미드(PI) 재질은 높은 내열성으로 인해 상기와 같은 문제점을 극복할 수 있다.
베이스층(110)의 제1면(110a)은 제1영역(Ⅰ), 제1영역의 외곽에 형성되는 제2영역(Ⅱ) 및 제2영역의 외곽에 형성되는 제3영역(Ⅲ)으로 구분될 수 있다. 제1영역(Ⅰ)은 대략 베이스층(110)의 중앙의 사각형 부분으로서, 제1영역의 둘레 즉, 후술하는 내측펜스의 내측 둘레에는 복수의 커패시던스패드(170)가 형성될 수 있다. 커패시던스패드(170)는 예컨대, 파워패드 또는 그라운드패드일 수 있다. 커패시던스패드(170)는 회로패턴(120)을 매개로 외부접속패드(114)와 전기적으로 연결될 수 있으며, 더불어 내측펜스(150)을 통과하여 전극패턴(130)과 전기적으로 연결될 수 있다. 제2영역(Ⅱ)은 테스트하기 위한 반도체소자의 외부접속단자가 접촉되는 부분으로서, 복수의 전극패턴(130) 및 탄성층(140)이 형성될 수 있다. 복수의 전극패턴(130)은 일정 간격 또는 불균일한 간격으로 형성될 수 있다. 제3영역(Ⅲ)은 테스트소켓의 테두리 부분으로서, 테스트보드에 장착될 수 있는 구성을 가질 수 있다.
베이스층(110)의 제2면(110b)에는 복수의 외부접속패드(114)가 형성될 수 있다. 각각의 외부접속패드(114)는 회로패턴(120) 및 테스트보드의 전극단자와 전기적으로 연결될 수 있다. 외부접속패드(114)들은 일정 간격 또는 불규칙한 간격으로 배치될 수 있다.
한편, 베이스층의 제3영역(Ⅲ) 즉, 후술하는 외측펜스의 외측에는 테스트보드와의 결합 시 접착 고정되는 프레임부(113)가 형성된다. 프레임부(113)는 그 면적이 클 경우 테스트소켓의 제조 완료 후 리프트오프(Lift Off) 시 휨이 발생할 우려가 있으므로 가능한 그 면적을 좁게 설계하여 휨 발생을 최소화할 필요가 있다. 이때, 프레임부(113)에는 테스트보드와의 충분한 접착 면적을 확보하기 위한 접착부(113a)가 외측으로 돌출 형성될 수 있다. 프레임부(113)의 모서리에는 리프트오프를 위한 리프트오프 패턴(114)이 형성되고, 각 리프트오프 패턴(114)에는 테스트보드와의 정렬을 위한 얼라인키(114a)가 형성될 수 있다. 이때, 리프트오프 패턴(114)을 이용하여 테스트소켓을 리프트오프할 경우 리프트오프 패턴(114)에 휨 발생의 우려가 있고 이로 인해 테스트보드와의 정렬에 문제가 발생할 수 있다. 이에 따라 리프트오프 패턴 중 어느 하나에는 더미패턴(Dummy Pattern, 115)이 형성되며, 더미패턴(115)은 리프트오프 후 휨이 발생할 경우 제거 가능하게 형성될 수 있다.
베이스층(110)의 내부에는 도전성 재질의 회로패턴(120)이 MEMS 방식으로 복수 형성될 수 있다. 회로패턴(120)은 전극패턴(130) 및 반도체소자의 외부접속단자와 전기적으로 연결될 수 있다. 복수의 회로패턴(120)은 일정 간격 또는 불규칙한 간격으로 형성될 수 있다.
각각의 회로패턴(120)은 예컨대, 베이스층(110)의 내부에 형성되며 외부접속패드(114)와 전기적으로 연결되는 제1회로패턴(121), 일단은 제1회로패턴(121)과 전기적으로 연결되고 타단은 베이스층(110) 상에 노출되어 전극패턴(130)과 전기적으로 연결되는 제2회로패턴(122)을 포함할 수 있다. 제1회로패턴(121)은 반도체소자에서 미세 피치의 외부접속단자가 범용 테스트보드 상의 전극단자와 연결되도록 재배치된 것이다. 제1회로패턴(121)의 배치 형태, 위치 등은 테스트하기 위한 반도체소자의 외부접속단자의 위치, 구조 등에 따라 다양하게 변화될 수 있다. 제1회로패턴(121)은 도전성 금속 예컨대, Cu 또는 Au으로 형성될 수 있고, 제2회로패턴(122)은 전극패턴(130)과의 접속 및 지지를 위해 Ni 또는 Ni-Co로 형성될 수 있다.
전극패턴(130)은 베이스층(110)의 제1면(110a)에 복수 형성되고, 회로패턴(120) 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 도전성 재질로 형성될 수 있으며, MEMS 방식으로 형성될 수 있다. 복수의 전극패턴(130)은 일정 간격 또는 불규칙한 간격으로 형성될 수 있다.
각각의 전극패턴(130)은 예컨대, 회로패턴(120)과 전기적으로 연결되는 제1전극패턴(131), 제1전극패턴(131)과 전기적으로 연결되며 빔(Beam) 형태로 형성되는 제2전극패턴(132), 제2전극패턴(132)과 전기적으로 연결되는 제3전극패턴(133), 제3전극패턴(133)과 전기적으로 연결되며 탄성층(140)의 상면에 노출되는 제4전극패턴(134)을 포함할 수 있다. 제4전극패턴(134)의 표면에는 테스트하기 위한 반도체소자의 외부접속단자가 물리적 또는 전기적으로 접촉될 수 있다. 전극패턴(130)에 사용되는 도전성 소재로는 산화 등의 외부 요인에 대해 안정적인 기능을 제공할 수 있도록 니켈(Ni), 니켈코발트 합금(Ni-Co) 등이 사용될 수 있다. 일 실시예에서, 전극패턴(130)은 제1전극패턴 내지 제4전극패턴을 포함하여 대략 “ㄹ”자의 단면을 갖도록 구성되어 있으나, 필요에 따라 그 형태는 “ㄷ”자의 단면을 갖도록 변경 설계할 수 있다.
전극패턴(130)은 그 일부를 제외하고 탄성층(140)에 의해 밀봉 형성된다. 즉, 제1 내지 제3전극패턴은 탄성층(140)에 의해 밀봉되고, 제4전극패턴(134)은 탄성층(140)의 외부로 노출되어 반도체소자의 외부접속단자와 전기적으로 연결될 수 있다. 탄성층(140)은 후술하는 내측펜스 및 외측펜스의 높이와 동일한 높이를 가질 수 있으며, 탄성층(140)의 높이는 제4전극패턴(134)의 저면과 대응되도록 형성될 수 있다.
탄성층(140)은 전극패턴(130)과 반도체소자의 외부접속단자 간의 접속 신뢰성을 향상시킬 수 있도록 전극패턴에 탄성력을 부여할 수 있는 재질 예컨대, PDMS(Polydimethylsiloxane), 폴리우레탄(PU), 폴리우레탄아크릴레이트(PUA), 실리콘 러버(Silicon Rubber), PMMA(Polymethylmethacrylate) 등의 각종 합성고무(Rubber)류 및 수지류가 사용될 수 있다. 따라서, 테스트를 위해 전극패턴과 반도체소자의 외부접속단자의 접촉시 외부접속단자의 손상을 최소화하여 테스트 신뢰성을 향상시킬 수 있다. 즉, 외부 압력에 의해 이동되는 반도체소자의 외부전속단자가 전극패턴과 접촉되는 경우, 외부접속단자가 제4전극패턴(134)에 면 접촉되고 탄성층(140)에 의해 탄력적으로 지지되므로 외부접속단자에 발생할 수 있는 손상을 최소화시킬 수 있다.
일 실시예에 의한 테스트소켓은, 외부접속패드(114)와 인접한 외부접속패드(114) 간의 피치가 전극패턴과 인접한 전극패턴 간의 피치보다 크게 형성될 수 있다. 즉, 전극패턴들은 소형화 및 미세화를 구현하기 위한 반도체소자의 외부접속단자들과 대응되는 피치로 형성되어 있으므로, 이를 테스트보드에 바로 연결하여 테스트를 진행하는 것에 제약이 발생할 수 있다. 따라서, 외부접속패드(114)들을 테스트보드의 전극단자에 대응되면서 전극패턴들 간의 피치보다 큰 피치를 갖도록 재배치함으로써 보다 신뢰성 있는 반도체소자의 테스트를 수행할 수 있다.
내측펜스(150) 및 외측펜스(160)는 탄성층(140)의 내측 및 외측에 각각 배치되어 탄성층(140)을 안정적으로 지지한다. 내측펜스(150) 및 외측펜스(160)는 예컨대, Ni, Ni-Co 합금 등이 사용될 수 있다.
내측펜스(150)는 베이스층(110)의 제1영역(Ⅰ)과 제2영역(Ⅱ) 사이에 형성될 수 있다. 내측펜스(150)는 전극패턴(130)의 높이보다 낮은 높이를 가질 수 있다. 예컨대, 내측펜스(150)의 상단은 제2전극패턴(134)의 높이와 같게 형성될 수 있다.
한편, 후술하는 탄성층과의 접촉 면적을 높여 탄성층의 고착 강화를 위해 내측펜스(150)는 그 내측과 외측에 각각 이격 배치된 제1서브펜스(151) 및 제2서브펜스(152)를 포함할 수 있다. 예컨대 제1서브펜스(151)와 제2서브펜스(152)는 내측펜스(150)를 기준으로 상호 대칭되게 형성될 수 있다. 제1서브펜스(151)와 제2서브펜스(152)는 내측펜스(150)의 높이보다 낮게 형성될 수 있다. 내측펜스(150)와 제1서브펜스(151), 내측펜스(150)와 제2서브펜스(152)는 각각 복수의 연결펜스(153)로 상호 연결되고, 제1서브펜스(151)의 내측 및 제2서브펜스(152)의 외측에는 각각 복수의 내측 지지펜스(154)가 연장 형성됨으로써 후술하는 탄성층에 대한 지지력을 보다 높일 수 있다. 내측 지지펜스(154)들 간의 간격은 연결펜스(153)들 간의 간격보다 작게 형성될 수 있다. 예컨대, 내측 지지펜스(154)들 간의 간격은 연결펜스(153)들 간의 간격의 1/2일 수 있다.
외측펜스(160)는 베이스층(110)의 제2영역(Ⅱ)과 제3영역(Ⅲ) 사이에 형성될 수 있다. 외측펜스(160)는 전극패턴(130)의 외측 둘레를 따라 전극패턴과 소정 간격 이격 형성되며, 외측펜스(160)는 내측펜스(150)의 높이와 동일한 높이를 가질 수 있다. 외측펜스(160)의 하부에는 외측펜스에 대한 지지력을 보강하기 위한 복수의 외측 지지펜스(161)가 형성될 수 있다. 외측 지지펜스(161)는 외측펜스의 내측 및 외측으로 연장 형성되어 외측펜스에 대한 지지력을 보다 강화할 수 있다. 외측 지지펜스(161)들 간의 간격은 내측 지지펜스(154)들 간의 간격과 동일하게 형성될 수 있다. 또한, 필요에 따라서는 외측펜스의 내측과 외측에도 서브펜스가 구비될 수도 있다.
도 3 내지 도 9는 본 발명의 일 실시예에 의한 테스트소켓의 제조방법 중 베이스층(110) 및 회로패턴의 제조공정을 순차적으로 도시한 단면도이다. 도 3 내지 도 9는 도 1의 “A-A'”선을 절취한 것을 기준으로 도시되어 있다. 이하의 공정은 MEMS 방식으로 진행될 수 있다.
도 3을 참고하면, 베이스 기판(200)을 준비한다. 베이스 기판(200)으로는 세라믹, 유리 등의 절연체 기판을 사용할 수 있다. 이때, 베이스 기판(200)의 표면을 세정 및 건조하여 베이스 기판(200)에 부착된 이물질 등을 제거하는 공정이 더 포함될 수 있다.
도 4를 참고하면, 베이스 기판(200)의 상면에 제1 시드층(210)을 형성한다. 제1 시드층(210)은 스퍼터링(Sputtering), 전기도금, 증착(CVD) 등을 이용하여 1㎛ 내지 2㎛의 두께로 형성할 수 있다. 제 1 시드층(210)의 재질로는 구리(Cu), 티타늄(Ti), 크롬(Cr) 중 적어도 어느 하나를 사용할 수 있다. 또한, 제1시드층(210)은 하부층(211)과 상부층(212)의 복층 구조로 형성될 수 있으며, 하부층(211)은 티타늄(Ti)이나 크롬(Cr)으로 형성되고 상부층(212)은 구리(Cu)로 형성될 수 있다.
도 5 및 도 6을 참고하면, 제1시드층(210)의 표면에 외부접속패드(114)를 형성한다. 예컨대, 제1시드층(210)의 표면에 PR(Photo Resist)를 도포하고, 마스크 패턴을 따라 외부접속패드가 형성될 부분의 제1시드층(210)이 노출되도록 패드홀을 형성한 후, 패드홀에 니켈(Ni) 또는 니켈-코발트(Ni-Co) 도금을 이용하여 외부접속패드(114)를 형성할 수 있다. 외부접속패드(114)가 형성된 후 PR는 식각 등에 의해 제거될 수 있다.
도 7을 참고하면, 제1시드층(210)의 표면에 희생층(300)을 형성할 수 있다. 예컨대, 희생층(300)은 외부접속패드(114) 주변의 PR를 제거하고, 제1시드층(210) 및 외부접속패드(114)의 표면에 전기도금을 통해 형성될 수 있다. 그 후, 폴리싱 및 평탄화 공정을 통해 외부접속패드(114)의 상면이 외부로 노출되도록 한다. 희생층(300)으로는 예컨대, 구리가 사용될 수 있다. 이후, 외부접속패드(114)의 상면이 노출되도록 그 상면에 증착된 희생층(300)을 제거하는 랩핑(Lapping) 공정이 진행될 수 있다.
도 8을 참고하면, 희생층(300) 및 외부접속패드(114)의 상면에 제1베이스층(111) 및 제1회로패턴(121)을 형성한다. 제1베이스층(111)으로는 폴리이미드(PI) 재질이 적용될 수 있다. 예컨대, 제1베이스층(111)은 액상의 폴리이미드(PI) 소재를 도포 후 경화시킴으로써 형성될 수 있다. 또는, 고상의 폴리이미드(PI) 소재를 희생층(300)의 표면에 압착함으로써 제1베이스층(111)이 형성될 수 있다.
제1회로패턴(121)은 상부가 제1베이스층(111) 상에 노출되고 하부는 외부접속패드(114)와 전기적으로 연결되도록 제1베이스층(111) 내에 형성된다. 예컨대, 마스크 패턴에 따라 외부접속패드(114)와 대응되는 부분의 제1베이스층(111)을 식각함으로써 제1회로패턴(121)이 형성될 부분에 패턴홀을 형성하고, 패턴홀에 전기 도금 등의 방식으로 구리(Cu) 또는 금(Au) 소재를 증착하여 제1회로패턴(121)을 형성할 수 있다. 제1회로패턴(121)은 예컨대, “T”자, “ㄱ”자 등의 단면을 가질 수 있다. 제1회로패턴(121)의 높이 및 길이는 필요에 따라 증가 또는 감소시킴으로써 이후 외부접속패드(114)와 전극패턴 간의 전기적인 연결을 위한 재배선패턴으로서 기능할 수 있다.
도 9를 참고하면, 제1베이스층(111) 상에 폴리이미드(PI) 소재를 도포함으로써 제2베이스층(112)을 형성한다.
그리고 제2베이스층(112) 상에 상부가 노출되고 하부는 제1회로패턴(121)의 상부와 전기적으로 연결되도록 니켈(Ni) 또는 니켈-코발트(Ni-Co) 재질의 제2회로패턴(122)을 형성한다. 제2회로패턴(122)은 예컨대, “T”자, “ㄱ”자 등의 단면을 가질 수 있으며, 그 상부는 전극패턴과 전기적으로 연결된다.
또한, 베이스층(110)의 제1영역(Ⅰ) 상에 커패시던스패드(170)를 형성한다. 커패시던스패드(170)는 제1회로패턴(121)을 매개로 전극패턴(130)과 연결되는 제2회로패턴(122) 중 적어도 어느 하나와 전기적으로 연결될 수 있다.
도 10 내지 도 26은 본 발명의 일 실시예에 의한 테스트소켓의 제조방법 중 전극패턴(130) 및 탄성층(140)의 제조공정을 순차적으로 도시한 단면도이다. 도 10 내지 도 26은 도 1의 “A-A'”선을 절취한 것을 기준으로 도시되어 있다. 이하의 공정은 MEMS 방식으로 진행될 수 있다.
도 10을 참고하면, 베이스층 특히, 제2베이스층(112) 상에 제1전극패턴(131)을 형성한다. 예컨대, 제2베이스층(112)의 표면에 제1PR을 도포하고, 마스크 패턴에 따라 제1전극패턴(131), 내측펜스(150) 및 외측펜스(160)를 형성할 부분의 제1PR을 식각하여 패턴홀 및 펜스홀을 형성한다. 패턴홀은 제2회로패턴(122)과 연결되는 위치에 형성되고, 패턴홀에는 니켈(Ni) 또는 니켈-코발트(Ni-Co) 합금 등을 전기도금을 이용하여 제1전극패턴(131)을 형성한다. 이와 더불어, 펜스홀에 내측펜스 및 외측펜스를 위한 소재를 전기도금 등에 의해 내측펜스(150)와 외측펜스(160)를 동일 높이로 형성한다. 이때, 후술하는 탄성층과의 접착 면적을 최대화하기 위해 내측펜스(150)의 내측 및 외측에는 각각 적어도 하나 이상의 제1서브펜스(151) 및 제2서브펜스(152)가 형성될 수 있다. 제1서브펜스(151) 및 제2서브펜스(152)는 내측펜스(150)의 높이보다 낮은 높이를 가질 수 있다.
도 11 내지 도 13을 참고하면, 제1PR의 상면에 제2시드층(220)을 형성한다. 예컨대, 제1전극패턴(131)의 상부가 노출되도록 제1PR을 소정 높이 제거한다. 그 후, 제1PR 상에 제2시드층(220)의 하부층(221)을 형성한다. 다음으로, 제2시드층(220)의 하부층(221) 표면에 제2PR을 도포하고, 제1전극패턴(131)의 상단 및 그 주변 일부가 노출되도록 제2PR을 제거한 후, 제1전극패턴(131)과 전기적으로 연결되도록 제2PR이 제거되어 노출된 하부층(221) 상에 상부층(222)을 형성한다.
도 14를 참고하면, 제1전극패턴(131)과 전기적으로 연결되도록 제1전극패턴(131)의 노출된 상면 및 상부층(222)의 상면에 제2전극패턴(132)을 형성한다. 그리고 제1전극패턴(131) 및 제2전극패턴(132)을 포함하여 제2시드층(220) 상에 제3PR을 도포한다.
도 15를 참고하면, 제2전극패턴(132)과 전기적으로 연결되도록 제3전극패턴(133)을 형성한다. 예컨대, 제3PR 및 제2전극패턴(132)의 상면에 제4PR을 도포하고, 제2전극패턴(132)과 전기적으로 연결되도록 제3전극패턴(133)을 형성한다. 구체적으로, 제3PR의 표면에 제4PR을 도포하고, 마스크를 사용하여 제3전극패턴을 형성할 부분의 제2전극패턴(132) 표면을 식각한 후, 니켈(Ni) 등을 전기도금하여 제3전극패턴(133)을 형성할 수 있다.
도 16 내지 도 18을 참고하면, 제4PR의 상면에 제3시드층(230)을 형성한다. 제3전극패턴(133)의 상부가 노출되도록 제4PR을 제거한 후, 제3시드층(230)의 하부층(231)을 형성한다. 다음으로, 제3전극패턴(133)의 상단 및 그 주변 일부가 노출되도록 제4PR을 제거한다. 그 후, 제3전극패턴(133)과 전기적으로 연결되도록 제4PR이 제거되어 노출된 제3시드층(230)의 하부층(231) 상에 구리(Cu)로 상부층(232)을 형성한다.
도 19를 참고하면, 제4PR 상에 제3전극패턴(133)과 전기적으로 연결되도록 제4전극패턴(134)을 형성한다. 예컨대, 제3시드층(230) 및 제3전극패턴(133) 상에 제5PR을 도포한 후, 제3전극패턴(134) 및 제3전극패턴의 주변이 노출되도록 제5PR을 제거하고, 노출된 제3전극패턴(133)의 상면 및 제3시드층(230)의 상부층(232)의 상면에 제4전극패턴(134)을 형성한다.
도 20 내지 도 24를 참고하면, 전극패턴(130)을 제외한 PR들 및 시드층들을 적층된 역순으로 제거한다. 예컨대, 제5PR을 제거하고, 제3시드층을 제거하며, 제4PR 및 제3PR을 제거하고, 제2시드층을 제거한 후, 제2PR 및 제1PR을 제거하여 베이스층(110) 상에 전극패턴(130)만이 남아있도록 한다.
도 25를 참고하면, 전극패턴(130)을 감싸도록 형성하여 전극패턴을 탄성 지지할 수 있는 탄성층(140)을 형성한다. 예컨대, 내측펜스(150)와 외측펜스(160)의 내부에 액상의 탄성층(140) 소재를 주입한 후 소성 및 경화시킴으로써 탄성층(140)을 형성할 수 있다. 탄성층(140)의 재질로는 PDMS가 적용될 수 있다. 이때 탄성층은 요철 구조로 형성된 내측펜스(150), 제1서브펜스(151), 제2서브펜스(152)에 의해 접착 면적이 증대됨으로써 보다 견고한 지지력을 제공받을 수 있다.
도 26을 참고하면, 베이스 기판(200) 상에 희생층(300)을 매개로 형성된 베이스층(110)을 베이스 기판(200)으로부터 분리하여 테스트소켓의 제조를 완료한다.
이와 같이 제조된 테스트소켓은, 전극패턴(130)이 탄성층(140)에 의해 탄력 지지되므로 반도체소자의 외부접속단자와의 접촉시 외부접속단자에 손상을 유발하는 것을 최소화할 수 있으며, 외부접속단자가 미세 피치로 형성되더라도 베이스층(110)에 재배치된 회로패턴(120)에 의해 범용 테스트보드를 통해 안정적으로 대응 접속하여 테스트를 진행할 수 있으므로, 테스트 신뢰성을 높일 수 있다.
도 27은 본 발명의 제2실시예에 의한 테스트소켓의 단면도이다.
도 27을 참고하면, 본 발명의 제2실시예에 의한 반도체소자 테스트소켓(100)은 반도체 검사장비에 전기적으로 연결되는 테스트보드에 탑재되는 베이스층(110), 베이스층(110) 내에 형성되는 회로패턴(120), 베이스층(110) 상에 형성되는 복수의 전극패턴(130), 전극패턴(130)을 탄력적으로 지지하는 탄성층(140), 탄성층(140)을 지지하는 내측펜스(150) 및 외측펜스(160)를 포함하며, 이러한 구성은 제1실시예와 대동소이하므로 각각의 구성에 대해서는 자세한 설명을 생략한다.
다만, 제1실시예에서 탄성층은 제1서브펜스와 외측펜스 사이에 형성되므로 테스트소켓에 반도체소자가 접속될 경우 그 하중이 제1서브펜스(151)와 외측펜스(160) 사이에 집중되므로 전극패턴(130)에 변형이 발생할 우려가 있다.
그러나 제2실시예에서 탄성층(140)은 제2서브펜스(152)의 내측으로 연장되어 커패시던스패드(170)를 밀봉하도록 형성될 수 있다. 즉, 도 1을 참고할 때, 탄성층(140)은 프레임부(111)를 제외한 베이스층(110)의 상면 전체에 형성될 수 있다. 이에 따라 전극패턴(130)에 반도체소자의 접속 시 탄성층(140)은 반도체소자의 하중을 안정적으로 지탱하게 되며, 베이스층(110)의 상면 전체에 형성된 탄성층(140)에 의해 그 하중이 집중되는 것을 방지함으로써 전극패턴(130)의 변형 발생을 최소화할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.
즉, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
따라서, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
[부호의 설명]
100; 테스트소켓
110; 베이스층 111; 제1베이스층
112; 제2베이스층 114; 외부접속패드
120; 회로패턴 121; 제1회로패턴
122; 제2회로패턴
130; 전극패턴 131; 제1전극패턴
132; 제2전극패턴 133; 제3전극패턴
134; 제4전극패턴
140; 탄성층 150; 내측펜스
151; 제1서브펜스 152; 제2서브펜스
153; 연결펜스 154; 내측 지지펜스
160; 외측펜스 161; 외측 지지펜스
170; 커패시던스패드
200; 베이스 기판 210; 제1시드층
220; 제2시드층 230; 제3시드층
300; 희생층

Claims (20)

  1. 반도체소자와 테스트보드 간의 전기적 연결을 위한 테스트소켓에 있어서,
    제1영역과 상기 제1영역의 외측에 배치되는 제2영역을 구비하는 제1면 및 상기 제1면과 대향하는 제2면을 가지며, 상기 제2면에 테스트보드의 전극단자와 대응되는 피치로 형성된 외부접속패드를 구비한 베이스층;
    상기 베이스층의 제1면에 일부 노출되도록 베이스층의 내부에 형성되며, 상기 외부접속패드와 대응되는 피치로 재배치된 복수의 회로패턴;
    상기 제2영역에 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 형성되며, 상기 외부접속단자와 대응되는 피치로 배치된 복수의 전극패턴;
    상기 제1영역의 외측 및 제2영역의 내측에 각각 배치되는 내측펜스 및 외측펜스;
    상기 내측펜스의 내측에 구비되며, 상기 회로패턴을 매개로 상기 외부접속패드 및 전극패턴과 전기적으로 연결되는 커패시던스패드;
    상기 커패시던스패드, 내측펜스 및 외측펜스를 감싸며, 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층;을 포함하는 반도체소자의 테스트소켓.
  2. 제1항에 있어서,
    상기 베이스층의 재질은 폴리이미드인 것을 특징으로 하는 반도체소자의 테스트소켓.
  3. 제1항에 있어서,
    상기 회로패턴은, 상기 외부접속패드와 전기적으로 연결되도록 재배치되는 제1회로패턴, 상기 제1회로패턴 및 상기 전극패턴과 전기적으로 연결되도록 일부가 상기 베이스층의 제1면으로 노출되는 제2회로패턴을 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  4. 제1항에 있어서,
    상기 전극패턴은, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴, 상기 제1전극패턴과 전기적으로 연결되는 빔 형태의 제2전극패턴, 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴, 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 빔 형태로 노출되는 제4전극패턴을 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  5. 제1항에 있어서,
    상기 탄성층의 재질은 PDMS(Polydimethylsiloxane), 폴리우레탄(PU), 폴리우레탄아크릴레이트(PUA), 실리콘 러버(Silicon Rubber), PMMA(Polymethylmethacrylate) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  6. 제1항에 있어서,
    상기 외부접속패드들 간의 피치는 상기 전극패턴들 간의 피치보다 큰 것을 특징으로 하는 반도체소자의 테스트소켓.
  7. 제1항에 있어서,
    상기 내측펜스의 내측에 이격 배치되는 제1서브펜스 및 상기 내측펜스의 외측에 이격 배치되는 제2서브펜스를 더 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  8. 제7항에 있어서,
    상기 제1서브펜스 및 제2서브펜스는 각각 내측펜스의 높이보다 낮은 높이를 갖는 것을 특징으로 하는 반도체소자의 테스트소켓.
  9. 제7항에 있어서,
    상기 내측펜스, 제1서브펜스, 제2서브펜스를 연결하는 복수의 내측 지지펜스를 더 포함하며, 상기 내측 지지펜스는 제1서브펜스의 내측 및 제2서브펜스의 외측으로 연장 형성되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  10. 제1항에 있어서,
    상기 외측펜스의 하부에는 외측펜스의 내측 및 외측으로 연장 형성되는 외측 지지펜스가 복수 형성되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  11. 제1항에 있어서,
    상기 내측펜스 및 외측펜스의 높이는 각각 전극패턴의 높이보다 낮게 형성되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  12. 제1항에 있어서,
    상기 커패시던스패드는 내측펜스의 내측 둘레를 따라 복수 형성되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  13. 제1항에 있어서,
    상기 베이스층은 제2영역의 외측에 형성되는 프레임부를 더 포함하며, 상기 프레임부에는 접착부가 돌출 형성되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  14. 제1항에 있어서,
    상기 프레임부의 모서리에는 테스트소켓의 리프트오프를 위한 리프트오프 패턴이 구비되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  15. 제14항에 있어서,
    상기 리프트오프패턴에는 테스트소켓의 리프트오프 후 제거 가능한 더미패턴이 구비되는 것을 특징으로 하는 반도체소자의 테스트소켓.
  16. 반도체소자와 테스트보드 간의 전기적 연결을 위한 테스트소켓의 제조방법에 있어서,
    기판을 준비하는 기판 준비단계;
    상기 기판의 저면에 복수의 외부접속패드를 형성하는 외부접속패드 형성단계;
    상기 기판 상에 베이스층을 형성하고, 상기 베이스층에 외부접속패드와의 전기적인 연결을 위해 회로패턴을 재배치하는 회로패턴 형성단계;
    상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 상기 베이스층 상에 전극패턴을 형성하는 전극패턴 형성단계;
    상기 회로패턴 및 전극패턴과 전기적으로 연결되도록 커패시던스패드를 형성하는 커패시던스패드 형성단계;
    상기 전극패턴의 내측과 외측에 각각 내측펜스 및 외측펜스를 형성하는 펜스 형성단계;
    상기 전극패턴의 일부가 상기 탄성층의 외부로 노출되도록 상기 내측펜스와 외측펜스 사이에 상기 전극패턴을 감싸는 탄성층을 형성하는 탄성층 형성단계;
    를 포함하는 테스트소켓의 제조방법.
  17. 제16항에 있어서,
    상기 회로패턴 형성단계는, 제1베이스층에 외부접속패드들 간의 간격에 대응되도록 제1회로패턴을 형성하는 제1회로패턴 형성단계; 제2베이스층에 상기 제1회로패턴과 전기적으로 연결되도록 제2회로패턴을 형성하는 제2회로패턴 형성단계;를 포함하는 것을 특징으로 하는 테스트소켓의 제조방법.
  18. 제16항에 있어서,
    상기 베이스층은 액상의 폴리이미드 소재를 도포 후 경화시켜 제조되는 것을 특징으로 하는 테스트소켓의 제조방법.
  19. 제16항에 있어서,
    상기 전극패턴 형성단계는, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴을 형성하는 제1전극패턴 형성단계; 상기 제1전극패턴과 전기적으로 연결되는 제2전극패턴을 형성하는 제2전극패턴 형성단계; 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴을 형성하는 제3전극패턴 형성단계; 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 노출되도록 제4전극패턴을 형성하는 제4전극패턴 형성단계;를 포함하는 것을 특징으로 하는 테스트소켓의 제조방법.
  20. 제16항에 있어서,
    상기 탄성층 형성단계에서, 상기 탄성층은 커패시던스패드를 밀봉하도록 형성되는 것을 특징으로 하는 테스트소켓의 제조방법.
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