WO2018088293A1 - 電子部品及び三端子コンデンサ - Google Patents

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Definitions

  • the present invention relates to an electronic component including a three-terminal capacitor and a three-terminal capacitor.
  • a semiconductor device in which a semiconductor chip is flip-chip mounted on an upper surface of a wiring board, for example, a resin interposer is known.
  • Discrete components such as capacitors, resistors, and inductors are mounted on the back surface of the interposer (Patent Document 1).
  • the discrete component is disposed in an area overlapping with the semiconductor chip, and is connected to the semiconductor chip through a through hole or wiring in the interposer. With this arrangement, the inductance of the connection path between the semiconductor chip and the discrete component can be reduced.
  • a plurality of electrodes (lands) are disposed on the back surface of the interposer where no discrete components are disposed, and external connection terminals (for example, solder bumps) are disposed on the plurality of electrodes, respectively.
  • the interposer is mounted on another substrate, such as a motherboard, via solder bumps provided on the back surface thereof.
  • Discrete parts mounted on the back surface of the interposer are disposed between the interposer and the motherboard.
  • a plurality of discrete components mounted on the back surface of the interposer includes a decoupling capacitor.
  • the motherboard 10 includes a plurality of ground lands 11G, a plurality of hot lands 11H, and a plurality of other lands 11R provided on the mounting surface.
  • a decoupling capacitor 15 is mounted on the back surface opposite to the mounting surface of the motherboard 10.
  • a ground side terminal 16G of the decoupling capacitor 15 is connected to at least one ground side land 11G via a ground wiring 17G in the motherboard 10.
  • the ground wiring 17G includes a ground plane disposed in the mother board 10 and an interlayer connection via.
  • a hot-side terminal 16H of the decoupling capacitor 15 is connected to at least one hot-side land 11H through a power supply wiring 17H in the mother board 10.
  • the power supply wiring 17H is composed of a power supply plane disposed in the mother board 10 and an interlayer connection via.
  • the resonance frequency f2 of the current path 61 is lower than the resonance frequency f1 of the current path 60.
  • the electronic component according to the first embodiment Since the inductance component of the current path 61 of the electronic component according to the first embodiment (FIG. 5A) is smaller than the inductance component of the current path 61 of the electronic component according to the comparative example (FIG. 5B), the electronic component according to the first embodiment
  • the resonance frequency f3 of the current path 61 is higher than the resonance frequency f2 of the current path 61 of the electronic component according to the comparative example. Therefore, by adopting the configuration of the first embodiment, the loop impedance of the current path 61 can be lowered in a frequency region higher than the resonance frequency f2, as indicated by a broken line in FIG. Thereby, the reduction effect of the high frequency noise which flows into a ground wiring and a power supply wiring can be heightened.
  • the three-terminal capacitor 50 and the semiconductor chip 30 are arranged so that the three-terminal capacitor 50 is included in the semiconductor chip 30 in plan view. Further, in plan view, the ground side terminal 31G of the semiconductor chip 30 and the ground side land 21G connected to the three-terminal capacitor 50 overlap, and the hot side terminal 31H of the semiconductor chip 30 and the hot side connected to the three-terminal capacitor 50 are overlapped. More preferably, the three-terminal capacitor 50 and the semiconductor chip 30 are arranged so that the land 21H overlaps.
  • the decoupling capacitor 15 and the semiconductor chip 30 it is preferable to dispose the decoupling capacitor 15 and the semiconductor chip 30 so that the decoupling capacitor 15 is included in the semiconductor chip 30 in plan view. Furthermore, it is preferable to arrange the three-terminal capacitor 50 and the decoupling capacitor 15 so that the three-terminal capacitor 50 and the decoupling capacitor 15 at least partially overlap each other.
  • the solder bumps 40G and 40H (FIG. 2B) can be easily mounted on the three-terminal capacitor 50, compared to the case where corners are left at the four corners. Further, the three-terminal capacitor 50 can be mounted in the process of mounting the interposer 20 on the mother board 10 using the flip chip bonding technique.
  • the three-terminal capacitor 50 (FIG. 2A) on which no solder bumps are mounted may be placed at a predetermined position and reflow processing may be performed.
  • FIG. 7A is a cross-sectional view of an electronic component according to the second embodiment
  • FIG. 7B is an equivalent circuit diagram showing a connection configuration of the three-terminal capacitor 50, the motherboard 10, and the interposer 20.
  • One ground-side external electrode 51G of the three-terminal capacitor 50 is connected to the ground-side land 11G of the motherboard 10 via the solder bump 40G
  • the other ground-side external electrode 51G is connected to the ground-side land 21G of the interposer 20 and the other. They are connected via solder bumps 40G.
  • one hot side external electrode 51H of the three-terminal capacitor 50 is connected to the hot side land 11H of the motherboard 10 via the solder bump 40H, and the other hot side external electrode 51H is the hot side land 21H of the interposer 20. Are connected via other solder bumps 40H.
  • FIG. 8A is a perspective view of a three-terminal capacitor used in the electronic component according to the third embodiment.
  • the four corners of the three-terminal capacitor 50 (FIG. 2A) are chamfered.
  • the three-terminal capacitor 50 has a substantially rectangular parallelepiped shape.
  • External electrodes are respectively formed in four regions including four corners of the three-terminal capacitor 50 in plan view.
  • the ground-side external electrode 51G is disposed in two regions having a diagonal relationship with each other, and the hot-side external electrode 51H is disposed in two regions having a diagonal relationship with each other.
  • Each of the two ground-side external electrodes 51G and the two hot-side external electrodes 51H reaches a partial region on the top surface through a partial region on the two side surfaces from a partial region on the bottom surface of the three-terminal capacitor 50. .
  • solder bumps are formed between the ground side external electrode 51G and the hot side external electrode 51H formed on the upper surface of the three-terminal capacitor 50 and the interposer 20 (FIG. 1).
  • Another solder bump is arranged between the ground side external electrode 51G and the hot side external electrode 51H formed on the bottom surface of the three-terminal capacitor 50 and the mother board 10 (FIG. 1).
  • the solder bump contacting the three-terminal capacitor 50 is smaller than the solder bump disposed between the motherboard 10 and the interposer 20 without contacting the three-terminal capacitor 50.
  • the electronic apparatus according to the third embodiment can also enhance the effect of reducing high-frequency noise flowing in the ground wiring and the power supply wiring, similarly to the electronic apparatus of the first embodiment.
  • the electronic component according to the fourth embodiment has the same structure as the electronic component according to the first embodiment. That is, the electronic component according to the fourth embodiment includes a mother board (first wiring board) 10, an interposer (second wiring board) 20, a semiconductor chip 30, and a three-terminal capacitor 50 (FIG. 1). In the fourth embodiment, a preferable value of the thermal expansion coefficient of the three-terminal capacitor 50 is clarified.
  • the thermal stress generated in the three-terminal capacitor 50 can be reduced by setting the thermal expansion coefficient ⁇ of the three-terminal capacitor 50 as described above. As a result, an effect that cracks are hardly generated in the three-terminal capacitor 50 is obtained.
  • the three-terminal capacitor 50 is susceptible to thermal expansion of the motherboard 10 and the interposer 20 that are spatially closer. For this reason, it is preferable that the thermal expansion coefficient ⁇ of the three-terminal capacitor 50 is made closer to the thermal expansion coefficient of the motherboard 10 and the interposer 20 which are spatially closer.

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Abstract

第１基板の実装面に第１グランド（Ｇ）ランド及び第１ホット（Ｈ）ランドが設けられている。第２基板の第１の面に半導体チップが実装され、第２の面に第１Ｇランド及び第１Ｈランドが設けられており、第２基板は第２の面を第１基板の実装面に対向させている。第１基板と第２基板との間に三端子コンデンサが配置される。第１基板の第１Ｇランドと三端子コンデンサの第１Ｇ電極とがはんだバンプを介して接続され、第１基板の第１Ｈランドと三端子コンデンサの第１Ｈ電極とがはんだバンプを介して接続され、第２基板の第１Ｇランドと三端子コンデンサの第２Ｇ電極とがはんだバンプを介して接続され、第２基板の第１Ｈランドと三端子コンデンサの第２Ｈ電極とがはんだバンプを介して接続されている。

Description

電子部品及び三端子コンデンサ
　本発明は、三端子コンデンサを含む電子部品及び三端子コンデンサに関する。
　配線基板、例えば樹脂インターポーザの上面に半導体チップをフリップチップ実装した半導体装置が公知である。インターポーザの裏面に容量、抵抗、インダクタ等のディスクリート部品が搭載される（特許文献１）。ディスクリート部品は半導体チップと重なる領域に配置されており、インターポーザ内のスルーホールや配線を介して半導体チップに接続される。このような配置にすることにより、半導体チップとディスクリート部品との接続経路のインダクタンスを小さくすることができる。また、インターポーザの裏面の、ディスクリート部品が配置されていない領域に、複数の電極（ランド）が配置されており、複数の電極にそれぞれ外部接続端子（例えばはんだバンプ）が配置されている。
特開２０１５－５０３８４号公報
　インターポーザは、その裏面に設けられたはんだバンプを介して他の基板、例えばマザーボードに実装される。インターポーザの裏面に搭載されたディスクリート部品は、インターポーザとマザーボードとの間に配置されることになる。インターポーザの裏面に搭載された複数のディスクリート部品にはデカップリングコンデンサが含まれる。
　インターポーザの裏面に搭載されたデカップリングコンデンサのみでは、半導体チップのグランド端子とホット端子とに発生する高周波ノイズの十分な低減効果が得られない場合がある。半導体トップとマザーボードに搭載されたデカップリングコンデンサとを接続することにより、高周波ノイズの低減効果を高めることができる。
　本発明の目的は、第１の配線基板（マザーボード等）に実装された第２の配線基板（インターポーザ等）付きの半導体チップと、第１の配線基板との新たな接続構造を有する電子部品を提供することである。本発明の他の目的は、この電子部品に適用可能な三端子コンデンサを提供することである。
　本発明の第１の観点による電子部品は、
　実装面に設けられた第１のグランド側ランド及び第１のホット側ランドを含む第１の配線基板と、
　第１の面に半導体チップを実装し、反対側の第２の面に設けられた第１のグランド側ランド及び第１のホット側ランドを含み、前記第２の面を前記第１の配線基板の前記実装面に対向させた姿勢で前記第１の配線基板に実装された第２の配線基板と、
　前記第１の配線基板と前記第２の配線基板との間に配置され、第１のグランド側外部電極、第２のグランド側外部電極、第１のホット側外部電極、及び第２のホット側外部電極とを含む三端子コンデンサと
を有し、
　前記第１の配線基板の第１のグランド側ランドと前記三端子コンデンサの第１のグランド側外部電極とがはんだバンプを介して接続され、
　前記第１の配線基板の第１のホット側ランドと前記三端子コンデンサの第１のホット側外部電極とがはんだバンプを介して接続され、
　前記第２の配線基板の第１のグランド側ランドと前記三端子コンデンサの第２のグランド側外部電極とがはんだバンプを介して接続され、
　前記第２の配線基板の第１のホット側ランドと前記三端子コンデンサの第２のホット側外部電極とがはんだバンプを介して接続されている。
　三端子コンデンサ５０に接続された第１の配線基板の第１のグランド側ランドと第２の配線基板の第１のグランド側ランドとの間に電流経路が形成され、三端子コンデンサ５０に接続された第１の配線基板の第１のホット側ランドと第２の配線基板の第１のホット側ランドとの間にも、電流経路が形成される。これらの電流経路を介して、半導体チップと、第１の配線基板の第１のグランド側ランド及び第１のホット側ランドとを接続することができる。
　本発明の第２の観点による電子部品においては、第１の観点による電子部品の構成に加えて、
　前記第１の配線基板は、前記実装面に設けられた第２のグランド側ランド及び第２のホット側ランドを含み、
　前記第２の配線基板は、前記第２の面に設けられた第２のグランド側ランド及び第２のホット側ランドを含み、
　前記第１の配線基板の第２のグランド側ランドと前記三端子コンデンサの第２のグランド側外部電極とがはんだバンプを介して接続され、
　前記第１の配線基板の第２のホット側ランドと前記三端子コンデンサの第２のホット側外部電極とがはんだバンプを介して接続され、
　前記第２の配線基板の第２のグランド側ランドと前記三端子コンデンサの第１のグランド側外部電極とがはんだバンプを介して接続され、
　前記第２の配線基板の第２のホット側ランドと前記三端子コンデンサの第１のホット側外部電極とがはんだバンプを介して接続されている。
　三端子コンデンサの第１のグランド側外部電極に接続されているはんだバンプにより、第１の配線基板の第１のグランド側ランドと第２の配線基板の第２のグランド側ランドとが接続される。三端子コンデンサの第２のグランド側外部電極に接続されているはんだバンプにより、第１の配線基板の第２のグランド側ランドと第２の配線基板の第１のグランド側ランドとが接続される。三端子コンデンサの第１のホット側外部電極に接続されているはんだバンプにより、第１の配線基板の第１のホット側ランドと第２の配線基板の第２のホット側ランドとが接続される。三端子コンデンサの第２のホット側外部電極に接続されているはんだバンプにより、第１の配線基板の第２のホット側ランドと第２の配線基板の第１のホット側ランドとが接続される。これにより、第１の配線基板と第２の配線基板との間に、新たな電流経路が形成される。
　本発明の第３の観点による電子部品においては、第１及び第２の観点による電子部品の構成に加えて、
　前記三端子コンデンサは、四角形の４つの角が面取りされた平面形状を有し、４つの面取りされた端面がバンプの表面に整合する形状を有する。
　三端子コンデンサとはんだバンプとを容易に接続することができる。
　本発明の第４の観点による電子部品においては、第１乃至第３の観点による電子部品の構成に加えて、
　前記第１の配線基板は、前記実装面に設けられた第３のグランド側ランド及び第３のホット側ランドを含み、
　前記第２の配線基板は、前記第２の面に設けられた第３のグランド側ランド及び第３のホット側ランドを含み、
　前記第１の配線基板の第３のグランド側ランドと前記第２の配線基板の第３のグランド側ランドとが、前記三端子コンデンサに接続されることなくはんだバンプを介して接続されており、前記第１の配線基板の第３のホット側ランドと前記第２の配線基板の第３のホット側ランドとが、前記三端子コンデンサに接続されることなくはんだバンプを介して接続されており、
　前記第２の配線基板の第１のグランド側ランドと第１のホット側ランド、及び前記第１の配線基板の第１のグランド側ランドと第１のホット側ランドの各々の大きさは、前記第２の配線基板の第３のグランド側ランドと第３のホット側ランド、及び前記第１の配線基板の第３のグランド側ランドと第３のホット側ランドの各々の大きさと異なっている。
　ランドの大きさを異ならせることにより、三端子コンデンサが接続されたはんだバンプと、三端子コンデンサが接続されていないはんだバンプとの体積を最適化することが可能になる。
　本発明の第５の観点による電子部品においては、第１乃至第４の観点による電子部品の構成に加えて、
　前記三端子コンデンサは、誘電体層を隔てて対向するグランド側内部電極とホット側内部電極とを含み、前記グランド側内部電極と前記ホット側内部電極との隔たる方向は、前記第１の配線基板と前記第２の配線基板との隔たる方向と平行である。
　三端子コンデンサの姿勢を上述のようにすることにより、第１の配線基板と第２の配線基板との間の狭い間隙にも、三端子コンデンサを配置することが可能になる。
　本発明の第６の観点による電子部品は、第１乃至第５の観点による電子部品の構成に加えて、
　さらに、前記第１の配線基板の前記実装面とは反対側の裏面に搭載されたデカップリングコンデンサを有し、
　前記デカップリングコンデンサは、前記第１の配線基板の第１のグランド側ランド及び第１のホット側ランドに接続されている。
　半導体チップとデカップリングコンデンサとを接続することにより、高周波ノイズの低減効果を高めることができる。
　本発明の第７の観点による電子部品は、第１乃至第６の観点による電子部品の構成に加えて、
　前記第１の配線基板の熱膨張係数と、前記第２の配線基板の熱膨張係数との大きい方の熱膨張係数に１０ｐｐｍ／Ｋを加えた値以下であって、小さい方の熱膨張係数から１０ｐｐｍ／Ｋを減じた値以上であるという特徴を有する。
　三端子コンデンサに、熱応力に起因するクラックが発生しにくくなるという効果が得られる。
　本発明の第８の観点による電子部品は、第７の観点による電子部品の構成に加えて、
　前記三端子コンデンサ、前記第１の配線基板、及び前記第２の配線基板の熱膨張係数をそれぞれα、α１、α２で表し、前記第１の配線基板の表面から前記三端子コンデンサの中心までの高さ、及び前記第２の配線基板の表面から前記三端子コンデンサの中心までの高さを、それぞれＨ１、Ｈ２で表した時、熱膨張係数αは、
Figure JPOXMLDOC01-appb-M000002
 で表される範囲内の値であるという特徴を有する。
　三端子コンデンサに、熱応力に起因するクラックがより発生しにくくなるという効果が得られる。
　本発明の第９の観点による三端子コンデンサは、
　四角形の４つの角が面取りされた平面形状を有し、４つの面取りされた端面の各々にグランド側外部電極またはホット側外部電極が形成されている。
　四角形の４つの面取りされた角部に、はんだバンプを容易に実装することができる。
　三端子コンデンサ５０に接続された第１の配線基板のグランド側ランドと第２の配線基板のグランド側ランドとの間に電流経路が形成され、三端子コンデンサ５０に接続された第１の配線基板のホット側ランドと第２の配線基板のホット側ランドとの間にも、電流経路が形成される。これらの電流経路を介して、半導体チップと、第１の配線基板のグランド側ランド及びホット側ランドとを接続することができる。
図１は、第１の実施例による電子部品の断面図である。 図２Ａは、第１の実施例による電子部品に用いられている三端子コンデンサの斜視図であり、図２Ｂは、三端子コンデンサ及びはんだバンプの平面図である。 図３Ａは、三端子コンデンサの内部電極の構造を示す分解斜視図であり、図３Ｂは、マザーボード１０、インターポーザ２０、及び三端子コンデンサ５０の接続構成を示す等価回路図である。 図４は、マザーボード及びインターポーザに設けられたランドの配置を示す平面図である。 図５Ａは、第１の実施例による電子部品の断面図であり、図５Ｂは、比較例による電子部品の断面図である。 図６は、半導体チップとデカップリングコンデンサとを接続する電流経路のループインピーダンスの一例を示すグラフである。 図７Ａは、第２の実施例による電子部品の断面図であり、図７Ｂは、三端子コンデンサ、マザーボード、及びインターポーザの接続構成を示す等価回路図である。 図８Ａは、第３の実施例による電子部品に用いられる三端子コンデンサの斜視図であり、図８Ｂは、三端子コンデンサの内部電極の構造を示す分解斜視図である。 図９は、第４の実施例による電子部品の部分断面図である。
　［第１の実施例］
　図１から図６までの各図面を参照して第１の実施例による電子部品について説明する。
　図１は、第１の実施例による電子部品の断面図である。第１の実施例による電子部品は、マザーボード（第１の配線基板）１０、インターポーザ（第２の配線基板）２０、及び半導体チップ３０を含む。
　マザーボード１０は、実装面に設けられた複数のグランド側ランド１１Ｇ、複数のホット側ランド１１Ｈ、及び複数の他のランド１１Ｒを含む。マザーボード１０の実装面とは反対側の裏面にデカップリングコンデンサ１５が搭載されている。デカップリングコンデンサ１５のグランド側端子１６Ｇが、マザーボード１０内のグランド配線１７Ｇを介して少なくとも１つのグランド側ランド１１Ｇに接続されている。グランド配線１７Ｇは、マザーボード１０内に配置されたグランドプレーンと層間接続ビアとで構成される。デカップリングコンデンサ１５のホット側端子１６Ｈが、マザーボード１０内の電源配線１７Ｈを介して少なくとも１つのホット側ランド１１Ｈに接続されている。電源配線１７Ｈは、マザーボード１０内に配置された電源プレーンと層間接続ビアとで構成される。
　インターポーザ２０の第１の面２０１に半導体チップ３０が実装されている。半導体チップ３０の実装には、例えばフリップチップボンディングが用いられる。インターポーザ２０は、第１の面２０１とは反対側の第２の面２０２に設けられた複数のグランド側ランド２１Ｇ、複数のホット側ランド２１Ｈ、及び複数の他のランド２１Ｒを含む。
　少なくとも１つのグランド側ランド２１Ｇは、インターポーザ２０内に配置されたグランド配線２７Ｇを介して半導体チップ３０のグランド側端子３１Ｇに接続されている。少なくとも１つのホット側ランド２１Ｈは、インターポーザ２０内に配置された電源配線２７Ｈを介して半導体チップ３０のホット側端子３１Ｈに接続されている。インターポーザ２０は第２の面２０２をマザーボード１０に対向させた姿勢でマザーボード１０に実装されている。
　マザーボード１０の複数のグランド側ランド１１Ｇと、インターポーザ２０の複数のグランド側ランド２１Ｇとが、それぞれグランド用のはんだバンプ４０Ｇを介して相互に接続されている。マザーボード１０の複数のホット側ランド１１Ｈと、インターポーザ２０の複数のホット側ランド２１Ｈとが、それぞれホット用のはんだバンプ４０Ｈを介して相互に接続されている。マザーボード１０の複数の他のランド１１Ｒと、インターポーザ２０の複数の他のランド２１Ｒとが、それぞれはんだバンプ４０Ｒを介して相互に接続されている。
　マザーボード１０とインターポーザ２０との間の空間に三端子コンデンサ５０が配置されている。三端子コンデンサ５０は、少なくとも２つのグランド側外部電極と少なくとも２つのホット側外部電極とを含む。三端子コンデンサ５０は、その端面において２つのグランド用のはんだバンプ４０Ｇ及び２つのホット用のはんだバンプ４０Ｈに接触している。図１では、三端子コンデンサ５０に接続された１つのグランド用のはんだバンプ４０Ｇ及び１つのホット用のはんだバンプ４０Ｈが示されている。
　マザーボード１０の１つのグランド側ランド１１Ｇ及び１つのホット側ランド１１Ｈがそれぞれ三端子コンデンサ５０の１つのグランド側外部電極及び１つのホット側外部電極に接続されている。さらに、インターポーザ２０の１つのグランド側ランド２１Ｇ及び１つのホット側ランド２１Ｈがそれぞれ三端子コンデンサ５０の１つのグランド側外部電極及び１つのホット側外部電極に接続されている。マザーボード１０とインターポーザ２０と三端子コンデンサ５０との接続構造については、後に図２Ａ、図２Ｂ、図３Ａ、図３Ｂを参照して詳細に説明する。
　図２Ａは、三端子コンデンサ５０の斜視図である。三端子コンデンサ５０は、平面形状の縦方向及び横方向の寸法よりも高さ方向の寸法が小さい外形を有する。また、三端子コンデンサ５０は、四角形の４つの角が面取りされた平面形状を有する。４つの角に対応する面取りされた端面に、それぞれ２つのグランド側外部電極５１Ｇ及び２つのホット側外部電極５１Ｈが形成されている。２つのグランド側外部電極５１Ｇは、相互に対角の関係を持つ箇所に形成され、２つのホット側外部電極５１Ｈも、相互に対角の関係を持つ箇所に形成されている。
　図２Ｂは、三端子コンデンサ５０及びはんだバンプの平面図である。三端子コンデンサ５０の２つのグランド側外部電極５１Ｇに、それぞれグランド用のはんだバンプ４０Ｇが実装されており、２つのホット側外部電極５１Ｈに、それぞれホット用のはんだバンプ４０Ｈが実装されている。三端子コンデンサ５０の面取りされた端面は、はんだバンプ４０Ｇまたは４０Ｈの表面に整合する形状を有する。
　図３Ａは、三端子コンデンサ５０の内部電極の構造を示す分解斜視図である。三端子コンデンサ５０は、積層された複数の誘電体層５３を含む。誘電体層５３には、例えばセラミックを用いることができる。各誘電体層５３には、グランド側内部電極５４Ｇまたはホット側内部電極５４Ｈとなる導体パターンが印刷されている。グランド側内部電極５４Ｇが設けられた誘電体層５３と、ホット側内部電極５４Ｈが設けられた誘電体層５３とが交互に積層されている。
　グランド側内部電極５４Ｇは、グランド側外部電極５１Ｇ（図２Ａ）が形成された端面まで延びる延長部を含み、延長部の先端においてグランド側外部電極５１Ｇ（図２Ａ）に接続されている。同様に、ホット側内部電極５４Ｈは、ホット側外部電極５１Ｈ（図２Ａ）が形成された端面まで延びる延長部を含み、延長部の先端においてホット側外部電極５１Ｈ（図２Ａ）に接続されている。
　三端子コンデンサ５０（図１）は、グランド側内部電極５４Ｇとホット側内部電極５４Ｈとの隔たる方向（図３Ａにおいて上下方向）が、マザーボード１０とインターポーザ２０との隔たる方向と平行になる姿勢で、マザーボード１０及びインターポーザ２０に搭載されている。
　三端子コンデンサ５０として、積層セラミックコンデンサの他に、シリコンベースのコンデンサを用いることも可能である。
　図３Ｂは、マザーボード１０、インターポーザ２０、及び三端子コンデンサ５０の接続構成を示す等価回路図である。マザーボード１０の１つのグランド側ランド１１Ｇ、三端子コンデンサ５０の１つのグランド側外部電極５１Ｇ、及びインターポーザ２０の１つのグランド側ランド２１Ｇが相互にはんだバンプで接続されておる。マザーボード１０の他の１つのグランド側ランド１１Ｇ、三端子コンデンサ５０の他の１つのグランド側外部電極５１Ｇ、及びインターポーザ２０の他の１つのグランド側ランド２１Ｇが相互に他のはんだバンプで接続されている。マザーボード１０の１つのホット側ランド１１Ｈ、三端子コンデンサ５０の１つのホット側外部電極５１Ｈ、及びインターポーザ２０の１つのホット側ランド２１Ｈが相互にさらに他のはんだバンプで接続されている。マザーボード１０の他の１つのホット側ランド１１Ｈ、三端子コンデンサ５０の他の１つのホット側外部電極５１Ｈ、及びインターポーザ２０の他の１つのホット側ランド２１Ｈが相互にさらに他のはんだバンプで接続されている。
　図４は、マザーボード１０及びインターポーザ２０に設けられた複数のランドの配置を示す平面図である。複数のランドが正方格子の交差箇所に相当する位置に配置されている。半導体チップ３０（図１）の直下に三端子コンデンサ５０が配置される。図４では、４つの三端子コンデンサ５０が配置された例を示している。１つの三端子コンデンサ５０は、複数のランドで構成される正方格子の１つの単位格子の大きさにほぼ等しい。１つの単位格子の一対の対角の位置の各々に、グランド側ランド１１Ｇ及び２１Ｇが配置され、他の一対の対角の位置の各々に、ホット側ランド１１Ｈ及び２１Ｈが配置されている。
　複数の三端子コンデンサ５０が配置された領域の周囲に、三端子コンデンサ５０に接続されていないグランド側ランド１１Ｇ及び２１Ｇ、ホット側ランド１１Ｈ及び２１Ｈ、及び複数の他のランド１１Ｒ及び２１Ｒが配置されている。三端子コンデンサ５０に接続されているグランド側ランド１１Ｇ及び２１Ｇとホット側ランド１１Ｈ及び２１Ｈの各々の大きさは、三端子コンデンサに接続されていないグランド側ランド１１Ｇ及び２１Ｇ、ホット側ランド１１Ｈ及び２１Ｈ、並びにその他のランド１１Ｒ及び２１Ｒの各々の大きさと異なっている。これにより、三端子コンデンサ５０に接続されているはんだバンプ４０Ｇ及び４０Ｈ（図１）の体積を、三端子コンデンサ５０に接続されていないはんだバンプ４０Ｇ、４０Ｈ及び４０Ｒの体積と異ならせて最適化することができる。
　これらのランドの大きさは、マザーボード１０とインターポーザ２０との間隔、三端子コンデンサ５０の大きさ等に依存する。これらのランドの最適な大きさは、評価実験を繰り返すことにより決定することができる。
　次に、図５Ａ、図５Ｂ、及び図６を参照して、第１の実施例の優れた効果について説明する。
　図５Ａは、第１の実施例による電子部品の断面図であり、図５Ｂは、比較例による電子部品の断面図である。
　図５Ａに示すように、第１の実施例による電子部品においては、三端子コンデンサ５０に接続されたグランド側のはんだバンプ４０Ｇにより、マザーボード１０のグランド側ランド１１Ｇとインターポーザ２０のグランド側ランド２１Ｇとが接続されている。同様に、三端子コンデンサ５０に接続されたホット側のはんだバンプ４０Ｈにより、マザーボード１０のホット側ランド１１Ｈとインターポーザ２０のホット側ランド２１Ｈとが接続されている。
　図５Ｂに示した比較例では、マザーボード１０とインターポーザ２０との間に配置された三端子コンデンサ５０が、インターポーザ２０のグランド側ランド２１Ｇ及びホット側ランド２１Ｈに接続されているが、マザーボード１０のランドには接続されていない。
　第１の実施例及び比較例のいずれにおいても、マザーボード１０の裏面の、三端子コンデンサ５０のほぼ直下にデカップリングコンデンサ１５が配置されている。
　半導体チップ３０のホット側端子３１Ｈから三端子コンデンサ５０を経由してグランド側端子３１Ｇに戻る電流経路６０、及びホット側端子３１Ｈからデカップリングコンデンサ１５を経由してグランド側端子３１Ｇに戻る電流経路６１が形成される。半導体チップ３０で発生した高周波ノイズが電流経路６０及び６１を流れることにより、マザーボード１０及びインターポーザ２０内のグランド配線及び電源配線へのノイズの流出を抑制することができる。
　第１の実施例による電子部品（図５Ａ）においては、三端子コンデンサ５０に接続されたはんだバンプ４０Ｇ及び４０Ｈを通る電流経路６１が形成される。ところが、比較例による電子部品（図５Ｂ）においては、三端子コンデンサ５０に接続されたはんだバンプを通ってマザーボード１０からインターポーザ２０に、またはその逆方向に流れる電流の経路が形成されない。比較例においては、電流経路６１が、三端子コンデンサ５０が配置された領域の周囲のグランド側のはんだバンプ４０Ｇ及びホット側のはんだバンプ４０Ｈを含むように形成されるため、比較例による電子部品の電流経路６１は、第１の実施例による電子部品の電流経路６１より長くなる。電流経路６１が長くなると、電流経路６１のインダクタンス成分が大きくなってしまう。言い換えると、第１の実施例による電子部品においては、比較例による電子部品と比べて、電流経路６１のインダクタンス成分を小さくすることができる。その結果、電流経路６１のループインピーダンスを小さくすることができる。
　図６は、電流経路６０及び電流経路６１のループインピーダンスの一例を示すグラフである。横軸は周波数を表し、縦軸はインピーダンスを表す。実線Ｌ６０及びＬ６１は、それぞれ比較例による電子部品（図５Ｂ）の電流経路６０及び６１のループインピーダンスを示す。
　電流経路６０及び６１のいずれにおいても、電流経路６０の共振周波数ｆ１より低い周波数域及び電流経路６１の共振周波数ｆ２より低い周波数域では容量成分が支配的になり、周波数が高くなるに従ってループインピーダンスが低下する。共振周波数ｆ１より高い周波数域及び共振周波数ｆ２より高い周波数域ではインダクタンス成分が支配的になり、周波数が高くなるにしたがってループインピーダンスが上昇する。
　一般的に、マザーボード１０に搭載されるデカップリングコンデンサ１５は、三端子コンデンサ５０よりも大きなキャパシタンスを持つため、電流経路６１の共振周波数ｆ２が、電流経路６０の共振周波数ｆ１より低い。
　第１の実施例による電子部品（図５Ａ）の電流経路６１のインダクタンス成分が、比較例による電子部品（図５Ｂ）の電流経路６１のインダクタンス成分より小さいため、第１の実施例による電子部品の電流経路６１の共振周波数ｆ３は、比較例による電子部品の電流経路６１の共振周波数ｆ２より高い。このため、第１の実施例の構成を採用することにより、図６に破線で示すように、共振周波数ｆ２より高い周波数域において、電流経路６１のループインピーダンスを低くすることができる。これにより、グランド配線及び電源配線に流れる高周波ノイズの低減効果を高めることができる。
　電流経路６０（図５Ａ）を短くするために、平面視において三端子コンデンサ５０が半導体チップ３０に内包されるように、三端子コンデンサ５０と半導体チップ３０とを配置することが好ましい。さらに、平面視において、半導体チップ３０のグランド側端子３１Ｇと三端子コンデンサ５０に接続されたグランド側ランド２１Ｇとが重なり、半導体チップ３０のホット側端子３１Ｈと三端子コンデンサ５０に接続されたホット側ランド２１Ｈとが重なるように、三端子コンデンサ５０と半導体チップ３０とを配置することがより好ましい。
　電流経路６１（図５Ａ）を短くするために、平面視においてデカップリングコンデンサ１５が半導体チップ３０に内包されるように、デカップリングコンデンサ１５と半導体チップ３０とを配置することが好ましい。さらに、三端子コンデンサ５０とデカップリングコンデンサ１５とが少なくとも部分的に重なるように、三端子コンデンサ５０とデカップリングコンデンサ１５とを配置することが好ましい。
　第１の実施例による電子部品に搭載される三端子コンデンサ５０は、グランド側内部電極５４Ｇとホット側内部電極５４Ｈ（図３Ａ）の積層方向（高さ方向）の寸法が、それに直交する２方向の寸法より小さい。グランド側内部電極５４Ｇとホット側内部電極５４Ｈとが隔たる方向（高さ方向）を、マザーボード１０とインターポーザ２０とが隔たる方向に対して平行にすることにより、マザーボード１０とインターポーザ２０との間隔を狭くすることができる。
　三端子コンデンサ５０の四隅を面取りしているため、四隅に角が残されている場合に比べて、はんだバンプ４０Ｇ及び４０Ｈ（図２Ｂ）を三端子コンデンサ５０に容易に実装することができる。また、インターポーザ２０をマザーボード１０にフリップチップボンディング技術を用いて実装する工程において、三端子コンデンサ５０を実装することができる。
　例えば、マザーボード１０及びインターポーザ２０の一方のランドにはんだバンプをスクリーン印刷等により形成する。このとき、三端子コンデンサ５０に接続されるグランド側ランド及びホット側ランドにははんだバンプを形成しない。リフロー処理前に、はんだバンプ４０Ｇ及び４０Ｈ（図２Ｂ）が実装された三端子コンデンサ５０を所定の位置に載置する。その後リフロー処理を行うことにより、マザーボード１０及びインターポーザ２０の一方に、はんだバンプと三端子コンデンサ５０とを実装することができる。
　また、すべてのランドにはんだバンプを形成した後、はんだバンプが実装されていない三端子コンデンサ５０（図２Ａ）を所定の位置に配置し、リフロー処理を行ってもよい。
　［第２の実施例］
　次に、図７Ａ及び図７Ｂを参照して、第２の実施例による電子部品について説明する。以下、第１の実施例による電子部品との共通の構成については説明を省略する。第１の実施例では、三端子コンデンサ５０のグランド側内部電極５４Ｇとホット側内部電極５４Ｈ（図３Ａ）との隔たる方向が、マザーボード１０とインターポーザ２０との隔たる方向と平行であったが、第２の実施例では、この２つの方向が相互に直交する。
　図７Ａは、第２の実施例による電子部品の断面図であり、図７Ｂは、三端子コンデンサ５０、マザーボード１０、及びインターポーザ２０の接続構成を示す等価回路図である。三端子コンデンサ５０の一方のグランド側外部電極５１Ｇがマザーボード１０のグランド側ランド１１Ｇにはんだバンプ４０Ｇを介して接続されており、他方のグランド側外部電極５１Ｇがインターポーザ２０のグランド側ランド２１Ｇに他のはんだバンプ４０Ｇを介して接続されている。同様に、三端子コンデンサ５０の一方のホット側外部電極５１Ｈがマザーボード１０のホット側ランド１１Ｈにはんだバンプ４０Ｈを介して接続されており、他方のホット側外部電極５１Ｈがインターポーザ２０のホット側ランド２１Ｈに他のはんだバンプ４０Ｈを介して接続されている。
　三端子コンデンサ５０の一方のグランド側外部電極５１Ｇからグランド側内部電極５４Ｇ（図３Ａ）を通って他方のグランド側外部電極５１Ｇに至る経路、及び一方のホット側外部電極５１Ｈからホット側内部電極５４Ｈ（図３Ａ）を通って他方のホット側外部電極５１Ｈに至る経路が、半導体チップ３０のホット側端子３１Ｈからデカップリングコンデンサ１５を通ってグランド側端子３１Ｇに戻る電流経路６１の一部を構成する。すなわち、この電流経路６１を流れる高周波ノイズは、必ず三端子コンデンサ５０のグランド側内部電極５４Ｇ及びホット側内部電極５４Ｈを通過する。
　第２の実施例においても、第１の実施例と同様に、マザーボード１０に搭載されたデカップリングコンデンサ１５を通る電流経路６１のループインピーダンスを低減させることができる。これにより、グランド配線及び電源配線に現れる高周波ノイズの低減効果を高めることができる。
　［第３の実施例］
　次に、図８Ａ及び図８Ｂを参照して、第３の実施例による電子部品について説明する。以下、第１の実施例による電子部品との共通の構成については説明を省略する。
　図８Ａは、第３の実施例による電子部品に用いられる三端子コンデンサの斜視図である。第１の実施例では、三端子コンデンサ５０（図２Ａ）の４つの角が面取りされていたが、第３の実施例では面取りされておらず三端子コンデンサ５０はほぼ直方体の外形を有する。
　平面視において三端子コンデンサ５０の４つの角を含む４つの領域にそれぞれ外部電極が形成されている。相互に対角の関係にある２つの領域にグランド側外部電極５１Ｇが配置され、他の相互に対角の関係にある２つの領域にホット側外部電極５１Ｈが配置されている。２つのグランド側外部電極５１Ｇ及び２つのホット側外部電極５１Ｈの各々は、三端子コンデンサ５０の底面の一部の領域から２つの側面の一部の領域を通って上面の一部の領域まで達する。
　図８Ｂは、三端子コンデンサ５０の内部電極の構造を示す分解斜視図である。誘電体層５３、グランド側内部電極５４Ｇ、及びホット側内部電極５４Ｈの積層構造は、第１の実施例の三端子コンデンサ５０の積層構造（図３Ａ）と同一である。第１の実施例では、誘電体層５３の４つの角が切り落とされているが、第３の実施例では、各誘電体層５３が長方形または正方形の平面形状を有する。
　第３の実施例による電子部品においては、例えば、三端子コンデンサ５０の上面に形成されているグランド側外部電極５１Ｇ及びホット側外部電極５１Ｈとインターポーザ２０（図１）との間に、はんだバンプが配置され、三端子コンデンサ５０の底面に形成されているグランド側外部電極５１Ｇ及びホット側外部電極５１Ｈとマザーボード１０（図１）との間に、他のはんだバンプが配置される。三端子コンデンサ５０に接触するはんだバンプは、三端子コンデンサ５０に接触することなくマザーボード１０とインターポーザ２０との間に配置されるはんだバンプより小さい。
　第３の実施例による電子機器も、第１の実施例の電子機器と同様に、グランド配線及び電源配線に流れる高周波ノイズの低減効果を高めることができる。
　［第４の実施例］
　次に、図９を参照して第４実施例による電子部品について説明する。第４の実施例による電子部品は、第１の実施例による電子部品と同一の構造を有する。すなわち、第４の実施例による電子部品は、マザーボード（第１の配線基板）１０、インターポーザ（第２の配線基板）２０、半導体チップ３０、及び三端子コンデンサ５０（図１）を含む。第４の実施例では、三端子コンデンサ５０の熱膨張係数の好ましい値が明確にされる。
　図９は、第４の実施例による電子部品の部分断面図である。マザーボード１０とインターポーザ２０との間に三端子コンデンサ５０が実装されている。熱衝撃（ヒートショック）や温度サイクル試験により温度変化が繰り返される環境下では、マザーボード１０、インターポーザ２０、及び三端子コンデンサ５０の熱膨張係数の差により、三端子コンデンサ５０に熱応力が発生する。この熱応力により、三端子コンデンサ５０にクラックが発生する場合がある。第１の実施例のように、三端子コンデンサ５０をマザーボード１０とインターポーザ２０とで挟んでいる場合には、１枚のプリント基板の表面に実装する構造と比べて、よりクラックが発生しやすい。
　また、インターポーザ２０の材料として、シリコン等からなる半導体チップ３０の熱膨張係数に近いものが開発されている。例えば、ＦＲ４等からなるマザーボード１０の熱膨張係数は、約１６．５ｐｐｍ／Ｋであるのに対し、インターポーザ２０の熱膨張係数は５ｐｐｍ／Ｋ以上、７ｐｐｍ／Ｋ以下程度である。このように、両者の熱膨張係数が異なっている場合、三端子コンデンサ５０にクラックが発生しやすい。
　次に、三端子コンデンサ５０、マザーボード１０、及びインターポーザ２０の熱膨張係数の関係について説明する。三端子コンデンサ５０の熱膨張係数をα、マザーボード１０の熱膨張係数をα１、インターポーザ２０の熱膨張係数をα２で表す。ここで、熱膨張係数は、面内方向の線膨張係数を意味する。三端子コンデンサ５０の熱膨張係数αは、誘電体層５３、グランド側内部電極５４Ｇ、及びホット側内部電極５４Ｈを総合した全体としての熱膨張係数を意味する。第４の実施例では、αが、α１とα２との大きい方に１０ｐｐｍ／Ｋを加えた値以下であって、小さい方の値から１０ｐｐｍ／Ｋを減じた値以上に設定される。
　次に、第４の実施例による電子部品の持つ優れた効果について説明する。
　第４の実施例では、三端子コンデンサ５０の熱膨張係数αを上述のように設定することにより、三端子コンデンサ５０に発生する熱応力を低減させることができる。その結果、三端子コンデンサ５０にクラックが発生しにくくなるという効果が得られる。
　次に、三端子コンデンサ５０が配置されている高さと、好ましい熱膨張係数との関係について説明する。三端子コンデンサ５０は、マザーボード１０及びインターポーザ２０のうち空間的に近い方の熱膨張の影響を受けやすい。このため、三端子コンデンサ５０の熱膨張係数αを、マザーボード１０及びインターポーザ２０のうち空間的に近い方の熱膨張係数に近づけることが好ましい。
　マザーボード１０の表面から三端子コンデンサ５０の中心までの高さをＨ１で表し、インターポーザ２０の表面から三端子コンデンサ５０の中心までの高さＨ２で表す。このとき、熱膨張係数αは、以下の式を満たすように設定することが好ましい。
Figure JPOXMLDOC01-appb-M000003
　三端子コンデンサ５０の熱膨張係数αを、式（２）を満たす範囲内に設定することにより、三端子コンデンサ５０にクラックがより発生しにくくなる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０　マザーボード（第１の配線基板）
１１Ｇ　グランド側ランド
１１Ｈ　ホット側ランド
１１Ｒ　その他のランド
１５　デカップリングコンデンサ
１６Ｇ　グランド側端子
１６Ｈ　ホット側端子
１７Ｇ　グランド配線
１７Ｈ　電源配線
２０　インターポーザ（第２の配線基板）
２１Ｇ　グランド側ランド
２１Ｈ　ホット側ランド
２１Ｒ　その他のランド
２７Ｇ　グランド配線
２７Ｈ　電源配線
３０　半導体チップ
３１Ｇ　グランド側端子
３１Ｈ　ホット側端子
４０Ｇ　グランド用のはんだバンプ
４０Ｈ　ホット用のはんだバンプ
４０Ｒ　その他のはんだバンプ
５０　三端子コンデンサ
５１Ｇ　グランド側外部電極
５１Ｈ　ホット側外部電極
５３　誘電体層
５４Ｇ　グランド側内部電極
５４Ｈ　ホット側内部電極
６０、６１　電流経路
２０１　インターポーザの第１の面
２０２　インターポーザの第２の面

Claims (9)

  1. 　実装面に設けられた第１のグランド側ランド及び第１のホット側ランドを含む第１の配線基板と、
    　第１の面に半導体チップを実装し、反対側の第２の面に設けられた第１のグランド側ランド及び第１のホット側ランドを含み、前記第２の面を前記第１の配線基板の前記実装面に対向させた姿勢で前記第１の配線基板に実装された第２の配線基板と、
    　前記第１の配線基板と前記第２の配線基板との間に配置され、第１のグランド側外部電極、第２のグランド側外部電極、第１のホット側外部電極、及び第２のホット側外部電極とを含む三端子コンデンサと
    を有し、
    　前記第１の配線基板の第１のグランド側ランドと前記三端子コンデンサの第１のグランド側外部電極とがはんだバンプを介して接続され、
    　前記第１の配線基板の第１のホット側ランドと前記三端子コンデンサの第１のホット側外部電極とがはんだバンプを介して接続され、
    　前記第２の配線基板の第１のグランド側ランドと前記三端子コンデンサの第２のグランド側外部電極とがはんだバンプを介して接続され、
    　前記第２の配線基板の第１のホット側ランドと前記三端子コンデンサの第２のホット側外部電極とがはんだバンプを介して接続されている電子部品。
  2. 　前記第１の配線基板は、前記実装面に設けられた第２のグランド側ランド及び第２のホット側ランドを含み、
    　前記第２の配線基板は、前記第２の面に設けられた第２のグランド側ランド及び第２のホット側ランドを含み、
    　前記第１の配線基板の第２のグランド側ランドと前記三端子コンデンサの第２のグランド側外部電極とがはんだバンプを介して接続され、
    　前記第１の配線基板の第２のホット側ランドと前記三端子コンデンサの第２のホット側外部電極とがはんだバンプを介して接続され、
    　前記第２の配線基板の第２のグランド側ランドと前記三端子コンデンサの第１のグランド側外部電極とがはんだバンプを介して接続され、
    　前記第２の配線基板の第２のホット側ランドと前記三端子コンデンサの第１のホット側外部電極とがはんだバンプを介して接続されている請求項１に記載の電子部品。
  3. 　前記三端子コンデンサは、四角形の４つの角が面取りされた平面形状を有し、４つの面取りされた端面がバンプの表面に整合する形状を有する請求項１または２に記載の電子部品。
  4. 　前記第１の配線基板は、前記実装面に設けられた第３のグランド側ランド及び第３のホット側ランドを含み、
    　前記第２の配線基板は、前記第２の面に設けられた第３のグランド側ランド及び第３のホット側ランドを含み、
    　前記第１の配線基板の第３のグランド側ランドと前記第２の配線基板の第３のグランド側ランドとが、前記三端子コンデンサに接続されることなくはんだバンプを介して接続されており、前記第１の配線基板の第３のホット側ランドと前記第２の配線基板の第３のホット側ランドとが、前記三端子コンデンサに接続されることなくはんだバンプを介して接続されており、
    　前記第２の配線基板の第１のグランド側ランドと第１のホット側ランド、及び前記第１の配線基板の第１のグランド側ランドと第１のホット側ランドの各々の大きさは、前記第２の配線基板の第３のグランド側ランドと第３のホット側ランド、及び前記第１の配線基板の第３のグランド側ランドと第３のホット側ランドの各々の大きさと異なっている請求項１乃至３のいずれか１項に記載の電子部品。
  5. 　前記三端子コンデンサは、誘電体層を隔てて対向するグランド側内部電極とホット側内部電極とを含み、前記グランド側内部電極と前記ホット側内部電極との隔たる方向は、前記第１の配線基板と前記第２の配線基板との隔たる方向と平行である請求項１乃至４のいずれか１項に記載の電子部品。
  6. 　さらに、前記第１の配線基板の前記実装面とは反対側の裏面に搭載されたデカップリングコンデンサを有し、
    　前記デカップリングコンデンサは、前記第１の配線基板の第１のグランド側ランド及び第１のホット側ランドに接続されている請求項１乃至５のいずれか１項に記載の電子部品。
  7. 　前記第１の配線基板の熱膨張係数と、前記第２の配線基板の熱膨張係数との大きい方の熱膨張係数に１０ｐｐｍ／Ｋを加えた値以下であって、小さい方の熱膨張係数から１０ｐｐｍ／Ｋを減じた値以上である請求項１乃至６のいずれか１項に記載の電子部品。
  8. 　前記三端子コンデンサ、前記第１の配線基板、及び前記第２の配線基板の熱膨張係数をそれぞれα、α１、α２で表し、前記第１の配線基板の表面から前記三端子コンデンサの中心までの高さ、及び前記第２の配線基板の表面から前記三端子コンデンサの中心までの高さを、それぞれＨ１、Ｈ２で表した時、熱膨張係数αは、
    Figure JPOXMLDOC01-appb-M000001
     で表される範囲内の値である請求項７に記載の電子部品。
  9. 　四角形の４つの角が面取りされた平面形状を有し、４つの面取りされた端面の各々にグランド側外部電極またはホット側外部電極が形成されている三端子コンデンサ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
JP7421328B2 (ja) * 2019-12-24 2024-01-24 太陽誘電株式会社 セラミック電子部品

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH114080A (ja) * 1997-06-11 1999-01-06 Kyocera Corp 多層配線基板
JP2005340535A (ja) * 2004-05-27 2005-12-08 Kyocera Corp 電子部品実装基板
JP2007305642A (ja) * 2006-05-09 2007-11-22 Murata Mfg Co Ltd 多層回路基板及び電子装置
WO2009028463A1 (ja) * 2007-08-24 2009-03-05 Nec Corporation スペーサ及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6157998B2 (ja) 2013-09-03 2017-07-05 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH114080A (ja) * 1997-06-11 1999-01-06 Kyocera Corp 多層配線基板
JP2005340535A (ja) * 2004-05-27 2005-12-08 Kyocera Corp 電子部品実装基板
JP2007305642A (ja) * 2006-05-09 2007-11-22 Murata Mfg Co Ltd 多層回路基板及び電子装置
WO2009028463A1 (ja) * 2007-08-24 2009-03-05 Nec Corporation スペーサ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948754B2 (en) 2020-10-28 2024-04-02 Murata Manufacturing Co., Ltd. Three-terminal capacitor with cylindrical main body and electronic component including the same

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