WO2018087899A1 - Ｍｏｓｆｅｔ及び電力変換回路 - Google Patents

Ｍｏｓｆｅｔ及び電力変換回路 Download PDF

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    • H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Definitions

  • the present invention relates to a MOSFET and a power conversion circuit.
  • MOSFET including a semiconductor substrate in which a super junction structure is configured by an n-type column region and a p-type column region is known (see, for example, Patent Document 1).
  • the conventional MOSFET 800 includes an n-type column region 814 and a p-type column region 816, a p-type base region 818 formed on the surface of the n-type column region 814 and the p-type column region 816, and A semiconductor substrate 810 having an n-type source region 820 formed on the surface of the base region 818 and having a super junction structure formed by the n-type column region 814 and the p-type column region 816; A trench 822 formed in a region where the mold column region 814 is located up to a deeper position than the deepest portion of the base region 818 and a part of the source region 820 exposed to the inner peripheral surface; A gate electrode 826 embedded in the trench 822 through a gate insulating film 824 formed on the inner peripheral surface of the trench 822; Provided.
  • the n-type column region 814 and the p-type column region 816 are formed such that the total amount of impurities in the n-type column region 814 is equal to the total amount of impurities in the p-type column region 816. That is, the n-type column region 814 and the p-type column region 816 are in charge balance.
  • the “super junction structure” refers to a structure in which n-type column regions and p-type column regions are alternately arranged when viewed in a predetermined cross section.
  • the “total amount of impurities” refers to the total amount of impurities contained in the components (n-type column region or p-type column region) in the MOSFET.
  • the switching device 800 since the conventional MOSFET 800 includes the semiconductor substrate 810 in which the n-type column region 814 and the p-type column region 816 form a super junction structure, the switching device has a low on-resistance and a high breakdown voltage.
  • the conventional MOSFET 800 is a switching element having a low on-resistance and a high withstand voltage as described above, so that it can be considered to be used in a power conversion circuit.
  • the conventional MOSFET 800 when used in the power conversion circuit, it has been found that there is a problem that the switching characteristic varies greatly when the MOSFET is turned off when the charge balance around the gate varies (Id in FIG. 3). (See p excess) and Id (n excess), and Vds (n excess) and Vds (p excess).).
  • the present invention has been made to solve the above-described problem, and even if there is a variation in charge balance around the gate, the variation in switching characteristics when the MOSFET is turned off is made smaller than in the past. It is an object of the present invention to provide a MOSFET that can be used and a power conversion circuit using the same.
  • a MOSFET of the present invention includes n-type column regions and p-type column regions formed in an alternating arrangement, and a p-type base located on the surfaces of the n-type column regions and the p-type column regions.
  • a semiconductor substrate having a region and an n-type source region located on the surface of the base region, the n-type column region and the p-type column region forming a super junction structure;
  • a trench having a sidewall adjacent to the n-type column region, the base region and the source region, and a bottom adjacent to the n-type column region;
  • a gate electrode formed in the trench through a gate insulating film; a carrier compensation electrode positioned between the gate electrode and the bottom of the trench; the gate electrode;
  • An insulating region in the trench extending between the carrier compensation electrode and extending along the sidewall and the bottom of the trench to separate the carrier compensation electrode from the sidewall and the bottom; and
  • a source electrode is provided on the surface on the first main surface side, and is electrically
  • the “carrier compensation electrode” refers to charge balance (carrier balance, ie, impurity concentration balance, p-type column region width and n-type column region) in the n-type column region and the p-type column region. This refers to an electrode that functions to operate the semiconductor device so as to compensate for the variation even when there is variation in the balance with the width of the region, etc., and to reduce variation in switching characteristics when turned off.
  • the thickness from the top to the bottom of the gate electrode is a and the thickness from the top to the bottom of the carrier compensation electrode is b, 0 It is preferable that 2a ⁇ b ⁇ a is satisfied.
  • the “uppermost portion” refers to the portion closest (shallow) to the first main surface of the semiconductor substrate, and the “lowermost portion” refers to the furthest (deepest) portion of the first main surface of the semiconductor substrate. ) Part.
  • the semiconductor substrate further includes a low-resistance semiconductor layer formed on a surface on the second main surface side opposite to the first main surface, and the carrier compensation electrode It is preferable that 10b ⁇ c be satisfied, where b is the thickness from the top to the bottom of the gate electrode and c is the depth from the bottom of the gate electrode to the top of the low-resistance semiconductor layer.
  • the impurity concentration of the n-type column region in the region adjacent to the trench is the same as the impurity concentration of the n-type column region at the bottom of the n-type column region. Preferably there is.
  • the impurity concentration of the n-type column region in the region adjacent to the trench is lower than the impurity concentration of the n-type column region at the bottom of the n-type column region. It is preferable that
  • the thickness of the insulating region between the carrier compensation electrode and the n-type column region is larger than the thickness of the gate insulating film.
  • the power conversion circuit according to any one of [1] to [6], wherein the power conversion circuit of the present invention controls a reactor, a power source that supplies current to the reactor, and current that is supplied from the power source to the reactor. It comprises at least a MOSFET and a rectifying element that performs a rectifying operation of a current supplied from the power source to the reactor or a current from the reactor.
  • the rectifying element is preferably a fast recovery diode.
  • the rectifying element is preferably a built-in diode of the MOSFET.
  • the rectifying element is preferably a silicon carbide Schottky barrier diode.
  • the carrier compensation electrode that is located between the gate electrode and the bottom of the trench and is electrically connected to the source electrode, and extends between the gate electrode and the carrier compensation electrode.
  • an insulating region in the trench that extends along the sidewall and bottom of the trench and separates the carrier compensation electrode from the sidewall and bottom, so that when turned off, the displacement current from the drain causes the carrier compensation electrode to Since it flows to the source electrode via, the displacement current hardly flows into the gate electrode.
  • the gate electrode is not easily affected by the potential change in the n-type column region around the gate, and as a result, even if there is a variation in the charge balance around the gate, the variation in switching characteristics when turned off is more than conventional. Can also be reduced.
  • the carrier compensation electrode and the insulating region having the above-described configuration are provided, since the carrier compensation electrode and the insulating region having the above-described configuration are provided, the distance between the n-type column region (n-depleted n-type column region) and the gate electrode is increased. It becomes longer than the conventional MOSFET, and the feedback capacitance Crss (equal to the gate-drain capacitance Cgd) is smaller than that of the conventional MOSFET. For this reason, the gate electrode is not easily affected by the potential change in the n-type column region around the gate. As a result, even if there is a variation in the charge balance around the gate, the switching characteristics when the gate electrode is turned off. This variation can be made smaller than before.
  • the semiconductor substrate having a super junction structure is formed by the n-type column region and the p-type column region, a switching element having a low on-resistance and a high breakdown voltage as in the prior art, Become.
  • Patent Document 2 the field plate electrode 942 positioned between the gate electrode 926 and the bottom of the trench 922, and the gate electrode 926 and the field plate electrode 942 are extended.
  • a semiconductor device another conventional MOSFET 900 including an insulating region 930 in a trench 922 is described (see FIG. 11).
  • n - -type n around the gate of the column regions 914 - -type column regions n-type semiconductor region 944 is higher impurity concentration than the other areas of the 914
  • FIG. 1 is a circuit diagram showing a power conversion circuit 1 according to Embodiment 1.
  • FIG. 1 is a cross-sectional view showing a MOSFET 100 according to Embodiment 1.
  • p-excess indicates that the total amount of impurities in the p-type column region is 10% larger than the total amount of impurities in the n-type column region
  • n-excess indicates that the total amount of impurities in the n-type column region is impurity in the p-type column region.
  • FIG. 4 is a graph showing simulation results of time transitions of a drain-source voltage Vds, a drain current Id, and a gate-source voltage Vgs when a MOSFET is turned off in the power conversion circuit 1 according to the first embodiment. It is sectional drawing which shows MOSFET100A which concerns on the Example, and MOSFET700 which concerns on the comparative example 2.
  • FIG. FIG. 1 shows MOSFET100A which concerns on the Example, and MOSFET700 which concerns on the comparative example 2.
  • FIG. 5A is a cross-sectional view showing a MOSFET 100A according to the embodiment
  • FIG. 5B is a cross-sectional view showing a MOSFET 700 according to Comparative Example 2.
  • 5 is a schematic diagram and does not strictly reflect the size and shape of the structure used in the simulation result of FIG.
  • MOSFET100A which concerns on an Example
  • MOSFET700 which concerns on the comparative example 2
  • 6A is a diagram showing a simulation result of equipotential lines when the MOSFET is turned off in the MOSFET 100A according to the embodiment
  • FIG. 6B is a diagram when the MOSFET is turned off in the MOSFET 700 according to the comparative example 2.
  • FIG. 5 is a cross-sectional view showing a MOSFET 102 according to a second embodiment.
  • FIG. 5 is a cross-sectional view showing a MOSFET 102 according to a second embodiment.
  • Reference numeral 6 is a circuit diagram showing a power conversion circuit 2 according to a third embodiment. It is sectional drawing which shows MOSFET104 which concerns on a modification. It is sectional drawing which shows the conventional MOSFET800.
  • Reference numeral 812 indicates a low resistance semiconductor layer
  • reference numeral 813 indicates a buffer layer
  • reference numeral 846 indicates a p + type semiconductor layer.
  • Reference numeral 910 represents a semiconductor substrate
  • reference numeral 912 represents a low resistance semiconductor layer
  • reference numeral 913 represents a buffer layer
  • reference numeral 918 represents a base region
  • reference numeral 920 represents a source region
  • reference numeral 924 represents a gate insulating film.
  • Reference numeral 932 denotes an interlayer insulating film
  • reference numeral 934 denotes a source electrode
  • reference numeral 936 denotes a drain electrode
  • reference numeral 946 denotes a p + type semiconductor layer.
  • the power conversion circuit 1 according to Embodiment 1 is a chopper circuit that is a component such as a DC-DC converter or an inverter. As shown in FIG. 1, the power conversion circuit 1 according to the first embodiment includes a reactor 10, a power supply 20, a MOSFET 100 according to the first embodiment, and a rectifying element 30.
  • the reactor 10 is a passive element that can store energy in a magnetic field formed by a flowing current.
  • the power source 20 is a DC power source that supplies current to the reactor 10.
  • MOSFET 100 controls a current supplied from power supply 20 to reactor 10. Specifically, MOSFET 100 switches in response to a clock signal applied to the gate electrode of MOSFET 100 from a drive circuit (not shown), and when turned on, it conducts between reactor 10 and the negative electrode of power supply 20. Let A specific configuration of the MOSFET 100 will be described later.
  • the rectifying element 30 is a fast recovery diode that performs a rectifying operation of a current supplied from the power supply 20 to the reactor 10. Specifically, the rectifying element 30 is a lifetime-controlled pin diode.
  • the anode (+) of the power source 20 is electrically connected to one end 12 of the reactor 10 and the cathode electrode of the rectifying element 30, and the negative electrode ( ⁇ ) of the power source 20 is electrically connected to the source electrode of the MOSFET 100. ing.
  • the drain electrode of the MOSFET 100 is electrically connected to the other end 14 of the reactor 10 and the anode electrode of the rectifying element 30.
  • the current generated by the electromotive force of the reactor 10 is directed to the rectifying element 30, and a forward current flows through the rectifying element 30.
  • the sum of the amount of current flowing through the MOSFET 100 and the amount of current flowing through the rectifying element 30 is equal to the amount of current flowing through the reactor 10. Since the switching period of MOSFET 100 is short (100 nsec even if estimated long), the amount of current flowing through reactor 10 hardly changes during that period. Therefore, the sum of the amount of current flowing through the MOSFET 100 and the amount of current flowing through the rectifying element 30 hardly changes in any of the on state, the turn-off period, and the off state.
  • the MOSFET 100 according to the first embodiment is used as the MOSFET.
  • the MOSFET 100 according to Embodiment 1 includes a semiconductor substrate 110, a trench 122, a gate electrode 126, a carrier compensation electrode 128, an insulating region 130, and an interlayer insulation.
  • This is a trench gate type MOSFET including a film 132, a source electrode 134, and a drain electrode 136.
  • the drain-source breakdown voltage of the MOSFET 100 is 300V or more, for example, 600V.
  • the semiconductor substrate 110 is formed on the n-type low-resistance semiconductor layer 112 and the low-resistance semiconductor layer 112 formed on the surface on the second main surface side opposite to the first main surface, and more than the low-resistance semiconductor layer 112.
  • the total amount of impurities in the n-type column region 114 is equal to the total amount of impurities in the p-type column region 116, but may be smaller than the total amount of impurities in the p-type column region 116 or larger than the total amount of impurities in the p-type column region 116. Also good.
  • the impurity concentrations of the n-type column region 114 and the p-type column region 116 are both constant regardless of the depth. That is, the impurity concentration of the n-type column region 114 in the region adjacent to the trench 122 is the same as the impurity concentration of the n-type column region 114 at the bottom of the n-type column region 114, and the region adjacent to the base region 118.
  • the p-type column region 116 has the same impurity concentration as that of the p-type column region 116 at the bottom of the p-type column region 116.
  • the width of the p-type column region 116 becomes wider from the second main surface side toward the first main surface.
  • the first main surface side starts from the second main surface side.
  • the width of the n-type column region 114 becomes narrower toward the main surface.
  • n-type column region 114, the p-type column region 116, the source region 120, the trench 122, and the gate electrode 126 are all formed in a stripe shape when seen in a plan view.
  • the thickness of the low resistance semiconductor layer 112 is, for example, in the range of 100 ⁇ m to 400 ⁇ m, and the impurity concentration of the low resistance semiconductor layer 112 is, for example, in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3. is there.
  • the n-type semiconductor layer 115 has a thickness in the range of 5 ⁇ m to 120 ⁇ m, for example.
  • the impurity concentration of the n-type semiconductor layer 115 is in the range of, for example, 5 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the impurity concentration of the p-type column region 116 is in the range of, for example, 5 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the depth position of the lowermost part of the base region 118 is within a range of 0.5 ⁇ m to 4.0 ⁇ m, for example, and the impurity concentration of the base region 118 is, for example, 5 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3. It is in the range.
  • the depth position of the deepest part of the source region 120 is in the range of 0.1 ⁇ m to 0.4 ⁇ m, for example, and the impurity concentration of the source region 120 is, for example, 5 ⁇ 10 19 cm ⁇ 3 to 2 ⁇ 10 20 cm ⁇ 3. It is in the range.
  • the trench 122 is formed in a region where the n-type column region 114 is located in plan view, and is adjacent to the n-type column region 114, the side wall adjacent to the base region 118 and the source region 120, and the n-type column region 114. With a raised bottom.
  • the depth of the trench 122 is in the range of 2.0 ⁇ m to 8.0 ⁇ m, for example, 5 ⁇ m.
  • the gate electrode 126 is formed in the trench 122 via the gate insulating film 124. Specifically, it is formed in the trench 122 so as to face the base region 118 with the gate insulating film 124 formed on the side wall of the trench 122 interposed therebetween.
  • the gate insulating film 124 is formed of a silicon dioxide film having a thickness of, for example, 100 nm formed by a thermal oxidation method.
  • the gate electrode 126 is made of low resistance polysilicon formed by a CVD method and an ion implantation method.
  • the carrier compensation electrode 128 is located between the gate electrode 126 and the bottom of the trench 122.
  • the width of the carrier compensation electrode 128 is narrower than the width of the gate electrode 126.
  • the insulating region 130 extends in the trench 122 between the gate electrode 126 and the carrier compensation electrode 128, and further extends along the side wall and bottom of the trench 122 to separate the carrier compensation electrode 128 from the side wall and bottom.
  • the insulating region 130 between the carrier compensation electrode 128 and the n-type column region 114 is thicker than the gate insulating film 124.
  • the interlayer insulating film 132 is formed so as to cover a part of the source region 120, the gate insulating film 124 and the gate electrode 126.
  • the interlayer insulating film 132 is made of a PSG film having a thickness of, for example, 1000 nm formed by a CVD method.
  • the source electrode 134 is located on the surface of the semiconductor substrate 110 on the first main surface side so as to cover the base region 118, a part of the source region 120, and the interlayer insulating film 132, and is electrically connected to the source region 120.
  • the carrier compensation electrode 128 is also electrically connected.
  • the source electrode 134 is made of an aluminum-based metal (for example, an Al—Cu-based alloy) having a thickness of, for example, 4 ⁇ m formed by sputtering.
  • the drain electrode 136 is formed on the surface of the low resistance semiconductor layer 112.
  • the drain electrode 136 is formed of a multilayer metal film such as Ti—Ni—Au. The total thickness of the multilayer metal film is, for example, 0.5 ⁇ m.
  • the thickness from the top to the bottom of the gate electrode 126 is a and the thickness from the top to the bottom of the carrier compensation electrode 128 is b, 0.2a ⁇ b ⁇ a is satisfied.
  • the MOSFET according to Comparative Example 1 is a MOSFET having the same configuration as that of the conventional MOSFET 800.
  • the MOSFET according to the comparative example 1 when the MOSFET according to the comparative example 1 is used instead of the MOSFET 100, the MOSFET according to the comparative example 1 operates as follows.
  • Drain current Id When the total amount of impurities in the n-type column region is equal to the total amount of impurities in the p-type column region (hereinafter referred to as Just), the drain current Id starts to decrease until the drain current Id first becomes zero. It operates so that the period during which the drain current Id rises temporarily appears slightly (operates so that the bump waveform appears slightly in the waveform of the drain current Id. See Id (Just) in FIG. 3).
  • the period from when the drain current Id starts to decrease until the drain current Id first becomes 0 is about 0.02 usec (20 nsec).
  • excessive n the drain current Id starts after the drain current Id starts to decrease. 3 is operated so that a period in which the drain current Id rises temporarily appears until the first becomes 0 (operates so that a large bump waveform appears in the waveform of the drain current Id. Id in FIG. (Refer to n excess).
  • the current value increases to a higher current value than in the case of Just, and the period until the drain current Id becomes 0 is significantly longer than in the case of Just (the case of Just is about 0.02 usec ( 20 nsec), but in the case of excessive n, it is about 0.04 usec (40 nsec)).
  • the drain current Id operates so as to monotonously decrease (in the waveform of the drain current Id). The operation is performed so that the bump waveform does not appear (see Id (excessive p) in FIG. 3).
  • drain-source voltage Vds Drain-source voltage Vds
  • the time required for the drain-source voltage Vds to rise and stabilize is about 0.05 usec (50 nsec) longer than Just (see Vds (n excess) in FIG. 3).
  • the drain-source voltage Vds increases to about 370 V more rapidly than in the case of Just, and then operates to stabilize at the power supply voltage (300 V) (see Vds (excessive p) in FIG. 3).
  • the time required for the drain-source voltage Vds to rise and stabilize is about 0.02 usec (20 nsec).
  • Gate-source voltage Vgs When n is excessive, the gate-source voltage Vgs operates so that a period in which it temporarily rises after the end of the mirror period appears slightly (see Vgs (n excessive) in FIG. 3). On the other hand, in the case of Just and excessive p, the gate-source voltage Vgs hardly changes and operates so as to decrease monotonously (see Vgs (excessive p) and Vgs (Just) in FIG. 3).
  • the MOSFET according to the first embodiment operates as follows.
  • Drain current Id In the case of Just, in all cases of n excess and p excess, the turn-off period is shortened, and the operation is performed so that a similar waveform is obtained in any case (see each Id in FIG. 4). In particular, when n is excessive, the bump waveform appearing in the waveform of the drain current Id becomes small and operates so as to be close to the waveform in the case of Just and excessive p.
  • the drain-source voltage Vds The drain-source voltage Vds.
  • the turn-off period is shortened (less than 0.03 usec (30 nsec) or less), and the operation is performed in a similar waveform in any case. (See each Vds in FIG. 4). Ringing occurs when p is excessive, but this can be reduced by providing a mechanism for removing ringing such as a snubber circuit.
  • Gate-source voltage Vgs In the case of Just, the operation is performed so that there is almost no difference in the waveform of the gate-source voltage Vgs in all cases of excessive n and excessive p (see Vgs in FIG. 4).
  • the mirror period is shorter than that of the MOSFET according to the first comparative example.
  • the MOSFET 100A according to the example is a MOSFET having the same configuration as that of the MOSFET 100 according to the first embodiment except that a portion in contact with the source electrode is dug up to the vicinity of the lowermost portion of the source region (FIG. 5). (See (a).)
  • the MOSFET 700 according to Comparative Example 2 is a MOSFET having the same configuration as that of the conventional MOSFET 800 except that the portion in contact with the source electrode is dug up to the vicinity of the bottom of the source region (see FIG. (Refer FIG.5 (b).).
  • the equipotential line when the MOSFET is turned off, the equipotential line also enters the insulating film between the gate electrode 726 and the n-type column region 714, and the potential is high up to the vicinity of the gate electrode 726. Therefore, the potential of the gate electrode 726 is likely to be high (see FIG. 6B). Therefore, when there is a variation in the charge balance around the gate, the switching characteristics when turning off are likely to vary.
  • the equipotential line enters the insulating region 130 between the carrier compensation electrode 128 and the n-type column region 114, it is far from the gate electrode 126, and Since the carrier compensation electrode 128 is positioned between the equipotential line entering the insulating region 130 and the gate electrode 126, the potential of the gate electrode 126 is unlikely to increase (see FIG. 6A). . Therefore, even when there is variation in the charge balance around the gate, the switching characteristics when turned off are difficult to vary.
  • MOSFET 100 and Power Conversion Circuit 1 According to Embodiment 1 According to MOSFET 100 and power conversion circuit 1 according to Embodiment 1, it is located between the gate electrode 126 and the bottom of the trench 122 and is electrically connected to the source electrode 134.
  • a trench 122 extending between the connected carrier compensation electrode 128, the gate electrode 126 and the carrier compensation electrode 128, and further extending along the sidewall and bottom of the trench 122 to separate the carrier compensation electrode 128 from the sidewall and bottom. Since the insulating region 130 is provided inside, the displacement current from the drain flows to the source electrode 134 via the carrier compensation electrode 128 when turned off, so that the displacement current hardly flows into the gate electrode 126. Become.
  • the gate electrode 126 is not easily affected by the potential change of the n-type column region 114 around the gate, and as a result, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off is reduced. It can be made smaller than before.
  • the n-type column region 114 (n-depleted n-type column region) and The distance from the gate electrode 126 is longer than that of the conventional MOSFET 800, and the feedback capacitance Crss is smaller than that of the conventional MOSFET 800. For this reason, the gate electrode 126 is not easily affected by the potential change of the n-type column region 114 around the gate. As a result, even if there is a variation in charge balance around the gate, the gate electrode 126 is The variation in switching characteristics can be made smaller than before.
  • the MOSFET 100 includes the semiconductor substrate 110 in which the n-type column region 114 and the p-type column region 116 form a super junction structure. It becomes a withstand voltage switching element.
  • the MOSFET 100 when the thickness from the top to the bottom of the gate electrode 126 is a and the thickness from the top to the bottom of the carrier compensation electrode 128 is b, Since 0.2a ⁇ b ⁇ a is satisfied, it is not necessary to form a deep trench in order to form the carrier compensation electrode 128, and the MOSFET satisfies the demand for cost reduction and miniaturization of electronic equipment.
  • the thickness from the top to the bottom of the carrier compensation electrode 128 is b, and the depth from the bottom of the gate electrode 126 to the top of the low-resistance semiconductor layer 112 is When c is satisfied, 10b ⁇ c is satisfied, so that a high breakdown voltage MOSFET is obtained. Even in such a high breakdown voltage MOSFET, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off can be made smaller than in the prior art.
  • the thickness from the top to the bottom of the carrier compensation electrode 128 is b, and the depth from the bottom of the gate electrode 126 to the top of the low-resistance semiconductor layer 112 is
  • the gate electrode 126 is positioned relatively far from the drain electrode 136, and the potential of the n-type column region 114 around the gate is hardly increased.
  • the variation in switching characteristics when turned off can be further reduced.
  • the impurity concentration of n-type column region 114 in the region adjacent to trench 122 is the same as the impurity concentration of n-type column region 114 at the bottom of n-type column region 114. Therefore, the n-type column region 114 can be easily formed without changing the concentration at the time of introducing the impurity in the manufacturing process of the semiconductor device.
  • the gate electrode 126 is replaced with the MOSFET. As well as a sufficient breakdown voltage between the carrier compensation electrode 128 that is the source potential and the n-type column region 114 that is a potential close to the drain potential.
  • the rectifying element 30 is a fast recovery diode, loss due to the reverse recovery current can be reduced at the time of turn-on.
  • the MOSFET 102 according to the second embodiment basically has the same configuration as the MOSFET 100 according to the first embodiment, except that the impurity concentration of the n-type column region in the region adjacent to the trench is the n-type at the bottom of the n-type column region.
  • This is different from the MOSFET 100 according to the first embodiment in that the impurity concentration is lower than the impurity concentration in the column region. That is, in the semiconductor substrate 110 of the MOSFET 102 according to the second embodiment, the n-type column region 114 has an impurity concentration higher than the impurity concentration at the bottom of the n-type column region 114, as shown in FIG. It has a low concentration region (n ⁇ type semiconductor region 138).
  • the n-type column region 114 may have a region whose impurity concentration is lower than the impurity concentration at the bottom of the n-type column region 114 only in a region adjacent to the trench 122.
  • the region other than the region adjacent to 122 may have a region having an impurity concentration lower than the impurity concentration at the bottom of the n-type column region 114 (for example, on the first main surface side (source electrode 134 side)).
  • the n-type column region 114 may be configured so that the impurity concentration gradually decreases as it goes.
  • the MOSFET 102 according to the second embodiment is such that the impurity concentration of the n-type column region in the region adjacent to the trench is lower than the impurity concentration of the n-type column region at the bottom of the n-type column region.
  • it is located between the gate electrode 126 and the bottom of the trench 122 and is electrically connected to the source electrode 134 as in the case of the MOSFET 100 according to the first embodiment. Insulation in trench 122 extending between carrier compensation electrode 128, gate electrode 126 and carrier compensation electrode 128, and further along the sidewalls and bottom of trench 122, separating carrier compensation electrode 128 from the sidewalls and bottom.
  • the gate electrode 126 is not easily affected by the potential change of the n-type column region 114 around the gate, and as a result, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off is reduced. It can be made smaller than before.
  • the impurity concentration of the n-type column region 114 in the region adjacent to the trench 122 is lower than the impurity concentration of the n-type column region 114 at the bottom of the n-type column region 114. Therefore, the n-type column region 114 around the gate is more easily depleted, and the distance between the n-type column region 114 (n-depleted n-type column region) and the gate electrode 126 is further easily increased. The feedback capacity Crss is further reduced.
  • the gate electrode 126 becomes less susceptible to the potential change in the n-type column region 114 around the gate, and as a result, even if there is a variation in the charge balance around the gate, the variation in switching characteristics when turned off. Can be further reduced.
  • the MOSFET 102 according to the second embodiment has points other than the impurity concentration of the n-type column region in the region adjacent to the trench is lower than the impurity concentration of the n-type column region at the bottom of the n-type column region.
  • the power conversion circuit 2 according to the third embodiment basically has the same configuration as that of the power conversion circuit 1 according to the first embodiment, but the MOSFET 100 according to the first embodiment is different in that the power conversion circuit is a full bridge circuit. Not the case. That is, as shown in FIG. 8, the power conversion circuit 2 according to the third embodiment includes four MOSFETs 100 (100a to 100d) as MOSFETs, and includes a built-in diode of each MOSFET as a rectifier.
  • the power conversion circuit 2 according to the third embodiment is different from the power conversion circuit 1 according to the first embodiment in that the power conversion circuit is a full bridge circuit, but the power conversion circuit according to the first embodiment.
  • the MOSFET 100 (100a to 100d) is located between the gate electrode 126 and the bottom of the trench 122, and is electrically connected to the source electrode 134. Since it has an insulating region 130 in the trench 122 that extends between the carrier compensation electrode 128 and extends along the sidewall and bottom of the trench 122 and separates the carrier compensation electrode 128 from the sidewall and bottom, it is turned off. Sometimes, the displacement current from the drain flows to the source electrode 134 via the carrier compensation electrode 128.
  • the displacement current is less likely to flow into the gate electrode 126.
  • the gate electrode 126 is not easily affected by the potential change of the n-type column region 114 around the gate, and as a result, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off is reduced. It can be made smaller than before.
  • the rectifying element is a MOSFET built-in diode, it is not necessary to prepare a separate rectifying element.
  • the carrier compensation electrode 128 located between the gate electrode 126 and the bottom of the trench 122, and spread between the gate electrode 126 and the carrier compensation electrode 128. And an insulating region 130 in the trench 122 that extends along the sidewalls and bottom of the trench 122 and separates the carrier compensation electrode 128 from the sidewalls and bottom, so that (1) displacement from the drain when the MOSFET is turned off. Since the current flows to the source electrode 134 via the carrier compensation electrode 128, the displacement current hardly flows into the gate electrode 126. Further, (2) since the distance between the non-depleted region in the n-type column region 114 and the gate electrode 126 is increased, the feedback capacitance Crss is reduced.
  • the gate electrode 126 remains It becomes difficult to be affected by the potential change of the n-type column region 114. For this reason, a phenomenon called false turn-on (false ON) hardly occurs.
  • false turn-on is that when one of the MOSFETs is turned on in a circuit in which two or more MOSFETs are connected, the other MOSFET is erroneously turned on due to a potential change. It is a phenomenon.
  • the carrier compensation electrode is provided in the trench, but the present invention is not limited to this.
  • a p-type semiconductor region may be formed around the lowermost portion of the trench (see reference numeral 140 in FIG. 9).
  • the p-type semiconductor region 140 is a base region in the vicinity of the end of the trench 122 (the end of the stripe) in the region around the active region. 118 (for example, the p-type semiconductor region 140 is electrically connected to the base region 118 through a p-type semiconductor region formed along the end side wall of the trench 122).
  • the p-type semiconductor region 140 is not electrically connected to the base region 118 near the terminal end of the trench 122 in the region around the active region (when the p-type semiconductor region 140 is a floating diffusion layer).
  • a depletion layer spreads in the p-type semiconductor region 140 and the n-type column region 114 around the p-type semiconductor region 140 and is maintained in a spread state.
  • this depletion layer is left for a time sufficiently longer than the lifetime, it is gradually reduced by electron-hole pairs generated by thermal excitation inside the depletion layer.
  • the time from the first turn-off to the next turn-on is usually shorter than the time for the depletion layer to shrink at the frequency at which the MOSFET is driven, the depletion layer causes the n-type column region 114 to pass through.
  • the conduction path of the electron current in the n-type column region 114 becomes narrow, and a phenomenon occurs in which the on-resistance increases.
  • the source electrode is turned on when the MOSFET is turned on. Holes generated at the interface of the ohmic contact between the base region 118 and the base region 118 flow into the p-type semiconductor region 140 via the base region 118 and the vicinity of the end of the trench 122, and instantaneously reduce the depletion layer.
  • the depletion layer does not confine the n-type column region 114, so that the conduction path of the electron current in the n-type column region 114 does not have to be narrowed. It is because it can prevent.
  • the width of the p-type column region 116 is increased from the second main surface side toward the first main surface, and the n-type column is increased from the second main surface side toward the first main surface.
  • the width of the region 114 is reduced, the present invention is not limited to this.
  • the width of the n-type column region 114 and the width of the p-type column region 116 may be constant regardless of the depth.
  • the impurity concentration of the p-type column region 116 is constant regardless of the depth, but the present invention is not limited to this.
  • the impurity concentration of the p-type column region 116 may be increased from the second main surface side toward the first main surface. By adopting such a configuration, it is possible to obtain an effect that the L load avalanche breakdown resistance can be increased.
  • the n-type column region 114, the p-type column region 116, the trench 122, and the gate electrode 126 are formed in a stripe shape as viewed in plan, but the present invention is not limited to this. is not.
  • the n-type column region 114, the p-type column region 116, the trench 122 and the gate electrode 126 are viewed in a plan view in a circular shape (columnar shape when viewed three-dimensionally), a rectangular frame shape, a circular frame shape, a lattice shape, or the like. It may be formed.
  • a DC power source is used as the power source, but the present invention is not limited to this.
  • An AC power source may be used as the power source.
  • a chopper circuit is used as the power conversion circuit.
  • a full bridge circuit is used as the power conversion circuit.
  • the present invention is not limited to this. is not.
  • a half bridge circuit a three-phase AC converter, a non-insulated full bridge circuit, a non-insulated half bridge circuit, a push-pull circuit, an RCC circuit, a forward converter, a flyback converter, or other circuits may be used.
  • a pin diode is used as a rectifying element
  • a MOSFET built-in diode is used.
  • the present invention is not limited to this.
  • JBS, MPS or other fast recovery diode, silicon carbide Schottky barrier diode or other diode may be used.
  • n-type semiconductor layer 116, 716, 816, 916 ... p-type column region, 118, 718, 818, 918 ... base region, 120, 720, 820, 920 ... source region, 122, 722, 822, 922 ... trench, 124, 724, 824, 924 Gate insulating film, 126, 726, 826, 926 ... gate electrode, 128 ... carrier compensation electrode, 130, 930 ... insulating region, 132, 732, 932 ... interlayer insulating film, 134, 734, 934 ... source electrode, 136, 736 , 936 ... drain electrode, 138 ... n - -type semiconductor layer, 140 ... p-type semiconductor layer, 942 ... field plate electrode, 944 ... n-type semiconductor region, 846,946 ... p + -type semiconductor layer

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Abstract

本発明のＭＯＳＦＥＴ１００は、ｎ型コラム領域１１４及びｐ型コラム領域１１６と、ベース領域１１８と、ソース領域１２０とを有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０と、側壁及び底を有するトレンチ１２２と、トレンチ１２２内にゲート絶縁膜１２４を介して形成されたゲート電極１２６と、ゲート電極１２６とトレンチ１２２の底との間に位置するキャリア補償電極１２８と、側壁及び底からキャリア補償電極１２８を離隔させる絶縁領域１３０と、ソース領域１２０と電気的に接続されるとともにキャリア補償電極１２８とも電気的に接続されたソース電極１３２とを備えることを特徴とする。　本発明のＭＯＳＦＥＴ１００によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ＭＯＳＦＥＴをターンオフしたときのスイッチング特性のバラツキを小さくすることができる。

Description

ＭＯＳＦＥＴ及び電力変換回路
　本発明は、ＭＯＳＦＥＴ及び電力変換回路に関する。
　従来、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。
　従来のＭＯＳＦＥＴ８００は、図１０に示すように、ｎ型コラム領域８１４及びｐ型コラム領域８１６、ｎ型コラム領域８１４及びｐ型コラム領域８１６の表面に形成されたｐ型のベース領域８１８、並びに、ベース領域８１８の表面に形成されたｎ型のソース領域８２０を有し、ｎ型コラム領域８１４及びｐ型コラム領域８１６でスーパージャンクション構造が構成されている半導体基体８１０と、平面的に見てｎ型コラム領域８１４が位置する領域内に、ベース領域８１８の最深部よりも深い深さ位置まで形成され、かつ、ソース領域８２０の一部が内周面に露出するように形成されたトレンチ８２２と、トレンチ８２２の内周面に形成されたゲート絶縁膜８２４を介してトレンチ８２２の内部に埋め込まれてなるゲート電極８２６とを備える。
　従来のＭＯＳＦＥＴ８００において、ｎ型コラム領域８１４及びｐ型コラム領域８１６は、ｎ型コラム領域８１４の不純物総量がｐ型コラム領域８１６の不純物総量と等しくなるように形成されている。すなわち、ｎ型コラム領域８１４及びｐ型コラム領域８１６は、チャージバランスが取れている。
　なお、本明細書中、「スーパージャンクション構造」とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造をいう。また、「不純物総量」とは、ＭＯＳＦＥＴ内の構成要素（ｎ型コラム領域又はｐ型コラム領域）に含まれる不純物の総量をいう。
従来のＭＯＳＦＥＴ８００は、ｎ型コラム領域８１４及びｐ型コラム領域８１６でスーパージャンクション構造が構成されている半導体基体８１０を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
特開２０１２－６４６６０号公報 特開２０１５－１３３３８０号公報
　ところで、従来のＭＯＳＦＥＴ８００は、上記したように低オン抵抗、かつ、高耐圧のスイッチング素子となるため、電力変換回路に用いられることが考えられる。しかしながら、従来のＭＯＳＦＥＴ８００を電力変換回路に用いると、ゲート周辺のチャージバランスにバラツキがある場合にＭＯＳＦＥＴをターンオフしたときのスイッチング特性のバラツキが大きい、という問題があることがわかった（図３のＩｄ（ｐ過多）とＩｄ（ｎ過多）、並びに、Ｖｄｓ（ｎ過多）及びＶｄｓ（ｐ過多）参照。）。
　そこで、本発明は、上記した問題を解決するためになされたものであり、ゲート周辺のチャージバランスのバラツキがあったとしても、ＭＯＳＦＥＴをターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができるＭＯＳＦＥＴ及びこれを用いた電力変換回路を提供することを目的とする。
［１］本発明のＭＯＳＦＥＴは、交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備えることを特徴とする。
　なお、本明細書中、「キャリア補償電極」とは、ｎ型コラム領域及びｐ型コラム領域において、チャージバランス（キャリアのバランス、すなわち、不純物濃度のバランス、ｐ型コラム領域の幅とｎ型コラム領域の幅とのバランス等）にバラツキがあるときでも、そのバラツキを補い、ターンオフしたときのスイッチング特性のバラツキを小さくするように半導体装置を動作させる働きをする電極のことをいう。
［２］本発明のＭＯＳＦＥＴによれば、前記ゲート電極の最上部から最下部までの厚さをａとし、前記キャリア補償電極の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすことが好ましい。
　なお、本明細書中、「最上部」とは、半導体基体の第１主面に最も近い（浅い）部分をいい、「最下部」とは、半導体基体の第１主面に最も遠い（深い）部分をいう。
［３］本発明のＭＯＳＦＥＴによれば、前記半導体基体は、前記第１主面とは反対側の第２主面側の表面に形成された低抵抗半導体層をさらに有し、前記キャリア補償電極の最上部から最下部までの厚さをｂとし、前記ゲート電極の最下部から前記低抵抗半導体層の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすことが好ましい。
［４］本発明のＭＯＳＦＥＴによれば、前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度と同じ不純物濃度であることが好ましい。
［５］本発明のＭＯＳＦＥＴによれば、前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度よりも低い不純物濃度であることが好ましい。
［６］本発明のＭＯＳＦＥＴによれば、前記キャリア補償電極と前記ｎ型コラム領域との間の前記絶縁領域の厚さは、前記ゲート絶縁膜の厚さよりも厚いことが好ましい。
［７］本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する上記［１］～［６］のいずれかに記載のＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。
［８］本発明の電力変換回路によれば、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。
［９］本発明の電力変換回路によれば、前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることが好ましい。
［１０］本発明の電力変換回路によれば、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
　本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ゲート電極とトレンチの底との間に位置し、ソース電極と電気的に接続されたキャリア補償電極と、ゲート電極とキャリア補償電極との間に拡がり、さらに、トレンチの側壁及び底に沿って拡がって側壁及び底からキャリア補償電極を離隔させる、トレンチ内における絶縁領域とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極を経由してソース電極に流れるようになるため、変位電流がゲート電極に流入し難くなる。このため、ゲート電極がゲート周辺のｎ型コラム領域の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、本発明のＭＯＳＦＥＴ及び電力変換回路によれば、上記した構成のキャリア補償電極及び絶縁領域を備えるため、ｎ型コラム領域（空乏化されていないｎ型コラム領域）とゲート電極との間隔が従来のＭＯＳＦＥＴより長くなり、帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量Ｃｇｄと等しい）が従来のＭＯＳＦＥＴより小さくなる。このため、ゲート電極がゲート周辺のｎ型コラム領域の電位変化の影響を受け難くなり、その結果、この観点においても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、本発明のＭＯＳＦＥＴによれば、ｎ型コラム領域及びｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体を備えるため、従来同様、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
　なお、特許文献２には、ゲート電極９２６とトレンチ９２２の底との間に位置するフィールドプレート電極９４２と、ゲート電極９２６とフィールドプレート電極９４２との間に拡がり、さらに、トレンチ９２２の側壁及び底に沿って拡がって側壁及び底からフィールドプレート電極９４２を離隔させる、トレンチ９２２内における絶縁領域９３０とを備える半導体装置（従来の他のＭＯＳＦＥＴ９００）が記載されている（図１１参照。）。
　しかしながら、従来の他のＭＯＳＦＥＴ９００においては、オン抵抗を低減するために、ｎ－型コラム領域９１４のゲート周辺にｎ－型コラム領域９１４の他の領域よりも不純物濃度が高いｎ型半導体領域９４４が形成されているため、（１）ｎ型半導体領域９４４に空乏層が広がり難く、空乏化されていないｎ型半導体領域９４４（又はｎ－型コラム領域９１４）とゲート電極９２６との間隔が長くなり難い。従って、帰還容量Ｃｒｓｓが小さくなり難いため、ゲート電極９２６がゲート周辺のｎ型半導体領域９４４の電位変化の影響を受け易くなる。また、（２）ゲート周辺のｎ型半導体領域９４４の不純物濃度がｐ－型コラム領域９１６の不純物濃度よりも高くなるため（局所的にｎ過多になるため）、ターンオフ期間におけるスイッチング特性のバラツキが大きくなり易くなる（図３のＩｄ（ｎ過多）及びＶｄｓ（ｎ過多）参照。）。
　従って、従来の他のＭＯＳＦＥＴ９００は、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる、という効果を得ることができない。
　よって、従来の他のＭＯＳＦＥＴ９００のフィールドプレート電極９４２は、ゲート周辺のチャージバランスのバラツキがあるときにそのバラツキを補うことはできず、ターンオフしたときのスイッチング特性のバラツキを小さくするように半導体装置を動作させる働きをすることはできないことから、本発明のキャリア補償電極ではない。
実施形態１に係る電力変換回路１を示す回路図である。 実施形態１に係るＭＯＳＦＥＴ１００を示す断面図である。 比較例１に係るＭＯＳＦＥＴを用いた電力変換回路において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。なお、図３中、ｐ過多はｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも１０％多い場合を示し、ｎ過多はｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも１０％多い場合を示し、Ｊｕｓｔはｐ型コラム領域の不純物総量とｎ型コラム領域の不純物総量とが等しい場合を示す（図４において同じ。）。さらにまた、電源電圧は３００Ｖである（図４において同じ）。 実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。 実施例に係るＭＯＳＦＥＴ１００Ａ及び比較例２に係るＭＯＳＦＥＴ７００を示す断面図である。図５（ａ）は実施例に係るＭＯＳＦＥＴ１００Ａを示す断面図であり、図５（ｂ）は比較例２に係るＭＯＳＦＥＴ７００を示す断面図である。なお、図５は模式図であり、図６のシミュレーション結果に用いた構造の寸法及び形状を厳密に反映したものではない。 実施例に係るＭＯＳＦＥＴ１００Ａ及び比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。図６（ａ）は実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図であり、図６（ｂ）は比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。なお、図６（ａ）は、図５（ａ）の一点鎖線で囲まれた領域に対応した図であり、図６（ｂ）は、図５（ｂ）の一点鎖線で囲まれた領域に対応した図である。また、図６中、太い黒実線は、ｎ型コラム領域とｐ型コラム領域との境界を示し、黒い細実線は３Ｖごとに引いた等電位線を示し、白実線はキャリアが通常時の５％となる領域とそれ以外の領域との境界を示す。 実施形態２に係るＭＯＳＦＥＴ１０２を示す断面図である。 実施形態３に係る電力変換回路２を示す回路図である。 変形例に係るＭＯＳＦＥＴ１０４を示す断面図である。 従来のＭＯＳＦＥＴ８００を示す断面図である。なお、符号８１２は低抵抗半導体層を示し、符号８１３はバッファ層を示し、符号８４６はｐ＋型半導体層を示す。 従来の他のＭＯＳＦＥＴ９００を示す断面図である。なお、符号９１０は半導体基体を示し、符号９１２は低抵抗半導体層を示し、符号９１３はバッファ層を示し、符号９１８はベース領域を示し、符号９２０はソース領域を示し、符号９２４はゲート絶縁膜を示し、符号９３２は層間絶縁膜を示し、符号９３４はソース電極を示し、符号９３６はドレイン電極を示し、符号９４６はｐ＋型半導体層を示す。
　以下、本発明のＭＯＳＦＥＴ及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態１に係る電力変換回路１の構成及び動作
　実施形態１に係る電力変換回路１は、ＤＣ－ＤＣコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態１に係る電力変換回路１は、図１に示すように、リアクトル１０と、電源２０と、実施形態１に係るＭＯＳＦＥＴ１００と、整流素子３０とを備える。
　リアクトル１０は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
　電源２０は、リアクトル１０に電流を供給する直流電源である。ＭＯＳＦＥＴ１００は、電源２０からリアクトル１０に供給する電流を制御する。具体的には、ＭＯＳＦＥＴ１００は、ドライブ回路（図示せず）からＭＯＳＦＥＴ１００のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル１０と電源２０の負極との間を導通させる。ＭＯＳＦＥＴ１００の具体的な構成については、後述する。
　整流素子３０は、電源２０からリアクトル１０に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子３０は、ライフタイムコントロールされたｐｉｎダイオードである。
　電源２０の陽極（＋）は、リアクトル１０の一方端１２及び整流素子３０のカソード電極と電気的に接続されており、電源２０の負極（－）は、ＭＯＳＦＥＴ１００のソース電極と電気的に接続されている。また、ＭＯＳＦＥＴ１００のドレイン電極は、リアクトル１０の他方端１４及び整流素子３０のアノード電極と電気的に接続されている。
　このような電力変換回路１において、ＭＯＳＦＥＴ１００がオン状態のときは、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（－）に至る電流経路が形成され、当該電流経路に電流が流れる。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
　そして、ＭＯＳＦＥＴ１００をターンオフしたときには、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（－）に至る電流経路を流れる電流が減少し、やがて０になる。一方、リアクトル１０は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる（リアクトル１０に蓄積された電気エネルギーが放出される）。リアクトル１０の起電力により発生した電流は整流素子３０に向かい、整流素子３０に順方向電流が流れる。
　なお、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、リアクトル１０に流れる電流量に等しい。そして、ＭＯＳＦＥＴ１００のスイッチング期間は短い（長く見積もっても１００ｎｓｅｃ）ため、その期間内においてリアクトル１０を流れる電流量はほとんど変化しない。従って、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
　ところで、このような電力変換回路１において、ＭＯＳＦＥＴとして、従来のＭＯＳＦＥＴ８００を用いた場合には、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが大きくなるという問題がある（図３参照。）。
　そこで、本発明においては、ＭＯＳＦＥＴとして、下記の実施形態１に係るＭＯＳＦＥＴ１００を用いる。
２．実施形態１に係るＭＯＳＦＥＴ１００の構成
　実施形態１に係るＭＯＳＦＥＴ１００は、図２に示すように、半導体基体１１０と、トレンチ１２２と、ゲート電極１２６と、キャリア補償電極１２８と、絶縁領域１３０と、層間絶縁膜１３２と、ソース電極１３４と、ドレイン電極１３６とを備えるトレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
　半導体基体１１０は、第１主面とは反対側の第２主面側の表面に形成されたｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に形成され低抵抗半導体層１１２よりも不純物濃度が低いｎ型のバッファ層１１３、バッファ層１１３上に水平方向に沿って交互に配列されたｎ型コラム領域１１４及びｐ型コラム領域１１６、ｎ型コラム領域１１４及びｐ型コラム領域１１６の表面に形成されたｐ型のベース領域１１８、並びに、ベース領域１１８の表面に形成されたｎ型のソース領域１２０を有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６とでスーパージャンクション構造が構成されている。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
　ｎ型コラム領域１１４の不純物総量は、ｐ型コラム領域１１６の不純物総量と等しいが、ｐ型コラム領域１１６の不純物総量よりも少なくてもよいし、ｐ型コラム領域１１６の不純物総量よりも多くてもよい。
　ｎ型コラム領域１１４及びｐ型コラム領域１１６の不純物濃度はいずれも、深さによらず一定になっている。つまり、トレンチ１２２と隣接する領域におけるｎ型コラム領域１１４の不純物濃度は、ｎ型コラム領域１１４の最下部におけるｎ型コラム領域１１４の不純物濃度と同じ不純物濃度であり、ベース領域１１８と隣接する領域におけるｐ型コラム領域１１６の不純物濃度は、ｐ型コラム領域１１６の最下部におけるｐ型コラム領域１１６の不純物濃度と同じ不純物濃度である。ｐ型コラム領域１１６においては、第２主面側から第１主面に向かうにつれてｐ型コラム領域１１６の幅が広くなっており、ｎ型コラム領域１１４においては、第２主面側から第１主面に向かうにつれてｎ型コラム領域１１４の幅が狭くなっている。
　ｎ型コラム領域１１４、ｐ型コラム領域１１６、ソース領域１２０、トレンチ１２２及びゲート電極１２６はいずれも、平面的に見てストライプ状に形成されている。
　低抵抗半導体層１１２の厚さは、例えば１００μｍ～４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ～１２０μｍの範囲内にある。ｎ型半導体層１１５の不純物濃度は、例えば５×１０１３ｃｍ－３～１×１０１６ｃｍ－３の範囲内にある。ｐ型コラム領域１１６の不純物濃度は、例えば５×１０１３ｃｍ－３～１×１０１６ｃｍ－３の範囲内にある。ベース領域１１８の最下部の深さ位置は、例えば０．５μｍ～４．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ－３～１×１０１８ｃｍ－３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ～０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ－３～２×１０２０ｃｍ－３の範囲内にある。
　トレンチ１２２は、平面的に見てｎ型コラム領域１１４が位置する領域内に形成され、ｎ型コラム領域１１４、ベース領域１１８及びソース領域１２０に隣接した側壁、並びに、ｎ型コラム領域１１４に隣接した底を有する。トレンチ１２２の深さは、２．０μｍ～８．０μｍの範囲内にあり、例えば５μｍである。
　ゲート電極１２６は、トレンチ１２２内にゲート絶縁膜１２４を介して形成されている。具体的には、トレンチ１２２の側壁に形成されたゲート絶縁膜１２４を介してトレンチ１２２内にベース領域１１８と対向するように形成されている。ゲート絶縁膜１２４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
　キャリア補償電極１２８は、ゲート電極１２６とトレンチ１２２の底との間に位置する。キャリア補償電極１２８の幅は、ゲート電極１２６の幅よりも狭い。
　絶縁領域１３０は、トレンチ１２２内において、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる。キャリア補償電極１２８とｎ型コラム領域１１４との間の絶縁領域１３０の厚さは、ゲート絶縁膜１２４の厚さよりも厚い。
　層間絶縁膜１３２は、ソース領域１２０の一部、ゲート絶縁膜１２４及びゲート電極１２６を覆うように形成されている。層間絶縁膜１３２は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
　ソース電極１３４は、半導体基体１１０の第１主面側の表面上にベース領域１１８、ソース領域１２０の一部、及び、層間絶縁膜１３２を覆う位置に位置し、ソース領域１２０と電気的に接続されるとともにキャリア補償電極１２８とも電気的に接続されている。ソース電極１３４は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ－Ｃｕ系の合金）からなる。
　ドレイン電極１３６は、低抵抗半導体層１１２の表面上に形成されている。ドレイン電極１３６は、Ｔｉ－Ｎｉ－Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
　実施形態１に係るＭＯＳＦＥＴ１００は、ゲート電極１２６の最上部から最下部までの厚さをａとし、キャリア補償電極１２８の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たす。
　実施形態１に係るＭＯＳＦＥＴ１００は、キャリア補償電極１２８の最上部から最下部までの厚さをｂとし、ゲート電極１２６の最下部から低抵抗半導体層１１２の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たす。
３．ターンオフしたときのＭＯＳＦＥＴ１００の波形・動作について
　実施形態１に係るＭＯＳＦＥＴを説明するために、まず比較例１に係るＭＯＳＦＥＴについて説明する。比較例１に係るＭＯＳＦＥＴは、従来のＭＯＳＦＥＴ８００と同様の構成を有するＭＯＳＦＥＴである。
　実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴ１００の代わりに比較例１に係るＭＯＳＦＥＴを用いた場合、比較例１に係るＭＯＳＦＥＴは、以下のように動作する。
（１）ドレイン電流Ｉｄ
　ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量とが等しい場合（以下、Ｊｕｓｔの場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間がわずかに出現するように動作する（ドレイン電流Ｉｄの波形にコブ波形がわずかに出現するように動作する。図３のＩｄ（Ｊｕｓｔ）参照。）。ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間は約０．０２ｕｓｅｃ（２０ｎｓｅｃ）である。
　ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合（以下、ｎ過多の場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間が出現するように動作する（ドレイン電流Ｉｄの波形に大きなコブ波形が出現するように動作する。図３のＩｄ（ｎ過多）参照。）。当該コブ波形においては、Ｊｕｓｔの場合よりも高い電流値まで増加し、かつ、ドレイン電流Ｉｄが０になるまでの期間がＪｕｓｔの場合よりも大幅に長くなる（Ｊｕｓｔの場合が約０．０２ｕｓｅｃ（２０ｎｓｅｃ）であるのに対して、ｎ過多の場合には約０．０４ｕｓｅｃ（４０ｎｓｅｃ））。
　また、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも大きい場合（以下、ｐ過多の場合という）、ドレイン電流Ｉｄは単調に減少するように動作する（ドレイン電流Ｉｄの波形にコブ波形は出現しないように動作する。図３のＩｄ（ｐ過多）参照。）。
（２）ドレイン・ソース間電圧Ｖｄｓ
　ｎ過多の場合、ドレイン・ソース間電圧ＶｄｓはＪｕｓｔの場合よりも緩やかに約３５０Ｖまで上昇し、その後、緩やかに減少して電源電圧（３００Ｖ）で安定するように動作する。ドレイン・ソース間電圧Ｖｄｓが上昇し始めてから安定するまでにかかる時間はＪｕｓｔの場合よりも長く約０．０５ｕｓｅｃ（５０ｎｓｅｃ）である（図３のＶｄｓ（ｎ過多）参照。）。
　ｐ過多の場合、ドレイン・ソース間電圧ＶｄｓがＪｕｓｔの場合よりも急激に約３７０Ｖまで増加した後、電源電圧（３００Ｖ）で安定するように動作する（図３のＶｄｓ（ｐ過多）参照。）。ドレイン・ソース間電圧Ｖｄｓが上昇してから安定するまでにかかる時間は約０．０２ｕｓｅｃ（２０ｎｓｅｃ）である。
（３）ゲート・ソース間電圧Ｖｇｓ
　ｎ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する（図３のＶｇｓ（ｎ過多）参照。）。一方、Ｊｕｓｔの場合及びｐ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ほとんど変化せず単調に減少するように動作する（図３のＶｇｓ（ｐ過多）及びＶｇｓ（Ｊｕｓｔ）参照。）。
　上記（１）～（３）からわかるように、比較例１に係るＭＯＳＦＥＴにおいては、ゲート周辺のチャージバランスのバラツキがあった場合（Ｊｕｓｔがｎ過多になったり、ｐ過多になったりする等）に、ターンオフしたときのスイッチング特性、特にドレイン電流Ｉｄ及びドレイン・ソース間電圧Ｖｄｓのバラツキが大きくなる。チャージバランスがｎ過多にばらついた場合には、スイッチング特性のバラツキは特に大きくなる。
　これに対して、実施形態１に係る電力変換回路１において、実施形態１に係るＭＯＳＦＥＴは、以下のように動作する。
（１）ドレイン電流Ｉｄ
　Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する（図４の各Ｉｄ参照。）。特に、ｎ過多の場合に、ドレイン電流Ｉｄの波形に出現するコブ波形が小さくなり、Ｊｕｓｔの場合及びｐ過多の場合の波形に近くなるように動作する
（２）ドレイン・ソース間電圧Ｖｄｓ
　Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり（０．０３ｕｓｅｃ（３０ｎｓｅｃ）程度以下）、どの場合においても似たような波形になるように動作する（図４の各Ｖｄｓ参照。）。ｐ過多の場合にリンギングが発生しているが、これはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
（３）ゲート・ソース間電圧Ｖｇｓ
　Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ゲート・ソース間電圧Ｖｇｓの波形にほとんど違いがないように動作する（図４の各Ｖｇｓ参照。）。なお、実施形態１に係るＭＯＳＦＥＴ１００においては、比較例１に係るＭＯＳＦＥＴと比較してミラー期間が短くなっている。
　上記（１）～（３）からわかるように、実施形態１に係るＭＯＳＦＥＴ１００においては、ゲート周辺のチャージバランスのバラツキがあった場合（Ｊｕｓｔがｎ過多になったり、ｐ過多になったりする等）であっても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　次に、電位の観点からＭＯＳＦＥＴをターンオフしたときのＭＯＳＦＥＴの動作を説明する。なお、実施例に係るＭＯＳＦＥＴ１００Ａは、ソース電極とコンタクトする部分がソース領域の最下部付近まで掘り込まれている点以外は、実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するＭＯＳＦＥＴであり（図５（ａ）参照。）、比較例２に係るＭＯＳＦＥＴ７００は、ソース電極とコンタクトする部分がソース領域の最下部付近まで掘り込まれている点以外は従来のＭＯＳＦＥＴ８００と同様の構成を有するＭＯＳＦＥＴである（図５（ｂ）参照。）。
　比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときには、等電位線が、ゲート電極７２６とｎ型コラム領域７１４との間の絶縁膜にも入り込み、ゲート電極７２６の近傍まで電位が高い状態となっているため、ゲート電極７２６の電位が高くなり易い状態になっている（図６（ｂ）参照。）。従って、ゲート周辺のチャージバランスのバラツキがあったときに、ターンオフしたときのスイッチング特性がバラツキ易くなる。
　これに対して、実施例に係るＭＯＳＦＥＴ１００Ａにおいては、キャリア補償電極１２８とｎ型コラム領域１１４との間の絶縁領域１３０にも等電位線が入り込んでいるものの、ゲート電極１２６からは遠く、かつ、絶縁領域１３０に入り込んでいる等電位線とゲート電極１２６との間にキャリア補償電極１２８が位置するため、ゲート電極１２６の電位が高くなり難い状態になっている（図６（ａ）参照。）。従って、ゲート周辺のチャージバランスのバラツキがあったときでも、ターンオフしたときのスイッチング特性がバラツキ難くなる。
４．実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１の効果
　実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、ゲート電極１２６とトレンチ１２２の底との間に位置し、ソース電極１３４と電気的に接続されたキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、上記した構成のキャリア補償電極１２８及び絶縁領域１３０を備えるため、ｎ型コラム領域１１４（空乏化されていないｎ型コラム領域）とゲート電極１２６との間隔が従来のＭＯＳＦＥＴ８００より長くなり、従来のＭＯＳＦＥＴ８００より帰還容量Ｃｒｓｓが小さくなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、この観点においても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６とでスーパージャンクション構造が構成されている半導体基体１１０を備えるため、従来同様、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ゲート電極１２６の最上部から最下部までの厚さをａとし、キャリア補償電極１２８の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすため、キャリア補償電極１２８を形成するために深いトレンチを形成する必要がなく、電子機器の低コスト化及び小型化の要請を満たすＭＯＳＦＥＴとなる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、キャリア補償電極１２８の最上部から最下部までの厚さをｂとし、ゲート電極１２６の最下部から低抵抗半導体層１１２の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすため、高耐圧のＭＯＳＦＥＴとなる。このような高耐圧のＭＯＳＦＥＴにおいても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、キャリア補償電極１２８の最上部から最下部までの厚さをｂとし、ゲート電極１２６の最下部から低抵抗半導体層１１２の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすため、ゲート電極１２６がドレイン電極１３６から比較的遠くに位置することになり、ゲート周辺のｎ型コラム領域１１４の電位が上がり難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、トレンチ１２２と隣接する領域におけるｎ型コラム領域１１４の不純物濃度は、ｎ型コラム領域１１４の最下部におけるｎ型コラム領域１１４の不純物濃度と同じ不純物濃度であるため、半導体装置の製造過程で、不純物を導入する際の濃度を変更することなく容易にｎ型コラム領域１１４を形成することができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、キャリア補償電極１２８とｎ型コラム領域１１４との間の絶縁領域１３０の厚さは、ゲート絶縁膜１２４の厚さよりも厚いため、ゲート電極１２６をＭＯＳＦＥＴとして機能させることができるとともに、ソース電位であるキャリア補償電極１２８と、ドレイン電位に近い電位であるｎ型コラム領域１１４との間の耐圧を十分に保持することができる。
　また、実施形態１に係る電力変換回路１によれば、整流素子３０は、ファスト・リカバリー・ダイオードであるため、ターンオン時において、逆回復電流に起因した損失を小さくすることができる。
［実施形態２］
　実施形態２に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、トレンチと隣接する領域におけるｎ型コラム領域の不純物濃度がｎ型コラム領域の最下部におけるｎ型コラム領域の不純物濃度よりも低い不純物濃度である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０２の半導体基体１１０において、ｎ型コラム領域１１４は、トレンチ１２２と隣接する領域に、図７に示すように、ｎ型コラム領域１１４の最下部における不純物濃度よりも不純物濃度が低い領域（ｎ－型半導体領域１３８）を有する。
　なお、実施形態２において、ｎ型コラム領域１１４は、トレンチ１２２と隣接する領域のみに、ｎ型コラム領域１１４の最下部における不純物濃度よりも不純物濃度が低い領域を有することとしてもよいし、トレンチ１２２と隣接する領域以外の領域にも、ｎ型コラム領域１１４の最下部における不純物濃度よりも不純物濃度が低い領域を有することとしてもよい（例えば、第１主面側（ソース電極１３４側）に向かうに従って不純物濃度が徐々に低くなるようにｎ型コラム領域１１４を構成してもよい。）。
　このように、実施形態２に係るＭＯＳＦＥＴ１０２は、トレンチと隣接する領域におけるｎ型コラム領域の不純物濃度がｎ型コラム領域の最下部におけるｎ型コラム領域の不純物濃度よりも低い不純物濃度である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、ゲート電極１２６とトレンチ１２２の底との間に位置し、ソース電極１３４と電気的に接続されたキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、実施形態２に係るＭＯＳＦＥＴ１０２によれば、トレンチ１２２と隣接する領域におけるｎ型コラム領域１１４の不純物濃度がｎ型コラム領域１１４の最下部におけるｎ型コラム領域１１４の不純物濃度よりも低い不純物濃度であるため、ゲート周辺のｎ型コラム領域１１４がより一層空乏化しやすくなり、ｎ型コラム領域１１４（空乏化されていないｎ型コラム領域）とゲート電極１２６との間隔がより一層長くなりやすく、帰還容量Ｃｒｓｓがより一層小さくなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響をより受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
　なお、実施形態２に係るＭＯＳＦＥＴ１０２は、トレンチと隣接する領域におけるｎ型コラム領域の不純物濃度がｎ型コラム領域の最下部におけるｎ型コラム領域の不純物濃度よりも低い不純物濃度である点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
［実施形態３］
　実施形態３に係る電力変換回路２は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態３に係る電力変換回路２は、図８に示すように、ＭＯＳＦＥＴとして、４つのＭＯＳＦＥＴ１００（１００ａ～１００ｄ）を備え、整流素子として、各ＭＯＳＦＥＴの内蔵ダイオードを備える。
　このように、実施形態３に係る電力変換回路２は、電力変換回路がフルブリッジ回路である点で実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ＭＯＳＦＥＴ１００（１００ａ～１００ｄ）が、ゲート電極１２６とトレンチ１２２の底との間に位置し、ソース電極１３４と電気的に接続されたキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　また、実施形態３に係る電力変換回路２によれば、整流素子が、ＭＯＳＦＥＴの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
　また、実施形態３に係る電力変換回路２によれば、ゲート電極１２６とトレンチ１２２の底との間に位置するキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えるため、ＭＯＳＦＥＴをターンオフしたときに、（１）ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。また、（２）ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が長くなることから、帰還容量Ｃｒｓｓが小さくなる。従って、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域１１４のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。このため、フォールス・ターンオン(誤オン)と呼ばれる現象が発生し難くなる。
　なお、フォールス・ターンオン(誤オン)と呼ばれる現象は、２個以上のＭＯＳＦＥＴが接続されている回路において、どちらか一方のＭＯＳＦＥＴがターンオンするとき、電位変化によって、もう一方のＭＯＳＦＥＴも誤ってターンオンする現象である。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、トレンチ内にキャリア補償電極を備えることとしたが、本発明はこれに限定されるものではない。トレンチ内にキャリア補償電極を備える代わりに、トレンチの最下部周辺にｐ型半導体領域を形成することとしてもよい（図９の符号１４０参照。）。このような構成とすることにより、ｎ型コラム領域内において電位が高い領域をゲート電極１２６から遠い位置にすることができるため（言い換えると、図６（ａ）と似た等電位線分布にすることができため）、ｎ型コラム領域（空乏化されていないｎ型コラム領域）とゲート電極との間隔が従来のＭＯＳＦＥＴ８００より長くなり、従来のＭＯＳＦＥＴ８００より帰還容量Ｃｒｓｓが小さくなる。その結果、この観点においても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
　なお、トレンチの最下部周辺にｐ型半導体領域１４０を形成することとした場合、活性領域の周辺の領域におけるトレンチ１２２の終端部（ストライプの終端部）付近において、ｐ型半導体領域１４０がベース領域１１８に電気的に接続されている（例えば、トレンチ１２２の終端部側壁に沿って形成されたｐ型の半導体領域を介してｐ型半導体領域１４０がベース領域１１８に電気的に接続されている）必要がある。これは以下の理由による。すなわち、
　仮に活性領域の周辺の領域におけるトレンチ１２２の終端部付近において、ｐ型半導体領域１４０がベース領域１１８に電気的に接続されてない場合（ｐ型半導体領域１４０がフローティングな拡散層の場合）には、１回ターンオフしたとき、ｐ型半導体領域１４０内部及び当該ｐ型半導体領域１４０の周辺のｎ型コラム領域１１４に空乏層が広がり、広がった状態で維持される。この空乏層は、ライフタイムより十分長い時間放置すると、空乏層内部で熱励起されて発生する電子正孔対によって、少しずつ縮小する。しかし、通常、ＭＯＳＦＥＴがドライブされる周波数では、１回目のターンオフから、次のターンオンまでの時間は、上記の空乏層が縮小する時間よりも短いため、上記空乏層が、ｎ型コラム領域１１４を狭窄することになり、ｎ型コラム領域１１４内の電子電流の導通経路が細くなり、オン抵抗が上がる現象が発生する。
　これに対して、活性領域の周辺の領域におけるトレンチ１２２の終端部付近において、ｐ型半導体領域１４０がベース領域１１８に電気的に接続されている場合には、ＭＯＳＦＥＴをターンオンしたときに、ソース電極１３４とベース領域１１８とのオーミック接触の界面で生成された正孔が、ベース領域１１８及びトレンチ１２２の終端部付近を経由してｐ型半導体領域１４０に流入し、瞬時に空乏層を縮小させる。これにより、上記空乏層が、ｎ型コラム領域１１４を狭窄することがなくなるため、ｎ型コラム領域１１４内の電子電流の導通経路が細くならずに済み、その結果、オン抵抗が上がる現象の発生を防ぐことができるからである。
（３）上記各実施形態においては、第２主面側から第１主面に向かうにつれてｐ型コラム領域１１６の幅を広くし、第２主面側から第１主面に向かうにつれてｎ型コラム領域１１４の幅を狭くしたが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４の幅及びｐ型コラム領域１１６の幅を深さによらず一定にしてもよい。
（４）上記各実施形態においては、ｐ型コラム領域１１６の不純物濃度を深さによらず一定としたが、本発明はこれに限定されるものではない。ｐ型コラム領域１１６の不純物濃度を第２主面側から第１主面に向かうにつれて高くしてもよい。このような構成とすることにより、Ｌ負荷アバランシェ破壊耐量を大きくすることができる、という効果を得ることができる。
（５）上記各実施形態においては、ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２及びゲート電極１２６を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２及びゲート電極１２６を平面的に見て、円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
（６）上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
（７）上記実施形態１及び２においては、電力変換回路として、チョッパ回路を用い、上記実施形態３においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、ＲＣＣ回路、フォワードコンバータ、フライバックコンバータその他の回路を用いてもよい。
（８）上記実施形態１及び２においては、整流素子として、ｐｉｎダイオードを用い、実施形態３においては、ＭＯＳＦＥＴの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、ＪＢＳ、ＭＰＳその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
（９）上記実施形態３においては、整流素子として、ＭＯＳＦＥＴの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、ＭＯＳＦＥＴと並列に別途整流素子を接続してもよい。
　１，２…電力変換回路、１０…リアクトル、１２…第１端子、１４…第２端子、２０…電源、３０，３０ａ，３０ｂ，３０ｃ，３０ｄ…整流素子、１００，１００Ａ，１００ａ，１００ｂ，１００ｃ，１００ｄ，１０２，１０４，７００，８００，９００…ＭＯＳＦＥＴ、１１０，７１０，８１０，９１０…半導体基体、１１２，７１２，８１２，９１２…低抵抗半導体層、１１３，７１３，８１３，９１３…バッファ層、１１４，７１４，８１４，９１４…ｎ型コラム領域、１１５，７１５…ｎ型半導体層、１１６，７１６，８１６，９１６…ｐ型コラム領域、１１８，７１８，８１８，９１８…ベース領域、１２０，７２０，８２０，９２０…ソース領域、１２２，７２２，８２２，９２２…トレンチ、１２４，７２４，８２４，９２４…ゲート絶縁膜、１２６，７２６，８２６，９２６…ゲート電極、１２８…キャリア補償電極、１３０，９３０…絶縁領域、１３２，７３２，９３２…層間絶縁膜、１３４，７３４，９３４…ソース電極、１３６，７３６，９３６…ドレイン電極、１３８…ｎ－型半導体層、１４０…ｐ型半導体層、９４２…フィールドプレート電極、９４４…ｎ型半導体領域、８４６，９４６…ｐ＋型半導体層

Claims (10)

  1. 　交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、
    　平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、
    　前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
    　前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、
    　前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、
    　前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備えることを特徴とするＭＯＳＦＥＴ。
  2. 　前記ゲート電極の最上部から最下部までの厚さをａとし、前記キャリア補償電極の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  3. 　前記半導体基体は、前記第１主面とは反対側の第２主面側の表面に形成された低抵抗半導体層をさらに有し、
    　前記キャリア補償電極の最上部から最下部までの厚さをｂとし、前記ゲート電極の最下部から前記低抵抗半導体層の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすことを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
  4. 　前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度と同じ不純物濃度であることを特徴とする請求項１～３のいずれかに記載のＭＯＳＦＥＴ。
  5. 　前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度よりも低い不純物濃度であることを特徴とする請求項１～３のいずれかに記載のＭＯＳＦＥＴ。
  6. 　前記キャリア補償電極と前記ｎ型コラム領域との間の前記絶縁領域の厚さは、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項１～５のいずれかに記載のＭＯＳＦＥＴ。
  7. 　リアクトルと、
    　前記リアクトルに電流を供給する電源と、
    　前記電源から前記リアクトルに供給する電流を制御する請求項１～６のいずれかに記載のＭＯＳＦＥＴと、
    　前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
  8. 　前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項７に記載の電力変換回路。
  9. 　前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項７に記載の電力変換回路。
  10. 　前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項７に記載の電力変換回路。
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