WO2018079163A1 - 車載制御装置 - Google Patents

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WO2018079163A1
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ram
power supply
storage device
circuit
vehicle control
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PCT/JP2017/034855
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French (fr)
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啓人 栗原
務 赤池
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Astemo Ltd
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Hitachi Automotive Systems Ltd
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Publication date
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    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Definitions

  • the present invention relates to an in-vehicle control device that controls equipment mounted on a vehicle.
  • An in-vehicle electronic control unit as an in-vehicle control unit that controls equipment mounted on a vehicle includes a microcomputer (hereinafter referred to as a microcomputer) that performs control calculations.
  • the microcomputer generally includes a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), and the like.
  • the RAM is a storage device that temporarily stores data used by the CPU for control calculations. When the RAM breaks down, write data to the RAM and read data from the RAM become unsuitable data, which causes a problem in the CPU control calculation and makes it difficult to perform the desired control calculation. Therefore, the in-vehicle control device has a function of diagnosing the RAM.
  • Patent Document 1 describes a method of diagnosing a RAM failure.
  • a predetermined value is written into the RAM area to be diagnosed and the value is read out repeatedly. If the written value does not match the read value, it is determined that the RAM has failed, and fail-safe processing is performed so that the automobile does not fall into a dangerous state.
  • the shift control based on the driver's steering instruction is invalidated, and the limp home operation can be performed by fixing the gear ratio.
  • the RAM diagnostic method described in Patent Document 1 described above completely fails to write or read a desired value because a memory cell (memory element that stores 1-bit data) constituting the RAM completely fails. If it becomes possible, a failure of the RAM can be detected. However, although it has not completely failed, it is considered impossible to detect a memory cell having a potential for failure in the future.
  • a microcomputer used in an in-vehicle control device is generally subjected to an acceleration test and a final test by a semiconductor manufacturer, and is judged to be in a state without a failure, and is shipped to the in-vehicle control device manufacturer.
  • the RAM included in the microcomputer of the in-vehicle control device is caused by foreign matter mixed in the semiconductor manufacturing process due to short-circuit between adjacent transistors or wirings (short circuit) or failure due to aging deterioration due to long-term use. There is a lot of possibility of failure.
  • Examples of generally known failure modes of RAM include the following. When even one of these failure modes occurs, it is impossible to write or read an expected value to the failed memory cell.
  • (Failure No. 1) A stuck-at fault in which the value of the memory cell is fixed to “0” or “1”.
  • (Failure No. 2) A coupling fault in which the value of another memory cell changes in conjunction with the change of the value stored in a certain memory cell.
  • (Failure 3) A failure of the address decoder that cannot correctly select the memory address.
  • (Failure 4) A pattern sensitive failure in which the value stored in the memory cell changes under the influence of the value stored in the memory cell arranged vertically and horizontally adjacent to a certain memory cell.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an in-vehicle control device capable of detecting a sign of a failure of a storage device and continuing the normal state of the storage device as much as possible.
  • the in-vehicle control device can measure an arithmetic circuit (111), a storage device (113) that temporarily stores data used for control calculation by the arithmetic circuit, and a drive current of the storage device A current measuring circuit (150).
  • the arithmetic circuit performs diagnosis of the storage device based on the value of the drive current acquired from the current measurement circuit.
  • the vehicle-mounted control device at the present time, although data can be normally read from and written to the storage device (RAM), a sign of a failure of the storage device that may fail in the future can be detected at an early stage. Can be detected in stages.
  • RAM storage device
  • FIG. 1 is a configuration diagram of an in-vehicle control device 100.
  • FIG. 4 is an example diagram schematically showing bit values stored in each memory cell when checker data is written to a RAM 113.
  • FIG. It is a figure of another example which shows typically the bit value which each memory cell has stored when checker data was written in RAM113. It is a figure of another example which shows typically the bit value which each memory cell has stored when checker data was written in RAM113.
  • FIG. 5 is a flowchart for explaining an example of a procedure in which a sub-microcomputer 120 diagnoses a drive current of a RAM 113 when the in-vehicle control device 100 starts up. It is a flowchart explaining an example of the procedure which the main microcomputer 110 diagnoses RAM113 when the vehicle-mounted control apparatus 100 shuts down. It is a flowchart following the flowchart of FIG. 5A. 10 is a flowchart for explaining an example of a procedure in which a sub-microcomputer 120 diagnoses a RAM 113 when the in-vehicle control device 100 shuts down.
  • FIG. 5 is a flowchart for explaining an example of a procedure in which the main microcomputer 110 diagnoses a RAM 113 while the vehicle-mounted control device 100 is traveling in a vehicle. It is a flowchart following the flowchart of FIG. 7A. 5 is a flowchart for explaining an example of a procedure for the sub-microcomputer 120 to diagnose a RAM 113 while the vehicle-mounted control device 100 is traveling.
  • 3 is an address diagram showing a storage area of a RAM 113.
  • FIG. 3 is a circuit diagram of a memory cell when a RAM 113 is a static random access memory (SRAM).
  • FIG. FIG. 11 is a layout diagram of an example of the memory cell of FIG. 10.
  • FIG. 12 is a schematic diagram when the layout arrangement of the memory cells in FIG. 11 is arranged in a matrix. It is a typical block diagram of a static random access memory (SRAM).
  • SRAM static random access memory
  • an in-vehicle control device includes an arithmetic circuit (CPU) 111 that performs a control calculation for controlling a device, and a memory that temporarily stores data used by the arithmetic circuit. (Storage device, RAM) 113 and a current measurement circuit 150 capable of measuring a drive current supplied to the memory 113.
  • the arithmetic circuit 111 diagnoses whether the memory 113 is normal based on the value of the drive current acquired from the current measurement circuit 150.
  • the vehicle-mounted control device can capture a sign of failure before the memory 113 completely fails by providing the current measuring circuit 150.
  • different bit values are written as check write data (hereinafter referred to as checker data) in adjacent memory cells of the memory 113.
  • checker data check write data
  • the drive current of the memory 113 is measured by the current measurement circuit 150.
  • the measured value of the RAM drive current is compared with a preset determination threshold value, and the state of the memory 113 is diagnosed.
  • a memory cell in which a driving current exceeding the determination threshold flows is regarded as a memory cell having a potential to become a failure in the future, although it has not completely failed.
  • the address of a storage area including a memory cell having a potential to become a failure in the future is stored in an empty area (an unused storage area or an unused area) of the memory 113 before the memory cell completely fails. , The address of the storage area including the normal memory cell secured in advance is replaced.
  • the vehicle-mounted control device it is possible to detect a failure of the memory 113 at an early stage, which can read and write data normally with respect to the memory 113 at the present time but may fail in the future. it can. Before a memory cell having a potential to become a failure in the future completely fails, the address of the storage area including the normal memory cell reserved in advance in the empty area of the memory 113 is the address of the storage area including the memory cell. Is replaced by Therefore, it is possible to prevent a failure of the memory 113 while the vehicle is traveling.
  • the vehicle-mounted control process is continued by the vehicle-mounted control device according to the present invention. Therefore, the unit replacement of the in-vehicle control device due to the failure of the memory (RAM) 113 in the market, the number of returned products as complaints of the in-vehicle control device from customers, and the failure analysis of the in-vehicle control device are reduced. As a result, the reliability of the in-vehicle control device is improved.
  • FIG. 1 is a configuration diagram of an in-vehicle control device 100 according to the present invention.
  • the in-vehicle control device 100 is an in-vehicle electronic control device (ECU: Electronic Control Unit) that electronically controls in-vehicle devices (for example, an automatic transmission, an engine, etc.) mounted on the vehicle.
  • the in-vehicle controller 100 includes a main microcomputer (hereinafter referred to as a main microcomputer) 110, a sub microcomputer (hereinafter referred to as a sub microcomputer) 120, a main power supply IC (Integrated Circuit) 130, a sub power supply IC 140, a current measurement circuit. 150 and an external memory 160.
  • a main microcomputer hereinafter referred to as a main microcomputer
  • a sub microcomputer hereinafter referred to as a sub microcomputer
  • main power supply IC Integrated Circuit
  • sub power supply IC 140 a current measurement circuit. 150 and an external memory 160.
  • the main microcomputer 110 is a microcomputer (first microcomputer) that controls in-vehicle devices mounted on the vehicle.
  • the main microcomputer 110 controls the in-vehicle device by controlling the actuator 230, for example.
  • a message can be displayed via the display device 240.
  • the message may be in any form, such as a message such as a character or an image, or a notification by lighting a lamp.
  • the main microcomputer 110 includes a central processing unit (CPU) 111, a read only memory (ROM) 112, and a random access memory (RAM) 113.
  • the CPU 111 is an arithmetic device (arithmetic circuit) that performs a control calculation necessary for controlling the in-vehicle device.
  • the ROM 112 stores a program executed by the CPU 111 (for example, a diagnostic processing program described later with reference to FIGS. 3A to 8).
  • the RAM 113 temporarily stores data used by the CPU 111.
  • the sub-microcomputer 120 is a microcomputer (second microcomputer) having the same configuration as the main microcomputer 110, and the description thereof is omitted.
  • the sub-microcomputer 120 can execute a process of diagnosing whether or not the RAM 113 is normal in accordance with a request or instruction from the main microcomputer 110 and notifying the main microcomputer 110 of the result of the diagnosis.
  • the in-vehicle control device 100 receives power supply from a battery 220 mounted on the vehicle.
  • a main power supply IC (main power supply circuit) 130 steps down or boosts or lowers the electric power VB received from the battery 220 and supplies it to the main microcomputer 110.
  • the sub power supply IC (sub power supply circuit) 140 steps down or steps up / down the power received from the battery 220 and supplies it to the sub microcomputer 120.
  • the main power supply IC 130 is internally divided into three power supply circuits so that power (power supplies) VB1, VB2, and VB3 can be individually supplied to the CPU 111, the ROM 112, and the RAM 113, respectively. That is, the main power supply IC 130 generates the first power supply circuit VG1 that generates the first power supply VB1 of the CPU 111, the second power supply circuit VG2 that generates the second power supply VB2 of the ROM 112, and the third power supply VB3 of the RAM 113.
  • a power supply circuit VG3 is included. As will be described later, this is because the drive current supplied to the RAM 113 is suppressed from being affected by fluctuations in the drive current of the CPU 111 and the ROM 112.
  • the first power supply VB1 generated from the first power supply circuit VG1 is supplied to the CPU 111 via the power supply wiring (power supply path) L1.
  • the second power supply VB2 generated from the second power supply circuit VG2 is supplied to the ROM 112 via the power supply wiring (power supply path) L2.
  • the third power supply VB3 generated from the third power supply circuit VG3 is supplied to the RAM 113 via the power supply wiring (power supply path) L3.
  • the current measurement circuit 150 measures the value of the drive current supplied from the main power supply IC 130 to the RAM 113 and outputs the measurement result to the sub-microcomputer 120.
  • the sub-microcomputer 120 diagnoses the RAM 113 by the procedure described later using the measurement result. The reason why the sub-microcomputer 120 performs diagnosis will be described later.
  • the circuit configuration of the current measurement circuit 150 is not specifically described, those skilled in the art will readily understand that various circuit configurations are applicable.
  • the measurement result may be output to the sub-microcomputer 120 as an analog signal or may be output to the sub-microcomputer 120 as a digital signal. When the measurement result is output as a digital signal, the current measurement circuit 150 is configured to include an analog / digital conversion circuit ADC.
  • the sub-microcomputer 120 when outputting the measurement result as an analog signal, is configured to include an analog / digital conversion circuit ADC.
  • ADC analog / digital conversion circuit
  • the power signal 210 is generated accordingly.
  • the in-vehicle control device 100 starts up / shuts down according to the power signal 210. Accordingly, the main power supply IC 130 and the sub power supply IC 140 supply power to or cut off the microcomputers 110 and 120.
  • the external memory 160 is a storage device that is an electrically writable and erasable nonvolatile memory for storing a diagnosis result for the RAM 113, an address range targeted for diagnosis, and the like. As will be described later, the main microcomputer 110 / sub-microcomputer 120 diagnoses different storage areas of the RAM 113 when the in-vehicle control device 100 starts up or shuts down, or during steady processing after startup. Therefore, the address range to be diagnosed next time is stored in the external memory 160.
  • the external memory 160 receives power from the main power supply IC 130 or the sub power supply IC 140.
  • the external memory 160 is not particularly limited, but a non-volatile storage device such as a flash memory or an EEPROM can be used. Examples of the steady process include control and diagnosis of actuators such as an engine and a transmission, and fail-safe process performed by the in-vehicle control device 100.
  • FIG. 2A, 2B, and 2C show a state where checker data as diagnostic data is written to the memory cell of the RAM 113.
  • FIG. In each figure, as memory cells of the RAM 113, nine memory cells 1131 arranged in an array of 3 rows and 3 columns are exemplarily shown.
  • FIG. 2A is an example diagram schematically showing bit values stored in each memory cell when the checker data is written to the RAM 113.
  • Each memory cell 1131 included in the RAM 113 is connected to a common power supply line 1132.
  • the checker data is configured to store data having different bit values between the adjacent upper, lower, left, and right memory cells 1131. That is, in nine memory cells 1131 arranged in 3 rows and 3 columns as shown as an example, data of bit values of 1, 0 and 1 are stored in the three memory cells in the first row, respectively. .
  • Three memory cells in the second row store data having bit values of 0, 1, and 0, respectively.
  • Three memory cells in the third row store data of bit values of 1, 0, and 1, respectively.
  • data of different bit values is stored between the adjacent upper, lower, left and right memory cells 1131. Since the memory cells 1131 generally represent bit values depending on the potential of the storage node (or high level “1”, low level “0”), different bit values are stored between the memory cells 1131. As a result, adjacent memory cells 1131 have different potentials.
  • the sub-microcomputer 120 diagnoses an abnormality of the RAM 113 by using this fact in steps S203, S403, and S603. Even if data can be read / written normally from / to the memory cell 1131, the presence of such foreign matter may cause a short-circuit failure in the future. Therefore, in the present invention, the address of the storage area including the memory cell diagnosed as abnormal is the storage area including the normal memory cell reserved in the empty area (unused storage area or unused area) of the RAM 113 in advance. Is replaced with the address. As a result, it is possible to prevent malfunctions of actuators such as engines and transmissions that are contrary to the driver's intentions caused by the failure of the memory 113 while the vehicle is traveling, and unintended behaviors of the vehicle due to the malfunctions. is there.
  • the checker data is selected as a data pattern that makes the leakage current manifest when a foreign object exists between the storage nodes of adjacent memory cells and is bridged.
  • FIG. 2B is a diagram of another example schematically showing bit values stored in each memory cell when checker data is written to the RAM 113.
  • data of bit values of 1, 1, 1 are stored in three memory cells in the first row.
  • Bit values of 0, 0, and 0 are stored in the three memory cells in the second row.
  • the three memory cells in the third row store data having bit values of 1, 1, 1.
  • the checker data is configured to store data having different bit values between the upper and lower memory cells.
  • the three memory cells 1131 in the second row and the three memory cells 1131 in the first and third rows are configured to store data of different bit values.
  • This checker data is effective, for example, in detecting a leakage current due to a short circuit between storage nodes of memory cells arranged above and below.
  • FIG. 2C is a diagram of another example schematically showing bit values stored in each memory cell when the checker data is written to the RAM 113.
  • nine memory cells 1131 data of bit values of 1, 0, 1 are stored in three memory cells in the first row.
  • Three memory cells in the second row store data with bit values of 1, 0, and 1.
  • Three memory cells in the third row store data with bit values of 1, 0, and 1.
  • the checker data is configured to store data having different bit values between the left and right memory cells. That is, three memory cells 1131 in the second column and three memory cells 1131 in the first and third columns are configured to store data having different bit values.
  • This checker data is effective, for example, in detecting a leakage current due to a short circuit between storage nodes of memory cells arranged on the left and right.
  • the data pattern configuration of the checker data depends on the layout configuration of the memory cells and the layout configuration of a plurality of memory cells arranged in an array. More specifically, since it depends on the layout configuration of the storage nodes of the memory cells and the arrangement and distance of the storage nodes between the memory cells, the layout configuration of the memory cells and the layout of the plurality of memory cells employed in the RAM 113 to be diagnosed It is good to select in consideration of the configuration.
  • FIG. 3A and FIG. 3B are examples of a flowchart for explaining a procedure for the main microcomputer 110 to diagnose the RAM 113 when the in-vehicle control device 100 starts up.
  • the parts 1, 2, 3 shown in FIG. 3A are connected to the parts 1, 2, 3 shown in FIG. 3B, respectively.
  • Step S100 When the main microcomputer 110 receives the power signal 210 indicating that the power is turned on, the main microcomputer 110 starts this flowchart. It is assumed that the main power supply IC 130 and the sub power supply IC 140 have already started supplying power according to the power supply signal 210 at the time of starting this flowchart.
  • Step S101 The main microcomputer 110 reads from the external memory 160 the previous diagnosis result for the RAM 113 and the address of the storage area on the RAM 113 to be diagnosed this time.
  • Step S102 If it is determined that a failure has occurred in the previous diagnosis of the RAM 113, the process skips to step S112. If normal or not diagnosed, the process proceeds to step S103.
  • the previous diagnosis result referred to here is, for example, a diagnosis result at the previous shutdown when the diagnosis of the RAM 113 is performed at startup, at shutdown, and during traveling, as will be described later. If the RAM 113 had a failure at the time of the previous shutdown, it is considered that the RAM 113 has also failed this time, so in this case, the process skips to step S112.
  • Step S103 The main microcomputer 110 saves the data stored in the storage area of the diagnosis target address read out in step S101 in a save area prepared for saving in advance.
  • checker data is data configured such that adjacent memory cells have different potentials by storing different bit values.
  • Step S105 The main microcomputer 110 reads data from the address where the checker data is written. If the read data matches the written checker data, the process proceeds to step S105, and if not, the process proceeds to step S108.
  • the main microcomputer 110 instructs the sub microcomputer 120 to measure the drive current of the RAM 113.
  • the sub-microcomputer 120 measures the drive current according to a flowchart described later with reference to FIG. 4 and notifies the main microcomputer 110 of the measurement result.
  • Step S107 The main microcomputer 110 receives the drive current measurement result from the sub-microcomputer 120. If the measurement result is normal, the process proceeds to step S108. If the measurement result is abnormal, the process proceeds to step S109.
  • Step S108 If the measurement result is normal, the data saved in step S103 is written back to the current diagnosis area.
  • Step S109 The main microcomputer 110 confirms the presence or absence of an empty area (unused area) in the RAM 113 prepared in advance as a storage area after replacement of the memory cell determined to be faulty. If there is a free area in the RAM 113, the process proceeds to step S110. If there is no free area in the RAM 113, the process proceeds to step S112.
  • An empty area (unused area) means a storage area of a part where data used by the CPU 111 is not stored.
  • Step S110 The main microcomputer 110 copies the data saved in S103 to an empty area.
  • Step S111 The main microcomputer 110 replaces the address of the memory diagnosed as a failure with the address of a normal memory secured in advance in the free space of the RAM 113.
  • the main microcomputer 110 stores the diagnosis result of the RAM 113 and the next diagnosis target address in the external memory 160.
  • Step S113 The main microcomputer 110 displays a message on the display device 240 that the diagnosis result of the RAM 113 is a failure.
  • the main microcomputer 110 starts the fail safe mode.
  • the fail safe mode is a mode in which the operation is performed by degenerating the function and defeating it to the safe side.
  • the main microcomputer 110 disables the vehicle control based on the driver's steering instruction and prevents the actuator 230 from being in a safe driving mode in order to prevent erroneous control of the vehicle due to the failure of the RAM 113. Control.
  • the main microcomputer 110 stores the diagnosis result of the RAM 113 and the next diagnosis target address in the external memory 160.
  • Step S116 The main microcomputer 110 starts a steady process of the in-vehicle control device 100.
  • FIG. 4 is an example of a flowchart illustrating a procedure in which the sub-microcomputer 120 diagnoses the drive current of the RAM 113 when the in-vehicle control device 100 starts up.
  • the sub-microcomputer 120 diagnoses the drive current of the RAM 113 when the in-vehicle control device 100 starts up.
  • Step S200 When the sub-microcomputer 120 receives the power signal 210 indicating that the power is turned on, the sub-microcomputer 120 starts this flowchart. It is assumed that the main power supply IC 130 and the sub power supply IC 140 have already started supplying power according to the power supply signal 210 at the time of starting this flowchart.
  • Step S201 The sub-microcomputer 120 determines whether or not an instruction for instructing to measure the driving current of the RAM 113 is received from the main microcomputer 110. When there is an instruction, the process proceeds to step S202, and when there is no instruction, this flowchart is ended (END).
  • Step S202 The sub microcomputer 120 acquires the drive current value of the RAM 113 from the current measurement circuit 150.
  • Step S203 The sub-microcomputer 120 determines whether or not the acquired drive current value is equal to or less than a determination threshold value. If the acquired drive current value is lower than the determination threshold, it is determined that the RAM 113 is normal, and the process proceeds to step S204. If the acquired drive current value is higher than the determination threshold, it is determined that there is a failure and the process proceeds to step S205.
  • the determination threshold value can be stored in advance in a non-volatile memory such as a ROM provided in the sub microcomputer 120 (or the main microcomputer 110).
  • Step S203 Supplement
  • the main power supply IC 130 is configured to individually supply power to these circuit components.
  • the sub-microcomputer 120 transmits a diagnosis result indicating that the drive current of the RAM 113 is normal to the main microcomputer 110 (S204).
  • the sub-microcomputer 120 transmits a diagnosis result indicating that the drive current of the RAM 113 is abnormal to the main microcomputer 110 (S205).
  • FIG. 5A and FIG. 5B are examples of a flowchart for explaining a procedure in which the main microcomputer 110 diagnoses the RAM 113 when the in-vehicle control device 100 shuts down.
  • FIG. 5A and FIG. 5B each step of FIG. 5A and FIG. 5B will be described. Note that the portions 4, 5, and 6 shown in FIG. 5A are connected to the portions 4, 5, and 6 shown in FIG. 5B, respectively.
  • FIG. 5A Steps S300 to S301
  • the main microcomputer 110 receives the power signal 210 indicating that the power has been cut off
  • the main microcomputer 110 starts this flowchart (S300).
  • the main microcomputer 110 ends the steady process of the in-vehicle control device 100 (S301).
  • Steps S302 to S308 are the same as steps S101 to S108 in FIGS. 3A and 3B. However, if the previous diagnosis result is abnormal in step S303, the process proceeds to step S314 in FIG. 5B.
  • Step S310 The main microcomputer 110 confirms the presence or absence of an empty area in the RAM 113 prepared in advance as an area after replacement of the memory cell determined to be faulty. If there is a free area in the RAM 113, the process proceeds to S311. If there is no free area in the RAM 113, the process proceeds to S313.
  • Steps S311 to S312 Steps S311 to S312 are the same as steps S110 to S111 in FIG. 3B.
  • Step S313 is the same as step S115 of FIG. 3B.
  • FIG. 5B Steps S314 to S315.
  • the main microcomputer 110 transmits a shutdown signal to the main power supply IC 130 and the sub power supply IC 140 (S314).
  • the power supply ICs stop power supply, and the main microcomputer 110 and the sub-microcomputer 120 are turned off (S315).
  • step S309 is executed in which the saved data is written back to the current diagnosis area. Thereby, the flowcharts of FIGS. 3A and 3B are executed again.
  • FIG. 6 is a flowchart illustrating a procedure for the sub-microcomputer 120 to diagnose the RAM 113 when the in-vehicle control device 100 shuts down. It is assumed that the main power supply IC 130 and the sub power supply IC 140 are continuously supplying power at the time of starting this flowchart. Hereinafter, each step of FIG. 6 will be described. When the vehicle-mounted control apparatus 100 shuts down, the process proceeds to step S400 in the flowchart.
  • Steps S401 to S405 are the same as steps S201 to S205 in FIG.
  • Step S406 The sub microcomputer 120 is turned off because the main microcomputer 110 sends a shutdown signal to the sub power IC in step S315.
  • FIGS. 7A and 7B are flowcharts for explaining a procedure in which the main microcomputer 110 diagnoses the RAM 113 while the in-vehicle control device 100 is performing a scheduled process.
  • the control, diagnosis, communication, and the like of the actuators such as the engine and the transmission are divided into a plurality of tasks by the in-vehicle control device 100 and executed at regular intervals.
  • the task for diagnosing the RAM 113 of the present invention shown in FIGS. 7A and 7B is executed as a part of the routine process.
  • each step of FIG. 7A and FIG. 7B is demonstrated. Note that the portions 7, 8, and 9 shown in FIG. 7A are connected to the portions 7, 8, and 9 shown in FIG. 7B, respectively.
  • FIG. 7A Step S500
  • the main microcomputer 110 receives the power signal 210 indicating that the power is turned on, completes the start-up process of FIGS. 3A and 3B, shifts to a steady process, and then starts this flowchart.
  • Steps S501 to S515 are the same as steps S101 to S115 in FIGS. 3A and 3B.
  • FIG. 8 is an example of a flowchart for explaining a procedure in which the sub-microcomputer 120 diagnoses the RAM 113 while the in-vehicle control device 100 is performing a scheduled process. Hereinafter, each step of FIG. 8 will be described.
  • Step S600 The sub-microcomputer 120 receives the power signal 210 indicating that the power is turned on, completes the start-up process of FIGS. 3A and 3B, shifts to a steady process, and then starts this flowchart.
  • Steps S601 to S605 are the same as steps S201 to S205 in FIG.
  • FIG. 9 is an example of an address diagram showing a storage area of the RAM 113. If it is attempted to diagnose all the storage areas of the RAM 113 at once, it takes a long time to diagnose. In addition, it is necessary to determine the failure area on the memory cell. Therefore, as shown in FIG. 9, the entire storage area of the RAM 113 is divided into a plurality of diagnosis areas by dividing the diagnosis target address into a plurality of parts. Then, as described with reference to FIGS. 3A to 8, the storage areas at different addresses are diagnosed as diagnosis areas in one or both of startup, shutdown, and steady state processing.
  • the main microcomputer 110 / sub-microcomputer 120 writes the next diagnosis target address to the external memory 160 each time diagnosis is performed, and determines the diagnosis target address according to this in the next diagnosis.
  • the diagnosis area 700 to 702 of the memory address 0000h-FFEEh (the h at the end indicates a hexadecimal address) is composed of the first diagnosis area 700, the next diagnosis area 701, and the last diagnosis area 702.
  • the process returns to the first diagnosis area 700.
  • a data save area 703 in the diagnosis area is secured at the memory address FFEFh.
  • Memory addresses FFF0h to FFFFh are secured as free areas (unused areas) 704.
  • a storage area 705 after replacement of the storage area diagnosed as a failure is secured in a free area (unused area) 704.
  • the main microcomputer 110 displays a message on the display device 240 that the diagnosis result of the RAM 113 is a failure, and starts the fail-safe mode.
  • the allocation of the memory address area described above is an example, and is not limited thereto, and may be changed as appropriate.
  • FIG. 10 shows a circuit diagram of the memory cell MC in the case where the RAM 113 is a static random access memory (SRAM: Static Random Access Memory).
  • the memory cell MC is a CMOS type 6 transistor and includes the following.
  • Memory cell MC includes P channel MOS transistors PM1, PM2 and N channel MOS transistors NT1, NT2, ND1, ND2.
  • the source / drain paths of the P-channel MOS transistors PM1 and PM2, which are load transistors, are connected between the power supply potential (VDD) 1132 line and the first and second storage nodes MB and MT, respectively, and their gates are Respectively connected to the second and first storage nodes MT, MB.
  • the source / drain paths of the N-channel MOS transistors ND1 and ND2 which are driving transistors are connected between the first and second storage nodes MB and MT and the ground potential (VSS) 1133 line, respectively, and their gates are Respectively connected to the second and first storage nodes MT, MB.
  • Source / drain paths of N-channel MOS transistors NT1 and NT2 serving as transfer transistors are connected between storage nodes MB and MT and bit lines / BL and BL, respectively, and their gates are both connected to a word line WL.
  • the MOS transistors PM1 and ND1 form an inverter that provides an inverted signal of the signal of second storage node MT to first storage node MB.
  • MOS transistors PM2 and ND2 form an inverter that provides an inverted signal of the signal of second storage node MB to first storage node MT.
  • the two inverters are connected in antiparallel between the first and second storage nodes MB and MT, and constitute a latch circuit.
  • the N-channel MOS transistors NT1 and NT2 become conductive.
  • one bit line (for example, BL) of bit line pair BL, / BL is set to "H” level and the other bit line (/ BL in this case) is set to "L” level.
  • MOS transistors PM2 and ND1 are turned on and MOS transistors PM1 and ND2 are turned off, so that the levels of storage nodes MB and MT are latched.
  • word line WL is set to the “L” level, which is a non-selection level, N channel MOS transistors NT1 and NT2 are rendered non-conductive, and a data signal is stored in memory cell MC.
  • bit line pair BL, / BL is precharged to “H” level, and then the word line WL is set to “H” level of the selection level.
  • a current flows from the bit line (in this case, / BL) to the ground potential GND line via the N-channel MOS transistors NT1, NT2, and the potential of the bit line / BL decreases.
  • the memory cell MC When the memory cell MC stores high level data “1”, the levels of the first and second storage nodes MB and MT are set to “0” and “1”, respectively. When the memory cell MC stores low level data “0”, the levels of the first and second storage nodes MB and MT are set to “1” and “0”, respectively.
  • a plurality of memory cells MC are provided in a matrix.
  • the lines of the power supply potential (VDD) 1132 of the plurality of memory cells MC are coupled in common.
  • the coupled line of power supply potential (VDD) 1132 is coupled to the current measurement circuit 150 shown in FIG.
  • FIG. 13 shows an example in which the drive current of the RAM 113 is measured by the current measurement circuit 150, the current consumption value of the RAM 113 may be measured instead.
  • the current measurement circuit 150 is provided in the line of the ground potential (VSS) 1133.
  • the drive current and consumption current of the RAM 113 may be rephrased as the operation current of the RAM 113.
  • FIG. 11 is an example of a schematic layout diagram of the memory cell MC shown in FIG. It includes gate electrodes G1, G2, G3, G4 such as polysilicon.
  • Gate electrode G1 serves as the gate of N-channel MOS transistor NT1, and is coupled to word line WL.
  • Gate electrode G2 serves as the gate of N-channel MOS transistor ND1 and P-channel MOS transistor PM1.
  • Gate electrode G3 serves as the gate of N-channel MOS transistor ND2 and P-channel MOS transistor PM2.
  • Gate electrode G4 serves as the gate of N-channel MOS transistor NT2, and is coupled to word line WL.
  • N-type region NR1 is formed using gate electrodes G1 and G2 as an impurity introduction mask, and N-channel MOS transistors NT1 and ND1 are formed.
  • N-type region NR2 is formed using gate electrodes G4 and G3 as an impurity introduction mask, and N-channel MOS transistors NT2 and ND2 are formed.
  • P-type region PR1 is formed using gate electrode G2 as an impurity introduction mask, and P-channel MOS transistor PM1 is formed.
  • P-type region PR2 is formed using gate electrode G3 as an impurity introduction mask, and P-channel MOS transistor PM2 is formed. In FIG.
  • bit line / BL is coupled to N-type region NR1 (the source of N-channel MOS transistor ND1) formed above gate electrode G1.
  • bit line / BL is coupled to N-type region NR1 (the source or drain of N-channel MOS transistor NT1) formed above gate electrode G1.
  • bit line BL is coupled to N-type region NR2 (the source or drain of N-channel MOS transistor NT2) formed below gate electrode G4.
  • the line of the power supply potential (VDD) 1132 corresponds to a P-type region PR1 (source of PM1) formed below the gate G2 and a P-type region PR2 (source of PM2) formed above the gate G3.
  • the line of the ground potential (VSS) 1133 corresponds to the N-type region NR1 (the source of the N-channel MOS transistor ND1) formed below the gate G2 and the N-type region NR2 (the source of the N-channel MOS transistor ND1). Coupled to the source of N-channel MOS transistor ND2.
  • the first storage node MB includes an N-type region NR1 (the drain of the N-channel MOS transistor ND1) between the gate electrodes G1 and G2, a P-type region PR1 on the drain side of the P-channel MOS transistor PM1, and a gate electrode G3.
  • the second storage node MT includes an N-type region NR2 (the drain of the N-channel MOS transistor ND2) between the gate electrodes G3 and G4, a P-type region PR2 on the drain side of the P-channel MOS transistor PM2, and a gate electrode G2.
  • LW2 the drain of the N-channel MOS transistor ND1
  • FIG. 12 is a schematic diagram when the layout arrangement of the memory cells in FIG. 11 is arranged in a matrix.
  • the memory cells MC1 to MC9 shown as examples are arranged in a matrix.
  • the memory cell MC5 schematically shows the first and second storage nodes MB and MT of FIG.
  • the storage nodes of other memory cells are omitted because the drawing becomes complicated.
  • a mirror-symmetrical arrangement, a line-symmetrical arrangement, or a repeated arrangement can be adopted as the layout arrangement of the memory cells MC1 to MC9.
  • the distance D ⁇ b> 1 indicates the storage node interval between the left and right adjacent memory cells in the horizontal direction (X direction).
  • the distance D2 indicates the interval between the storage nodes between the upper and lower adjacent memory cells in the vertical direction (Y direction).
  • the RAM 113 is a static random access memory (SRAM)
  • the memory cells MC1 to MC9 are formed according to the minimum processing size of the semiconductor manufacturing process. Accordingly, the distances D1 and D2 are extremely narrow.
  • the storage node between adjacent memory cells is caused by the foreign matter.
  • the checker data is appropriately selected from the checker data described in FIGS. 2A, 2B, and 2C in consideration of the layout configuration of the storage nodes of the memory cells, the arrangement of the storage nodes between the memory cells, and their distances. Selection or a combination thereof can be used.
  • FIG. 13 is a schematic block diagram when the RAM 113 is a static random access memory (SRAM).
  • a plurality of memory cells MC are arranged in a matrix to form a memory cell array MA.
  • the first word line (WL0) is coupled to the memory cell arranged in the first row
  • the second word line (WL1) is connected to the memory cell arranged in the second row.
  • the third word line (WL2) is coupled to the memory cell arranged in the third row.
  • a fourth word line (WL3), a fifth word line (WL4), a sixth word line (WL5), and a seventh word line (WL6) to an n ⁇ 1th word line (WLn) are provided.
  • a first bit line pair (/ BL0, BL0) is coupled to the memory cell arranged in the first column.
  • a second bit line pair (/ BL1, BL1) is coupled to the memory cell arranged in the second column.
  • the third bit line pair (/ BL2, BL2) to the (n-1) th bit line pair (/ BLn, BLn) are provided.
  • the number of word lines and the number of bit line pairs described above are examples.
  • the row selection circuit RDEC selects one word line corresponding to the row address signal among the plurality of word lines (WL0 to WLn) in accordance with the row address signal supplied from the CPU 111.
  • the column selection circuit CDEC selects one or more bit line pairs corresponding to the row address signal from the plurality of bit line pairs (/ BL0, BL0 ⁇ / BLn, BLn) according to the column address signal supplied from the CPU 111. To do.
  • the input / output control circuit IOCKT reads data from one or more memory cells coupled to the selected word line and the selected one or more bit line pairs, and the read data is read out. It supplies to CPU111.
  • the input / output control circuit IOCKT writes the data supplied from the CPU 111 to one or more memory cells coupled to the selected word line and the selected one or more bit line pairs. .
  • the diagnosis area is set based on the address of the RAM 113.
  • the diagnosis area may be set according to the number of word lines in the RAM 113, although not particularly limited. That is, a plurality of continuous addresses for selecting a plurality of memory cells connected to one word line may be set as one diagnostic area.
  • a plurality of memory cells connected to a plurality of word lines for example, three consecutive word lines can be set as one diagnostic region. In this case, the checker data shown in FIG. 2A (or FIG. 2B, FIG. 2C) is written, and the diagnosis is executed.
  • FIG. 2A or FIG. 2B, FIG. 2C
  • the three consecutive word lines mean three word lines in which the first word line WL0, the second word line WL1, and the third word line WL2 are continuous, and the fourth word line WL3, It means three word lines in which the fifth word line WL4 and the sixth word line WL5 are continuous.
  • a plurality of memory cells connected to the first word line WL0, the second word line WL1, and the third word line WL2 are included in one diagnostic region R1.
  • a plurality of memory cells in which the fourth word line WL3, the fifth word line WL4, and the sixth word line WL5 are connected to three word lines are included in one diagnostic region R2.
  • the diagnosis area R1 and the diagnosis area R2 are assigned by a plurality of continuous addresses.
  • the next diagnostic region r2 May be set as the third word line WL2, the fourth word line WL3, and the fifth word line WL4. That is, an overlapping portion (memory cell connected to the third word line WL2) is provided in two consecutive diagnostic regions r1 and r2. In this case, a diagnosis can be made between the storage node of the memory cell coupled to the third word line and the storage node of the memory cell coupled to the fourth word line.
  • the current measurement circuit 150 in FIG. 1 is coupled to the power supply wiring (L31), and measures the drive current (operating current) flowing through the power supply wiring (L31).
  • the in-vehicle control device 100 can catch a sign of failure before the memory (RAM) 113 completely fails.
  • different bit values are written as check write data (checker data) in adjacent memory cells 1131 of the memory (RAM) 113.
  • the drive current of the memory (RAM) 113 is measured by the current measurement circuit 150 in a state where the checker data is written to the memory (RAM) 113.
  • the state of the memory (RAM) 113 is diagnosed based on whether or not the measured drive current value exceeds a threshold value.

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Abstract

記憶装置の故障の予兆を検出し、記憶装置の正常な状態を可能なかぎり継続可能な車載制御装置を提供する。　本発明に係る車載制御装置は、演算回路（ＣＰＵ）と、前記演算回路による制御演算に使用されるデータを一時的に記憶する記憶装置（ＲＡＭ）と、前記記憶装置の駆動電流を測定可能な電流測定回路（１５０）とを備える。前記演算回路は、前記電流測定回路から取得した前記駆動電流の値に基づき前記記憶装置の診断を実施する。

Description

車載制御装置
　本発明は、車両が搭載する機器を制御する車載制御装置に関する。
　車両が搭載している機器を制御する車載制御装置（Ｖｉｃｈｏｌｅ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）としての車載用電子制御装置（ＥＣＵ：Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）は、制御演算を実施するマイクロコンピュータ(以下、マイコンと称す)を備える。マイコンは、一般的に、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などを備える。ＲＡＭは、ＣＰＵが制御演算に使用するデータを一時的に記憶する記憶装置である。ＲＡＭが故障すると、ＲＡＭへの書き込みデータ及びＲＡＭからの読み出しデータが不適なデータとなるため、ＣＰＵの制御演算に不具合が生じ、所望の制御演算を実施することが困難となってしまう。そのため、車載制御装置はＲＡＭを診断する機能を備える。
　下記特許文献１は、ＲＡＭの故障を診断する手法を記載している。同文献においては、所定診断タイミング毎に、診断対象のＲＡＭ領域に対して所定の値を書き込み、その値を読み出すことを繰り返し実施する。書き込んだ値と読み出した値が一致しない場合、ＲＡＭが故障していると判断し、自動車が危険な状態に陥らないようにフェールセーフ処理を実施する。
　なお、フェールセーフ処理の一例には、ＲＡＭの故障による誤った制御を防止するため、ドライバーの操縦指示による変速制御は無効とし、変速比を固定とすることにより、リンプホーム運転が可能となるような安全制御を実施するものがある。
特開２０００－１３７５０１号公報
　上記特許文献１が記載しているＲＡＭ診断方法は、ＲＡＭを構成するメモリセル（１ビットのデータを記憶する記憶素子）が完全に故障し、所望の値をライトもしくはリードすることが完全に不可能となるに至った場合は、ＲＡＭの故障を検知することができる。しかしながら、完全に故障していないものの、将来、故障となるポテンシャルを持つメモリセルの検出は不可能と考えられる。
　車載制御装置に利用されるマイコンは、一般的に、半導体製造メーカにより加速試験や最終テストを実施され、故障の無い状態と判断されて、車載制御装置の製造メーカへ出荷される。しかしながら、車載制御装置のマイコンが備えるＲＡＭは、半導体製造工程において混入した異物により隣接するトランジスタ間や配線間の短絡（ショート）や長期使用による経年劣化による不良などが原因となり、車両の走行中に故障する可能性が少なからず存在する。
　一般的に知られているＲＡＭの故障モードとしては、例えば、以下のものがある。これらの故障モードが１つでも発生した場合、故障したメモリセルには、期待する値をライトもしくはリードすることが不可能となる。
（故障その１）メモリセルの値が「０」または「１」に固定される縮退故障。
（故障その２）あるメモリセルが格納している値が変化するのと連動して他のメモリセルの値も変化するカプリング故障。
（故障その３）メモリアドレスを正しく選択できないアドレスデコーダ故障。
（故障その４）あるメモリセルに隣接する上下左右に配置されたメモリセルが記憶している値の影響を受けて、当該メモリセルが記憶している値も変化する、パターンセンシティブ故障。
　たとえば、半導体製造工程において、異物がメモリセル上に付着し、その異物が経年使用により何らかの原因で移動して隣接するメモリセル間に付着した場合、その隣接するメモリセルが異物により短絡し、ＲＡＭの故障を引き起こす場合がある。ただし、メモリセル間の短絡状態によっては、短絡によって生じる電位変動が故障と判断される判定閾値に至らない程度にとどまる場合がある。この場合、メモリセル間に短絡故障が生じていたとしても、書き込んだ値と同じ値を読み出すことができる。上記特許文献１に記載の診断手法は、このような故障を検出することは開示されていない。
　他方、このようなメモリセル間の短絡故障を放置すると、短絡状態が経年使用により進行し、メモリセル間が完全に短絡し、ＲＡＭの故障として診断されることになると想定される。このように将来ＲＡＭの故障として顕出する潜在的な故障は、できる限り早い時点で検出することが望ましい。
　本発明は、上記のような課題に鑑みてなされたものであり、記憶装置の故障の予兆を検出し、記憶装置の正常な状態を可能なかぎり継続可能な車載制御装置を提供することを目的とする。
　本発明に係る車載制御装置は、演算回路（１１１）と、前記演算回路による制御演算に使用されるデータを一時的に記憶する記憶装置（１１３）と、前記記憶装置の駆動電流を測定可能な電流測定回路（１５０）とを備える。前記演算回路は、前記電流測定回路から取得した前記駆動電流の値に基づき前記記憶装置の診断を実施する。
　本発明に係る車載制御装置によれば、現時点では記憶装置（ＲＡＭ）に対して正常にデータを読み書きできるものの、将来的に故障する可能性があるような記憶装置の故障の予兆を、早期の段階で検出することができる。
車載制御装置１００の構成図である。 ＲＡＭ１１３に対してチェッカーデータを書き込んだとき各メモリセルが格納しているビット値を模式的に示す一例の図である。 ＲＡＭ１１３に対してチェッカーデータを書き込んだとき各メモリセルが格納しているビット値を模式的に示す他の一例の図である。 ＲＡＭ１１３に対してチェッカーデータを書き込んだとき各メモリセルが格納しているビット値を模式的に示す他の一例の図である。 車載制御装置１００がスタートアップするときメインマイコン１１０がＲＡＭ１１３を診断する手順の一例を説明するフローチャートである。 図３Ａのフローチャートに続くフローチャートである。 車載制御装置１００がスタートアップするときサブマイコン１２０がＲＡＭ１１３の駆動電流を診断する手順の一例を説明するフローチャートである。 車載制御装置１００がシャットダウンするときメインマイコン１１０がＲＡＭ１１３を診断する手順の一例を説明するフローチャートである。 図５Ａのフローチャートに続くフローチャートである。 車載制御装置１００がシャットダウンするときサブマイコン１２０がＲＡＭ１１３を診断する手順の一例を説明するフローチャートである。 車載制御装置１００が、車両走行中に、メインマイコン１１０がＲＡＭ１１３を診断する手順の一例を説明するフローチャートである。 図７Ａのフローチャートに続くフローチャートである。 車載制御装置１００が、車両走行中に、サブマイコン１２０がＲＡＭ１１３を診断する手順の一例を説明するフローチャートである。 ＲＡＭ１１３が有する記憶領域を示すアドレス図である。 ＲＡＭ１１３がスタティックランダムアクセスメモリ（ＳＲＡＭ）の場合のメモリセルの回路図である。 図１０のメモリセルの一例のレイアウト図である。 図１１のメモリセルのレイアウト配置を、行列状に配置した場合の模式図である。 スタティックランダムアクセスメモリ（ＳＲＡＭ）の模式的なブロック図である。
　本発明に係る車載制御装置は、図１に示されるように、機器を制御するための制御演算を実施する演算回路（ＣＰＵ）１１１と、前記演算回路が使用するデータを一時的に記憶するメモリ（記憶装置、ＲＡＭ）１１３と、前記メモリ１１３に対して供給される駆動電流を測定可能な電流測定回路１５０と、を備える。前記演算回路１１１は、前記電流測定回路１５０から取得した前記駆動電流の値に基づき、前記メモリ１１３が正常であるか否かを診断する。
　本発明に係る車載制御装置は、前記電流測定回路１５０を設けることにより、メモリ１１３が完全に故障する前に、故障の予兆を捉えることが可能である。故障の予兆を捉えるため、メモリ１１３の隣接するメモリセルに対し、例えば、互いに異なるビット値がチェック用の書込みデータ（以下、チェッカーデータと称す）として書き込まれる。そして、チェッカーデータの書き込まれた状態において、メモリ１１３の駆動電流が電流測定回路１５０により計測される。計測されたＲＡＭの駆動電流の値とあらかじめ設定された判定閾値とが比較され、メモリ１１３の状態が診断される。前記判定閾値を超える様な駆動電流が流れるメモリセルは、完全に故障していないものの、将来的に故障となるポテンシャルを持つメモリセルと見做される。すなわち、故障の予兆があるメモリセルと見做される。そして、将来的に故障となるポテンシャルを持つメモリセルを含む記憶領域のアドレスは、そのメモリセルが完全に故障する前に、メモリ１１３の空き領域（未使用の記憶領域または未使用領域）内に、あらかじめ確保されている正常なメモリセルを含む記憶領域のアドレスへと置換される。
　本発明に係る車載制御装置によれば、現時点ではメモリ１１３に対して正常にデータを読み書きできるが将来的に故障する可能性があるようなメモリ１１３の故障を、早期の段階で検出することができる。将来的に故障となるポテンシャルを持つメモリセルが完全に故障する前に、そのメモリセルを含む記憶領域のアドレスが、メモリ１１３の空き領域にあらかじめ確保された正常なメモリセルを含む記憶領域のアドレスへと置換される。そのため、車両走行中におけるメモリ１１３の故障を未然に防ぐことができる。したがって、車両走行中に、メモリ１１３の故障が原因により発生するドライバーの意図に反したエンジンやトランスミッション等のアクチュエータの誤動作、および、その誤動作に起因する車両の意図しない挙動を防ぐことが可能である。車両走行中に、ＲＡＭが故障し、フェールセーフ処理に移行する制御が行われ、運転性能が低下することを可能な限り防ぐことができる。
　また、現時点では壊れておらず、将来壊れそうなメモリセルを事前に検知して、そのメモリセルを含む記憶領域を使わない様にし、別途確保していた正常なメモリセルを含む未使用の記憶領域を使用して、本発明に係る車載制御装置により車載制御処理を継続させる。そのため、市場でのメモリ（ＲＡＭ）１１３の故障による車載制御装置のユニット交換の減少、顧客からの車載制御装置のクレーム品としての返却品の数の減少、および、車載制御装置の不良解析の削減が見込まれ、車載制御装置の信頼性が向上する。
　以下、図面を用いてより詳細に説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確化するため、実際の態様に比べ、各部の幅、形状などについて模式的に表される場合があるが、あくまでも一例であって、本発明の解釈を限定するものではない。
　図１は、本発明に係る車載制御装置１００の構成図である。車載制御装置１００は、車両が搭載する車載機器（例えば、自動変速機、エンジンなど）を電子的に制御する車載用電子制御装置（ＥＣＵ：Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）である。車載制御装置１００は、メインマイクロマイクロコンピュータ(以下、メインマイコンと称す)１１０、サブマイクロマイクロコンピュータ(以下、サブマイコンと称す)１２０、メイン電源ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）１３０、サブ電源ＩＣ１４０、電流測定回路１５０、外部メモリ１６０を備える。
　メインマイコン１１０は、車両が搭載する車載機器を制御するマイクロコンピュータ（第１マイクロコンピュータ）である。メインマイコン１１０は、例えば、アクチュエータ２３０を制御することによって車載機器を制御する。また、表示装置２４０を介してメッセージを表示することができる。メッセージは、例えば文字や画像などのメッセージ、ランプ点灯による通知など、任意の形態のものを用いることができる。
　メインマイコン１１０は、中央処理装置（ＣＰＵ）１１１、リートオンリメモリ（ＲＯＭ）１１２、ランダムアクセスメモリ（ＲＡＭ）１１３を備える。ＣＰＵ１１１は、車載機器を制御するために必要な制御演算を実施する演算装置（演算回路）である。ＲＯＭ１１２は、ＣＰＵ１１１が実行するプログラム（例えば、後述の図３Ａ～図８で説明される診断処理のプログラム）などを格納する。ＲＡＭ１１３は、ＣＰＵ１１１が使用するデータを一時的に格納する。
　サブマイコン１２０は、メインマイコン１１０と同様の構成を備えるマイクロコンピュータ（第２マイクロコンピュータ）であり、その説明は省略される。サブマイコン１２０は、メインマイコン１１０からのリクエストないし指示に従って、ＲＡＭ１１３が正常であるか否かを診断し、その診断の結果をメインマイコン１１０に対して通知する処理を実行可能である。
　車載制御装置１００は、車両が搭載するバッテリ２２０から電力の供給を受ける。メイン電源ＩＣ（メイン電源回路）１３０は、バッテリ２２０から受け取った電力ＶＢを降圧ないし昇降圧し、メインマイコン１１０に対して供給する。サブ電源ＩＣ（サブ電源回路）１４０も同様に、バッテリ２２０から受け取った電力を降圧ないし昇降圧し、サブマイコン１２０に対して供給する。
　メイン電源ＩＣ１３０は、ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１３のそれぞれに対して個別に電力（電源）ＶＢ１，ＶＢ２，ＶＢ３を供給可能なように、内部的に電源回路が３つに切り分けられている。すなわち、メイン電源ＩＣ１３０は、ＣＰＵ１１１の第１電源ＶＢ１を生成する第1電源回路ＶＧ１、ＲＯＭ１１２の第２電源ＶＢ２を生成する第２電源回路ＶＧ２、および、ＲＡＭ１１３の第３電源ＶＢ３を生成する第３電源回路ＶＧ３を含む。これは後述するように、ＲＡＭ１１３に対して供給する駆動電流がＣＰＵ１１１やＲＯＭ１１２の駆動電流の変動によって受ける影響を抑制するためである。第1電源回路ＶＧ１から発生された第１電源ＶＢ１は、電源配線（電源パス）Ｌ１を介してＣＰＵ１１１へ供給される。第２電源回路ＶＧ２から発生された第２電源ＶＢ２は、電源配線（電源パス）Ｌ２を介してＲＯＭ１１２へ供給される。第３電源回路ＶＧ３から発生された第３電源ＶＢ３は、電源配線（電源パス）Ｌ３を介してＲＡＭ１１３へ供給される。
　電流測定回路１５０は、メイン電源ＩＣ１３０からＲＡＭ１１３に対して供給される駆動電流の値を測定し、その測定結果をサブマイコン１２０に対して出力する。サブマイコン１２０はその測定結果を用いて後述する手順によりＲＡＭ１１３を診断する。サブマイコン１２０が診断を実施する理由については後述する。電流測定回路１５０の回路構成は、具体的に記載されないが、種々の回路構成が適用可能であることは、当業者には容易に理解されるであろう。測定結果は、アナログ信号としてサブマイコン１２０へ出力してもよいし、デジタル信号としてサブマイコン１２０へ出力してもよい。測定結果をデジタル信号として出力する場合、電流測定回路１５０はアナログ・デジタル変換回路ＡＤＣを含むように構成される。一方、測定結果をアナログ信号として出力する場合、サブマイコン１２０はアナログ・デジタル変換回路ＡＤＣを含むように構成される。測定結果をデジタル信号として出力する場合の方が、アナログ信号として出力する場合と比較して、車載制御装置１００内で発生する電源などのノイズに対する影響に強い。
　車両の運転者がイグニッションキーをＯＮ／ＯＦＦすると、これにともなって電源信号２１０が生成される。車載制御装置１００は、電源信号２１０にしたがってスタートアップ／シャットダウンする。メイン電源ＩＣ１３０とサブ電源ＩＣ１４０は、これにともなって各マイコン１１０，１２０に対して電力を供給し、または遮断する。
　外部メモリ１６０は、ＲＡＭ１１３に対する診断結果や診断対象としたアドレス範囲などを記憶するための電気的に書き込みおよび消去可能な不揮発性メモリとされる記憶装置である。後述されるように、メインマイコン１１０／サブマイコン１２０は、車載制御装置１００がスタートアップやシャットダウンするときに、またスタートアップ後の定常処理中において、ＲＡＭ１１３のそれぞれ異なる記憶領域を診断する。そのため、次回診断すべきアドレス範囲は、外部メモリ１６０内へ格納される。外部メモリ１６０は、メイン電源ＩＣ１３０またはサブ電源ＩＣ１４０から電力を受ける。外部メモリ１６０は、特に制限されないが、フラッシュメモリやＥＥＰＲＯＭなどの不揮発性記憶装置を利用することができる。なお、定常処理の一例には、車載制御装置１００により行われる、エンジンやトランスミッション等のアクチュエータの制御や診断、フェールセーフ処理がある。
　図２Ａ、図２Ｂおよび図２Ｃは、診断用データとしてのチェッカーデータを、ＲＡＭ１１３のメモリセルへ書き込んだ状態を示している。各図において、ＲＡＭ１１３のメモリセルとして、３行３列のアレイ状に配置された９個のメモリセル１１３１が例示的に示される。
　図２Ａは、ＲＡＭ１１３に対してチェッカーデータを書き込んだときの各メモリセルが格納しているビット値を模式的に示す一例の図である。ＲＡＭ１１３が備える各メモリセル１１３１は、共通の電源ライン１１３２と接続されている。図２Ａに示すように、チェッカーデータは隣接する上下左右のメモリセル１１３１間で互いに異なるビット値のデータを格納するように構成されている。すなわち、例示的に示される３行３列に配置された９個のメモリセル１１３１において、１行目の３個のメモリセルには、１、０、１のビット値のデータがそれぞれ格納される。２行目の３個のメモリセルには、０、１、０のビット値のデータがそれぞれ格納される。３行目の３個のメモリセルには、１、０、１のビット値のデータがそれぞれ格納される。２行目２列目に対応するメモリセルを基準とすると、隣接する上下左右のメモリセル１１３１間で互いに異なるビット値のデータを格納するように構成されている。メモリセル１１３１は、一般的に、その記憶ノードの電位の大小(または、ハイレベル“１”、ローレベル“０”)によってビット値を表すので、メモリセル１１３１間で互いに異なるビット値を格納することにより、隣接するメモリセル１１３１は互いに異なる電位となる。
　ＲＡＭ１１３を製造する半導体製造工程において混入した異物が、隣接するメモリセル１１３１間に残存していることを想定する。この場合、当該異物によって隣接メモリセルの記憶ノード間が架橋される。架橋された隣接するメモリセルの記憶ノードが互いに異電位である場合、その電位差に応じて隣接するメモリセルの記憶ノード間でリーク電流が流れることとなる。そうすると、異物が存在していない場合と比較して、ＲＡＭ１１３の駆動電流が大きくなる。
　サブマイコン１２０は、後述されるように、ステップＳ２０３、Ｓ４０３、Ｓ６０３において、このことを利用してＲＡＭ１１３の異常を診断する。仮にメモリセル１１３１に対するデータ読み書きが正常に実施できるとしても、かかる異物の存在は将来において短絡故障を生じさせる可能性がある。そのため、本発明においては、異常と診断されたメモリセルを含む記憶領域のアドレスは、あらかじめＲＡＭ１１３の空き領域(未使用の記憶領域または未使用領域)に確保された正常なメモリセルを含む記憶領域のアドレスへ置換される。それにより、車両走行中に、メモリ１１３の故障が原因により発生するドライバーの意図に反したエンジンやトランスミッション等のアクチュエータの誤動作、および、その誤動作に起因する車両の意図しない挙動を防ぐことが可能である。
　但し、隣接するメモリセル１１３１が互いに同じビット値を格納している場合、隣接するメモリセルの記憶ノード間の電位差はほぼない。この場合、仮に隣接メモリセルの記憶ノード間に異物が存在して架橋されたとしても、リーク電流は流れないか、または、僅かであると考えられる。駆動電流に基づき異物の存在を顕著に検出するためには、図２Ａに示すように隣接するメモリセルの記憶ノードが互いに異なるビット値を格納することが望ましい。すなわち、チェッカーデータは、隣接するメモリセルの記憶ノード間に異物が存在して架橋されていた場合に、リーク電流を顕在化させる様なデータパターンが選択される。
　図２Ｂは、ＲＡＭ１１３に対してチェッカーデータを書き込んだときの各メモリセルが格納しているビット値を模式的に示す他の一例の図である。例示的に示された９個のメモリセル１１３１において、１行目の３個のメモリセルには、１、１、１のビット値のデータが格納される。２行目の３個のメモリセルには、０、０、０のビット値のデータが格納される。３行目の３個のメモリセルには、１、１、１のビット値のデータが格納される。
このチェッカーデータは、上下のメモリセル間で異なるビット値のデータを格納するように構成されている。すなわち、２行目の３個のメモリセル１１３１と、１行目および３行目のそれぞれ３個のメモリセル１１３１とで、異なるビット値のデータを格納するように構成されている。このチェッカーデータは、例えば、上下に配置されたメモリセルの記憶ノード間の短絡によるリーク電流の検出に有効である。
　図２Ｃは、ＲＡＭ１１３に対してチェッカーデータを書き込んだときの各メモリセルが格納しているビット値を模式的に示す他の一例の図である。９個のメモリセル１１３１において、１行目の３個のメモリセルには、１、０、１のビット値のデータが格納される。
２行目の３個のメモリセルには、１、０、１のビット値のデータが格納される。３行目の３個のメモリセルには、１、０、１のビット値のデータが格納される。このチェッカーデータは、左右のメモリセル間で異なるビット値のデータを格納するように構成されている。すなわち、２列目の３個のメモリセル１１３１と、１列目および３列目のそれぞれ３個のメモリセル１１３１とで、異なるビット値のデータを格納するように構成されている。
このチェッカーデータは、例えば、左右に配置されたメモリセルの記憶ノード間の短絡によるリーク電流の検出に有効である。
　チェッカーデータのデータパターンの構成は、メモリセルのレイアウト構成およびアレイ状に配置される複数のメモリセルのレイアウト構成に依存する。より具体的には、メモリセルの記憶ノードのレイアウト構成およびメモリセル間の記憶ノードの配置や距離に依存するため、診断対象のＲＡＭ１１３に採用されるメモリセルのレイアウト構成および複数のメモリセルのレイアウト構成を考慮して選択するのが良い。
　図３Ａおよび図３Ｂは、車載制御装置１００がスタートアップするとき、メインマイコン１１０がＲＡＭ１１３を診断する手順を説明するフローチャートの一例である。以下、図３の各ステップについて説明する。図３Ａに示される１，２，３の部分は、図３Ｂに示される１，２，３の部分にそれぞれ接続される。
　（図３Ａ：ステップＳ１００）
　メインマイコン１１０は、電源が投入されたことを示す電源信号２１０を受信すると、本フローチャートを開始する。本フローチャートを開始する時点において、メイン電源ＩＣ１３０とサブ電源ＩＣ１４０はそれぞれ電源信号２１０にしたがって電力供給を開始済であるものとする。
　（図３Ａ：ステップＳ１０１）
　メインマイコン１１０は、外部メモリ１６０から前回実施したＲＡＭ１１３に対する診断結果と、今回診断するＲＡＭ１１３上の記憶領域のアドレスを読み出す。
　（図３Ａ：ステップＳ１０２）
　前回実施したＲＡＭ１１３に対する診断により故障と判定された場合は、ステップＳ１１２へスキップする。正常または診断未実施である場合は、ステップＳ１０３へ進む。ここでいう前回診断結果とは、例えば、後述するようにスタートアップ時とシャットダウン時と走行中各々においてＲＡＭ１１３の診断を実施する場合は、前回シャットダウン時における診断結果である。前回シャットダウン時においてＲＡＭ１１３が故障であったのであれば、今回スタートアップ時も故障であると考えられるので、かかる場合はステップＳ１１２へスキップすることとした。
　（図３Ａ：ステップＳ１０３）
　メインマイコン１１０は、ステップＳ１０１で読み出した診断対象アドレスの記憶領域に格納されたデータを、あらかじめ退避用に用意した退避領域に退避する。
　（図３Ａ：ステップＳ１０４）
　メインマイコン１１０は、ステップＳ１０１で読み出した診断対象アドレスに対して、診断用データとされるチェッカーデータを書き込む。図２Ａ、図２Ｂ、図２Ｃで説明したように、チェッカーデータは隣接するメモリセルが互いに異なるビット値を格納することにより互いに異電位となるように構成されたデータである。
　（図３Ａ：ステップＳ１０５）
　メインマイコン１１０は、チェッカーデータを書き込んだアドレスからデータを読み出す。読み出したデータと書き込んだチェッカーデータが一致する場合はステップＳ１０５へ進み、一致しない場合はステップＳ１０８へ進む。
　（図３Ｂ：ステップＳ１０６）
　メインマイコン１１０は、サブマイコン１２０に対して、ＲＡＭ１１３の駆動電流を測定するよう指示する。サブマイコン１２０は、後述の図４で説明するフローチャートにしたがって駆動電流を測定し、その測定結果をメインマイコン１１０に対して通知する。
　（図３Ｂ：ステップＳ１０７）
　メインマイコン１１０は、サブマイコン１２０から駆動電流の測定結果を受け取る。測定結果が正常である場合はステップＳ１０８へ進み、異常である場合はステップＳ１０９へ進む。
　（図３Ｂ：ステップＳ１０８）
　測定結果が正常である場合、ステップＳ１０３で退避したデータが、現在の診断領域へ書き戻される。
　（図３Ｂ：ステップＳ１０９）
　メインマイコン１１０は、故障と判断したメモリセルの置換後の記憶領域として、あらかじめ用意している、ＲＡＭ１１３の空き領域(未使用領域)の有無を確認する。ＲＡＭ１１３の空き領域が有る場合、ステップＳ１１０に進み、ＲＡＭ１１３の空き領域が無い場合は、ステップＳ１１２に進む。空き領域(未使用領域)とは、ＣＰＵ１１１により利用さるデータが格納されていない部分の記憶領域を意味する。
　（図３Ｂ：ステップＳ１１０）
　メインマイコン１１０は、Ｓ１０３で退避したデータを空き領域にコピーする。
　（図３Ｂ：ステップＳ１１１）
　メインマイコン１１０は、故障と診断したメモリのアドレスをあらかじめＲＡＭ１１３の空き領域に確保している正常なメモリのアドレスに置換する。
　（図３Ｂ：ステップＳ１１２）
　メインマイコン１１０は、外部メモリ１６０にＲＡＭ１１３の診断結果と次回の診断対象アドレスを格納する。
　（図３Ｂ：ステップＳ１１３）
　メインマイコン１１０は、ＲＡＭ１１３の診断結果が故障であった旨のメッセージを表示装置２４０上に表示する。
　（図３Ｂ：ステップＳ１１４）
　メインマイコン１１０は、フェールセーフモードを開始する。フェールセーフモードとは、機能を縮退して安全側に倒した動作を実施するモードである。メインマイコン１１０は、フェールセーフモードにおいては、ＲＡＭ１１３の故障により車両を誤制御することを防止するため、運転者の操縦指示に基づいた自動車制御を無効とし、安全な走行モードとなるようにアクチュエータ２３０を制御する。
　（図３Ｂ：ステップＳ１１５）
　メインマイコン１１０は、外部メモリ１６０にＲＡＭ１１３の診断結果と次回の診断対象アドレスを格納する。
　（図３Ｂ：ステップＳ１１６）
　メインマイコン１１０は、車載制御装置１００の定常処理を開始する。
　図４は、車載制御装置１００がスタートアップするとき、サブマイコン１２０がＲＡＭ１１３の駆動電流を診断する手順を説明するフローチャートの一例である。以下、図４の各ステップについて説明する。
　（図４：ステップＳ２００）
　サブマイコン１２０は、電源が投入されたことを示す電源信号２１０を受信すると、本フローチャートを開始する。本フローチャートを開始する時点において、メイン電源ＩＣ１３０とサブ電源ＩＣ１４０はそれぞれ電源信号２１０にしたがって電力供給を開始済であるものとする。
　（図４：ステップＳ２０１）
　サブマイコン１２０は、メインマイコン１１０からＲＡＭ１１３の駆動電流を測定するよう指示する命令を受け取っているか否かを判定する。指示が有る場合はステップＳ２０２へ進み、無い場合は本フローチャートを終了（ＥＮＤ）する。
　（図４：ステップＳ２０２）
　サブマイコン１２０は、電流測定回路１５０から、ＲＡＭ１１３の駆動電流値を取得する。
　（図４：ステップＳ２０３）
　サブマイコン１２０は、取得した駆動電流値が判定閾値以下であるか否かを判定する。
取得した駆動電流値が判定閾値を下回る場合はＲＡＭ１１３が正常であると判断してステップＳ２０４へ進み、取得した駆動電流値が判定閾値を上回る場合は故障であると判断してステップＳ２０５へ進む。判定閾値は、サブマイコン１２０（または、メインマイコン１１０）が備えるＲＯＭなど不揮発性メモリにあらかじめ格納しておくことができる。
　（図４：ステップＳ２０３：補足）
　本ステップにおいては駆動電流値と判定閾値を比較しているので、駆動電流を正確に取得することが必要である。ＣＰＵ１１１、ＲＯＭ１１２などのＲＡＭ１１３以外の他回路部品に対して電力を供給する電源パスと、ＲＡＭ１１３に対して電力を供給する電源パスとが共通になっていると、他回路部品の電圧や電流の影響を受けてＲＡＭ１１３の駆動電流が変動し、正確な値を取得できない可能性がある。そのため、図１で説明されたように、メイン電源ＩＣ１３０は、これら回路部品に対してそれぞれ個別に電力を提供するように、構成されている。
　（図４：ステップＳ２０４～Ｓ２０５）
　サブマイコン１２０は、メインマイコン１１０に対して、ＲＡＭ１１３の駆動電流が正常である旨の診断結果を送信する（Ｓ２０４）。サブマイコン１２０は、メインマイコン１１０に対して、ＲＡＭ１１３の駆動電流が異常である旨の診断結果を送信する（Ｓ２０５）。
　図５Ａおよび図５Ｂは、車載制御装置１００がシャットダウンするときメインマイコン１１０がＲＡＭ１１３を診断する手順を説明するフローチャートの一例である。以下図５Ａおよび図５Ｂの各ステップについて説明する。なお、図５Ａに示される４，５，６の部分は、図５Ｂに示される４，５，６の部分にそれぞれ接続される。
　（図５Ａ：ステップＳ３００～Ｓ３０１）
　メインマイコン１１０は、電源が遮断されたことを示す電源信号２１０を受信すると、本フローチャートを開始する（Ｓ３００）。メインマイコン１１０は、車載制御装置１００の定常処理を終了する（Ｓ３０１）。
　（図５Ａおよび図５Ｂ：ステップＳ３０２～Ｓ３０９）
　ステップＳ３０２～Ｓ３０８は、図３Ａおよび図３ＢのステップＳ１０１～Ｓ１０８と同様である。ただし、ステップＳ３０３において、先回診断結果が異常である場合には、図５ＢのステップＳ３１４に移行する。
　（図５Ｂ：ステップＳ３１０）
　メインマイコン１１０は、故障と判断したメモリセルの置換後の領域とてあらかじめ用意している、ＲＡＭ１１３の空き領域の有無を確認する。ＲＡＭ１１３の空き領域が有る場合は、Ｓ３１１に進み、ＲＡＭ１１３の空き領域が無い場合は、Ｓ３１３に進む。
　（図５Ｂ：ステップＳ３１１～Ｓ３１２）
　ステップＳ３１１～Ｓ３１２は、図３ＢのステップＳ１１０～Ｓ１１１と同様である。
　（図５Ｂ：ステップＳ３１３）
　ステップＳ３１３は、図３ＢのステップＳ１１５と同様である。
　（図５Ｂ：ステップＳ３１４～３１５）
　メインマイコン１１０は、メイン電源ＩＣ１３０とサブ電源ＩＣ１４０に対してシャットダウン信号を送信する（Ｓ３１４）。これにより各電源ＩＣは電力供給を停止するので、メインマイコン１１０、サブマイコン１２０はＯＦＦになる（Ｓ３１５）。
　なお、ステップＳ３１４に移行する前に、再び、メインマイコン１１０が電源の投入されたことを示す電源信号２１０を受信する場合もあり得る。そのため、ステップＳ３０９において、退避されたデータが現在の診断領域へ書き戻すステップＳ３０９が実行される。それにより、再度、図３Ａおよび図３Ｂのフローチャートが実行されることとなる。
　図６は、車載制御装置１００がシャットダウンするとき、サブマイコン１２０がＲＡＭ１１３を診断する手順を説明するフローチャートである。本フローチャートを開始する時点において、メイン電源ＩＣ１３０とサブ電源ＩＣ１４０はそれぞれ電力の供給を継続しているものとする。以下、図６の各ステップについて説明する。車載制御装置１００がシャットダウンするとき、本フローチャートのステップＳ４００に移行する。
　（図６：ステップＳ４０１～Ｓ４０５）
　ステップＳ４０１～Ｓ４０５は、図４のステップＳ２０１～Ｓ２０５と同様である。
　（図６：ステップＳ４０６）
　サブマイコン１２０は、メインマイコン１１０により、ステップＳ３１５でサブ電源ＩＣへシャットダウン信号が送られるため、電源ＯＦＦとなる。
　図７Ａおよび図７Ｂは、車載制御装置１００が定時処理中に、メインマイコン１１０がＲＡＭ１１３を診断する手順を説明するフローチャートである。定常処理とは、車載制御装置１００により、エンジンやトランスミッション等のアクチュエータの制御や診断、通信等の処理が複数にタスクに分割され、一定周期毎に実行される。図７Ａおよび図７Ｂに示す、本発明のＲＡＭ１１３を診断するタスクは、定常処理の一部のタスクとして実行される。以下、図７Ａおよび図７Ｂの各ステップについて説明する。なお、図７Ａに示される７，８，９の部分は、図７Ｂに示される７，８，９の部分にそれぞれ接続される。
　（図７Ａ：ステップＳ５００）
　メインマイコン１１０は、電源が投入されたことを示す電源信号２１０を受信し、図３Ａおよび図３Ｂのスタートアップ処理を完了し、定常処理に移行した後、本フローチャートを開始する。
　（図７Ａおよび図７Ｂ：ステップＳ５０１～Ｓ５１５）
　ステップＳ５０１～Ｓ５１５は、図３Ａおよび図３ＢのステップＳ１０１～Ｓ１１５と同様である。
　図８は、車載制御装置１００が定時処理中に、サブマイコン１２０がＲＡＭ１１３を診断する手順を説明するフローチャートの一例である。以下図８の各ステップについて説明する。
　（図８：ステップＳ６００）
　サブマイコン１２０は、電源が投入されたことを示す電源信号２１０を受信し、図３Ａおよび図３Ｂのスタートアップ処理を完了し、定常処理に移行した後、本フローチャートを開始する。
　（図８：ステップＳ６０１～Ｓ６０５）
　ステップＳ６０１～Ｓ６０５は、図４のステップＳ２０１～Ｓ２０５と同様である。
　図９は、ＲＡＭ１１３が有する記憶領域を示すアドレス図の一例である。ＲＡＭ１１３が有する全記憶領域を一度に診断しようとすると、診断時間が長くかかる。また、メモリセル上における故障領域を判別する必要がある。そのため、図９に示すように、診断対象アドレスが複数に分割されることで、ＲＡＭ１１３が有する全記憶領域は複数の診断領域に分割される。そして、図３Ａ～図８で説明された様に、スタートアップ時／シャットダウン時/定常処理のいずれかまたは双方において、それぞれ異なるアドレスの記憶領域が診断領域として診断することとした。メインマイコン１１０／サブマイコン１２０は、診断を実施する毎に、次の診断対象アドレスを外部メモリ１６０に書き込み、次回の診断時はこれにしたがって診断対象アドレスを決定する。
　メモリアドレス００００ｈ－ＦＦＥＥｈ（末尾のｈは、１６進アドレス示す）の診断領域７００～７０２は、先頭の診断領域は７００、次回診断領域７０１、最後の診断領域７０２で構成される。最後の診断領域７０２まで診断が進んだ場合、先頭の診断領域７００に戻る。診断領域に元々格納されていたデータを退避する記憶領域として、メモリアドレスＦＦＥＦｈに、診断領域のデータの退避領域７０３が確保される。メモリアドレスＦＦＦ０ｈ－ＦＦＦＦｈは、空き領域(未使用領域)７０４として確保される。故障とした診断した記憶領域の置換後の記憶領域７０５は、空き領域(未使用領域)７０４内に確保される。異常セルのアドレス置換後の記憶領域が空き領域の記憶容量を超える場合は、正常な領域のメモリセルへの置換は不可となる。この場合、メインマイコン１１０は、ＲＡＭ１１３の診断結果が故障であった旨のメッセージを表示装置２４０上に表示し、フェールセーフモードを開始する。なお、上記で説明されたメモリアドレスの領域の割付けは、一例であり、それに限定されるものではなく、適宜変更されてよい。
　図１０は、ＲＡＭ１１３がスタティック　ランダム　アクセス　メモリ（ＳＲＡＭ：Ｓｔａｔｉｃ　Ｒａｍｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の場合のメモリセルＭＣの回路図を示す。メモリセルＭＣは、ＣＭＯＳ型の６トランジスタであり、以下を含む。
　メモリセルＭＣは、ＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２およびＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２，ＮＤ１，ＮＤ２を含む。負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２のソース・ドレイン経路は、それぞれ電源電位（ＶＤＤ）１１３２のラインと第１および第２記憶ノードＭＢ，ＭＴとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ，ＭＢに接続される。駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ１，ＮＤ２のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ，ＭＴと接地電位（ＶＳＳ）１１３３のラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ，ＭＢに接続される。転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２のソース・ドレイン経路は、それぞれ記憶ノードＭＢ，ＭＴとビット線／ＢＬ，ＢＬとの間に接続され、それらのゲートはともにワード線ＷＬに接続される。ＭＯＳトランジスタＰＭ１，ＮＤ１は、第２記憶ノードＭＴの信号の反転信号を第１記憶ノードＭＢに与えるインバータを構成する。ＭＯＳトランジスタＰＭ２，ＮＤ２は、第２記憶ノードＭＢの信号の反転信号を第１記憶ノードＭＴに与えるインバータを構成する。２つのインバータは、第１および第２記憶ノードＭＢ，ＭＴの間に逆並列に接続されており、ラッチ回路を構成している。
　ワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２が導通する。書込データ信号に応じてビット線対ＢＬ，／ＢＬのうちの一方のビット線（たとえばＢＬ）を「Ｈ」レベルにするとともに他方のビット線（この場合は／ＢＬ）を「Ｌ」レベルにすると、ＭＯＳトランジスタＰＭ２，ＮＤ１が導通するとともにＭＯＳトランジスタＰＭ１，ＮＤ２が非導通になり、記憶ノードＭＢ，ＭＴのレベルがラッチされる。ワード線ＷＬを非選択レベルの「Ｌ」レベルにすると、ＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２が非導通になり、メモリセルＭＣにデータ信号が記憶される。
　読出動作時は、ビット線対ＢＬ，／ＢＬを「Ｈ」レベルにプリチャージした後、ワード線ＷＬを選択レベルの「Ｈ」レベルにする。これにより、ビット線（この場合は／ＢＬ）からＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２を介して接地電位ＧＮＤのラインに電流が流出し、ビット線／ＢＬの電位が低下する。ビット線ＢＬと／ＢＬの電位を比較することにより、メモリセルＭＣの記憶データを読出すことができる。
　メモリセルＭＣが、ハイレベルのデータ“１”を記憶している場合、第１および第２記憶ノードＭＢ，ＭＴのレベルは、それぞれ“０”、“１”とされる。メモリセルＭＣが、ローレベルのデータ“０”を記憶している場合、第１および第２記憶ノードＭＢ，ＭＴのレベルは、それぞれ“１”、“０”とされる。
　実際のＲＡＭ１１３においては、後述される図１３に示されるように、メモリセルＭＣが行列状に複数設けられる。図１３には示されていないが、複数のメモリセルＭＣの電源電位（ＶＤＤ）１１３２のラインは共通に結合される。結合された電源電位（ＶＤＤ）１１３２のラインは、図１に示される電流測定回路１５０に結合される。
　同様に、図１３には示されていないが、複数のメモリセルＭＣの接地電位（ＶＳＳ）１１３３のラインは結合される。なお、図１では、ＲＡＭ１１３の駆動電流を電流測定回路１５０により計測する例が示されたが、それに代えて、ＲＡＭ１１３の消費電流の値が計測されてもよい。この場合、例えば、接地電位（ＶＳＳ）１１３３のラインに電流測定回路１５０が設けられる。ＲＡＭ１１３の駆動電流および消費電流は、ＲＡＭ１１３の動作電流と言い換えても良いことは言うまでもない。
　図１１は、図１０に示すメモリセルＭＣの模式的なレイアウト図の一例である。ポリシリコンなどのゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４を含む。ゲート電極Ｇ１は、ＮチャネルＭＯＳトランジスタＮＴ１のゲートとされ、ワード線ＷＬに結合される。ゲート電極Ｇ２は、ＮチャネルＭＯＳトランジスタＮＤ１およびＰチャネルＭＯＳトランジスタＰＭ１のゲートとされる。ゲート電極Ｇ３は、ＮチャネルＭＯＳトランジスタＮＤ２およびＰチャネルＭＯＳトランジスタＰＭ２のゲートとされる。ゲート電極Ｇ４は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートとされ、ワード線ＷＬに結合される。
　ゲート電極Ｇ１およびＧ２を不純物導入マスクとしてＮ型領域ＮＲ１が形成れて、ＮチャネルＭＯＳトランジスタＮＴ１およびＮＤ１が形成される。ゲート電極Ｇ４およびＧ３を不純物導入マスクとしてＮ型領域ＮＲ２が形成れて、ＮチャネルＭＯＳトランジスタＮＴ２およびＮＤ２が形成される。ゲート電極Ｇ２を不純物導入マスクとしてＰ型領域ＰＲ１が形成れて、ＰチャネルＭＯＳトランジスタＰＭ１が形成される。ゲート電極Ｇ３を不純物導入マスクとしてＰ型領域ＰＲ２が形成れて、ＰチャネルＭＯＳトランジスタＰＭ２が形成される。ビット線／ＢＬは、図１１において、ゲート電極Ｇ１より上側に形成されたＮ型領域ＮＲ１（ＮチャネルＭＯＳトランジスタＮＤ１のソース）に結合される。ビット線／ＢＬは、図１１において、ゲート電極Ｇ１より上側に形成されたＮ型領域ＮＲ１（ＮチャネルＭＯＳトランジスタＮＴ１のソースまたはドレイン）に結合される。ビット線ＢＬは、図１１において、ゲート電極Ｇ４より下側に形成されたＮ型領域ＮＲ２（ＮチャネルＭＯＳトランジスタＮＴ２のソースまたはドレイン）に結合される。電源電位（ＶＤＤ）１１３２のラインは、図１１において、ゲートＧ２の下側に形成されるＰ型領域ＰＲ１（ＰＭ１のソース）およびゲートＧ３の上側に形成されるＰ型領域ＰＲ２（ＰＭ２のソース）に結合される。接地電位（ＶＳＳ）１１３３のラインは、図１１において、ゲートＧ２の下側に形成されるＮ型領域ＮＲ１（ＮチャネルＭＯＳトランジスタＮＤ１のソース）およびゲートＧ３の上側に形成されるＮ型領域ＮＲ２（ＮチャネルＭＯＳトランジスタＮＤ２のソース）に結合される。
　第１記憶ノードＭＢは、ゲート電極Ｇ１とＧ２との間のＮ型領域ＮＲ１（ＮチャネルＭＯＳトランジスタＮＤ１のドレイン）と、ＰチャネルＭＯＳトランジスタＰＭ１のドレイン側のＰ型領域ＰＲ１と、ゲート電極Ｇ３と、を配線ＬＷ１で結合することにより構成される。第２記憶ノードＭＴは、ゲート電極Ｇ３とＧ４との間のＮ型領域ＮＲ２（ＮチャネルＭＯＳトランジスタＮＤ２のドレイン）と、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン側のＰ型領域ＰＲ２と、ゲート電極Ｇ２と、を配線ＬＷ２で結合することにより構成される。
　図１２は、図１１のメモリセルのレイアウト配置を、行列状に配置した場合の模式図である。例示的に示されたメモリセルＭＣ１－ＭＣ９が、行列状に配置されている。メモリセルＭＣ５には、図１１の第１および第２記憶ノードＭＢ，ＭＴが模式的に示される。他のメモリセルの記憶ノードについては、図面が複雑となるので、省略される。メモリセルＭＣ１－ＭＣ９のレイアウト配置は、当業者にとって容易に理解されるように、例えば、メモリセルＭＣ５を基準とした場合、鏡面対称配置、線対称配置、あるいは、繰り替えし配置などが採用できる。図１２において、距離Ｄ１は、横方向（Ｘ方向）において、左右の隣り合うメモリセル間の記憶ノードの間隔を示している。距離Ｄ２は、縦方向（Ｙ方向）において、上下の隣り合うメモリセル間の記憶ノードの間隔を示している。
　一般的に、ＲＡＭ１１３がスタティックランダムアクセスメモリ（ＳＲＡＭ）とされる場合、半導体製造プロセスの最小加工寸法によって、メモリセルＭＣ１－ＭＣ９が形成される。したがって、距離Ｄ１ないし距離Ｄ２は、極めて狭くされている。上述されるように、半導体製造工程において混入した異物が、隣接するメモリセルの記憶ノード間（Ｄ１またはＤ２）に残存していることを想定する場合、当該異物によって隣接メモリセルの記憶ノード間が架橋される可能性がある。架橋された隣接するメモリセルの記憶ノードが互いに異電位である場合、その電位差に応じて隣接するメモリセルの記憶ノード間でリーク電流が流れることとなる。したがって、チェッカーデータは、メモリセルの記憶ノードのレイアウト構成およびメモリセル間の各記憶ノードの配置やその距離などを考慮して、図２Ａ、図２Ｂ、および図２Ｃで説明されたチェッカーデータから適宜選択ないしその組み合わせを利用するなど選択可能である。
　図１３は、ＲＡＭ１１３がスタティックランダムアクセスメモリ（ＳＲＡＭ）の場合の模式的なブロック図である。複数のメモリセルＭＣが、行列状に配置されてメモリセルアレイＭＡが構成される。行列状に配置された複数のメモリセルアレイにおいて、１行目に配置されたメモリセルに第１ワード線（ＷＬ０）が結合され、２行目に配置されたメモリセルに第２ワード線（ＷＬ１）が結合され、３行目に配置されたメモリセルに第３ワード線（ＷＬ２）が結合される。同様にして、第４ワード線（ＷＬ３）、第５ワード線（ＷＬ４）、第６ワード線（ＷＬ５）、第７ワード線（ＷＬ６）から第ｎ－１ワード線（ＷＬｎ）が設けられる。また、１列目に配置されたメモリセルに第１ビット線対（／ＢＬ０、ＢＬ０）が結合される。２列目に配置されたメモリセルに第２ビット線対（／ＢＬ１、ＢＬ１）が結合される。同様にして、第３ビット線対（／ＢＬ２、ＢＬ２）から第ｎ－１ビット線対（／ＢＬｎ、ＢＬｎ）が設けられる。なお、上述のワード線の数及びビット線対の数は、一例である。
　行選択回路ＲＤＥＣは、ＣＰＵ１１１から供給された行アドレス信号に従って、複数のワード線（ＷＬ０－ＷＬｎ）のうち、行アドレス信号に対応する１本のワード線を選択レベルする。列選択回路ＣＤＥＣはＣＰＵ１１１から供給された列アドレス信号に従って、複数のビット線対（／ＢＬ０、ＢＬ０―／ＢＬｎ、ＢＬｎ）のうち、行アドレス信号に対応する１または複数のビット線対を選択レベルする。入出力制御回路ＩＯＣＫＴは、データ読み出しの場合、選択されたワード線および選択された１または複数のビット線対に結合された１または複数のメモリセルからデータを読み出し、その読み出されたデータをＣＰＵ１１１へ供給する。一方、データ書き込みの場合、入出力制御回路ＩＯＣＫＴは、ＣＰＵ１１１から供給されたデータを、選択されたワード線および選択された１または複数のビット線対に結合された１または複数のメモリセルへ書き込む。
　図９では、ＲＡＭ１１３のアドレスに基づいて診断領域が設定されたが、特に制限されないが、ＲＡＭ１１３のワード線の本数によって診断領域が設定されても良い。すなわち、１本のワード線に接続された複数のメモリセルを単位として、それを選択するための連続する複数のアドレスを１つの診断領域として設定しても良い。特に制限されないが、複数本のワード線、例えば、連続する３本のワード線に接続される複数のメモリセルが１つの診断領域として設定することができる。この場合、図２Ａ（または、図２Ｂ、図２Ｃ）に示されるチェッカーデータが書き込まれ、診断が実行される。連続する３本のワード線とは、図１３において、第１ワード線ＷＬ０、第２ワード線ＷＬ１および第３ワード線ＷＬ２が連続する３本のワード線を意味し、第４ワード線ＷＬ３、第５ワード線ＷＬ４および第６ワード線ＷＬ５が連続する３本のワード線を意味する。
　図１３に示されるように、第１ワード線ＷＬ０、第２ワード線ＷＬ１および第３ワード線ＷＬ２に接続される複数のメモリセルが１つの診断領域Ｒ１に含まれる。第４ワード線ＷＬ３、第５ワード線ＷＬ４および第６ワード線ＷＬ５が３本のワード線に接続される複数のメモリセルが１つの診断領域Ｒ２に含まれる。診断領域Ｒ１および診断領域Ｒ２は、連続する複数のアドレスにて割り当てられているものとする。
　また、図１３に示されるように、特に制限されないが、先頭の診断領域ｒ１が、第１ワード線ＷＬ０、第２ワード線ＷＬ１および第３ワード線ＷＬ２として設定された場合、次回の診断領域ｒ２を、第３ワード線ＷＬ２、第４ワード線ＷＬ３および第５ワード線ＷＬ４として設定しても良い。すなわち、連続する２つの診断領域ｒ１、ｒ２において、重複部分（第３ワード線ＷＬ２に接続されるメモリセル）が設けられる。この場合、第３ワード線に結合されるメモリセルの記憶ノードと第４ワード線に結合されるメモリセルの記憶ノードとの間も、診断することができる。
　図１３において、行選択回路ＲＤＥＣ、列選択回路ＣＤＥＣおよび入出力制御回路ＩＯＣＫＴを含むメモリ周辺回路の電源ラインと、メモリセルアレイＭＡの電源ライン１１３２と、が分離されて構成されている場合、メモリセルの故障の診断のためには、メモリセルアレイＭＡの電源ライン１１３２に流れる駆動電流が、図１の電流測定回路１５０により計測できれば良い。これにより、メモリセルアレイＭＡの電源ライン１１３２とメモリ周辺回路の電源ラインとが分離されているため、メモリ周辺回路の駆動電流の影響を低減して、メモリセルアレイＭＡの駆動電流の変化をより確実に計測することができる。この場合、図１の電源配線Ｌ３は、メモリセルアレイＭＡの電源ライン１１３２に結合される電源配線（Ｌ３１）と、メモリ周辺回路の電源ラインに結合される電源配線（Ｌ３２）との２本の電源配線を含む構成へと変更される。そして、図１の電流測定回路１５０は、電源配線（Ｌ３１）に結合され、電源配線（Ｌ３１）に流れる駆動電流（動作電流）を計測する。
　＜本発明のまとめ＞
　本発明に係る車載制御装置１００は、前記電流測定回路１５０を設けることにより、メモリ（ＲＡＭ）１１３が完全に故障する前に、故障の予兆を捉えることが可能である。故障の予兆を捉えるため、メモリ（ＲＡＭ）１１３の隣接するメモリセル１１３１に対し、例えば、互いに異なるビット値がチェック用の書込みデータ（チェッカーデータ）として書き込まれる。チェッカーデータがメモリ（ＲＡＭ）１１３に対して書き込まれた状態で、メモリ（ＲＡＭ）１１３の駆動電流が前記電流測定回路１５０により測定される。測定された駆動電流の値が閾値を超えているか否かに基づき、メモリ（ＲＡＭ）１１３の状態が診断される。これにより、現時点では正常にデータを読み書きできるが将来的に故障を生じさせる可能性のあるメモリセル１１３１間の異物を早期の段階で検出することができる。将来的に故障を生じさせる可能性のあるメモリセルが完全に故障する前に、そのメモリセルを含む記憶領域のアドレスが、メモリ（ＲＡＭ）１１３の空き領域にあらかじめ確保された正常なメモリセルを含む記憶領域のアドレスへと置換される。そのため、車両走行中におけるメモリ（ＲＡＭ）１１３の故障を未然に防ぐことができる。したがって、車両走行中に、メモリ（ＲＡＭ）１１３の故障が原因により発生するドライバーの意図に反したエンジンやトランスミッション等のアクチュエータの誤動作、および、その誤動作に起因する車両の意図しない挙動を防ぐことが可能である。車両走行中に、ＲＡＭが故障し、フェールセーフ処理に移行する制御が行われ、運転性能が低下することを可能な限り防ぐことができる。
１００：車載制御装置、１１０：メインマイコン、１１１：ＣＰＵ、１１２：ＲＯＭ１１３：ＲＡＭ、１２０：サブマイコン、１３０：メイン電源ＩＣ、１４０：サブ電源ＩＣ、１５０：電流測定回路、１６０：外部メモリ、２１０：電源信号、２２０：バッテリ、２３０：アクチュエータ、２４０：表示装置、７００：今回の診断領域、７０１：次回の診断領域、７０２：最後の診断領域、７０３：診断領域のデータの退避領域、７０４：空き領域、７０５：異常セルのアドレス置換後の領域、１１３１：ＲＡＭ１１３を構成するメモリセル、１１３２：ＲＡＭ１１３を構成する共通の電源ライン

Claims (10)

  1. 　車両が搭載している機器を制御する車載制御装置であって、
    　前記機器を制御するための制御演算を実施可能な演算回路、
    　前記演算回路が使用するデータを一時的に記憶可能な記憶装置、
    　前記記憶装置に対して供給される駆動電流の値を測定可能な電流測定回路、
    　を備え、
    　前記演算回路は、前記電流測定回路から取得した前記駆動電流の値に基づき前記記憶装置が正常であるか否かを診断する、
    　ことを特徴とする車載制御装置。
  2. 　前記演算回路は、前記記憶装置の隣接するメモリセルに対して互いに異なるビット値を書き込むことにより、前記隣接するメモリセルが互いに異なる電位となるようにした状態で、前記診断を実施する、
    　ことを特徴とする請求項１記載の車載制御装置。 
  3. 　前記演算回路は、前記電流測定回路から取得した前記駆動電流の値が判定閾値を超えているか否かに基づき前記記憶装置が正常であるか否かを診断する
    　ことを特徴とする請求項１記載の車載制御装置。
  4. 　前記演算回路は、前記記憶装置の診断領域を故障と判断した場合、前記記憶装置の診断領域に格納されたデータを、あらかじめ用意した前記記憶装置の空き領域に格納し、前記記憶装置の診断領域のアドレスを、前記記憶装置の空き領域のアドレスへ置換する、
    　ことを特徴とする請求項１記載の車載制御装置。
  5. 　警告メッセージを表示する表示装置を備え、
    　前記演算回路は、前記診断により前記記憶装置を故障と判断し、あらかじめ用意した前記記憶装置の空き領域が故障セルのデータで置換済みの場合、前記記憶装置が故障である旨の警告メッセージを前記表示装置に表示させるとともに、所定のフェールセーフ処理を実施する、
    　ことを特徴とする請求項１記載の車載制御装置。
  6. 　前記車載制御装置は、前記記憶装置に対してのみ電力を供給する電源回路を備え、
    　前記電流測定回路は、前記電源回路が前記記憶装置に対して供給する前記駆動電流を測定する、
    　ことを特徴とする請求項１記載の車載制御装置。
  7. 　ＣＰＵ、ＲＡＭを含む第１マイクロコンピュータと、
    　前記ＣＰＵへ第１電源を供給するための第１電源配線と、
    　前記ＲＡＭへ第２電源を供給するための第２電源配線と、
    　前記第１電源配線に結合された第１電源回路と、
    　前記第２電源配線に結合された第２電源回路と、
    　前記第２電源配線に結合され、前記ＲＡＭの駆動電流の値を測定可能な電流測定回路と、
    　前記電流測定回路に結合された第２マイクロコンピュータと、
    　を含み、
    　前記第２マイクロコンピュータは、前記電流測定回路から取得した前記駆動電流の値に基づき前記ＲＡＭが正常であるか異常であるかを診断し、診断結果を前記ＣＰＵへ送付する車載制御装置。
  8. 　不揮発性メモリを、さらに、含み、
    　前記ＲＡＭは、アドレスによって判別され、それぞれが診断対象とされる複数の記憶領域を含み、
    　前記ＣＰＵは、前記不揮発性メモリへ前記診断結果と次回に診断対象とされるべき記憶領域のアドレスとを格納する、
    　ことを特徴とする請求項７記載の車載制御装置。
  9. 　前記ＣＰＵは、前記診断に際し、前記診断対象とされるべき記憶領域内に格納されたデータを前記ＲＡＭに設けられた退避領域へ格納した後、前記診断対象とされるべき記憶領域へ診断用データの書き込みを行い、前記診断用データが前記診断対象とされるべき記憶領域に書き込まれた状態で、前記第２マイクロコンピュータへ前記電流測定回路による前記ＲＡＭの前記駆動電流の値の測定を指示する、
    　ことを特徴とする請求項８記載の車載制御装置。
  10. 　前記診断用データは、前記ＲＡＭの隣接するメモリセルに互いに異なるビット値を設定する、
    　ことを特徴とする請求項９記載の車載制御装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890121A (zh) * 2018-09-07 2020-03-17 合肥沛睿微电子股份有限公司 储存装置及其nand快闪记忆体控制器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139231A (ja) * 1997-07-17 1999-02-12 Unisia Jecs Corp 車両用電子制御装置
JP2003323353A (ja) * 2002-05-01 2003-11-14 Denso Corp メモリ診断装置及び制御装置
JP2008286740A (ja) * 2007-05-21 2008-11-27 Renesas Technology Corp 半導体集積回路およびそのテスト方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3478286A (en) * 1965-07-01 1969-11-11 Ibm System for automatically testing computer memories
JPH02147968A (ja) * 1988-11-30 1990-06-06 Fuji Heavy Ind Ltd 電気回路の異常検出装置
JPH06105452A (ja) * 1992-09-25 1994-04-15 Toshiba Corp 負荷制御装置
DE19546553C1 (de) * 1995-12-13 1997-05-07 Daimler Benz Ag Verfahren zum Prüfen von elektrischen Verbrauchern in einem Fahrzeug-Bordnetz
DE19940871A1 (de) * 1998-08-27 2000-05-31 Unisia Jecs Corp Diagnosevorrichtung und Verfahren für RAM
JP2000137501A (ja) * 1998-11-02 2000-05-16 Unisia Jecs Corp Ｒａｍの診断装置
JP4135494B2 (ja) * 2002-12-19 2008-08-20 富士ゼロックス株式会社 故障診断システム
JP4397184B2 (ja) * 2003-07-14 2010-01-13 株式会社ルネサステクノロジ 演算回路装置および磁性体記憶装置
JP2005276114A (ja) * 2004-03-26 2005-10-06 Kyocera Mita Corp メモリ制御装置
JP2006091940A (ja) * 2004-09-21 2006-04-06 Matsushita Electric Ind Co Ltd メモリ制御装置
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN101910851B (zh) * 2008-02-14 2013-09-18 三菱电机株式会社 负载电流监视装置及负载功率监视装置
KR101001140B1 (ko) * 2008-11-06 2010-12-15 주식회사 하이닉스반도체 반도체 메모리 소자와 터미네이션 동작 방법
JP6161482B2 (ja) * 2013-09-19 2017-07-12 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139231A (ja) * 1997-07-17 1999-02-12 Unisia Jecs Corp 車両用電子制御装置
JP2003323353A (ja) * 2002-05-01 2003-11-14 Denso Corp メモリ診断装置及び制御装置
JP2008286740A (ja) * 2007-05-21 2008-11-27 Renesas Technology Corp 半導体集積回路およびそのテスト方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890121A (zh) * 2018-09-07 2020-03-17 合肥沛睿微电子股份有限公司 储存装置及其nand快闪记忆体控制器
CN110890121B (zh) * 2018-09-07 2021-10-22 合肥沛睿微电子股份有限公司 储存装置及其nand快闪记忆体控制器

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