WO2018070220A1 - Ａ／ｄ変換器 - Google Patents

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WO2018070220A1
WO2018070220A1 PCT/JP2017/034332 JP2017034332W WO2018070220A1 WO 2018070220 A1 WO2018070220 A1 WO 2018070220A1 JP 2017034332 W JP2017034332 W JP 2017034332W WO 2018070220 A1 WO2018070220 A1 WO 2018070220A1
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WO
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conversion
converter
adc
control unit
circuit
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Application number
PCT/JP2017/034332
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English (en)
French (fr)
Inventor
達治 松浦
明 兵庫
拓真 鈴木
晃汰 井上
昊 傘
Original Assignee
学校法人東京理科大学
ミツミ電機株式会社
達治 松浦
明 兵庫
拓真 鈴木
晃汰 井上
昊 傘
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Publication date
Application filed by 学校法人東京理科大学, ミツミ電機株式会社, 達治 松浦, 明 兵庫, 拓真 鈴木, 晃汰 井上, 昊 傘 filed Critical 学校法人東京理科大学
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type

Definitions

  • the present invention relates to an A / D converter.
  • a / D converters Analog-digital converters that convert analog signals into digital signals are widely used.
  • FIG. 39 shows an example of the configuration of the ⁇ conversion pipeline A / D converter.
  • a ⁇ conversion pipeline ADC Analog to Digital Converter
  • a ⁇ conversion pipeline ADC Analog to Digital Converter 1 includes a plurality of ⁇ conversion cyclic ADCs 10-1 to 10-n (n is a natural number of 2 or more) connected in cascade, and digital synthesis. + ⁇ value estimation unit 20.
  • the plurality of ⁇ conversion cyclic ADCs 10-1 to 10-n sample the input voltage Vin, and sequentially convert the ⁇ conversion cyclic ADC 10-1, ⁇ conversion cyclic ADC 10-2,.
  • a / D conversion is performed using the click ADC 10-n.
  • the digital synthesis + ⁇ value estimation unit 20 estimates the value of ⁇ (1 ⁇ ⁇ 2) indicating the amplification factor of the operational amplifier included in each of the plurality of ⁇ conversion cyclic ADCs 10-1 to 10-n. Further, the digital synthesis + ⁇ value estimation unit 20 synthesizes A / D conversion results output from the plurality of ⁇ conversion cyclic ADCs 10-1 to 10-n using the estimated ⁇ value, and generates a ⁇ conversion pipeline. A digital output Dout that is an A / D conversion result of the ADC 1 is output.
  • each of the plurality of ⁇ conversion cyclic ADCs 10-1 to 10-n includes an operational amplifier.
  • the operational amplifier consumes a large amount of current, and it is necessary to keep the current flowing while the signal is amplified (computed), which hinders the low power consumption of the ⁇ conversion pipeline ADC1.
  • a plurality of A / D conversion circuits including a ⁇ conversion cyclic A / D conversion circuit are combined to cause malfunction due to manufacturing variations.
  • An object of the present invention is to provide an A / D converter that has low power consumption.
  • An A / D converter (100) is an A / D converter (100) that combines a plurality of A / D conversion methods, and is a non-binary ⁇ conversion cyclic A / D converter.
  • a D conversion circuit (110) and a successive approximation type A / D conversion circuit (120) of binary or less are included, and the A / D conversion circuit in charge of A / D conversion of a predetermined bit range is provided with the ⁇ A conversion cyclic A / D converter circuit (110) is applied, and the successive approximation A / D converter circuit (the A / D converter circuit in charge of A / D conversion in a bit range lower than the predetermined bit range) 120), the A / D conversion result of the predetermined bit range by the ⁇ conversion cyclic A / D conversion circuit (110) and the residual signal after A / D conversion of the predetermined bit range A / D conversion is performed by the successive approximation A / D conversion circuit (120).
  • the successive approximation A / D converter circuit (120) uses an A / D of the lower bit range by using a capacitor array including a plurality of capacitors (C 0 to C N-1 ) having different capacitance values.
  • the conversion is performed, and the ⁇ conversion cyclic A / D conversion circuit (110) performs A / D conversion of the predetermined bit range using the capacitor array as an integration capacitor.
  • the A / D converter (100) includes a plurality of the capacitance arrays (1300), and the ⁇ conversion cyclic A / D conversion is performed using the first capacitance array (1300-1).
  • the successive approximation A / D conversion circuit (120) performs A / D conversion of the lower bit range, and the first Before the A / D conversion of the lower bit range using the first capacitor array (1300-1), the second capacitor array (1300-2) different from the first capacitor array (1300-1) is completed.
  • the ⁇ conversion cyclic A / D conversion circuit (110) performs an interleaving operation for starting A / D conversion of the predetermined bit range.
  • the one or more ⁇ conversion cyclic A / D conversion circuits (110) included in the A / D converter (100) are the ⁇ conversion cyclic A / D conversion circuits (110).
  • An input circuit (SW7) for inputting a predetermined voltage to the input node is provided.
  • the A / D converter (100) is used in the reference voltage Vref1 used in the ⁇ conversion cyclic A / D conversion circuit (110) and in the successive approximation type A / D conversion circuit (120).
  • Vref2 ⁇ Vref1 + Voff between the reference voltage Vref2 and the offset voltage Voff between the ⁇ conversion cyclic A / D conversion circuit (110) and the successive approximation A / D conversion circuit (120).
  • Vref1 and Vref2 are set so that the following holds.
  • the A / D converter is connected to a signal comparison node Vx serving as an input to a comparator (240) that performs a magnitude comparison with a reference voltage of the successive approximation A / D conversion circuit (120).
  • a D / A conversion circuit (3301) is included, and the offset voltage of the successive approximation type A / D conversion circuit (120) is canceled using the output signal of the D / A conversion circuit (3301). .
  • the A / D converter (100) includes a signal generator (3501) that inputs a dither signal to the signal comparison node Vx of the successive approximation A / D converter circuit (120).
  • the A / D converter (100) averages a plurality of A / D conversion results by the successive approximation A / D converter circuit (120), and the successive approximation A / D converter circuit (120).
  • the A / D converter (100) includes a bit length control unit (3402) that changes a bit length of A / D conversion executed by the successive approximation A / D conversion circuit (120).
  • the ⁇ conversion cyclic A / D conversion circuit (110) compares a comparison voltage to be compared with a threshold value and outputs a digital value indicating a comparison result, and ⁇ An operational amplification unit (111) having an amplification factor of (1 ⁇ ⁇ 2), performing a predetermined calculation according to the comparison result of the comparator to generate the residual signal, and an input signal
  • the switching unit (SW3) that outputs the residual signal as the comparison voltage, and a predetermined voltage is output to the A / D converter
  • a ⁇ value estimation control unit (222) that estimates the value of ⁇ using the result of A / D conversion in (100)
  • the digital synthesis unit (230) is configured to perform the ⁇ conversion cyclic type.
  • the above-mentioned place by the A / D conversion circuit (110) The result of converting the ⁇ -adic A / D conversion result in the bit range of 2 into binary using the ⁇ -value estimation result estimated by the ⁇ -value estimation control unit (222), and the successive approximation A / D
  • the A / D conversion result of the lower bit range by the D conversion circuit (120) is synthesized, and a binary A / D conversion result is output.
  • an A / D converter that combines a plurality of A / D conversion circuits including a ⁇ -conversion cyclic A / D conversion circuit, reduces malfunction due to manufacturing variations, and consumes less power. it can.
  • FIG. 6 is a diagram (1) for explaining an example of the operation of the ⁇ conversion cyclic ADC.
  • FIG. 6B is a diagram (2) for explaining an example of the operation of the ⁇ conversion cyclic ADC.
  • figure (1) which shows the example of a setting of the switch of beta conversion cyclic ADC.
  • figure (2) which shows the example of a setting of the switch of beta conversion cyclic ADC.
  • 6C is a diagram (3) illustrating a setting example of a switch of the ⁇ conversion cyclic ADC. It is a flowchart which shows the example of a process of the A / D converter which concerns on 1st Embodiment. It is a figure which shows the example of the process timing of the A / D converter which concerns on 1st Embodiment. It is a figure (1) which shows the example of a setting of the switch of the A / D converter concerning a 1st embodiment. It is FIG. (2) which shows the example of a setting of the switch of the A / D converter which concerns on 1st Embodiment. It is a figure (3) which shows the example of a setting of the switch of the A / D converter concerning a 1st embodiment.
  • FIG. (4) which shows the example of a setting of the switch of the A / D converter concerning a 1st embodiment.
  • FIG. (5) which shows the example of a setting of the switch of the A / D converter which concerns on 1st Embodiment.
  • FIG. (5) shows the example of a setting of the switch of the A / D converter which concerns on 1st Embodiment.
  • FIG. (5) shows the example of the circuit structure of the A / D converter which concerns on 2nd Embodiment.
  • It is a flowchart which shows the example of a process of the A / D converter which concerns on 2nd Embodiment.
  • FIG. (1) which shows the example of a setting of the switch of the A / D converter concerning a 2nd embodiment.
  • FIG. (2) which shows the example of a setting of the switch of the A / D converter which concerns on 2nd Embodiment.
  • FIG. (3) which shows the example of a setting of the switch of the A / D converter which concerns on 2nd Embodiment.
  • FIG. (4) which shows the example of a setting of the switch of the A / D converter which concerns on 2nd Embodiment.
  • FIG. (5) which shows the example of a setting of the switch of the A / D converter which concerns on 2nd Embodiment. It is FIG.
  • FIG. (1) shows the example of a setting of the switch of the A / D converter which concerns on 3rd Embodiment.
  • FIG. (2) which shows the example of a setting of the switch of the A / D converter which concerns on 3rd Embodiment.
  • FIG. (3) which shows the example of a setting of the switch of the A / D converter which concerns on 3rd Embodiment.
  • FIG. (4) which shows the example of a setting of the switch of the A / D converter which concerns on 3rd Embodiment.
  • FIG. (5) which shows the example of a setting of the switch of the A / D converter which concerns on 3rd Embodiment.
  • FIG (6) shows the example of a setting of the switch of the A / D converter which concerns on 3rd Embodiment. It is a figure which shows the example of the circuit structure of the A / D converter which concerns on 4th Embodiment. It is a figure which shows the example of the beta conversion pipeline A / D converter which concerns on 4th Embodiment. It is a figure (1) for demonstrating the reference voltage which concerns on 4th Embodiment. It is a figure (2) for demonstrating the reference voltage which concerns on 4th Embodiment. It is a figure which shows the example of the circuit structure of the A / D converter which concerns on 5th Embodiment.
  • a / D converter 100 is a device (or circuit) that converts an analog signal into a digital signal, converts the analog input signal Vin into a digital signal Dout having a predetermined number of bits, and outputs it. To do.
  • FIG. 1A shows an example of an A / D converter 100 according to an embodiment.
  • the A / D converter 100 includes a ⁇ conversion cyclic ADC (AnalognaDigital Converter) 110, a successive approximation ADC 120, and a digital synthesis + ⁇ value estimation unit 130.
  • the A / D converter 100 is a ⁇ (1 ⁇ ⁇ 2) base ⁇ conversion cyclic ADC 110 ( ⁇ conversion) as an A / D conversion circuit in charge of A / D conversion of upper bits that require circuit accuracy.
  • a cyclic A / D converter circuit is applied.
  • a binary successive approximation ADC 120 (successive comparison type A / D conversion circuit) is applied.
  • the successive approximation ADC 120 is not limited to a binary successive approximation ADC, and may be any one that uses a binary or lower successive approximation ADC.
  • the A / D converter 100 that combines these two A / D conversion methods includes a digital synthesis unit that synthesizes the digital bits output from the ⁇ conversion cyclic ADC 110 and the digital bits output from the successive approximation ADC 120. I need it. Further, the A / D converter 100 requires a ⁇ value estimation operation for estimating the value of ⁇ actually realized on the chip and a ⁇ estimation control unit for executing the ⁇ value estimation algorithm. In the example of FIG. 1, the digital synthesis + ⁇ value estimation unit 130 includes the digital synthesis unit and the ⁇ estimation control unit.
  • FIG. 1B shows another example of the A / D converter 100 according to an embodiment.
  • the ⁇ conversion cyclic ADC that realizes A / D conversion of the upper bits is composed of a plurality of stages of ⁇ conversion cyclic ADCs 110-1, 110-2,. Also good.
  • the successive approximation ADC 120 that realizes A / D conversion of the lower bits may be a one or more successive approximation ADC 120.
  • the A / D converter 100 applies the ⁇ conversion cyclic ADC 110 to the A / D conversion circuit in charge of A / D conversion of a predetermined bit range, and the A / D of a bit range lower than the predetermined bit range. What is necessary is just to apply the successive approximation ADC 120 to the conversion circuit.
  • the A / D converter 100 uses the successive approximation ADC 120 to convert the A / D conversion result of the predetermined bit range by the ⁇ conversion cyclic ADC 110 and the A / D converted residual signal of the predetermined bit range by the successive approximation ADC 120.
  • the A / D conversion result of the lower bit range obtained by D conversion is synthesized, and the A / D conversion result output from the A / D converter 100 is obtained.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of the A / D converter according to the first embodiment.
  • the A / D converter 100 corresponds to the A / D converter 100 shown in FIG. 1A, and includes a ⁇ conversion cyclic ADC 110, a successive approximation ADC 120, a reference voltage generation circuit 210, an overall control unit 220, and A digital synthesis unit 230 and the like are included.
  • a ⁇ conversion cyclic ADC 110 (hereinafter referred to as a first ADC) is a ⁇ -ary (non-binary) A / D conversion circuit.
  • a comparator 11 a DAC unit 12
  • An operational amplifier 13 capacitive elements 14a and 14b, and a plurality of switches SW1 to SW7 are included.
  • the first ADC 110 does not encode a digital signal by binary encoding.
  • ⁇ that uses a value of ⁇ that is a number larger than 1 and smaller than 2 is used.
  • a digital signal is encoded by hexadecimal encoding.
  • the comparator (Sub-ADC) 11 compares a predetermined threshold voltage (VCM in the example of FIG. 2) with the sampling voltage Vs output from the switch SW3 (switching unit), and compares the comparison result. A 1-bit digital signal is output.
  • the comparator 11 is realized by, for example, a comparator.
  • the comparator 11 outputs “1” when the sampling voltage Vs to be compared is higher than VCM, and outputs “0” when the sampling voltage Vs is equal to or lower than VCM.
  • VCM is, for example, the median value (for example, 0 V) of the full-scale voltage Vfs (reference voltage + Vref to ⁇ Vref) in the first ADC 110.
  • the DAC unit 12 is a circuit that selectively outputs the reference voltage + Vref or ⁇ Vref according to the comparison result of the comparator 11, and is realized by, for example, a multiplexer.
  • the DAC unit 12 outputs + Vref when the comparator 11 determines that the sampling voltage Vs is higher than VCM, and outputs ⁇ Vref when the sampling voltage Vs is determined to be lower than VCM.
  • the operational amplifier 111 has a gain (gain) that is ⁇ (1 ⁇ ⁇ 2) times, and performs a predetermined calculation according to the comparison result of the comparator 11 to generate a residual signal Vres.
  • gain ⁇ (1 ⁇ ⁇ 2) times
  • ⁇ 1 ⁇ ⁇ 2 times
  • ⁇ 1 ⁇ ⁇ 2 times
  • Cb capacitance value
  • the capacitive element 14a is a capacitive element having a capacitance value Ca
  • the capacitive element 14b is a capacitive element having a capacitance value Cb.
  • the capacitive elements 14a and 14b are realized by, for example, capacitors.
  • the switches SW1 to SW7 are switch elements that switch connection and disconnection of signals under the control of the overall control unit 220.
  • the ⁇ -converting cyclic ADC has three operation states, and the overall control unit 220 switches the switches SW1 to SW7 so as to be in a connection state corresponding to each operation state.
  • FIGS. 3A and 3B are diagrams for explaining an example of the operation of the ⁇ conversion cyclic ADC.
  • 4A, 4B, and 5 are diagrams illustrating setting examples of the switches of the first ADC 110.
  • FIG. 3A, 4B, and 5 are diagrams illustrating setting examples of the switches of the first ADC 110.
  • FIG. 3A is a flowchart showing a flow of A / D conversion processing of the first ADC 110.
  • step S301 the overall control unit 220 switches the switches SW1 to SW6 of the first ADC 110 as shown in FIG. 4A, for example, thereby changing the input signal Vin of the first ADC 110 to the capacitive element 14a (Ca), and Sampling is performed on the capacitive element 14b (Cb).
  • this state is referred to as an operation state (A).
  • the overall control unit 220 controls the switch SW1 so that the capacitive element 14b is connected to Vin, and the switch SW2 so that the capacitive element 14a is connected to Vin. To control. Further, the overall control unit 220 controls the switch SW3 so that Vin is input to the comparator 11 as the sample voltage Vs (comparison voltage). Further, the overall control unit 220 controls to disconnect the switch SW4 and connect the switches SW5 and SW6.
  • the overall control unit 220 controls the switch SW7 so that the VCM is input to the first ADC 110 only when performing the ⁇ value estimation operation for estimating the value of ⁇ . It is assumed that SW7 is fixedly set so that Vin is input.
  • FIG. 3B is a diagram illustrating the timing of the A / D conversion process of the first ADC 110. As shown in FIG. 3B, at the end of the first operation state (A), the comparison result of the comparator 11 is updated, and the first output bit (most significant bit) b 0 is output.
  • step S302 the overall control unit 220 switches the switches SW1 to SW6 of the first ADC 110, for example, as shown in FIG. 4B, thereby amplifying the signal according to the comparison result of the comparator 11. Perform the action.
  • this state is referred to as an operation state (B).
  • the overall control unit 220 controls the switch SW1 so that the capacitive element 14b is connected to the residual signal Vres output from the operational amplification unit 111, as shown in FIG. 4B. Further, the overall control unit 220 controls the switch SW2 so that the capacitive element 14a is connected to the output of the DAC unit 12. Further, the overall control unit 220 controls the switch SW3 so as to input Vres as the sample voltage Vs to the comparator 11. Furthermore, the overall control unit 220 controls to disconnect the switches SW4 and SW5 and connect the switch SW6.
  • step S303 the overall control unit 220 performs a cyclic sampling operation by switching the switches SW1 to SW6 of the first ADC 110, for example, as shown in FIG. In the following description, this state is referred to as an operation state (C).
  • the overall control unit 220 controls the switch SW1 so that the capacitive element 14b is connected to the residual signal Vres, and the capacitive element 14a is connected to the residual signal Vres.
  • the switch SW2 is controlled as described above.
  • the overall control unit 220 controls the switch SW3 so as to output a residual signal Vres as the sample voltage Vs to the comparator 11.
  • the overall control unit 220 controls the switch SW4 to be connected and the switches SW5 and SW6 to be disconnected.
  • the first ADC 110 samples the residual signal Vres stored in the capacitive element 14b generated by the signal amplification operation in step S302 in the capacitive element 14a on the input side.
  • step S304 the overall control unit 220 determines whether a predetermined number of bits X (for example, 5 bits) has been obtained.
  • the overall control unit 220 ends one A / D conversion process. On the other hand, if the predetermined number of bits is not obtained, the overall control unit 220 returns the process to step S302 and executes the same process again.
  • the successive approximation ADC 120 (hereinafter referred to as the second ADC) includes N capacitive elements C 0 to C N ⁇ 1 having a binary (binary) weighted value, and one dummy.
  • capacitor array including a capacitor C d, the comparator 240, SAR250, a switch SW10, switch array SW_SAR, SW_Vres like.
  • the capacitive elements C 0 to C N ⁇ 1 and C d are configured by a combination of capacitive elements of unit capacitance. You may do it.
  • the outputs of the switches connected to + Vref and ⁇ Vref have the same logic (D N ⁇ 1 ,..., D 0 , D d ).
  • the SAR 250 changes the output voltage Vx by sequentially switching the switches from the upper bit (D N-1 ) side, and performs successive approximation A / D conversion that specifies an A / D conversion value by a bisection method.
  • the comparator 240 compares a predetermined threshold voltage (for example, V CM ) with an output voltage Vx (hereinafter, a terminal to which the voltage Vx is input is referred to as a voltage comparison node), and compares the comparison result. and outputs a 1-bit digital values d Y shown.
  • the overall control unit 220 connects the switches included in the switch array SW_Vres, so that the residual signal Vres after the A / D conversion of the upper bits in the first ADC 110 is performed by the second ADC 120. Input as an input signal. As a result, the second ADC 120 performs A / D conversion of the input residual signal Vres to identify the lower bits.
  • the reference voltage generation circuit 210 generates a reference value + Vref, ⁇ Vref, and a median value VCM (for example, 0 V) of + Vref to ⁇ Vref.
  • the overall control unit 220 includes a switch control unit 221, a ⁇ value estimation control unit 222, and an AD conversion control unit 223.
  • the switch control unit 221 outputs a control signal for controlling connection / disconnection of the switches SW1 to SW7, SW10, the switch array SW_Vres and the like according to the control of the ⁇ value estimation control unit 222 or the AD conversion control unit 223.
  • the ⁇ value estimation control unit 222 estimates the value of the amplification factor ⁇ of the operational amplification unit 111 actually realized on the chip. For example, the ⁇ value estimation control unit 222 controls the switch SW7 to input the median value VCM of the reference voltages + Vref and ⁇ Vref to the input of the A / D converter 100, and executes A / D conversion. Further, the ⁇ value estimation control unit 222 obtains an A / D conversion result starting from zero and an A / D conversion result starting from 1 as the first bit obtained as a result of executing the A / D conversion. Focusing on the equality, the value of ⁇ is estimated.
  • the AD conversion control unit 223 uses the switch control unit 221 to control connection / disconnection of the switches SW1 to SW7, SW10 and the switch array SW_Vres, and controls A / D conversion in the A / D converter 100.
  • the digital synthesis unit 230 includes a Radix conversion unit 231 and an adder 232.
  • Radix conversion unit 231 a ⁇ advance digital bit B x output from the ⁇ transformation cyclic ADC 110, using the estimated results of the ⁇ value by ⁇ value estimation control unit 222, and converts the Radix from ⁇ proceeds to binary 2
  • the base digital bit DB x is generated.
  • the adder 232 adds the binary digital bit DB x generated by the Radix conversion unit 231 and the digital bit D y output from the successive approximation ADC 120 to generate a binary digital output signal Dout.
  • FIG. 6 is a flowchart showing an example of processing of the A / D converter according to the first embodiment.
  • processing 610 in steps S601 to S605 indicates processing by the first ADC 110
  • processing 620 illustrated in steps S606 and S607 indicates processing by the second ADC 120.
  • the processing in steps S601 to S604 in FIG. 6 corresponds to the processing in steps S301 to S304 in FIG. 3A, and thus detailed description thereof is omitted here.
  • step S601 the AD conversion control unit 223 of the overall control unit 220 performs a sampling operation for sampling the input signal Vin into the capacitive element 14a (Ca) and the capacitive element 14b (Cb).
  • the AD conversion control unit 223 uses the switch control unit 221 to switch the switches SW1 to SW6 and SW10 and the switch array SW_Vres of the A / D converter 100 as illustrated in FIG. In the following description, this state is referred to as an operation state (A).
  • the AD conversion control unit 223 of the overall control unit 220 sets the switches SW1 to SW6 of the first ADC 110 as described above with reference to FIG. 4A.
  • the AD conversion control unit 223 controls the SW 10 and the switch array SW_Vres to be in a disconnected state.
  • the input signal Vin is sampled in the capacitive elements 14 a and 14 b of the first ADC 110.
  • AD conversion control unit 223 controls the switch SW7 to input Vin to the first ADC 110 during the A / D conversion operation, and does not perform switching.
  • FIG. 7 is a diagram illustrating an example of processing timing of the A / D converter 100. As shown in FIG. 7, when the sampling of the input signal Vin1 is completed in the operation state (A) at time t1, the comparison result of the comparator 11 is updated, and bit n-1 which is the most significant bit is output.
  • step S602 the AD conversion control unit 223 of the overall control unit 220 executes a signal amplification operation for amplifying a signal according to the comparison result of the comparator 11.
  • the AD conversion control unit 223 uses the switch control unit 221 to switch the switches SW1 to SW6 and SW10 and the switch array SW_Vres of the A / D converter 100 as illustrated in FIG. In the following description, this state is referred to as an operation state (B).
  • the AD conversion control unit 223 of the overall control unit 220 sets the switches SW1 to SW6 of the first ADC 110 as described above with reference to FIG. 4B.
  • the AD conversion control unit 223 maintains the disconnected state of the SW 10 and the switch array SW_Vres.
  • the first ADC 110 amplifies the signal according to the comparison result of the comparator 11, and stores the residual signal Vres in the capacitive element 14b.
  • step S603 the AD conversion control unit 223 of the overall control unit 220 performs a cyclic sampling operation.
  • the AD conversion control unit 223 uses the switch control unit 221 to switch the switches SW1 to SW6 and SW10 and the switch array SW_Vres of the A / D converter 100 as illustrated in FIG. In the following description, this state is referred to as an operation state (C).
  • the AD conversion control unit 223 of the overall control unit 220 sets the switches SW1 to SW6 of the first ADC 110 as described above with reference to FIG. In addition, the AD conversion control unit 223 maintains the disconnected state of the SW 10 and the switch array SW_Vres. As a result, the residual signal Vres stored in the capacitive element 14b in step S602 is sampled in the capacitive element 14a on the input side.
  • step S604 the AD conversion control unit 223 of the overall control unit 220 determines whether a predetermined number of bits (n ⁇ k bits in the example of FIG. 7) has been obtained.
  • the AD conversion control unit 223 When the predetermined number of bits has not been obtained, the AD conversion control unit 223 repeatedly executes the processes of steps S602 to S604 until the predetermined number of bits is obtained. On the other hand, when the predetermined number of bits is obtained, the AD conversion control unit 223 shifts the processing to step S605.
  • step S605 the AD conversion control unit 223 of the overall control unit 220 causes the first ADC 110 to hold the residual signal Vres for a predetermined period.
  • the AD conversion control unit 223 controls the switches SW1 to SW6 of the first ADC 110 as shown in FIG. Thereby, the first ADC 110 holds the residual signal Vres.
  • this state is referred to as an operation state (D).
  • the second ADC 120 samples the residual signal Vres (step S606).
  • the residual signal Vres is sampled in each of the capacitive elements C 0 to C N ⁇ 1, C d included in the capacitive array of the second ADC 120.
  • this state is referred to as an operation state (E).
  • the first ADC 110 is set to the state (D) and the second ADC 120 is set to the state (E).
  • the first ADC 110 can sample the next input signal Vin2.
  • step S607 of FIG. 6 the SAR 250 of the second ADC 120 controls the switch array SW_SAR, and performs successive approximation A / D conversion to obtain lower bits.
  • this state is referred to as an operation state (F).
  • the AD conversion control unit 223 controls the switches SW1 to SW6 of the first ADC 110, for example, as shown in FIG. Sampling of the signal Vin2 can be started.
  • step S608 the digital synthesis unit 230 synthesizes the upper digital bits output from the first ADC 110 in steps S601 to S604 and the lower digital bits output from the second ADC 120 in step S607, Output the conversion result.
  • the A / D converter 100 executes the A / D conversion of the upper bits, which require circuit accuracy, by the ⁇ conversion cyclic ADC 110, and the lower bit A, which reduces circuit accuracy requirements.
  • / D conversion can be realized by the successive approximation ADC 120. This eliminates the need for an operational amplifier for A / D conversion of the lower bits, so that a plurality of A / D conversion circuits including a ⁇ conversion cyclic A / D conversion circuit can be combined to reduce malfunctions due to manufacturing variations and consumption.
  • An A / D converter with low power can be provided.
  • the capacitor array (C 0 to C N ⁇ 1, C d) of the second ADC 120 is replaced with the integration capacitor Cb of the first ADC ( ⁇ conversion cyclic ADC 110).
  • the A / D converter 100 according to the second embodiment A / D-converts the residual signal Vres after the A / D conversion of the upper bits by the first ADC 110 as it is by the second ADC 120. Will be able to. Thereby, for example, the processing of steps S605 and S606 in FIG. 6 can be omitted.
  • the sampling error in the A / D converter 100 can be reduced by eliminating the error due to the sampling in the successive approximation ADC 120.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of the A / D converter according to the second embodiment.
  • An A / D converter 100 illustrated in FIG. 13 includes a capacitor array 1300 instead of the capacitor 14b and the switch SW1 of the A / D converter 100 according to the first embodiment illustrated in FIG.
  • FIG. 14 is a diagram illustrating an example of a circuit configuration of the capacitor array according to the second embodiment.
  • the capacitive array 1300 includes N capacitive elements C 0 to C N ⁇ 1 having binary weighted values and one dummy capacitive element C d included in the second ADC 120 according to the first embodiment. Including.
  • the capacitor array 1300 includes a switch array SW_Vin in addition to the switch arrays SW_SAR and SW_Vres included in the second ADC 120 according to the first embodiment. 13 and 14, the same reference numerals are assigned to the components described in the A / D converter 100 according to the first embodiment shown in FIG. 2, and detailed description thereof is omitted here.
  • the overall control unit 220 of the A / D converter 100 controls the switch array SW_Vin and connects Vin to the capacitive elements C 0 to C N ⁇ 1 and C d , thereby causing the capacitive elements C 0 to C N ⁇ 1. It can be employed including synthetic capacity C d as an integral capacitance Cb of the first ADC 110.
  • FIG. 15 is a flowchart illustrating an example of processing of the A / D converter according to the second embodiment.
  • step S1501 the AD conversion control unit 223 of the overall control unit 220 performs a sampling operation for sampling the input signal Vin into the capacitive element 14a (Ca) and the capacitive array 1300 (Cb).
  • the AD conversion control unit 223 uses the switch control unit 221 to switch the switches SW2 to SW7 of the A / D converter 100 and the switch arrays SW_Vres and SW_Vin of the capacitor array 1300 as shown in FIGS. 17A and 17B. Set. In the following description, this state is referred to as an operation state (A).
  • the switches SW2 to SW7 and the switch array SW_Vres of the capacitor array 1300 are set according to the operation state (A) according to the first embodiment shown in FIG. It is the same as the setting of.
  • the AD conversion control unit 223 places each switch included in the switch array SW_Vin of the capacitor array 1300 in a connected state.
  • the A / D converter 100 functions as a ⁇ conversion cyclic ADC, and the input signal Vin is sampled in the capacitor array 1300 (Cb).
  • FIG. 16 is a diagram illustrating an example of processing timing of the A / D converter according to the second embodiment. As shown in FIG. 16, when the sampling of the input signal Vin1 is completed in the operation state (A) at time t1, the comparison result of the comparator 11 is updated, and bit n-1 which is the most significant bit is output.
  • step S1502 the AD conversion control unit 223 of the overall control unit 220 performs a signal amplification operation for amplifying a signal according to the comparison result of the comparator 11.
  • the AD conversion control unit 223 uses the switch control unit 221 to switch the switches SW2 to SW7 of the A / D converter 100 and the switch arrays SW_Vres and SW_Vin of the capacitor array 1300 as shown in FIGS. 18A and 18B. Set. In the following description, this state is referred to as an operation state (B).
  • the settings of the switches SW2 to SW7 are the same as the setting of the operating state (B) according to the first embodiment shown in FIG.
  • the AD conversion control unit 223 sets each switch included in the switch array SW_Vin to a disconnected state and sets each switch included in the switch array SW_Vres to a connected state.
  • the A / D converter 100 amplifies the signal according to the comparison result of the comparator 11, and stores the residual signal Vres in the capacitor array 1300 (Cb).
  • step S1503 the AD conversion control unit 223 of the overall control unit 220 performs a cyclic sampling operation.
  • the AD conversion control unit 223 uses the switch control unit 221 to switch the switches SW2 to SW7 of the A / D converter 100 and the switch arrays SW_Vres and SW_Vin of the capacitor array 1300 as shown in FIGS. 19A and 19B. Set. In the following description, this state is referred to as an operation state (C).
  • the settings of the switches SW2 to SW7 are the same as the setting of the operating state (C) according to the first embodiment shown in FIG. Further, as illustrated in FIG. 19B, the AD conversion control unit 223 maintains each switch included in the switch array SW_Vin in a disconnected state and each switch included in the switch array SW_Vres in a connected state. As a result, the residual signal Vres stored in the capacitor array 1300 (Cb) in step S1502 is sampled in the input-side capacitor element 14a.
  • step S1504 the AD conversion control unit 223 of the overall control unit 220 determines whether a predetermined number of bits (for example, 5 bits) has been obtained.
  • the AD conversion control unit 223 repeatedly executes the processes of steps S1502 to S1504 until the predetermined number of bits is obtained. On the other hand, when the predetermined number of bits is obtained, the AD conversion control unit 223 shifts the processing to step S1505.
  • the A / D converter 100 in the A / D converter 100 according to the second embodiment, when the ⁇ conversion cyclic ADC 110 outputs bit ⁇ ⁇ ⁇ k at time t2, the residual signal Vres is already stored in the capacitor array 1300. Therefore, the A / D converter 100 according to the present embodiment omits the processing of the operating states (D) and (E) of the first embodiment shown in FIG. 7, and immediately performs successive approximation A / D conversion at time t2. Can start.
  • step S1505 the AD conversion control unit 223 of the overall control unit 220 uses the switch control unit 221 to switch the switches SW2 to SW7 of the A / D converter 100 and the switch arrays SW_Vres and SW_Vin of the capacitor array 1300. Settings are made as shown in FIGS. 20A and 20B. In the following description, this state is referred to as an operation state (F).
  • the settings of the switches SW2 to SW7 maintain the operating state (C).
  • the AD conversion control unit 223 sets each switch included in the switch arrays SW_Vres and SW_Vin to a disconnected state.
  • the A / D converter 100 functions as a successive approximation ADC and can perform successive approximation A / D conversion using the capacitor array 1300.
  • the A / D converter 100 performs A / D conversion on the residual signal Vres after the A / D conversion of the upper bits as a successive approximation ADC, and obtains lower bits.
  • the A / D converter 100 changes the output voltage Vx by sequentially switching the switch connected to + Vref and ⁇ Vref from the upper bit (D N ⁇ 1 ) side in accordance with the output of the SAR 250, thereby dividing the bisection method The successive approximation A / D conversion for specifying the A / D conversion value is performed.
  • step S1506 the digital synthesis unit 230 generates the output signal Dout by synthesizing the upper digital bits output in steps S1501 to S1504 and the lower digital bits output in step S1505.
  • the A / D converter 100 performs ⁇ conversion cyclic A / D conversion on the A / D conversion of the upper bits for which the circuit accuracy is required, and lower bits for which the requirement for the circuit accuracy is relaxed.
  • These A / D conversions can be subjected to successive approximation A / D conversion.
  • a circuit can be configured with one operational amplifier, a plurality of A / D conversion circuits including a ⁇ conversion cyclic A / D conversion circuit are combined to reduce malfunction due to manufacturing variations and reduce power consumption.
  • a small number of A / D converters can be provided.
  • the process of sampling the residual signal Vres after performing the ⁇ conversion cyclic A / D conversion of the upper bits by the successive approximation A / D conversion is omitted. be able to.
  • the sampling error in the A / D converter 100 can be reduced by eliminating the error due to the sampling in the successive approximation ADC 120.
  • the second input signal Vin is input using the second capacitor array.
  • a configuration example for performing an interleaving operation for starting sampling will be described.
  • FIG. 21 is a diagram illustrating an example of a circuit configuration of an A / D converter according to the third embodiment.
  • An A / D converter 100 shown in FIG. 21 replaces the capacitor array 1300 of the A / D converter 100 according to the second embodiment shown in FIG. 13 with a first capacitor array 1300-1 and a second capacitor. It has an array 1300-2 and switches SW21 and SW22.
  • the configurations of the first capacitor array 1300-1 and the second capacitor array 1300-2 are the same as those of the capacitor array 1300 according to the first embodiment shown in FIG.
  • the A / D converter 100 uses the second capacitor array 1300-2 to perform ⁇ conversion when the successive approximation A / D conversion is performed using the first capacitor array 1300-1. Cyclic A / D conversion can be executed in parallel.
  • the switch SW21 connects Vout of the first capacitor array 1300-1 to the input terminal of the operational amplifier 13 or the input terminal of the comparator 240 under the control of the overall control unit 220.
  • the switch SW22 connects Vout of the second capacitor array 1300-2 to the input terminal of the operational amplifier 13 or the input terminal of the comparator 240 under the control of the overall control unit 220.
  • each switch included in the switch array SW_Vin shown in FIG. 14 is connected, and Vout is connected to the input terminal of the operational amplifier 13 by the switch SW21. It functions as an integration capacitor Cb.
  • the first capacitor array 1300-1 is configured so that each switch included in the switch arrays SW_Vin and SW_Vres is in a disconnected state, and Vout is connected to the input terminal of the comparator 240 by the switch SW21. Function as. The same applies to the second capacitor array 1300-2.
  • FIG. 22 is a flowchart showing an example of processing of the A / D converter according to the third embodiment.
  • step S2211 the AD conversion control unit 223 of the overall control unit 220 samples the input signal Vin1 into the capacitive element 14a (Ca) and the first capacitive array 1300-1 (Cb1).
  • the AD conversion control unit 223 uses the switch control unit 221 to set the switches SW2 to SW7, SW21, and SW22 of the A / D converter 100 as shown in FIG. Further, the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 as shown in FIG. 17B. Further, the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 as shown in FIG. 20B. In the following description, this state is referred to as an operation state (A).
  • the A / D converter 100 can sample the input signal Vin1 to the first capacitor array 1300-1 (Cb1) as a ⁇ conversion cyclic ADC. At this time, the A / D converter 100 can execute the successive approximation A / D conversion using the second capacitor array 1300-2 as the successive approximation ADC.
  • FIG. 23 is a diagram illustrating an example of processing timing of the A / D converter according to the third embodiment.
  • the comparison result of the comparator 11 is updated, and bit n-1 which is the most significant bit is output.
  • the A / D conversion of the upper bits since the A / D conversion of the upper bits has not been completed yet during the period of time t1 to t2, the A / D conversion (successive comparison A / D conversion) of the lower bits is not executed.
  • step S2212 the AD conversion control unit 223 of the overall control unit 220 uses the first capacitor array 1300-1 (Cb1) to execute a signal amplification operation that amplifies the signal according to the comparison result of the comparator 11. .
  • the AD conversion control unit 223 uses the switch control unit 221 to set the switches SW2 to SW7, SW21, and SW22 of the A / D converter 100 as shown in FIG.
  • the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 as shown in FIG. 18B.
  • the AD conversion control unit 223 maintains the state of the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 in the state shown in FIG. 20B. In the following description, this state is referred to as an operation state (B).
  • the A / D converter 100 amplifies the signal according to the comparison result of the comparator 11 as a ⁇ conversion cyclic ADC, and stores the residual signal Vres in the first capacitor array 1300-1 (Cb1). .
  • the A / D converter 100 can continuously execute the successive approximation A / D conversion using the second capacitor array 1300-2 as the successive approximation ADC.
  • step S2213 the AD conversion control unit 223 of the overall control unit 220 performs a cyclic sampling operation using the first capacitor array 1300-1 (Cb1).
  • the AD conversion control unit 223 uses the switch control unit 221 to set the switches SW2 to SW7, SW21, and 22 of the A / D converter 100 as shown in FIG.
  • the AD conversion control unit 223 maintains the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 in the state illustrated in FIG. 18B.
  • the AD conversion control unit 223 maintains the state of the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 in the state shown in FIG. 20B. In the following description, this state is referred to as an operation state (C).
  • the A / D converter 100 samples the residual signal Vres stored in the first capacitor array 1300-1 (Cb1) in step S2212 as the ⁇ -converted cyclic ADC in the input-side capacitor element 14a. .
  • the A / D converter 100 can continuously execute the successive approximation A / D conversion using the second capacitor array 1300-2 as the successive approximation ADC.
  • step S2214 the AD conversion control unit 223 of the overall control unit 220 obtains a predetermined number of bits (for example, 5 bits) by ⁇ conversion cyclic A / D conversion using the first capacitor array 1300-1 (Cb1). Judge whether it was obtained.
  • the AD conversion control unit 223 When the predetermined number of bits has not been obtained, the AD conversion control unit 223 repeatedly executes the processing of steps S2212 to S2214 until the predetermined number of bits is obtained. On the other hand, when the predetermined number of bits is obtained, the AD conversion control unit 223 shifts the processing to steps S2215 and S2221.
  • the A / D converter 100 executes the processes shown in steps S2215 and S2216 and the processes shown in steps S2221 to S2224 in parallel.
  • step S2215 the AD conversion control unit 223 of the overall control unit 220 uses the switch control unit 221 to switch the switches SW2 to SW7, SW21, and SW22 of the A / D converter 100, for example, as shown in FIG. Set to. Further, the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 as shown in FIG. 20B. Further, the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 as shown in FIG. 17B. In the following description, this state is referred to as an operation state (F).
  • F operation state
  • the A / D converter 100 uses the first capacitor array 1300-1 (Cb1) as the successive approximation ADC, and the residual signal after the A / D conversion of the upper bits in steps S2211 to S2214 is performed. Vres can be subjected to successive approximation A / D conversion.
  • step S2216 the digital synthesis unit 230 generates the output signal Dout by synthesizing the higher-order digital bits output in steps S2211 to S2214 and the lower-order digital bits output in step S2215.
  • step S2215 When the A / D converter 100 performs the successive comparison A / D conversion using the first capacitor array 1300-1 (Cb1) in step S2215, the processes of steps S2221 to S2224 are performed in parallel. And execute.
  • the A / D converter 100 completes the first capacitor.
  • the lower bit A / D conversion is started using the array 1300-1 (Cb1).
  • the A / D converter 100 performs the second capacitor array 1300-2 after the time t2 and before the A / D conversion of the lower bits using the first capacitor array 1300-1 (Cb1) is completed.
  • sampling of the next input signal Vin2 can be started.
  • step S2221 the AD conversion control unit 223 of the overall control unit 220 samples the input signal Vin2 into the capacitive element 14a (Ca) and the second capacitive array 1300-2 (Cb2).
  • this state is called an operation state (A ′).
  • the switches SW2 to SW7, SW21, SW22 of the A / D converter 100 and the switch arrays SW_Vres, SW_Vin of the first and second capacitor arrays The setting is the same.
  • the A / D converter 100 can sample the input signal Vin2 to the second capacitor array 1300-2 (Cb2) as a ⁇ conversion cyclic ADC. At this time, the A / D converter 100 can execute the successive approximation A / D conversion using the first capacitor array 1300-1 as the successive approximation ADC.
  • step S ⁇ b> 2222 the AD conversion control unit 223 of the overall control unit 220 uses the second capacitor array 1300-2 (Cb ⁇ b> 2) to execute a signal amplification operation that amplifies the signal according to the comparison result of the comparator 11. .
  • the AD conversion control unit 223 uses the switch control unit 221 to set the switches SW2 to SW7, SW21, and SW22 of the A / D converter 100 as shown in FIG.
  • the AD conversion control unit 223 sets the state of the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 to the state shown in FIG. 18B.
  • the AD conversion control unit 223 maintains the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 in the state illustrated in FIG. 20B. In the following description, this state is referred to as an operation state (B ′).
  • the A / D converter 100 is a ⁇ -converted cyclic ADC, amplifies the signal according to the comparison result of the comparator 11, and converts the residual signal Vres into the second capacitor array 1300-2.
  • the A / D converter 100 can continuously execute the successive approximation A / D conversion using the first capacitor array 1300-1 as the successive approximation ADC.
  • step S2223 the AD conversion control unit 223 of the overall control unit 220 performs a cyclic sampling operation using the second capacitor array 1300-2 (Cb2).
  • the AD conversion control unit 223 uses the switch control unit 221 to set the switches SW2 to SW7, SW21, and 22 of the A / D converter 100 as shown in FIG. Further, the AD conversion control unit 223 maintains the state of the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 in the state illustrated in FIG. 18B. Furthermore, the AD conversion control unit 223 maintains the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 in the state illustrated in FIG. 20B. In the following description, this state is referred to as an operation state (C ′).
  • the A / D converter 100 operates as a ⁇ conversion cyclic ADC by using the residual signal Vres stored in the second capacitor array 1300-2 (Cb2) in step S2222 as the input side capacitor. Sampling is performed on the element 14a. At this time, the A / D converter 100 can continuously execute the successive approximation A / D conversion using the first capacitor array 1300-1 as the successive approximation ADC.
  • step S2224 the AD conversion control unit 223 of the overall control unit 220 obtains a predetermined number of bits (for example, 5 bits) by ⁇ conversion cyclic A / D conversion using the second capacitor array 1300-2 (Cb2). Judge whether it was obtained.
  • the AD conversion control unit 223 repeatedly executes the processing of steps S2222 to S2224 until the predetermined number of bits is obtained. On the other hand, when the predetermined number of bits is obtained, the AD conversion control unit 223 shifts the processing to steps S2225 and S2227.
  • step S2225 the AD conversion control unit 223 of the overall control unit 220 uses the switch control unit 221 to switch the switches SW2 to SW7, SW21, and SW22 of the A / D converter 100 again as shown in FIG. Set to. Further, the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the first capacitor array 1300-1 as shown in FIG. 17B. Further, the AD conversion control unit 223 sets the switch arrays SW_Vres and SW_Vin of the second capacitor array 1300-2 as shown in FIG. 20B. In the following description, this state is referred to as an operation state (F ′).
  • the A / D converter 100 uses the second capacitor array 1300-2 (Cb2) as the successive approximation ADC, and the residual signal after the A / D conversion of the upper bits is performed in steps S2221 to S2224.
  • Vres can be subjected to successive approximation A / D conversion.
  • the A / D converter 100 changes the output voltage Vx by sequentially switching the switch connected to + Vref and ⁇ Vref from the upper bit (D N ⁇ 1 ) side in accordance with the output of the SAR 250, thereby dividing the bisection method The successive approximation A / D conversion for specifying the A / D conversion value is performed.
  • step S2226 the digital synthesis unit 230 generates the output signal Dout by synthesizing the higher-order digital bits output in steps S2221 to S2224 and the lower-order digital bits output in step S2225.
  • step S2227 the AD conversion control unit 223 of the overall control unit 220 determines, for example, whether or not to end the process. If the process is not ended, the process proceeds to step S2211. Alternatively, the AD conversion control unit 223 may shift the process to step S2211 without determining whether to end the process.
  • the A / D converter 100 can perform the interleave operation as shown in FIG. 23, for example, by alternately using the two capacitance arrays 1300-1 and 1300-2.
  • the next input signal Vin is transmitted using the second capacitor array 1300-2. It becomes possible to execute ⁇ conversion cyclic A / D conversion of the upper bits.
  • the residual signal Vres after the ⁇ conversion cyclic A / D conversion of the upper bits is used as the successive approximation A / D.
  • the process of sampling by D conversion can be omitted. Therefore, according to the third embodiment, in the A / D converter 100 in which the ⁇ conversion cyclic ADC and the successive approximation ADC are combined, the processing speed of the A / D conversion can be increased.
  • FIG. 30 is a diagram illustrating an example of a circuit configuration of the A / D converter according to the fourth embodiment.
  • the reference voltage generation circuit 210 includes reference voltages + Vref1 and ⁇ Vref1 for the first ADC 110 ( ⁇ conversion cyclic ADC), and reference voltages + Vref2 and ⁇ Vref2 for the second ADC 120 (successive conversion ADC). Are generated separately.
  • Other configurations of the A / D converter 100 illustrated in FIG. 30 are the same as those of the A / D converter 100 according to the first embodiment illustrated in FIG.
  • the ⁇ value estimation control unit 222 of the overall control unit 220 is input to the first ADC 110.
  • VCM is a median value (for example, 0 V) of the full-scale voltage FS1 (+ Vref1 to ⁇ Vref1) of the first ADC 110.
  • the A / D converter 100 can switch the switch SW7 (input circuit) for inputting VCM (an example of a predetermined voltage) to the input node of the first ADC 110 so that the ⁇ value can be estimated. )have.
  • the A / D converter 100 includes a plurality of first ADCs 110-1, 110-2,..., The VCM is input to the input node of each first ADC 110.
  • the input circuit is provided.
  • the ⁇ value estimation control unit 222 of the overall control unit 220 can input the VCM to the input node of each first ADC 110 and estimate the value of ⁇ .
  • FIG. 32A and 32B are diagrams for explaining the reference voltage according to the fourth embodiment.
  • FIG. 32A shows the input / output characteristics of the operational amplifier 111 of the first ADC 110 ( ⁇ conversion cyclic ADC).
  • FIG. 32B shows input / output characteristics of the first ADC 110 ( ⁇ conversion cyclic ADC) according to the fourth embodiment by the operational amplifier 111 and an input range ( ⁇ Vref2 to + Vref2) of the second ADC 120 (successive conversion ADC). ).
  • the values of Vref2 and Vref1 are set so that the relationship of Vref2 ⁇ Vref1 + Voff is established.
  • Voff for example, a worst value of the interstage offset voltage obtained in advance by calculation or experiment can be applied.
  • the digital synthesizing unit 230 of the A / D converter 100 uses, for example, the following equation (1), and the A / D conversion result of the upper bits by the first ADC 110 and the second ADC 120:
  • the A / D conversion result of the lower bits can be synthesized.
  • Formula (1) is an example in which the first ADC 110 performs upper 5 bits of A / D conversion, and the second ADC 120 performs lower N bits (N is an integer of 2 or more). Show.
  • ⁇ a represents the value of ⁇ estimated by the ⁇ value estimation control unit 222.
  • b 1 to b 5 indicate values of the first bit to the fifth bit output from the first ADC 110, respectively.
  • FS1 is a full-scale voltage of the first ADC 110, and is, for example, a voltage that is twice the reference voltage Vref1 of the first ADC 110.
  • FS2 is a full-scale voltage of the second ADC 120, and is, for example, a voltage twice the reference voltage Vref2 of the second ADC 120.
  • E q represents quantization noise (quantization error).
  • the ⁇ value estimation control unit 222 of the A / D converter 100 inputs the median value (VCM) of FS1 ( ⁇ Vref1 to + Vref1) to the input of the first ADC 110, and the A / D converter 100 performs A
  • the value of ⁇ is estimated using the conversion result obtained by performing the / D conversion. For example, in FIG. 32B, when a median value of 0 V is input to the input of the first ADC 110, an A / D conversion result corresponding to P0 where the first bit starts from zero and an A corresponding to P1 where the first bit starts from 1 / D conversion result is obtained.
  • the ⁇ value estimation control unit 222 can estimate the value of ⁇ by paying attention to the fact that the two A / D conversion results obtained when the median value 0 V is input indicate equal voltages.
  • a digital-analog converter (hereinafter referred to as a D / A converter or DAC) is provided at the signal comparison node Vx of the second ADC 120 to actively cancel the offset voltage between stages.
  • a D / A converter or DAC digital-analog converter
  • FIG. 33 is a diagram illustrating an example of a circuit configuration of the A / D converter according to the fifth embodiment. 33, in addition to the configuration of the A / D converter 100 according to the first embodiment shown in FIG. 2, the A / D converter 100 is a DAC (Digital-to-Analog-Converter) 3301, a switch 3302, and a capacitive element 3303. Etc.
  • the switch 3302 and the capacitor 3303 are an example of a circuit for applying the output voltage of the DAC 3301 to the signal comparison node Vx of the second ADC 120.
  • the output terminal of the DAC 3301 may be directly connected to the input terminal (signal comparison node Vx) of the comparator 240.
  • the DAC 3301 is set or adjusted in advance so as to output a voltage for canceling the interstage offset voltage between the first ADC 110 and the second ADC 120.
  • the second ADC 120 (sequential conversion) is used when estimating the value of ⁇ . It is desirable to increase the resolution of ADC) by 1 to 2 bits. On the other hand, when the A / D converter 100 performs normal A / D conversion, it is desirable not to increase the resolution of 1 to 2 bits in order to improve the conversion speed.
  • FIG. 34 is a diagram illustrating an example of a circuit configuration of the A / D converter according to the sixth embodiment.
  • the A / D converter 100 shown in FIG. 34 includes a bit length control unit 3402 in addition to the configuration of the A / D converter 100 according to the first embodiment shown in FIG.
  • the bit length control unit 3402 instructs the SAR 250 of the second ADC 120 to increase the number of bits for successive conversion A / D conversion (BIT_CNT). Is output.
  • the SAR 250 of the second ADC 120 receives a signal instructing an increase in the number of bits of the successive conversion A / D conversion
  • the SAR 250 of the second ADC 120 has a predetermined number of bits (for example, 2 bits) larger than that in the normal A / D conversion, A / D conversion is executed.
  • the second ADC 120 it is assumed that elements corresponding to redundant bits are provided in advance in the plurality of capacitive elements CN-1 to C0 and the switch arrays SW_SAR and SW_Vres.
  • the SAR 250 of the second ADC 120 performs successive approximation A / D conversion without using an element corresponding to a redundant bit.
  • the SAR 250 of the second ADC 120 performs successive approximation A / D conversion using elements corresponding to redundant bits.
  • the estimation accuracy of the ⁇ value is improved without affecting the conversion speed of normal A / D conversion. To be able to.
  • bit length control unit 3402 is not limited to the case where the ⁇ value estimation control unit 222 estimates the value of ⁇ , but when the accuracy of A / D conversion is improved, the bit number of the successive conversion A / D conversion is increased. May be used.
  • the A / D conversion is performed by adding a dither signal such as a pseudo-random sequence to the signal comparison node Vx of the second ADC 120 and averaging a plurality of A / D conversion results.
  • a dither signal such as a pseudo-random sequence
  • FIG. 35 is a diagram illustrating an example of a circuit configuration of the A / D converter according to the seventh embodiment. 35, in addition to the configuration of the A / D converter 100 according to the first embodiment shown in FIG. 2, the A / D converter 100 includes a dither signal generator 3501, a signal controller 3502, and an average processor 3503.
  • the A / D converter 100 includes a dither signal generator 3501, a signal controller 3502, and an average processor 3503.
  • the dither signal generator 3501 generates a dither signal such as a pseudo-random sequence under the control of the signal controller 3502, and inputs the generated dither signal to the signal comparison node Vx of the second ADC 120 (successive comparison ADC). .
  • the signal control unit 3502 instructs the dither signal generation unit 3501 to generate a dither signal, for example, when the ⁇ value estimation control unit 222 estimates the value of ⁇ .
  • the average processing unit 3503 averages the residual signal Vres after the first ADC 110 performs the A / D conversion of the upper bits, and the result of the second ADC 120 performing the A / D conversion a plurality of times. .
  • the second ADC 120 samples the residual signal Vres once, the second ADC 120 continues to hold the residual signal Vres according to the charge conservation law, and thus can execute A / D conversion multiple times.
  • the average resolution of A / D conversion can be improved by averaging a plurality of A / D conversion results.
  • FIG. 36 is a diagram showing an image of A / D conversion when the circuit has low noise.
  • Vin is 10.25 and the value of n is 10.
  • the value of Vin is a code transition noise range 3601 in which the A / D conversion result changes between 9 and 10, and the A / D conversion result is between 10 and 11.
  • FIG. 37 is a diagram showing an image of A / D conversion when the circuit has high noise.
  • the value of Vin is between the code transition noise range 3701 where the A / D conversion result changes between 9 and 10, and the A / D conversion result is between 10-11.
  • the state included in the changing code transition noise range 3702 is shown.
  • the A / D conversion result approaches 10.25 by performing A / D conversion multiple times and averaging. Can be expected.
  • FIG. 38 is a diagram showing an image of A / D conversion when a dither signal is applied with low noise in the circuit.
  • the dither signal generator 3501 generates a uniform noise of ⁇ 0.5 LSB, for example.
  • the A / D conversion result is 10 or 11, and 11 appears at a ratio of 3: 1. Therefore, by executing A / D conversion a plurality of times and averaging, the A / D conversion result approaches 10.25, that is, the effect of averaging can be obtained.
  • the value of ⁇ is estimated without increasing the bit length of the second ADC 120 (successive comparison ADC). The accuracy can be improved.
  • Comparator 13 Operational Amplifier 100 A / D Converter 110 ⁇ Conversion Cyclic ADC ( ⁇ Conversion Cyclic A / D Conversion Circuit) 111 operational amplifier 120 successive approximation ADC (successive comparison type A / D conversion circuit) 222 ⁇ value estimation control unit 1300 Capacitance array 1300-1 First capacitor array 1300-2 Second capacitor array 3301 DAC (D / A conversion circuit) 3402 Bit length controller 3501 Dither signal generator (signal generator) 3503 Average processing unit C 0 to C N ⁇ 1 , C d Plural capacitive elements Cb Integral capacitance SW3 Switch (switching unit) SW7 switch (input circuit)

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Abstract

Ａ／Ｄ変換器は、非２進のβ変換サイクリック型Ａ／Ｄ変換回路と２進以下の逐次比較型Ａ／Ｄ変換回路とを共に含んで構成され、所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路にβ変換サイクリック型Ａ／Ｄ変換回路を適用し、所定のビット範囲より下位のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に逐次比較型Ａ／Ｄ変換回路を適用し、β変換サイクリック型Ａ／Ｄ変換回路による所定のビット範囲のＡ／Ｄ変換結果とＡ／Ｄ変換後の残差信号を前記逐次比較型Ａ／Ｄ変換回路でＡ／Ｄ変換して得られた下位のビット範囲のＡ／Ｄ変換結果とをデジタル合成部で合成してＡ／Ｄ変換器が出力するＡ／Ｄ変換結果を得ることを特徴とする。

Description

Ａ／Ｄ変換器
　本発明は、Ａ／Ｄ変換器に関する。
　アナログ信号をデジタル信号に変換するアナログ－デジタル変換器（以下、Ａ／Ｄ変換器と呼ぶ）が広く用いられている。
　また、製造ばらつきによる誤動作が少ない高精度のＡ／Ｄ変換器として、非２進（＝β進、１＜β＜２）で符号化を行うβ変換を用いたサイクリック型Ａ／Ｄ変換器や、複数のβ変換サイクリック型Ａ／Ｄ変換器を縦続接続したβ変換パイプラインＡ／Ｄ変換器等が知られている（例えば、特許文献１参照）。
特開２０１３－７０２５５号公報
　図３９は、β変換パイプラインＡ／Ｄ変換器の構成の一例を示している。図３９の例では、β変換パイプラインＡＤＣ（Analog to Digital Converter）１は、縦続に接続された複数のβ変換サイクリックＡＤＣ１０－１～１０－ｎ（ｎは２以上の自然数）と、デジタル合成＋β値推定部２０とを有する。
　複数のβ変換サイクリックＡＤＣ１０－１～１０－ｎは、入力電圧Ｖｉｎをサンプリングし、上位ビットから順に、β変換サイクリックＡＤＣ１０－１、β変換サイクリックＡＤＣ１０－２、・・・、β変換サイクリックＡＤＣ１０－ｎを用いてＡ／Ｄ変換を行う。
　デジタル合成＋β値推定部２０は、複数のβ変換サイクリックＡＤＣ１０－１～１０－ｎの各々に含まれる演算増幅器の増幅率を示すβ（１＜β＜２）の値を推定する。また、デジタル合成＋β値推定部２０は、推定したβの値を用いて、複数のβ変換サイクリックＡＤＣ１０－１～１０－ｎから出力されるＡ／Ｄ変換結果を合成し、β変換パイプラインＡＤＣ１のＡ／Ｄ変換結果であるデジタル出力Ｄｏｕｔを出力する。
　このようなβ変換パイプラインＡＤＣ１において、複数のβ変換サイクリックＡＤＣ１０－１～１０－ｎの各々には、演算増幅器が含まれている。一般的に演算増幅器の消費電流は大きく、信号を増幅（演算）している間は電流を流し続ける必要があるため、β変換パイプラインＡＤＣ１の低消費電力化の妨げとなる。
　本発明の実施の形態は、上記の問題点に鑑みてなされたものであって、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することを目的とする。
　本発明の一実施態様によるＡ／Ｄ変換器（１００）は、複数のＡ／Ｄ変換方式を組合せたＡ／Ｄ変換器（１００）であって、非２進のβ変換サイクリック型Ａ／Ｄ変換回路（１１０）と２進以下の逐次比較型Ａ／Ｄ変換回路（１２０）とを共に含んで構成され、所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）を適用し、前記所定のビット範囲より下位のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記逐次比較型Ａ／Ｄ変換回路（１２０）を適用し、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）による前記所定のビット範囲のＡ／Ｄ変換結果と、前記所定のビット範囲のＡ／Ｄ変換後の残差信号を前記逐次比較型Ａ／Ｄ変換回路（１２０）でＡ／Ｄ変換して得られた前記下位のビット範囲のＡ／Ｄ変換結果と、をデジタル合成部（２３０）で合成して、前記Ａ／Ｄ変換器（１００）が出力するＡ／Ｄ変換結果を得ることを特徴とする。
　好ましくは、前記逐次比較型Ａ／Ｄ変換回路（１２０）は、容量値が異なる複数の容量素子（Ｃ０～ＣＮ－１）を含む容量アレイを用いて前記下位のビット範囲のＡ／Ｄ変換を実行し、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）は、前記容量アレイを積分容量として使用して前記所定のビット範囲のＡ／Ｄ変換を実行することを特徴とする。
　好ましくは、前記Ａ／Ｄ変換器（１００）は、複数の前記容量アレイ（１３００）を有し、第１の容量アレイ（１３００－１）を用いて、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）が前記所定のビット範囲のＡ／Ｄ変換を実行した後、前記逐次比較型Ａ／Ｄ変換回路（１２０）が前記下位のビット範囲のＡ／Ｄ変換を実行し、前記第１の容量アレイ（１３００－１）を用いた前記下位のビット範囲のＡ／Ｄ変換が終了する前に、前記第１の容量アレイ（１３００－１）とは異なる第２の容量アレイ（１３００－２）を用いて、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）が前記所定のビット範囲のＡ／Ｄ変換を開始するインタリーブ動作を行う。
　好ましくは、前記Ａ／Ｄ変換器（１００）に含まれる１つ以上の前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）は、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）の入力ノードに予め定められた電圧を入力する入力回路（ＳＷ７）を有する。
　好ましくは、前記Ａ／Ｄ変換器（１００）は、前記β変換サイクリックＡ／Ｄ変換回路（１１０）で使用される基準電圧Ｖｒｅｆ１と、前記逐次比較型Ａ／Ｄ変換回路（１２０）で使用される基準電圧Ｖｒｅｆ２と、前記β変換サイクリックＡ／Ｄ変換回路（１１０）と前記逐次比較型Ａ／Ｄ変換回路（１２０）との間のオフセット電圧Ｖｏｆｆと、の間にＶｒｅｆ２≧Ｖｒｅｆ１＋Ｖｏｆｆの関係が成り立つように、Ｖｒｅｆ１及びＶｒｅｆ２が設定されていることを特徴とする。
　好ましくは、前記Ａ／Ｄ変換器は、前記逐次比較型Ａ／Ｄ変換回路（１２０）の基準電圧との大小比較を行う比較器（２４０）への入力となる信号比較ノードＶｘに接続されるＤ／Ａ変換回路（３３０１）を有し、前記Ｄ／Ａ変換回路（３３０１）の出力信号を用いて前記逐次比較型Ａ／Ｄ変換回路（１２０）のオフセット電圧をキャンセルすることを特徴とする。
　好ましくは、前記Ａ／Ｄ変換器（１００）は、前記逐次比較型Ａ／Ｄ変換回路（１２０）の信号比較ノードＶｘにディザー信号を入力する信号発生部（３５０１）を有する。
　好ましくは、前記Ａ／Ｄ変換器（１００）は、前記逐次比較型Ａ／Ｄ変換回路（１２０）による複数のＡ／Ｄ変換結果を平均化して、前記逐次比較型Ａ／Ｄ変換回路（１２０）の実効分解能を向上させる平均処理部（３５０３）を有する。
　好ましくは、前記Ａ／Ｄ変換器（１００）は、前記逐次比較型Ａ／Ｄ変換回路（１２０）で実行するＡ／Ｄ変換のビット長を変更するビット長制御部（３４０２）を有する。
　好ましくは、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）は、比較対象となる比較電圧としきい値とを比較し、比較結果を示すデジタル値を出力する比較器（１１）と、β（１＜β＜２）倍の増幅率を有し、前記比較器の比較結果に応じた所定の演算を実行して、前記残差信号を生成する演算増幅部（１１１）と、入力信号をサンプリングするとき、前記入力信号を前記比較電圧として出力し、前記サンプリングが終了した後、前記残差信号を前記比較電圧として出力する切替部（ＳＷ３）と、所定の電圧を前記Ａ／Ｄ変換器（１００）でＡ／Ｄ変換した結果を用いて、前記βの値を推定するβ値推定制御部（２２２）と、を有し、前記デジタル合成部（２３０）は、前記β変換サイクリック型Ａ／Ｄ変換回路（１１０）による前記所定のビット範囲のβ進Ａ／Ｄ変換結果を、前記β値推定制御部（２２２）が推定した前記βの値の推定結果を用いて、２進に変換した結果と、前記逐次比較型Ａ／Ｄ変換回路（１２０）による前記下位のビット範囲のＡ／Ｄ変換結果とを合成し、２進のＡ／Ｄ変換結果を出力することを特徴とする。
　本発明によれば、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することができる。
一実施形態に係るＡ／Ｄ変換器の構成例を示す図（１）である。 一実施形態に係るＡ／Ｄ変換器の構成例を示す図（２）である。 第１の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 β変換サイクリックＡＤＣの動作の例について説明するための図（１）である。 β変換サイクリックＡＤＣの動作の例について説明するための図（２）である。 β変換サイクリックＡＤＣのスイッチの設定例を示す図（１）である。 β変換サイクリックＡＤＣのスイッチの設定例を示す図（２）である。 β変換サイクリックＡＤＣのスイッチの設定例を示す図（３）である。 第１の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。 第１の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。 第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（１）である。 第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（２）である。 第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（３）である。 第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（４）である。 第１の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（５）である。 第２の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 第２の実施形態に係る容量アレイの回路構成の例を示す図である。 第２の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。 第２の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（１）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（２）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（３）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（４）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（５）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（６）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（７）である。 第２の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（８）である。 第３の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 第３の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。 第２の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。 第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（１）である。 第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（２）である。 第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（３）である。 第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（４）である。 第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（５）である。 第３の実施形態に係るＡ／Ｄ変換器のスイッチの設定例を示す図（６）である。 第４の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 第４の実施形態に係るβ変換パイプラインＡ／Ｄ変換器の例を示す図である。 第４の実施形態に係る基準電圧について説明するための図（１）である。 第４の実施形態に係る基準電圧について説明するための図（２）である。 第５の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 第６の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 第７の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。 回路が低ノイズの場合のＡ／Ｄ変換のイメージを示す図である。 回路が高ノイズの場合のＡ／Ｄ変換のイメージを示す図である。 回路が低ノイズでディザー信号を印加した場合のＡ／Ｄ変換のイメージを示す図である。 β変換パイプラインＡＤＣの構成の一例を示す図である。
　以下に、本発明の実施の形態について、添付の図面を参照して説明する。
　＜Ａ／Ｄ変換器の構成＞
　図１Ａ、図１Ｂは、一実施形態に係るＡ／Ｄ変換器の構成例を示す図である。Ａ／Ｄ変換器（アナログ－デジタル変換器）１００は、アナログ信号をデジタル信号に変換する装置（又は回路）であり、アナログの入力信号Ｖｉｎを所定のビット数のデジタル信号Ｄｏｕｔに変換して出力する。
　図１Ａは、一実施形態に係るＡ／Ｄ変換器１００の一例を示している。Ａ／Ｄ変換器１００は、β変換サイクリックＡＤＣ（Analog to Digital Converter）１１０、逐次比較ＡＤＣ１２０、及びデジタル合成＋β値推定部１３０を有する。Ａ／Ｄ変換器１００は、回路の精度が要求される上位ビットのＡ／Ｄ変換を担当するＡ／Ｄ変換回路として、β（１＜β＜２）進のβ変換サイクリックＡＤＣ１１０（β変換サイクリック型Ａ／Ｄ変換回路）を適用する。また、回路の精度の要求が緩和される下位ビットのＡ／Ｄ変換を担当するＡ／Ｄ変換回路として、例えば、２進の逐次比較ＡＤＣ１２０（逐次比較型Ａ／Ｄ変換回路）を適用する。なお、逐次比較ＡＤＣ１２０は、２進の逐次比較ＡＤＣに限られず、２進以下の逐次比較ＡＤＣを用いるものであれば良い。
　この２つのＡ／Ｄ変換方式を組合せたＡ／Ｄ変換器１００には、β変換サイクリックＡＤＣ１１０から出力されるデジタルビットと、逐次比較ＡＤＣ１２０から出力されるデジタルビットとを合成するデジタル合成部が必要になる。また、Ａ／Ｄ変換器１００には、実際にチップ上で実現されたβの値を推定するβ値推定動作、及びβ値推定アルゴリズムを実行するβ推定制御部が必要になる。図１の例では、デジタル合成＋β値推定部１３０に、このデジタル合成部とβ推定制御部とが含まれている。
　図１Ｂは、一実施形態に係るＡ／Ｄ変換器１００の別の一例を示している。図１Ｂに示すように、上位ビットのＡ／Ｄ変換を実現するβ変換サイクリックＡＤＣは、複数段のβ変換サイクリックＡＤＣ１１０－１、１１０－２、・・・で構成されるものであっても良い。また、下位ビットのＡ／Ｄ変換を実現する逐次比較ＡＤＣ１２０は、１段以上の逐次比較ＡＤＣ１２０であって良い。
　つまり、Ａ／Ｄ変換器１００は、所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路にβ変換サイクリックＡＤＣ１１０を適用し、所定のビット範囲より下位のビット範囲のＡ／Ｄ変換回路に逐次比較ＡＤＣ１２０を適用するものであれば良い。この場合、Ａ／Ｄ変換器１００は、β変換サイクリックＡＤＣ１１０による所定のビット範囲のＡ／Ｄ変換結果と、所定のビット範囲のＡ／Ｄ変換後の残差信号を逐次比較ＡＤＣ１２０でＡ／Ｄ変換した下位のビット範囲のＡ／Ｄ変換結果とを合成し、Ａ／Ｄ変換器１００が出力するＡ／Ｄ変換結果を得る。
　続いて、複数の実施形態を例示して、Ａ／Ｄ変換器１００の具体的な構成について説明する。
　［第１の実施形態］
　＜Ａ／Ｄ変換器の構成＞
　図２は、第１の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図２において、Ａ／Ｄ変換器１００は、図１Ａに示すＡ／Ｄ変換器１００に対応しており、β変換サイクリックＡＤＣ１１０、逐次比較ＡＤＣ１２０、基準電圧発生回路２１０、全体制御部２２０、及びデジタル合成部２３０等を含む。
　（β変換サイクリックＡＤＣの構成）
　β変換サイクリックＡＤＣ１１０（以下、第１のＡＤＣと呼ぶ）は、β進（非２進）のＡ／Ｄ変換回路であり、例えば、図２に示すように、比較器１１、ＤＡＣ部１２、演算増幅器１３、容量素子１４ａ、１４ｂ、及び複数のスイッチＳＷ１～ＳＷ７等を含む。
　第１のＡＤＣ１１０は、２進符号化によりデジタル信号を符号化するものではなく、例えば、特許文献１に示されるように、１よりも大きく２よりも小さい数であるβの値を使用するβ進符号化によりデジタル信号を符号化する。
　比較器（Ｓｕｂ－ＡＤＣ）１１は、予め定められたしきい値電圧（図２の例ではＶＣＭ）と、スイッチＳＷ３（切替部）から出力されるサンプリング電圧Ｖｓとを比較して、比較結果を示す１ビットのデジタル信号を出力する。比較器１１は、例えば、コンパレータ等によって実現される。
　比較器１１は、例えば、比較対象となるサンプリング電圧ＶｓがＶＣＭより高い場合、「１」を出力し、サンプリング電圧ＶｓがＶＣＭ以下の場合、「０」を出力する。なお、ＶＣＭは、例えば、第１のＡＤＣ１１０におけるフルスケール電圧Ｖｆｓ（基準電圧＋Ｖｒｅｆ～－Ｖｒｅｆ）の中央値（例えば０Ｖ）である。
　ＤＡＣ部１２は、比較器１１の比較結果に応じて、基準電圧＋Ｖｒｅｆ、又は－Ｖｒｅｆを選択的に出力する回路であり、例えば、マルチプレクサ等によって実現される。ＤＡＣ部１２は、比較器１１により、サンプリング電圧ＶｓがＶＣＭより高いと判定された場合＋Ｖｒｅｆを出力し、サンプリング電圧ＶｓがＶＣＭより低いと判定された場合－Ｖｒｅｆを出力する。
　演算増幅部１１１は、β（１＜β＜２）倍の増幅率（利得）を有し、比較器１１の比較結果に応じた所定の演算を実行して、残差信号Ｖｒｅｓを生成する回路であり、例えば、オペアンプ等によって実現される。なお、演算増幅部１１１の増幅率を表すβの値は、容量素子１４ａの容量値Ｃａと、容量素子１４ｂの容量値Ｃｂとの比により、１＜β＜２となるように予め設定されているものとする。
　容量素子１４ａは容量値Ｃａの容量素子であり、容量素子１４ｂは容量値Ｃｂの容量素子である。容量素子１４ａ、１４ｂは、例えば、コンデンサ等によって実現される。
　スイッチＳＷ１～ＳＷ７は、全体制御部２２０の制御により、信号の接続と切断を切替えるスイッチ素子である。β変換サイクリックＡＤＣには３つの動作状態があり、全体制御部２２０は、各動作状態に応じた接続状態となるようにスイッチＳＷ１～ＳＷ７を切替える。
　（β変換サイクリックＡＤＣの動作）
　ここで、図３～５を用いて、第１のＡＤＣ１１０の動作について説明する。図３Ａ、図３Ｂは、β変換サイクリックＡＤＣの動作の例について説明するための図である。また、図４Ａ、図４Ｂ、図５は、第１のＡＤＣ１１０の各スイッチの設定例を示す図である。
　図３Ａは、第１のＡＤＣ１１０のＡ／Ｄ変換処理の流れを示すフローチャートである。
　ステップＳ３０１において、全体制御部２２０は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、例えば、図４Ａに示すように切替えることにより、第１のＡＤＣ１１０の入力信号Ｖｉｎを容量素子１４ａ（Ｃａ）、及び容量素子１４ｂ（Ｃｂ）にサンプリングする。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
　動作状態（Ａ）において、全体制御部２２０は、図４Ａに示すように、容量素子１４ｂがＶｉｎに接続されるようにスイッチＳＷ１を制御し、容量素子１４ａがＶｉｎに接続されるようにスイッチＳＷ２を制御する。また、全体制御部２２０は、比較器１１にサンプル電圧Ｖｓ（比較電圧）として、Ｖｉｎが入力されるようにスイッチＳＷ３を制御する。さらに、全体制御部２２０は、スイッチＳＷ４を切断し、スイッチＳＷ５、ＳＷ６を接続するように制御する。
　なお、全体制御部２２０は、βの値を推定するβ値推定動作を行うときのみ、第１のＡＤＣ１１０にＶＣＭを入力するようにスイッチＳＷ７を制御するものとし、ここでは、第１のＡＤＣ１１０にＶｉｎが入力されるように、固定的にＳＷ７が設定されているものとする。
　図３Ｂは、第１のＡＤＣ１１０のＡ／Ｄ変換処理のタイミングを示す図である。図３Ｂに示すように、最初の動作状態（Ａ）の終了時、比較器１１の比較結果が更新され、１番目の出力ビット（最上位ビット）ｂ０が出力される。
　その後、ステップＳ３０２において、全体制御部２２０は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、例えば、図４Ｂに示すように切替えることにより、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
　動作状態（Ｂ）において、全体制御部２２０は、図４Ｂに示すように、容量素子１４ｂが演算増幅部１１１から出力される残差信号Ｖｒｅｓに接続されるようにスイッチＳＷ１を制御する。また、全体制御部２２０は、容量素子１４ａが、ＤＡＣ部１２の出力に接続されるようにスイッチＳＷ２を制御する。さらに、全体制御部２２０は、比較器１１にサンプル電圧Ｖｓとして、Ｖｒｅｓを入力するようにスイッチＳＷ３を制御する。さらにまた、全体制御部２２０は、スイッチＳＷ４、ＳＷ５を切断し、スイッチＳＷ６を接続するように制御する。
　この動作状態（Ｂ）において、比較器１１でサンプル電圧Ｖｓが、ＶＣＭより高いと判定された場合、演算増幅部１１１は、容量素子１４ａにサンプリングされた電圧をＶｒｅｓ’とすると、出力電圧Ｖｒｅｓ＝Ｖｒｅｓ’×β＋（１－β）Ｖｒｅｆを出力する。一方、比較器１１でサンプル電圧Ｖｓが、ＶＣＭより低いと判定された場合、演算増幅部１１１は、出力電圧Ｖｒｅｓ＝Ｖｒｅｓ’×β＋（β－１）Ｖｒｅｆを出力する。
　ステップＳ３０３において、全体制御部２２０は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、例えば、図５に示すように切替えることにより、サイクリックサンプリング動作を実行する。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
　動作状態（Ｃ）において、全体制御部２２０は、図５に示すように、容量素子１４ｂが残差信号Ｖｒｅｓに接続されるようにスイッチＳＷ１を制御し、容量素子１４ａが残差信号Ｖｒｅｓに接続されるようにスイッチＳＷ２を制御する。また、全体制御部２２０は、比較器１１にサンプル電圧Ｖｓとして、残差信号Ｖｒｅｓを出力するようにスイッチＳＷ３を制御する。さらに、全体制御部２２０は、スイッチＳＷ４を接続し、スイッチＳＷ５、ＳＷ６を切断するように制御する。
　この動作状態（Ｃ）において、第１のＡＤＣ１１０は、ステップＳ３０２の信号増幅動作で作り出した容量素子１４ｂに蓄えられている残差信号Ｖｒｅｓを、入力側の容量素子１４ａにサンプリングする。
　このとき、図３Ｂに示すように、最初の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、２番目の出力ビットｂ１が出力される。
　ステップＳ３０４において、全体制御部２２０は、所定のビット数Ｘ（例えば５ビット）が得られたかを判断する。
　所定のビット数の出力ビットＢｘ（＝ｂ０、ｂ１、．．．、ｂｘ-1）が得られた場合、全体制御部２２０は、１回分のＡ／Ｄ変換処理を終了させる。一方、所定のビット数が得られていない場合、全体制御部２２０は、処理をステップＳ３０２に戻して、同様の処理を再び実行する。
　（逐次比較ＡＤＣ）
　逐次比較ＡＤＣ１２０（以下、第２のＡＤＣと呼ぶ）は、２進（バイナリ）の重み付値を持つＮ個（Ｎは２以上の整数）の容量素子Ｃ０～ＣＮ－１と１つのダミー容量素子Ｃｄを含む容量アレイ、比較器２４０、ＳＡＲ２５０、スイッチＳＷ１０、スイッチアレイＳＷ＿ＳＡＲ、ＳＷ＿Ｖｒｅｓ等を有する。
　なお、説明を容易にするため２進の重み付値を持つ容量素子を用いた構成で説明したが、容量素子Ｃ０～ＣＮ－１、Ｃｄは、単位容量の容量素子の組合せで構成しても良い。
　第２のＡＤＣ１２０は、ＳＡＲ（逐次比較レジスタ）２５０の出力論理に従って、＋Ｖｒｅｆ、－Ｖｒｅｆに接続されるスイッチの出力が同じ論理（ＤＮ－１，・・・，Ｄ０,Ｄｄ）になるようにスイッチを切替える。ＳＡＲ２５０は、上位ビット（ＤＮ－１）側から順次、スイッチを切替えることにより、出力電圧Ｖｘを変更し、２分法でＡ／Ｄ変換値を特定する逐次比較Ａ／Ｄ変換を行う。
　比較器２４０は、予め定められたしきい値電圧（例としてＶＣＭ）と、出力電圧Ｖｘ（以後、この電圧Ｖｘが入力される端子を電圧比較ノードと呼ぶ）を比較して、比較結果を示す１ビットのデジタル値ｄＹを出力する。比較器２４０は、ＳＡＲ（逐次比較レジスタ）２５０の出力に従って所定のビット数Ｙの出力ビットＤｙ（＝ｄ０、ｄ１、．．．、ｄＹ-1）を得る。
　また、全体制御部２２０は、スイッチアレイＳＷ＿Ｖｒｅｓに含まれる各スイッチを接続することにより、第１のＡＤＣ１１０で上位ビットのＡ／Ｄ変換を実行した後の残差信号Ｖｒｅｓを、第２のＡＤＣ１２０の入力信号として入力する。これにより、第２のＡＤＣ１２０は、入力された残差信号ＶｒｅｓのＡ／Ｄ変換を実行し、下位ビットを特定する。
　（基準電圧発生回路）
　基準電圧発生回路２１０は、基準電圧＋Ｖｒｅｆ、－Ｖｒｅｆ、及び＋Ｖｒｅｆ～－Ｖｒｅｆの中央値ＶＣＭ（例えば０Ｖ）を生成する。
　（全体制御部）
　全体制御部２２０は、スイッチ制御部２２１、β値推定制御部２２２、ＡＤ変換制御部２２３を有する。
　スイッチ制御部２２１は、β値推定制御部２２２、又はＡＤ変換制御部２２３の制御に従って、スイッチＳＷ１～ＳＷ７、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓ等の接続／切断を制御する制御信号を出力する。
　β値推定制御部２２２は、実際にチップ上で実現された演算増幅部１１１の増幅率βの値を推定する。例えば、β値推定制御部２２２は、スイッチＳＷ７を制御して、Ａ／Ｄ変換器１００の入力に基準電圧＋Ｖｒｅｆ、－Ｖｒｅｆの中央値ＶＣＭを入力させて、Ａ／Ｄ変換を実行する。また、β値推定制御部２２２は、Ａ／Ｄ変換を実行した結果得られた、最初のビットがゼロから始まるＡ／Ｄ変換結果と、最初のビットが１から始まるＡ／Ｄ変換結果とが等しいことに着目して、βの値を推定する。
　ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、スイッチＳＷ１～ＳＷ７、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓの接続、切断を制御し、Ａ／Ｄ変換器１００におけるＡ／Ｄ変換を制御する。
　（デジタル合成部）
　デジタル合成部２３０は、Ｒａｄｉｘ変換部２３１、加算器２３２を有する。
　Ｒａｄｉｘ変換部２３１は、β変換サイクリックＡＤＣ１１０から出力されるβ進デジタルビットＢｘを、β値推定制御部２２２によるβ値の推定結果を用いて、β進から２進へＲａｄｉｘを変換した２進デジタルビットＤＢｘを生成する。
　加算器２３２は、Ｒａｄｉｘ変換部２３１が生成した２進デジタルビットＤＢｘと、逐次比較ＡＤＣ１２０から出力されるデジタルビットＤｙとを加算して、２進のデジタル出力信号Ｄｏｕｔを生成する。
　＜処理の流れ＞
　続いて、Ａ／Ｄ変換器１００によるＡ／Ｄ変換の処理の流れについて説明する。
　図６は、第１の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。図６において、ステップＳ６０１～Ｓ６０５の処理６１０は、第１のＡＤＣ１１０による処理を示しており、ステップＳ６０６、Ｓ６０７に示す処理６２０は、第２のＡＤＣ１２０による処理を示している。なお、図６のステップＳ６０１～Ｓ６０４の処理は、図３ＡのステップＳ３０１～Ｓ３０４の処理に対応しているので、ここでは詳細な説明は省略する。
　ステップＳ６０１において、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎを容量素子１４ａ（Ｃａ）、及び容量素子１４ｂ（Ｃｂ）にサンプリングするサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ１～ＳＷ６、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを、図８に示すように切替える。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
　動作状態（Ａ）において、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、図４Ａで前述したように設定する。また、ＡＤ変換制御部２２３は、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを切断状態に制御する。これにより、第１のＡＤＣ１１０の容量素子１４ａ、１４ｂに、入力信号Ｖｉｎがサンプリングされる。
　なお、ＡＤ変換制御部２２３は、Ａ／Ｄ変換動作の間、スイッチＳＷ７を、第１のＡＤＣ１１０にＶｉｎを入力させるように制御し、切替えを行わないものとする。
　図７は、Ａ／Ｄ変換器１００の処理タイミングの例を示す図である。図７に示すように、時間ｔ１に動作状態（Ａ）で入力信号Ｖｉｎ１のサンプリングが終了すると、比較器１１の比較結果が更新され、最上位ビットであるｂｉｔｎ－１が出力される。
　ステップＳ６０２において、全体制御部２２０のＡＤ変換制御部２２３は、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ１～ＳＷ６、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを、図９に示すように切替える。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
　動作状態（Ｂ）において、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、図４Ｂで前述したように設定する。また、ＡＤ変換制御部２２３は、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓの切断状態を維持する。これにより、第１のＡＤＣ１１０は、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、容量素子１４ｂに蓄える。
　ステップＳ６０３において、全体制御部２２０のＡＤ変換制御部２２３は、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ１～ＳＷ６、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓを、図１０に示すように切替える。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
　動作状態（Ｃ）において、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、図５で前述したように設定する。また、ＡＤ変換制御部２２３は、ＳＷ１０、及びスイッチアレイＳＷ＿Ｖｒｅｓの切断状態を維持する。これにより、ステップＳ６０２で容量素子１４ｂに蓄えられた残差信号Ｖｒｅｓが、入力側の容量素子１４ａにサンプリングされる。
　図７に示すように、初回の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、ｂｉｔｎ－２が出力される。
　ステップＳ６０４において、全体制御部２２０のＡＤ変換制御部２２３は、所定のビット数（図７の例ではｎ－ｋビット）が得られたかを判断する。
　所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ６０２～Ｓ６０４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ６０５に移行させる。
　ステップＳ６０５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、第１のＡＤＣ１１０に、残差信号Ｖｒｅｓを所定の期間保持させる。例えば、ＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、図１１に示すように制御する。これにより、第１のＡＤＣ１１０において、残差信号Ｖｒｅｓが保持される。以下の説明の中で、この状態を動作状態（Ｄ）と呼ぶ。
　このとき、第２のＡＤＣ１２０は、残差信号Ｖｒｅｓをサンプリングする（ステップＳ６０６）。例えば、第２のＡＤＣ１２０の容量アレイに含まれる各容量素子Ｃ０～ＣＮ－１、Ｃｄに、残差信号Ｖｒｅｓがサンプリングされる。以下の説明の中で、この状態を動作状態（Ｅ）と呼ぶ。
　図７に示すように、時間ｔ２において、第１のＡＤＣ１１０がｂｉｔ ｋを出力した後、第１のＡＤＣ１１０が状態（Ｄ）に設定されると共に、第２のＡＤＣ１２０が状態（Ｅ）に設定される。また、時間ｔ３において、第２のＡＤＣ１２０による残差信号Ｖｒｅｓのサンプリングが終了すると、第１のＡＤＣ１１０は、次の入力信号Ｖｉｎ２のサンプリングを行うことができるようになる。
　図６のステップＳ６０７において、第２のＡＤＣ１２０のＳＡＲ２５０は、スイッチアレイＳＷ＿ＳＡＲを制御して、逐次比較Ａ／Ｄ変換を実行して下位ビットを求める。以下の説明の中で、この状態を動作状態（Ｆ）と呼ぶ。
　動作状態（Ｆ）において、ＡＤ変換制御部２２３は、第１のＡＤＣ１１０のスイッチＳＷ１～ＳＷ６を、例えば、図１１に示すように制御することにより、例えば、図７に示すように、次の入力信号Ｖｉｎ２のサンプリングを開始させることができる。
　ステップＳ６０８において、デジタル合成部２３０は、ステップＳ６０１～Ｓ６０４で第１のＡＤＣ１１０から出力された上位のデジタルビットと、ステップＳ６０７で第２のＡＤＣ１２０から出力された下位のデジタルビットとを合成して、変換結果を出力する。
　上記の処理により、Ａ／Ｄ変換器１００は、回路の精度が要求される上位ビットのＡ／Ｄ変換をβ変換サイクリックＡＤＣ１１０で実行し、回路の精度の要求が緩和される下位ビットのＡ／Ｄ変換を逐次比較ＡＤＣ１２０で実現することができるようになる。これにより、下位ビットのＡ／Ｄ変換に演算増幅器が不要になるので、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することができるようになる。
　［第２の実施形態］
　第２の実施形態では、別の好適な一例として、第２のＡＤＣ１２０の容量アレイ（Ｃ０～ＣＮ－１、Ｃｄ）を、第１のＡＤＣ（β変換サイクリックＡＤＣ１１０）の積分容量Ｃｂとして用いる構成の例について説明する。
　第２の実施形態に係るＡ／Ｄ変換器１００は、第１のＡＤＣ１１０で上位ビットのＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、第２のＡＤＣ１２０でそのままＡ／Ｄ変換することができるようになる。これにより、例えば、図６のステップＳ６０５、Ｓ６０６の処理を省略することができる。また本実施形態に係るＡ／Ｄ変換器１００では、逐次比較ＡＤＣ１２０でのサンプリングによる誤差をなくすことで、Ａ／Ｄ変換器１００でのサンプリング誤差を低減させることができる。
　＜Ａ／Ｄ変換器の構成＞
　図１３は、第２の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図１３に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の容量素子１４ｂ、及びスイッチＳＷ１に代えて、容量アレイ１３００を有している。
　図１４は、第２の実施形態に係る容量アレイの回路構成の例を示す図である。容量アレイ１３００は、第１の実施形態に係る第２のＡＤＣ１２０に含まれていた、２進の重み付値を持つＮ個の容量素子Ｃ０～ＣＮ－１と１つのダミー容量素子Ｃｄとを含む。また、容量アレイ１３００は、第１の実施形態に係る第２のＡＤＣ１２０に含まれていた、スイッチアレイＳＷ＿ＳＡＲ、ＳＷ＿Ｖｒｅｓに加え、スイッチアレイＳＷ＿Ｖｉｎを有している。なお、図１３、１４において、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００で説明した構成要素には同じ参照番号を付与し、ここでは詳細な説明を省略する。
　Ａ／Ｄ変換器１００の全体制御部２２０は、スイッチアレイＳＷ＿Ｖｉｎを制御して、Ｖｉｎを容量素子Ｃ０～ＣＮ－１、Ｃｄに接続することにより、容量素子Ｃ０～ＣＮ－１、Ｃｄの合成容量を第１のＡＤＣ１１０の積分容量Ｃｂとして用いることができる。
　＜処理の流れ＞
　続いて、第２の実施形態に係るＡ／Ｄ変換器１００によるＡ／Ｄ変換の処理の流れについて説明する。
　図１５は、第２の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
　ステップＳ１５０１において、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎを容量素子１４ａ（Ｃａ）、及び容量アレイ１３００（Ｃｂ）にサンプリングするサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７Ａ、図１７Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
　動作状態（Ａ）において、図１７Ａ、図１７Ｂに示すように、スイッチＳＷ２～ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓの設定は、図８に示す第１の実施形態に係る動作状態（Ａ）の設定と同様である。また、ＡＤ変換制御部２２３は、図１７Ｂに示すように、容量アレイ１３００のスイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを接続状態とする。これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして機能し、容量アレイ１３００（Ｃｂ）に、入力信号Ｖｉｎがサンプリングされる。
　図１６は、第２の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。図１６に示すように、時間ｔ１に動作状態（Ａ）で入力信号Ｖｉｎ１のサンプリングが終了すると、比較器１１の比較結果が更新され、最上位ビットであるｂｉｔｎ－１が出力される。
　ステップＳ１５０２において、全体制御部２２０のＡＤ変換制御部２２３は、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１８Ａ、図１８Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
　動作状態（Ｂ）において、図１８Ａ、図１８Ｂに示すように、スイッチＳＷ２～ＳＷ７の設定は図９に示す第１の実施形態に係る動作状態（Ｂ）の設定と同様である。また、ＡＤ変換制御部２２３は、図１８Ｂに示すように、スイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを切断状態とし、スイッチアレイＳＷ＿Ｖｒｅｓに含まれる各スイッチを接続状態とする。これにより、Ａ／Ｄ変換器１００は、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、容量アレイ１３００（Ｃｂ）に蓄える。
　ステップＳ１５０３において、全体制御部２２０のＡＤ変換制御部２２３は、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１９Ａ、図１９Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
　動作状態（Ｃ）において、図１９Ａ、図１９Ｂに示すように、スイッチＳＷ２～ＳＷ７の設定は図１０に示す第１の実施形態に係る動作状態（Ｃ）の設定と同様である。また、ＡＤ変換制御部２２３は、図１９Ｂに示すように、スイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを切断状態、スイッチアレイＳＷ＿Ｖｒｅｓに含まれる各スイッチを接続状態に維持する。これにより、ステップＳ１５０２で容量アレイ１３００（Ｃｂ）に蓄えられた残差信号Ｖｒｅｓが、入力側の容量素子１４ａにサンプリングされる。
　図１６に示すように、初回の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、ｂｉｔｎ－２が出力される。
　ステップＳ１５０４において、全体制御部２２０のＡＤ変換制御部２２３は、所定のビット数（例えば５ビット）が得られたかを判断する。
　所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ１５０２～Ｓ１５０４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ１５０５に移行させる。
　図１６において、第２の実施形態に係るＡ／Ｄ変換器１００は、時間ｔ２にβ変換サイクリックＡＤＣ１１０がｂｉｔ ｋを出力したとき、既に容量アレイ１３００に残差信号Ｖｒｅｓが蓄えられている。したがって、本実施形態に係るＡ／Ｄ変換器１００は、図７に示す第１の実施形態の動作状態（Ｄ）、（Ｅ）の処理を省略し、時間ｔ２において直ちに逐次比較Ａ／Ｄ変換を開始することができる。
　ステップＳ１５０５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、及び容量アレイ１３００のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０Ａ、図２０Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ｆ）と呼ぶ。
　動作状態（Ｆ）において、スイッチＳＷ２～ＳＷ７の設定は、動作状態（Ｃ）の状態を維持する。また、ＡＤ変換制御部２２３は、図２０Ｂに示すように、スイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎに含まれる各スイッチを切断状態とする。これにより、Ａ／Ｄ変換器１００は、逐次比較ＡＤＣとして機能し、容量アレイ１３００を用いて、逐次比較Ａ／Ｄ変換を行うことができるようになる。
　この状態で、Ａ／Ｄ変換器１００は、ステップＳ１５０１～Ｓ１５０４で、上位ビットのＡ／Ｄ変換後の残差信号Ｖｒｅｓを、逐次比較ＡＤＣとしてＡ／Ｄ変換し、下位ビットを求める。例えば、Ａ／Ｄ変換器１００は、ＳＡＲ２５０の出力に従って、＋Ｖｒｅｆ、－Ｖｒｅｆに接続されるスイッチを上位ビット（ＤＮ－１）側から順次に切替えることにより出力電圧Ｖｘを変更し、２分法でＡ／Ｄ変換値を特定する逐次比較Ａ／Ｄ変換を行う。
　ステップＳ１５０６において、デジタル合成部２３０は、ステップＳ１５０１～Ｓ１５０４で出力された上位のデジタルビットと、ステップＳ１５０５で出力された下位のデジタルビットとを合成して出力信号Ｄｏｕｔを生成し、出力する。
　上記の処理により、Ａ／Ｄ変換器１００は、回路の精度が要求される上位ビットのＡ／Ｄ変換をβ変換サイクリックＡ／Ｄ変換すると共に、回路の精度の要求が緩和される下位ビットのＡ／Ｄ変換を、逐次比較Ａ／Ｄ変換することができる。これにより、１つの演算増幅器で回路を構成することができるので、β変換サイクリック型Ａ／Ｄ変換回路を含む複数のＡ／Ｄ変換回路を組合せて、製造ばらつきによる誤動作が少なく、消費電力が少ないＡ／Ｄ変換器を提供することができるようになる。
　また、本実施形態に係るＡ／Ｄ変換器１００では、上位ビットのβ変換サイクリックＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換でサンプリングする処理を省略することができる。また本実施形態に係るＡ／Ｄ変換器１００では、逐次比較ＡＤＣ１２０でのサンプリングによる誤差をなくすことで、Ａ／Ｄ変換器１００でのサンプリング誤差を低減させることができる。
　［第３の実施形態］
　第２の実施形態では、逐次比較Ａ／Ｄ変換で使用する容量アレイ１３００を、β変換サイクリックＡ／Ｄ変換の積分容量Ｃｂとして使用するＡ／Ｄ変換器１００の例について説明を行った。この場合、Ａ／Ｄ変換器１００が、逐次比較Ａ／Ｄ変換を終えるまで、次の入力信号Ｖｉｎのサンプリングを開始することができない。
　第３の実施形態では、複数の容量アレイ１３００を用いて、第１の容量アレイを用いた逐次比較Ａ／Ｄ変換を終了する前に、第２の容量アレイを用いて、次の入力信号Ｖｉｎのサンプリングを開始するインタリーブ動作を行う構成例について説明する。
　＜Ａ／Ｄ変換器の構成＞
　図２１は、第３の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図２１に示すＡ／Ｄ変換器１００は、図１３に示す第２の実施形態に係るＡ／Ｄ変換器１００の容量アレイ１３００に代えて、第１の容量アレイ１３００－１、第２の容量アレイ１３００－２、及びスイッチＳＷ２１、ＳＷ２２を有する。なお、第１の容量アレイ１３００－１、及び第２の容量アレイ１３００－２の構成は、図１４に示す第１の実施形態に係る容量アレイ１３００と同様である。
　本実施形態に係るＡ／Ｄ変換器１００は、第１の容量アレイ１３００－１を用いて逐次比較Ａ／Ｄ変換を行っているとき、第２の容量アレイ１３００－２を用いて、β変換サイクリックＡ／Ｄ変換を並行して実行できるように構成されている。
　スイッチＳＷ２１は、全体制御部２２０の制御に従って、第１の容量アレイ１３００－１のＶｏｕｔを、演算増幅器１３の入力端子、又は比較器２４０の入力端子に接続する。スイッチＳＷ２２は、全体制御部２２０の制御に従って、第２の容量アレイ１３００－２のＶｏｕｔを、演算増幅器１３の入力端子、又は比較器２４０の入力端子に接続する。
　第１の容量アレイ１３００－１は、図１４に示すスイッチアレイＳＷ＿Ｖｉｎに含まれる各スイッチを接続状態とし、スイッチＳＷ２１によりＶｏｕｔを演算増幅器１３の入力端子に接続することにより、β変換サイクリックＡＤＣの積分容量Ｃｂとして機能する。
　また、第１の容量アレイ１３００－１は、スイッチアレイＳＷ＿Ｖｉｎ、ＳＷ＿Ｖｒｅｓに含まれる各スイッチを切断状態とし、スイッチＳＷ２１でＶｏｕｔを比較器２４０の入力端子に接続することにより、逐次変換ＡＤＣの容量アレイとして機能する。第２の容量アレイ１３００－２についても同様である。
　＜処理の流れ＞
　続いて、第３の実施形態に係るＡ／Ｄ変換器１００によるＡ／Ｄ変換の処理の流れについて説明する。
　図２２は、第３の実施形態に係るＡ／Ｄ変換器の処理の例を示すフローチャートである。
　ステップＳ２２１１において、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎ１を容量素子１４ａ（Ｃａ）、及び第１の容量アレイ１３００－１（Ｃｂ１）にサンプリングする。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、ＳＷ２２を、図２４に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７Ｂに示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ａ）と呼ぶ。
　これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、第１の容量アレイ１３００－１（Ｃｂ１）に、入力信号Ｖｉｎ１をサンプリングすることができる。なお、このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００－２を用いて逐次比較Ａ／Ｄ変換を実行することができる。
　図２３は、第３の実施形態に係るＡ／Ｄ変換器の処理タイミングの例を示す図である。図２３に示すように、時間ｔ１に動作状態（Ａ）で入力信号Ｖｉｎ１のサンプリングが終了すると、比較器１１の比較結果が更新され、最上位ビットであるｂｉｔｎ－１が出力される。また、図２３において、時間ｔ１～ｔ２の期間は、まだ上位ビットのＡ／Ｄ変換が終了していないので、下位ビットのＡ／Ｄ変換（逐次比較Ａ／Ｄ変換）は実行されていない。
　ステップＳ２２１２において、全体制御部２２０のＡＤ変換制御部２２３は、第１の容量アレイ１３００－１（Ｃｂ１）を用いて、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、ＳＷ２２を、図２５に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１８Ｂに示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図２０Ｂに示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｂ）と呼ぶ。
　これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、第１の容量アレイ１３００－１（Ｃｂ１）に蓄える。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００－２を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
　ステップＳ２２１３において、全体制御部２２０のＡＤ変換制御部２２３は、第１の容量アレイ１３００－１（Ｃｂ１）を用いて、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、２２を、図２６に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１８Ｂに示す状態に維持する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図２０Ｂに示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｃ）と呼ぶ。
　これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、ステップＳ２２１２で第１の容量アレイ１３００－１（Ｃｂ１）に蓄えられた残差信号Ｖｒｅｓを、入力側の容量素子１４ａにサンプリングする。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００－２を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
　図２３に示すように、初回の動作状態（Ｃ）の終了時、比較器１１の比較結果が更新され、ｂｉｔｎ－２が出力される。
　ステップＳ２２１４において、全体制御部２２０のＡＤ変換制御部２２３は、第１の容量アレイ１３００－１（Ｃｂ１）を用いたβ変換サイクリックＡ／Ｄ変換により、所定のビット数（例えば５ビット）が得られたかを判断する。
　所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ２２１２～Ｓ２２１４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ２２１５、Ｓ２２２１に移行させる。
　ここで、Ａ／Ｄ変換器１００は、ステップＳ２２１５、Ｓ２２１６に示す処理と、ステップＳ２２２１～Ｓ２２２４に示す処理を並行して実行する。
　ステップＳ２２１５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、ＳＷ２２を、例えば、図２７に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０Ｂに示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ｆ）と呼ぶ。
　これにより、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００－１（Ｃｂ１）を用いてステップＳ２２１１～Ｓ２２１４で上位ビットのＡ／Ｄ変換が行われた後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換することができるようになる。
　ステップＳ２２１６において、デジタル合成部２３０は、ステップＳ２２１１～Ｓ２２１４で出力された上位のデジタルビットと、ステップＳ２２１５で出力された下位のデジタルビットとを合成して出力信号Ｄｏｕｔを生成し、出力する。
　なお、Ａ／Ｄ変換器１００は、ステップＳ２２１５において、第１の容量アレイ１３００－１（Ｃｂ１）を用いて逐次比較Ａ／Ｄ変換を行っているとき、ステップＳ２２２１～ステップＳ２２２４の処理を並行して実行する。
　例えば、図２３に示すように、Ａ／Ｄ変換器１００は、時間ｔ２において、第１の容量アレイ１３００－１（Ｃｂ１）を用いた上位ビットのＡ／Ｄ変換が終了すると、第１の容量アレイ１３００－１（Ｃｂ１）を用いて下位ビットのＡ／Ｄ変換を開始する。また、Ａ／Ｄ変換器１００は、時間ｔ２の後、第１の容量アレイ１３００－１（Ｃｂ１）を用いた下位ビットのＡ／Ｄ変換が終了する前に、第２の容量アレイ１３００－２（Ｃｂ２）を用いて、次の入力信号Ｖｉｎ２のサンプリングを開始することができる。
　図２２において、ステップＳ２２２１に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、入力信号Ｖｉｎ２を容量素子１４ａ（Ｃａ）、及び第２の容量アレイ１３００－２（Ｃｂ２）にサンプリングする。以下の説明の中で、この状態を動作状態（Ａ’）と呼ぶ。なお、動作状態（Ａ’）と、前述した動作状態（Ｆ）において、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、ＳＷ２２、及び第１、２の容量アレイのスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの設定は、同様である。
　これにより、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、第２の容量アレイ１３００－２（Ｃｂ２）に、入力信号Ｖｉｎ２をサンプリングすることができる。なお、このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００－１を用いて逐次比較Ａ／Ｄ変換を実行することができる。
　ステップＳ２２２２において、全体制御部２２０のＡＤ変換制御部２２３は、第２の容量アレイ１３００－２（Ｃｂ２）を用いて、比較器１１の比較結果に応じて信号を増幅する信号増幅動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、ＳＷ２２を、図２８に示すように設定する。また、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図１８Ｂに示す状態に設定する。さらに、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０Ｂに示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｂ’）と呼ぶ。
　動作状態（Ｂ’）において、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、比較器１１の比較結果に応じて信号を増幅し、残差信号Ｖｒｅｓを、第２の容量アレイ１３００－２（Ｃｂ２）に蓄える。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００－１を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
　ステップＳ２２２３において、全体制御部２２０のＡＤ変換制御部２２３は、第２の容量アレイ１３００－２（Ｃｂ２）を用いて、サイクリックサンプリング動作を実行する。例えば、ＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、２２を、図２９に示すように設定する。また、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎの状態を、図１８Ｂに示す状態に維持する。さらに、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０Ｂに示す状態に維持する。以下の説明の中で、この状態を動作状態（Ｃ’）と呼ぶ。
　動作状態（Ｃ’）において、Ａ／Ｄ変換器１００はβ変換サイクリックＡＤＣとして、ステップＳ２２２２で第２の容量アレイ１３００－２（Ｃｂ２）に蓄えられた残差信号Ｖｒｅｓを、入力側の容量素子１４ａにサンプリングする。このとき、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第１の容量アレイ１３００－１を用いて逐次比較Ａ／Ｄ変換を継続して実行することができる。
　ステップＳ２２２４において、全体制御部２２０のＡＤ変換制御部２２３は、第２の容量アレイ１３００－２（Ｃｂ２）を用いたβ変換サイクリックＡ／Ｄ変換により、所定のビット数（例えば５ビット）が得られたかを判断する。
　所定のビット数が得られていない場合、ＡＤ変換制御部２２３は、所定のビット数が得られるまで、ステップＳ２２２２～Ｓ２２２４の処理を繰り返し実行する。一方、所定のビット数が得られた場合、ＡＤ変換制御部２２３は、処理をステップＳ２２２５、Ｓ２２２７に移行させる。
　ステップＳ２２２５に移行すると、全体制御部２２０のＡＤ変換制御部２２３は、スイッチ制御部２２１を用いて、Ａ／Ｄ変換器１００のスイッチＳＷ２～ＳＷ７、ＳＷ２１、ＳＷ２２を、再び、図２４に示すように設定する。また、ＡＤ変換制御部２２３は、第１の容量アレイ１３００－１のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図１７Ｂに示すように設定する。さらに、ＡＤ変換制御部２２３は、第２の容量アレイ１３００－２のスイッチアレイＳＷ＿Ｖｒｅｓ、ＳＷ＿Ｖｉｎを、図２０Ｂに示すように設定する。以下の説明の中で、この状態を動作状態（Ｆ’）と呼ぶ。
　これにより、Ａ／Ｄ変換器１００は逐次比較ＡＤＣとして、第２の容量アレイ１３００－２（Ｃｂ２）を用いてステップＳ２２２１～Ｓ２２２４で上位ビットのＡ／Ｄ変換が行われた後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換することができるようになる。例えば、Ａ／Ｄ変換器１００は、ＳＡＲ２５０の出力に従って、＋Ｖｒｅｆ、－Ｖｒｅｆに接続されるスイッチを上位ビット（ＤＮ－１）側から順次に切替えることにより出力電圧Ｖｘを変更し、２分法でＡ／Ｄ変換値を特定する逐次比較Ａ／Ｄ変換を行う。
　ステップＳ２２２６において、デジタル合成部２３０は、ステップＳ２２２１～Ｓ２２２４で出力された上位のデジタルビットと、ステップＳ２２２５で出力された下位のデジタルビットとを合成して出力信号Ｄｏｕｔを生成し、出力する。
　ステップＳ２２２７において、全体制御部２２０のＡＤ変換制御部２２３は、例えば、処理を終了させるか否かを判断し、処理を終了させない場合、処理をステップＳ２２１１に移行させる。或いは、ＡＤ変換制御部２２３は、処理を終了させるか否かの判断を行わずに、処理をステップＳ２２１１に移行させるものであっても良い。
　上記の処理により、Ａ／Ｄ変換器１００は、２つの容量アレイ１３００－１、１３００－２を交互に用いて、例えば、図２３に示すように、インタリーブ動作を行うことができるようになる。
　これにより、例えば、第１の容量アレイ１３００－１を用いて下位ビットの逐次比較Ａ／Ｄ変換を行っている間に、次の入力信号Ｖｉｎを、第２の容量アレイ１３００－２を用いて上位ビットのβ変換サイクリックＡ／Ｄ変換を実行することができるようになる。
　また、本実施形態に係るＡ／Ｄ変換器１００では、第２の実施形態と同様に、上位ビットのβ変換サイクリックＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、逐次比較Ａ／Ｄ変換でサンプリングする処理を省略することができる。したがって、第３の実施形態によれば、β変換サイクリックＡＤＣと逐次比較ＡＤＣとを組合せたＡ／Ｄ変換器１００において、Ａ／Ｄ変換の処理速度を高速化することができる。
　［第４の実施形態］
　第４の実施形態以降の実施形態では、β変換サイクリックＡＤＣと逐次比較ＡＤＣとを組合せたＡ／Ｄ変換器１００のより好適な構成例について説明する。
　図３０は、第４の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３０において、基準電圧発生回路２１０は、第１のＡＤＣ１１０（β変換サイクリックＡＤＣ）用の基準電圧＋Ｖｒｅｆ１、－Ｖｒｅｆ１と、第２のＡＤＣ１２０（逐次変換ＡＤＣ）用の基準電圧＋Ｖｒｅｆ２、－Ｖｒｅｆ２とを別々に生成するように構成されている。なお、図３０に示すＡ／Ｄ変換器１００の他の構成は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００と同様である。
　全体制御部２２０のβ値推定制御部２２２は、実際にチップ上で実現された演算増幅部１１１の増幅率β（１＜β＜２）を推定する際に、第１のＡＤＣ１１０の入力に、ＶＣＭを入力させて、Ａ／Ｄ変換を実行する。ＶＣＭは、第１のＡＤＣ１１０のフルスケール電圧ＦＳ１（＋Ｖｒｅｆ１～－Ｖｒｅｆ１）の中央値（例えば０Ｖ）である。
　したがって、Ａ／Ｄ変換器１００は、β値の推定を行うことができるように、第１のＡＤＣ１１０の入力ノードにＶＣＭ（予め定められた電圧の一例）を入力するためのスイッチＳＷ７（入力回路）を有している。
　また、図３１に示すように、Ａ／Ｄ変換器１００が複数の第１のＡＤＣ１１０－１、１１０－２、・・・を含む場合、各第１のＡＤＣ１１０の入力ノードにＶＣＭを入力するための入力回路が設けられている。
　これにより、全体制御部２２０のβ値推定制御部２２２は、各第１のＡＤＣ１１０の入力ノードにＶＣＭを入力し、βの値を推定することができるようになる。
　図３２Ａ、図３２Ｂは、第４の実施形態に係る基準電圧について説明するための図である。図３２Ａは、第１のＡＤＣ１１０（β変換サイクリックＡＤＣ）の演算増幅部１１１による入出力特性を示している。
　図３２Ａにおいて、入力電圧ＶＩＮ（Ｉｎｐｕｔ）が、－Ｖｒｅｆ≦ＶＩＮ＜０である場合、演算増幅部１１１は、出力電圧Ｖｒｅｓ＝ＶＩＮ×β＋（β－１）Ｖｒｅｆを出力する。また、入力電圧ＶＩＮが、０≦ＶＩＮ≦＋Ｖｒｅｆである場合、演算増幅部１１１は、出力電圧Ｖｒｅｓ＝ＶＩＮ×β＋（１－β）Ｖｒｅｆを出力する。なお、入出力の傾き（増幅率、又は利得）を表すβの値は、１＜β＜２である。
　図３２Ｂは、第４の実施形態に係る第１のＡＤＣ１１０（β変換サイクリックＡＤＣ）の演算増幅部１１１による入出力特性と、第２のＡＤＣ１２０（逐次変換ＡＤＣ）の入力範囲（－Ｖｒｅｆ２～＋Ｖｒｅｆ２）を示している。
　図３２Ｂにおいて、Ｖｒｅｆ１＝Ｖｒｅｆ２である場合、第１のＡＤＣ１１０と第２のＡＤＣ１２０との間の段間オフセット電圧Ｖｏｆｆが発生すると、Ａ／Ｄ変換器１００の線形性に問題が出る。例えば、第１のＡＤＣ１１０の出力電圧が、第２のＡＤＣ１２０の入力範囲を超えてしまい、Ａ／Ｄ変換結果に信号クリップが発生して、線形性に問題が現れる。
　そこで、第４の実施形態に係るＡ／Ｄ変換器では、Ｖｒｅｆ２≧Ｖｒｅｆ１＋Ｖｏｆｆの関係が成り立つように、Ｖｒｅｆ２、及びＶｒｅｆ１の値が設定されている。なお、段間オフセット電圧Ｖｏｆｆは、例えば、計算や実験等により予め求められた、段間オフセット電圧のワースト値等を適用することができる。
　上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、段間オフセット電圧によるＡ／Ｄ変換の精度の劣化を低減させることができる。
　なお、このとき、Ａ／Ｄ変換器１００のデジタル合成部２３０は、例えば、次の式（１）を用いて、第１のＡＤＣ１１０による上位ビットのＡ／Ｄ変換結果と、第２のＡＤＣ１２０による下位ビットのＡ／Ｄ変換結果とを合成することができる。
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 　式（１）は、第１のＡＤＣ１１０により、上位５ビットのＡ／Ｄ変換を行い、第２のＡＤＣ１２０により下位Ｎビット（Ｎは２以上の整数）のＡ／Ｄ変換を行う場合の例を示している。
　なお、式（１）において、βａは、β値推定制御部２２２によって推定されたβの値を示す。ｂ１～ｂ５は、第１のＡＤＣ１１０から出力される第１ビット～第５ビットの値を示す。ＦＳ１は、第１のＡＤＣ１１０のフルスケール電圧であり、例えば、第１のＡＤＣ１１０の基準電圧Ｖｒｅｆ１の２倍の電圧である。ＦＳ２は、第２のＡＤＣ１２０のフルスケール電圧であり、例えば、第２のＡＤＣ１２０の基準電圧Ｖｒｅｆ２の２倍の電圧である。Ｅｑは、量子化雑音（量子化誤差）を示す。
　また、Ａ／Ｄ変換器１００のβ値推定制御部２２２は、第１のＡＤＣ１１０の入力にＦＳ１（－Ｖｒｅｆ１～＋Ｖｒｅｆ１）の中央値（ＶＣＭ）を入力して、Ａ／Ｄ変換器１００でＡ／Ｄ変換を行った変換結果を用いてβの値を推定する。例えば、図３２Ｂにおいて、第１のＡＤＣ１１０の入力に中央値０Ｖを入力すると、最初のビットがゼロから始まるＰ０に対応するＡ／Ｄ変換結果と、最初のビットが１から始まるＰ１に対応するＡ／Ｄ変換結果とが求められる。β値推定制御部２２２は、この中央値０Ｖを入力したときに得られる２つのＡ／Ｄ変換結果が等しい電圧を示していることに着目して、βの値を推定することができる。
　［第５の実施形態］
　第４の実施形態では、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、Ｖｒｅｆ２の値を大きくすることにより、段間オフセット電圧によるＡ／Ｄ変換の精度の劣化を低減させる手法について説明した。しかし、Ｖｒｅｆ２の値が大きくなると、第２のＡＤＣ１２０の量子化雑音が大きくなり、ＳＮＤＲ（Signal to Noise and Distortion Ratio）が悪化するという問題がある。
　第５の実施形態では、第２のＡＤＣ１２０の信号比較ノードＶｘにデジタル－アナログ変換器（以下、Ｄ／Ａ変換器、又はＤＡＣと呼ぶ）を設けて、段間のオフセット電圧を積極的にキャンセルする構成の例について説明する。
　図３３は、第５の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３３に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の構成に加えて、ＤＡＣ（Digital to Analog Converter）３３０１、スイッチ３３０２、容量素子３３０３等を有する。なお、スイッチ３３０２、及び容量素子３３０３は、ＤＡＣ３３０１の出力電圧を、第２のＡＤＣ１２０の信号比較ノードＶｘに印加するための回路の一例である。例えば、ＤＡＣ３３０１の出力端子は、比較器２４０の入力端子（信号比較ノードＶｘ）に直接接続されているもの等であっても良い。
　ＤＡＣ３３０１は、第１のＡＤＣ１１０と第２のＡＤＣ１２０との間の段間オフセット電圧をキャンセルするための電圧を出力するように、予め設定、又は調整されているものとする。
　上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、段間オフセット電圧によるＡ／Ｄ変換の精度の劣化を低減させることができる。また、本実施形態では、Ｖｒｅｆ２の値を大きくする必要がないので、第２のＡＤＣ１２０の量子化雑音が大きくなり、ＳＮＤＲが悪化するという問題を低減させることができる。
　［第６の実施形態］
　上記の各実施形態に係るＡ／Ｄ変換器１００において、β値推定制御部２２２がβの値を正確に推定するためには、βの値を推定するときに、第２のＡＤＣ１２０（逐次変換ＡＤＣ）の分解能を１～２ビット増加させることが望ましい。一方、Ａ／Ｄ変換器１００において、通常のＡ／Ｄ変換を行う際には、変換速度を向上させるために、１～２ビットの分解能の増加を行わないことが望ましい。
　第６の実施形態では、βの値を推定するときに、第２のＡＤＣ１２０の分解能を向上させることが可能なＡ／Ｄ変換器１００の例について説明する。
　図３４は、第６の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３４に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の構成に加えて、ビット長制御部３４０２を有している。
　ビット長制御部３４０２は、例えば、β値推定制御部２２２がβの値を推定する場合、第２のＡＤＣ１２０のＳＡＲ２５０に、逐次変換Ａ／Ｄ変換のビット数の増加を指示する信号（ＢＩＴ＿ＣＮＴ）を出力する。
　また、第２のＡＤＣ１２０のＳＡＲ２５０は、逐次変換Ａ／Ｄ変換のビット数の増加を指示する信号を受付けると、通常のＡ／Ｄ変換のときより、所定のビット数（例えば２ビット）多く、Ａ／Ｄ変換を実行する。
　例えば、第２のＡＤＣ１２０において、複数の容量素子ＣＮ－１～Ｃ０、及びスイッチアレイＳＷ＿ＳＡＲ、ＳＷ＿Ｖｒｅｓには、予め冗長ビットに対応する素子が設けられているものとする。通常のＡ／Ｄ変換を行う場合、第２のＡＤＣ１２０のＳＡＲ２５０は、冗長ビットに対応する素子を用いないで逐次比較Ａ／Ｄ変換を実行する。一方、βの値を推定する場合、第２のＡＤＣ１２０のＳＡＲ２５０は、冗長ビットに対応する素子を用いて逐次比較Ａ／Ｄ変換を実行する。
　上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、通常のＡ／Ｄ変換の変換速度に影響を与えずに、βの値の推定精度を向上させることができるようになる。
　なお、ビット長制御部３４０２は、β値推定制御部２２２がβの値を推定する場合に限られず、Ａ／Ｄ変換の精度を向上させる場合に、逐次変換Ａ／Ｄ変換のビット数の増加を指示するものであっても良い。
　［第７の実施形態］
　第６の実施形態では、βの値を推定する際に、第２のＡＤＣ１２０（逐次比較ＡＤＣ）のビット長を変更する場合の例について説明を行った。
　第５の実施形態では、第２のＡＤＣ１２０の信号比較ノードＶｘに、例えば、擬似ランダム系列等のディザー信号を加算し、複数回のＡ／Ｄ変換結果を平均化することにより、Ａ／Ｄ変換の実質的な分解能（実効分解能）を向上させる場合の例について説明する。
　図３５は、第７の実施形態に係るＡ／Ｄ変換器の回路構成の例を示す図である。図３５に示すＡ／Ｄ変換器１００は、図２に示す第１の実施形態に係るＡ／Ｄ変換器１００の構成に加えて、ディザー信号発生部３５０１、信号制御部３５０２、平均処理部３５０３を有する。
　ディザー信号発生部３５０１は、信号制御部３５０２の制御に従って、例えば、擬似ランダム系列等のディザー信号を発生し、第２のＡＤＣ１２０（逐次比較ＡＤＣ）の信号比較ノードＶｘに発生したディザー信号を入力する。
　信号制御部３５０２は、例えば、β値推定制御部２２２がβの値を推定するとき、ディザー信号発生部３５０１に、ディザー信号の発生を指示する。
　平均処理部３５０３は、第１のＡＤＣ１１０が、上位ビットのＡ／Ｄ変換を行った後の残差信号Ｖｒｅｓを、第２のＡＤＣ１２０が複数回のＡ／Ｄ変換を行った結果を平均化する。第２のＡＤＣ１２０は、残差信号Ｖｒｅｓを１回サンプリングすると、電荷保存則により残差信号Ｖｒｅｓを保持し続けるので、複数回のＡ／Ｄ変換を実行することができる。複数回のＡ／Ｄ変換結果を平均化することにより、Ａ／Ｄ変換の実質的な分解能を向上させることができる。
　ここで、ディザー信号の効果について説明する。
　図３６は、回路が低ノイズの場合のＡ／Ｄ変換のイメージを示す図である。例えば、図３６において、入力電圧Ｖｉｎの値が１０．２５であり、ｎの値が１０であるものとする。図３６の例では、回路のノイズが少ないので、Ｖｉｎの値が、Ａ／Ｄ変換結果が９から１０の間で変化するコード遷移ノイズ範囲３６０１、及びＡ／Ｄ変換結果が１０から１１の間で変化するコード遷移ノイズ範囲３６０２に含まれない状態を示している。この場合、Ｖｉｎを何回Ａ／Ｄ変換して平均化を行ってもＡ／Ｄ変換結果は１０となり、Ａ／Ｄ変換の実質的な分解能を向上させる効果が得られないことを示している。
　図３７は、回路が高ノイズの場合のＡ／Ｄ変換のイメージを示す図である。図３７の例では、回路のノイズが多く、Ｖｉｎの値が、Ａ／Ｄ変換結果が９から１０の間で変化するコード遷移ノイズ範囲３７０１、及びＡ／Ｄ変換結果が１０～１１の間で変化するコード遷移ノイズ範囲３７０２に含まれている状態を示している。この場合、Ｖｉｎの変換結果は９、１０、又は１１の間で変化するので、複数回のＡ／Ｄ変換を実行して平均化することにより、Ａ／Ｄ変換結果が１０．２５に近づくことが期待できる。
　図３８は、回路が低ノイズでディザー信号を印加した場合のＡ／Ｄ変換のイメージを示す図である。図３６において、ディザー信号発生部３５０１は、例えば、±０．５ＬＳＢの一様なノイズを発生しているものとする。
　この場合、Ｖｉｎは、９．７５～１０．７５で変化するので、Ａ／Ｄ変換結果は１０又は１１となり、３：１の割合で１１が出現する。したがって、複数回のＡ／Ｄ変換を実行して平均化することにより、Ａ／Ｄ変換結果が１０．２５に近づく、すなわち、平均化の効果が得られるようになる。
　上記の構成により、第１のＡＤＣ１１０と第２のＡＤＣ１２０とを組合せたＡ／Ｄ変換器１００において、第２のＡＤＣ１２０（逐次比較ＡＤＣ）のビット長を増加させなくても、βの値の推定精度を向上させることができるようになる。
　以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
　本国際出願は、２０１６年１０月１１日に出願した日本国特許出願２０１６－２００４２１号に基づく優先権を主張するものであり、当該出願の全内容を本国際出願に援用する。
　１１　　　　比較器
　１３　　　　演算増幅器
　１００　　　Ａ／Ｄ変換器
　１１０　　　β変換サイクリックＡＤＣ（β変換サイクリック型Ａ／Ｄ変換回路）
　１１１　　　演算増幅部
　１２０　　　逐次比較ＡＤＣ（逐次比較型Ａ／Ｄ変換回路）
　２２２　　　β値推定制御部
　１３００　　　容量アレイ
　１３００－１　　　第１の容量アレイ
　１３００－２　　　第２の容量アレイ
　３３０１　　　ＤＡＣ（Ｄ／Ａ変換回路）
　３４０２　　　ビット長制御部
　３５０１　　　ディザー信号発生部（信号発生部）
　３５０３　　　平均処理部
　Ｃ０～ＣＮ－１、Ｃｄ　　　複数の容量素子
　Ｃｂ　　　積分容量
　ＳＷ３　　　スイッチ（切替部）
　ＳＷ７　　　スイッチ（入力回路）

Claims (10)

  1. 　複数のＡ／Ｄ変換方式を組合せたＡ／Ｄ変換器であって、
    　非２進のβ変換サイクリック型Ａ／Ｄ変換回路と２進以下の逐次比較型Ａ／Ｄ変換回路とを共に含んで構成され、
    　所定のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記β変換サイクリック型Ａ／Ｄ変換回路を適用し、
    　前記所定のビット範囲より下位のビット範囲のＡ／Ｄ変換を担当するＡ／Ｄ変換回路に前記逐次比較型Ａ／Ｄ変換回路を適用し、
    　前記β変換サイクリック型Ａ／Ｄ変換回路による前記所定のビット範囲のＡ／Ｄ変換結果と、
    　前記所定のビット範囲のＡ／Ｄ変換後の残差信号を前記逐次比較型Ａ／Ｄ変換回路でＡ／Ｄ変換して得られた前記下位のビット範囲のＡ／Ｄ変換結果と、
    をデジタル合成部で合成して、前記Ａ／Ｄ変換器が出力するＡ／Ｄ変換結果を得ることを特徴とするＡ／Ｄ変換器。
  2. 　前記逐次比較型Ａ／Ｄ変換回路は、複数の容量素子を含む容量アレイを用いて前記下位のビット範囲のＡ／Ｄ変換を実行し、
    　前記β変換サイクリック型Ａ／Ｄ変換回路は、前記容量アレイを積分容量として使用して前記所定のビット範囲のＡ／Ｄ変換を実行することを特徴とする請求項１に記載のＡ／Ｄ変換器。
  3. 　複数の前記容量アレイを有し、
    　第１の容量アレイを用いて、前記β変換サイクリック型Ａ／Ｄ変換回路が前記所定のビット範囲のＡ／Ｄ変換を実行した後、前記逐次比較型Ａ／Ｄ変換回路が前記下位のビット範囲のＡ／Ｄ変換を実行し、
    　前記第１の容量アレイを用いた前記下位のビット範囲のＡ／Ｄ変換が終了する前に、前記第１の容量アレイとは異なる第２の容量アレイを用いて、前記β変換サイクリック型Ａ／Ｄ変換回路が前記所定のビット範囲のＡ／Ｄ変換を開始するインタリーブ動作を行う請求項２に記載のＡ／Ｄ変換器。
  4. 　前記Ａ／Ｄ変換器に含まれる１つ以上の前記β変換サイクリック型Ａ／Ｄ変換回路は、前記β変換サイクリック型Ａ／Ｄ変換回路の入力ノードに予め定められた電圧を入力する入力回路を有する請求項１に記載のＡ／Ｄ変換器。
  5. 　前記β変換サイクリック型Ａ／Ｄ変換回路で使用される基準電圧Ｖｒｅｆ１と、
    　前記逐次比較型Ａ／Ｄ変換回路で使用される基準電圧Ｖｒｅｆ２と、
    　前記β変換サイクリック型Ａ／Ｄ変換回路と前記逐次比較型Ａ／Ｄ変換回路との間のオフセット電圧Ｖｏｆｆと、
    　の間にＶｒｅｆ２≧Ｖｒｅｆ１＋Ｖｏｆｆの関係が成り立つように、Ｖｒｅｆ１及びＶｒｅｆ２が設定されていることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  6. 　前記逐次比較型Ａ／Ｄ変換回路の信号比較ノードに接続されるＤ／Ａ変換回路を有し、
    　前記Ｄ／Ａ変換回路の出力信号を用いて前記逐次比較型Ａ／Ｄ変換回路のオフセット電圧をキャンセルすることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  7. 　前記逐次比較型Ａ／Ｄ変換回路の信号比較ノードにディザー信号を入力する信号発生部を有する請求項１に記載のＡ／Ｄ変換器。
  8. 　前記逐次比較型Ａ／Ｄ変換回路による複数のＡ／Ｄ変換結果を平均化して、前記逐次比較型Ａ／Ｄ変換回路の実効分解能を向上させる平均処理部を有する請求項１に記載のＡ／Ｄ変換器。
  9. 　前記逐次比較型Ａ／Ｄ変換回路で実行するＡ／Ｄ変換のビット長を変更するビット長制御部を有する請求項１に記載のＡ／Ｄ変換器。
  10. 　前記β変換サイクリック型Ａ／Ｄ変換回路は、
    　比較対象となる比較電圧としきい値とを比較し、比較結果を示すデジタル値を出力する比較器と、
    　β（１＜β＜２）倍の増幅率を有し、前記比較器の比較結果に応じた所定の演算を実行して、前記残差信号を生成する演算増幅部と、
    　入力信号をサンプリングするとき、前記入力信号を前記比較電圧として出力し、前記サンプリングが終了した後、前記残差信号を前記比較電圧として出力する切替部と、
    　所定の入力電圧を前記Ａ／Ｄ変換器でＡ／Ｄ変換した結果を用いて、前記βの値を推定するβ値推定制御部と、
    　を有し、
    　前記デジタル合成部は、
    　前記β変換サイクリック型Ａ／Ｄ変換回路による前記所定のビット範囲のβ進Ａ／Ｄ変換結果を、前記β値推定制御部が推定した前記βの値の推定結果を用いて、２進に変換した結果と、前記逐次比較型Ａ／Ｄ変換回路による前記下位のビット範囲のＡ／Ｄ変換結果とを合成し、２進のＡ／Ｄ変換結果を出力することを特徴とする請求項１に記載のＡ／Ｄ変換器。
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