WO2018047429A1 - 光センサ及び電子機器 - Google Patents

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light
receiving unit
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佐藤　秀樹
吉紀 生田
清水　隆行
卓磨 平松
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シャープ株式会社
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Definitions

  • the present invention relates to an optical sensor and an electronic device incorporating the optical sensor.
  • an avalanche photodiode using the avalanche amplification (avalanche) effect of a photodiode has been used as a light receiving element for detecting faint light at high speed in optical communication and time-of-flight measurement (TOF).
  • the avalanche photodiode operates in a linear mode when a reverse bias voltage lower than the breakdown voltage (breakdown voltage) is applied, and the output current varies so as to have a positive correlation with the amount of received light.
  • the avalanche photodiode operates as a Geiger mode when a reverse bias voltage equal to or higher than the breakdown voltage is applied.
  • the Geiger-mode avalanche photodiode causes an avalanche phenomenon even when a single photon is incident, so that a large output current can be obtained. For this reason, the Geiger mode avalanche photodiode is called a single photon avalanche diode (SPAD).
  • SBAD single photon avalanche diode
  • a pulse output synchronized with photon incidence can be obtained by adding a quenching resistor in series to a Geiger mode avalanche photodiode.
  • a Geiger mode avalanche photodiode As shown in FIG. 14, such a circuit includes a photodiode PD14, an active quenching resistor R14 (a resistance component of the MOS transistor), and a buffer BUF14.
  • the photodiode PD14 is a Geiger mode avalanche photodiode, and when a bias voltage higher than the breakdown voltage is applied, an avalanche phenomenon occurs with respect to incidence of a single photon, and a current flows.
  • the current flows through the active quenching resistor R14 connected in series with the photodiode PD14, whereby the voltage between the terminals of the active quenching resistor R14 increases, and the bias voltage of the photodiode PD14 decreases accordingly, and the avalanche The phenomenon stops.
  • the current due to the avalanche phenomenon disappears, the voltage across the active quenching resistor R14 decreases, and the photodiode PD14 returns to the state where a bias voltage higher than the breakdown voltage is applied again.
  • the buffer BUF14 a voltage change between the photodiode PD14 and the active quenching resistor R14 is extracted as a pulse output synchronized with photon incidence.
  • Patent Document 1 the above-described single photon avalanche diode (SPAD) is used to input reflected light and direct light from a light emitting element to two separate Delay Locked Loop circuits (DLL circuits), respectively.
  • DLL circuits Delay Locked Loop circuits
  • Patent Document 2 discloses a distance measurement method for realizing distance measurement at high speed and with high accuracy in a time-of-flight (TOF) type sensor.
  • TOF time-of-flight
  • the phase of the DLL circuit is converged to the pulse output position generated with a delay amount corresponding to the distance on the spatial light path of the detection target.
  • the pulse generation rate of the single photon avalanche diode is Therefore, a long measurement time is required to obtain a large number of pulses.
  • the measurement time is short and the number of pulses obtained is small, there is a problem that the convergence position cannot be reached and the distance value varies for each measurement, resulting in a decrease in accuracy.
  • a plurality of operating conditions such as the amount of received light, the amount of transmitted light, and the amplification factor at the time of transmission (position of distance 0) are stored in advance, and at the time of measurement. Only the data at the time of reception (distance on the spatial light path to the object to be detected) is acquired, the operating conditions at the time of transmission in a similar situation are selected from the memory, and the distance from the two data at the light reception time and the transmission time selected from the memory Is calculated.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an optical sensor that can shorten the measurement time while maintaining the accuracy.
  • an optical sensor includes a light-emitting element and a first photon-counting type light-receiving device that outputs a pulse synchronized with photon incidence by reflected light from a detection target.
  • a photon count type second light receiving unit disposed nearer to the light emitting element than the first light receiving unit, and a pulse synchronized with photon incidence by reflected light inside the sensor package, and the first light receiving unit
  • a time difference corresponding to a distance on a spatial light path is extracted, including a first DLL circuit that inputs a pulse output from the unit and a reference clock and a second DLL circuit that inputs a pulse output from the second light receiving unit and the reference clock.
  • a time setting circuit for providing an initial phase value to the first DLL circuit.
  • the time setting circuit adjusts each period of the reference clock.
  • Means for giving an initial phase value of the first DLL circuit in a region from the first region to the n-th region equally divided by n (n is an integer of 2 or more), and the first region to the n-th region A counter for counting the number of pulse outputs from the first light receiving unit; and a comparator for the count. The comparator is used to identify a region having the maximum counter value from the first region to the nth region. Then, the first DLL circuit is converged by giving the specified region as the initial phase value to the first DLL circuit.
  • the counter that counts the number of pulse outputs from the first light receiving unit in the first region to the nth region obtained by equally dividing each cycle of the reference clock by n (n is an integer of 2 or more).
  • An initial setting circuit that specifies a region having the maximum counter value from the first region to the n-th region by the comparator, and causes the first DLL circuit to converge in the specified region. Therefore, in the measurement, the convergence time of the first DLL circuit is advanced, and the measurement time can be shortened while maintaining the accuracy.
  • FIG. 4 is a waveform diagram for explaining the operation of the first DLL circuit shown in FIG. 3. It is a figure for demonstrating the operation state of the optical sensor which concerns on Embodiment 1 of this invention. It is a figure for demonstrating operation
  • FIG. 10 is a waveform diagram for explaining the operation of the first DLL circuit in the initial phase convergence period in the photosensor according to Embodiment 2 of the present invention.
  • FIG. 9 is a waveform diagram for explaining the operation of the first DLL circuit in the photosensor according to Embodiment 2 of the present invention. It is a figure for demonstrating operation
  • Embodiment 1 Hereinafter, embodiments of the present invention will be described in detail.
  • FIG. 1 is a diagram showing a circuit configuration of an optical sensor 101 according to Embodiment 1 of the present invention.
  • the optical sensor 101 outputs a pulse with respect to the incidence of the signal light to be measured, that is, outputs a pulse synchronized with the incidence of the photon due to the reflected light from the detection target S, and the first photon count type light reception
  • the first light receiving unit 11 outputs a pulse with respect to the reference light to be measured in parallel with the unit 11, that is, outputs a pulse synchronized with photon incidence by reflected light (including direct light) inside the sensor package.
  • Reference pulse generation for providing a reference pulse (TX) to the photon count type second light receiving unit 12 disposed closer to the light emitting element 15 than the unit 11 and the driver circuit 14 and also providing a reference clock (CLK) to the time difference extraction circuit 16
  • TX reference pulse
  • CLK reference clock
  • the distance to the detection object S is obtained as follows. That is, pulsed light is emitted from the light emitting element 15, reflected light from the detection target S is incident on the first light receiving unit 11, and reflected light (including direct light) from the inside of the sensor package is incident on the second light receiving unit 12. Then, pulses are output from the first light receiving unit 11 and the second light receiving unit 12 at a frequency according to the amount of light. This pulse output is input to the time difference extraction circuit 16 as a pulse output having a time difference corresponding to the difference in distance on the spatial light path.
  • the time difference extraction circuit 16 uses this two inputs (the pulse output of the first light receiving unit 11 and the second light receiving unit). 12) and a reference clock (CLK) output from the reference pulse generation circuit 13, a time difference corresponding to the distance on the spatial light path is extracted, and the distance to the detection object S (reflecting object) is calculated. Ask.
  • the time difference extracting circuit 16 is a Delay Locked Loop circuit.
  • the time difference extraction circuit 16 After using the first DLL circuit 17 and the second DLL circuit 18 and setting the initial phase value in the initial setting circuit 19 in the time difference extraction circuit 16 for the first DLL circuit 17, the first light receiving unit 11 and the second light receiving unit, respectively.
  • the time difference is extracted by locking the outputs of the first DLL circuit 17 and the second DLL circuit 18 at the center of the 12 light receiving widths.
  • FIG. 2 is a diagram illustrating a circuit configuration of the first light receiving unit 11 and the second light receiving unit 12.
  • the first light receiving unit 11 and the second light receiving unit 12 have the same configuration, the first light receiving unit 11 will be described as an example.
  • the first light receiving unit 11 includes a plurality of CELLs (CELL1 to CELL) each including a photodiode PD1, an active quenching resistor R1 (a resistance component of a MOS transistor), and a buffer BUF1,
  • the number is seven, but is not limited thereto.
  • the photodiode PD1 is a Geiger mode avalanche photodiode, and the amount of incident light is extracted as a pulse output by the active quenching resistor R1 and the buffer BUF1.
  • the output pulses of CELL 1 to 7 of the first light receiving unit 11 pass through the pulse width shaping circuits 21, 22, 23, and 24, and after the pulse width is shaped into a certain time width (t oc ), it is illustrated in FIG. OR operation is performed with OR1.
  • FIG. 3 is a block diagram of the first DLL circuit 17 and the second DLL circuit 18 provided in the time difference extraction circuit 16.
  • the first DLL circuit 17 and the second DLL circuit 18 have the same configuration, the first DLL circuit 17 will be described below.
  • the first DLL circuit 17 includes a phase detector 25, a voltage control delay circuit 26, and a capacitive element CDLL that holds the control voltage of the voltage control delay circuit 26.
  • the current IA flows from the capacitor CDLL.
  • the input voltage of the voltage control delay circuit 26 is determined by the voltage of the CDLL, and (C) a clock obtained by delaying the reference clock (CLK) by t delay is input to the DFF 1.
  • C a clock obtained by delaying the reference clock (CLK) by t delay
  • E DLL1_PULSE with (C) 1 ⁇ 2 frequency of the reference clock (CLK) frequency and 50% Duty is obtained.
  • the second DLL circuit 18 in the time difference extraction circuit 16 has the same configuration as the first DLL circuit 17.
  • FIG. 4 is a waveform diagram for explaining the operation of the first DLL circuit 17 shown in FIG.
  • the waveform obtained by integrating the randomly generated SPAD_SG1 waveform is equal to 2 with respect to the waveform when the first light receiving unit 11 receives light (light receiving waveform).
  • the integrated value of IB in the IB integral display in FIG. 4 coincides with the integrated value of IA in the IA integral display in FIG. It becomes a state.
  • FIG. 5 is a diagram for explaining the operation state of the optical sensor 101.
  • one period when the optical sensor 101 performs measurement includes an initial phase data acquisition period, an initial phase convergence period, and an actual measurement period.
  • the initial phase convergence period is after the data acquisition period
  • the actual measurement period is after the initial phase convergence period.
  • the measurement of the optical sensor 101 is periodically performed, and the initial phase data acquisition period, the initial phase convergence period, and the actual measurement period are repeated every period. It is.
  • each cycle of the reference clock is set to n, as will be described in detail later.
  • Counts the number of pulse outputs from the first light receiving unit 11 in each equally divided region (n ⁇ 2, n is an integer) (in this embodiment, n 4 and the first region to the fourth region) To do.
  • the initial phase value of the first DLL circuit 17 will be described in detail later. Set.
  • FIG. 6 is a diagram for explaining the operation of the initial setting circuit 19 provided in the optical sensor 101 shown in FIG.
  • the reference pulse generation circuit 13 provided in the optical sensor 101 illustrated in FIG. 1 supplies a reference pulse (TX) to the driver circuit 14 in the initial phase data acquisition period, and the light emitting element 15 emits pulses in the same manner as in the actual measurement period.
  • TX reference pulse
  • CLK reference clock
  • the light reception waveform of the first light receiving unit 11 is such that the light emission delay of the light emitting element 15 due to the reception delay of the reference pulse (TX) and the light from the light emitting element 15 bounces off the detection target S. Since there is a delay corresponding to the distance on the spatial light path until it returns, the waveform is delayed by a certain time with respect to the reference clock (CLK).
  • Each period (first period, second period, third period, fourth period,...) Of the reference pulse (TX) that is the same signal as the reference clock (CLK) obtained from the reference pulse generation circuit 13 is 4 etc.
  • a T1 waveform in which the first region becomes a high voltage a T2 waveform in which the second region becomes a high voltage
  • a T3 waveform in which the third region becomes a high voltage a T1 waveform in which the first region becomes a high voltage
  • the output pulse (SPAD_SG1) from the first light receiving unit 11 in each region is counted by Counters 1 to 4 using the T4 waveform in which the fourth region becomes a high voltage.
  • the output pulse (SPAD_SG1) from the first light receiving unit 11 is a pulse synchronized with the light reception waveform of the first light receiving unit 11 (from the detection target S by the light emitting element 15).
  • the output pulse (SPAD_SG1) from the first light receiving unit 11 generated by disturbance light or a thermally generated carrier is A noise pulse that is not synchronized with the light reception waveform of the first light receiving unit 11 is also included.
  • FIG. 7 is a histogram of counter values in the initial setting circuit 19 provided in the optical sensor 101.
  • this histogram shows counter values in each of the first to fourth areas in the initial phase data acquisition period.
  • the initial setting circuit 19 includes the above-described count comparator, and specifies an area where the count value is maximum in each area.
  • the noise pulse is generated uniformly in each region in both the region where the light reception waveform is obtained and the region where the light reception waveform is not obtained. Since the pulse synchronized with the received light waveform is generated only in the region where the received light waveform is obtained, the region where the counter value becomes the maximum value is known as the region closest to the position of the received light waveform. In the present embodiment, since the region where the counter value becomes the maximum value is the second region, the initial phase of the first DLL circuit 17 is matched with the second region in the initial phase convergence period described later in detail.
  • the initial phase data acquisition period in one cycle shown in FIGS. 5A and 5B is about 2 ms, and the light reception waveform of the first light receiving unit 11 has the cycle. 15 ns, and the initial phase data acquisition period includes about 133,000 cycles.
  • the waveform generation frequency of the output pulse (SPAD_SG1) from the first light receiving unit 11 is written many times, and the number of pulse generations actually generated in synchronization with the received light waveform is the detection object S. Depending on the distance, the number of occurrences is about several thousand counts in the initial phase data acquisition period of 2 ms.
  • the initial setting circuit 19 is the area closest to the position of the received light waveform of the first light receiving unit 11 obtained in the initial phase data acquisition period (second area in the present embodiment). Any one of waveforms T1 to T4 (T2 in this embodiment) that becomes a high voltage at the time is output as a phase setting pulse signal to the first DLL circuit 17, and the first DLL circuit 17 receives the light reception waveform of the first light receiving unit 11. (In FIG. 3, the phase setting pulse signal is input to (D) SPAD_SG1).
  • FIG. 8 is a waveform diagram for explaining the operation of the first DLL circuit 17 during the initial phase convergence period.
  • the initial phase value of the first DLL circuit 17 is set to a position close to the light reception waveform of the first light receiving unit 11, that is, a position close to a pulse generation region due to light reflected from the detection target S by the light emitting element 15.
  • the phase of the first DLL circuit 17 is started from a state close to that in the actual measurement period, and the change amount of the Phase Detector output voltage value is reduced in the actual measurement period as shown in FIG.
  • FIG. 9 is a diagram showing the voltage control delay circuit characteristics in the first DLL circuit 17 when the counter value in the second region is the largest in the initial phase data acquisition period.
  • the final phase convergence position in the actual measurement period that is, the light from the light emitting element 15 is detected from the detection target S. Since the amount of change up to a delay position (a position where DLL_PULSE1 in FIG. 4 equally divides the integral display of SPAD_SG1 into two) corresponding to the distance on the spatial optical path until it bounces back is small, it can be reached in a short time. Measurement time can be shortened without dropping the value.
  • the initial phase can always be determined immediately before the actual measurement period.
  • the measurement time can be shortened.
  • FIG. 10 is a diagram showing a circuit configuration of the optical sensor 202.
  • the number of pulse outputs from the first light receiving unit 11 in the first to fourth areas obtained by dividing each period of the reference clock (CLK) into four equal parts is counted.
  • each period of the reference clock (CLK) may be divided into n equal parts (n ⁇ 2, n is an integer).
  • the optical sensor 202 is different from the optical sensor 101 already described in the first embodiment in that the optical sensor 202 includes the pulse width increasing circuit 30.
  • the output of the phase setting pulse signal from the initial setting circuit 19 is input to the pulse width increasing circuit 30.
  • FIG. 11 is a waveform diagram for explaining the operation of the first DLL circuit 17 in the initial phase convergence period in the optical sensor 202.
  • the pulse width increasing circuit 30 increases by the same width as the pulse width t oc (see FIG. 2) obtained by the pulse shaping circuits 21, 22, 23, and 24 in the first light receiving unit 11 and the second light receiving unit 12,
  • the rising edge of DLL1_PULSE comes to a position that is input to the first DLL circuit 17 and the waveform of the increased pulse width is equally divided into two after reaching the pulse width (t p + t oc )
  • the integrated value of IB in the IB integral display coincides with the integrated value of IA in the IA integral display in FIG. 11, this state is a locked state.
  • the phase of DLL1_PULSE converges at a position shifted backward by (1/2) ⁇ t oc compared to the case without the pulse width increasing circuit 30 (the first embodiment described above).
  • the exact position of the light receiving waveform is not known. Is assumed to be the center of the second region, but the error from the actual position is minimized.
  • FIG. 12 is a waveform diagram for explaining the operation of the first DLL circuit 17 provided in the optical sensor 202.
  • the phase converges to a position shifted backward by toc , and the pulse width increasing circuit 30 is used for the output of the phase setting pulse signal (selected waveform of T1 to T4) shown in FIG. Therefore, since the waveform increased to the pulse width (t p + t oc ) matches the phase convergence position when input to the first DLL circuit 17, the waveform of the first DLL circuit 17 is higher than that of the optical sensor 101 described in the first embodiment.
  • the position of the initial phase can be optimized.
  • the configuration of this embodiment is a configuration that reduces the number of counters used in the initial phase data acquisition period.
  • FIG. 13 is a diagram for explaining the operation of the initial setting circuit 19 provided in the photosensor according to the present embodiment.
  • the initial phase data acquisition period is divided into two, and in the first half period, each of the regions (first region,%) Divided into two equal periods of the reference pulse (TX) that is the same as the reference clock (CLK).
  • TX reference pulse
  • CLK reference clock
  • the number of pulse outputs from the first light receiving unit 11 in the second area is counted, and the maximum area of the count value is specified. Accordingly, two counters (Counter1 and Counter2) are used in the first half of the initial phase data acquisition period.
  • each area (FIG. 13B) is obtained by further dividing the specified count value within the maximum area (the first area in FIG. 13A) into two equal parts. In the first area and the second area). Therefore, two counters (Counter1 and Counter2) are used also in the latter half of the initial phase data acquisition period.
  • the optical sensor can be reduced in size by reducing the circuit chip size.
  • the electronic device may include each optical sensor described in the first to third embodiments.
  • Specific examples of such electronic devices include a camera, a robot cleaner, and a smartphone.
  • An optical sensor includes a light emitting element, a first photon count type light receiving unit that outputs a pulse synchronized with photon incidence by reflected light from a detection target, and reflected light inside the sensor package.
  • a photon count type second light receiving unit disposed closer to the light emitting element than the first light receiving unit, a pulse output from the first light receiving unit, and a reference clock.
  • a time difference extraction circuit that extracts a time difference corresponding to a distance on a spatial light path, and a first DLL circuit that inputs a pulse output from the second light receiving unit and a second DLL circuit that inputs the reference clock, and the first DLL
  • An initial setting circuit for giving an initial phase value to the circuit, wherein the initial setting circuit sets each period of the reference clock to n (n is an integer of 2 or more), etc.
  • a counter and a count comparator wherein the first to nth regions are identified by the comparator as to which region has the maximum counter value, and the identified region is used as the initial phase value.
  • the first DLL circuit is caused to converge by being applied to the first DLL circuit.
  • the counter that counts the number of pulse outputs from the first light receiving unit in the first region to the nth region obtained by equally dividing each cycle of the reference clock by n (n is an integer of 2 or more).
  • An initial setting circuit that specifies a region having the maximum counter value from the first region to the n-th region by the comparator, and causes the first DLL circuit to converge in the specified region. Therefore, in the measurement, the convergence time of the first DLL circuit is advanced, and the measurement time can be shortened while maintaining the accuracy.
  • the measurement cycle includes an initial phase data acquisition period, an initial phase convergence period, and an actual measurement period.
  • the initial setting circuit uses the comparator to identify a region having the maximum counter value from the first region to the nth region, and the initial setting circuit identifies the region during the initial phase convergence period.
  • the first DLL circuit is caused to converge in the region.
  • the measurement time can be shortened while maintaining the accuracy by increasing the convergence time of the first DLL circuit in the measurement.
  • the initial setting circuit periodically converts a signal that becomes a high voltage into a phase setting pulse signal in a region where the counter value is maximum.
  • the first DLL circuit may be converged in the specified region by outputting to the first DLL circuit.
  • the measurement time can be shortened while maintaining the accuracy by increasing the convergence time of the first DLL circuit in the measurement.
  • the initial setting circuit periodically converts a signal that becomes a high voltage in a region where the counter value is maximum into a phase setting pulse signal.
  • the pulse width increasing circuit outputs a signal obtained by adding a predetermined width to the width of the phase setting pulse signal to the first DLL circuit.
  • the first DLL circuit may be converged.
  • the initial phase value of the first DLL circuit is further optimized, and in the measurement, the convergence time of the first DLL circuit is further advanced, and the measurement time can be shortened while maintaining the accuracy.
  • the first light receiving unit and the second light receiving unit are provided with a pulse width shaping circuit, and the pulse width shaping circuit is The pulse output from one light receiving part and the pulse output from the second light receiving part may be shaped to the predetermined width.
  • the initial phase value of the first DLL circuit is further optimized, and in the measurement, the convergence time of the first DLL circuit is further advanced, and the measurement time can be shortened while maintaining the accuracy.
  • the initial setting circuit divides each cycle of the reference clock into (k / m) equal parts (k / m ⁇ 2 and From the counter value result of the counter that counts the number of pulse outputs from the first light receiving unit in the first region to the k / m region (where m ⁇ 2, k / m and m are integers), the counter value is The maximum region is specified by the comparator, and the number of pulse outputs from the first light receiving unit in the first region to the m-th region obtained by further dividing the region where the counter value is maximum into m equal parts is obtained.
  • a configuration in which a region where the counter value is maximum is specified by the comparator based on a counter value result of the counter to be counted may be employed.
  • the measurement time can be shortened while maintaining the accuracy by increasing the convergence time of the first DLL circuit in the measurement.
  • the initial setting circuit divides each cycle of the reference clock into (k / m) equal parts in the first half period of the initial phase data acquisition period (k / m ⁇ 2 and m ⁇ 2, k / m and m are integers).
  • the region where the counter value is maximum is specified by the comparator, and in the second half of the initial phase data acquisition period, the maximum region is further divided into m equal parts in the first region to the mth region, A configuration in which a region where the counter value is maximum is specified by the comparator based on a counter value result of a counter that counts the number of pulse outputs from the first light receiving unit.
  • the measurement time can be shortened while maintaining the accuracy by increasing the convergence time of the first DLL circuit in the measurement.
  • the initial setting circuit sets the counter to a larger value when the value of k / m is different from the value of m.
  • the number of any value may be provided.
  • the number of counters provided in the initial setting circuit can be reduced, and the photosensor can be downsized.
  • the time difference extraction circuit may include the initial setting circuit.
  • a time difference extraction circuit including the initial setting circuit can be realized.
  • the measurement cycle is repeated a plurality of times.
  • the measurement time can be shortened even for a moving detection target whose distance changes for each measurement.
  • An optical sensor is the optical sensor according to any one of the first to tenth aspects, wherein the driver circuit that drives the light emitting element and the reference pulse are supplied to the driver circuit and are the same as the reference pulse.
  • a reference pulse generation circuit for supplying a reference clock may be provided.
  • an optical sensor including a reference pulse generation circuit that supplies a reference pulse to the driver circuit and supplies the reference clock that is the same as the reference pulse.
  • An electronic device includes the optical sensor according to any one of aspects 1 to 11.

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Abstract

その精度を維持したまま、測定時間を短縮することができる光センサを実現する。初期設定回路（１９）は、基準クロックの各周期をそれぞれｎ等分した第１領域から第ｎ領域における、第１受光部（１１）からのパルス出力の数をカウントするカウンタを備え、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を特定し、上記特定した領域に第１ＤＬＬ回路（１７）を収束動作させる。

Description

光センサ及び電子機器
　本発明は、光センサ及び光センサを内蔵した電子機器に関する。
　従来から、光通信や飛行時間計測（ＴＯＦ）において、微弱光を高速に検出する受光素子として、フォトダイオードの雪崩増幅（アバランシェ）効果を利用したアバランシェフォトダイオードが用いられている。アバランシェフォトダイオードは、降伏電圧（ブレークダウン電圧）未満の逆バイアス電圧を印加すると、リニアモードとして動作し、受光量に対して正の相関を有するように出力電流が変動する。一方、アバランシェフォトダイオードは、降伏電圧以上の逆バイアス電圧を印加すると、ガイガーモードとして動作する。ガイガーモードのアバランシェフォトダイオードは、単一フォトンの入射であってもアバランシェ現象を起こすので、大きな出力電流が得られる。このため、ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（ＳＰＡＤ：Single Photon Avalanche Diode）と呼ばれる。
　ガイガーモードのアバランシェフォトダイオードに対し、クエンチング抵抗を直列に加えることで、フォトン入射に対して同期するパルス出力を得ることができる。このような回路は、図１４に示すように、フォトダイオードＰＤ１４と、アクティブクエンチング抵抗Ｒ１４（ＭＯＳトランジスタの抵抗成分）と、バッファーＢＵＦ１４とで構成される。ここで、フォトダイオードＰＤ１４はガイガーモードのアバランシェフォトダイオードであり、降伏電圧以上のバイアス電圧印加において、単一フォトンの入射に対してアバランシェ現象を起こし電流が流れる。そして、フォトダイオードＰＤ１４に直列で接続されているアクティブクエンチング抵抗Ｒ１４に電流が流れることで、アクティブクエンチング抵抗Ｒ１４の端子間電圧が増加し、それに伴いフォトダイオードＰＤ１４のバイアス電圧が降下し、アバランシェ現象は停止する。アバランシェ現象による電流が無くなるとアクティブクエンチング抵抗Ｒ１４の端子間電圧が低下し、フォトダイオードＰＤ１４には再び降伏電圧以上のバイアス電圧が印加される状態に戻る。バッファーＢＵＦ１４により、フォトダイオードＰＤ１４とアクティブクエンチング抵抗Ｒ１４間の電圧変化はフォトン入射に対して同期するパルス出力として取り出される。
　特許文献１には、上述したシングルフォトンアバランシェダイオード（ＳＰＡＤ）を用いて、発光素子からの反射光と直接光をそれぞれ別の２つのＤｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ回路（ＤＬＬ回路）に入力し、この２つのＤＬＬ回路の出力パルス間の位相遅延量をデジタル値に変換する距離測定方法が開示されている。
　特許文献２には、飛行時間計測（ＴＯＦ）方式のセンサにおいて、高速かつ高精度に距離測定を実現する距離測定方法が開示されている。
米国特許公開２０１４／０２３１６３１（２０１４年８月２１日公開） 日本国公開特許公報「特開２００１－１０８７４７号」公報（２００１年４月２０日公開）
　しかしながら、上記特許文献１に開示されている距離測定方法においては、検知対象物の空間光路上の距離に相当する遅延量を持って発生するパルス出力位置にＤＬＬ回路の位相を収束させるので、高精度な測定結果を得る為には、シングルフォトンアバランシェダイオードから一定数のパルス出力を得る必要があるが、検知対象物が遠い場合や反射率が低い場合において、シングルフォトンアバランシェダイオードのパルス発生率は低くなるため、多数のパルスを得るには、長い測定時間が必要になるという問題がある。また、測定時間が短く、得られるパルス数が少ない場合、収束位置まで到達できないことや測定毎に距離値がバラつくことがあり精度が低下するという問題がある。
　上記特許文献２に開示されている距離測定方法においては、事前に、送信時点（距離０の位置）での受光量、送信光量、増幅率などの複数の動作条件をメモリーしておき、測定時には受信時点（検知対象物までの空間光路上の距離）のデータのみ取得し、似通った状況の送信時点の動作条件をメモリーから選び、受光時点と、メモリーから選んだ送信時点の２つのデータから距離を算出する。
　以上のように、上記特許文献２に開示されている距離測定方法においては、事前に測定した結果を利用することから、短時間で、発光素子や回路内制御信号の遅延量バラつきを無くすことができるが、メモリー結果を利用しても、受光時点（検知対象物までの空間光路上の距離）の特定を早めることはできない為、検知対象物が遠い場合や反射率が低い場合において、精度を得る為にはやはり、一定数の取得データが必要であり、長い測定時間が必要となる。
　したがって、その精度を維持したまま、測定時間を短縮することができる光センサが強く求められている。
　本発明は、上記の問題点に鑑みてなされたものであり、その精度を維持したまま、測定時間を短縮することができる光センサを提供することを目的とする。
　上記の課題を解決するために、本発明の一態様に係る光センサは、発光素子と、検知対象物からの反射光によるフォトン入射に対して同期するパルスを出力するフォトンカウント型の第１受光部と、センサパッケージ内部の反射光によるフォトン入射に対して同期するパルスを出力する、上記第１受光部より上記発光素子に近く配置されたフォトンカウント型の第２受光部と、上記第１受光部からのパルス出力と基準クロックとを入力する第１ＤＬＬ回路及び上記第２受光部からのパルス出力と上記基準クロックとを入力する第２ＤＬＬ回路を含む、空間光路上の距離に相当する時間差を抽出する時間差抽出回路と、上記第１ＤＬＬ回路に初期位相値を与える初期設定回路と、を備え、上記初期設定回路は、上記基準クロックの各周期をそれぞれｎ（ｎは２以上の整数）等分した第１領域から第ｎ領域の領域内に、上記第１ＤＬＬ回路の初期位相値を与える手段と、上記第１領域から上記第ｎ領域における上記第１受光部からのパルス出力の数をカウントするカウンタと、上記カウントの比較器とを備え、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、上記特定した領域を、上記初期位相値として、上記第１ＤＬＬ回路に与えることで、上記第１ＤＬＬ回路を収束動作させることを特徴としている。
　上記構成によれば、上記基準クロックの各周期をそれぞれｎ（ｎは２以上の整数）等分した第１領域から第ｎ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタを備え、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、上記特定した領域に上記第１ＤＬＬ回路を収束動作させる、初期設定回路を備えているので、測定において第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の一態様によれば、その精度を維持したまま、測定時間を短縮することができる光センサを実現できる。
本発明の実施形態１に係る光センサの回路構成を示す図である。 第１受光部及び第２受光部の回路構成を示す図である。 第１ＤＬＬ回路及び第２ＤＬＬ回路のブロック図である。 図３に示す第１ＤＬＬ回路の動作を説明するための波形図である。 本発明の実施形態１に係る光センサの動作状態を説明するための図である。 本発明の実施形態１に係る光センサに備えられた初期設定回路の動作を説明するための図である。 本発明の実施形態１に係る光センサに備えられた初期設定回路におけるカウンタ値のヒストグラムである。 初期位相収束期間における第１ＤＬＬ回路の動作を説明するための波形図である。 第１ＤＬＬ回路内の電圧制御遅延回路特性を示す図である。 本発明の実施形態２に係る光センサの回路構成を示す図である。 本発明の実施形態２に係る光センサにおいて、初期位相収束期間における第１ＤＬＬ回路の動作を説明するための波形図である。 本発明の実施形態２に係る光センサにおいて、第１ＤＬＬ回路の動作を説明するための波形図である。 本発明の実施形態３に係る光センサに備えられた初期設定回路の動作を説明するための図である。 アバランシェフォトダイオードを含むフォトンカウンティング回路構成を示す図である。
　〔実施形態１〕
　以下、本発明の実施の形態について、詳細に説明する。
　（光センサの概要）
　図１は、本発明の実施形態１に係る光センサ１０１の回路構成を示す図である。
　光センサ１０１は、測定すべき信号光の入射に対してパルスを出力する、すなわち、検知対象物Ｓからの反射光によるフォトン入射に対して同期するパルスを出力する、フォトンカウント型の第１受光部１１と、並行して測定すべき参照光に対してパルスを出力する、すなわち、センサパッケージ内部の反射光（直接光を含む）によるフォトン入射に対して同期するパルスを出力する、第１受光部１１より発光素子１５に近く配置されたフォトンカウント型の第２受光部１２と、ドライバ回路１４に基準パルス（ＴＸ）を与え、また時間差抽出回路１６に基準クロック（ＣＬＫ）を与える基準パルス生成回路１３と、発光素子１５をパルス駆動するドライバ回路１４と、発光素子１５と、第１受光部１１及び第２受光部１２からのパルス出力の時間差を抽出する時間差抽出回路１６とを含む。
　上記構成の光センサ１０１では、以下のようにして、検知対象物Ｓ（反射物）までの距離を求める。すなわち、発光素子１５からパルス光が照射され、検知対象物Ｓからの反射光が第１受光部１１に、センサパッケージ内部からの反射光（直接光を含む）が第２受光部１２に入射されると、光量に応じた頻度で、第１受光部１１と第２受光部１２からパルスが出力される。このパルス出力は、空間光路上の距離の差分に相当する時間差を持つパルス出力として時間差抽出回路１６に入力される。第２受光部１２から出力されるパルス出力は空間光路上の距離がほぼ０とみなすことができるので、時間差抽出回路１６は、この２入力（第１受光部１１のパルス出力、第２受光部１２のパルス出力）と、基準パルス生成回路１３から出力される基準クロック（ＣＬＫ）とを用いて空間光路上の距離に相当する時間差を抽出し、検知対象物Ｓ（反射物）までの距離を求める。また、発光素子１５からの受光に対して、第１受光部１１、第２受光部１２からのパルス出力は発光幅内でランダムに発生するため、時間差抽出回路１６にはＤｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ回路である第１ＤＬＬ回路１７と第２ＤＬＬ回路１８とを使用し、第１ＤＬＬ回路１７に関して、時間差抽出回路１６内の初期設定回路１９で初期位相値を設定した後、それぞれ第１受光部１１、第２受光部１２の受光幅の中心に第１ＤＬＬ回路１７及び第２ＤＬＬ回路１８の出力をロックさせることで時間差を抽出する。
　（第１受光部１１、第２受光部１２の概要）
　図２は、第１受光部１１及び第２受光部１２の回路構成を示す図である。
　ここでは、第１受光部１１と第２受光部１２の構成は同じであるので、第１受光部１１を例に説明する。
　第１受光部１１は、図２に示すように、フォトダイオードＰＤ１、アクティブクエンチング抵抗Ｒ１（ＭＯＳトランジスタの抵抗成分）、バッファーＢＵＦ１で構成されたＣＥＬＬを複数（ＣＥＬＬ１～７）有しており、本実施形態においては７個であるが、これに限定されることはない。
　フォトダイオードＰＤ１は、ガイガーモードのアバランシェフォトダイオードであり、アクティブクエンチング抵抗Ｒ１と、バッファーＢＵＦ１とにより、入射光量をパルス出力として取り出される。第１受光部１１のＣＥＬＬ１～７の出力パルスは、パルス幅整形回路２１・２２・２３・２４を通過し、パルス幅が一定時間幅（ｔｏｃ）に整形された後、図１に図示されているＯＲ１でＯＲ演算が行われる。
　（第１ＤＬＬ回路及び第２ＤＬＬ回路の構成）
　図３は、時間差抽出回路１６に備えられた第１ＤＬＬ回路１７及び第２ＤＬＬ回路１８のブロック図である。
　第１ＤＬＬ回路１７と第２ＤＬＬ回路１８とは、同じ構成であるので、以下では、第１ＤＬＬ回路１７について説明する。
　第１ＤＬＬ回路１７は、図３に示すように、位相検出器２５と、電圧制御遅延回路２６と、電圧制御遅延回路２６の制御電圧を保持する容量素子ＣＤＬＬとを有し、ＡＮＤ２による演算により、（Ｅ）ＤＬＬ１＿ＰＵＬＳＥ＝１、（Ｄ）ＳＰＡＤ＿ＳＧ１＝１の時に（Ｂ）＝１となり、図３に図示されている（Ｂ）＝１の時に閉じるスイッチ素子が閉じることにより、電流ＩＢが容量ＣＤＬＬに流れる。一方、ＡＮＤ１とＩＮＶ１の演算により、（Ｅ）ＤＬＬ１＿ＰＵＬＳＥ＝０、（Ｄ）ＳＰＡＤ＿ＳＧ１＝１の時に（Ａ）＝１となり、図３に図示されている（Ａ）＝１の時に閉じるスイッチ素子が閉じることにより、電流ＩＡが容量ＣＤＬＬから流れる。
　上述の動作によって電圧制御遅延回路２６の入力電圧がＣＤＬＬの電圧により決まり、（Ｃ）基準クロック（ＣＬＫ）がｔｄｅｌａｙ分遅延したクロックがＤＦＦ１に入力される。ＤＦＦ１の負出力がＤＦＦ１のＤに入力されることにより、（Ｃ）基準クロック（ＣＬＫ）周波数の１／２周波数でＤｕｔｙが５０％の（Ｅ）ＤＬＬ１＿ＰＵＬＳＥとなる。Ｄｕｔｙが５０％になることによって、（Ｄ）ＳＰＡＤ＿ＳＧ１に発光素子１５起因の受光以外の外乱光成分が一様に入っている場合、十分な時間積分では電流ＩＡ＝ＩＢとなるため、外乱光成分を除去できる。なお、時間差抽出回路１６内の第２ＤＬＬ回路１８についても第１ＤＬＬ回路１７の構成と同様である。
　（第１ＤＬＬ回路及び第２ＤＬＬ回路の動作）
　ここでは、第１ＤＬＬ回路１７の動作と第２ＤＬＬ回路１８の動作とは同じであるので、第１ＤＬＬ回路１７の動作を例に説明する。
　図４は、図３に示す第１ＤＬＬ回路１７の動作を説明するための波形図である。
　図４に示すように、第１受光部１１が受光したときの波形（受光波形）に対して、ランダムに発生したＳＰＡＤ＿ＳＧ１の波形を積分した波形（図４中のＳＰＡＤ＿ＳＧ１の積分表示）が等しく２分される位置に、ＤＬＬ１＿ＰＵＬＳＥの立ち上がりエッジが来た場合に、図４中のＩＢ積分表示におけるＩＢの積分値と図４中のＩＡ積分表示におけるＩＡの積分値が一致するため、この状態がロック状態となる。
　（光センサの動作）
　図５は、光センサ１０１の動作状態を説明するための図である。
　図５の（ａ）に図示されているように、光センサ１０１が測定を行う際の１周期は、初期位相データ取得期間と、初期位相収束期間と、実測定期間とを含み、上記初期位相データ取得期間の後に上記初期位相収束期間があり、上記初期位相収束期間の後に上記実測定期間がある。
　図５の（ｂ）に図示されているように、光センサ１０１の測定は周期的に行われ、上記初期位相データ取得期間と、上記初期位相収束期間と、上記実測定期間とは毎周期繰り返される。
　距離を測定する上記実測定期間の前であって、上記初期位相収束期間より前の期間である上記初期位相データ取得期間においては、詳しくは後述するが、基準クロック（ＣＬＫ）の各周期をｎ等分（ｎ≧２、ｎは整数）した各領域（本実施形態においては、ｎ＝４であり、第１領域から第４領域）における、第１受光部１１からのパルス出力の数をカウントする。
　また、距離を測定する上記実測定期間の前であって、上記初期位相データ取得期間より後の期間である上記初期位相収束期間においては、詳しくは後述するが、第１ＤＬＬ回路１７の初期位相値を設定する。
　（初期位相データ取得期間の説明）
　以下、図６及び図７に基づいて、初期位相データ取得期間について説明する。
　図６は、図１に図示した光センサ１０１に備えられた初期設定回路１９の動作を説明するための図である。
　図１に図示した光センサ１０１に備えられた基準パルス生成回路１３は、初期位相データ取得期間において、基準パルス（ＴＸ）をドライバ回路１４に与え、発光素子１５を実測定期間と同様にパルス発光させる。なお、基準パルス生成回路１３がドライバ回路１４に出力する基準パルス（ＴＸ）と、基準パルス生成回路１３が時間差抽出回路１６に出力する基準クロック（ＣＬＫ）とは、同一であってもよく、本実施形態においては、基準パルス（ＴＸ）と基準クロック（ＣＬＫ）とは、同一信号を用いている。
　図６に図示されているように、第１受光部１１の受光波形は、基準パルス（ＴＸ）の受信遅延による発光素子１５の発光遅延と、発光素子１５からの光が検知対象物Ｓから跳ね返って戻るまでの空間光路上の距離に相当する遅延がある為、基準クロック（ＣＬＫ）に対して一定時間遅れた波形になる。
　基準パルス生成回路１３から得られる、基準クロック（ＣＬＫ）と同一信号である基準パルス（ＴＸ）の各周期（第１周期・第２周期・第３周期・第４周期・・・）を４等分した各領域（第１領域～第４領域）において、第１領域がＨｉｇｈ電圧になるＴ１波形と、第２領域がＨｉｇｈ電圧になるＴ２波形と、第３領域がＨｉｇｈ電圧になるＴ３波形と、第４領域がＨｉｇｈ電圧になるＴ４波形とを用い、各領域における、第１受光部１１からの出力パルス（ＳＰＡＤ＿ＳＧ１）をＣｏｕｎｔｅｒ１～４でカウントする。
　図６における第１周期及び第３周期においては、第１受光部１１からの出力パルス（ＳＰＡＤ＿ＳＧ１）は、第１受光部１１の受光波形に同期したパルス（発光素子１５による検知対象物Ｓからの反射光によるパルス）が得られるが、図６における第２周期及び第４周期においては、外乱光や熱的に発生したキャリアにより発生する、第１受光部１１からの出力パルス（ＳＰＡＤ＿ＳＧ１）が、第１受光部１１の受光波形に同期しないノイズパルスも含まれる。
　図７は、光センサ１０１に備えられた初期設定回路１９におけるカウンタ値のヒストグラムである。
　図示されているように、このヒストグラムは、初期位相データ取得期間における第１～４領域の各々におけるカウンタ値を示す。初期設定回路１９は、上記カウントの比較器を備え、各領域の中でカウント値が最大となる領域を特定している。
　第１受光部１１の受光波形に同期したパルスとノイズパルスと区別することはできないが、ノイズパルスは、受光波形が得られる領域、得られない領域共に、各領域に均等に発生するのに対し、受光波形に同期したパルスは、受光波形が得られる領域のみに発生する為、カウンタ値が最大値となる領域が、受光波形の位置に最も近い領域とわかる。本実施形態においては、カウンタ値が最大値となる領域は第２領域であるので、詳しくは後述する初期位相収束期間において、第２領域に第１ＤＬＬ回路１７の初期位相を合わせる。
　なお、本実施形態においては、図５の（ａ）及び図５の（ｂ）に図示する１周期中の初期位相データ取得期間は約２ｍｓで、第１受光部１１の受光波形はその周期が１５ｎｓであり、期位相データ取得期間には、約１３３０００周期が含まれる。
　図６においては説明の為、第１受光部１１からの出力パルス（ＳＰＡＤ＿ＳＧ１）の波形発生頻度を多く書いており、実際に受光波形に同期して発生するパルス発生数は、検知対象物Ｓとの距離に依存するが、２ｍｓの初期位相データ取得期間において数千カウント程度の発生数になる。
　（初期位相収束期間の説明）
　初期設定回路１９は、初期位相収束期間において、初期位相データ取得期間で得た第１受光部１１の受光波形の位置に最も近い領域（本実施形態においては第２領域）に対して、その領域でＨｉｇｈ電圧になるＴ１～Ｔ４のいずれかの波形（本実施形態においてはＴ２）を、位相設定用パルス信号として第１ＤＬＬ回路１７に出力し、第１ＤＬＬ回路１７を第１受光部１１の受光波形の位置に最も近い領域に収束動作させる（具体的に、図３において、位相設定用パルス信号は（Ｄ）ＳＰＡＤ＿ＳＧ１に入力される）。
　図８は、初期位相収束期間における第１ＤＬＬ回路１７の動作を説明するための波形図である。
　図示されているように、選択されたＴ１～Ｔ４の何れかの波形（本実施形態においてはＴ２）が、等しく２分される位置に、ＤＬＬ１＿ＰＵＬＳＥの立ち上がりエッジが来た場合に、図８中のＩＢ積分表示におけるＩＢの積分値と図８中のＩＡ積分表示におけるＩＡの積分値が一致するため、この状態がロック状態となる。
　この動作により、第１ＤＬＬ回路１７の初期位相値は、第１受光部１１の受光波形に近い位置、すなわち、発光素子１５による検知対象物Ｓからの反射光によるパルス発生領域に近い位置に設定される。
　これにより実測定期間においては、第１ＤＬＬ回路１７の位相が近くまで合った状態から始められ、実測定期間内において、図３に図示されているようにＰｈａｓｅＤｅｔｅｃｔｏｒ出力電圧値の変化量が少なくなる。
　図９は、初期位相データ取得期間において第２領域のカウンタ値が最も大きかった場合の第１ＤＬＬ回路１７内の電圧制御遅延回路特性を示す図である。
　図９に示すように、実測定期間開始時のＰｈａｓｅＤｅｔｅｃｔｏｒ出力電圧値（第２領域の中央位置）から、実測定期間における最終位相収束位置、すなわち、発光素子１５からの光が検知対象物Ｓから跳ね返って戻るまでの空間光路上の距離に相当する遅延位置（図４のＤＬＬ＿ＰＵＬＳＥ１がＳＰＡＤ＿ＳＧ１の積分表示を等しく２分する位置）までの変化量が小さく、短い時間で到達することができる為、精度を落とすことなく測定時間を短縮することが可能となる。
　また、図５に示すように、毎周期初期位相データを取得することで、常に実測定期間の直前に初期位相を決定できることから、測定毎に距離が変化する、動きのある検知対象物Ｓに対しても、測定時間の短縮が可能である。
　〔実施形態２〕
　本発明の他の実施形態について説明すれば、以下のとおりである。なお、説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図１０は、光センサ２０２の回路構成を示す図である。
　なお、本実施形態においても、実施形態１と同様に、基準クロック（ＣＬＫ）の各周期を４等分した第１領域から第４領域における、第１受光部１１からのパルス出力の数をカウントする場合を一例に挙げて説明するが、これに限定されることはなく、基準クロック（ＣＬＫ）の各周期をｎ等分（ｎ≧２、ｎは整数）すればよい。
　光センサ２０２は、パルス幅増加回路３０を備えている点において、実施形態１で既に説明した光センサ１０１とは異なる。
　図示されているように、初期設定回路１９からの位相設定用パルス信号の出力は、パルス幅増加回路３０に入力される。
　図１１は、光センサ２０２において、初期位相収束期間における第１ＤＬＬ回路１７の動作を説明するための波形図である。
　図示されているように、初期位相収束期間においては、初期位相データ取得期間の結果によって選択された、パルス幅ｔｐを有するＴ１～Ｔ４の何れかの波形は、位相設定用パルス信号として、初期設定回路１９からパルス幅増加回路３０に入力される。
　パルス幅増加回路３０においては、第１受光部１１及び第２受光部１２にあるパルス整形回路２１・２２・２３・２４によって得られるパルス幅ｔｏｃ（図２参照）と同じ幅だけ増加し、パルス幅（ｔｐ＋ｔｏｃ）となった後、第１ＤＬＬ回路１７に入力され、増加したパルス幅の波形が等しく２分される位置に、ＤＬＬ１＿ＰＵＬＳＥの立ち上がりエッジが来た場合に、図１１中のＩＢ積分表示におけるＩＢの積分値と図１１中のＩＡ積分表示におけるＩＡの積分値が一致するため、この状態がロック状態となる。
　図示されているように、パルス幅増加回路３０が無い場合（上述した実施形態１）に比べ、ＤＬＬ１＿ＰＵＬＳＥは（１／２）×ｔｏｃ後ろにずれた位置に位相が収束する。
　初期位相データ取得期間のカウント値より、例えば、第２領域が最も第１受光部の受光波形に近い位置と判定された場合、受光波形の正確な位置までは分からない為、受光波形の中心位置は第２領域の中心と仮定するのが、もっとも実際位置からの誤差が少なくなる。
　図１２は、光センサ２０２に備えられた第１ＤＬＬ回路１７の動作を説明するための波形図である。
　図示されているように、第１受光部１１の受光波形が第２領域の中心にあった場合、ＤＬＬ１＿ＰＵＬＳＥの波形は第２領域中心（＝受光波形の推定位置の中心）から（１／２）×ｔｏｃ後ろにずれた位置に位相が収束することになり、図１１に図示した位相設定用パルス信号（選択されたＴ１～Ｔ４いずれかの波形）の出力に対しパルス幅増加回路３０を用いてパルス幅（ｔｐ＋ｔｏｃ）に増加させた波形を、第１ＤＬＬ回路１７に入力した場合の位相収束位置と一致することから、実施形態１で説明した光センサ１０１よりも第１ＤＬＬ回路１７の初期位相の位置を最適化できている。
　〔実施形態３〕
　本発明の他の実施形態について、説明すれば、以下のとおりである。なお、説明の便宜上、実施形態１及び２にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施形態の構成は、初期位相データ取得期間において使用するカウンタの数を低減する構成である。
　上述した実施形態１及び２の場合は、初期位相データ取得期間において使用する、初期設定回路１９に備えられたカウンタの数が４個である場合を一例に挙げて説明したが、本実施形態においては、初期設定回路１９に備えられたカウンタの数が２個である場合を一例に挙げて説明する。
　図１３は、本実施形態に係る光センサに備えられた初期設定回路１９の動作を説明するための図である。
　図示されているように、初期位相データ取得期間を２分割し、前半期間においては、基準クロック（ＣＬＫ）と同一である基準パルス（ＴＸ）の周期を２等分した各領域（第１領域・第２領域）における、第１受光部１１からのパルス出力の数をカウントし、カウント値の最大領域を特定する。したがって、初期位相データ取得期間の前半期間においては、２つのカウンタ（Ｃｏｕｎｔｅｒ１・Ｃｏｕｎｔｅｒ２）が用いられる。
　そして、初期位相データ取得期間の後半期間においては、特定されたカウント値の最大領域内（図１３の（ａ）における第１領域）を、さらに２等分した各領域（図１３の（ｂ）における、第１領域及び第２領域）におけるカウント値を求める。したがって、初期位相データ取得期間の後半期間においても、２つのカウンタ（Ｃｏｕｎｔｅｒ１・Ｃｏｕｎｔｅｒ２）が用いられる。
　以上から、本実施形態においては、基準パルス（ＴＸ）を４等分した領域におけるカウント最大領域を、２つのカウンタを用いて見つけることが可能となり（実施形態１及び２の半分のカウンタの個数）、回路チップサイズの縮小により光センサを小型化することができる。
　（電子機器）
　電子機器は、上述した実施形態１～３に記載の各光センサを備えていてもよい。このような電子機器として、具体的には、カメラ、ロボット掃除機、スマートフォンなどがある。
　〔まとめ〕
　本発明の態様１に係る光センサは、発光素子と、検知対象物からの反射光によるフォトン入射に対して同期するパルスを出力するフォトンカウント型の第１受光部と、センサパッケージ内部の反射光によるフォトン入射に対して同期するパルスを出力する、上記第１受光部より上記発光素子に近く配置されたフォトンカウント型の第２受光部と、上記第１受光部からのパルス出力と基準クロックとを入力する第１ＤＬＬ回路及び上記第２受光部からのパルス出力と上記基準クロックとを入力する第２ＤＬＬ回路を含む、空間光路上の距離に相当する時間差を抽出する時間差抽出回路と、上記第１ＤＬＬ回路に初期位相値を与える初期設定回路と、を備え、上記初期設定回路は、上記基準クロックの各周期をそれぞれｎ（ｎは２以上の整数）等分した第１領域から第ｎ領域の領域内に、上記第１ＤＬＬ回路の初期位相値を与える手段と、上記第１領域から上記第ｎ領域における上記第１受光部からのパルス出力の数をカウントするカウンタと、上記カウントの比較器とを備え、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、上記特定した領域を、上記初期位相値として、上記第１ＤＬＬ回路に与えることで、上記第１ＤＬＬ回路を収束動作させることを特徴としている。
　上記構成によれば、上記基準クロックの各周期をそれぞれｎ（ｎは２以上の整数）等分した第１領域から第ｎ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタを備え、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、上記特定した領域に上記第１ＤＬＬ回路を収束動作させる、初期設定回路を備えているので、測定において第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様２に係る光センサにおいては、上記態様１において、測定周期は、初期位相データ取得期間と、初期位相収束期間と、実測定期間とを含み、上記初期位相データ取得期間においては、上記初期設定回路が、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、上記初期位相収束期間においては、上記初期設定回路が、上記特定した領域に上記第１ＤＬＬ回路を収束動作させる。
　上記構成によれば、測定において第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様３に係る光センサにおいては、上記態様１または２において、上記初期設定回路は、上記カウンタ値が最大となる領域において、周期的にＨｉｇｈ電圧となる信号を、位相設定用パルス信号として、上記第１ＤＬＬ回路に出力することにより、上記特定した領域に上記第１ＤＬＬ回路を収束動作させてもよい。
　上記構成によれば、測定において第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様４に係る光センサにおいては、上記態様１または２において、上記初期設定回路は、上記カウンタ値が最大となる領域において、周期的にＨｉｇｈ電圧となる信号を、位相設定用パルス信号として、パルス幅増加回路に出力し、上記パルス幅増加回路は、上記位相設定用パルス信号の幅に所定の幅を加えた信号を上記第１ＤＬＬ回路に出力することにより、上記特定した領域に上記第１ＤＬＬ回路を収束動作させてもよい。
　上記構成によれば、上記第１ＤＬＬ回路の初期位相値をより最適化し、測定において、さらに第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様５に係る光センサにおいては、上記態様４において、上記第１受光部及び上記第２受光部には、パルス幅整形回路が備えられており、上記パルス幅整形回路は、上記第１受光部からのパルス出力及び上記第２受光部からのパルス出力を上記所定の幅に整形する構成であってもよい。
　上記構成によれば、上記第１ＤＬＬ回路の初期位相値をより最適化し、測定において、さらに第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様６に係る光センサにおいては、上記態様１から５の何れかにおいて、上記初期設定回路は、上記基準クロックの各周期をそれぞれ（ｋ／ｍ）等分（ｋ／ｍ≧２かつｍ≧２、ｋ／ｍ及びｍは整数である）した第１領域から第ｋ／ｍ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタのカウンタ値結果より、カウンタ値が最大となる領域を上記比較器で特定し、続けて上記カウンタ値が最大となる領域内をさらにｍ等分した第１領域から第ｍ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタのカウンタ値結果より、カウンタ値が最大となる領域を上記比較器で特定する構成であってもよい。
　上記構成によれば、測定において第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様７に係る光センサにおいては、上記態様２において、上記初期設定回路は、上記初期位相データ取得期間の前半期間において、上記基準クロックの各周期をそれぞれ（ｋ／ｍ）等分（ｋ／ｍ≧２かつｍ≧２、ｋ／ｍ及びｍは整数である）した第１領域から第ｋ／ｍ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタのカウンタ値結果より、カウンタ値が最大となる領域を上記比較器で特定し、上記初期位相データ取得期間の後半期間において、続けてその最大領域内をさらにｍ等分した第１領域から第ｍ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタのカウンタ値結果より、カウンタ値が最大となる領域を上記比較器で特定する構成であってもよい。
　上記構成によれば、測定において第１ＤＬＬ回路の収束時間を早め、精度を維持した状態で測定時間の短縮が実現できる。
　本発明の態様８に係る光センサにおいては、上記態様６または７において、上記初期設定回路は、上記カウンタを、上記ｋ／ｍの値と上記ｍの値とが異なる場合には大きい方の値の個数、上記ｋ／ｍの値と上記ｍの値とが同じである場合には何れかの値の個数備えている構成であってもよい。
　上記構成によれば、初期設定回路に備えられるカウンタの数を低減し、光センサの小型化が実現できる。
　本発明の態様９に係る光センサにおいては、上記態様１から８の何れかにおいて、上記時間差抽出回路は、上記初期設定回路を含む構成であってもよい。
　上記構成によれば、上記初期設定回路を備えた時間差抽出回路を実現できる。
　本発明の態様１０に係る光センサにおいては、上記態様２において、上記測定周期が複数回繰り返されることが好ましい。
　上記構成によれば、毎周期初期位相データを取得することで、測定毎に距離が変化する、動きのある検知対象物に対しても測定時間の短縮が可能となる。
　本発明の態様１１に係る光センサは、上記態様１から１０の何れかにおいて、上記発光素子を駆動するドライバ回路と、上記ドライバ回路に基準パルスを供給するとともに、上記基準パルスと同一である上記基準クロックを供給する基準パルス生成回路を備えていてもよい。
　上記構成によれば、上記ドライバ回路に基準パルスを供給するとともに、上記基準パルスと同一である上記基準クロックを供給する基準パルス生成回路を備えた光センサを実現できる。
　本発明の態様１２に係る電子機器は、上記態様１から１１の何れかに記載の光センサを備えている。
　上記構成によれば、その精度を維持したまま、測定時間を短縮することができる光センサを備えた電子機器を実現できる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　１１　　　　　第１受光部
　１２　　　　　第２受光部
　１３　　　　　基準パルス生成回路
　１４　　　　　ドライバ回路
　１５　　　　　発光素子
　１６　　　　　時間差抽出回路
　１７　　　　　第１ＤＬＬ回路
　１８　　　　　第２ＤＬＬ回路
　１９　　　　　初期設定回路
　２１　　　　　パルス幅整形回路
　２２　　　　　パルス幅整形回路
　２３　　　　　パルス幅整形回路
　２４　　　　　パルス幅整形回路
　２５　　　　　位相検出器
　２６　　　　　電圧制御遅延回路
　３０　　　　　パルス幅増加回路
　１０１　　　　光センサ
　２０２　　　　光センサ
　ＰＤ１　　　　フォトダイオード
　Ｒ１　　　　　アクティブクエンチング抵抗
　ＢＵＦ１　　　バッファー
　Ｓ　　　　　　検知対象物（物体）

Claims (5)

  1. 　発光素子と、
    　検知対象物からの反射光によるフォトン入射に対して同期するパルスを出力するフォトンカウント型の第１受光部と、
    　センサパッケージ内部の反射光によるフォトン入射に対して同期するパルスを出力する、上記第１受光部より上記発光素子に近く配置されたフォトンカウント型の第２受光部と、
    　上記第１受光部からのパルス出力と基準クロックとを入力する第１ＤＬＬ回路及び上記第２受光部からのパルス出力と上記基準クロックとを入力する第２ＤＬＬ回路を含む、空間光路上の距離に相当する時間差を抽出する時間差抽出回路と、
    　上記第１ＤＬＬ回路に初期位相値を与える初期設定回路と、を備え、
    　上記初期設定回路は、上記基準クロックの各周期をそれぞれｎ（ｎは２以上の整数）等分した第１領域から第ｎ領域の領域内に、上記第１ＤＬＬ回路の初期位相値を与える手段と、上記第１領域から上記第ｎ領域における上記第１受光部からのパルス出力の数をカウントするカウンタと、上記カウントの比較器とを備え、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、上記特定した領域を、上記初期位相値として、上記第１ＤＬＬ回路に与えることで、上記第１ＤＬＬ回路を収束動作させることを特徴とする光センサ。
  2. 　測定周期は、初期位相データ取得期間と、初期位相収束期間と、実測定期間とを含み、
    　上記初期位相データ取得期間においては、上記初期設定回路が、上記第１領域から上記第ｎ領域の中でカウンタ値が最大となる領域を上記比較器で特定し、
    　上記初期位相収束期間においては、上記初期設定回路が、上記特定した領域に上記第１ＤＬＬ回路を収束動作させることを特徴とする請求項１記載の光センサ。
  3. 　上記初期設定回路は、上記カウンタ値が最大となる領域において、周期的にＨｉｇｈ電圧となる信号を、位相設定用パルス信号として、パルス幅増加回路に出力し、
    　上記パルス幅増加回路は、上記位相設定用パルス信号の幅に所定の幅を加えた信号を上記第１ＤＬＬ回路に出力することにより、上記特定した領域に上記第１ＤＬＬ回路を収束動作させることを特徴とする請求項１または２に記載の光センサ。
  4. 　上記初期設定回路は、上記基準クロックの各周期をそれぞれ（ｋ／ｍ）等分（ｋ／ｍ≧２かつｍ≧２、ｋ／ｍ及びｍは整数である）した第１領域から第ｋ／ｍ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタのカウンタ値結果より、カウンタ値が最大となる領域を上記比較器で特定し、
    　続けて上記カウンタ値が最大となる領域内をさらにｍ等分した第１領域から第ｍ領域における、上記第１受光部からのパルス出力の数をカウントするカウンタのカウンタ値結果より、カウンタ値が最大となる領域を上記比較器で特定することを特徴とする請求項１から３の何れか１項に記載の光センサ。
  5. 　上記請求項１から４のいずれか１項に記載の光センサを備えていることを特徴とする電子機器。
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